スケルチ検出回路
【課題】温度、プロセス、電源電圧の変動に強く、安定したスケルチ検出信号を出力することができるスケルチ検出回路を提供する。
【解決手段】受信した差動信号ＲＸ＋，ＲＸ−の電位振幅が所定値を超えているときその検出信号Ｖｐをパルスとして出力するピーク検出回路１１と、ピーク検出回路１１から出力する検出信号Ｖｐのパルス幅を差動信号ＲＸ＋，ＲＸ−の少なくとも１周期分延長するパルス幅延長回路１２とを備える。ピーク検出回路１１は、差動信号ＲＸ＋，ＲＸ−に同一のＤＣバイアスを与えた後にその差分に対応する電圧信号Ｖｄａｔａを出力する入力差動増幅回路１１Ａと、入力差動増幅回路１１Ａのほぼレプリカ回路として構成され、参照電圧Ｖｒｅｆ’をレベルシフトしたシフト参照電圧Ｖｒｅｆを出力するレプリカ参照電圧生成回路１１Ｂと、電圧信号Ｖｄａｔａとシフト参照電圧Ｖｒｅｆとを比較して検出信号Ｖｐを出力する電圧比較回路１１Ｃと、を備える。
【解決手段】受信した差動信号ＲＸ＋，ＲＸ−の電位振幅が所定値を超えているときその検出信号Ｖｐをパルスとして出力するピーク検出回路１１と、ピーク検出回路１１から出力する検出信号Ｖｐのパルス幅を差動信号ＲＸ＋，ＲＸ−の少なくとも１周期分延長するパルス幅延長回路１２とを備える。ピーク検出回路１１は、差動信号ＲＸ＋，ＲＸ−に同一のＤＣバイアスを与えた後にその差分に対応する電圧信号Ｖｄａｔａを出力する入力差動増幅回路１１Ａと、入力差動増幅回路１１Ａのほぼレプリカ回路として構成され、参照電圧Ｖｒｅｆ’をレベルシフトしたシフト参照電圧Ｖｒｅｆを出力するレプリカ参照電圧生成回路１１Ｂと、電圧信号Ｖｄａｔａとシフト参照電圧Ｖｒｅｆとを比較して検出信号Ｖｐを出力する電圧比較回路１１Ｃと、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シリアルデータ通信において、転送される差動信号が予め定められた値（スケルチ閾値）を超えている有効なものなのか、超えていない無効なものなのかを検出するスケルチ検出回路に関するものである。
【背景技術】
【０００２】
ＵＳＢ（Universal Serial Bus）２．０、シリアルＡＴＡ（AT Attachment）、ＰＣＩ（Peripheral Component Interconnect）−Ｅｘｐｒｅｓｓ等のインターフェイスを採用するシリアルデータ転送装置では、データ転送状態（有効なデータが転送されている状態）なのか、非データ転送状態（無効なデータが転送されている状態）なのかを検知するためにスケルチ検出回路が用いられている。
【０００３】
図６は、一般的なスケルチ検出回路の動作の概念を示すタイミングチャートである。スケルチ検出回路（例えば、特許文献１の図１，図２参照）では、図６に示すように、受信した差動信号ＲＸ＋，ＲＸ−が、所定の電位振幅（スケルチ閾値）を超えている場合にはデータ転送状態と判定され、超えていない場合には非データ転送状態と判定される。図６の例では、スケルチ検出信号として、データ転送状態の期間は“Ｌ”レベルが出力され、非データ転送状態の期間は“Ｈ”レベルが出力される。
【０００４】
従来のスケルチ検出回路２０を図７に示す（例えば、特許文献２の図５参照）。このスケルチ検出回路２０は、ヒステリシスコンパレータ２１と、立上りエッジ検出回路２２と、ダイオードＤ２１、抵抗Ｒ２１、容量Ｃ２１からなる積分回路２３と、シュミットトリガ回路２４とによって構成されている。
【０００５】
ヒステリシスコンパレータ２１は、出力信号Ｖ１として、差動信号ＲＸ＋、ＲＸ−の電位振幅が、スケルチ閾値を超えていない場合には“Ｌ”レベルを出力し、超えている場合には“Ｈ”レベルを出力する。その結果、ヒステリシスコンパレータ２１からは、図８のタイミングチャートに示すように、データ転送状態の期間にだけ所定パルス幅の“Ｈ”レベルのパルス信号となる出力信号Ｖ１が出力される。
【０００６】
立上りエッジ検出回路２２は、インバータＩＮＶ２１と、アンド回路ＡＮＤ２１とによって構成されている。この立上りエッジ検出回路２２は、信号Ｖ１の立ち上がりエッジを検出したとき、図８のタイミングチャートに示すように、インバータＩＮＶ２１の遅延時間に相当するパルス幅の“Ｈ”レベルの出力信号Ｖ２を発生する。
【０００７】
立上りエッジ検出回路２２の出力信号Ｖ２は、ダイオードＤ２１に入力され、ダイオードＤ２１の出力信号Ｖ３はシュミットトリガ回路２４に入力される。そして、シュミットトリガ回路２４からは、スケルチ検出信号Ｖｓｑが出力される。
【０００８】
図８のタイミングチャートに示すように、立上りエッジ検出回路２２の出力信号Ｖ２として“Ｈ”レベルのパルス信号が出力される毎に、ダイオードＤ２１を介して容量Ｃ２１が充電され、信号Ｖ３の電位はその都度上昇する。一方、信号Ｖ２として、“Ｈ”レベルのパルス信号が出力されなくなると、容量Ｃ２１に蓄積された電荷は、抵抗Ｒ２１を介して放電され、信号Ｖ３の電位は徐々に下降する。
【０００９】
したがって、差動信号ＲＸ＋、ＲＸ−として、スケルチ閾値を超える電位振幅のデータが連続して入力されると、信号Ｖ３の電位が徐々に上昇し、シュミットトリガ回路２４の閾値電圧Ｖｒ１を超えると、スケルチ検出信号Ｖｓｑは“Ｌ”レベル（データ転送状態）を示す。一方、データの電位振幅がスケルチ閾値を下回ると、信号Ｖ３の電位が徐々に降下し、シュミットトリガ回路２４の閾値電圧Ｖｒ２を下回ると、スケルチ検出信号Ｖｓｑは“Ｈ”レベル（非データ転送状態）を示す。
【００１０】
図９は図７に示したスケルチ検出回路２０におけるヒステリシスコンパレータ２１の内部回路の回路図である。このヒステリシスコンパレータ２１は、差動信号ＲＸ＋、ＲＸ−の入力部となる差動回路を構成するＮＭＯＳトランジスタＭＮ４１，ＭＮ４２，ＭＮ４３と、カレントミラーを構成するＰＭＯＳトランジスタＭＰ４１，ＭＰ４２と、カレントミラーを構成するＰＭＯＳトランジスタＭＰ４３，ＭＰ４４と、それぞれノードＮ２１，Ｎ２２の電位を反転増幅するＰＭＯＳトランジスタＭＰ４５，ＭＰ４６と、カレントミラーを構成するＮＭＯＳトランジスタＭＮ４４，ＭＮ４５とによって構成されている。トランジスタＭＰ４１〜ＭＰ４４はヒステリシス機能部を構成する。
【００１１】
このヒステリシスコンパレータ２１では、信号ＲＸ−の電位振幅が、トランジスタＭＮ４１の閾値電圧を超えると、トランジスタＭＮ４１の方がトランジスタＭＮ４２よりもオン状態が強くなる。その結果、ノードＮ２１の電位が下降し、トランジスタＭＰ４１，ＭＰ４２，ＭＰ４５がオン状態となる。これにより、ノードＮ２２およびＮ２３の電位は上昇し、トランジスタＭＰ４３，ＭＰ４４，ＭＰ４６がオフ状態となり、トランジスタＭＮ４４，ＭＮ４５はオン状態となる。そのため、出力信号Ｖ１は、トランジスタＭＮ４５を介して放電され、“Ｌ”レベルとなる。
【００１２】
一方、信号ＲＸ＋の電位振幅が、トランジスタＭＮ４２の閾値電圧を超えると、トランジスタＭＮ４２の方がトランジスタＭＮ４１よりもオン状態が強くなる。その結果、ノードＮ２２の電位が下降し、トランジスタＭＰ４３，ＭＰ４４，ＭＰ４６がオン状態となる。これにより、ノードＮ２１の電位は上昇し、トランジスタＭＰ４１，ＭＰ４２，ＭＰ４５がオフ状態となる。ノードＮ２３の電荷は、トランジスタＭＮ４４を介して放電され、トランジスタＭＮ４４，ＭＮ４５はオフ状態となる。そのため、出力信号Ｖ１は、トランジスタＭＰ４６を介して充電され、“Ｈ”レベルとなる。
【００１３】
このように、ヒステリシスコンパレータ２１では、信号ＲＸ−の電位振幅がトランジスタＭＮ４１の閾値電圧を超えると、その出力信号Ｖ１が“Ｌ”レベルとなり、信号ＲＸ＋の電位振幅がトランジスタＭＮ４２の閾値電圧を超えると、出力信号Ｖ１が“Ｈ”レベルとなる。従って、ヒステリシスコンパレータ２１では、例えば信号ＲＸ−が“Ｌ”レベルから“Ｈ”レベルに遷移し、出力信号Ｖ１が“Ｌ”レベルになる時の電位振幅と、信号ＲＸ−が“Ｈ”レベルから“Ｌ”レベルに遷移し、出力信号Ｖ１が“Ｈ”レベルになる時の電位振幅が異なるヒステリシス動作を行う。
【特許文献１】特開２００４−２４７８４８号公報
【特許文献２】特開２００３−１９８３９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところが、図７で説明したスケルチ検出回路２０では、スケルチ閾値を超えている差動信号の遷移をその検出に用いているが、信号遷移の無い場合であっても、スケルチ検出信号Ｖｓｑを保持しておく必要がある。スケルチ検出信号Ｖｓｑは、容量Ｃ２１の充電によって保持されるが、データ遷移の無い期間中は、容量Ｃ２１の充電が抵抗Ｒ２１を介して放電されるため、データ遷移の無い期間中もデータを十分保持できるように、容量Ｃ２１の容量値および抵抗Ｒ２１の抵抗値を調整する必要がある。
【００１５】
例えば、一般的なシリアルデータ転送では、８ｂ／１０ｂコーデイング技術が用いられるので、最大５ビット連続したデータが続くことになり、５ビット分の期間はデータ遷移が発生しない場合があり得る。その場合、データ通信状態において最大通信レート５ビット分の期間中はスケルチ検出信号Ｖｓｑを保持できるように、容量Ｃ２１と抵抗Ｒ２１を最適化する必要があるが、これらＣ２１、Ｒ２１の値はプロセスの変動の影響を受けるため調整が難しいといった問題がある。
【００１６】
また、図９で説明したコンパレータ２１では、温度、プロセス、電源電圧の変動により、入力部のトランジスタＭＮ４１，ＭＮ４２の閾値電圧が変動するため、その閾値電圧の調整が非常に難しく、スケルチ検出回路２０のスケルチ検出信号Ｖｓｑが安定しないという問題がある。
【００１７】
本発明の目的は、上記した問題点を解消し、温度、プロセス、電源電圧の変動に強く、安定したスケルチ検出信号を出力することができるスケルチ検出回路を提供することである。
【課題を解決するための手段】
【００１８】
請求項１にかかる発明は、受信した差動信号が所定の電位振幅を超えているときその検出信号をパルスとして出力するピーク検出回路と、該ピーク検出回路から出力する前記検出信号のパルス幅を前記差動信号の少なくとも１周期分延長するパルス幅延長回路とを備えたスケルチ検出回路において、前記ピーク検出回路は、前記差動信号の差分に対応する電圧信号を出力する入力差動増幅回路と、該入力差動増幅回路のレプリカ回路であって、第１および第２の参照電圧の中間電位を所定レベルシフトしたシフト参照電圧を出力するレプリカ参照電圧生成回路と、前記入力差動増幅回路から出力する前記電圧信号と前記レプリカ参照電圧生成回路から出力する前記シフト参照電圧とを比較して前記検出信号をパルスとして出力する電圧比較回路と、を備えることを特徴とする。
請求項２にかかる発明は、請求項１に記載のスケルチ検出回路において、前記入力差動増幅回路は、前記差動信号のそれぞれに同一のＤＣバイアスを与えるＤＣバイアス設定回路と、該ＤＣバイアス設定回路から出力する差動信号を電圧／電流変換する差動回路と、該差動回路から出力する一方の電流信号を第１の出力電流に転換する第１のカレントミラーと、前記差動増幅回路から出力する他方の電流信号を第２の出力電流に転換する第２のカレントミラーと、前記第１の出力電流と前記第２の出力電流の差分を電圧変換し前記電圧信号を生成する電圧変換回路とからなり、前記レプリカ参照電圧生成回路は、前記第１および第２の参照電圧を生成する参照電圧生成回路と、該参照電圧生成回路で生成された前記第１および第２の参照電圧をそれぞれ電圧／電流変換するレプリカ差動回路と、該レプリカ差動回路から出力する一方の電流信号を第３の出力電流に転換する第１のレプリカカレントミラーと、前記レプリカ差動回路から出力する他方の電流信号を第４の出力電流に転換する第２のレプリカカレントミラーと、前記第３の出力電流と前記第４の出力電流の差分を電圧変換するレプリカ電圧変換回路と、該レプリカ電圧変換回路で電圧変換された電圧信号をシフトして前記シフト参照電圧を生成する電圧シフト回路とからなる、ことを特徴とする。
請求項３にかかる発明は、請求項２に記載のスケルチ検出回路において、前記差動回路および前記レプリカ差動回路に動作電流を与える電流源としてバンドギャップ型電流源を用い、該バンドギャップ型電流源の内部抵抗と同一の抵抗を前記電圧シフト回路に用いることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、ピーク検出回路を用いているため、所定の電位振幅以上の差動信号が入力された時点で即座にスケルチ状態を検出することが可能である。また、レプリカ参照電圧生成回路を用いることで、プロセス、温度、電源電圧などの条件変動の影響を受けにくく、非常に安定したレベルでの検出が可能となる。また、パルス幅延長回路は、遅延が最小となる条件で必要な遅延時間を確保するように調整すれば良いだけなので、その設計が容易となる。
【発明を実施するための最良の形態】
【００２０】
図１は、本発明のスケルチ検出回路１０の構成を示すブロック図である。このスケルチ検出回路１０は、ピーク検出回路１１とパルス幅延長回路１２とから構成される。そして、ピーク検出回路１１は、入力差動増幅回路１１Ａと、レプリカ参照電圧生成回路１１Ｂと、電圧比較回路１１Ｃから構成される。
【００２１】
入力差動増幅回路１１Ａは、差動信号ＲＸ＋、ＲＸ−に同一のＤＣバイアスを与えるためのＤＣバイアス設定回路を構成する抵抗Ｒ１〜Ｒ４と、差動回路を構成するＮＭＯＳトランジスタＭＮ１〜ＭＮ３と、その差動回路の負荷側に接続された第１のカレントミラーを構成するＰＭＯＳトランジスタＭＰ１，ＭＰ２、同様に第２のカレントミラーを構成するＰＭＯＳトランジスタＭＰ３，ＭＰ４およびＮＭＯＳトランジスタＭＮ４，ＭＮ５と、トランジスタＭＮ１，ＭＮ２と同一サイズで電圧変換回路を構成するＮＭＯＳトランジスタＭＮ６とを備える。トランジスタＭＰ１，ＭＰ２のカレントミラー比はｋ（ｋは任意の値）、トランジスタＭＰ３，ＭＰ４のカレントミラー比もｋ、トランジスタＭＮ４，ＭＮ５のカレントミラー比は１である。
【００２２】
レプリカ参照電圧生成回路１１Ｂは、第１および第２の参照電圧を生成する参照電圧生成回路を構成する抵抗Ｒ１１〜Ｒ１４と、前記トランジスタＭＮ１〜ＭＮ３と同じサイズでレプリカ差動回路を構成するＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３と、そのレプリカ差動回路の負荷側に接続された第１のレプリカカレントミラーを構成するＰＭＯＳトランジスタＭＰ１１，ＭＰ１２と、同様に第２のレプリカカレントミラーを構成するＰＭＯＳトランジスタＭＰ１３，ＭＰ１４およびＮＭＯＳトランジスタＭＮ１４，ＭＮ１５と、ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２と同一サイズでレプリカ電圧変換回路を構成するＮＭＯＳトランジスタＭＮ１６と、電圧シフト回路を構成する抵抗Ｒ５とを備える。トランジスタＭＰ１１，ＭＰ１２のカレントミラー比は１、トランジスタＭＰ１３，ＭＰ１４のカレントミラー比も１、トランジスタＭＮ１４，ＭＮ１５のカレントミラー比も１である。
【００２３】
つまり、レプリカ参照電圧生成回路１１Ｂは、抵抗Ｒ１１〜Ｒ１４、トランジスタＭＰ１１，ＭＰ１２のカレントミラー比、トランジスタＭＰ１３，ＭＰ１４のカレントミラー比、抵抗Ｒ５を除けば、その他は入力差動増幅部１１Ａと同じ構成（レプリカ）で対称性良く配置されている。
【００２４】
さて、受信した差動信号ＲＸ＋，ＲＸ−はＤＣバイアス設定回路でＤＣバイアスが印加されてｄｐ、ｄｎの差動信号となり、それらの差動信号ｄｐ，ｄｎがトランジスタＭＮ１，ＭＮ２に入力することによって、そこで電流Ｉｐ，Ｉｎに変換される。
Ｉｐ＝ｇｍ１×ｄｐ (1)
Ｉｎ＝ｇｍ２×ｄｎ (2)
ただし、Ｉｐ＋Ｉｎ＝Ｉｓｓで、ＩｓｓはトランジスタＭＮ３の電流である。また、ｇｍ１はトランジスタＭＮ１の相互コンダクタンス、ｇｍ２はトランジスタＭＮ２の相互コンダクタンスであり、ｇｍ１＝ｇｍ２である。そして、この電流Ｉｐ，Ｉｎは、ミラー比がｋのカレントミラーによりｋＩｐ，ｋＩｎになって、トランジスタＭＰ２、トランジスタＭＮ５を流れ、その差分「ｋ（Ｉｐ−Ｉｎ）」がトランジスタＭＮ６に流れ込む。
【００２５】
このトランジスタＭＮ６は、ダイオード接続されており、そのドレイン側からみた抵抗成分は１／ｇｍ６（ただし、ｇｍ６＝ｇｍ１＝ｇｍ２）であるから、このトランジスタＭＮ６で変換される電圧Ｖｄａｔａは、
Ｖｄａｔａ＝ｋ×ｇｍ１×（ｄｐ−ｄｎ）／ｇｍ６ (3)
となる。なお、トランジスタＭＰ２，ＭＮ５，ＭＮ６のオン抵抗は値が大きいので影響が小さく、式(3)では省略した。
【００２６】
この式(3)は、ｇｍ１＝ｇｍ６であることから、
Ｖｄａｔａ＝ｋ×（ｄｐ−ｄｎ） (4)
と単純化される。ここで、「ｄｐ−ｄｎ」はＤＣバイアスが消去されるので、入力差動増幅部１１Ａに入力する差動信号ＲＸ＋，ＲＸ−の入力振幅そのものであり、キャリア移動度、サイズ、入力ＭＯＳキャパシタ等の項を含まず、理論的にはプロセス、温度、電源電圧に依存しない。
【００２７】
一方、レプリカ参照電圧生成部１１Ｂでは、抵抗Ｒ１１〜Ｒ１４によって、第１の参照電位Ｖｒｅｆｐと第２の参照電位Ｖｒｅｆｎが設定され、それぞれトランジスタＭＮ１１、ＭＮ１２において電流Ｉｐ’，Ｉｎ’に変換される。
Ｉｐ’＝ｇｍ１１×Ｖｒｅｆｐ (5)
Ｉｎ’＝ｇｍ１２×Ｖｒｅｆｎ (6)
ただし、Ｉｐ’＋Ｉｎ’＝Ｉｓｓで、ＩｓｓはトランジスタＭＮ１３の電流である。また、ｇｍ１１はトランジスタＭＮ１１の相互コンダクタンス、ｇｍ１２はトランジスタＭＮ１２の相互コンダクタンスであり、ｇｍ１１＝ｇｍ１２＝ｇｍ１＝ｇｍ２である。そして、この電流Ｉｐ’，Ｉｎ’は、ミラー比が１のカレントミラーによって合成され、その差分「Ｉｐ’−Ｉｎ’」がトランジスタＭＮ１６に流れ込む。
【００２８】
このトランジスタＭＮ１６は、ダイオード接続され、そのドレイン側からみた抵抗成分は１／ｇｍ１６（ただし、ｇｍ１６＝ｇｍ１１＝ｇｍ１２）であるから、このトランジスタＭＮ１６で変換される電圧Ｖｒｅｆ’は、
Ｖｒｅｆ’＝ｇｍ１１×（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／ｇｍ１６ (7)
となり、前述のように、ｇｍ１１＝ｇｍ１６であるから、
Ｖｒｅｆ’＝Ｖｒｅｆｐ−Ｖｒｅｆｎ (8)
と単純化される。
【００２９】
このようにして、第１および第２の参照電圧Ｖｒｅｆｐ、Ｖｒｅｆｎを適宜設定しておくことによって、Ｖｒｅｆ’として、トランジスタＭＮ１６のドレイン側に、ＶｄａｔａのＤＣ成分（抵抗Ｒ１〜Ｒ４で設定されるＤＣバイアス）に相当する電圧が生成されるようにする。
【００３０】
このトランジスタＭＮ１６のドレインには抵抗Ｒ５が接続されており、ここには、Ｉｐ’が流れる。よって、抵抗Ｒ５には、Ｒ５×Ｉｐ’の電圧が発生するので、トランジスタＭＰ１２のドレインには、
Ｖｒｅｆ＝Ｖｒｅｆ’＋Ｒ５×Ｉｐ’ (9)
のシフト参照電圧Ｖｒｅｆが生成される。電流Ｉｐ’はトランジスタＭＮ１３に流れる電流Ｉｓｓに基づく電流であり、トランジスタＭＮ３，ＭＮ１３を含む電流源の回路にバンドギャップ型電流源を用いるときは、抵抗Ｒ５にこのバンドギャップ型電流源の内部抵抗と同一のものを使用することにより、抵抗バラツキに無関係に、シフト参照電圧Ｖｒｅｆは一定となる。
【００３１】
以上のようにして得られたデータ信号Ｖｄａｔａとシフト参照電圧Ｖｒｅｆは、電圧比較回路１１Ｃにおいて増幅され比較される。この電圧比較回路１１Ｃは、図２に示すように、差動回路を構成するＮＭＯＳトランジスタＭＮ２１，ＭＮ２２，ＭＮ２３と、能動負荷としてのカレントミラーを構成するＰＭＯＳトランジスタＭＰ２１，ＭＰ２２とから構成されている。
【００３２】
この電圧比較回路１１Ｃでの比較動作の波形図を図３に示す。データ信号ＶｄａｔａのＤＣ成分に等しい参照電圧Ｖｒｅｆ’からシフトしたシフト参照電圧Ｖｒｅｆによって、データ信号Ｖｄａｔａのピーク部分が検出されることになる。そして、この電圧比較回路１１Ｃで得られたピーク検出信号Ｖｐのパルス幅が、次段のパルス幅延長回路１２において十分に伸張され、スケルチ検出信号Ｖｓｑとして出力する。
【００３３】
パルス幅延長回路１２は、ピーク検出回路１１から入力されるピーク検出信号Ｖｐのパルス幅を、そのピーク検出信号Ｖｐのパルス幅の時間を含めて、差動信号ＲＸ＋，ＲＸ−の１周期分以上の時間だけ延長する回路である。本実施形態では、ピーク検出信号Ｖｐの“Ｈ”レベルのパルス幅を延長する。パルス幅延長回路１２から出力される信号が、スケルチ検出信号Ｖｓｑとなる。
【００３４】
図４はパルス幅延長回路１２の構成を示すブロック図である。このパルス幅延長回路１２は、インバータＩＮＶ１、ＩＮＶ２と、リセット付き遅延回路１２１と、ＳＲフリップフロップを構成するナンド回路ＮＡＮＤ１，ＮＡＮＤ２からなる。
【００３５】
図５は図４に示したリセット付き遅延回路１２１の構成を示すブロック図である。このリセット付き遅延回路１２１は、インバータＩＮＶ３〜ＩＮＶ７と、ＰＭＯＳトランジスタＭＰ３１，ＭＰ３２、ＮＭＯＳトランジスタＭＮ３１，ＭＮ３２からなる。
【００３６】
パルス幅延長回路１２では、ピーク検出回路１１から出力するピーク検出信号Ｖｐが“Ｌ”レベルの場合、インバータＩＮＶ１およびリセット付き遅延回路１２１のインバータＩＮＶ３の出力信号は“Ｈ”レベルである。従って、リセット付き遅延回路１２１のトランジスタＭＮ３１，ＭＮ３２、トランジスタＭＰ３１，ＭＰ３２はオフ状態であり、その出力信号Ｖａは“Ｈ”レベルである。また、ＳＲフリップフロップのナンド回路ＮＡＮＤ２の出力信号は“Ｌ”レベルであり、パルス幅延長回路１２から出力するスケルチ検出信号Ｖｓｑは“Ｈ”レベルである。
【００３７】
続いて、ピーク検出回路１１から出力するピーク検出信号Ｖｐが“Ｌ”レベルから“Ｈ”レベルに立ち上がると、インバータＩＮＶ１およびリセット付き遅延回路１２１のインバータＩＮＶ３の出力信号は“Ｌ”レベルとなる。従って、リセット付き遅延回路１２１のトランジスタＭＮ３１，ＭＮ３２，ＭＰ３１，ＭＰ３２はオン状態となり、その出力信号Ｖａは直ちに“Ｌ”レベルになる。従って、ナンド回路ＮＡＮＤ２の出力信号は“Ｈ”レベルとなり、パルス幅延長回路１２から出力するスケルチ検出信号Ｖｓｑは“Ｌ”レベルとなる。
【００３８】
続いて、ピーク検出回路１１から出力するピーク検出信号Ｖｐが“Ｈ”レベルから“Ｌ”レベルに立ち下がると、インバータＩＮＶ１およびリセット付き遅延回路１２１のインバータＩＮＶ３の出力信号は“Ｈ”レベルとなる。従って、リセット付き遅延回路１２１のトランジスタＭＮ３１，ＭＮ３２，ＭＰ３１，ＭＰ３２はオフ状態となり、その出力信号ＶａはインバータＩＮＶ４〜ＩＮＶ７による遅延時間の経過後に“Ｈ”レベルとなる。このとき、ナンド回路ＮＡＮＤ１の出力信号は“Ｈ”レベルであるから、ナンド回路ＮＡＮＤ２の出力信号は“Ｌ”レベル、パルス幅延長回路１２から出力するスケルチ検出信号Ｖｓｑは“Ｈ”レベルとなる。
【００３９】
すなわち、パルス幅延長回路１２では、ピーク検出回路１１のピーク検出信号Ｖｐとして、所定パルス幅の“Ｈ”レベルのパルス信号が入力されると、このときスケルチ検出信号Ｖｓｑは“Ｌ”レベルになり、リセット付き遅延回路１２１のインバータＩＮＶ４〜ＩＮＶ７による遅延時間に相当する時間の経過後に、スケルチ検出信号Ｖｓｑは“Ｈ”レベルとなる。インバータＩＮＶ４〜ＩＮＶ７による遅延時間は、ピーク検出回路１１の出力信号Ｖｐの“Ｈ”レベルのパルス幅の時間を含めて、差動信号ＲＸ＋，ＲＸ−のデータ転送レートの少なくとも１周期分以上、前述の一般的なシリアル転送にあっては５周期分（５ビット分）の時間に設定される。
【００４０】
このようにして、パルス幅延長回路１２によって、ピーク検出回路１１の出力信号Ｖｐの“Ｈ”レベルのパルス幅が延長されて“Ｌ”レベルのスケルチ検出信号Ｖｓｑとなり、そのスケルチ検出信号Ｖｓｑは、差動信号ＲＸ＋、ＲＸ−のデータ転送レートの１周期内で“Ｌ”レベルから“Ｈ”レベルに変化することはなく、データ転送状態が継続する期間中、“Ｌ”レベルに維持される。
【００４１】
以上のように、従来のスケルチ検出回路では容量を所定電圧まで充電するために複数データの入力が必要であったが、本実施例のスケルチ検出回路では、ピーク検出回路１１を用いているため所定の電位振幅（スケルチ閾値）を越えた差動信号が入力した時点で即座にスケルチ状態を検出することが可能となる。またレプリカ参照電圧生成回路１１Ｂを用いることで、プロセス、電源電圧、温度といった条件の影響を受けにくく非常に安定したレベルでのピーク検出が可能となる。なお、シリコンチップになった際、万一予期しない方向へシフト参照電圧Ｖｒｅｆが変化してしまうようなケースがある場合にも、抵抗Ｒ５の周囲にダミーを埋め込んで置いてトリミングすることで容易に対応可能である。また、パルス幅延長回路１２は、遅延が最小となる条件で必要な遅延時間を確保するように調整すればよいので設計が容易となる。
【図面の簡単な説明】
【００４２】
【図１】本発明の１つの実施例のスケルチ検出回路の構成を示すブロック図である。
【図２】図１のスケルチ検出回路における電圧比較回路の回路図である。
【図３】図１のスケルチ検出回路におけるピーク検出回路の動作波形図である。
【図４】図１のスケルチ検出回路におけるパルス幅延長回路の構成を示すブロック図である。
【図５】図４のパルス幅延長回路におけるリセット付き遅延回路の構成を示す回路図である。
【図６】一般的なスケルチ検出回路の動作の概念を示すタイミングチャートである。
【図７】従来のスケルチ検出回路の回路図である。
【図８】図７のスケルチ検出回路の動作のタイミングチャートである。
【図９】図７のスケルチ検出回路におけるヒステリシスコンパレータの回路図である。
【符号の説明】
【００４３】
１０：スケルチ検出回路、１１：ピーク検出回路、１１Ａ：入力差動増幅回路、１１Ｂ：レプリカ参照電圧生成回路、１１Ｃ：電圧比較回路、１２：パルス幅延長回路、１２１：リセット付き遅延回路
２０：スケルチ検出回路、２１：ヒステリシスコンパレータ、２２：立上りエッジ検出回路、２３：積分回路、２４：シュミットトリガ回路
【技術分野】
【０００１】
本発明は、シリアルデータ通信において、転送される差動信号が予め定められた値（スケルチ閾値）を超えている有効なものなのか、超えていない無効なものなのかを検出するスケルチ検出回路に関するものである。
【背景技術】
【０００２】
ＵＳＢ（Universal Serial Bus）２．０、シリアルＡＴＡ（AT Attachment）、ＰＣＩ（Peripheral Component Interconnect）−Ｅｘｐｒｅｓｓ等のインターフェイスを採用するシリアルデータ転送装置では、データ転送状態（有効なデータが転送されている状態）なのか、非データ転送状態（無効なデータが転送されている状態）なのかを検知するためにスケルチ検出回路が用いられている。
【０００３】
図６は、一般的なスケルチ検出回路の動作の概念を示すタイミングチャートである。スケルチ検出回路（例えば、特許文献１の図１，図２参照）では、図６に示すように、受信した差動信号ＲＸ＋，ＲＸ−が、所定の電位振幅（スケルチ閾値）を超えている場合にはデータ転送状態と判定され、超えていない場合には非データ転送状態と判定される。図６の例では、スケルチ検出信号として、データ転送状態の期間は“Ｌ”レベルが出力され、非データ転送状態の期間は“Ｈ”レベルが出力される。
【０００４】
従来のスケルチ検出回路２０を図７に示す（例えば、特許文献２の図５参照）。このスケルチ検出回路２０は、ヒステリシスコンパレータ２１と、立上りエッジ検出回路２２と、ダイオードＤ２１、抵抗Ｒ２１、容量Ｃ２１からなる積分回路２３と、シュミットトリガ回路２４とによって構成されている。
【０００５】
ヒステリシスコンパレータ２１は、出力信号Ｖ１として、差動信号ＲＸ＋、ＲＸ−の電位振幅が、スケルチ閾値を超えていない場合には“Ｌ”レベルを出力し、超えている場合には“Ｈ”レベルを出力する。その結果、ヒステリシスコンパレータ２１からは、図８のタイミングチャートに示すように、データ転送状態の期間にだけ所定パルス幅の“Ｈ”レベルのパルス信号となる出力信号Ｖ１が出力される。
【０００６】
立上りエッジ検出回路２２は、インバータＩＮＶ２１と、アンド回路ＡＮＤ２１とによって構成されている。この立上りエッジ検出回路２２は、信号Ｖ１の立ち上がりエッジを検出したとき、図８のタイミングチャートに示すように、インバータＩＮＶ２１の遅延時間に相当するパルス幅の“Ｈ”レベルの出力信号Ｖ２を発生する。
【０００７】
立上りエッジ検出回路２２の出力信号Ｖ２は、ダイオードＤ２１に入力され、ダイオードＤ２１の出力信号Ｖ３はシュミットトリガ回路２４に入力される。そして、シュミットトリガ回路２４からは、スケルチ検出信号Ｖｓｑが出力される。
【０００８】
図８のタイミングチャートに示すように、立上りエッジ検出回路２２の出力信号Ｖ２として“Ｈ”レベルのパルス信号が出力される毎に、ダイオードＤ２１を介して容量Ｃ２１が充電され、信号Ｖ３の電位はその都度上昇する。一方、信号Ｖ２として、“Ｈ”レベルのパルス信号が出力されなくなると、容量Ｃ２１に蓄積された電荷は、抵抗Ｒ２１を介して放電され、信号Ｖ３の電位は徐々に下降する。
【０００９】
したがって、差動信号ＲＸ＋、ＲＸ−として、スケルチ閾値を超える電位振幅のデータが連続して入力されると、信号Ｖ３の電位が徐々に上昇し、シュミットトリガ回路２４の閾値電圧Ｖｒ１を超えると、スケルチ検出信号Ｖｓｑは“Ｌ”レベル（データ転送状態）を示す。一方、データの電位振幅がスケルチ閾値を下回ると、信号Ｖ３の電位が徐々に降下し、シュミットトリガ回路２４の閾値電圧Ｖｒ２を下回ると、スケルチ検出信号Ｖｓｑは“Ｈ”レベル（非データ転送状態）を示す。
【００１０】
図９は図７に示したスケルチ検出回路２０におけるヒステリシスコンパレータ２１の内部回路の回路図である。このヒステリシスコンパレータ２１は、差動信号ＲＸ＋、ＲＸ−の入力部となる差動回路を構成するＮＭＯＳトランジスタＭＮ４１，ＭＮ４２，ＭＮ４３と、カレントミラーを構成するＰＭＯＳトランジスタＭＰ４１，ＭＰ４２と、カレントミラーを構成するＰＭＯＳトランジスタＭＰ４３，ＭＰ４４と、それぞれノードＮ２１，Ｎ２２の電位を反転増幅するＰＭＯＳトランジスタＭＰ４５，ＭＰ４６と、カレントミラーを構成するＮＭＯＳトランジスタＭＮ４４，ＭＮ４５とによって構成されている。トランジスタＭＰ４１〜ＭＰ４４はヒステリシス機能部を構成する。
【００１１】
このヒステリシスコンパレータ２１では、信号ＲＸ−の電位振幅が、トランジスタＭＮ４１の閾値電圧を超えると、トランジスタＭＮ４１の方がトランジスタＭＮ４２よりもオン状態が強くなる。その結果、ノードＮ２１の電位が下降し、トランジスタＭＰ４１，ＭＰ４２，ＭＰ４５がオン状態となる。これにより、ノードＮ２２およびＮ２３の電位は上昇し、トランジスタＭＰ４３，ＭＰ４４，ＭＰ４６がオフ状態となり、トランジスタＭＮ４４，ＭＮ４５はオン状態となる。そのため、出力信号Ｖ１は、トランジスタＭＮ４５を介して放電され、“Ｌ”レベルとなる。
【００１２】
一方、信号ＲＸ＋の電位振幅が、トランジスタＭＮ４２の閾値電圧を超えると、トランジスタＭＮ４２の方がトランジスタＭＮ４１よりもオン状態が強くなる。その結果、ノードＮ２２の電位が下降し、トランジスタＭＰ４３，ＭＰ４４，ＭＰ４６がオン状態となる。これにより、ノードＮ２１の電位は上昇し、トランジスタＭＰ４１，ＭＰ４２，ＭＰ４５がオフ状態となる。ノードＮ２３の電荷は、トランジスタＭＮ４４を介して放電され、トランジスタＭＮ４４，ＭＮ４５はオフ状態となる。そのため、出力信号Ｖ１は、トランジスタＭＰ４６を介して充電され、“Ｈ”レベルとなる。
【００１３】
このように、ヒステリシスコンパレータ２１では、信号ＲＸ−の電位振幅がトランジスタＭＮ４１の閾値電圧を超えると、その出力信号Ｖ１が“Ｌ”レベルとなり、信号ＲＸ＋の電位振幅がトランジスタＭＮ４２の閾値電圧を超えると、出力信号Ｖ１が“Ｈ”レベルとなる。従って、ヒステリシスコンパレータ２１では、例えば信号ＲＸ−が“Ｌ”レベルから“Ｈ”レベルに遷移し、出力信号Ｖ１が“Ｌ”レベルになる時の電位振幅と、信号ＲＸ−が“Ｈ”レベルから“Ｌ”レベルに遷移し、出力信号Ｖ１が“Ｈ”レベルになる時の電位振幅が異なるヒステリシス動作を行う。
【特許文献１】特開２００４−２４７８４８号公報
【特許文献２】特開２００３−１９８３９２号公報
【発明の開示】
【発明が解決しようとする課題】
【００１４】
ところが、図７で説明したスケルチ検出回路２０では、スケルチ閾値を超えている差動信号の遷移をその検出に用いているが、信号遷移の無い場合であっても、スケルチ検出信号Ｖｓｑを保持しておく必要がある。スケルチ検出信号Ｖｓｑは、容量Ｃ２１の充電によって保持されるが、データ遷移の無い期間中は、容量Ｃ２１の充電が抵抗Ｒ２１を介して放電されるため、データ遷移の無い期間中もデータを十分保持できるように、容量Ｃ２１の容量値および抵抗Ｒ２１の抵抗値を調整する必要がある。
【００１５】
例えば、一般的なシリアルデータ転送では、８ｂ／１０ｂコーデイング技術が用いられるので、最大５ビット連続したデータが続くことになり、５ビット分の期間はデータ遷移が発生しない場合があり得る。その場合、データ通信状態において最大通信レート５ビット分の期間中はスケルチ検出信号Ｖｓｑを保持できるように、容量Ｃ２１と抵抗Ｒ２１を最適化する必要があるが、これらＣ２１、Ｒ２１の値はプロセスの変動の影響を受けるため調整が難しいといった問題がある。
【００１６】
また、図９で説明したコンパレータ２１では、温度、プロセス、電源電圧の変動により、入力部のトランジスタＭＮ４１，ＭＮ４２の閾値電圧が変動するため、その閾値電圧の調整が非常に難しく、スケルチ検出回路２０のスケルチ検出信号Ｖｓｑが安定しないという問題がある。
【００１７】
本発明の目的は、上記した問題点を解消し、温度、プロセス、電源電圧の変動に強く、安定したスケルチ検出信号を出力することができるスケルチ検出回路を提供することである。
【課題を解決するための手段】
【００１８】
請求項１にかかる発明は、受信した差動信号が所定の電位振幅を超えているときその検出信号をパルスとして出力するピーク検出回路と、該ピーク検出回路から出力する前記検出信号のパルス幅を前記差動信号の少なくとも１周期分延長するパルス幅延長回路とを備えたスケルチ検出回路において、前記ピーク検出回路は、前記差動信号の差分に対応する電圧信号を出力する入力差動増幅回路と、該入力差動増幅回路のレプリカ回路であって、第１および第２の参照電圧の中間電位を所定レベルシフトしたシフト参照電圧を出力するレプリカ参照電圧生成回路と、前記入力差動増幅回路から出力する前記電圧信号と前記レプリカ参照電圧生成回路から出力する前記シフト参照電圧とを比較して前記検出信号をパルスとして出力する電圧比較回路と、を備えることを特徴とする。
請求項２にかかる発明は、請求項１に記載のスケルチ検出回路において、前記入力差動増幅回路は、前記差動信号のそれぞれに同一のＤＣバイアスを与えるＤＣバイアス設定回路と、該ＤＣバイアス設定回路から出力する差動信号を電圧／電流変換する差動回路と、該差動回路から出力する一方の電流信号を第１の出力電流に転換する第１のカレントミラーと、前記差動増幅回路から出力する他方の電流信号を第２の出力電流に転換する第２のカレントミラーと、前記第１の出力電流と前記第２の出力電流の差分を電圧変換し前記電圧信号を生成する電圧変換回路とからなり、前記レプリカ参照電圧生成回路は、前記第１および第２の参照電圧を生成する参照電圧生成回路と、該参照電圧生成回路で生成された前記第１および第２の参照電圧をそれぞれ電圧／電流変換するレプリカ差動回路と、該レプリカ差動回路から出力する一方の電流信号を第３の出力電流に転換する第１のレプリカカレントミラーと、前記レプリカ差動回路から出力する他方の電流信号を第４の出力電流に転換する第２のレプリカカレントミラーと、前記第３の出力電流と前記第４の出力電流の差分を電圧変換するレプリカ電圧変換回路と、該レプリカ電圧変換回路で電圧変換された電圧信号をシフトして前記シフト参照電圧を生成する電圧シフト回路とからなる、ことを特徴とする。
請求項３にかかる発明は、請求項２に記載のスケルチ検出回路において、前記差動回路および前記レプリカ差動回路に動作電流を与える電流源としてバンドギャップ型電流源を用い、該バンドギャップ型電流源の内部抵抗と同一の抵抗を前記電圧シフト回路に用いることを特徴とする。
【発明の効果】
【００１９】
本発明によれば、ピーク検出回路を用いているため、所定の電位振幅以上の差動信号が入力された時点で即座にスケルチ状態を検出することが可能である。また、レプリカ参照電圧生成回路を用いることで、プロセス、温度、電源電圧などの条件変動の影響を受けにくく、非常に安定したレベルでの検出が可能となる。また、パルス幅延長回路は、遅延が最小となる条件で必要な遅延時間を確保するように調整すれば良いだけなので、その設計が容易となる。
【発明を実施するための最良の形態】
【００２０】
図１は、本発明のスケルチ検出回路１０の構成を示すブロック図である。このスケルチ検出回路１０は、ピーク検出回路１１とパルス幅延長回路１２とから構成される。そして、ピーク検出回路１１は、入力差動増幅回路１１Ａと、レプリカ参照電圧生成回路１１Ｂと、電圧比較回路１１Ｃから構成される。
【００２１】
入力差動増幅回路１１Ａは、差動信号ＲＸ＋、ＲＸ−に同一のＤＣバイアスを与えるためのＤＣバイアス設定回路を構成する抵抗Ｒ１〜Ｒ４と、差動回路を構成するＮＭＯＳトランジスタＭＮ１〜ＭＮ３と、その差動回路の負荷側に接続された第１のカレントミラーを構成するＰＭＯＳトランジスタＭＰ１，ＭＰ２、同様に第２のカレントミラーを構成するＰＭＯＳトランジスタＭＰ３，ＭＰ４およびＮＭＯＳトランジスタＭＮ４，ＭＮ５と、トランジスタＭＮ１，ＭＮ２と同一サイズで電圧変換回路を構成するＮＭＯＳトランジスタＭＮ６とを備える。トランジスタＭＰ１，ＭＰ２のカレントミラー比はｋ（ｋは任意の値）、トランジスタＭＰ３，ＭＰ４のカレントミラー比もｋ、トランジスタＭＮ４，ＭＮ５のカレントミラー比は１である。
【００２２】
レプリカ参照電圧生成回路１１Ｂは、第１および第２の参照電圧を生成する参照電圧生成回路を構成する抵抗Ｒ１１〜Ｒ１４と、前記トランジスタＭＮ１〜ＭＮ３と同じサイズでレプリカ差動回路を構成するＮＭＯＳトランジスタＭＮ１１〜ＭＮ１３と、そのレプリカ差動回路の負荷側に接続された第１のレプリカカレントミラーを構成するＰＭＯＳトランジスタＭＰ１１，ＭＰ１２と、同様に第２のレプリカカレントミラーを構成するＰＭＯＳトランジスタＭＰ１３，ＭＰ１４およびＮＭＯＳトランジスタＭＮ１４，ＭＮ１５と、ＮＭＯＳトランジスタＭＮ１１，ＭＮ１２と同一サイズでレプリカ電圧変換回路を構成するＮＭＯＳトランジスタＭＮ１６と、電圧シフト回路を構成する抵抗Ｒ５とを備える。トランジスタＭＰ１１，ＭＰ１２のカレントミラー比は１、トランジスタＭＰ１３，ＭＰ１４のカレントミラー比も１、トランジスタＭＮ１４，ＭＮ１５のカレントミラー比も１である。
【００２３】
つまり、レプリカ参照電圧生成回路１１Ｂは、抵抗Ｒ１１〜Ｒ１４、トランジスタＭＰ１１，ＭＰ１２のカレントミラー比、トランジスタＭＰ１３，ＭＰ１４のカレントミラー比、抵抗Ｒ５を除けば、その他は入力差動増幅部１１Ａと同じ構成（レプリカ）で対称性良く配置されている。
【００２４】
さて、受信した差動信号ＲＸ＋，ＲＸ−はＤＣバイアス設定回路でＤＣバイアスが印加されてｄｐ、ｄｎの差動信号となり、それらの差動信号ｄｐ，ｄｎがトランジスタＭＮ１，ＭＮ２に入力することによって、そこで電流Ｉｐ，Ｉｎに変換される。
Ｉｐ＝ｇｍ１×ｄｐ (1)
Ｉｎ＝ｇｍ２×ｄｎ (2)
ただし、Ｉｐ＋Ｉｎ＝Ｉｓｓで、ＩｓｓはトランジスタＭＮ３の電流である。また、ｇｍ１はトランジスタＭＮ１の相互コンダクタンス、ｇｍ２はトランジスタＭＮ２の相互コンダクタンスであり、ｇｍ１＝ｇｍ２である。そして、この電流Ｉｐ，Ｉｎは、ミラー比がｋのカレントミラーによりｋＩｐ，ｋＩｎになって、トランジスタＭＰ２、トランジスタＭＮ５を流れ、その差分「ｋ（Ｉｐ−Ｉｎ）」がトランジスタＭＮ６に流れ込む。
【００２５】
このトランジスタＭＮ６は、ダイオード接続されており、そのドレイン側からみた抵抗成分は１／ｇｍ６（ただし、ｇｍ６＝ｇｍ１＝ｇｍ２）であるから、このトランジスタＭＮ６で変換される電圧Ｖｄａｔａは、
Ｖｄａｔａ＝ｋ×ｇｍ１×（ｄｐ−ｄｎ）／ｇｍ６ (3)
となる。なお、トランジスタＭＰ２，ＭＮ５，ＭＮ６のオン抵抗は値が大きいので影響が小さく、式(3)では省略した。
【００２６】
この式(3)は、ｇｍ１＝ｇｍ６であることから、
Ｖｄａｔａ＝ｋ×（ｄｐ−ｄｎ） (4)
と単純化される。ここで、「ｄｐ−ｄｎ」はＤＣバイアスが消去されるので、入力差動増幅部１１Ａに入力する差動信号ＲＸ＋，ＲＸ−の入力振幅そのものであり、キャリア移動度、サイズ、入力ＭＯＳキャパシタ等の項を含まず、理論的にはプロセス、温度、電源電圧に依存しない。
【００２７】
一方、レプリカ参照電圧生成部１１Ｂでは、抵抗Ｒ１１〜Ｒ１４によって、第１の参照電位Ｖｒｅｆｐと第２の参照電位Ｖｒｅｆｎが設定され、それぞれトランジスタＭＮ１１、ＭＮ１２において電流Ｉｐ’，Ｉｎ’に変換される。
Ｉｐ’＝ｇｍ１１×Ｖｒｅｆｐ (5)
Ｉｎ’＝ｇｍ１２×Ｖｒｅｆｎ (6)
ただし、Ｉｐ’＋Ｉｎ’＝Ｉｓｓで、ＩｓｓはトランジスタＭＮ１３の電流である。また、ｇｍ１１はトランジスタＭＮ１１の相互コンダクタンス、ｇｍ１２はトランジスタＭＮ１２の相互コンダクタンスであり、ｇｍ１１＝ｇｍ１２＝ｇｍ１＝ｇｍ２である。そして、この電流Ｉｐ’，Ｉｎ’は、ミラー比が１のカレントミラーによって合成され、その差分「Ｉｐ’−Ｉｎ’」がトランジスタＭＮ１６に流れ込む。
【００２８】
このトランジスタＭＮ１６は、ダイオード接続され、そのドレイン側からみた抵抗成分は１／ｇｍ１６（ただし、ｇｍ１６＝ｇｍ１１＝ｇｍ１２）であるから、このトランジスタＭＮ１６で変換される電圧Ｖｒｅｆ’は、
Ｖｒｅｆ’＝ｇｍ１１×（Ｖｒｅｆｐ−Ｖｒｅｆｎ）／ｇｍ１６ (7)
となり、前述のように、ｇｍ１１＝ｇｍ１６であるから、
Ｖｒｅｆ’＝Ｖｒｅｆｐ−Ｖｒｅｆｎ (8)
と単純化される。
【００２９】
このようにして、第１および第２の参照電圧Ｖｒｅｆｐ、Ｖｒｅｆｎを適宜設定しておくことによって、Ｖｒｅｆ’として、トランジスタＭＮ１６のドレイン側に、ＶｄａｔａのＤＣ成分（抵抗Ｒ１〜Ｒ４で設定されるＤＣバイアス）に相当する電圧が生成されるようにする。
【００３０】
このトランジスタＭＮ１６のドレインには抵抗Ｒ５が接続されており、ここには、Ｉｐ’が流れる。よって、抵抗Ｒ５には、Ｒ５×Ｉｐ’の電圧が発生するので、トランジスタＭＰ１２のドレインには、
Ｖｒｅｆ＝Ｖｒｅｆ’＋Ｒ５×Ｉｐ’ (9)
のシフト参照電圧Ｖｒｅｆが生成される。電流Ｉｐ’はトランジスタＭＮ１３に流れる電流Ｉｓｓに基づく電流であり、トランジスタＭＮ３，ＭＮ１３を含む電流源の回路にバンドギャップ型電流源を用いるときは、抵抗Ｒ５にこのバンドギャップ型電流源の内部抵抗と同一のものを使用することにより、抵抗バラツキに無関係に、シフト参照電圧Ｖｒｅｆは一定となる。
【００３１】
以上のようにして得られたデータ信号Ｖｄａｔａとシフト参照電圧Ｖｒｅｆは、電圧比較回路１１Ｃにおいて増幅され比較される。この電圧比較回路１１Ｃは、図２に示すように、差動回路を構成するＮＭＯＳトランジスタＭＮ２１，ＭＮ２２，ＭＮ２３と、能動負荷としてのカレントミラーを構成するＰＭＯＳトランジスタＭＰ２１，ＭＰ２２とから構成されている。
【００３２】
この電圧比較回路１１Ｃでの比較動作の波形図を図３に示す。データ信号ＶｄａｔａのＤＣ成分に等しい参照電圧Ｖｒｅｆ’からシフトしたシフト参照電圧Ｖｒｅｆによって、データ信号Ｖｄａｔａのピーク部分が検出されることになる。そして、この電圧比較回路１１Ｃで得られたピーク検出信号Ｖｐのパルス幅が、次段のパルス幅延長回路１２において十分に伸張され、スケルチ検出信号Ｖｓｑとして出力する。
【００３３】
パルス幅延長回路１２は、ピーク検出回路１１から入力されるピーク検出信号Ｖｐのパルス幅を、そのピーク検出信号Ｖｐのパルス幅の時間を含めて、差動信号ＲＸ＋，ＲＸ−の１周期分以上の時間だけ延長する回路である。本実施形態では、ピーク検出信号Ｖｐの“Ｈ”レベルのパルス幅を延長する。パルス幅延長回路１２から出力される信号が、スケルチ検出信号Ｖｓｑとなる。
【００３４】
図４はパルス幅延長回路１２の構成を示すブロック図である。このパルス幅延長回路１２は、インバータＩＮＶ１、ＩＮＶ２と、リセット付き遅延回路１２１と、ＳＲフリップフロップを構成するナンド回路ＮＡＮＤ１，ＮＡＮＤ２からなる。
【００３５】
図５は図４に示したリセット付き遅延回路１２１の構成を示すブロック図である。このリセット付き遅延回路１２１は、インバータＩＮＶ３〜ＩＮＶ７と、ＰＭＯＳトランジスタＭＰ３１，ＭＰ３２、ＮＭＯＳトランジスタＭＮ３１，ＭＮ３２からなる。
【００３６】
パルス幅延長回路１２では、ピーク検出回路１１から出力するピーク検出信号Ｖｐが“Ｌ”レベルの場合、インバータＩＮＶ１およびリセット付き遅延回路１２１のインバータＩＮＶ３の出力信号は“Ｈ”レベルである。従って、リセット付き遅延回路１２１のトランジスタＭＮ３１，ＭＮ３２、トランジスタＭＰ３１，ＭＰ３２はオフ状態であり、その出力信号Ｖａは“Ｈ”レベルである。また、ＳＲフリップフロップのナンド回路ＮＡＮＤ２の出力信号は“Ｌ”レベルであり、パルス幅延長回路１２から出力するスケルチ検出信号Ｖｓｑは“Ｈ”レベルである。
【００３７】
続いて、ピーク検出回路１１から出力するピーク検出信号Ｖｐが“Ｌ”レベルから“Ｈ”レベルに立ち上がると、インバータＩＮＶ１およびリセット付き遅延回路１２１のインバータＩＮＶ３の出力信号は“Ｌ”レベルとなる。従って、リセット付き遅延回路１２１のトランジスタＭＮ３１，ＭＮ３２，ＭＰ３１，ＭＰ３２はオン状態となり、その出力信号Ｖａは直ちに“Ｌ”レベルになる。従って、ナンド回路ＮＡＮＤ２の出力信号は“Ｈ”レベルとなり、パルス幅延長回路１２から出力するスケルチ検出信号Ｖｓｑは“Ｌ”レベルとなる。
【００３８】
続いて、ピーク検出回路１１から出力するピーク検出信号Ｖｐが“Ｈ”レベルから“Ｌ”レベルに立ち下がると、インバータＩＮＶ１およびリセット付き遅延回路１２１のインバータＩＮＶ３の出力信号は“Ｈ”レベルとなる。従って、リセット付き遅延回路１２１のトランジスタＭＮ３１，ＭＮ３２，ＭＰ３１，ＭＰ３２はオフ状態となり、その出力信号ＶａはインバータＩＮＶ４〜ＩＮＶ７による遅延時間の経過後に“Ｈ”レベルとなる。このとき、ナンド回路ＮＡＮＤ１の出力信号は“Ｈ”レベルであるから、ナンド回路ＮＡＮＤ２の出力信号は“Ｌ”レベル、パルス幅延長回路１２から出力するスケルチ検出信号Ｖｓｑは“Ｈ”レベルとなる。
【００３９】
すなわち、パルス幅延長回路１２では、ピーク検出回路１１のピーク検出信号Ｖｐとして、所定パルス幅の“Ｈ”レベルのパルス信号が入力されると、このときスケルチ検出信号Ｖｓｑは“Ｌ”レベルになり、リセット付き遅延回路１２１のインバータＩＮＶ４〜ＩＮＶ７による遅延時間に相当する時間の経過後に、スケルチ検出信号Ｖｓｑは“Ｈ”レベルとなる。インバータＩＮＶ４〜ＩＮＶ７による遅延時間は、ピーク検出回路１１の出力信号Ｖｐの“Ｈ”レベルのパルス幅の時間を含めて、差動信号ＲＸ＋，ＲＸ−のデータ転送レートの少なくとも１周期分以上、前述の一般的なシリアル転送にあっては５周期分（５ビット分）の時間に設定される。
【００４０】
このようにして、パルス幅延長回路１２によって、ピーク検出回路１１の出力信号Ｖｐの“Ｈ”レベルのパルス幅が延長されて“Ｌ”レベルのスケルチ検出信号Ｖｓｑとなり、そのスケルチ検出信号Ｖｓｑは、差動信号ＲＸ＋、ＲＸ−のデータ転送レートの１周期内で“Ｌ”レベルから“Ｈ”レベルに変化することはなく、データ転送状態が継続する期間中、“Ｌ”レベルに維持される。
【００４１】
以上のように、従来のスケルチ検出回路では容量を所定電圧まで充電するために複数データの入力が必要であったが、本実施例のスケルチ検出回路では、ピーク検出回路１１を用いているため所定の電位振幅（スケルチ閾値）を越えた差動信号が入力した時点で即座にスケルチ状態を検出することが可能となる。またレプリカ参照電圧生成回路１１Ｂを用いることで、プロセス、電源電圧、温度といった条件の影響を受けにくく非常に安定したレベルでのピーク検出が可能となる。なお、シリコンチップになった際、万一予期しない方向へシフト参照電圧Ｖｒｅｆが変化してしまうようなケースがある場合にも、抵抗Ｒ５の周囲にダミーを埋め込んで置いてトリミングすることで容易に対応可能である。また、パルス幅延長回路１２は、遅延が最小となる条件で必要な遅延時間を確保するように調整すればよいので設計が容易となる。
【図面の簡単な説明】
【００４２】
【図１】本発明の１つの実施例のスケルチ検出回路の構成を示すブロック図である。
【図２】図１のスケルチ検出回路における電圧比較回路の回路図である。
【図３】図１のスケルチ検出回路におけるピーク検出回路の動作波形図である。
【図４】図１のスケルチ検出回路におけるパルス幅延長回路の構成を示すブロック図である。
【図５】図４のパルス幅延長回路におけるリセット付き遅延回路の構成を示す回路図である。
【図６】一般的なスケルチ検出回路の動作の概念を示すタイミングチャートである。
【図７】従来のスケルチ検出回路の回路図である。
【図８】図７のスケルチ検出回路の動作のタイミングチャートである。
【図９】図７のスケルチ検出回路におけるヒステリシスコンパレータの回路図である。
【符号の説明】
【００４３】
１０：スケルチ検出回路、１１：ピーク検出回路、１１Ａ：入力差動増幅回路、１１Ｂ：レプリカ参照電圧生成回路、１１Ｃ：電圧比較回路、１２：パルス幅延長回路、１２１：リセット付き遅延回路
２０：スケルチ検出回路、２１：ヒステリシスコンパレータ、２２：立上りエッジ検出回路、２３：積分回路、２４：シュミットトリガ回路
【特許請求の範囲】
【請求項１】
受信した差動信号が所定の電位振幅を超えているときその検出信号をパルスとして出力するピーク検出回路と、該ピーク検出回路から出力する前記検出信号のパルス幅を前記差動信号の少なくとも１周期分延長するパルス幅延長回路とを備えたスケルチ検出回路において、
前記ピーク検出回路は、前記差動信号の差分に対応する電圧信号を出力する入力差動増幅回路と、該入力差動増幅回路のレプリカ回路であって、第１および第２の参照電圧の中間電位を所定レベルシフトしたシフト参照電圧を出力するレプリカ参照電圧生成回路と、前記入力差動増幅回路から出力する前記電圧信号と前記レプリカ参照電圧生成回路から出力する前記シフト参照電圧とを比較して前記検出信号をパルスとして出力する電圧比較回路と、を備えることを特徴とするスケルチ検出回路。
【請求項２】
請求項１に記載のスケルチ検出回路において、
前記入力差動増幅回路は、前記差動信号のそれぞれに同一のＤＣバイアスを与えるＤＣバイアス設定回路と、該ＤＣバイアス設定回路から出力する差動信号を電圧／電流変換する差動回路と、該差動回路から出力する一方の電流信号を第１の出力電流に転換する第１のカレントミラーと、前記差動増幅回路から出力する他方の電流信号を第２の出力電流に転換する第２のカレントミラーと、前記第１の出力電流と前記第２の出力電流の差分を電圧変換し前記電圧信号を生成する電圧変換回路とからなり、
前記レプリカ参照電圧生成回路は、前記第１および第２の参照電圧を生成する参照電圧生成回路と、該参照電圧生成回路で生成された前記第１および第２の参照電圧をそれぞれ電圧／電流変換するレプリカ差動回路と、該レプリカ差動回路から出力する一方の電流信号を第３の出力電流に転換する第１のレプリカカレントミラーと、前記レプリカ差動回路から出力する他方の電流信号を第４の出力電流に転換する第２のレプリカカレントミラーと、前記第３の出力電流と前記第４の出力電流の差分を電圧変換するレプリカ電圧変換回路と、該レプリカ電圧変換回路で電圧変換された電圧信号をシフトして前記シフト参照電圧を生成する電圧シフト回路とからなる、
ことを特徴とするスケルチ検出回路。
【請求項３】
請求項２に記載のスケルチ検出回路において、
前記差動回路および前記レプリカ差動回路に動作電流を与える電流源としてバンドギャップ型電流源を用い、該バンドギャップ電流源の内部抵抗と同一の抵抗を前記電圧シフト回路に用いることを特徴とするスケルチ検出回路。
【請求項１】
受信した差動信号が所定の電位振幅を超えているときその検出信号をパルスとして出力するピーク検出回路と、該ピーク検出回路から出力する前記検出信号のパルス幅を前記差動信号の少なくとも１周期分延長するパルス幅延長回路とを備えたスケルチ検出回路において、
前記ピーク検出回路は、前記差動信号の差分に対応する電圧信号を出力する入力差動増幅回路と、該入力差動増幅回路のレプリカ回路であって、第１および第２の参照電圧の中間電位を所定レベルシフトしたシフト参照電圧を出力するレプリカ参照電圧生成回路と、前記入力差動増幅回路から出力する前記電圧信号と前記レプリカ参照電圧生成回路から出力する前記シフト参照電圧とを比較して前記検出信号をパルスとして出力する電圧比較回路と、を備えることを特徴とするスケルチ検出回路。
【請求項２】
請求項１に記載のスケルチ検出回路において、
前記入力差動増幅回路は、前記差動信号のそれぞれに同一のＤＣバイアスを与えるＤＣバイアス設定回路と、該ＤＣバイアス設定回路から出力する差動信号を電圧／電流変換する差動回路と、該差動回路から出力する一方の電流信号を第１の出力電流に転換する第１のカレントミラーと、前記差動増幅回路から出力する他方の電流信号を第２の出力電流に転換する第２のカレントミラーと、前記第１の出力電流と前記第２の出力電流の差分を電圧変換し前記電圧信号を生成する電圧変換回路とからなり、
前記レプリカ参照電圧生成回路は、前記第１および第２の参照電圧を生成する参照電圧生成回路と、該参照電圧生成回路で生成された前記第１および第２の参照電圧をそれぞれ電圧／電流変換するレプリカ差動回路と、該レプリカ差動回路から出力する一方の電流信号を第３の出力電流に転換する第１のレプリカカレントミラーと、前記レプリカ差動回路から出力する他方の電流信号を第４の出力電流に転換する第２のレプリカカレントミラーと、前記第３の出力電流と前記第４の出力電流の差分を電圧変換するレプリカ電圧変換回路と、該レプリカ電圧変換回路で電圧変換された電圧信号をシフトして前記シフト参照電圧を生成する電圧シフト回路とからなる、
ことを特徴とするスケルチ検出回路。
【請求項３】
請求項２に記載のスケルチ検出回路において、
前記差動回路および前記レプリカ差動回路に動作電流を与える電流源としてバンドギャップ型電流源を用い、該バンドギャップ電流源の内部抵抗と同一の抵抗を前記電圧シフト回路に用いることを特徴とするスケルチ検出回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１０−３４７３３（Ｐ２０１０−３４７３３Ａ）
【公開日】平成２２年２月１２日（２０１０．２．１２）
【国際特許分類】
【出願番号】特願２００８−１９３１４９（Ｐ２００８−１９３１４９）
【出願日】平成２０年７月２８日（２００８．７．２８）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
【公開日】平成２２年２月１２日（２０１０．２．１２）
【国際特許分類】
【出願日】平成２０年７月２８日（２００８．７．２８）
【出願人】（５０１２８５１３３）川崎マイクロエレクトロニクス株式会社 (449)
【Ｆターム（参考）】
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