【課題】フィードバックパスのバラツキの影響を最小限に抑え、クロックの位相の調整を高精度に行うことができるクロック分配回路を提供する。
【解決手段】クロック分配回路２１は、クロック信号を生成するクロック生成回路、前記クロック信号が分配されるクロック分配網２２、前記クロック分配網の分岐点Ｎ１を通じて分配されるクロック信号で動作する順序回路２６、を有する。クロック分配回路は更に、前記分岐点から分岐した前記クロック信号をフィードバック信号として入力し、該入力したフィードバック信号とリファレンスクロック信号とに基づいて、前記クロック信号を前記クロック分配網へ出力するクロック生成回路を有する。前記分岐点は、前記クロック分配網の順序回路の前段のクロックドライバ２５のうち、前記クロック生成回路の近傍にあるクロックドライバに設けられる。 （もっと読む）

【課題】省面積及び省電力のための半導体集積回路の設計方法を提供する。
【解決手段】主回路２１７と適応電圧用調整回路を含む半導体集積回路であって、適応電圧調整用回路は、クロック信号を受け取るように構成された整合回路２１１と、整合回路２１１の出力を受け取り、また、クロック信号を受け取るように構成された位相検出器２１３と、電源電圧を増加又は減少させるように構成された電圧レギュレータ２１５とを含み、主回路２１７は電圧レギュレータ２１５から電源電圧を受け取るように構成され、整合回路２１１は電源電圧を受け取って、電源電圧における増加又は減少に基づいて、信号伝搬における遅延を調整するように構成される。 （もっと読む）

【課題】電源ノイズが存在する環境下において、位相同期回路の出力信号の特性劣化を軽減する。
【解決手段】基準信号源は、基本周波数を有する基準信号を生成する。位相同期回路１０２は、制御電圧に応じた周波数の信号を生成する電圧制御発振器１０６と、前記周波数の信号をＮ分周して第１分周信号を生成する第１分周器１０７と、第１分周信号と基準信号との位相差を検出する位相検出器１０３と、チャージポンプ１０４と、ループフィルタ１０５と、を含む。第２分周器は、電圧制御発振器により生成された信号をＭ分周して第２分周信号を生成する。信号処理回路は、第２分周信号に同期して動作する。基本周波数のＫ倍と、第２分周信号の周波数との差分の絶対値が、電圧制御発振器の入力から位相同期回路の出力までの伝達関数によって表される帯域通過フィルタの低域遮断周波数以下または高域遮断周波数以上となるように、ＮおよびＭの値が決定されている。 （もっと読む）

【課題】広い動作電圧範囲で精度よく動作するホールド回路の提供。
【解決手段】入力信号端子と、出力電圧出力端子と、非反転入力端子に入力信号端子が接続された増幅器と、入力端子に増幅器出力端子が接続された反転増幅器と、一端に増幅器反転入力端子が接続され他端に基準電位が接続されたキャパシタと、入力端子にキャパシタの一端が接続されたバッファ回路と、ゲートに増幅器出力端子が接続されソースにバッファ回路出力端子が接続されバルクに電圧源が接続された第１トランジスタと、ゲートに反転増幅器出力端子が接続されソースおよびバルクに電圧源が接続されドレインに第１トランジスタドレイン端子が接続された第２トランジスタと、ゲートに反転増幅器出力端子が接続されソースおよびバルクに第１トランジスタドレイン端子と第２トランジスタドレインとが接続されドレインにキャパシタの一端が接続された第３トランジスタと、を有するホールド回路。 （もっと読む）

【課題】回路規模を増やすことなく、スキュー調整及び位相調整を実現する。
【解決手段】本実施形態の本実施形態の位相調整回路１２は、第１クロック信号と第２クロック信号との位相差に応じて動作する。位相調整回路１２は、調整用駆動素子１２０と、駆動素子１２１及び１２２とを備える。調整用駆動素子１２０は、入力信号を駆動させ、調整信号を生成する。駆動素子１２１及び１２２は、第１クロック信号と第２クロック信号との間に位相差が生じた場合、調整信号と並行した同相及び／又は逆相のクロストーク信号を生成する。 （もっと読む）

【課題】 第１入力端子２と第２入力端子４のいずれかをコンデンサ８に接続するスイッチ１４，１６と、ｐMOSトランジスタ１０とｎMOSトランジスタ１２の直列回路を備えているチョッパ型コンパレータは、電源電圧V_DDの変動時にコンパレータの閾値電圧が変動し、大小関係の誤判定につながる。
【解決手段】ｐMOSトランジスタ１０のゲートにコンデンサ８の電圧を伝達しない。代わりに、ｐMOSトランジスタ１０のソース・ゲート間電圧を一定に維持してソース・ドレイン間を流れる電流を一定電流以下に制限する。すると電源電圧V_DDが変動してもコンパレータの閾値電圧は一定に維持される。電源電圧V_DDの変動に起因する誤判定を防止できる。 （もっと読む）

【課題】簡単な構成で低消費電流化を図ることができ、しかも電源電圧の上昇に伴う消費電流の増加を抑制することのできるコンパレータ回路を提供する。
【解決手段】カレントミラー回路を構成するPMOSFET 11及びPMOSFET 12の各ソースは電源Vddに接続され、そのゲートは互いに接続される。ダイオード接続されているPMOSFET 11のドレインはNMOSFET 13のドレインに接続される。NMOSFET 13のゲートには信号V1が印加される。一方、PMOSFET 12のドレインはNMOSFET 14のドレインに接続される。またPMOSFET 12及びNMOSFET 14の各ドレインを結ぶ共通接続点から出力信号Voが導出される。NMOSFET 14のゲートには入力信号V2が印加される。そして、信号V1の値を定電圧素子によって決めることにより、電源電圧や入力信号V2が変わってもテール抵抗18の両端電圧が一定であるようにする。 （もっと読む）

【課題】Ｔｒ．補間型比較器列を構成要素とし、プリアンプ列が出力する複数の差電圧を補間しつつＡＤ変換するＡ／Ｄ変換器において、前記Ｔｒ．補間型比較器列を構成する複数個のＴｒ．補間型比較器のオフセットをキャンセルする。
【解決手段】複数の抵抗Ｒ１〜Ｒｍは複数の参照電圧を発生する。複数のサブ抵抗Ｒ１１〜Ｒｍ４は、前記各参照電圧を更に分解する複数のサブ参照電圧を発生させる。キャリブレーション期間では、キャリブレーション対象となるＴｒ．補間型比較器を選択すると共に、この選択されたＴｒ．補間型比較器の閾値電圧に等しいサブ参照電圧をスイッチＳＷ１１〜ＳＷｍ４により選択し、この選択したサブ参照電圧をスイッチＳＷＡＩＮ１、ＳＷＡＩＮ２によりアナログ入力信号ＡＩＮに代えてプリアンプ列１０２の各プリアンプＡ１〜Ａｍに入力し、この状態でキャリブレーションを行う。 （もっと読む）

【課題】レベルシフト回路において、電源電圧が変動した場合のオフセットを抑制する。
【解決手段】レベルシフト回路１は、差動増幅回路１０、電流発生回路１１、コンデンサ１２、保持回路１３を備える。差動増幅回路１０の非反転入力端子（＋）に光ピックアップ２からの入力信号Ｖｉｎが印加される。先ず、第１のスイッチ１４ａをオンすることにより、差動増幅回路１０、電流発生回路１１、コンデンサ１２によりフィードバックループを形成してレベルシフトを行い、コンデンサ１２に充電された電圧を保持回路１３で保持する。その後、第１のスイッチ１４ａをオフし、第１のスイッチ１４ｂをオンすることにより、保持回路１３によって保持された電圧を差動増幅回路１０の非反転入力端子（＋）に印加してレベルシフトを行う。 （もっと読む）

振幅ヒステリシスを組み込む比較器を提供するための技術である。典型的な実施形態では、電流オフセット段は、フォールドカスコード構造を有する比較器につながれる。電流オフセット段は、振幅ヒステリシスをインプリメントする比較器出力の交換を遅らせるために、入力段から生成された電流をオフセットする。典型的な実施形態では、レール間入力電圧は、２重のＮＭＯＳおよびＰＭＯＳ入力段の提供により適応されてもよい。別の典型的な実施形態では、振幅ヒステリシスは、調整可能なしきい電圧によって制御されてもよい。さらに別の典型的な実施形態では、一定のトランスコンダクタンスｇｍバイアス回路は、入力同相電圧および／または他の変化にわたるしきい電圧の安定性を維持するために提供されてもよい。 （もっと読む）

【課題】消費電力を低減する。
【解決手段】クロック信号をデジタル回路に分配する方法、装置は、クロック信号を生成するステップと、制御信号に応じて、クロック信号の位相を遅延され、進められ、あるいはそのままとして、出力クロック信号を生成するステップと、を備える。クロック信号と出力クロック信号の間の遅延量あるいは進み量である位相差を、デジタル回路の電源電圧の大きさの時間的変動に応じて変化させる。 （もっと読む）

【課題】安定した動作を容易に実現することができるデータ復元回路を提供する。
【解決手段】データ復元回路は、データ列を表す入力アナログ信号をクロック信号に同期してアナログデジタル変換することにより、前記データ列のデータ間隔より短い間隔でサンプルしたデジタルコードの列を生成するアナログデジタル変換器と、前記デジタルコードが値を取り得る範囲の略中心にある所定のコード値の位置と前記デジタルコードの列を補間して得られる線分とが交差するクロス点の位置を前記デジタルコードの列から算出する位相検出器と、前記クロス点の位置に基づいて前記データ列のデータ中心点の推定位置を求める位相推定器と、前記クロス点の位置と前記データ中心点の推定位置とに基づいて前記デジタルコードの列からデータ判定値の列を抽出するデータ判定部とを含む。 （もっと読む）

【課題】温度、プロセス、電源電圧の変動に強く、安定したスケルチ検出信号を出力することができるスケルチ検出回路を提供する。
【解決手段】受信した差動信号ＲＸ＋，ＲＸ−の電位振幅が所定値を超えているときその検出信号Ｖｐをパルスとして出力するピーク検出回路１１と、ピーク検出回路１１から出力する検出信号Ｖｐのパルス幅を差動信号ＲＸ＋，ＲＸ−の少なくとも１周期分延長するパルス幅延長回路１２とを備える。ピーク検出回路１１は、差動信号ＲＸ＋，ＲＸ−に同一のＤＣバイアスを与えた後にその差分に対応する電圧信号Ｖｄａｔａを出力する入力差動増幅回路１１Ａと、入力差動増幅回路１１Ａのほぼレプリカ回路として構成され、参照電圧Ｖｒｅｆ’をレベルシフトしたシフト参照電圧Ｖｒｅｆを出力するレプリカ参照電圧生成回路１１Ｂと、電圧信号Ｖｄａｔａとシフト参照電圧Ｖｒｅｆとを比較して検出信号Ｖｐを出力する電圧比較回路１１Ｃと、を備える。 （もっと読む）

【課題】電源電圧、環境温度などの外部変動要因により、離散時間型回路において必要となるクロック信号に変動が生じた場合などにおいて、離散時間型回路が必要とするノンオーバーラップ時間、およびクロック信号のデューティ比を最適に設定することができるクロック信号生成装置を提供すること。
【解決手段】本発明のクロック信号生成装置において、クロック信号遅延算出部は、クロック信号生成回路の可変遅延回路における外部変動要因による遅延特性をモニターする遅延検出回路を有して、Ｎ相のクロック信号の遅延量を算出し、クロック信号遅延制御部は、遅延変動データ部に記憶されている外部変動要因をパラメータとした遅延変動データと、算出されたＮ相のクロック信号の遅延量とに基づいて、可変遅延回路における遅延量を可変するよう構成されている。 （もっと読む）

【課題】本発明は、温度特性、電源電圧特性、個体バラツキを吸収し、最適なノンオーバーラップ時間を有する２相クロック信号を確実に生成できる信頼性の高いクロック信号生成装置を提供することを目的とする。
【解決手段】本発明のクロック信号生成装置は、ノンオーバーラップクロック信号を使用する負荷回路において使用される２相クロック信号の遅延時間を可変する可変遅延器と、２相クロック信号におけるＨレベル区間のノンオーバーラップ時間を検出し、ノンオーバーラップ時間に応じた検出信号を出力するノンオーバーラップ検出器と、ノンオーバーラップ検出器からの検出信号に基づいて可変遅延器を制御する制御信号を生成する制御信号生成部と、を備えている。 （もっと読む）

【課題】外部クロックの周波数の変動にかかわらず、常に安定した電圧レベルを維持できるようにする半導体素子の内部電圧生成回路を提供すること。
【解決手段】本発明は、内部電圧端の電圧レベルが所定の目標レベルより低くなる期間において、前記内部電圧端をプルアップ駆動する第１電圧駆動手段２０と、外部クロックの周波数に対応する周期の１周期毎に、所定時間の間、前記内部電圧端をプルアップ駆動する第２電圧駆動手段２２とを備える半導体素子の内部電圧生成回路を提供する。 （もっと読む）

【課題】遅延を有する論理回路から検出した信号を直接利用して、その論理回路の電源電圧の制御を行うような機構が求められている。
【解決手段】本発明は、本発明は、論理回路と、前記論理回路の遅延の変化に応じた周波数の検出信号を出力する遅延特性検出回路と、前記検出信号に応じて抵抗値が変化する抵抗素子と、前記抵抗素子の抵抗値の変化に応じて参照電圧を出力する参照電圧生成回路と、前記参照電圧を前記論理回路及び遅延特性検出回路に出力する電圧供給回路とを有する半導体集積回路装置である。 （もっと読む）

【課題】入力電圧の閾値の変動があっても、ヒステリシス電圧が変化せず、温度特性の影響を受けないヒステリシスコンパレータを提供する。
【解決手段】入力端子ＩＮとグランドとの間に接続された抵抗２，３は、入力電圧Ｖｉｎに対応する電圧を発生し、コンパレータ１の入力端子に与える。コンパレータ１が“Ｈ”を出力しているとき、抵抗８にはＰＭＯＳ６のドレイン電流が流れる。ＰＭＯＳ６のドレイン電流に相当するＰＭＯＳ４のドレイン電流が抵抗２及び抵抗３の接続点に与えられることにより、ヒステリシス電圧が設定される。温度が変化して抵抗２，３，８の抵抗値が変化しても、ＰＭＯＳ４のドレイン電流が抵抗２及び抵抗３の接続点に与えられることにより設定されるヒステリシス電圧の値は、変化しない。 （もっと読む）

【課題】しきい値のばらつきを低減させ、入力される２信号の間に所定のオフセット電圧が発生したことを検出する高速かつ高精度なオフセット付きの電圧比較回路、その電圧比較回路を有する半導体集積回路及び電子機器を得る。
【解決手段】定電流回路１２と差動入力回路１１の一方の入力トランジスタＭ１との間に接続された抵抗Ｒ１を備え、電流制御回路４によって、該抵抗Ｒ１の両端電圧差が基準電圧Ｖｒｅｆの所定値Ｖａで一定になるように、各入力トランジスタＭ１及びＭ２にバイアス電流を供給する定電流回路１２をなすＰＭＯＳトランジスタＭ３から出力される電流が制御されるようにした。 （もっと読む）

【課題】電子回路の出力電圧をクランプするクランプ回路において、クランプ回路の出力電圧が電子回路の負荷電流に応じて変化するのを抑制する。
【解決手段】電子回路の出力電圧をクランプするクランプ回路であって、前記出力電圧がベースに入力される第１のトランジスタと、前記出力電圧がベース及びコレクタに入力され、前記第１のトランジスタの出力電圧を制御する第２のトランジスタと、前記第１のトランジスタの出力電流を制御する第１のカレントミラー回路と、前記第１のカレントミラー回路と共に前記第１のトランジスタの出力電流を制御する第２のカレントミラー回路と、前記第２のトランジスタと共に前記第１のトランジスタの出力電圧を制御する第３のカレントミラー回路とを備えることを特徴とするクランプ回路。 （もっと読む）