半導体素子の内部電圧生成回路及び内部電圧生成方法
【課題】外部クロックの周波数の変動にかかわらず、常に安定した電圧レベルを維持できるようにする半導体素子の内部電圧生成回路を提供すること。
【解決手段】本発明は、内部電圧端の電圧レベルが所定の目標レベルより低くなる期間において、前記内部電圧端をプルアップ駆動する第１電圧駆動手段２０と、外部クロックの周波数に対応する周期の１周期毎に、所定時間の間、前記内部電圧端をプルアップ駆動する第２電圧駆動手段２２とを備える半導体素子の内部電圧生成回路を提供する。
【解決手段】本発明は、内部電圧端の電圧レベルが所定の目標レベルより低くなる期間において、前記内部電圧端をプルアップ駆動する第１電圧駆動手段２０と、外部クロックの周波数に対応する周期の１周期毎に、所定時間の間、前記内部電圧端をプルアップ駆動する第２電圧駆動手段２２とを備える半導体素子の内部電圧生成回路を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、半導体素子の内部電圧生成回路に関し、より詳細には、外部クロックの周波数の変動にかかわらず、常に安定した電圧レベルを維持する半導体素子の内部電圧生成回路に関する。
【背景技術】
【０００２】
ＤＲＡＭをはじめとする大部分の半導体素子は、外部から供給される電源電圧（ＶＤＤ）及び接地電圧（ＶＳＳ）を用いて、多様な電圧レベルを有する複数の内部電圧を生成する内部電圧生成器を、チップ内に備えることにより、チップの内部回路の動作に必要な複数の内部電圧を自体供給している。
【０００３】
このような複数の内部電圧を生成する過程には、一般的に、基準電圧レベルを有する基準電圧を生成する過程と、生成された基準電圧を用いてチャージポンプ（ｃｈａｒｇｅ ｐｕｍｐｉｎｇ）又はダウン変換（ｄｏｗｎ ｃｏｎｖｅｒｔｉｎｇ）などの方式により内部電圧を生成する過程とが含まれる。
【０００４】
ここで、チャージポンプ方式を用いて生成する代表的な内部電圧には、昇圧電圧（ＶＰＰ）と、バックバイアス電圧（ＶＢＢ）とがあり、ダウン変換方式を用いて生成する代表的な内部電圧には、コア電圧（ＶＣＯＲＥ）がある。
【０００５】
簡単に説明すると、昇圧電圧（ＶＰＰ）は、外部電源電圧（ＶＤＤ）より高い電圧レベルを有する電圧であって、セルへのアクセス時、セルトランジスタのゲートに接続されているワード線に供給され、セルトランジスタの閾値電圧（Ｖｔｈ）によるセルデータの損失を補償するために生成される。
【０００６】
また、バックバイアス電圧（ＶＢＢ）は、外部接地電圧（ＶＳＳ）より低い電圧レベルを有する電圧であって、ボディ効果によるセルトランジスタの閾値電圧（Ｖｔｈ）の変化を低減することにより、セルトランジスタの動作の安全性を高め、かつ、セルトランジスタで発生するチャネルリーク電流を低減するために生成される。
【０００７】
更に、コア電圧（ＶＣＯＲＥ）は、外部電源電圧（ＶＤＤ）より低い電圧レベルを有し、かつ、外部接地電圧（ＶＳＳ）より高い電圧レベルを有する電圧であって、セルに格納されたデータの電圧レベルの維持に必要な電力を減少させ、セルトランジスタの安定した動作のために生成される。
【０００８】
これらの内部電圧（ＶＰＰ，ＶＢＢ，ＶＣＯＲＥ）を生成する内部電圧生成器は、半導体素子の動作電圧領域及び動作温度範囲内で一定偏差値を有して動作するように設計される。
【０００９】
図１は、従来技術に係る半導体素子の内部電圧生成回路のブロック図である。
【００１０】
同図に示すように、従来技術に係る、内部電圧ＶＩＮＴを生成する内部電圧生成回路は、半導体素子のＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）の変動にかかわらず、常に所定の目標レベルを維持する基準電圧ＶＲＥＦ＿ＩＮＴを生成するバンドギャップ基準電圧生成部１４０と、基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルに基づいて内部電圧端のレベルを検出し、内部電圧検出信号ＶＩＮＴ＿ＤＥＴを生成する内部電圧検出部１００と、内部電圧検出信号ＶＩＮＴ＿ＤＥＴに応答して内部電圧端をプルアップ駆動する内部電圧駆動部１２０とを備える。
【００１１】
このとき、前述の過程によって生成された内部電圧ＶＩＮＴは、半導体素子の内部回路１６０に入力され、所定の内部動作を行うのに用いられる。
【００１２】
具体的には、内部電圧検出部１００は、ＰＶＴの変動にかかわらず、常に所定の目標レベルに対応する基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルよりも内部電圧端の電圧レベルが低くなった時点で、内部電圧検出信号ＶＩＮＴ＿ＤＥＴを活性化させ、基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルよりも内部電圧端の電圧レベルが高くなった時点で、内部電圧検出信号ＶＩＮＴ＿ＤＥＴを非活性化させる。
【００１３】
また、内部電圧駆動部１２０は、内部電圧検出信号ＶＩＮＴ＿ＤＥＴが活性化状態にあるとき、所定の駆動力で内部電圧端をプルアップ駆動する。
【００１４】
つまり、内部電圧検出部１００及び内部電圧駆動部１２０の動作目標は、内部回路１６０の動作により、内部電圧端の電圧レベルが低くなる現象が発生した場合、これを検出して、内部電圧端の電圧レベルを、常に所定の目標レベルに対応する基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルと等しくすることである。
【００１５】
このとき、内部電圧端の立場からして、内部回路１６０は、その値がどのように変動するかわからない電流負荷であって、半導体素子の動作モードに応じた内部動作の変化により、内部電圧ＶＩＮＴの電圧レベルを変動させ得る構成要素である。
【００１６】
例えば、データの入出力動作が発生する読み出し／書き込み動作では、内部回路１６０が内部電圧ＶＩＮＴを多く用いるため、内部電圧端の電圧レベルを相対的に大きく低下させるが、データの入出力動作が発生しないパワーダウン動作では、内部回路１６０が内部電圧ＶＩＮＴをほとんど用いないため、内部電圧端の電圧レベルを相対的に小さく低下させることができる。
【００１７】
したがって、内部電圧端の電圧レベルは、内部電圧検出部１００、内部電圧駆動部１２０、及び内部回路１６０の動作により、所定の目標レベルに対応する基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルに基づいて上昇及び下降を繰り返すことになる。
【００１８】
このように、基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルを中心とする内部電圧端の電圧レベルの変動幅が、所定のレベル幅以下となった場合は、半導体素子の動作に大きく影響しないこともあり得る。
【００１９】
しかし、基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルを中心とする内部電圧端の電圧レベルの変動幅が、所定のレベル幅以上となった場合は、半導体素子の正常動作が不可能になるという問題が生じ得る。
【００２０】
このような問題の発生を防止するため、内部電圧端の電圧レベルが基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルに基づいて上昇及び下降するレベル幅を、常に所定のレベル幅以下に抑えなければならない。
【００２１】
このため、従来技術では、内部電圧検出部１００の動作速度を相対的に速くする方法を採用していた。すなわち、同じ時間の間、内部電圧検出部１００において、内部電圧端の検出を相対的に頻繁に行う方法を採用していたのである。これにより、内部電圧端の電圧レベルが基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルに基づいて上昇及び下降するレベル幅を、常に所定のレベル幅以下に抑えることができた。
【００２２】
例えば、内部電圧検出部１００において、内部電圧端の電圧レベルの変動を相対的に頻繁に検出すると、内部電圧端の電圧レベルが急激に下降した場合でも、これを相対的に早く認識して内部電圧駆動部１２０を動作させることができ、内部電圧駆動部１２０が動作し始めた瞬間、内部電圧端の電圧レベルがそれ以上下降することを防止して直ちに上昇させるため、内部電圧端の電圧レベルが基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルに基づいて下降するレベル幅を減少させることができる。
【００２３】
同じように、内部電圧検出部１００において、内部電圧端の電圧レベルの変動を相対的に頻繁に検出すると、内部電圧駆動部１２０の動作により、内部電圧端の電圧レベルが急激に上昇した場合でも、これを相対的に早く認識して内部電圧駆動部１２０の動作を中止させることができ、内部電圧駆動部１２０の動作を中止した瞬間、内部電圧端の電圧レベルは、それ以上上昇せずに直ちに下降するため、内部電圧端の電圧レベルが基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルに基づいて上昇するレベル幅を減少させることができる。
【００２４】
しかし、内部電圧検出部１００が内部電圧端の電圧レベルの検出動作を１回行う度に一定量の電流が消費されるため、内部電圧検出部１００が内部電圧端の電圧レベルの検出動作を相対的に頻繁に行うことにより、消費電流量が相対的に増加してしまい、むやみに内部電圧検出部１００の動作速度を速くすると、それにより、半導体素子で消費される電流量が過度に大きくなるという問題が生じ得る。
【００２５】
また、現実的には、内部電圧端の電圧レベルが急激に変動する場合よりも、内部電圧端の電圧レベルが緩やかに変動する場合の方が多いにもかかわらず、内部電圧端の電圧レベルが急激に変動する場合に対してのみ、内部電圧検出部１００の動作速度を速くするということは、実質的に利得よりは損失の方が大きい設計となる。
【００２６】
これは、内部電圧検出部１００の動作速度を速くすることは、ある程度までしか許容されないということを意味し、内部電圧端の電圧レベルの急激な変動を防止するため、内部電圧検出部１００の動作速度の増加と、内部電圧検出部１００で消費される電流量の増加とは、トレードオフ（ｔｒａｄｅ−ｏｆｆ）の関係にあるため、２つの問題を一度に全て解決するためには、設計者が、様々なテスト動作を行うことにより、半導体素子の動作におけるエラー発生率が比較的少ない状態の内部電圧端の電圧レベルの変動幅を見出す過程と、それに対応して、内部電圧検出部１００の動作速度を適度に維持する過程とを行い、電流消費量を大きく増加させなくても、半導体素子の正常動作が可能となるように設計しなければならなかった。
【００２７】
一方、半導体素子に供給される電源電圧ＶＤＤの電圧レベルは、ますます低くなるのに対し、半導体素子の動作速度は、ますます速くなる傾向にある。
【００２８】
このとき、半導体素子の動作速度が速いということは、半導体素子に印加される外部クロックの周波数が高いことと同じであるといっても過言ではない。すなわち、外部クロックの周波数が高ければ高いほど、半導体素子の動作はより速くなる。
【００２９】
更に、高周波数化により半導体素子の動作がより速くなるということは、それだけ、半導体素子の内部回路１６０において、内部電圧ＶＩＮＴをより多く使用できることを意味する。すなわち、内部電圧端の電圧レベルがより急激に変動し得ることを意味する。
【００３０】
このように、高周波数化により内部電圧端の電圧レベルがより急激に変動すると、内部電圧検出部１００及び内部電圧駆動部１２０が従来と同じ速度で動作しても、内部電圧端の電圧レベルが基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルに基づいて上昇及び下降するレベル幅の増加を防止することはできない。
【００３１】
すなわち、従来、設計者が見出していた半導体素子の動作におけるエラー発生率が比較的少なく、かつ、電流消費量が大きく増加していない状態の内部電圧検出部１００の動作速度では、高周波数化によって増加する内部電圧端の電圧レベルの変動幅の増加を防止することができず、これにより、半導体素子の正常動作が不可能になり、エラー発生率が高くなるという問題が生じる。
【００３２】
かといって、むやみに内部電圧検出部１００の動作速度を増加させると、前述のように、半導体素子で消費される電流量が必要以上に多くなるという問題が生じ得る。
【００３３】
したがって、従来技術では、半導体素子の動作速度が変化する度に、すなわち、半導体素子に印加される外部クロックの周波数が変化する度に、設計者は、前述した２つの問題を解決するため、テスト動作を再度行うことにより、半導体素子の動作におけるエラー発生率が比較的少ない状態の内部電圧端の電圧レベルの変動幅を見出す過程と、それに対応して、内部電圧検出部１００の動作速度を適度に維持する過程とを行い、電流消費量を大きく増加させなくても、半導体素子の正常動作が可能となるように設計しなければならなかった。
【発明の概要】
【発明が解決しようとする課題】
【００３４】
そこで、本発明は、上記のような問題に鑑みてなされたものであって、その目的は、外部クロックの周波数に対応して内部電圧端を駆動するドライバを備えることにより、内部電圧が、外部クロックの周波数の変動にかかわらず、常に安定した電圧レベルを維持できるようにする半導体素子の内部電圧生成回路を提供することにある。
【課題を解決するための手段】
【００３５】
上記の課題を達成するための本発明の一実施形態によれば、内部電圧端の電圧レベルが所定の目標レベルより低くなる期間において、前記内部電圧端をプルアップ駆動する第１電圧駆動手段と、外部クロックの周波数に対応する周期の１周期毎に、所定時間の間、前記内部電圧端をプルアップ駆動する第２電圧駆動手段と、を備える半導体素子の内部電圧生成回路を提供する。
【００３６】
上記の課題を達成するための本発明の他の実施形態によれば、所定の目標レベルに基づいて内部電圧端の電圧レベルを検出し、検出結果に応じて変動する活性化期間を有する第１駆動制御パルスを生成する第１駆動制御パルス生成手段と、該第１駆動制御パルスに応答して前記内部電圧端をプルアップ駆動する第１駆動手段と、外部クロックの周波数に対応する周期の１周期毎に所定の活性化期間を有する第２駆動制御パルスを生成する第２駆動制御パルス生成手段と、該第２駆動制御パルスに応答して前記内部電圧端をプルアップ駆動する第２駆動手段と、を備える半導体素子の内部電圧生成回路を提供する。
【００３７】
上記の課題を達成するための本発明の更に他の実施形態によれば、内部電圧端の電圧レベルに応じて前記内部電圧端を選択的にプルアップ駆動するステップと、外部クロックの周波数に応じて前記内部電圧端をプルアップ駆動するステップと、を含む半導体素子の内部電圧生成方法を提供する。
【図面の簡単な説明】
【００３８】
【図１】従来技術に係る半導体素子の内部電圧生成回路のブロック図である。
【図２】本発明の実施形態に係る半導体素子の内部電圧生成回路のブロック図である。
【図３】図２に示す本発明の実施形態に係る周波数検出部の詳細ブロック図である。
【図４Ａ】図３に示す本発明の実施形態に係るバッファ部の詳細回路図である。
【図４Ｂ】図３に示す本発明の実施形態に係る周波数分周部の詳細回路図である。
【図４Ｃ】本発明の実施形態に係るパルス生成部の詳細回路図である。
【図５】図３に示す本発明の実施形態に係る、周波数検出部における入出力信号のタイミング図である。
【発明を実施するための形態】
【００３９】
以下、添付図面を参照して本発明の好ましい実施形態を説明する。しかし、本発明は、以下に開示する実施形態に限定されるものではなく、互いに異なる様々な形態で構成することができ、本実施形態は、単に本発明の開示が完全になるようにし、通常の知識を有する者に本発明の範囲を完全に示すために提供されるものである。
【００４０】
図２は、本発明の実施形態に係る半導体素子の内部電圧生成回路のブロック図である。
参考として、同図に示す本発明の実施形態に係る半導体素子の内部電圧生成回路は、ダウン変換方式を用いて半導体素子の内部電圧を生成する過程が示されている。しかし、チャージポンプ方式で半導体素子の内部電圧ＶＩＮＴを生成する過程も、ダウン変換方式を用いる過程と大差はない。すなわち、チャージポンプ方式も、内部電圧端の電圧レベルを検出する過程と、検出結果に応じて内部電圧端を駆動する過程とが、ダウン変換方式と同じである。
【００４１】
ただし、内部電圧端の電圧レベルを検出する方式に対応する詳細回路構成及び内部電圧端を駆動する方式に対応する詳細回路構成が互いに異なるという相違点はあるものの、一般的に、チャージポンプ方式を具現するための回路構成よりも、ダウン変換方式を具現するための回路構成の方がはるかに簡単なため、本発明の実施形態では、ダウン変換方式で内部電圧ＶＩＮＴを生成する回路を一例として説明する。
【００４２】
したがって、本発明の実施形態に係る内部電圧生成回路には、図示のダウン変換方式で内部電圧ＶＩＮＴを生成する回路だけでなく、チャージポンプ方式で内部電圧ＶＩＮＴを生成する回路も備えられる。
【００４３】
図２に示すように、本発明の実施形態に係る半導体素子の内部電圧生成回路は、バンドギャップ基準電圧生成部２４０と、第１電圧駆動部２０と、第２電圧駆動部２２と、を備えている。バンドギャップ基準電圧生成部２４０は、半導体素子のＰＶＴの変動にかかわらず、常に所定の目標レベルを維持する基準電圧ＶＲＥＦ＿ＩＮＴを生成する。第１電圧駆動部２０は、内部電圧端の電圧レベルが所定の目標レベルに対応する基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルより低くなる期間において、内部電圧端をプルアップ駆動する。第２電圧駆動部２２は、外部クロックＣＬＫの周波数に対応する周期の１周期毎に、所定時間の間、内部電圧端をプルアップ駆動する。
【００４４】
ここで、第１電圧駆動部２０は、電圧レベル検出部２００と、第１内部電圧駆動部２２０と、を備えている。電圧レベル検出部２００は、所定の目標レベルに対応する基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルに基づいて内部電圧端のレベルを検出し、検出結果に応じて変動する活性化期間を有する第１駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ１を生成する。第１内部電圧駆動部２２０は、第１駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮ１に応答して内部電圧端をプルアップ駆動する。
【００４５】
また、第２電圧駆動部２２は、周波数検出部２８０と、第２内部電圧駆動部２９０と、を備えている。周波数検出部２８０は、外部クロックＣＬＫの周波数を検出し、検出結果に応じて変動させた周期の１周期毎に所定の活性化期間を有する第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２を生成する。第２内部電圧駆動部２９０は、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２に応答して内部電圧端をプルアップ駆動する。
このとき、前述の過程によって生成された内部電圧ＶＩＮＴは、半導体素子の内部回路２６０に入力され、所定の内部動作を行うのに用いられる。
【００４６】
具体的には、第１電圧駆動部２０の構成要素のうち、電圧レベル検出部２００は、内部電圧端の電圧レベルが基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルより低くなる期間において、第１駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ１を活性化させ、内部電圧端の電圧レベルが基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルより高くなる期間において、第１駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ１を非活性化させる。
【００４７】
したがって、第１駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ１の活性化のタイミング（開始時点等）又は活性化期間の長さは、所定値を有するのではなく、内部回路２６０が所定の内部動作を行うことにより、内部電圧端の電圧レベルが基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルより低くなった瞬間に活性化され、第１内部電圧駆動部２２０が内部電圧端をプルアップ駆動できるようにし、第１内部電圧駆動部２２０のプルアップ駆動動作により、内部電圧端の電圧レベルが基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルより高くなった瞬間に非活性化され、第１内部電圧駆動部２２０のプルアップ駆動動作を停止させる。
【００４８】
一方、第２電圧駆動部２２の構成要素のうち、周波数検出部２８０は、外部クロックＣＬＫが所定回数だけトグルすることに応答して、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２を活性化させ、活性化の状態から所定時間経過すると非活性化させる。
【００４９】
すなわち、外部クロックＣＬＫの１周期（ｔＣＫ）が所定回数だけ繰り返される度に第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２を活性化させ、活性化していた第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２は、所定時間経過すると、自動的に非活性化される。
【００５０】
このとき、外部クロックＣＬＫの周波数が相対的に高い状態であるために外部クロックＣＬＫの１周期（ｔＣＫ）が相対的に短い状態であれば、外部クロックＣＬＫの所定回数だけトグルするのに必要な時間は、相対的に短くなる。このとき、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２の活性化後、再活性化までにかかる時間は、相対的に短くなる。
【００５１】
逆に、外部クロックＣＬＫの周波数が相対的に低い状態であるために外部クロックＣＬＫの１周期（ｔＣＫ）が相対的に長い状態であれば、外部クロックＣＬＫの所定回数だけトグルするのに必要な時間は、相対的に長くなる。このとき、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２の活性化後、再活性化までにかかる時間は、相対的に長くなる。
【００５２】
例えば、外部クロックＣＬＫが１６回トグルする度に第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２が活性化されるとすれば、外部クロックＣＬＫの周波数が１ＧＨｚ（ギガヘルツ）のとき、外部クロックＣＬＫの１周期（ｔＣＫ）は、１ｎｓ（ナノ秒）になり、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２は、１６ｎｓ毎に活性化される。
【００５３】
同じように、外部クロックＣＬＫが１６回トグルする度に第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２が活性化されるとしても、外部クロックＣＬＫの周波数が２５０ＭＨｚ（メガヘルツ）のとき、外部クロックＣＬＫの１周期（ｔＣＫ）は、４ｎｓになり、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２は、６４ｎｓ毎に活性化される。
【００５４】
したがって、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２の活性化のタイミングは、外部クロックＣＬＫの周波数に応じて予測することができ、活性化期間の長さも、予め決定された値である。このため、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２は、内部回路２６０の動作や内部電圧端の電圧レベルにかかわらず、外部クロックＣＬＫの周波数に対応して変化させた周期の１周期毎に活性化され、第２内部電圧駆動部２９０が内部電圧端をプルアップ駆動できるようにし、所定時間経過すると非活性化され、第２内部電圧駆動部２９０のプルアップ駆動動作を停止させる。
【００５５】
図３は、図２に示す本発明の実施形態に係る周波数検出部の詳細ブロック図である。
【００５６】
同図に示すように、本発明の実施形態に係る周波数検出部２８０は、バッファ部２８２と、周波数分周部２８４と、パルス生成部２８６と、を備えている。バッファ部２８２は、外部クロックＣＬＫをバッファリングして出力し、動作制御信号ＥＮＡＢＬＥに応答して、その動作をオン／オフ制御する。周波数分周部２８４は、バッファ部２８２から出力されたバッファリングクロックＢＵＦ＿ＣＬＫを所定倍数に分周して出力する。パルス生成部２８６は、周波数分周部２８４から出力されるクロックＤＩＶ＿ＣＬＫの所定エッジ毎に所定の活性化期間を有する第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２を生成する。また、周波数検出部２８０は、動作制御信号ＥＮＡＢＬＥに応答して、周波数分周部２８４及びパルス生成部２８６をリセットさせるリセット制御部２８８を更に備える。
【００５７】
図４Ａは、図３に示す本発明の実施形態に係るバッファ部の詳細回路図である。
【００５８】
同図に示すように、本発明の実施形態に係るバッファ部２８２は、外部クロックＣＬＫと動作制御信号ＥＮＡＢＬＥとを受信し、ＮＡＮＤ演算して出力するＮＡＮＤゲートＮＡＮＤと、ＮＡＮＤゲートＮＡＮＤの出力信号を受信し、位相を反転してバッファリングクロックＢＵＦ＿ＣＬＫとして出力するインバータＩＮＶとを備える。
【００５９】
すなわち、バッファ部２８２は、動作制御信号ＥＮＡＢＬＥが論理ハイレベルに活性化されたときにのみ、外部クロックＣＬＫをバッファリングしてバッファリングクロックＢＵＦ＿ＣＬＫとして出力し、動作制御信号ＥＮＡＢＬＥが論理ローレベルに非活性化された状態では、外部クロックＣＬＫをバッファリングしない。
【００６０】
このとき、動作制御信号ＥＮＡＢＬＥは、半導体素子のパワーダウンモードに入ったか否かに応じてその論理レベルが変動するクロックイネーブル信号ＣＫＥであり得、半導体素子のデータの入出力動作に応じてその論理レベルが変動するカラムイネーブル信号（ｃｏｌｕｍｎ ｅｎａｂｌｅ ｓｉｇｎａｌ）であり得る。
【００６１】
例えば、動作制御信号ＥＮＡＢＬＥがクロックイネーブル信号ＣＫＥと同じ信号であれば、半導体素子がパワーダウンモードに入ったときは、外部クロックＣＬＫをバッファリングせず、半導体素子がパワーダウンモードから抜けたときは、外部クロックＣＬＫをバッファリングする。
【００６２】
同じように、動作制御信号ＥＮＡＢＬＥがカラムイネーブル信号と同じ信号であれば、半導体素子に読み出しコマンドＲＤ又は書き込みコマンドＷＲが印加され、データの入出力動作が行われている間は外部クロックＣＬＫをバッファリングし、データの入出力動作が行われていない状態では外部クロックＣＬＫをバッファリングしない。
【００６３】
図４Ｂは、図３に示す本発明の実施形態に係る周波数分周部の詳細回路図である。
【００６４】
参考として、本発明の実施形態に係る周波数分周部２８４には、図４Ｂに示すような回路が複数個備えられ、直列接続されている。
【００６５】
例えば、図４Ｂには、バッファリングクロックＢＵＦ＿ＣＬＫに応答してバッファリングクロックＢＵＦ＿ＣＬＫの２倍の長さを１周期（ｔＣＫ）とする２倍分周クロックＤＩＶ＿ＣＬＫ（２）を出力することのみが示されているが、本発明の実施形態に係る周波数分周部２８４には、図４Ｂに示すのと同じ構成を有し、２倍分周クロックＤＩＶ＿ＣＬＫ（２）の２倍の長さを１周期とすることにより、バッファリングクロックＢＵＦ＿ＣＬＫの４倍の長さを１周期とする４倍分周クロックＤＩＶ＿ＣＬＫ（４）を出力する回路を備えることもできる。また、４倍分周クロックＤＩＶ＿ＣＬＫ（４）の２倍の長さを１周期とすることにより、バッファリングクロックＢＵＦ＿ＣＬＫの８倍の長さを１周期とする８倍分周クロックＤＩＶ＿ＣＬＫ（８）を出力する回路を備えることもできる。つまり、２Ｎ−１倍分周クロックＤＩＶ＿ＣＬＫ（２Ｎ−１）の２倍の長さを１周期とすることにより、バッファリングクロックＢＵＦ＿ＣＬＫの２Ｎ倍の長さを１周期とする２Ｎ倍分周クロックＤＩＶ＿ＣＬＫ（２Ｎ）を出力する回路を備えることもできる。
【００６６】
図４Ｂに示すように、本発明の実施形態に係る周波数分周部２８４の詳細回路は、既に公知の一般的な回路であることがわかる。すなわち、本発明の実施形態に係る周波数分周部２８４は、受信した周波数を所定倍数だけ分周し得る回路であれば、いかなる回路も適用可能である。
【００６７】
以下では、図４Ｂに示す本発明の実施形態に係る周波数分周部２８４の動作を簡単に説明する。
【００６８】
バッファリングクロックＢＵＦ＿ＣＬＫが論理ハイレベルに活性化された状態で決定された２倍分周クロックＤＩＶ＿ＣＬＫ（２）の論理レベルを、バッファリングクロックＢＵＦ＿ＣＬＫが論理ローレベルに非活性化された状態でもそのまま維持するようにし、２倍分周クロックＤＩＶ＿ＣＬＫ（２）が振動（ｏｓｃｉｌｌａｔｉｎｇ）するように制御することにより、バッファリングクロックＢＵＦ＿ＣＬＫの２周期（２ｔＣＫ）が２倍分周クロックＤＩＶ＿ＣＬＫ（２）の１周期（ｔＣＫ）となるようにする。
【００６９】
また、リセット制御部２８８から出力されるリセット信号ＲＥＳＥＴＢが論理ローレベルに活性化されると、全ての動作は初期化されてしまう。
【００７０】
図４Ｃは、本発明の実施形態に係るパルス生成部の詳細回路図である。
【００７１】
同図に示すように、本発明の実施形態に係るパルス生成部２８６は、クロックエッジ検出部２８６２と、パルス出力部２８６４と、を備えている。クロックエッジ検出部２８６２は、周波数検出部２８０の構成要素における周波数分周部２８４から出力されるＮ倍分周クロックＤＩＶ＿ＣＬＫ（Ｎ）のエッジを検出する。パルス出力部２８６４は、クロックエッジ検出部２８６２から出力されるクロックエッジ検出パルスＥＧ＿ＳＥＮＳ＿ＰＵＬに応答して、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２を所定時間活性化して出力する。
【００７２】
ここで、クロックエッジ検出部２８６２は、第１遅延素子ＤＥＬＡＹ１と、第１ＮＡＮＤゲートＮＡＮＤ１と、を備えている。第１遅延素子ＤＥＬＡＹ１は、Ｎ倍分周クロックＤＩＶ＿ＣＬＫ（Ｎ）を受信して所定の第１時間だけ遅延し、その位相を反転して出力する。第１ＮＡＮＤゲートＮＡＮＤ１は、Ｎ倍分周クロックＤＩＶ＿ＣＬＫ（Ｎ）と第１遅延素子ＤＥＬＡＹ１の出力クロックとを受信してＮＡＮＤ演算し、クロックエッジ検出パルスＥＧ＿ＳＥＮＳ＿ＰＵＬとして出力する。
【００７３】
このとき、図示のクロックエッジ検出部２８６２を動作させると、Ｎ倍分周クロックＤＩＶ＿ＣＬＫ（Ｎ）の立ち上がりエッジに応答してトグルするクロックエッジ検出パルスＥＧ＿ＳＥＮＳ＿ＰＵＬが出力される。
【００７４】
なお、本発明の実施形態に係るクロックエッジ検出部２８６２は、Ｎ倍分周クロックＤＩＶ＿ＣＬＫ（Ｎ）の立ち下がりエッジに応答してトグルするクロックエッジ検出パルスＥＧ＿ＳＥＮＳ＿ＰＵＬを出力する構成としてもよく、あるいは、Ｎ倍分周クロックＤＩＶ＿ＣＬＫ（Ｎ）の立ち上がりエッジ及び立ち下がりエッジにそれぞれ応答してトグルするクロックエッジ検出パルスＥＧ＿ＳＥＮＳ＿ＰＵＬを出力する構成としてもよい。つまり、検出される所定エッジは、例えば、立ち上がりエッジ、立ち下がりエッジ、又は、立ち上がりエッジ及び立ち下がりエッジの両方とすることができる。
【００７５】
パルス出力部２８６４は、第２ＮＡＮＤゲートＮＡＮＤ２及び第３ＮＡＮＤゲートＮＡＮＤ３と、第２遅延素子ＤＥＬＡＹ２と、第４ＮＡＮＤゲートＮＡＮＤ４と、を備えている。第２ＮＡＮＤゲートＮＡＮＤ２及び第３ＮＡＮＤゲートＮＡＮＤ３は、フィードバックパルスＦＥＥＤＢＡＣＫ＿ＰＵＬに応答して、クロックエッジ検出パルスＥＧ＿ＳＥＮＳ＿ＰＵＬに対応するパルスＬＡＴ＿ＥＧ＿ＳＥＮＳ＿ＰＵＬをラッチする。第２遅延素子ＤＥＬＡＹ２は、クロックエッジ検出パルスＥＧ＿ＳＥＮＳ＿ＰＵＬに対応するパルスＬＡＴ＿ＥＧ＿ＳＥＮＳ＿ＰＵＬを受信して所定の第２時間だけ遅延し、その位相を反転して出力する。第４ＮＡＮＤゲートＮＡＮＤ４は、クロックエッジ検出パルスＥＧ＿ＳＥＮＳ＿ＰＵＬに対応するパルスＬＡＴ＿ＥＧ＿ＳＥＮＳ＿ＰＵＬと、第２遅延素子ＤＥＬＡＹ２の出力クロックとを受信してＮＡＮＤ演算し、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２として出力する。
【００７６】
具体的には、パルス出力部２８６４に入力されるクロックエッジ検出パルスＥＧ＿ＳＥＮＳ＿ＰＵＬが論理ハイレベルから論理ローレベルに遷移した瞬間、クロックエッジ検出パルスＥＧ＿ＳＥＮＳ＿ＰＵＬに対応するパルスＬＡＴ＿ＥＧ＿ＳＥＮＳ＿ＰＵＬは、論理ローレベルから論理ハイレベルに活性化される。しかし、第２遅延素子ＤＥＬＡＹ２により、第２時間の間、フィードバックパルスＦＥＥＤＢＡＣＫ＿ＰＵＬが論理ハイレベルをそのまま維持する。このため、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２は、論理ハイレベルから論理ローレベルに活性化され、第２遅延素子ＤＥＬＡＹ２に対応する第２時間の間に活性化状態を維持する。
【００７７】
このとき、パルス出力部２８６４に入力されるクロックエッジ検出パルスＥＧ＿ＳＥＮＳ＿ＰＵＬが論理ローレベルから論理ハイレベルに遷移しても、第２時間が経過する前であるためにフィードバックパルスＦＥＥＤＢＡＣＫ＿ＰＵＬが論理ハイレベルをそのまま維持する状態であれば、第２ＮＡＮＤゲートＮＡＮＤ２及び第３ＮＡＮＤゲートＮＡＮＤ３はラッチ動作を行っている。このため、クロックエッジ検出パルスＥＧ＿ＳＥＮＳ＿ＰＵＬに対応するパルスＬＡＴ＿ＥＧ＿ＳＥＮＳ＿ＰＵＬは、論理ハイレベルに活性化された状態を維持し続ける。
【００７８】
この状態で、クロックエッジ検出パルスＥＧ＿ＳＥＮＳ＿ＰＵＬに対応するパルスＬＡＴ＿ＥＧ＿ＳＥＮＳ＿ＰＵＬは、論理ローレベルから論理ハイレベルに活性化された後、第２時間が経過して、フィードバックパルスＦＥＥＤＢＡＣＫ＿ＰＵＬが論理ハイレベルから論理ローレベルに遷移すると、それにより、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２は、論理ローレベルから論理ハイレベルに非活性化される。
【００７９】
このとき、パルス出力部２８６４に入力されるクロックエッジ検出パルスＥＧ＿ＳＥＮＳ＿ＰＵＬが論理ローレベルから論理ハイレベルに遷移した状態であれば、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２は、論理ローレベルから論理ハイレベルに非活性化されるのとほぼ同時に（僅差で遅く）、第２ＮＡＮＤゲートＮＡＮＤ２及び第３ＮＡＮＤゲートＮＡＮＤ３のラッチ動作が終了し、クロックエッジ検出パルスＥＧ＿ＳＥＮＳ＿ＰＵＬに対応するパルスＬＡＴ＿ＥＧ＿ＳＥＮＳ＿ＰＵＬが論理ローレベルに非活性化される。
【００８０】
また、リセット制御部２８８から出力されるリセット信号ＲＥＳＥＴＢが論理ローレベルに活性化されて入力されると、第２ＮＡＮＤゲートＮＡＮＤ２及び第３ＮＡＮＤゲートＮＡＮＤ３のラッチ動作が無条件に終了し、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２は、論理ハイレベルの初期状態に遷移する。
【００８１】
図５は、図３に示す本発明の実施形態に係る、周波数検出部における入出力信号のタイミング図である。
【００８２】
同図に示すように、本発明の実施形態に係る周波数検出部２８０に入力される信号は、外部クロックＣＬＫをバッファリングして生成される。このため、バッファリングクロックＢＵＦ＿ＣＬＫのクロックエッジは、外部クロックＣＬＫに同期している。周波数検出部２８０は、第２内部電圧駆動部２９０のプルアップ駆動動作をオン／オフ制御する第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２を出力する。
【００８３】
具体的には、外部クロックＣＬＫに同期した状態のバッファリングクロックＢＵＦ＿ＣＬＫが第１周波数を有すると、２倍分周クロックＤＩＶ＿ＣＬＫ（２）は、第１周波数を１／２に分周した第２周波数を有し、４倍分周クロックＤＩＶ＿ＣＬＫ（４）は、第１周波数を１／４に、第２周波数を１／２に分周した第３周波数を有し、８倍分周クロックＤＩＶ＿ＣＬＫ（８）は、第１周波数を１／８に、第２周波数を１／４に、第３周波数を１／２に分周した第４周波数を有することがわかる。
【００８４】
更に、周波数分周部２８４から出力されるＮ倍分周クロックＤＩＶ＿ＣＬＫ（Ｎ）は、第１周波数を１／２Ｎ−１に分周した第Ｎ周波数を有することがわかる。
【００８５】
このように、周波数分周部２８４から出力されるＮ倍分周クロックＤＩＶ＿ＣＬＫ（Ｎ）が生成されると、他の構成要素であるパルス生成部２８６は、Ｎ倍分周クロックＤＩＶ＿ＣＬＫ（Ｎ）のクロックエッジに応答して、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２を論理ローレベルに活性化させることができる。
【００８６】
また、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２の場合、論理ローレベルに活性化された時点から所定時間経過すると、自動的に論理ハイレベルに非活性化されることがわかる。
【００８７】
更に、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２が論理ローレベルに活性化される期間は、第２電圧駆動部２２が内部電圧端をプルアップ駆動する期間であり、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２が論理ハイレベルに非活性化される期間は、第２電圧駆動部２２が内部電圧端をプルアップ駆動しない期間であることがわかる。
【００８８】
また、図示していないが、第１電圧駆動部２０は、第２電圧駆動部２２の動作とは別途に、内部電圧端の電圧レベルに応じて内部電圧端を随時プルアップ駆動する。
【００８９】
以上のように、本発明の実施形態を適用すれば、半導体素子は、内部電圧端の電圧レベルの変動に対応して内部電圧端を駆動する第１電圧駆動部２０をそのまま備えた状態で、内部電圧端の電圧レベルの変動にかかわらず、外部クロックＣＬＫの周波数に対応して変動する周期で内部電圧端を駆動する第２電圧駆動部２２を更に備えることができる。これにより、外部クロックＣＬＫの周波数が変動しても、特に、外部クロックＣＬＫの周波数が高くなっても、内部電圧端の電圧レベルが基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルに基づいて上昇及び下降するレベル幅の増加を防止することができる。
【００９０】
すなわち、外部クロックＣＬＫの周波数が高くなっても、それに対応して、第２電圧駆動部２２が自動的に内部電圧端を適宜駆動するため、内部電圧端の電圧レベルの不安定なスイングを防止することができる。
【００９１】
これにより、外部クロックＣＬＫの周波数が変動しても、内部電圧端の電圧レベルの変動幅が増加しないため、第１電圧駆動部２０の設計を変更する必要がないことから、外部クロックＣＬＫの周波数の変動に対して半導体素子の構成及び動作を大きく変更する必要がない。すなわち、半導体素子の開発において、周波数の変動に柔軟に対応し得るため、開発時間の短縮によるコスト節減効果を期待することができる。
【００９２】
また、外部クロックＣＬＫの周波数が変動しても、内部電圧端の電圧レベルの変動幅が増加しないため、内部電圧端の電圧レベルが所定の変動範囲の逸脱を検出する動作を頻繁に行う必要がない。したがって、検出動作による消費電流量を最小化することができる。
【００９３】
更に、第２電圧駆動部２２の動作を制御する動作制御信号ＥＮＡＢＬＥを適宜調整することにより、第２電圧駆動部２２の動作期間を、内部回路２６０で内部電圧ＶＩＮＴが相対的に多く使用される動作期間に限定することができる。
【００９４】
例えば、データの入出力動作が活発に発生するカラムイネーブル信号の活性化期間にのみ、第２電圧駆動部２２が動作するようにし、残りの期間では、第２電圧駆動部２２が動作しないようにすることにより、不要な動作による消費電流量を最小化することができる。
【００９５】
本発明によれば、内部電圧端の電圧レベルの変動に対応して内部電圧端を駆動する第１ドライバと、外部クロックの周波数に対応して内部電圧端を駆動する第２ドライバとを同時に備えることにより、外部クロックの周波数が変動した場合、第１ドライバの構成及び動作を変更しなくても、内部電圧端の電圧レベルが安定した目標レベルを維持できるようにする効果がある。
【００９６】
これにより、半導体素子の開発において、周波数の変動に柔軟に対応し得るため、開発時間の短縮によるコスト節減効果を期待することができる。
【００９７】
また、外部クロックの周波数が変動しても、内部電圧端の電圧レベルの変動幅は増加しないため、内部電圧端の電圧レベルの検出動作の回数を減らすことにより、内部電圧端の電圧レベルを安定化するために消費される電流量を最小化することができるという効果がある。
【００９８】
以上で説明した本発明は、上記実施形態及び添付図面により限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形及び変更が可能であることが、本発明の属する技術分野における通常の知識を有する者にとって自明である。
【００９９】
例えば、上記実施形態で示した論理ゲート及びトランジスタは、入力信号の極性により、その位置及び種類が異なるように具現しなければならない。
【符号の説明】
【０１００】
２０ 第１電圧駆動部
２２ 第２電圧駆動部
２００ 電圧レベル検出部
２２０ 第１内部電圧駆動部
２４０ バンドギャップ基準電圧生成部
２６０ 内部回路
２８０ 周波数検出部
２９０ 第２内部電圧駆動部
２８２ バッファ部
２８４ 周波数分周部
２８６ パルス生成部（検出パルス生成部、第２駆動制御パルス出力部）
２８８ リセット制御部
２８６２ クロックエッジ検出部
２８６４ パルス出力部（検出パルス出力部、第２駆動制御パルス期間決定部）
【技術分野】
【０００１】
本発明は、半導体設計技術に関し、特に、半導体素子の内部電圧生成回路に関し、より詳細には、外部クロックの周波数の変動にかかわらず、常に安定した電圧レベルを維持する半導体素子の内部電圧生成回路に関する。
【背景技術】
【０００２】
ＤＲＡＭをはじめとする大部分の半導体素子は、外部から供給される電源電圧（ＶＤＤ）及び接地電圧（ＶＳＳ）を用いて、多様な電圧レベルを有する複数の内部電圧を生成する内部電圧生成器を、チップ内に備えることにより、チップの内部回路の動作に必要な複数の内部電圧を自体供給している。
【０００３】
このような複数の内部電圧を生成する過程には、一般的に、基準電圧レベルを有する基準電圧を生成する過程と、生成された基準電圧を用いてチャージポンプ（ｃｈａｒｇｅ ｐｕｍｐｉｎｇ）又はダウン変換（ｄｏｗｎ ｃｏｎｖｅｒｔｉｎｇ）などの方式により内部電圧を生成する過程とが含まれる。
【０００４】
ここで、チャージポンプ方式を用いて生成する代表的な内部電圧には、昇圧電圧（ＶＰＰ）と、バックバイアス電圧（ＶＢＢ）とがあり、ダウン変換方式を用いて生成する代表的な内部電圧には、コア電圧（ＶＣＯＲＥ）がある。
【０００５】
簡単に説明すると、昇圧電圧（ＶＰＰ）は、外部電源電圧（ＶＤＤ）より高い電圧レベルを有する電圧であって、セルへのアクセス時、セルトランジスタのゲートに接続されているワード線に供給され、セルトランジスタの閾値電圧（Ｖｔｈ）によるセルデータの損失を補償するために生成される。
【０００６】
また、バックバイアス電圧（ＶＢＢ）は、外部接地電圧（ＶＳＳ）より低い電圧レベルを有する電圧であって、ボディ効果によるセルトランジスタの閾値電圧（Ｖｔｈ）の変化を低減することにより、セルトランジスタの動作の安全性を高め、かつ、セルトランジスタで発生するチャネルリーク電流を低減するために生成される。
【０００７】
更に、コア電圧（ＶＣＯＲＥ）は、外部電源電圧（ＶＤＤ）より低い電圧レベルを有し、かつ、外部接地電圧（ＶＳＳ）より高い電圧レベルを有する電圧であって、セルに格納されたデータの電圧レベルの維持に必要な電力を減少させ、セルトランジスタの安定した動作のために生成される。
【０００８】
これらの内部電圧（ＶＰＰ，ＶＢＢ，ＶＣＯＲＥ）を生成する内部電圧生成器は、半導体素子の動作電圧領域及び動作温度範囲内で一定偏差値を有して動作するように設計される。
【０００９】
図１は、従来技術に係る半導体素子の内部電圧生成回路のブロック図である。
【００１０】
同図に示すように、従来技術に係る、内部電圧ＶＩＮＴを生成する内部電圧生成回路は、半導体素子のＰＶＴ（Ｐｒｏｃｅｓｓ、Ｖｏｌｔａｇｅ、Ｔｅｍｐｅｒａｔｕｒｅ）の変動にかかわらず、常に所定の目標レベルを維持する基準電圧ＶＲＥＦ＿ＩＮＴを生成するバンドギャップ基準電圧生成部１４０と、基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルに基づいて内部電圧端のレベルを検出し、内部電圧検出信号ＶＩＮＴ＿ＤＥＴを生成する内部電圧検出部１００と、内部電圧検出信号ＶＩＮＴ＿ＤＥＴに応答して内部電圧端をプルアップ駆動する内部電圧駆動部１２０とを備える。
【００１１】
このとき、前述の過程によって生成された内部電圧ＶＩＮＴは、半導体素子の内部回路１６０に入力され、所定の内部動作を行うのに用いられる。
【００１２】
具体的には、内部電圧検出部１００は、ＰＶＴの変動にかかわらず、常に所定の目標レベルに対応する基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルよりも内部電圧端の電圧レベルが低くなった時点で、内部電圧検出信号ＶＩＮＴ＿ＤＥＴを活性化させ、基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルよりも内部電圧端の電圧レベルが高くなった時点で、内部電圧検出信号ＶＩＮＴ＿ＤＥＴを非活性化させる。
【００１３】
また、内部電圧駆動部１２０は、内部電圧検出信号ＶＩＮＴ＿ＤＥＴが活性化状態にあるとき、所定の駆動力で内部電圧端をプルアップ駆動する。
【００１４】
つまり、内部電圧検出部１００及び内部電圧駆動部１２０の動作目標は、内部回路１６０の動作により、内部電圧端の電圧レベルが低くなる現象が発生した場合、これを検出して、内部電圧端の電圧レベルを、常に所定の目標レベルに対応する基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルと等しくすることである。
【００１５】
このとき、内部電圧端の立場からして、内部回路１６０は、その値がどのように変動するかわからない電流負荷であって、半導体素子の動作モードに応じた内部動作の変化により、内部電圧ＶＩＮＴの電圧レベルを変動させ得る構成要素である。
【００１６】
例えば、データの入出力動作が発生する読み出し／書き込み動作では、内部回路１６０が内部電圧ＶＩＮＴを多く用いるため、内部電圧端の電圧レベルを相対的に大きく低下させるが、データの入出力動作が発生しないパワーダウン動作では、内部回路１６０が内部電圧ＶＩＮＴをほとんど用いないため、内部電圧端の電圧レベルを相対的に小さく低下させることができる。
【００１７】
したがって、内部電圧端の電圧レベルは、内部電圧検出部１００、内部電圧駆動部１２０、及び内部回路１６０の動作により、所定の目標レベルに対応する基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルに基づいて上昇及び下降を繰り返すことになる。
【００１８】
このように、基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルを中心とする内部電圧端の電圧レベルの変動幅が、所定のレベル幅以下となった場合は、半導体素子の動作に大きく影響しないこともあり得る。
【００１９】
しかし、基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルを中心とする内部電圧端の電圧レベルの変動幅が、所定のレベル幅以上となった場合は、半導体素子の正常動作が不可能になるという問題が生じ得る。
【００２０】
このような問題の発生を防止するため、内部電圧端の電圧レベルが基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルに基づいて上昇及び下降するレベル幅を、常に所定のレベル幅以下に抑えなければならない。
【００２１】
このため、従来技術では、内部電圧検出部１００の動作速度を相対的に速くする方法を採用していた。すなわち、同じ時間の間、内部電圧検出部１００において、内部電圧端の検出を相対的に頻繁に行う方法を採用していたのである。これにより、内部電圧端の電圧レベルが基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルに基づいて上昇及び下降するレベル幅を、常に所定のレベル幅以下に抑えることができた。
【００２２】
例えば、内部電圧検出部１００において、内部電圧端の電圧レベルの変動を相対的に頻繁に検出すると、内部電圧端の電圧レベルが急激に下降した場合でも、これを相対的に早く認識して内部電圧駆動部１２０を動作させることができ、内部電圧駆動部１２０が動作し始めた瞬間、内部電圧端の電圧レベルがそれ以上下降することを防止して直ちに上昇させるため、内部電圧端の電圧レベルが基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルに基づいて下降するレベル幅を減少させることができる。
【００２３】
同じように、内部電圧検出部１００において、内部電圧端の電圧レベルの変動を相対的に頻繁に検出すると、内部電圧駆動部１２０の動作により、内部電圧端の電圧レベルが急激に上昇した場合でも、これを相対的に早く認識して内部電圧駆動部１２０の動作を中止させることができ、内部電圧駆動部１２０の動作を中止した瞬間、内部電圧端の電圧レベルは、それ以上上昇せずに直ちに下降するため、内部電圧端の電圧レベルが基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルに基づいて上昇するレベル幅を減少させることができる。
【００２４】
しかし、内部電圧検出部１００が内部電圧端の電圧レベルの検出動作を１回行う度に一定量の電流が消費されるため、内部電圧検出部１００が内部電圧端の電圧レベルの検出動作を相対的に頻繁に行うことにより、消費電流量が相対的に増加してしまい、むやみに内部電圧検出部１００の動作速度を速くすると、それにより、半導体素子で消費される電流量が過度に大きくなるという問題が生じ得る。
【００２５】
また、現実的には、内部電圧端の電圧レベルが急激に変動する場合よりも、内部電圧端の電圧レベルが緩やかに変動する場合の方が多いにもかかわらず、内部電圧端の電圧レベルが急激に変動する場合に対してのみ、内部電圧検出部１００の動作速度を速くするということは、実質的に利得よりは損失の方が大きい設計となる。
【００２６】
これは、内部電圧検出部１００の動作速度を速くすることは、ある程度までしか許容されないということを意味し、内部電圧端の電圧レベルの急激な変動を防止するため、内部電圧検出部１００の動作速度の増加と、内部電圧検出部１００で消費される電流量の増加とは、トレードオフ（ｔｒａｄｅ−ｏｆｆ）の関係にあるため、２つの問題を一度に全て解決するためには、設計者が、様々なテスト動作を行うことにより、半導体素子の動作におけるエラー発生率が比較的少ない状態の内部電圧端の電圧レベルの変動幅を見出す過程と、それに対応して、内部電圧検出部１００の動作速度を適度に維持する過程とを行い、電流消費量を大きく増加させなくても、半導体素子の正常動作が可能となるように設計しなければならなかった。
【００２７】
一方、半導体素子に供給される電源電圧ＶＤＤの電圧レベルは、ますます低くなるのに対し、半導体素子の動作速度は、ますます速くなる傾向にある。
【００２８】
このとき、半導体素子の動作速度が速いということは、半導体素子に印加される外部クロックの周波数が高いことと同じであるといっても過言ではない。すなわち、外部クロックの周波数が高ければ高いほど、半導体素子の動作はより速くなる。
【００２９】
更に、高周波数化により半導体素子の動作がより速くなるということは、それだけ、半導体素子の内部回路１６０において、内部電圧ＶＩＮＴをより多く使用できることを意味する。すなわち、内部電圧端の電圧レベルがより急激に変動し得ることを意味する。
【００３０】
このように、高周波数化により内部電圧端の電圧レベルがより急激に変動すると、内部電圧検出部１００及び内部電圧駆動部１２０が従来と同じ速度で動作しても、内部電圧端の電圧レベルが基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルに基づいて上昇及び下降するレベル幅の増加を防止することはできない。
【００３１】
すなわち、従来、設計者が見出していた半導体素子の動作におけるエラー発生率が比較的少なく、かつ、電流消費量が大きく増加していない状態の内部電圧検出部１００の動作速度では、高周波数化によって増加する内部電圧端の電圧レベルの変動幅の増加を防止することができず、これにより、半導体素子の正常動作が不可能になり、エラー発生率が高くなるという問題が生じる。
【００３２】
かといって、むやみに内部電圧検出部１００の動作速度を増加させると、前述のように、半導体素子で消費される電流量が必要以上に多くなるという問題が生じ得る。
【００３３】
したがって、従来技術では、半導体素子の動作速度が変化する度に、すなわち、半導体素子に印加される外部クロックの周波数が変化する度に、設計者は、前述した２つの問題を解決するため、テスト動作を再度行うことにより、半導体素子の動作におけるエラー発生率が比較的少ない状態の内部電圧端の電圧レベルの変動幅を見出す過程と、それに対応して、内部電圧検出部１００の動作速度を適度に維持する過程とを行い、電流消費量を大きく増加させなくても、半導体素子の正常動作が可能となるように設計しなければならなかった。
【発明の概要】
【発明が解決しようとする課題】
【００３４】
そこで、本発明は、上記のような問題に鑑みてなされたものであって、その目的は、外部クロックの周波数に対応して内部電圧端を駆動するドライバを備えることにより、内部電圧が、外部クロックの周波数の変動にかかわらず、常に安定した電圧レベルを維持できるようにする半導体素子の内部電圧生成回路を提供することにある。
【課題を解決するための手段】
【００３５】
上記の課題を達成するための本発明の一実施形態によれば、内部電圧端の電圧レベルが所定の目標レベルより低くなる期間において、前記内部電圧端をプルアップ駆動する第１電圧駆動手段と、外部クロックの周波数に対応する周期の１周期毎に、所定時間の間、前記内部電圧端をプルアップ駆動する第２電圧駆動手段と、を備える半導体素子の内部電圧生成回路を提供する。
【００３６】
上記の課題を達成するための本発明の他の実施形態によれば、所定の目標レベルに基づいて内部電圧端の電圧レベルを検出し、検出結果に応じて変動する活性化期間を有する第１駆動制御パルスを生成する第１駆動制御パルス生成手段と、該第１駆動制御パルスに応答して前記内部電圧端をプルアップ駆動する第１駆動手段と、外部クロックの周波数に対応する周期の１周期毎に所定の活性化期間を有する第２駆動制御パルスを生成する第２駆動制御パルス生成手段と、該第２駆動制御パルスに応答して前記内部電圧端をプルアップ駆動する第２駆動手段と、を備える半導体素子の内部電圧生成回路を提供する。
【００３７】
上記の課題を達成するための本発明の更に他の実施形態によれば、内部電圧端の電圧レベルに応じて前記内部電圧端を選択的にプルアップ駆動するステップと、外部クロックの周波数に応じて前記内部電圧端をプルアップ駆動するステップと、を含む半導体素子の内部電圧生成方法を提供する。
【図面の簡単な説明】
【００３８】
【図１】従来技術に係る半導体素子の内部電圧生成回路のブロック図である。
【図２】本発明の実施形態に係る半導体素子の内部電圧生成回路のブロック図である。
【図３】図２に示す本発明の実施形態に係る周波数検出部の詳細ブロック図である。
【図４Ａ】図３に示す本発明の実施形態に係るバッファ部の詳細回路図である。
【図４Ｂ】図３に示す本発明の実施形態に係る周波数分周部の詳細回路図である。
【図４Ｃ】本発明の実施形態に係るパルス生成部の詳細回路図である。
【図５】図３に示す本発明の実施形態に係る、周波数検出部における入出力信号のタイミング図である。
【発明を実施するための形態】
【００３９】
以下、添付図面を参照して本発明の好ましい実施形態を説明する。しかし、本発明は、以下に開示する実施形態に限定されるものではなく、互いに異なる様々な形態で構成することができ、本実施形態は、単に本発明の開示が完全になるようにし、通常の知識を有する者に本発明の範囲を完全に示すために提供されるものである。
【００４０】
図２は、本発明の実施形態に係る半導体素子の内部電圧生成回路のブロック図である。
参考として、同図に示す本発明の実施形態に係る半導体素子の内部電圧生成回路は、ダウン変換方式を用いて半導体素子の内部電圧を生成する過程が示されている。しかし、チャージポンプ方式で半導体素子の内部電圧ＶＩＮＴを生成する過程も、ダウン変換方式を用いる過程と大差はない。すなわち、チャージポンプ方式も、内部電圧端の電圧レベルを検出する過程と、検出結果に応じて内部電圧端を駆動する過程とが、ダウン変換方式と同じである。
【００４１】
ただし、内部電圧端の電圧レベルを検出する方式に対応する詳細回路構成及び内部電圧端を駆動する方式に対応する詳細回路構成が互いに異なるという相違点はあるものの、一般的に、チャージポンプ方式を具現するための回路構成よりも、ダウン変換方式を具現するための回路構成の方がはるかに簡単なため、本発明の実施形態では、ダウン変換方式で内部電圧ＶＩＮＴを生成する回路を一例として説明する。
【００４２】
したがって、本発明の実施形態に係る内部電圧生成回路には、図示のダウン変換方式で内部電圧ＶＩＮＴを生成する回路だけでなく、チャージポンプ方式で内部電圧ＶＩＮＴを生成する回路も備えられる。
【００４３】
図２に示すように、本発明の実施形態に係る半導体素子の内部電圧生成回路は、バンドギャップ基準電圧生成部２４０と、第１電圧駆動部２０と、第２電圧駆動部２２と、を備えている。バンドギャップ基準電圧生成部２４０は、半導体素子のＰＶＴの変動にかかわらず、常に所定の目標レベルを維持する基準電圧ＶＲＥＦ＿ＩＮＴを生成する。第１電圧駆動部２０は、内部電圧端の電圧レベルが所定の目標レベルに対応する基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルより低くなる期間において、内部電圧端をプルアップ駆動する。第２電圧駆動部２２は、外部クロックＣＬＫの周波数に対応する周期の１周期毎に、所定時間の間、内部電圧端をプルアップ駆動する。
【００４４】
ここで、第１電圧駆動部２０は、電圧レベル検出部２００と、第１内部電圧駆動部２２０と、を備えている。電圧レベル検出部２００は、所定の目標レベルに対応する基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルに基づいて内部電圧端のレベルを検出し、検出結果に応じて変動する活性化期間を有する第１駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ１を生成する。第１内部電圧駆動部２２０は、第１駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮ１に応答して内部電圧端をプルアップ駆動する。
【００４５】
また、第２電圧駆動部２２は、周波数検出部２８０と、第２内部電圧駆動部２９０と、を備えている。周波数検出部２８０は、外部クロックＣＬＫの周波数を検出し、検出結果に応じて変動させた周期の１周期毎に所定の活性化期間を有する第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２を生成する。第２内部電圧駆動部２９０は、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２に応答して内部電圧端をプルアップ駆動する。
このとき、前述の過程によって生成された内部電圧ＶＩＮＴは、半導体素子の内部回路２６０に入力され、所定の内部動作を行うのに用いられる。
【００４６】
具体的には、第１電圧駆動部２０の構成要素のうち、電圧レベル検出部２００は、内部電圧端の電圧レベルが基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルより低くなる期間において、第１駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ１を活性化させ、内部電圧端の電圧レベルが基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルより高くなる期間において、第１駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ１を非活性化させる。
【００４７】
したがって、第１駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ１の活性化のタイミング（開始時点等）又は活性化期間の長さは、所定値を有するのではなく、内部回路２６０が所定の内部動作を行うことにより、内部電圧端の電圧レベルが基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルより低くなった瞬間に活性化され、第１内部電圧駆動部２２０が内部電圧端をプルアップ駆動できるようにし、第１内部電圧駆動部２２０のプルアップ駆動動作により、内部電圧端の電圧レベルが基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルより高くなった瞬間に非活性化され、第１内部電圧駆動部２２０のプルアップ駆動動作を停止させる。
【００４８】
一方、第２電圧駆動部２２の構成要素のうち、周波数検出部２８０は、外部クロックＣＬＫが所定回数だけトグルすることに応答して、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２を活性化させ、活性化の状態から所定時間経過すると非活性化させる。
【００４９】
すなわち、外部クロックＣＬＫの１周期（ｔＣＫ）が所定回数だけ繰り返される度に第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２を活性化させ、活性化していた第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２は、所定時間経過すると、自動的に非活性化される。
【００５０】
このとき、外部クロックＣＬＫの周波数が相対的に高い状態であるために外部クロックＣＬＫの１周期（ｔＣＫ）が相対的に短い状態であれば、外部クロックＣＬＫの所定回数だけトグルするのに必要な時間は、相対的に短くなる。このとき、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２の活性化後、再活性化までにかかる時間は、相対的に短くなる。
【００５１】
逆に、外部クロックＣＬＫの周波数が相対的に低い状態であるために外部クロックＣＬＫの１周期（ｔＣＫ）が相対的に長い状態であれば、外部クロックＣＬＫの所定回数だけトグルするのに必要な時間は、相対的に長くなる。このとき、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２の活性化後、再活性化までにかかる時間は、相対的に長くなる。
【００５２】
例えば、外部クロックＣＬＫが１６回トグルする度に第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２が活性化されるとすれば、外部クロックＣＬＫの周波数が１ＧＨｚ（ギガヘルツ）のとき、外部クロックＣＬＫの１周期（ｔＣＫ）は、１ｎｓ（ナノ秒）になり、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２は、１６ｎｓ毎に活性化される。
【００５３】
同じように、外部クロックＣＬＫが１６回トグルする度に第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２が活性化されるとしても、外部クロックＣＬＫの周波数が２５０ＭＨｚ（メガヘルツ）のとき、外部クロックＣＬＫの１周期（ｔＣＫ）は、４ｎｓになり、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２は、６４ｎｓ毎に活性化される。
【００５４】
したがって、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２の活性化のタイミングは、外部クロックＣＬＫの周波数に応じて予測することができ、活性化期間の長さも、予め決定された値である。このため、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２は、内部回路２６０の動作や内部電圧端の電圧レベルにかかわらず、外部クロックＣＬＫの周波数に対応して変化させた周期の１周期毎に活性化され、第２内部電圧駆動部２９０が内部電圧端をプルアップ駆動できるようにし、所定時間経過すると非活性化され、第２内部電圧駆動部２９０のプルアップ駆動動作を停止させる。
【００５５】
図３は、図２に示す本発明の実施形態に係る周波数検出部の詳細ブロック図である。
【００５６】
同図に示すように、本発明の実施形態に係る周波数検出部２８０は、バッファ部２８２と、周波数分周部２８４と、パルス生成部２８６と、を備えている。バッファ部２８２は、外部クロックＣＬＫをバッファリングして出力し、動作制御信号ＥＮＡＢＬＥに応答して、その動作をオン／オフ制御する。周波数分周部２８４は、バッファ部２８２から出力されたバッファリングクロックＢＵＦ＿ＣＬＫを所定倍数に分周して出力する。パルス生成部２８６は、周波数分周部２８４から出力されるクロックＤＩＶ＿ＣＬＫの所定エッジ毎に所定の活性化期間を有する第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２を生成する。また、周波数検出部２８０は、動作制御信号ＥＮＡＢＬＥに応答して、周波数分周部２８４及びパルス生成部２８６をリセットさせるリセット制御部２８８を更に備える。
【００５７】
図４Ａは、図３に示す本発明の実施形態に係るバッファ部の詳細回路図である。
【００５８】
同図に示すように、本発明の実施形態に係るバッファ部２８２は、外部クロックＣＬＫと動作制御信号ＥＮＡＢＬＥとを受信し、ＮＡＮＤ演算して出力するＮＡＮＤゲートＮＡＮＤと、ＮＡＮＤゲートＮＡＮＤの出力信号を受信し、位相を反転してバッファリングクロックＢＵＦ＿ＣＬＫとして出力するインバータＩＮＶとを備える。
【００５９】
すなわち、バッファ部２８２は、動作制御信号ＥＮＡＢＬＥが論理ハイレベルに活性化されたときにのみ、外部クロックＣＬＫをバッファリングしてバッファリングクロックＢＵＦ＿ＣＬＫとして出力し、動作制御信号ＥＮＡＢＬＥが論理ローレベルに非活性化された状態では、外部クロックＣＬＫをバッファリングしない。
【００６０】
このとき、動作制御信号ＥＮＡＢＬＥは、半導体素子のパワーダウンモードに入ったか否かに応じてその論理レベルが変動するクロックイネーブル信号ＣＫＥであり得、半導体素子のデータの入出力動作に応じてその論理レベルが変動するカラムイネーブル信号（ｃｏｌｕｍｎ ｅｎａｂｌｅ ｓｉｇｎａｌ）であり得る。
【００６１】
例えば、動作制御信号ＥＮＡＢＬＥがクロックイネーブル信号ＣＫＥと同じ信号であれば、半導体素子がパワーダウンモードに入ったときは、外部クロックＣＬＫをバッファリングせず、半導体素子がパワーダウンモードから抜けたときは、外部クロックＣＬＫをバッファリングする。
【００６２】
同じように、動作制御信号ＥＮＡＢＬＥがカラムイネーブル信号と同じ信号であれば、半導体素子に読み出しコマンドＲＤ又は書き込みコマンドＷＲが印加され、データの入出力動作が行われている間は外部クロックＣＬＫをバッファリングし、データの入出力動作が行われていない状態では外部クロックＣＬＫをバッファリングしない。
【００６３】
図４Ｂは、図３に示す本発明の実施形態に係る周波数分周部の詳細回路図である。
【００６４】
参考として、本発明の実施形態に係る周波数分周部２８４には、図４Ｂに示すような回路が複数個備えられ、直列接続されている。
【００６５】
例えば、図４Ｂには、バッファリングクロックＢＵＦ＿ＣＬＫに応答してバッファリングクロックＢＵＦ＿ＣＬＫの２倍の長さを１周期（ｔＣＫ）とする２倍分周クロックＤＩＶ＿ＣＬＫ（２）を出力することのみが示されているが、本発明の実施形態に係る周波数分周部２８４には、図４Ｂに示すのと同じ構成を有し、２倍分周クロックＤＩＶ＿ＣＬＫ（２）の２倍の長さを１周期とすることにより、バッファリングクロックＢＵＦ＿ＣＬＫの４倍の長さを１周期とする４倍分周クロックＤＩＶ＿ＣＬＫ（４）を出力する回路を備えることもできる。また、４倍分周クロックＤＩＶ＿ＣＬＫ（４）の２倍の長さを１周期とすることにより、バッファリングクロックＢＵＦ＿ＣＬＫの８倍の長さを１周期とする８倍分周クロックＤＩＶ＿ＣＬＫ（８）を出力する回路を備えることもできる。つまり、２Ｎ−１倍分周クロックＤＩＶ＿ＣＬＫ（２Ｎ−１）の２倍の長さを１周期とすることにより、バッファリングクロックＢＵＦ＿ＣＬＫの２Ｎ倍の長さを１周期とする２Ｎ倍分周クロックＤＩＶ＿ＣＬＫ（２Ｎ）を出力する回路を備えることもできる。
【００６６】
図４Ｂに示すように、本発明の実施形態に係る周波数分周部２８４の詳細回路は、既に公知の一般的な回路であることがわかる。すなわち、本発明の実施形態に係る周波数分周部２８４は、受信した周波数を所定倍数だけ分周し得る回路であれば、いかなる回路も適用可能である。
【００６７】
以下では、図４Ｂに示す本発明の実施形態に係る周波数分周部２８４の動作を簡単に説明する。
【００６８】
バッファリングクロックＢＵＦ＿ＣＬＫが論理ハイレベルに活性化された状態で決定された２倍分周クロックＤＩＶ＿ＣＬＫ（２）の論理レベルを、バッファリングクロックＢＵＦ＿ＣＬＫが論理ローレベルに非活性化された状態でもそのまま維持するようにし、２倍分周クロックＤＩＶ＿ＣＬＫ（２）が振動（ｏｓｃｉｌｌａｔｉｎｇ）するように制御することにより、バッファリングクロックＢＵＦ＿ＣＬＫの２周期（２ｔＣＫ）が２倍分周クロックＤＩＶ＿ＣＬＫ（２）の１周期（ｔＣＫ）となるようにする。
【００６９】
また、リセット制御部２８８から出力されるリセット信号ＲＥＳＥＴＢが論理ローレベルに活性化されると、全ての動作は初期化されてしまう。
【００７０】
図４Ｃは、本発明の実施形態に係るパルス生成部の詳細回路図である。
【００７１】
同図に示すように、本発明の実施形態に係るパルス生成部２８６は、クロックエッジ検出部２８６２と、パルス出力部２８６４と、を備えている。クロックエッジ検出部２８６２は、周波数検出部２８０の構成要素における周波数分周部２８４から出力されるＮ倍分周クロックＤＩＶ＿ＣＬＫ（Ｎ）のエッジを検出する。パルス出力部２８６４は、クロックエッジ検出部２８６２から出力されるクロックエッジ検出パルスＥＧ＿ＳＥＮＳ＿ＰＵＬに応答して、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２を所定時間活性化して出力する。
【００７２】
ここで、クロックエッジ検出部２８６２は、第１遅延素子ＤＥＬＡＹ１と、第１ＮＡＮＤゲートＮＡＮＤ１と、を備えている。第１遅延素子ＤＥＬＡＹ１は、Ｎ倍分周クロックＤＩＶ＿ＣＬＫ（Ｎ）を受信して所定の第１時間だけ遅延し、その位相を反転して出力する。第１ＮＡＮＤゲートＮＡＮＤ１は、Ｎ倍分周クロックＤＩＶ＿ＣＬＫ（Ｎ）と第１遅延素子ＤＥＬＡＹ１の出力クロックとを受信してＮＡＮＤ演算し、クロックエッジ検出パルスＥＧ＿ＳＥＮＳ＿ＰＵＬとして出力する。
【００７３】
このとき、図示のクロックエッジ検出部２８６２を動作させると、Ｎ倍分周クロックＤＩＶ＿ＣＬＫ（Ｎ）の立ち上がりエッジに応答してトグルするクロックエッジ検出パルスＥＧ＿ＳＥＮＳ＿ＰＵＬが出力される。
【００７４】
なお、本発明の実施形態に係るクロックエッジ検出部２８６２は、Ｎ倍分周クロックＤＩＶ＿ＣＬＫ（Ｎ）の立ち下がりエッジに応答してトグルするクロックエッジ検出パルスＥＧ＿ＳＥＮＳ＿ＰＵＬを出力する構成としてもよく、あるいは、Ｎ倍分周クロックＤＩＶ＿ＣＬＫ（Ｎ）の立ち上がりエッジ及び立ち下がりエッジにそれぞれ応答してトグルするクロックエッジ検出パルスＥＧ＿ＳＥＮＳ＿ＰＵＬを出力する構成としてもよい。つまり、検出される所定エッジは、例えば、立ち上がりエッジ、立ち下がりエッジ、又は、立ち上がりエッジ及び立ち下がりエッジの両方とすることができる。
【００７５】
パルス出力部２８６４は、第２ＮＡＮＤゲートＮＡＮＤ２及び第３ＮＡＮＤゲートＮＡＮＤ３と、第２遅延素子ＤＥＬＡＹ２と、第４ＮＡＮＤゲートＮＡＮＤ４と、を備えている。第２ＮＡＮＤゲートＮＡＮＤ２及び第３ＮＡＮＤゲートＮＡＮＤ３は、フィードバックパルスＦＥＥＤＢＡＣＫ＿ＰＵＬに応答して、クロックエッジ検出パルスＥＧ＿ＳＥＮＳ＿ＰＵＬに対応するパルスＬＡＴ＿ＥＧ＿ＳＥＮＳ＿ＰＵＬをラッチする。第２遅延素子ＤＥＬＡＹ２は、クロックエッジ検出パルスＥＧ＿ＳＥＮＳ＿ＰＵＬに対応するパルスＬＡＴ＿ＥＧ＿ＳＥＮＳ＿ＰＵＬを受信して所定の第２時間だけ遅延し、その位相を反転して出力する。第４ＮＡＮＤゲートＮＡＮＤ４は、クロックエッジ検出パルスＥＧ＿ＳＥＮＳ＿ＰＵＬに対応するパルスＬＡＴ＿ＥＧ＿ＳＥＮＳ＿ＰＵＬと、第２遅延素子ＤＥＬＡＹ２の出力クロックとを受信してＮＡＮＤ演算し、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２として出力する。
【００７６】
具体的には、パルス出力部２８６４に入力されるクロックエッジ検出パルスＥＧ＿ＳＥＮＳ＿ＰＵＬが論理ハイレベルから論理ローレベルに遷移した瞬間、クロックエッジ検出パルスＥＧ＿ＳＥＮＳ＿ＰＵＬに対応するパルスＬＡＴ＿ＥＧ＿ＳＥＮＳ＿ＰＵＬは、論理ローレベルから論理ハイレベルに活性化される。しかし、第２遅延素子ＤＥＬＡＹ２により、第２時間の間、フィードバックパルスＦＥＥＤＢＡＣＫ＿ＰＵＬが論理ハイレベルをそのまま維持する。このため、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２は、論理ハイレベルから論理ローレベルに活性化され、第２遅延素子ＤＥＬＡＹ２に対応する第２時間の間に活性化状態を維持する。
【００７７】
このとき、パルス出力部２８６４に入力されるクロックエッジ検出パルスＥＧ＿ＳＥＮＳ＿ＰＵＬが論理ローレベルから論理ハイレベルに遷移しても、第２時間が経過する前であるためにフィードバックパルスＦＥＥＤＢＡＣＫ＿ＰＵＬが論理ハイレベルをそのまま維持する状態であれば、第２ＮＡＮＤゲートＮＡＮＤ２及び第３ＮＡＮＤゲートＮＡＮＤ３はラッチ動作を行っている。このため、クロックエッジ検出パルスＥＧ＿ＳＥＮＳ＿ＰＵＬに対応するパルスＬＡＴ＿ＥＧ＿ＳＥＮＳ＿ＰＵＬは、論理ハイレベルに活性化された状態を維持し続ける。
【００７８】
この状態で、クロックエッジ検出パルスＥＧ＿ＳＥＮＳ＿ＰＵＬに対応するパルスＬＡＴ＿ＥＧ＿ＳＥＮＳ＿ＰＵＬは、論理ローレベルから論理ハイレベルに活性化された後、第２時間が経過して、フィードバックパルスＦＥＥＤＢＡＣＫ＿ＰＵＬが論理ハイレベルから論理ローレベルに遷移すると、それにより、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２は、論理ローレベルから論理ハイレベルに非活性化される。
【００７９】
このとき、パルス出力部２８６４に入力されるクロックエッジ検出パルスＥＧ＿ＳＥＮＳ＿ＰＵＬが論理ローレベルから論理ハイレベルに遷移した状態であれば、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２は、論理ローレベルから論理ハイレベルに非活性化されるのとほぼ同時に（僅差で遅く）、第２ＮＡＮＤゲートＮＡＮＤ２及び第３ＮＡＮＤゲートＮＡＮＤ３のラッチ動作が終了し、クロックエッジ検出パルスＥＧ＿ＳＥＮＳ＿ＰＵＬに対応するパルスＬＡＴ＿ＥＧ＿ＳＥＮＳ＿ＰＵＬが論理ローレベルに非活性化される。
【００８０】
また、リセット制御部２８８から出力されるリセット信号ＲＥＳＥＴＢが論理ローレベルに活性化されて入力されると、第２ＮＡＮＤゲートＮＡＮＤ２及び第３ＮＡＮＤゲートＮＡＮＤ３のラッチ動作が無条件に終了し、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２は、論理ハイレベルの初期状態に遷移する。
【００８１】
図５は、図３に示す本発明の実施形態に係る、周波数検出部における入出力信号のタイミング図である。
【００８２】
同図に示すように、本発明の実施形態に係る周波数検出部２８０に入力される信号は、外部クロックＣＬＫをバッファリングして生成される。このため、バッファリングクロックＢＵＦ＿ＣＬＫのクロックエッジは、外部クロックＣＬＫに同期している。周波数検出部２８０は、第２内部電圧駆動部２９０のプルアップ駆動動作をオン／オフ制御する第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２を出力する。
【００８３】
具体的には、外部クロックＣＬＫに同期した状態のバッファリングクロックＢＵＦ＿ＣＬＫが第１周波数を有すると、２倍分周クロックＤＩＶ＿ＣＬＫ（２）は、第１周波数を１／２に分周した第２周波数を有し、４倍分周クロックＤＩＶ＿ＣＬＫ（４）は、第１周波数を１／４に、第２周波数を１／２に分周した第３周波数を有し、８倍分周クロックＤＩＶ＿ＣＬＫ（８）は、第１周波数を１／８に、第２周波数を１／４に、第３周波数を１／２に分周した第４周波数を有することがわかる。
【００８４】
更に、周波数分周部２８４から出力されるＮ倍分周クロックＤＩＶ＿ＣＬＫ（Ｎ）は、第１周波数を１／２Ｎ−１に分周した第Ｎ周波数を有することがわかる。
【００８５】
このように、周波数分周部２８４から出力されるＮ倍分周クロックＤＩＶ＿ＣＬＫ（Ｎ）が生成されると、他の構成要素であるパルス生成部２８６は、Ｎ倍分周クロックＤＩＶ＿ＣＬＫ（Ｎ）のクロックエッジに応答して、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２を論理ローレベルに活性化させることができる。
【００８６】
また、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２の場合、論理ローレベルに活性化された時点から所定時間経過すると、自動的に論理ハイレベルに非活性化されることがわかる。
【００８７】
更に、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２が論理ローレベルに活性化される期間は、第２電圧駆動部２２が内部電圧端をプルアップ駆動する期間であり、第２駆動制御パルスＤＲＩＶＩＮＧ＿ＣＯＮＢ２が論理ハイレベルに非活性化される期間は、第２電圧駆動部２２が内部電圧端をプルアップ駆動しない期間であることがわかる。
【００８８】
また、図示していないが、第１電圧駆動部２０は、第２電圧駆動部２２の動作とは別途に、内部電圧端の電圧レベルに応じて内部電圧端を随時プルアップ駆動する。
【００８９】
以上のように、本発明の実施形態を適用すれば、半導体素子は、内部電圧端の電圧レベルの変動に対応して内部電圧端を駆動する第１電圧駆動部２０をそのまま備えた状態で、内部電圧端の電圧レベルの変動にかかわらず、外部クロックＣＬＫの周波数に対応して変動する周期で内部電圧端を駆動する第２電圧駆動部２２を更に備えることができる。これにより、外部クロックＣＬＫの周波数が変動しても、特に、外部クロックＣＬＫの周波数が高くなっても、内部電圧端の電圧レベルが基準電圧ＶＲＥＦ＿ＩＮＴの電圧レベルに基づいて上昇及び下降するレベル幅の増加を防止することができる。
【００９０】
すなわち、外部クロックＣＬＫの周波数が高くなっても、それに対応して、第２電圧駆動部２２が自動的に内部電圧端を適宜駆動するため、内部電圧端の電圧レベルの不安定なスイングを防止することができる。
【００９１】
これにより、外部クロックＣＬＫの周波数が変動しても、内部電圧端の電圧レベルの変動幅が増加しないため、第１電圧駆動部２０の設計を変更する必要がないことから、外部クロックＣＬＫの周波数の変動に対して半導体素子の構成及び動作を大きく変更する必要がない。すなわち、半導体素子の開発において、周波数の変動に柔軟に対応し得るため、開発時間の短縮によるコスト節減効果を期待することができる。
【００９２】
また、外部クロックＣＬＫの周波数が変動しても、内部電圧端の電圧レベルの変動幅が増加しないため、内部電圧端の電圧レベルが所定の変動範囲の逸脱を検出する動作を頻繁に行う必要がない。したがって、検出動作による消費電流量を最小化することができる。
【００９３】
更に、第２電圧駆動部２２の動作を制御する動作制御信号ＥＮＡＢＬＥを適宜調整することにより、第２電圧駆動部２２の動作期間を、内部回路２６０で内部電圧ＶＩＮＴが相対的に多く使用される動作期間に限定することができる。
【００９４】
例えば、データの入出力動作が活発に発生するカラムイネーブル信号の活性化期間にのみ、第２電圧駆動部２２が動作するようにし、残りの期間では、第２電圧駆動部２２が動作しないようにすることにより、不要な動作による消費電流量を最小化することができる。
【００９５】
本発明によれば、内部電圧端の電圧レベルの変動に対応して内部電圧端を駆動する第１ドライバと、外部クロックの周波数に対応して内部電圧端を駆動する第２ドライバとを同時に備えることにより、外部クロックの周波数が変動した場合、第１ドライバの構成及び動作を変更しなくても、内部電圧端の電圧レベルが安定した目標レベルを維持できるようにする効果がある。
【００９６】
これにより、半導体素子の開発において、周波数の変動に柔軟に対応し得るため、開発時間の短縮によるコスト節減効果を期待することができる。
【００９７】
また、外部クロックの周波数が変動しても、内部電圧端の電圧レベルの変動幅は増加しないため、内部電圧端の電圧レベルの検出動作の回数を減らすことにより、内部電圧端の電圧レベルを安定化するために消費される電流量を最小化することができるという効果がある。
【００９８】
以上で説明した本発明は、上記実施形態及び添付図面により限定されるものではなく、本発明の技術的思想を逸脱しない範囲内で様々な置換、変形及び変更が可能であることが、本発明の属する技術分野における通常の知識を有する者にとって自明である。
【００９９】
例えば、上記実施形態で示した論理ゲート及びトランジスタは、入力信号の極性により、その位置及び種類が異なるように具現しなければならない。
【符号の説明】
【０１００】
２０ 第１電圧駆動部
２２ 第２電圧駆動部
２００ 電圧レベル検出部
２２０ 第１内部電圧駆動部
２４０ バンドギャップ基準電圧生成部
２６０ 内部回路
２８０ 周波数検出部
２９０ 第２内部電圧駆動部
２８２ バッファ部
２８４ 周波数分周部
２８６ パルス生成部（検出パルス生成部、第２駆動制御パルス出力部）
２８８ リセット制御部
２８６２ クロックエッジ検出部
２８６４ パルス出力部（検出パルス出力部、第２駆動制御パルス期間決定部）
【特許請求の範囲】
【請求項１】
内部電圧端の電圧レベルが所定の目標レベルより低くなる期間において、前記内部電圧端をプルアップ駆動する第１電圧駆動手段と、
外部クロックの周波数に対応する周期の１周期毎に、所定時間の間、前記内部電圧端をプルアップ駆動する第２電圧駆動手段と、
を備えることを特徴とする半導体素子の内部電圧生成回路。
【請求項２】
前記第１電圧駆動手段が、
前記所定の目標レベルに基づいて前記内部電圧端の電圧レベルを検出する電圧レベル検出部と、
該電圧レベル検出部の出力信号に応答して前記内部電圧端をプルアップ駆動する駆動部と、
を備えることを特徴とする請求項１に記載の半導体素子の内部電圧生成回路。
【請求項３】
前記第２電圧駆動手段が、
前記外部クロックの周波数を検出し、検出結果に応じて変動する周期の１周期毎に所定の活性化期間を有する検出パルスを生成する周波数検出部と、
前記検出パルスに応答して前記内部電圧端をプルアップ駆動する駆動部と、
を備えることを特徴とする請求項１に記載の半導体素子の内部電圧生成回路。
【請求項４】
前記周波数検出部が、
前記外部クロックをバッファリングして出力し、動作制御信号に応答して動作をオン／オフ制御するバッファ部と、
該バッファ部の出力クロックを所定倍数に分周して出力する周波数分周部と、
該周波数分周部から出力されるクロックの所定エッジ毎に所定の活性化期間を有する前記検出パルスを生成する検出パルス生成部と、
を備えることを特徴とする請求項３に記載の半導体素子の内部電圧生成回路。
【請求項５】
前記周波数検出部が、
前記動作制御信号に応答して、前記周波数分周部及び前記検出パルス生成部をリセットさせるリセット制御部を更に備えることを特徴とする請求項４に記載の半導体素子の内部電圧生成回路。
【請求項６】
前記動作制御信号が、クロックイネーブル信号であることを特徴とする請求項４又は５に記載の半導体素子の内部電圧生成回路。
【請求項７】
前記動作制御信号が、カラムイネーブル信号であることを特徴とする請求項４又は５に記載の半導体素子の内部電圧生成回路。
【請求項８】
前記検出パルス生成部が、
前記周波数分周部から出力されるクロックの所定エッジを検出するクロックエッジ検出部と、
該クロックエッジ検出部の出力信号に応答して、前記検出パルスを所定時間活性化して出力する検出パルス出力部と、
を備えることを特徴とする請求項４に記載の半導体素子の内部電圧生成回路。
【請求項９】
前記クロックエッジ検出部が、
前記周波数分周部から出力されるクロックの立ち上がりエッジに応答してトグルする立ち上がりエッジ検出信号を出力することを特徴とする請求項８に記載の半導体素子の内部電圧生成回路。
【請求項１０】
前記クロックエッジ検出部が、
前記周波数分周部から出力されるクロックの立ち下がりエッジに応答してトグルする立ち下がりエッジ検出信号を出力することを特徴とする請求項８に記載の半導体素子の内部電圧生成回路。
【請求項１１】
前記クロックエッジ検出部が、
前記周波数分周部から出力されるクロックの立ち上がりエッジ及び立ち下がりエッジにそれぞれ応答してトグルするクロックエッジ検出信号を出力することを特徴とする請求項８に記載の半導体素子の内部電圧生成回路。
【請求項１２】
所定の目標レベルに基づいて内部電圧端の電圧レベルを検出し、検出結果に応じて変動する活性化期間を有する第１駆動制御パルスを生成する第１駆動制御パルス生成手段と、
該第１駆動制御パルスに応答して前記内部電圧端をプルアップ駆動する第１駆動手段と、
外部クロックの周波数に対応する周期の１周期毎に所定の活性化期間を有する第２駆動制御パルスを生成する第２駆動制御パルス生成手段と、
該第２駆動制御パルスに応答して前記内部電圧端をプルアップ駆動する第２駆動手段と、
を備えることを特徴とする半導体素子の内部電圧生成回路。
【請求項１３】
前記第１駆動制御パルス生成手段が、
前記内部電圧端の電圧レベルが前記所定の目標レベルより低くなる期間において、前記第１駆動制御パルスを活性化させ、前記内部電圧端の電圧レベルが前記所定の目標レベルより高くなる期間において、前記第１駆動制御パルスを非活性化させることを特徴とする請求項１２に記載の半導体素子の内部電圧生成回路。
【請求項１４】
前記第１駆動手段が、
前記第１駆動制御パルスの活性化期間において、所定の第１駆動力で前記内部電圧端をプルアップ駆動することを特徴とする請求項１３に記載の半導体素子の内部電圧生成回路。
【請求項１５】
前記第２駆動制御パルス生成手段が、
前記外部クロックが所定回数だけトグルすることに応答して、前記第２駆動制御パルスを所定時間活性化させることを特徴とする請求項１２に記載の半導体素子の内部電圧生成回路。
【請求項１６】
前記第２駆動手段が、
前記外部クロックの活性化期間において、所定の第２駆動力で前記内部電圧端をプルアップ駆動することを特徴とする請求項１５に記載の半導体素子の内部電圧生成回路。
【請求項１７】
前記第２駆動制御パルス生成手段が、
前記外部クロックをバッファリングして出力し、動作制御信号に応答して動作をオン／オフ制御するバッファ部と、
該バッファ部の出力クロックを所定倍数に分周して出力する周波数分周部と、
該周波数分周部から出力されるクロックの所定エッジ毎に前記第２駆動制御パルスが所定の活性化期間を有するようにして出力する第２駆動制御パルス出力部と、
を備えることを特徴とする請求項１２に記載の半導体素子の内部電圧生成回路。
【請求項１８】
前記第２駆動制御パルス生成手段が、
前記動作制御信号に応答して、前記周波数分周部及び前記第２駆動制御パルス出力部をリセットさせるリセット制御部を更に備えることを特徴とする請求項１７に記載の半導体素子の内部電圧生成回路。
【請求項１９】
前記第２駆動制御パルス出力部が、
前記周波数分周部から出力されるクロックの所定エッジを検出するクロックエッジ検出部と、
該クロックエッジ検出部の出力信号に応答して前記第２駆動制御パルスを活性化させ、所定時間経過した後に非活性化させる第２駆動制御パルス期間決定部と、
を備えることを特徴とする請求項１７に記載の半導体素子の内部電圧発生回路。
【請求項２０】
内部電圧端の電圧レベルに応じて前記内部電圧端を選択的にプルアップ駆動する第ａステップと、
外部クロックの周波数に応じて前記内部電圧端をプルアップ駆動する第ｂステップと、
を含むことを特徴とする半導体素子の内部電圧生成方法。
【請求項２１】
前記第ａステップは、
所定の目標レベルに基づいて前記内部電圧端の電圧レベルを検出し、検出結果に応じて活性化時点及び非活性化時点が変更される検出パルスを生成する第ａ１ステップと、
前記検出パルスに応答して内部電圧端を選択的にプルアップ駆動する第ａ２ステップと、
を含むことを特徴とする請求項２０に記載の半導体素子の内部電圧生成方法。
【請求項２２】
前記第ａ１ステップは、
前記内部電圧端の電圧レベルが前記所定の目標レベルより低くなった時点で、前記検出パルスを活性化させる第ａ３ステップと、
前記内部電圧端の電圧レベルが前記所定の目標レベルより高くなった時点で、前記検出パルスを非活性化させる第ａ４ステップと、
を含むことを特徴とする請求項２１に記載の半導体素子の内部電圧生成方法。
【請求項２３】
前記第ａ２ステップは、
前記検出パルスの活性化期間において、前記内部電圧端をプルアップ駆動する第ａ５ステップと、
前記検出パルスの非活性化期間において、前記内部電圧端を駆動しない第ａ６ステップと、
を含むことを特徴とする請求項２２に記載の半導体素子の内部電圧生成方法。
【請求項２４】
前記第ｂステップは、
前記外部クロックの周波数を検出し、検出結果に対応する周期の１周期毎に所定時間活性化される検出パルスを生成する第ｂ１ステップと、
前記検出パルスに応答して内部電圧端を選択的にプルアップ駆動する第ｂ２ステップと、
を含むことを特徴とする請求項２０に記載の半導体素子の内部電圧生成方法。
【請求項２５】
前記第ｂ２ステップは、
前記検出パルスの活性化期間において、前記内部電圧端をプルアップ駆動する第ｂ３ステップと、
前記検出パルスの非活性化期間において、前記内部電圧端を駆動しない第ｂ４ステップと、
を含むことを特徴とする請求項２４に記載の半導体素子の内部電圧生成方法。
【請求項１】
内部電圧端の電圧レベルが所定の目標レベルより低くなる期間において、前記内部電圧端をプルアップ駆動する第１電圧駆動手段と、
外部クロックの周波数に対応する周期の１周期毎に、所定時間の間、前記内部電圧端をプルアップ駆動する第２電圧駆動手段と、
を備えることを特徴とする半導体素子の内部電圧生成回路。
【請求項２】
前記第１電圧駆動手段が、
前記所定の目標レベルに基づいて前記内部電圧端の電圧レベルを検出する電圧レベル検出部と、
該電圧レベル検出部の出力信号に応答して前記内部電圧端をプルアップ駆動する駆動部と、
を備えることを特徴とする請求項１に記載の半導体素子の内部電圧生成回路。
【請求項３】
前記第２電圧駆動手段が、
前記外部クロックの周波数を検出し、検出結果に応じて変動する周期の１周期毎に所定の活性化期間を有する検出パルスを生成する周波数検出部と、
前記検出パルスに応答して前記内部電圧端をプルアップ駆動する駆動部と、
を備えることを特徴とする請求項１に記載の半導体素子の内部電圧生成回路。
【請求項４】
前記周波数検出部が、
前記外部クロックをバッファリングして出力し、動作制御信号に応答して動作をオン／オフ制御するバッファ部と、
該バッファ部の出力クロックを所定倍数に分周して出力する周波数分周部と、
該周波数分周部から出力されるクロックの所定エッジ毎に所定の活性化期間を有する前記検出パルスを生成する検出パルス生成部と、
を備えることを特徴とする請求項３に記載の半導体素子の内部電圧生成回路。
【請求項５】
前記周波数検出部が、
前記動作制御信号に応答して、前記周波数分周部及び前記検出パルス生成部をリセットさせるリセット制御部を更に備えることを特徴とする請求項４に記載の半導体素子の内部電圧生成回路。
【請求項６】
前記動作制御信号が、クロックイネーブル信号であることを特徴とする請求項４又は５に記載の半導体素子の内部電圧生成回路。
【請求項７】
前記動作制御信号が、カラムイネーブル信号であることを特徴とする請求項４又は５に記載の半導体素子の内部電圧生成回路。
【請求項８】
前記検出パルス生成部が、
前記周波数分周部から出力されるクロックの所定エッジを検出するクロックエッジ検出部と、
該クロックエッジ検出部の出力信号に応答して、前記検出パルスを所定時間活性化して出力する検出パルス出力部と、
を備えることを特徴とする請求項４に記載の半導体素子の内部電圧生成回路。
【請求項９】
前記クロックエッジ検出部が、
前記周波数分周部から出力されるクロックの立ち上がりエッジに応答してトグルする立ち上がりエッジ検出信号を出力することを特徴とする請求項８に記載の半導体素子の内部電圧生成回路。
【請求項１０】
前記クロックエッジ検出部が、
前記周波数分周部から出力されるクロックの立ち下がりエッジに応答してトグルする立ち下がりエッジ検出信号を出力することを特徴とする請求項８に記載の半導体素子の内部電圧生成回路。
【請求項１１】
前記クロックエッジ検出部が、
前記周波数分周部から出力されるクロックの立ち上がりエッジ及び立ち下がりエッジにそれぞれ応答してトグルするクロックエッジ検出信号を出力することを特徴とする請求項８に記載の半導体素子の内部電圧生成回路。
【請求項１２】
所定の目標レベルに基づいて内部電圧端の電圧レベルを検出し、検出結果に応じて変動する活性化期間を有する第１駆動制御パルスを生成する第１駆動制御パルス生成手段と、
該第１駆動制御パルスに応答して前記内部電圧端をプルアップ駆動する第１駆動手段と、
外部クロックの周波数に対応する周期の１周期毎に所定の活性化期間を有する第２駆動制御パルスを生成する第２駆動制御パルス生成手段と、
該第２駆動制御パルスに応答して前記内部電圧端をプルアップ駆動する第２駆動手段と、
を備えることを特徴とする半導体素子の内部電圧生成回路。
【請求項１３】
前記第１駆動制御パルス生成手段が、
前記内部電圧端の電圧レベルが前記所定の目標レベルより低くなる期間において、前記第１駆動制御パルスを活性化させ、前記内部電圧端の電圧レベルが前記所定の目標レベルより高くなる期間において、前記第１駆動制御パルスを非活性化させることを特徴とする請求項１２に記載の半導体素子の内部電圧生成回路。
【請求項１４】
前記第１駆動手段が、
前記第１駆動制御パルスの活性化期間において、所定の第１駆動力で前記内部電圧端をプルアップ駆動することを特徴とする請求項１３に記載の半導体素子の内部電圧生成回路。
【請求項１５】
前記第２駆動制御パルス生成手段が、
前記外部クロックが所定回数だけトグルすることに応答して、前記第２駆動制御パルスを所定時間活性化させることを特徴とする請求項１２に記載の半導体素子の内部電圧生成回路。
【請求項１６】
前記第２駆動手段が、
前記外部クロックの活性化期間において、所定の第２駆動力で前記内部電圧端をプルアップ駆動することを特徴とする請求項１５に記載の半導体素子の内部電圧生成回路。
【請求項１７】
前記第２駆動制御パルス生成手段が、
前記外部クロックをバッファリングして出力し、動作制御信号に応答して動作をオン／オフ制御するバッファ部と、
該バッファ部の出力クロックを所定倍数に分周して出力する周波数分周部と、
該周波数分周部から出力されるクロックの所定エッジ毎に前記第２駆動制御パルスが所定の活性化期間を有するようにして出力する第２駆動制御パルス出力部と、
を備えることを特徴とする請求項１２に記載の半導体素子の内部電圧生成回路。
【請求項１８】
前記第２駆動制御パルス生成手段が、
前記動作制御信号に応答して、前記周波数分周部及び前記第２駆動制御パルス出力部をリセットさせるリセット制御部を更に備えることを特徴とする請求項１７に記載の半導体素子の内部電圧生成回路。
【請求項１９】
前記第２駆動制御パルス出力部が、
前記周波数分周部から出力されるクロックの所定エッジを検出するクロックエッジ検出部と、
該クロックエッジ検出部の出力信号に応答して前記第２駆動制御パルスを活性化させ、所定時間経過した後に非活性化させる第２駆動制御パルス期間決定部と、
を備えることを特徴とする請求項１７に記載の半導体素子の内部電圧発生回路。
【請求項２０】
内部電圧端の電圧レベルに応じて前記内部電圧端を選択的にプルアップ駆動する第ａステップと、
外部クロックの周波数に応じて前記内部電圧端をプルアップ駆動する第ｂステップと、
を含むことを特徴とする半導体素子の内部電圧生成方法。
【請求項２１】
前記第ａステップは、
所定の目標レベルに基づいて前記内部電圧端の電圧レベルを検出し、検出結果に応じて活性化時点及び非活性化時点が変更される検出パルスを生成する第ａ１ステップと、
前記検出パルスに応答して内部電圧端を選択的にプルアップ駆動する第ａ２ステップと、
を含むことを特徴とする請求項２０に記載の半導体素子の内部電圧生成方法。
【請求項２２】
前記第ａ１ステップは、
前記内部電圧端の電圧レベルが前記所定の目標レベルより低くなった時点で、前記検出パルスを活性化させる第ａ３ステップと、
前記内部電圧端の電圧レベルが前記所定の目標レベルより高くなった時点で、前記検出パルスを非活性化させる第ａ４ステップと、
を含むことを特徴とする請求項２１に記載の半導体素子の内部電圧生成方法。
【請求項２３】
前記第ａ２ステップは、
前記検出パルスの活性化期間において、前記内部電圧端をプルアップ駆動する第ａ５ステップと、
前記検出パルスの非活性化期間において、前記内部電圧端を駆動しない第ａ６ステップと、
を含むことを特徴とする請求項２２に記載の半導体素子の内部電圧生成方法。
【請求項２４】
前記第ｂステップは、
前記外部クロックの周波数を検出し、検出結果に対応する周期の１周期毎に所定時間活性化される検出パルスを生成する第ｂ１ステップと、
前記検出パルスに応答して内部電圧端を選択的にプルアップ駆動する第ｂ２ステップと、
を含むことを特徴とする請求項２０に記載の半導体素子の内部電圧生成方法。
【請求項２５】
前記第ｂ２ステップは、
前記検出パルスの活性化期間において、前記内部電圧端をプルアップ駆動する第ｂ３ステップと、
前記検出パルスの非活性化期間において、前記内部電圧端を駆動しない第ｂ４ステップと、
を含むことを特徴とする請求項２４に記載の半導体素子の内部電圧生成方法。
【図１】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５】
【図２】
【図３】
【図４Ａ】
【図４Ｂ】
【図４Ｃ】
【図５】
【公開番号】特開２００９−２６８０９１（Ｐ２００９−２６８０９１Ａ）
【公開日】平成２１年１１月１２日（２００９．１１．１２）
【国際特許分類】
【出願番号】特願２００９−９８９５４（Ｐ２００９−９８９５４）
【出願日】平成２１年４月１５日（２００９．４．１５）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
【公開日】平成２１年１１月１２日（２００９．１１．１２）
【国際特許分類】
【出願日】平成２１年４月１５日（２００９．４．１５）
【出願人】（５９１０２４１１１）株式会社ハイニックスセミコンダクター (1,189)
【氏名又は名称原語表記】ＨＹＮＩＸ ＳＥＭＩＣＯＮＤＵＣＴＯＲ ＩＮＣ．
【住所又は居所原語表記】Ｓａｎ １３６−１，Ａｍｉ−Ｒｉ，Ｂｕｂａｌ−Ｅｕｐ，Ｉｃｈｏｎ−Ｓｈｉ，Ｋｙｏｕｎｇｋｉ−Ｄｏ，Ｋｏｒｅａ
【Ｆターム（参考）】
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