【課題】基準電圧発生回路を構成するエンハンスメント型ＭＯＳＦＥＴとデプレッション型ＭＯＳＦＥＴとの間の温度特性の差を小さくすることができ、基準電圧発生回路の出力電圧の温度特性を改善することができる半導体装置およびその製造方法を提供する。
【解決手段】半導体基板６上においてＲｅｆ回路領域８およびＣＭＯＳ領域７に跨るようにゲート絶縁膜６６を形成した後、ＣＭＯＳ領域７の部分を選択的に除去する。次に、熱酸化により、ゲート絶縁膜６６が除去されたＣＭＯＳ領域７に第１ゲート絶縁膜１２を形成し、同時に、Ｒｅｆ回路領域８に残っているゲート絶縁膜６６を厚くして第１ゲート絶縁膜１２よりも厚い第２ゲート絶縁膜１３を形成する。 （もっと読む）

【課題】回路規模を低減しつつ任意の論理を実現可能な半導体集積回路を提供する。
【解決手段】実施形態の半導体集積回路は、第１論理ブロックを少なくとも１つ含む第１回路群と、第１論理ブロックよりも多い数の第２論理ブロックを含む第２回路群と、入力データを第１論理ブロックまたは第２論理ブロックへ入力する機能、および、第１論理ブロックまたは第２論理ブロックから出力される出力データを外部へ出力する機能を有する入出力部とを含む。第１回路群は、第１スイッチブロックと、第１電源制御回路とを有する。第１電源制御回路は、第１回路群に含まれる第１論理ブロックおよび第１スイッチブロックに対する電力の供給および停止を共通に制御する。第２回路群は、第２スイッチブロックと第２電源制御回路とを有する。第２電源制御回路は、第２回路群に含まれる論理ブロックおよび第２スイッチブロックに対する電力の供給および停止を共通に制御する。 （もっと読む）

【課題】本発明の目的は，論理回路に電源電圧を供給するレギュレータを有する半導体集積回路において，C端子の数を削減する。
【解決手段】
半導体集積回路30は，第1，第2の出力端OTa，OTbと，外部容量C4に接続する外部接続端子CT4との間に設けられたスイッチ回路35を有し，
スイッチ回路35の一端は第1の出力端OTaに接続され，スイッチ回路35の他端は外部接続端子CT4および第2の出力端OTbに接続され，
スイッチ回路35は，第1のレギュレータA31が第1の電源電圧Vaを第1の論理回路A32に対して供給する期間はオンし，第1のレギュレータA31が第1の論理回路A32に対する電源電圧供給を停止する期間はオフする。 （もっと読む）

【課題】半導体装置の回路ブロックへの電力供給復帰時に、無駄な充放電を削減すること。
【解決手段】半導体装置は、第１電源電圧を供給する第１電源線と、第１電源電圧よりも高い第２電源電圧を供給する第２電源線と、前段回路ブロックと、前段回路ブロックの出力信号に基づいて動作する後段回路ブロックと、前段回路ブロック及び後段回路ブロックに対する第１電源電圧及び第２電源電圧の供給を制御する電力供給制御回路と、を備える。電力供給制御回路は、後段回路ブロックへの第１電源電圧の供給開始タイミングを前段回路ブロックへの第１電源電圧の供給開始タイミングよりも遅延させる。更に、電力供給制御回路は、前段回路ブロック及び後段回路ブロックに第１電源電圧が供給された後に、第２電源電圧を前段回路ブロックと後段回路ブロックの両方に供給する。 （もっと読む）

【課題】任意の配線設計に適用でき、高精度な抵抗比を有する２個の抵抗体を備えた小型の半導体装置を提供する。
【解決手段】抵抗体Ｒ１ｆ，Ｒ２ｆの長さをＬ、配線４ａ，４ｂの直上にある抵抗体Ｒ１ｆ，Ｒ２ｆの外辺の長さを配線上長さＨ、外辺配線被覆率Ｖを、Ｖ＝Ｈ／２Ｌで定義したとき、２個の抵抗体Ｒ１ｆ，Ｒ２ｆのうち少なくとも外辺配線被覆率Ｖの小さい抵抗体Ｒ２ｆの下方において、配線４ａ，４ｂと同じ配線層から形成された反射補正パッドＰａ，Ｐｂが、外辺の直下に配置されてなり、反射補正パッドＰａ，Ｐｂの直上にある抵抗体Ｒ２ｆの外辺の長さを補正パッド上長さＰとし、抵抗体Ｒ１ｆ，Ｒ２ｆの外辺配線層被覆率Ｗを、Ｗ＝（Ｈ＋Ｐ）／２Ｌで定義したとき、２個の抵抗体Ｒ１ｆ，Ｒ２ｆについて、外辺配線層被覆率Ｗの差が、記外辺配線被覆率Ｖの差より小さく設定されてなる半導体装置１００とする。 （もっと読む）

【課題】電源電位が接地電位に対して変動するハイサイド回路又はローサイド回路において、電源電位の変動の影響を回避し、安定した基準電圧を出力することができる基準電圧回路及び半導体基板を提供する。
【解決手段】本発明は、Ｐ型半導体基板２０上のＮウェル層２１内に形成したハイサイド回路中において、Ｎウェル層２１をコレクタとし、Ｎウェル層２１内に形成したＰ領域２３をベースとし、ベースの上層に形成したＮ領域２４をエミッタとし、ハイサイド回路素子２２を構成する基板を、コレクタとしてのＮウェル層２１とで共通化した。 （もっと読む）

【課題】多層配線中に、抵抗率が高く、かつ抵抗温度係数が小さい抵抗素子を備える半導体装置を提供する。
【解決手段】第１絶縁層（層間絶縁層３４０）と、第１絶縁層（層間絶縁層３４０）上に設けられ、少なくとも表層がＴａＳｉＮ層４４０である抵抗素子４００と、第１絶縁層（層間絶縁層３４０）および抵抗素子４００上に設けられた層間絶縁層３６０と、層間絶縁層３６０に設けられ、一端がＴａＳｉＮ層４４０と接続する複数のビア５００と、を備えている。 （もっと読む）

【課題】多様な信号規格の処理に対応する半導体集積回路において、様々な周期性の違いに伴いタイミングと時間幅が変わるアイドル状態に対応した電源制御を適用し、消費電力を低減する。
【解決手段】処理状態と待機状態とを周期的に繰り返して処理を行う半導体集積回路の電源ドメインを制御する電源制御装置であって、待機状態の発生期間および発生間隔を含む周期的特徴情報を取得する周期情報取得部１０３と、電源ドメインが待機状態における待機電圧から半導体集積回路が動作可能となる電圧へ復帰するまでに要する復帰時間と対応付けられた待機電圧候補から、発生期間よりも復帰時間が短くなる待機電圧を電源制御情報として設定する電源制御情報設定部１０４と、電源制御情報に従って発生期間における電源ドメインの待機電圧を制御する電源制御部１０５とを備える。 （もっと読む）

【課題】電源線と機能回路の間に電源スイッチとして接続されるＭＯＳトランジスタのオン時のバックゲートの電圧を簡単な構造で調整することができる半導体装置を提供する。
【解決手段】一対の電源線２、３と、機能回路４ａ_０〜４ａ_ｎと、一対の電源線２、３との少なくとも一方と機能回路４ａ_０〜４ａ_ｎの間に接続されるスイッチング回路６ａ_０〜６ａ_ｎ、７ａ_０〜７ａ_ｎとを有し、スイッチング回路６ａ_０〜６ａ_ｎ、７ａ_０〜７ａ_ｎは、ソース／ドレインの一方が機能回路４ａ_０〜４ａ_ｎに接続され、他方が前記一対の電源線２、３の一方に接続される第１のＭＯＳトランジス１１と、第１のＭＯＳトランジスタ１１のゲートとバックゲートを接続する抵抗素子１２、２１と、第１のＭＯＳトランジスタ１１のゲートに接続されるゲート電圧制御回路１３と、を有する。 （もっと読む）

【課題】クランプ電圧を正確な値に設定できる半導体集積回路を提供することを目的とする。
【解決手段】第１の電圧である電源を供給されて定電流を発生する定電流部６０と、定電流部６０で発生された定電流を供給されて第１の電圧より低い第２の電圧を発生し、第１の電圧の電源を第２の電圧にクランプするクランプ部７１と、クランプ部７１でクランプされた電源を供給されて基準電圧を発生する基準電圧発生部７２とを有し、クランプ部７１は、ゲートとドレインに接続され縦型接続された複数段のＭＯＳトランジスタＭ１１−１〜Ｍ１１−ｎである。 （もっと読む）

【課題】本発明は、デュアルモードスイッチングレギュレータに関する。
【解決手段】入力端からの入力電圧と予め設定された基準電圧とを比較して比較結果信号を出力する比較部と、上記比較結果信号に応じて予め連結されたレギュレート経路を制御するためのレギュレート選択信号及び予め連結されたバイパス経路を制御するためのバイパス選択信号を生成するスイッチング信号生成部と、上記レギュレート経路上に含まれ上記入力電圧を予め設定された電圧に変換するレギュレータと、上記レギュレート選択信号に応じて上記入力端と出力端との間のレギュレータを含むレギュレート経路をオン／オフスイッチングするレギュレート経路選択部と、上記バイパス選択信号に応じて上記レギュレータを経由せず上記入力端と出力端とを連結するバイパス経路をオン／オフスイッチングするバイパス経路選択部と、を含むことができる。 （もっと読む）

【課題】縦構造キャパシタの剥離を防止し、チップサイズの増加を抑制した半導体装置を提供する。
【解決手段】半導体装置には、第１の回路の機能素子として使用される第１の縦構造キャパシタと、第２の回路の機能素子として使用され、第１の縦構造キャパシタよりも容量値の大きい第２の縦構造キャパシタと、が含まれている。半導体装置では、第１の縦構造キャパシタを、第２の縦構造キャパシタに隣接、又は、包含させるようにレイアウトする。 （もっと読む）

【課題】消費電力の少ない基準電圧を発生する回路を、従来並みのサイズで提供することを目的とする。
【解決手段】
半導体接合に異なる電流密度の電流を流したときの差電圧に比例する電圧と、半導体接合に生ずる順方向電圧に比例する電圧とを加算して出力電圧とするバンドギャップリファレンス回路において、
前記差電圧が印加される第一のトンネル電流素子と、
第二のトンネル電流素子もしくは第二の複数のトンネル電流素子を直列接続した回路と、
前記第一のトンネル電流素子に流れる電流に比例した電流を前記第二のトンネル電流素子に流す手段によって、
上記「差電圧に比例する電圧」を発生させることを特徴とする。 （もっと読む）

【課題】外部電源電圧の規格が異なるＳＤＲＡＭの設計を共通化しつつ、該ＳＤＲＡＭの消費電流の増大を抑制できる電源電圧判定回路を提供する。
【解決手段】第１外部電源電圧と第２外部電源電圧間の電位差に比例する比例電圧と所定の一定電圧とを比較し、該比較結果を基に第１外部電源電圧がしきい値よりも低いとき、Ｐｃｈ基板電位設定回路は第１外部電源電圧をＰチャネルトランジスタの基板へ供給し、Ｎｃｈ基板電位設定回路は第２外部電源電圧をＮチャネルトランジスタの基板へ供給する。また、第１外部電源電圧がしきい値以上であるとき、Ｐｃｈ基板電位設定回路は第１外部電源電圧よりも高い電圧をＰチャネルトランジスタの基板へ供給し、Ｎｃｈ基板電位設定回路は、第２外部電源電圧よりも低い電圧をＮチャネルトランジスタの基板へ供給する。 （もっと読む）

【課題】電源の瞬断および過渡状態での急激な電圧変動を起こさずに電源電圧を切り替えできる半導体装置を提供する。
【解決手段】実施形態によれば、半導体装置は、電源スイッチと、降圧型の第１のレギュレータと、を備える。前記半導体装置は、入力端子に供給された外部電源電圧に基づいて内部電源電圧を出力端子から出力する。前記電源スイッチは、一端が前記入力端子に接続され、他端が前記出力端子に接続されている。前記第１のレギュレータは、前記電源スイッチの前記一端に接続された電源端子と、前記電源スイッチの前記他端に接続された電圧出力端子と、を有し、前記電源端子の電圧に基づいて前記電圧出力端子の電圧を目標電圧に近づくように制御する。前記目標電圧は、前記電源端子の電圧以上の第１電圧又は前記電源端子の電圧より低い第２電圧に切り替えられる。 （もっと読む）

【課題】温度に対し高精度なリファレンス電圧の発生を実現する。
【解決手段】ダイオード接続されたトランジスタのベース−エミッタ間電圧を用いた、温度に対して負の特性を持つ電圧に、絶対温度に比例する正の特性を持つ電圧を加えて１次の温度補償を行うとともに、さらに前記トランジスタのベース−エミッタ間電圧に含まれる例えば２次の温度特性成分を打ち消す温度補償信号を発生するＮ次温度補償信号発生回路１０５を設け、ベース−エミッタ間電圧に、Ｎ次温度補償信号発生回路１０５からの温度補償信号Ｖｃｏｍｐを加えることにより、ベース−エミッタ間電圧に含まれる２次の温度特性成分による変動を抑制する。 （もっと読む）

【課題】２つの電位の誤差を増幅して出力する半導体装置におけるスタンバイ状態からの復帰に際して生じる動作遅延を抑制する。
【解決手段】チャネルが酸化物半導体層に形成されるトランジスタによって、トランスコンダクタンスアンプの出力端子とキャパシタの一方の電極の電気的な接続を制御する。よって、トランスコンダクタンスアンプがスタンバイ状態となる場合であっても、当該トランジスタをオフ状態とすることでキャパシタの一方の電極において長期に渡って電荷の保持を行うことが可能となる。また、トランスコンダクタンスアンプをスタンバイ状態から復帰する際には、当該トランジスタをオン状態とすることで、キャパシタの充放電を早期に収束させることができる。これにより、早期に当該半導体装置の動作を定常状態とすることが可能となる。 （もっと読む）

【課題】定電圧を出力する回路を構成するトランジスタのドライブ能力を向上させた場合でも、そのトランジスタのオフリーク電流が、前記定電圧を電源とする出力負荷のオフリーク電流を超過するのを防ぐ。
【解決手段】レギュレータ１０は、非反転入力端子に基準電圧が入力されると共に、反転入力端子に出力負荷が接続されたオペアンプＯＰと、ゲートがオペアンプＯＰの出力端Ｏ／に接続されると共にドレインがオペアンプＯＰの反転入力端子に接続され、動作状態でオンし非動作状態でオフするＰＭＯＳトランジスタｐ１１と、電源ｖｄｄとＰＭＯＳトランジスタｐ１１のソースとの間に直列接続され、ＰＭＯＳトランジスタｐ１１よりもゲート幅／ゲート長比が小さく、動作状態でオンし非動作状態でオフするＰＭＯＳトランジスタｐ１２と、を含む出力回路Ｘ１と、を備える。 （もっと読む）

【課題】耐久性が高い半導体装置及びＤＣ−ＤＣコンバータを提供する。
【解決手段】実施形態に係る半導体装置は、高電位側電源電位に接続するための第１の配線と、前記高電位側電源電位に接続するための、前記第１の配線とは別の第２の配線と、前記第１の配線に一端が接続され、他端が出力端子に接続されるスイッチングトランジスタと、前記高電位側電源電位と前記低電位側電源電位との間で前記スイッチングトランジスタと並列に接続される保護素子とを備える。前記保護素子は、前記第１の配線に接続される、第１のｐ形半導体領域と、前記第２の配線に接続される、前記第１のｐ形半導体領域に接したｎ形半導体領域と、前記ｎ形半導体領域に接し、前記第１のｐ形半導体領域から離隔し、前記低電位側電源電位に接続するための配線に接続される第２のｐ形半導体領域と、を有する。 （もっと読む）