【課題】半導体装置が動作状態から待機状態に移行するとき、内部電源電圧の目標電圧からの上昇を抑制する。
【解決手段】非動作状態の負荷回路への電源電流の供給に用いられる電源回路１５において、トランジスタＰＴＲＳ１は、外部電源電圧を受ける電源ノードと出力ノード１８との間に接続される。比較器５０は、第１の入力端子および参照電圧が入力される第２の入力端子を有し、第１および第２の入力端子間の電圧差に応じた制御電圧をトランジスタＰＴＲＳ１の制御電極に出力する。分圧回路４０は、出力ノードの電圧を分圧した電圧を比較器５０の第１の入力端子に出力する回路であり、分圧比を変更可能である。電源回路１５は、負荷回路が動作状態のときに、分圧回路４０の分圧比を第１の分圧比から第１の分圧比よりも高い第２の分圧比に変更する。 （もっと読む）

【課題】安定したチャージポンプ動作を行う。
【解決手段】ノードＡ，Ｂを有するコンデンサＣ１と、ＶＤＤレベルからＶＳＳレベルの間で振幅するポンピング信号ＰＵＭＰ１をコンデンサＣ１のノードＡに供給するポンピング回路１１０と、コンデンサＣ１のノードＢをＶＰＰｅｘｔレベルにプリチャージし、ポンピング信号ＰＵＭＰ１がＶＳＳレベルからＶＤＤレベルに変わった時に、コンデンサＣ１のノードＢをＶＰＰｅｘｔレベルよりも高いレベルに駆動する出力回路１２０とを備える。本発明によれば、コンデンサＣ１のノードＡをポンピングするための電圧と、コンデンサＣ１のノードＢをプリチャージするための電圧が異なっていることから、昇圧電圧を効率よく生成することできる。 （もっと読む）

【課題】セルフリフレッシュモードにエントリしている期間中においてもデータ端子のインピーダンス制御を可能とする。
【解決手段】例えば、コントローラ５０は、半導体装置１０に対してセルフリフレッシュコマンドＳＲＥを発行することによってセルフリフレッシュモードにエントリさせる。半導体装置１０は、インピーダンス制御信号ＯＤＴを受信する入力バッファ回路７２をセルフリフレッシュモード中においても常時活性化させるとともに、セルフリフレッシュモード中においては、内部クロック信号ＩＣＬＫ０に同期してインピーダンス制御信号ＩＯＤＴ０をラッチするラッチ回路８４をバイパスさせる。これにより、外部クロック信号ＣＫを使用することなく、セルフリフレッシュモード中におけるインピーダンス制御信号ＯＤＴの入力が可能となる。 （もっと読む）

【課題】 電源電圧が変動することを防止しながら、電圧生成部による電源電圧の生成能力を最小限にし、半導体メモリの消費電力を削減する。
【解決手段】 第１電圧生成部は、メモリセルに接続される第１信号線を選択する第１選択部に供給する第１電源電圧を生成する。第２電圧生成部は、メモリセルに接続される第２信号線を選択するために、第１選択部が動作を開始した後に動作する第２選択部に供給する第２電源電圧を起動信号の活性化中に生成する。スイッチは、短絡信号の活性化中に、第１電源線と第２電源線とを短絡する。第１制御部は、アクセス要求に応答して、起動信号を活性化し、短絡信号の非活性化に応答して起動信号を非活性化する。第２制御部は、起動信号の活性化から所定時間後に短絡信号を活性化し、アクセス要求に基づくアクセス動作の完了後に、短絡信号を非活性化する。 （もっと読む）

【課題】供給先回路の電流消費量によらず、内部電圧を短時間で安定化させる。
【解決手段】半導体装置１０は、外部電位ＶＤＤを降圧することによって内部電圧ＶＰＥＲＤを生成し、電源配線Ｌ１へ供給するＶＰＥＲＤ生成回路２ａと、接地電圧が供給される接地配線と電源配線Ｌ１との間に接続されたスイッチ５２と、スイッチ５２の開閉制御を行うワンショット信号生成部５１とを備え、ワンショット信号生成部５１は、ＶＰＥＲＤ生成回路２ａによる内部電圧ＶＰＥＲＤの開始と同期してスイッチ５２を導通させる。 （もっと読む）

【課題】内部電圧生成回路が発生するノイズがセンシティブな回路ブロックに与える影響を低減する。
【解決手段】電源ラインＶＬに内部電圧Ｖ０を供給する内部電圧生成回路１，２を複数個並列に接続し、付加回路３に含まれる複数の回路ブロックのうち、ノイズの影響を受けやすい回路ブロックが動作中ではない場合は、内部電圧Ｖ０の低下に応答して全ての内部電圧生成回路１，２を活性化させ、ノイズの影響を受けやすい回路ブロックが動作中である場合は、内部電圧Ｖ０が低下しても内部電圧生成回路２のみを活性化させ、内部電圧生成回路１を活性化させない。これにより、内部電圧生成回路の動作に伴う負荷回路３へのノイズの影響を低減させる。 （もっと読む）

【課題】マルチプレクサとクロック分割回路との間における相互の電源ノイズの影響を低減する。
【解決手段】外部クロック信号ＣＫに基づいて内部クロック信号ＬＣＬＫ１を生成するＤＬＬ回路１００と、内部クロック信号ＬＣＬＫ１に基づいて、互いに位相の異なる内部クロック信号ＬＣＬＫ２，ＬＣＬＫ２Ｂを生成するクロック分割回路２００と、内部データ信号ＣＤ，ＣＥに基づいて、クロック信号ＬＣＬＫ２，ＬＣＬＫ２Ｂにそれぞれ同期した内部データ信号ＤＱＰ，ＤＱＮを出力するマルチプレクサ３００とを備える。クロック分割回路２００に供給される内部電源電圧ＶＰＥＲＩ２とマルチプレクサ３００に供給される内部電源電圧ＶＰＥＲＩ３は、互いに異なる電源回路８２，８３によって生成され、且つ、該半導体装置内で分離されている。これにより、相互にノイズの影響を及ぼし合うことがなくなる。 （もっと読む）

【課題】センスアンプＳＡのオーバードライブ期間を最適化する。
【解決手段】センスアンプＳＡの電源ノードｂにＶＳＳ電位を供給するドライバ回路４１と、センスアンプＳＡの電源ノードａにＶＡＲＹ電位及びＶＯＤ電位をそれぞれ供給するドライバ回路４２，４３と、ドライバ回路４１〜４３の動作を制御するタイミング制御回路５０とを備える。タイミング制御回路５０は、ドライバ回路４３のオン期間を決める遅延回路５２を含む。遅延回路５２は、遅延量が外部電源電位ＶＤＤに依存する遅延回路５２ｂと、遅延量が外部電源電位に依存しない遅延回路５２ａとを含み、ドライバ回路４３のオン期間は、遅延回路５２ａの遅延量と遅延回路５２ｂの遅延量の和によって決まる。これにより、オーバードライブ期間の長さを外部電源電位ＶＤＤのレベルに適度に依存させることができる。 （もっと読む）

【課題】電流量制御信号ＯＶＤＲの非活性化を開始した直後の第２の電圧Ｖ_２のオーバーシュート又はアンダーシュートを抑制する。
【解決手段】半導体装置１は、カレントミラーで構成されたオペアンプ６１を含み、第１の電圧Ｖ_１から第２の電圧Ｖ_２を生成するレギュレータ６と、電流量制御信号ＯＶＤＲを生成し、電流量制御信号ＯＶＤＲの第１の遷移によってカレントミラーが流す電流を増大させ、電流量制御信号ＯＶＤＲの第２の遷移によってカレントミラーが流す電流を減少させる制御回路８と、を備え、制御回路８は、第２の遷移に関連する電流量制御信号ＯＶＤＲの第２のスルーレートを、第１の遷移に関連する電流量制御信号ＯＶＤＲの第１のスルーレートよりも小さくするスルーレート処理部８０を含む。 （もっと読む）

【課題】スタンバイ状態への設定と解除が頻繁に繰り返されることにより、消費電力が増大することを避けることのできる半導体装置を提供する。
【解決手段】内部回路５０と、第１制御信号を受けて内部回路への電源供給を制御する電源制御回路４０と、第２制御信号を受けて第１制御信号を出力する制御信号発生回路３０と、を備え、制御信号発生回路３０は、第２制御信号の非活性期間が第１の期間未満であるときに第１制御信号を非活性状態とせず、第１の期間以上であるときに第１制御信号を非活性状態とする。 （もっと読む）

【課題】外部から供給される電源電圧に依存しない定電圧で動作する内部回路と電源電圧で動作する内部回路とを備え、外部から供給される電源電圧が大きく変動した場合の誤動作の発生を抑制する半導体装置を提供する。
【解決手段】内部回路と、外部から供給される電源電圧の変動に対して安定化された内部電圧を発生し、内部回路に供給する内部電圧発生回路と、を備え、内部電圧発生回路は、電源電圧が所定値を超えて上昇した場合に、内部電圧に対する安定化動作を停止し、内部電圧が電源電圧の上昇に伴い大きくなるように制御する。 （もっと読む）

【課題】従来の半導体装置は、チップ面積を抑制しながら内部電源電圧の変動を抑制することができなかった。
【解決手段】本発明の半導体装置は、電源電圧の電圧値を他の電圧値に変換して内部電源電圧を生成する第１の電源回路ＰＷＲ０、第２の電源回路ＰＷＲ１と、第１の配線ＭＴ０２を介して第１の電源回路ＰＷＲ０から内部電源電圧ＶＤＬ０の供給を受ける第１の内部回路ＭＡ０と、第２の配線ＭＴ１２を介して第２の電源回路ＰＷＲ１から内部電源電圧ＶＤＬ１の供給を受ける第２の内部回路ＭＡ１と、第１の配線ＭＴ０２と第２の配線ＭＴ１２とを互いに接続するブロック間配線ＭＴ３と、第１の内部回路ＭＡ０と第２の内部回路ＭＡ１が同時に動作する期間の長さを制御する制御回路ＣＮＴ０、ＣＮＴ１と、を有する。 （もっと読む）

【課題】電圧レベルシフト回路において、入力信号の信号レベルによる応答特性の差違を抑制する。
【解決手段】電圧レベルシフト回路は、入力信号とは異なる電圧振幅を有する出力信号ＶＯＵＴを生成する。インバータＩＮＶ２は、入力信号にしたがってＶＳＳ〜ＶＤＤＩの範囲の電圧Ｖ１を生成する。インバータＩＮＶ３は、入力信号にしたがってＶＳＳ〜ＶＰＥＲＩの範囲の電圧Ｖ２を生成する。インバータＩＮＶ４は、Ｖ１およびＶ２にしたがって出力信号ＶＯＵＴを生成する。 （もっと読む）

【課題】容量素子の値をより小さくして、チップサイズの増大を抑制する。
【解決手段】差動対（ＮＭＯＳトランジスタＭＮ１、ＭＮ２）で構成される入力段回路と、差動対のそれぞれ負荷となる２つのカレントミラー回路（ＰＭＯＳトランジスタＭＰ１、ＭＰ２とＰＭＯＳトランジスタＭＰ３、ＭＰ４）と、少なくとも一方のカレントミラー回路で駆動されるソース接地の出力トランジスタ（ＮＭＯＳトランジスタＭＮ５ａ）と、出力トランジスタのドレイン・ゲート間に接続され、抵抗素子（Ｒ１）と容量素子（Ｃ１）との直列接続からなる位相補償回路と、を備え、出力トランジスタ（ＮＭＯＳトランジスタＭＮ５ａ）は、入力段回路およびカレントミラー回路を構成するトランジスタよりもサイズが大きい。 （もっと読む）

【課題】 電力および性能の動的スケーリングをサポートするメモリを提供すること。
【解決手段】 メモリシステムは、高性能モードおよび低電力モードをサポートする。このメモリシステムは、メモリコアおよびコアインターフェイスを含む。メモリコアは、どちらのモードでも同じままであるコア供給電圧を使用する。節電するために、コアインターフェイスの供給電圧および信号速度をスケールダウンすることができる。コアインターフェイスが異なるモードにおいて使用する信号電圧に対応するために、メモリコアとコアインターフェイスとの間のレベルシフタが信号を必要に応じてレベルシフトする。 （もっと読む）

【目的】低価格にて、電流供給が集中した場合にも安定したメモリ動作を実施させることが可能な半導体メモリの内部電源回路を提供することを目的とする
【構成】半導体メモリに搭載されているセンスアンプの標準電源電圧値としての第１電圧と電源ライン上の電圧との差分を示す差分信号を生成する第１差動増幅部と、この第１電圧よりも高い第２電圧と電源ライン上の電圧との差分を示す差分信号を生成する第２差動増幅部との内の一方だけを、センスアンプの状態（活性状態、非活性状態）に応じて活性化し、活性化した方の差動増幅部から供給された差分信号に応じて生成した電源電圧を電源ラインを介してセンスアンプに供給する。この際、センスアンプが非活性状態から活性状態に遷移した時点から所定期間経過するまでの間は第２差動増幅部を活性状態に維持する一方、所定期間経過以降は第１差動増幅部を活性状態に維持する。 （もっと読む）

【課題】スタンバイ時における半導体装置の消費電力を低減する。
【解決手段】スタンバイ時においてハイレベルを出力すべき論理回路については、一対の電源ノードを擬似電源線ＶＤＤＴ１Ｌ，ＶＳＳＴＬに接続し、スタンバイ時においてローレベルを出力すべき論理回路については、一対の電源ノードを擬似電源線ＶＤＤＴＬ，ＶＳＳＴ１Ｌに接続する。スタンバイ時における擬似電源線ＶＤＤＴＬ，ＶＤＤＴ１Ｌ，ＶＳＳＴＬ，ＶＳＳＴ１Ｌの電位ＶＤＤＴ，ＶＤＤＴ１，ＶＳＳＴ，ＶＳＳＴ１は、ＶＤＤＴ＜ＶＤＤＴ１＜ＶＤＤ、ＶＳＳＴ＞ＶＳＳＴ１＞ＶＳＳを満たす。これにより、スタンバイ状態においてオンするトランジスタのゲート電極と基板との間を流れるリーク電流や、スタンバイ状態においてオフするトランジスタのドレインと基板との間を流れるリーク電流が低減される。 （もっと読む）

【課題】複数の信号を並列に、かつ、最小限の数の伝送線を用いて、低消費電力でノイズの影響を受けずに高速に伝送する半導体装置を提供する。
【解決手段】複数の第１のドライバと複数のレシーバとの間で小振幅信号を伝送する第１の伝送線と、複数のレシーバに共通に接続される基準信号を伝送する第２の伝送線と、第１のドライバが小振幅信号を出力するインピーダンスより高インピーダンスで基準信号を出力する第２のドライバとを備え、第２の伝送線を第１のドライバの電源に接続された小振幅信号が有する第１と第２の電位に対応する複数の電源線の間に配置し、複数の第１の伝送線は、それぞれ第１と第２の電源線の間に配置されることなく、互いに隣接して配置される。 （もっと読む）

【課題】内部電源発生回路から生成される内部電源を受けて安定動作を図りつつ、消費電力を抑制する半導体装置を提供する。
【解決手段】制御回路１２、ロウカラムデコーダ１３およびセンスアンプ１５は、アレイ電圧ＶｄｄＴで駆動する。一方、消費電力の大きいデータパス１４は、外部電源電圧ＶｄｄＬで駆動する。そして、レベル変換回路１７は、外部電源電圧ＶｄｄＬの電圧レベルをもつアドレス信号またはコマンド信号を受けて、その電圧レベルをアレイ電圧ＶｄｄＴに変換し、制御回路１２へ出力する。また、レベル変換回路１８は、制御回路１２からアレイ電圧ＶｄｄＴの電圧レベルをもつ制御信号を受けて、その電圧レベルを外部電源電圧ＶｄｄＬに変換し、データパス１４へ出力する。 （もっと読む）