位相調整回路及び半導体装置
【課題】回路規模を増やすことなく、スキュー調整及び位相調整を実現する。
【解決手段】本実施形態の本実施形態の位相調整回路１２は、第１クロック信号と第２クロック信号との位相差に応じて動作する。位相調整回路１２は、調整用駆動素子１２０と、駆動素子１２１及び１２２とを備える。調整用駆動素子１２０は、入力信号を駆動させ、調整信号を生成する。駆動素子１２１及び１２２は、第１クロック信号と第２クロック信号との間に位相差が生じた場合、調整信号と並行した同相及び／又は逆相のクロストーク信号を生成する。
【解決手段】本実施形態の本実施形態の位相調整回路１２は、第１クロック信号と第２クロック信号との位相差に応じて動作する。位相調整回路１２は、調整用駆動素子１２０と、駆動素子１２１及び１２２とを備える。調整用駆動素子１２０は、入力信号を駆動させ、調整信号を生成する。駆動素子１２１及び１２２は、第１クロック信号と第２クロック信号との間に位相差が生じた場合、調整信号と並行した同相及び／又は逆相のクロストーク信号を生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、位相調整回路及び半導体装置に関する。
【背景技術】
【０００２】
ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のパラレルインタフェースを備えたデバイスは、複数の信号がクロック信号やストローブ信号に同期して動作するため、ビット間のスキュー調整やクロックやストローブ信号とデータ信号間の位相調整が必要である。
【０００３】
スキュー調整及び位相調整は、一般に、ＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｅｍｐｈａｓｉｓ）等のシミュレーションソフトを用いて、設計段階で調整される。但し、実際の半導体回路では、製造プロセス、動作電圧及び動作温度に起因してビット間のスキューやクロックやストローブ信号とデータ信号間の位相が変動する。従って、半導体装置にスキュー調整及び位相調整を実現するモジュールを設ける必要がある。
【０００４】
一般に、スキューや位相の調整を実現するモジュールは、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）又はＰｈＩ（Ｐｈａｓｅ Ｉｎｔｅｒｐｏｌａｔｏｒ）である。しかしながら、ＤＬＬ及びＰｈＩは、何れも、回路規模が大きい。その結果、半導体装置の回路規模も大きくなる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２７８５５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、回路規模を増やすことなく、スキュー調整及び位相調整を実現する半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本実施形態の位相調整回路は、第１クロック信号と第２クロック信号との位相差に応じて動作する。位相調整回路は、調整用駆動素子と、駆動素子とを備える。調整用駆動素子は、入力信号を駆動させ、調整信号を生成する。駆動素子は、第１クロック信号と第２クロック信号との間に位相差が生じた場合、調整信号と並行した同相又は逆相のクロストーク信号を生成する。
【図面の簡単な説明】
【０００８】
【図１】本実施形態のメモリシステム１のブロック図。
【図２】第１実施形態の半導体装置１０の回路図。
【図３】第１実施形態の第１及び第２クロックツリー１３ａ及び１３ｂ、並びにクロック同期回路１５ａ及び１５ｂの回路図。
【図４】第１実施形態の位相比較器１４の説明図。
【図５】第１実施形態の位相調整回路１２の回路図。
【図６】第１実施形態の位相調整回路１２の回路図。
【図７】第１実施形態のクロストーク信号の説明図。
【図８】第２実施形態の半導体装置１０の回路図。
【図９】第２実施形態の第１例のクロックツリー１３の回路図。
【図１０】第２実施形態の第２例のクロックツリー１３の回路図。
【図１１】第３実施形態の位相比較器１４の回路図。
【図１２】第３実施形態の第３実施形態の位相調整回路１２の回路図。
【図１３】第３実施形態の第３実施形態の位相調整回路１２の回路図。
【図１４】第３実施形態のクロストーク信号の説明図。
【図１５】第３実施形態の位相比較器１４の動作の説明図。
【図１６】第３実施形態の位相比較器１４の動作の説明図。
【図１７】第３実施形態の位相比較器１４の動作の説明図。
【発明を実施するための形態】
【０００９】
本実施形態について、図面を参照して説明する。
【００１０】
本実施形態のメモリシステム１について説明する。図１は、本実施形態のメモリシステム１のブロック図である。
【００１１】
図１に示すように、メモリシステム１は、半導体装置１０と、メモリ２０とを備える。半導体装置１０とメモリ２０との間のインタフェースは、パラレルインタフェースである。メモリ２０は、例えばＳＤＲＡＭである。
【００１２】
半導体装置１０は、メモリ２０を制御する物理層半導体回路である。具体的には、半導体装置１０は、データ信号ＤＱ０〜ＤＱ７及びデータストローブ信号ＤＱＳをメモリ２０へ出力する。データは、データ信号ＤＱ０〜ＤＱ７及びデータストローブ信号ＤＱＳに同期してメモリ２０に記憶される。
【００１３】
なお、本実施形態のデータ信号ＤＱの数は８個に限られない。また、半導体装置１０は、ＳＤＲＡＭ以外のメモリを制御しても良いし、複数のクロックに同期して動作するメモリ以外のデバイスを制御しても良い。
【００１４】
以下、半導体装置１０の実施形態について説明する。
【００１５】
（第１実施形態）
第１実施形態について説明する。第１実施形態は、複数のクロック信号の位相差に応じたクロストーク信号を用いて、クロックツリーの入力信号のスキュー調整及び位相調整を実現する例である。
【００１６】
第１実施形態の半導体装置１０について説明する。図２は、第１実施形態の半導体装置１０の回路図である。図３は、第１実施形態の第１及び第２クロックツリー１３ａ及び１３ｂ、並びにクロック同期回路１５ａ及び１５ｂの回路図である。図４は、第１実施形態の位相比較器１４の説明図である。
【００１７】
図２に示すように、半導体装置１０は、位相同期回路（ＰＬＬ：Ｐｈａｓｅ Ｌｏｏｋ Ｌｏｏｐ）１１ａ及び１１ｂと、位相調整回路１２ａ及び１２ｂと、第１クロックツリー１３ａと、第２クロックツリー１３ｂと、位相比較器１４と、クロック同期回路１５ａ及び１５ｂとを備える。
【００１８】
ＰＬＬ１１ａ及び１１ｂは、それぞれ、参照信号ＲＥＦの位相と同一の位相を有する位相信号Ｐ１ａ及びＰ１ｂを生成する。位相信号Ｐ１ａ及びＰ１ｂは、位相調整の対象となる信号である。
【００１９】
位相調整回路１２ａ及び１２ｂは、それぞれ、位相比較器１４が出力する制御信号ＣＴａ及びＣＴｂに基づいて、位相信号Ｐ１ａ及びＰ１ｂの位相を調整し、調整位相信号Ｐ２ａ及びＰ２ｂを生成し、生成した調整位相信号Ｐ２ａ及びＰ２ｂを第１クロックツリー１３ａ及び第２クロックツリー１３ｂへ出力する。
【００２０】
第１クロックツリー１３ａは、調整位相信号Ｐ２ａから第１クロック信号ＣＫａを生成する。第２クロックツリー１３ｂは、調整位相信号Ｐ２ｂから第２クロック信号ＣＫｂを生成する。第１クロックツリー１３ａのクロックツリーシステムは、第２クロックツリー１３ｂのクロックツリーシステムと異なる。従って、第１クロック信号ＣＫａは、第２クロック信号ＣＫｂと異なる。図３に示すように、第１及び第２クロックツリー１３ａ及び１３ｂは、それぞれ、複数の駆動素子１３１〜１３７を備える。
【００２１】
位相比較器１４は、第１クロック信号ＣＫａと第２クロック信号ＣＫｂとを比較し、第１クロック信号ＣＫａ及び第２クロック信号ＣＫｂの位相差ΔＰに応じた制御信号ＣＴａ及びＣＴｂを生成する。より具体的には、位相比較器１４は、一方の制御信号ＣＴａを固定し、他方の制御信号ＣＴｂを位相差ΔＰに応じて生成する。固定される制御信号ＣＴａは、位相差ΔＰに応じて生成される制御信号ＣＴｂの基準となる信号である。制御信号ＣＴａ及びＣＴｂは、それぞれ、後述する第１及び第２イネーブル信号ＥＮ１及びＥＮ２を含む。
【００２２】
図４に示すように、位相差ΔＰが正の値の場合（即ち、第１クロック信号ＣＫａの位相が第２クロック信号ＣＫｂの位相より進んでいる場合）、第１イネーブル信号ＥＮ１に“１”が設定され、第２イネーブル信号ＥＮ２に“０”が設定される。また、位相差ΔＰが０の場合（即ち、第１クロック信号ＣＫａの位相と第２クロック信号ＣＫｂの位相が等しい場合）、第１及び第２イネーブル信号ＥＮ１に“０”が設定される。位相差ΔＰが負の値の場合（即ち、第１クロック信号ＣＫａの位相が第２クロック信号ＣＫｂの位相より遅れている場合）、第１イネーブル信号ＥＮ１に“０”が設定され、第２イネーブル信号ＥＮ２に“１”が設定される。第１及び第２イネーブル信号ＥＮ１及びＥＮ２では、“１”がイネーブルを意味し、“０”がディスエーブルを意味する。
【００２３】
第１クロック同期回路１５ａは、複数の第１クロック信号ＣＫａに同期する。第２クロック同期回路１５ｂは、複数の第２クロック信号ＣＫｂに同期する。図３に示すように、第１及び第２クロック同期回路１５ａ及び１５ｂは、それぞれ、複数の第１及び第２クロック信号ＣＫａ及びＣＫｂを同期する同期部１５１〜１５３を備える。
【００２４】
第１実施形態の位相調整回路１２ａ及び１２ｂについて説明する。図５及び６は、第１実施形態の位相調整回路１２ａ及び１２ｂの回路図である。図７は、第１実施形態のクロストーク信号の説明図である。
【００２５】
図５に示すように、位相調整回路１２ａ及び１２ｂは、調整用駆動素子１２０と、第１駆動素子１２１と、第２駆動素子１２２と、波形整形用駆動素子１２４とを備える。これらの駆動素子は、例えばトライステートバッファである。
【００２６】
調整用駆動素子１２０には、常に、イネーブルを意味する“１”が設定されたイネーブル信号ＥＮ０が供給される。調整用駆動素子１２０は、位相信号Ｐ１をドライブし、調整信号Ｐ２−０を生成する。調整信号Ｐ２−０は、配線Ｌ０上を伝送され、波形整形用駆動素子１２４へ供給される。
【００２７】
第１駆動素子１２１には、第１イネーブル信号ＥＮ１が供給される。第１駆動素子１２１は、第１イネーブル信号ＥＮ１に“１”が設定されると、位相信号Ｐ１をドライブし、調整信号Ｐ２−０と同相の第１クロストーク信号ＸＴ１を出力する。第１駆動素子１２１のドライブ能力は、調整用駆動素子１２０とほぼ同一である。第１クロストーク信号ＸＴ１は、配線Ｌ１上を伝送される。配線Ｌ１は、配線Ｌ０から距離Ｄ１だけ隔てて設けられる（図６を参照）。調整信号Ｐ２−０は、第１クロストーク信号ＸＴ１から距離Ｄ１に応じた影響を受け、位相が早くなる。
【００２８】
第２駆動素子１２２には、第２イネーブル信号ＥＮ２が供給される。第２駆動素子１２２は、第２イネーブル信号ＥＮ２に“１”が設定されると、位相信号Ｐ１をドライブし、且つ、位相信号Ｐ１の位相を反転させ、調整信号Ｐ２−０と逆相の第２クロストーク信号ＸＴ２を出力する。第２駆動素子１２２のドライブ能力は、調整用駆動素子１２０とほぼ同一である。第２クロストーク信号ＸＴ２は、配線Ｌ２上を伝送される。配線Ｌ２は、配線Ｌ０から距離Ｄ２だけ隔てて設けられる（図６を参照）。調整信号Ｐ２−０は、第２クロストーク信号ＸＴ２から距離Ｄ２に応じた影響を受け、位相が遅くなる。
【００２９】
即ち、第１及び第２駆動素子１２１及び１２２は、第１クロック信号ＣＫａと第２クロック信号ＣＫｂとの間に位相差が生じた場合、調整信号Ｐ２−０と並行した同相及び／又は逆相の第１及び第２クロストーク信号ＸＴ１及びＸＴ２を生成する。
【００３０】
波形整形用駆動素子１２４は、第１又は第２クロストーク信号ＸＴ１又はＸＴ２の影響を受けて位相がずれた調整信号Ｐ２−０の波形を整形し、位相調整信号Ｐ２を出力する。なお、波形整形用駆動素子１２４は、省略可能である。この場合の位相調整信号Ｐ２は、第１又は第２クロストーク信号ＸＴ１又はＸＴ２の影響により位相信号Ｐ１とは位相がずれた調整信号Ｐ２−０である。
【００３１】
図７に示すように、調整信号Ｐ２−０は、位相信号Ｐ１と同じ矩形波形を有する。
【００３２】
第１クロストーク信号ＸＴ１は、調整信号Ｐ２−０と同じである。具体的には、第１クロストーク信号ＸＴ１は、立ち上がりタイミング、立ち下がりタイミング及び位相について、調整信号Ｐ２−０と同じである。即ち、第１駆動素子１２１は、調整用駆動素子１２０とほぼ同一のドライブ能力で、調整信号Ｐ２−０に対する同相信号を生成する。
【００３３】
第２クロストーク信号ＸＴ２は、調整信号Ｐ２−０と異なる。具体的には、第２クロストーク信号ＸＴ２の立ち上がりタイミングは、調整信号Ｐ２−０の立ち下がりタイミングと一致し、第２クロストーク信号ＸＴ２の立ち下がりタイミングは、調整信号Ｐ２−０の立ち上がりタイミングと一致する。すなわち、第２クロストーク信号ＸＴ２の位相は、調整信号Ｐ２−０の位相と１８０°ずれている。即ち、第２駆動素子１２２は、調整用駆動素子１２０とほぼ同一のドライブ能力を備え、調整信号Ｐ２−０に対する逆相信号を生成する。
【００３４】
上記のとおり、第１駆動素子１２１は、第１イネーブル信号ＥＮ１に“１”が設定されたときに、第１クロストーク信号ＸＴ１を生成する。一方、第２駆動素子１２２は、第２イネーブル信号ＥＮ２に“１”が設定されたときに、第２クロストーク信号ＸＴ２を生成する。調整信号Ｐ２−０は、第１クロストーク信号ＸＴ１の影響を受けると位相が早くなり、第２クロストーク信号ＸＴ２の影響を受けると位相が遅くなる。即ち、第１及び第２駆動素子１２１及び１２２は、第１クロック信号ＣＫａ及び第２クロック信号ＣＫｂの位相差ΔＰに応じて、調整信号Ｐ２−０のタイミングを変える。なお、半導体装置１０上では、インダクタ成分に比べて、キャパシタンス成分が十分に大きいので、第１クロストーク信号ＸＴ１及び第２クロストーク信号ＸＴ２により位相の変位が生じる。なお、第１駆動素子１２１及び第２駆動素子１２２は、第１及び第２イネーブル信号ＥＮ１、ＥＮ２に“０”が設定された場合は出力がＨｉ−Ｚ（ハイインピーダンス）状態になる。第１イネーブル信号ＥＮ１と第２イネーブル信号ＥＮ２は同時に“１”になることはなく、どちらか一方が“１”になった場合は他方が“０”となる。従って、第１クロストーク信号ＸＴ１と第２クロストーク信号ＸＴ２が同時に出力されることはない。
【００３５】
第１実施形態によれば、位相調整回路１２ａ及び１２ｂは、それぞれ、位相差ΔＰに応じて位相を調整しながら、第１クロック信号ＣＫａ及び第２クロック信号ＣＫｂを生成する。位相調整回路１２ａ及び１２ｂは、ＤＬＬ及びＰｈＩと比べて、回路規模の小さな駆動素子を備える。従って、回路規模を増やすことなく、スキュー調整及び位相調整を実現することができる。
【００３６】
（第２実施形態）
第２実施形態について説明する。第２実施形態は、位相調整回路１２ａ及び１２ｂがクロックツリー１３内に設けられる例である。なお、上述の実施形態と同様の説明は省略する。
【００３７】
第２実施形態の半導体装置１０について説明する。図８は、第２実施形態の半導体装置１０の回路図である。
【００３８】
図８に示すように、半導体装置１０は、ＰＬＬ１１と、クロックツリー１３と、位相比較器１４と、クロック同期回路１５とを備える。ＰＬＬ１１、位相比較器１４及びクロック同期回路１５は、第１実施形態と同様である。
【００３９】
クロックツリー１３は、位相信号Ｐ１から第１及び第２クロック信号ＣＫａ及びＣＫｂを生成する。第１実施形態では、位相調整回路１２ａ及び１２ｂはクロックツリー１３ａ及び１３ｂの外部に設けられ、クロックツリー１３ａ及び１３ｂには、それぞれ、位相調整回路１２ａ及び１２ｂが出力する調整位相信号Ｐａ２及びＰ２ｂが供給される。これに対して、第２実施形態では、位相調整回路１２ａ及び１２ｂはクロックツリー１３の内部に設けられ、クロックツリー１３には、ＰＬＬ１１が出力する位相信号Ｐ１が供給される。
【００４０】
第２実施形態のクロックツリー１３の第１例について説明する。図９は、第２実施形態の第１例のクロックツリー１３の回路図である。
【００４１】
図９に示すように、クロックツリー１３は、複数の駆動素子１３１〜１３７と、位相調整回路１２ａ及び１２ｂを備える。
【００４２】
位相調整回路１２ａ及び１２ｂは、それぞれ、位相比較器１４が出力する制御信号ＣＴａ及びＣＴｂに基づいて、駆動素子１３１の出力信号の位相を調整し、調整位相信号Ｐ２ａ及びＰ２ｂを生成する。駆動素子１３１は、位相信号Ｐ１をドライブし、位相調整回路１２ａ及び１２ｂに出力する。
【００４３】
駆動素子１３２〜１３４は、調整位相信号Ｐ２ａから第１クロック信号ＣＫａを生成する。駆動素子１３５〜１３７は、調整位相信号Ｐ２ｂから第２クロック信号ＣＫｂを生成する。実際には、駆動素子や配線による遅延が生じ、駆動素子１３２〜１３４と駆動素子１３５〜１３７との間に誤差が存在する。従って、第１クロック信号ＣＫａは、第２クロック信号ＣＫｂと異なる。
【００４４】
第２実施形態のクロックツリー１３の第２例について説明する。図１０は、第２実施形態の第２例のクロックツリー１３の回路図である。
【００４５】
図１０に示すように、クロックツリー１３は、複数の駆動素子１３１、１３２ａ及び１３２ｂ、１３３ａ〜１３３ｄ、１３４ａ〜１３４ｄ及び１３５ａ〜１３５ｄと、複数の位相調整回路１２ａ〜１２ｄとを備える。
【００４６】
駆動素子１３１は、ＰＬＬ１１が出力する位相信号Ｐ１を所定のクロックをドライブする。駆動素子１３２ａ及び１３２ｂは、それぞれ、駆動素子１３１の出力信号をドライブする。
【００４７】
位相調整回路１２ａ及び１２ｂは、それぞれ、位相比較器１４が出力する制御信号ＣＴａ及びＣＴｂに基づいて、駆動素子１３２ａの出力信号の位相を調整し、調整位相信号Ｐ２ａ及びＰ２ｂを生成する。駆動素子１３２ａの出力信号は、位相信号Ｐ１をドライブし、位相調整回路１２ａ及び１２ｂに入力される。
【００４８】
位相調整回路１２ｃ及び１２ｄは、それぞれ、位相比較器１４が出力する制御信号ＣＴｃ及びＣＴｄに基づいて、駆動素子１３２ｂの出力信号の位相を調整し、調整位相信号Ｐ２ｃ及びＰ２ｄを生成する。駆動素子１３２ｂの出力信号は、位相信号Ｐ１をドライブし、位相調整回路１２ｃ及び１２ｄに入力される。
【００４９】
第２実施形態によれば、位相調整回路１２は、クロックツリー１３内に設けられ、位相差ΔＰに応じて位相を調整しながら、クロック信号ＣＫを生成する。位相調整回路１２は、ＤＬＬ及びＰｈＩと比べて、回路規模の小さな駆動素子を備える。従って、位相調整回路１２をクロックツリー１３内に設けても、第１実施形態と同様の効果を奏することができる。
【００５０】
（第３実施形態）
第３実施形態について説明する。第３実施形態は、位相調整回路１２が、第１クロック信号ＣＫａ及び第２クロック信号ＣＫｂの位相差ΔＰの大きさに応じて、信号の位相を調整する例である。なお、上述の実施形態と同様の説明は省略する。
【００５１】
第３実施形態の位相比較器１４について説明する。図１１は、第３実施形態の位相比較器１４の回路図である。
【００５２】
図１１に示すように、位相比較器１４は、コンパレータ１４１と、制御信号メモリ１４２とを備える。
【００５３】
コンパレータ１４１は、第１クロック信号ＣＫａと第２クロック信号ＣＫｂとを比較し、第１クロック信号ＣＫａ及び第２クロック信号ＣＫｂの位相差ΔＰに応じた制御信号ＣＴａ及びＣＴｂを生成する。制御信号ＣＴａ及びＣＴｂは、それぞれ、複数の第１イネーブル信号ＥＮ１ａ及びＥＮ１ｂ、並びに複数の第２イネーブル信号ＥＮ２ａ及びＥＮ２ｂを含む。制御信号ＣＴａ及びＣＴｂは、位相調整回路１２ａ及び１２ｂへ出力されるとともに、制御信号メモリ１４２に記憶される。即ち、制御信号メモリ１４２には、直前に生成された制御信号ＣＴａ及びＣＴｂが記憶される。
【００５４】
第３実施形態の位相調整回路１２について説明する。図１２及び１３は、第３実施形態の位相調整回路１２の回路図である。図１４は、第１実施形態のクロストーク信号の説明図である。
【００５５】
図１２に示すように、位相調整回路１２は、調整用駆動素子１２０と、複数の第１駆動素子１２１ａ及び１２１ｂと、複数の第２駆動素子１２２ａ及び１２２ｂと、波形整形用駆動素子１２４とを備える。これらの駆動素子は、例えばトライステートバッファである。なお、調整用駆動素子１２０及び波形整形用駆動素子１２４は、第１実施形態と同様である。
【００５６】
複数の第１駆動素子１２１ａ及び１２１ｂには、それぞれ、第１イネーブル信号ＥＮ１ａ及びＥＮ１ｂが供給される。第１駆動素子１２１ａ及び１２１ｂは、それぞれ第１イネーブル信号ＥＮ１ａ及びＥＮ１ｂに“１”が設定されると、位相信号Ｐ１をドライブし、第１クロストーク信号ＸＴ１ａ及びＸＴ１ｂを生成する。第１駆動素子１２１ａ及び１２１ｂのドライブ能力は、調整用駆動素子１２０とほぼ同一である。第１クロストーク信号ＸＴ１ａ及びＸＴ１ｂは、それぞれ、配線Ｌ１ａ及びＬ１ｂ上を伝送される。配線Ｌ１ａは配線Ｌ０から距離Ｄ１ａだけ隔てて設けられ、配線Ｌ１ｂは配線Ｌ０から距離Ｄ１ｂだけ隔てて設けられる（図１３を参照）。調整信号Ｐ２−０は、第１クロストーク信号ＸＴ１ａ及びＸＴ１ｂのそれぞれから距離Ｄ１ａ及びＤ１ｂに応じた影響を受け、位相が早くなる。距離Ｄ１ａは距離Ｄ１ｂより短いので、第１クロストーク信号ＸＴ１ａが調整信号Ｐ２−０に与える影響は、第１クロストーク信号ＸＴ１ｂが調整信号Ｐ２−０に与える影響より大きい。
【００５７】
複数の第２駆動素子１２２ａ及び１２２ｂには、それぞれ、第２イネーブル信号ＥＮ２ａ及びＥＮ２ｂが供給される。第２駆動素子１２２ａ及び１２２ｂは、それぞれ第２イネーブル信号ＥＮ２ａ及びＥＮ２ｂに“１”が設定されると、位相信号Ｐ１をドライブし、且つ、位相信号Ｐ１の位相を反転させ、第２クロストーク信号ＸＴ２ａ及びＸＴ２ｂを生成する。第２駆動素子１２２ａ及び１２２ｂのドライブ能力は、調整用駆動素子１２０とほぼ同一である。第２クロストーク信号ＸＴ２ａ及びＸＴ２ｂは、それぞれ、配線Ｌ２ａ及びＬ２ｂ上を伝送される。配線Ｌ２ａは配線Ｌ０から距離Ｄ２ａだけ隔てて設けられ、配線Ｌ２ｂは配線Ｌ０から距離Ｄ２ｂだけ隔てて設けられる（図１３を参照）。調整信号Ｐ２−０は、第２クロストーク信号ＸＴ２ａ及びＸＴ２ｂのそれぞれから距離Ｄ２ａ及びＤ２ｂに応じた影響を受け、位相が遅くなる。距離Ｄ２ａは距離Ｄ２ｂより短いので、第２クロストーク信号ＸＴ２ａが調整信号Ｐ２−０に与える影響は、第２クロストーク信号ＸＴ２ｂが調整信号Ｐ２−０に与える影響より大きい。
【００５８】
図１４に示すように、調整信号Ｐ２−０は、位相信号Ｐ１と同じ矩形波形を有する。
【００５９】
第１クロストーク信号ＸＴ１ａ及びＸＴ１ｂは、それぞれ、調整信号Ｐ２−０と同じである。具体的には、第１クロストーク信号ＸＴ１ａ及びＸＴ１ｂは、それぞれ、立ち上がりタイミング、立ち下がりタイミング及び位相について、調整信号Ｐ２−０と同じである。即ち、第１駆動素子１２１ａ及び１２１ｂは、それぞれ、調整用駆動素子１２０とほぼ同一のドライブ能力で、調整信号Ｐ２−０に対する同相信号を生成する。但し、上記のとおり、距離Ｄ１ａは距離Ｄ１ｂより短いので、調整信号Ｐ２−０は、第１クロストーク信号ＸＴ１ａの影響を受けると位相が大きく早まり、第１クロストーク信号ＸＴ１ｂの影響を受けると位相が少し早まる。
【００６０】
第２クロストーク信号ＸＴ２及びＸＴ２ｂは、それぞれ、調整信号Ｐ２−０と異なる。具体的には、第２クロストーク信号ＸＴ２ａ及びＸＴ２の立ち上がりタイミングは、調整信号Ｐ２−０の立ち下がりタイミングと一致し、第２クロストーク信号ＸＴ２ａ及びＸＴ２ｂの立ち下がりタイミングは、調整信号Ｐ２−０の立ち上がりタイミングと一致する。第２クロストーク信号ＸＴ２ａ及びＸＴ２ｂの位相は、調整信号Ｐ２−０の位相と１８０°ずれている。即ち、第２駆動素子１２２ａ及び１２２ｂは、それぞれ、調整用駆動素子１２０とほぼ同一のドライブ能力で、調整信号Ｐ２−０に対する逆相信号を生成する。但し、上記のとおり、距離Ｄ２ａは距離Ｄ２ｂより短いので、調整信号Ｐ２−０は、第２クロストーク信号ＸＴ２ａの影響を受けると位相が大きく遅くなり、第２クロストーク信号ＸＴ２ｂの影響を受けると位相が少し遅くなる。
【００６１】
第３実施形態の位相比較器１４の動作について説明する。図１５〜１７は、第３実施形態の位相比較器１４の動作の説明図である。
【００６２】
はじめに、図１５の時刻Ｔ０（初期状態）では、コンパレータ１４１は、第１及び第２クロック信号ＣＫａ（ｔ０）及びＣＫｂ（ｔ０）が入力されると、第１及び第２クロック信号ＣＫａ（ｔ０）及びＣＫｂ（ｔ０）の位相差ΔＰ（ｔ０）に応じた制御信号ＣＴａ（ｔ０）及びＣＴｂ（ｔ０）を生成する。時刻Ｔ０の制御信号ＣＴａ（ｔ０）及びＣＴｂ（ｔ０）は、位相調整回路１２ａ及び１２ｂへ出力されるとともに、制御信号メモリ１４２へ転送される。これにより、制御信号メモリ１４２に時刻Ｔ０の制御信号ＣＴａ（ｔ０）及びＣＴｂ（ｔ０）が記憶される。なお、初期状態では、制御信号メモリ１４２は空なので、コンパレータ１４１は、制御信号メモリ１４２に記憶された情報を参照することなく、制御信号ＣＴａ（ｔ０）及びＣＴｂ（ｔ０）を生成する。
【００６３】
次に、図１６の時刻Ｔ１では、コンパレータ１４１は、第１及び第２クロック信号ＣＫａ（ｔ１）及びＣＫｂ（ｔ１）が入力されると、制御信号メモリ１４２に記憶された時刻Ｔ０の第１及び第２クロック信号ＣＫａ（ｔ０）及びＣＫｂ（ｔ０）を参照し、時刻Ｔ１の第１及び第２クロック信号ＣＫａ（ｔ１）及びＣＫｂ（ｔ１）の位相差ΔＰ（ｔ１）に応じた制御信号ＣＴａ（ｔ１）及びＣＴｂ（ｔ１）を生成する。このとき、図１７に示すように、時刻Ｔ０で第１イネーブル信号ＥＮ１ａのみが“１”であり、且つ、位相差ΔＰ（ｔ１）が正である場合、コンパレータ１４１は、時刻Ｔ１で第１イネーブル信号ＥＮ１ｂに“１”を設定し、時刻Ｔ０で第１イネーブル信号ＥＮ１ａ並びに第２イネーブル信号ＥＮ２ａ及びＥＮ２ｂに“０”を設定する。
【００６４】
上記のとおり、コンパレータ１４１は、時刻Ｔ０で第１イネーブル信号ＥＮ１ａに“１”を設定しても時刻Ｔ１で位相差ΔＰ（ｔ１）が残る場合（換言すると、第１クロストーク信号ＸＴ１ａが与える影響だけでは位相差ΔＰを十分に低減することができない場合）、時刻Ｔ１では、時刻Ｔ０とは異なる第１イネーブル信号ＥＮ１ｂに“１”を設定する。これにより、時刻Ｔ０とは異なる第１クロストーク信号ＸＴ１ｂが調整信号Ｐ２−０に影響を与える。また、上記のとおり、第１クロストーク信号ＸＴ１ｂが調整信号Ｐ２−０に与える影響は、第１クロストーク信号ＸＴ１ａが調整信号Ｐ２−０に与える影響より小さい。その結果、時刻Ｔ０では、調整信号Ｐ２−０の位相が大きく調整され、時刻Ｔ１では、調整信号Ｐ２−０の位相が微調整される。
【００６５】
なお、第３実施形態では、制御信号メモリ１４２には、制御信号ＣＴａ及びＣＴｂが全て記憶される例について説明したが、本発明の範囲はこれに限られるものではない。制御信号メモリ１４２には、“１”が設定されたイネーブル信号のみが記憶されても良い。即ち、制御信号メモリ１４２には、直前に調整信号Ｐ２−０に影響を与えたクロストーク信号を特定する情報が記憶される。
【００６６】
第３実施形態によれば、位相調整回路１２ａ及び１２ｂは、それぞれ、複数の第１駆動素子１２１ａ及び１２１ｂ並びに複数の第２駆動素子１２２ａ及び１２２ｂを備える。そして、位相比較器１４は、第１クロック信号ＣＫａと第２クロック信号ＣＫｂとの位相差に応じて、調整信号Ｐ２−０へ影響を与えるクロストーク信号を順次切り替えながら、調整位相信号Ｐ２を生成する。従って、第１実施形態と同様の効果に加えて、スキュー調整及び位相調整の精度を上述の実施形態より改善することができる。
【００６７】
なお、本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で構成要素を変形して具体化される。また、上述した実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明が形成可能である。例えば、上述した実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００６８】
１ メモリシステム
１０ 半導体装置
１１ ＰＬＬ
１２ａ，１２ｂ 位相調整回路
１２０ 調整用駆動素子
１２１，１２１ａ，１２１ｂ 第１駆動素子
１２２，１２２ａ，１２２ｂ 第２駆動素子
１２４ 波形整形用駆動素子
１３ａ 第１クロックツリー
１３ｂ 第２クロックツリー
１３１〜１３７ 駆動素子
１４ 位相比較器
１４１ コンパレータ
１４２ 制御信号メモリ
１５ａ，１５ｂ クロック同期回路
２０ メモリ
【技術分野】
【０００１】
本発明の実施形態は、位相調整回路及び半導体装置に関する。
【背景技術】
【０００２】
ＳＤＲＡＭ（Ｓｙｎｃｈｒｏｎｏｕｓ Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）等のパラレルインタフェースを備えたデバイスは、複数の信号がクロック信号やストローブ信号に同期して動作するため、ビット間のスキュー調整やクロックやストローブ信号とデータ信号間の位相調整が必要である。
【０００３】
スキュー調整及び位相調整は、一般に、ＳＰＩＣＥ（Ｓｉｍｕｌａｔｉｏｎ Ｐｒｏｇｒａｍ ｗｉｔｈ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ Ｅｍｐｈａｓｉｓ）等のシミュレーションソフトを用いて、設計段階で調整される。但し、実際の半導体回路では、製造プロセス、動作電圧及び動作温度に起因してビット間のスキューやクロックやストローブ信号とデータ信号間の位相が変動する。従って、半導体装置にスキュー調整及び位相調整を実現するモジュールを設ける必要がある。
【０００４】
一般に、スキューや位相の調整を実現するモジュールは、ＤＬＬ（Ｄｅｌａｙ Ｌｏｃｋ Ｌｏｏｐ）又はＰｈＩ（Ｐｈａｓｅ Ｉｎｔｅｒｐｏｌａｔｏｒ）である。しかしながら、ＤＬＬ及びＰｈＩは、何れも、回路規模が大きい。その結果、半導体装置の回路規模も大きくなる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２７８５５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明が解決しようとする課題は、回路規模を増やすことなく、スキュー調整及び位相調整を実現する半導体装置を提供することである。
【課題を解決するための手段】
【０００７】
本実施形態の位相調整回路は、第１クロック信号と第２クロック信号との位相差に応じて動作する。位相調整回路は、調整用駆動素子と、駆動素子とを備える。調整用駆動素子は、入力信号を駆動させ、調整信号を生成する。駆動素子は、第１クロック信号と第２クロック信号との間に位相差が生じた場合、調整信号と並行した同相又は逆相のクロストーク信号を生成する。
【図面の簡単な説明】
【０００８】
【図１】本実施形態のメモリシステム１のブロック図。
【図２】第１実施形態の半導体装置１０の回路図。
【図３】第１実施形態の第１及び第２クロックツリー１３ａ及び１３ｂ、並びにクロック同期回路１５ａ及び１５ｂの回路図。
【図４】第１実施形態の位相比較器１４の説明図。
【図５】第１実施形態の位相調整回路１２の回路図。
【図６】第１実施形態の位相調整回路１２の回路図。
【図７】第１実施形態のクロストーク信号の説明図。
【図８】第２実施形態の半導体装置１０の回路図。
【図９】第２実施形態の第１例のクロックツリー１３の回路図。
【図１０】第２実施形態の第２例のクロックツリー１３の回路図。
【図１１】第３実施形態の位相比較器１４の回路図。
【図１２】第３実施形態の第３実施形態の位相調整回路１２の回路図。
【図１３】第３実施形態の第３実施形態の位相調整回路１２の回路図。
【図１４】第３実施形態のクロストーク信号の説明図。
【図１５】第３実施形態の位相比較器１４の動作の説明図。
【図１６】第３実施形態の位相比較器１４の動作の説明図。
【図１７】第３実施形態の位相比較器１４の動作の説明図。
【発明を実施するための形態】
【０００９】
本実施形態について、図面を参照して説明する。
【００１０】
本実施形態のメモリシステム１について説明する。図１は、本実施形態のメモリシステム１のブロック図である。
【００１１】
図１に示すように、メモリシステム１は、半導体装置１０と、メモリ２０とを備える。半導体装置１０とメモリ２０との間のインタフェースは、パラレルインタフェースである。メモリ２０は、例えばＳＤＲＡＭである。
【００１２】
半導体装置１０は、メモリ２０を制御する物理層半導体回路である。具体的には、半導体装置１０は、データ信号ＤＱ０〜ＤＱ７及びデータストローブ信号ＤＱＳをメモリ２０へ出力する。データは、データ信号ＤＱ０〜ＤＱ７及びデータストローブ信号ＤＱＳに同期してメモリ２０に記憶される。
【００１３】
なお、本実施形態のデータ信号ＤＱの数は８個に限られない。また、半導体装置１０は、ＳＤＲＡＭ以外のメモリを制御しても良いし、複数のクロックに同期して動作するメモリ以外のデバイスを制御しても良い。
【００１４】
以下、半導体装置１０の実施形態について説明する。
【００１５】
（第１実施形態）
第１実施形態について説明する。第１実施形態は、複数のクロック信号の位相差に応じたクロストーク信号を用いて、クロックツリーの入力信号のスキュー調整及び位相調整を実現する例である。
【００１６】
第１実施形態の半導体装置１０について説明する。図２は、第１実施形態の半導体装置１０の回路図である。図３は、第１実施形態の第１及び第２クロックツリー１３ａ及び１３ｂ、並びにクロック同期回路１５ａ及び１５ｂの回路図である。図４は、第１実施形態の位相比較器１４の説明図である。
【００１７】
図２に示すように、半導体装置１０は、位相同期回路（ＰＬＬ：Ｐｈａｓｅ Ｌｏｏｋ Ｌｏｏｐ）１１ａ及び１１ｂと、位相調整回路１２ａ及び１２ｂと、第１クロックツリー１３ａと、第２クロックツリー１３ｂと、位相比較器１４と、クロック同期回路１５ａ及び１５ｂとを備える。
【００１８】
ＰＬＬ１１ａ及び１１ｂは、それぞれ、参照信号ＲＥＦの位相と同一の位相を有する位相信号Ｐ１ａ及びＰ１ｂを生成する。位相信号Ｐ１ａ及びＰ１ｂは、位相調整の対象となる信号である。
【００１９】
位相調整回路１２ａ及び１２ｂは、それぞれ、位相比較器１４が出力する制御信号ＣＴａ及びＣＴｂに基づいて、位相信号Ｐ１ａ及びＰ１ｂの位相を調整し、調整位相信号Ｐ２ａ及びＰ２ｂを生成し、生成した調整位相信号Ｐ２ａ及びＰ２ｂを第１クロックツリー１３ａ及び第２クロックツリー１３ｂへ出力する。
【００２０】
第１クロックツリー１３ａは、調整位相信号Ｐ２ａから第１クロック信号ＣＫａを生成する。第２クロックツリー１３ｂは、調整位相信号Ｐ２ｂから第２クロック信号ＣＫｂを生成する。第１クロックツリー１３ａのクロックツリーシステムは、第２クロックツリー１３ｂのクロックツリーシステムと異なる。従って、第１クロック信号ＣＫａは、第２クロック信号ＣＫｂと異なる。図３に示すように、第１及び第２クロックツリー１３ａ及び１３ｂは、それぞれ、複数の駆動素子１３１〜１３７を備える。
【００２１】
位相比較器１４は、第１クロック信号ＣＫａと第２クロック信号ＣＫｂとを比較し、第１クロック信号ＣＫａ及び第２クロック信号ＣＫｂの位相差ΔＰに応じた制御信号ＣＴａ及びＣＴｂを生成する。より具体的には、位相比較器１４は、一方の制御信号ＣＴａを固定し、他方の制御信号ＣＴｂを位相差ΔＰに応じて生成する。固定される制御信号ＣＴａは、位相差ΔＰに応じて生成される制御信号ＣＴｂの基準となる信号である。制御信号ＣＴａ及びＣＴｂは、それぞれ、後述する第１及び第２イネーブル信号ＥＮ１及びＥＮ２を含む。
【００２２】
図４に示すように、位相差ΔＰが正の値の場合（即ち、第１クロック信号ＣＫａの位相が第２クロック信号ＣＫｂの位相より進んでいる場合）、第１イネーブル信号ＥＮ１に“１”が設定され、第２イネーブル信号ＥＮ２に“０”が設定される。また、位相差ΔＰが０の場合（即ち、第１クロック信号ＣＫａの位相と第２クロック信号ＣＫｂの位相が等しい場合）、第１及び第２イネーブル信号ＥＮ１に“０”が設定される。位相差ΔＰが負の値の場合（即ち、第１クロック信号ＣＫａの位相が第２クロック信号ＣＫｂの位相より遅れている場合）、第１イネーブル信号ＥＮ１に“０”が設定され、第２イネーブル信号ＥＮ２に“１”が設定される。第１及び第２イネーブル信号ＥＮ１及びＥＮ２では、“１”がイネーブルを意味し、“０”がディスエーブルを意味する。
【００２３】
第１クロック同期回路１５ａは、複数の第１クロック信号ＣＫａに同期する。第２クロック同期回路１５ｂは、複数の第２クロック信号ＣＫｂに同期する。図３に示すように、第１及び第２クロック同期回路１５ａ及び１５ｂは、それぞれ、複数の第１及び第２クロック信号ＣＫａ及びＣＫｂを同期する同期部１５１〜１５３を備える。
【００２４】
第１実施形態の位相調整回路１２ａ及び１２ｂについて説明する。図５及び６は、第１実施形態の位相調整回路１２ａ及び１２ｂの回路図である。図７は、第１実施形態のクロストーク信号の説明図である。
【００２５】
図５に示すように、位相調整回路１２ａ及び１２ｂは、調整用駆動素子１２０と、第１駆動素子１２１と、第２駆動素子１２２と、波形整形用駆動素子１２４とを備える。これらの駆動素子は、例えばトライステートバッファである。
【００２６】
調整用駆動素子１２０には、常に、イネーブルを意味する“１”が設定されたイネーブル信号ＥＮ０が供給される。調整用駆動素子１２０は、位相信号Ｐ１をドライブし、調整信号Ｐ２−０を生成する。調整信号Ｐ２−０は、配線Ｌ０上を伝送され、波形整形用駆動素子１２４へ供給される。
【００２７】
第１駆動素子１２１には、第１イネーブル信号ＥＮ１が供給される。第１駆動素子１２１は、第１イネーブル信号ＥＮ１に“１”が設定されると、位相信号Ｐ１をドライブし、調整信号Ｐ２−０と同相の第１クロストーク信号ＸＴ１を出力する。第１駆動素子１２１のドライブ能力は、調整用駆動素子１２０とほぼ同一である。第１クロストーク信号ＸＴ１は、配線Ｌ１上を伝送される。配線Ｌ１は、配線Ｌ０から距離Ｄ１だけ隔てて設けられる（図６を参照）。調整信号Ｐ２−０は、第１クロストーク信号ＸＴ１から距離Ｄ１に応じた影響を受け、位相が早くなる。
【００２８】
第２駆動素子１２２には、第２イネーブル信号ＥＮ２が供給される。第２駆動素子１２２は、第２イネーブル信号ＥＮ２に“１”が設定されると、位相信号Ｐ１をドライブし、且つ、位相信号Ｐ１の位相を反転させ、調整信号Ｐ２−０と逆相の第２クロストーク信号ＸＴ２を出力する。第２駆動素子１２２のドライブ能力は、調整用駆動素子１２０とほぼ同一である。第２クロストーク信号ＸＴ２は、配線Ｌ２上を伝送される。配線Ｌ２は、配線Ｌ０から距離Ｄ２だけ隔てて設けられる（図６を参照）。調整信号Ｐ２−０は、第２クロストーク信号ＸＴ２から距離Ｄ２に応じた影響を受け、位相が遅くなる。
【００２９】
即ち、第１及び第２駆動素子１２１及び１２２は、第１クロック信号ＣＫａと第２クロック信号ＣＫｂとの間に位相差が生じた場合、調整信号Ｐ２−０と並行した同相及び／又は逆相の第１及び第２クロストーク信号ＸＴ１及びＸＴ２を生成する。
【００３０】
波形整形用駆動素子１２４は、第１又は第２クロストーク信号ＸＴ１又はＸＴ２の影響を受けて位相がずれた調整信号Ｐ２−０の波形を整形し、位相調整信号Ｐ２を出力する。なお、波形整形用駆動素子１２４は、省略可能である。この場合の位相調整信号Ｐ２は、第１又は第２クロストーク信号ＸＴ１又はＸＴ２の影響により位相信号Ｐ１とは位相がずれた調整信号Ｐ２−０である。
【００３１】
図７に示すように、調整信号Ｐ２−０は、位相信号Ｐ１と同じ矩形波形を有する。
【００３２】
第１クロストーク信号ＸＴ１は、調整信号Ｐ２−０と同じである。具体的には、第１クロストーク信号ＸＴ１は、立ち上がりタイミング、立ち下がりタイミング及び位相について、調整信号Ｐ２−０と同じである。即ち、第１駆動素子１２１は、調整用駆動素子１２０とほぼ同一のドライブ能力で、調整信号Ｐ２−０に対する同相信号を生成する。
【００３３】
第２クロストーク信号ＸＴ２は、調整信号Ｐ２−０と異なる。具体的には、第２クロストーク信号ＸＴ２の立ち上がりタイミングは、調整信号Ｐ２−０の立ち下がりタイミングと一致し、第２クロストーク信号ＸＴ２の立ち下がりタイミングは、調整信号Ｐ２−０の立ち上がりタイミングと一致する。すなわち、第２クロストーク信号ＸＴ２の位相は、調整信号Ｐ２−０の位相と１８０°ずれている。即ち、第２駆動素子１２２は、調整用駆動素子１２０とほぼ同一のドライブ能力を備え、調整信号Ｐ２−０に対する逆相信号を生成する。
【００３４】
上記のとおり、第１駆動素子１２１は、第１イネーブル信号ＥＮ１に“１”が設定されたときに、第１クロストーク信号ＸＴ１を生成する。一方、第２駆動素子１２２は、第２イネーブル信号ＥＮ２に“１”が設定されたときに、第２クロストーク信号ＸＴ２を生成する。調整信号Ｐ２−０は、第１クロストーク信号ＸＴ１の影響を受けると位相が早くなり、第２クロストーク信号ＸＴ２の影響を受けると位相が遅くなる。即ち、第１及び第２駆動素子１２１及び１２２は、第１クロック信号ＣＫａ及び第２クロック信号ＣＫｂの位相差ΔＰに応じて、調整信号Ｐ２−０のタイミングを変える。なお、半導体装置１０上では、インダクタ成分に比べて、キャパシタンス成分が十分に大きいので、第１クロストーク信号ＸＴ１及び第２クロストーク信号ＸＴ２により位相の変位が生じる。なお、第１駆動素子１２１及び第２駆動素子１２２は、第１及び第２イネーブル信号ＥＮ１、ＥＮ２に“０”が設定された場合は出力がＨｉ−Ｚ（ハイインピーダンス）状態になる。第１イネーブル信号ＥＮ１と第２イネーブル信号ＥＮ２は同時に“１”になることはなく、どちらか一方が“１”になった場合は他方が“０”となる。従って、第１クロストーク信号ＸＴ１と第２クロストーク信号ＸＴ２が同時に出力されることはない。
【００３５】
第１実施形態によれば、位相調整回路１２ａ及び１２ｂは、それぞれ、位相差ΔＰに応じて位相を調整しながら、第１クロック信号ＣＫａ及び第２クロック信号ＣＫｂを生成する。位相調整回路１２ａ及び１２ｂは、ＤＬＬ及びＰｈＩと比べて、回路規模の小さな駆動素子を備える。従って、回路規模を増やすことなく、スキュー調整及び位相調整を実現することができる。
【００３６】
（第２実施形態）
第２実施形態について説明する。第２実施形態は、位相調整回路１２ａ及び１２ｂがクロックツリー１３内に設けられる例である。なお、上述の実施形態と同様の説明は省略する。
【００３７】
第２実施形態の半導体装置１０について説明する。図８は、第２実施形態の半導体装置１０の回路図である。
【００３８】
図８に示すように、半導体装置１０は、ＰＬＬ１１と、クロックツリー１３と、位相比較器１４と、クロック同期回路１５とを備える。ＰＬＬ１１、位相比較器１４及びクロック同期回路１５は、第１実施形態と同様である。
【００３９】
クロックツリー１３は、位相信号Ｐ１から第１及び第２クロック信号ＣＫａ及びＣＫｂを生成する。第１実施形態では、位相調整回路１２ａ及び１２ｂはクロックツリー１３ａ及び１３ｂの外部に設けられ、クロックツリー１３ａ及び１３ｂには、それぞれ、位相調整回路１２ａ及び１２ｂが出力する調整位相信号Ｐａ２及びＰ２ｂが供給される。これに対して、第２実施形態では、位相調整回路１２ａ及び１２ｂはクロックツリー１３の内部に設けられ、クロックツリー１３には、ＰＬＬ１１が出力する位相信号Ｐ１が供給される。
【００４０】
第２実施形態のクロックツリー１３の第１例について説明する。図９は、第２実施形態の第１例のクロックツリー１３の回路図である。
【００４１】
図９に示すように、クロックツリー１３は、複数の駆動素子１３１〜１３７と、位相調整回路１２ａ及び１２ｂを備える。
【００４２】
位相調整回路１２ａ及び１２ｂは、それぞれ、位相比較器１４が出力する制御信号ＣＴａ及びＣＴｂに基づいて、駆動素子１３１の出力信号の位相を調整し、調整位相信号Ｐ２ａ及びＰ２ｂを生成する。駆動素子１３１は、位相信号Ｐ１をドライブし、位相調整回路１２ａ及び１２ｂに出力する。
【００４３】
駆動素子１３２〜１３４は、調整位相信号Ｐ２ａから第１クロック信号ＣＫａを生成する。駆動素子１３５〜１３７は、調整位相信号Ｐ２ｂから第２クロック信号ＣＫｂを生成する。実際には、駆動素子や配線による遅延が生じ、駆動素子１３２〜１３４と駆動素子１３５〜１３７との間に誤差が存在する。従って、第１クロック信号ＣＫａは、第２クロック信号ＣＫｂと異なる。
【００４４】
第２実施形態のクロックツリー１３の第２例について説明する。図１０は、第２実施形態の第２例のクロックツリー１３の回路図である。
【００４５】
図１０に示すように、クロックツリー１３は、複数の駆動素子１３１、１３２ａ及び１３２ｂ、１３３ａ〜１３３ｄ、１３４ａ〜１３４ｄ及び１３５ａ〜１３５ｄと、複数の位相調整回路１２ａ〜１２ｄとを備える。
【００４６】
駆動素子１３１は、ＰＬＬ１１が出力する位相信号Ｐ１を所定のクロックをドライブする。駆動素子１３２ａ及び１３２ｂは、それぞれ、駆動素子１３１の出力信号をドライブする。
【００４７】
位相調整回路１２ａ及び１２ｂは、それぞれ、位相比較器１４が出力する制御信号ＣＴａ及びＣＴｂに基づいて、駆動素子１３２ａの出力信号の位相を調整し、調整位相信号Ｐ２ａ及びＰ２ｂを生成する。駆動素子１３２ａの出力信号は、位相信号Ｐ１をドライブし、位相調整回路１２ａ及び１２ｂに入力される。
【００４８】
位相調整回路１２ｃ及び１２ｄは、それぞれ、位相比較器１４が出力する制御信号ＣＴｃ及びＣＴｄに基づいて、駆動素子１３２ｂの出力信号の位相を調整し、調整位相信号Ｐ２ｃ及びＰ２ｄを生成する。駆動素子１３２ｂの出力信号は、位相信号Ｐ１をドライブし、位相調整回路１２ｃ及び１２ｄに入力される。
【００４９】
第２実施形態によれば、位相調整回路１２は、クロックツリー１３内に設けられ、位相差ΔＰに応じて位相を調整しながら、クロック信号ＣＫを生成する。位相調整回路１２は、ＤＬＬ及びＰｈＩと比べて、回路規模の小さな駆動素子を備える。従って、位相調整回路１２をクロックツリー１３内に設けても、第１実施形態と同様の効果を奏することができる。
【００５０】
（第３実施形態）
第３実施形態について説明する。第３実施形態は、位相調整回路１２が、第１クロック信号ＣＫａ及び第２クロック信号ＣＫｂの位相差ΔＰの大きさに応じて、信号の位相を調整する例である。なお、上述の実施形態と同様の説明は省略する。
【００５１】
第３実施形態の位相比較器１４について説明する。図１１は、第３実施形態の位相比較器１４の回路図である。
【００５２】
図１１に示すように、位相比較器１４は、コンパレータ１４１と、制御信号メモリ１４２とを備える。
【００５３】
コンパレータ１４１は、第１クロック信号ＣＫａと第２クロック信号ＣＫｂとを比較し、第１クロック信号ＣＫａ及び第２クロック信号ＣＫｂの位相差ΔＰに応じた制御信号ＣＴａ及びＣＴｂを生成する。制御信号ＣＴａ及びＣＴｂは、それぞれ、複数の第１イネーブル信号ＥＮ１ａ及びＥＮ１ｂ、並びに複数の第２イネーブル信号ＥＮ２ａ及びＥＮ２ｂを含む。制御信号ＣＴａ及びＣＴｂは、位相調整回路１２ａ及び１２ｂへ出力されるとともに、制御信号メモリ１４２に記憶される。即ち、制御信号メモリ１４２には、直前に生成された制御信号ＣＴａ及びＣＴｂが記憶される。
【００５４】
第３実施形態の位相調整回路１２について説明する。図１２及び１３は、第３実施形態の位相調整回路１２の回路図である。図１４は、第１実施形態のクロストーク信号の説明図である。
【００５５】
図１２に示すように、位相調整回路１２は、調整用駆動素子１２０と、複数の第１駆動素子１２１ａ及び１２１ｂと、複数の第２駆動素子１２２ａ及び１２２ｂと、波形整形用駆動素子１２４とを備える。これらの駆動素子は、例えばトライステートバッファである。なお、調整用駆動素子１２０及び波形整形用駆動素子１２４は、第１実施形態と同様である。
【００５６】
複数の第１駆動素子１２１ａ及び１２１ｂには、それぞれ、第１イネーブル信号ＥＮ１ａ及びＥＮ１ｂが供給される。第１駆動素子１２１ａ及び１２１ｂは、それぞれ第１イネーブル信号ＥＮ１ａ及びＥＮ１ｂに“１”が設定されると、位相信号Ｐ１をドライブし、第１クロストーク信号ＸＴ１ａ及びＸＴ１ｂを生成する。第１駆動素子１２１ａ及び１２１ｂのドライブ能力は、調整用駆動素子１２０とほぼ同一である。第１クロストーク信号ＸＴ１ａ及びＸＴ１ｂは、それぞれ、配線Ｌ１ａ及びＬ１ｂ上を伝送される。配線Ｌ１ａは配線Ｌ０から距離Ｄ１ａだけ隔てて設けられ、配線Ｌ１ｂは配線Ｌ０から距離Ｄ１ｂだけ隔てて設けられる（図１３を参照）。調整信号Ｐ２−０は、第１クロストーク信号ＸＴ１ａ及びＸＴ１ｂのそれぞれから距離Ｄ１ａ及びＤ１ｂに応じた影響を受け、位相が早くなる。距離Ｄ１ａは距離Ｄ１ｂより短いので、第１クロストーク信号ＸＴ１ａが調整信号Ｐ２−０に与える影響は、第１クロストーク信号ＸＴ１ｂが調整信号Ｐ２−０に与える影響より大きい。
【００５７】
複数の第２駆動素子１２２ａ及び１２２ｂには、それぞれ、第２イネーブル信号ＥＮ２ａ及びＥＮ２ｂが供給される。第２駆動素子１２２ａ及び１２２ｂは、それぞれ第２イネーブル信号ＥＮ２ａ及びＥＮ２ｂに“１”が設定されると、位相信号Ｐ１をドライブし、且つ、位相信号Ｐ１の位相を反転させ、第２クロストーク信号ＸＴ２ａ及びＸＴ２ｂを生成する。第２駆動素子１２２ａ及び１２２ｂのドライブ能力は、調整用駆動素子１２０とほぼ同一である。第２クロストーク信号ＸＴ２ａ及びＸＴ２ｂは、それぞれ、配線Ｌ２ａ及びＬ２ｂ上を伝送される。配線Ｌ２ａは配線Ｌ０から距離Ｄ２ａだけ隔てて設けられ、配線Ｌ２ｂは配線Ｌ０から距離Ｄ２ｂだけ隔てて設けられる（図１３を参照）。調整信号Ｐ２−０は、第２クロストーク信号ＸＴ２ａ及びＸＴ２ｂのそれぞれから距離Ｄ２ａ及びＤ２ｂに応じた影響を受け、位相が遅くなる。距離Ｄ２ａは距離Ｄ２ｂより短いので、第２クロストーク信号ＸＴ２ａが調整信号Ｐ２−０に与える影響は、第２クロストーク信号ＸＴ２ｂが調整信号Ｐ２−０に与える影響より大きい。
【００５８】
図１４に示すように、調整信号Ｐ２−０は、位相信号Ｐ１と同じ矩形波形を有する。
【００５９】
第１クロストーク信号ＸＴ１ａ及びＸＴ１ｂは、それぞれ、調整信号Ｐ２−０と同じである。具体的には、第１クロストーク信号ＸＴ１ａ及びＸＴ１ｂは、それぞれ、立ち上がりタイミング、立ち下がりタイミング及び位相について、調整信号Ｐ２−０と同じである。即ち、第１駆動素子１２１ａ及び１２１ｂは、それぞれ、調整用駆動素子１２０とほぼ同一のドライブ能力で、調整信号Ｐ２−０に対する同相信号を生成する。但し、上記のとおり、距離Ｄ１ａは距離Ｄ１ｂより短いので、調整信号Ｐ２−０は、第１クロストーク信号ＸＴ１ａの影響を受けると位相が大きく早まり、第１クロストーク信号ＸＴ１ｂの影響を受けると位相が少し早まる。
【００６０】
第２クロストーク信号ＸＴ２及びＸＴ２ｂは、それぞれ、調整信号Ｐ２−０と異なる。具体的には、第２クロストーク信号ＸＴ２ａ及びＸＴ２の立ち上がりタイミングは、調整信号Ｐ２−０の立ち下がりタイミングと一致し、第２クロストーク信号ＸＴ２ａ及びＸＴ２ｂの立ち下がりタイミングは、調整信号Ｐ２−０の立ち上がりタイミングと一致する。第２クロストーク信号ＸＴ２ａ及びＸＴ２ｂの位相は、調整信号Ｐ２−０の位相と１８０°ずれている。即ち、第２駆動素子１２２ａ及び１２２ｂは、それぞれ、調整用駆動素子１２０とほぼ同一のドライブ能力で、調整信号Ｐ２−０に対する逆相信号を生成する。但し、上記のとおり、距離Ｄ２ａは距離Ｄ２ｂより短いので、調整信号Ｐ２−０は、第２クロストーク信号ＸＴ２ａの影響を受けると位相が大きく遅くなり、第２クロストーク信号ＸＴ２ｂの影響を受けると位相が少し遅くなる。
【００６１】
第３実施形態の位相比較器１４の動作について説明する。図１５〜１７は、第３実施形態の位相比較器１４の動作の説明図である。
【００６２】
はじめに、図１５の時刻Ｔ０（初期状態）では、コンパレータ１４１は、第１及び第２クロック信号ＣＫａ（ｔ０）及びＣＫｂ（ｔ０）が入力されると、第１及び第２クロック信号ＣＫａ（ｔ０）及びＣＫｂ（ｔ０）の位相差ΔＰ（ｔ０）に応じた制御信号ＣＴａ（ｔ０）及びＣＴｂ（ｔ０）を生成する。時刻Ｔ０の制御信号ＣＴａ（ｔ０）及びＣＴｂ（ｔ０）は、位相調整回路１２ａ及び１２ｂへ出力されるとともに、制御信号メモリ１４２へ転送される。これにより、制御信号メモリ１４２に時刻Ｔ０の制御信号ＣＴａ（ｔ０）及びＣＴｂ（ｔ０）が記憶される。なお、初期状態では、制御信号メモリ１４２は空なので、コンパレータ１４１は、制御信号メモリ１４２に記憶された情報を参照することなく、制御信号ＣＴａ（ｔ０）及びＣＴｂ（ｔ０）を生成する。
【００６３】
次に、図１６の時刻Ｔ１では、コンパレータ１４１は、第１及び第２クロック信号ＣＫａ（ｔ１）及びＣＫｂ（ｔ１）が入力されると、制御信号メモリ１４２に記憶された時刻Ｔ０の第１及び第２クロック信号ＣＫａ（ｔ０）及びＣＫｂ（ｔ０）を参照し、時刻Ｔ１の第１及び第２クロック信号ＣＫａ（ｔ１）及びＣＫｂ（ｔ１）の位相差ΔＰ（ｔ１）に応じた制御信号ＣＴａ（ｔ１）及びＣＴｂ（ｔ１）を生成する。このとき、図１７に示すように、時刻Ｔ０で第１イネーブル信号ＥＮ１ａのみが“１”であり、且つ、位相差ΔＰ（ｔ１）が正である場合、コンパレータ１４１は、時刻Ｔ１で第１イネーブル信号ＥＮ１ｂに“１”を設定し、時刻Ｔ０で第１イネーブル信号ＥＮ１ａ並びに第２イネーブル信号ＥＮ２ａ及びＥＮ２ｂに“０”を設定する。
【００６４】
上記のとおり、コンパレータ１４１は、時刻Ｔ０で第１イネーブル信号ＥＮ１ａに“１”を設定しても時刻Ｔ１で位相差ΔＰ（ｔ１）が残る場合（換言すると、第１クロストーク信号ＸＴ１ａが与える影響だけでは位相差ΔＰを十分に低減することができない場合）、時刻Ｔ１では、時刻Ｔ０とは異なる第１イネーブル信号ＥＮ１ｂに“１”を設定する。これにより、時刻Ｔ０とは異なる第１クロストーク信号ＸＴ１ｂが調整信号Ｐ２−０に影響を与える。また、上記のとおり、第１クロストーク信号ＸＴ１ｂが調整信号Ｐ２−０に与える影響は、第１クロストーク信号ＸＴ１ａが調整信号Ｐ２−０に与える影響より小さい。その結果、時刻Ｔ０では、調整信号Ｐ２−０の位相が大きく調整され、時刻Ｔ１では、調整信号Ｐ２−０の位相が微調整される。
【００６５】
なお、第３実施形態では、制御信号メモリ１４２には、制御信号ＣＴａ及びＣＴｂが全て記憶される例について説明したが、本発明の範囲はこれに限られるものではない。制御信号メモリ１４２には、“１”が設定されたイネーブル信号のみが記憶されても良い。即ち、制御信号メモリ１４２には、直前に調整信号Ｐ２−０に影響を与えたクロストーク信号を特定する情報が記憶される。
【００６６】
第３実施形態によれば、位相調整回路１２ａ及び１２ｂは、それぞれ、複数の第１駆動素子１２１ａ及び１２１ｂ並びに複数の第２駆動素子１２２ａ及び１２２ｂを備える。そして、位相比較器１４は、第１クロック信号ＣＫａと第２クロック信号ＣＫｂとの位相差に応じて、調整信号Ｐ２−０へ影響を与えるクロストーク信号を順次切り替えながら、調整位相信号Ｐ２を生成する。従って、第１実施形態と同様の効果に加えて、スキュー調整及び位相調整の精度を上述の実施形態より改善することができる。
【００６７】
なお、本発明は、上述した実施形態に限定されるものではなく、その要旨を逸脱しない範囲で構成要素を変形して具体化される。また、上述した実施形態に開示されている複数の構成要素の適宜な組み合わせにより、種々の発明が形成可能である。例えば、上述した実施形態に示される全構成要素から幾つかの構成要素を削除してもよい。さらに、異なる実施形態にわたる構成要素を適宜組み合わせてもよい。
【符号の説明】
【００６８】
１ メモリシステム
１０ 半導体装置
１１ ＰＬＬ
１２ａ，１２ｂ 位相調整回路
１２０ 調整用駆動素子
１２１，１２１ａ，１２１ｂ 第１駆動素子
１２２，１２２ａ，１２２ｂ 第２駆動素子
１２４ 波形整形用駆動素子
１３ａ 第１クロックツリー
１３ｂ 第２クロックツリー
１３１〜１３７ 駆動素子
１４ 位相比較器
１４１ コンパレータ
１４２ 制御信号メモリ
１５ａ，１５ｂ クロック同期回路
２０ メモリ
【特許請求の範囲】
【請求項１】
第１クロック信号と第２クロック信号との位相差に応じて動作する位相調整回路であって、
入力信号を駆動させ、調整信号を生成する調整用駆動素子と、
前記第１クロック信号と前記第２クロック信号との間に位相差が生じた場合、前記調整信号と並行した同相及び／又は逆相のクロストーク信号を生成する駆動素子と、
を備える位相調整回路。
【請求項２】
前記駆動素子は、
前記第１クロック信号の位相が前記第２クロック信号の位相より進んでいる場合、前記調整信号と並行した同相のクロストーク信号を生成する第１駆動素子と、
前記第１クロック信号の位相が前記第２クロック信号の位相より遅れている場合、前記調整信号と並行した逆相のクロストーク信号を生成する第２駆動素子と、を備えることを特徴とする請求項１に記載の位相調整回路。
【請求項３】
第１クロック信号及び第２クロック信号を生成する、クロックツリーと、
前記第１クロック信号と前記第２クロック信号との位相差に応じたイネーブル信号を出力する位相比較器と、
前記イネーブル信号に基づいて入力信号の位相を調整する、位相調整回路と、を備え、
前記位相調整回路は、
前記入力信号を駆動させ、調整信号を生成する、調整用駆動素子と、
前記第１クロック信号と前記第２クロック信号との間に位相差が生じた場合、前記調整信号と並行した同相及び／又は逆相のクロストーク信号を生成する、駆動素子と、
を備える半導体装置。
【請求項４】
前記駆動素子は、
前記第１クロック信号の位相が前記第２クロック信号の位相より進んでいる場合、前記調整信号と並行した同相のクロストーク信号を生成する第１駆動素子と、
前記第１クロック信号の位相が前記第２クロック信号の位相より遅れている場合、前記調整信号と並行した逆相のクロストーク信号を生成する第２駆動素子と、を備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記位相調整回路は、
前記調整用駆動素子からの距離がそれぞれ異なる複数の配線に接続された複数の前記第１駆動素子と、
前記調整用駆動素子からの距離がそれぞれ異なる複数の配線に接続された複数の前記第２駆動素子と、を備え、
前記位相比較器は、前記位相差に応じて前記第１クロストーク信号又は前記第２クロストーク信号を順次切り替える、請求項４に記載の半導体装置。
【請求項１】
第１クロック信号と第２クロック信号との位相差に応じて動作する位相調整回路であって、
入力信号を駆動させ、調整信号を生成する調整用駆動素子と、
前記第１クロック信号と前記第２クロック信号との間に位相差が生じた場合、前記調整信号と並行した同相及び／又は逆相のクロストーク信号を生成する駆動素子と、
を備える位相調整回路。
【請求項２】
前記駆動素子は、
前記第１クロック信号の位相が前記第２クロック信号の位相より進んでいる場合、前記調整信号と並行した同相のクロストーク信号を生成する第１駆動素子と、
前記第１クロック信号の位相が前記第２クロック信号の位相より遅れている場合、前記調整信号と並行した逆相のクロストーク信号を生成する第２駆動素子と、を備えることを特徴とする請求項１に記載の位相調整回路。
【請求項３】
第１クロック信号及び第２クロック信号を生成する、クロックツリーと、
前記第１クロック信号と前記第２クロック信号との位相差に応じたイネーブル信号を出力する位相比較器と、
前記イネーブル信号に基づいて入力信号の位相を調整する、位相調整回路と、を備え、
前記位相調整回路は、
前記入力信号を駆動させ、調整信号を生成する、調整用駆動素子と、
前記第１クロック信号と前記第２クロック信号との間に位相差が生じた場合、前記調整信号と並行した同相及び／又は逆相のクロストーク信号を生成する、駆動素子と、
を備える半導体装置。
【請求項４】
前記駆動素子は、
前記第１クロック信号の位相が前記第２クロック信号の位相より進んでいる場合、前記調整信号と並行した同相のクロストーク信号を生成する第１駆動素子と、
前記第１クロック信号の位相が前記第２クロック信号の位相より遅れている場合、前記調整信号と並行した逆相のクロストーク信号を生成する第２駆動素子と、を備えることを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記位相調整回路は、
前記調整用駆動素子からの距離がそれぞれ異なる複数の配線に接続された複数の前記第１駆動素子と、
前記調整用駆動素子からの距離がそれぞれ異なる複数の配線に接続された複数の前記第２駆動素子と、を備え、
前記位相比較器は、前記位相差に応じて前記第１クロストーク信号又は前記第２クロストーク信号を順次切り替える、請求項４に記載の半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【公開番号】特開２０１２−２０５１３５（Ｐ２０１２−２０５１３５Ａ）
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願番号】特願２０１１−６８６９８（Ｐ２０１１−６８６９８）
【出願日】平成２３年３月２５日（２０１１．３．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２４年１０月２２日（２０１２．１０．２２）
【国際特許分類】
【出願日】平成２３年３月２５日（２０１１．３．２５）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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