半導体集積回路装置
【課題】遅延を有する論理回路から検出した信号を直接利用して、その論理回路の電源電圧の制御を行うような機構が求められている。
【解決手段】本発明は、本発明は、論理回路と、前記論理回路の遅延の変化に応じた周波数の検出信号を出力する遅延特性検出回路と、前記検出信号に応じて抵抗値が変化する抵抗素子と、前記抵抗素子の抵抗値の変化に応じて参照電圧を出力する参照電圧生成回路と、前記参照電圧を前記論理回路及び遅延特性検出回路に出力する電圧供給回路とを有する半導体集積回路装置である。
【解決手段】本発明は、本発明は、論理回路と、前記論理回路の遅延の変化に応じた周波数の検出信号を出力する遅延特性検出回路と、前記検出信号に応じて抵抗値が変化する抵抗素子と、前記抵抗素子の抵抗値の変化に応じて参照電圧を出力する参照電圧生成回路と、前記参照電圧を前記論理回路及び遅延特性検出回路に出力する電圧供給回路とを有する半導体集積回路装置である。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関するものであり、特に電源電圧生成回路を含む半導体集積回路装置に関する。
【背景技術】
【０００２】
ＩＣやＬＳＩ等の半導体集積回路装置において、装置内にある論理回路は遅延時間のばらつきを有している。このため、例えば、フリップフロップ間の同相転送を行う場合、論理回路の最大遅延時間のパスと最小遅延時間のパスに対して正常動作を保障しなければならない。このように、回路の遅延時間のばらつきは、装置の設計上の制約となってしまう。また近年、半導体集積回路の製造プロセスの進歩に伴い、微細化された半導体の特性のばらつきが大きくなっている。このばらつきに伴い、遅延時間のばらつきも大きくなっており上記のような問題がますます深刻になっている。
【０００３】
このような、回路の遅延時間のばらつきを保障するための技術が、特許文献１に開示されている。図７に特許文献１の集積回路装置１の構成を示す。図７に示すように、集積回路１は、カウンタ２と、比較器３と、ラッチ回路４と、積分器５と、電圧制御回路６と、集積回路７と、出力トランジスタＱ８からなる。集積回路７はリング発振器９を有している。電圧制御回路６は、差動増幅器であり、トランジスタＱ１１〜Ｑ１３と、抵抗素子Ｒ１１、１２とを有している。また、抵抗素子Ｒ１２とトランジスタＱ１２間のノードが出力トランジスタＱ８のベースに接続されている。
【０００４】
集積回路装置１は、集積回路７の遅延をリング発振器９で検出する。その検出結果をカウンタ２と比較器３とで基準値と比較する。その比較結果を電圧制御回路６に送り、集積回路７に供給する電源電圧を変化させる。その電圧の変化により遅延時間を調整する。
【特許文献１】特開昭６０−１１１５２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１の技術では、遅延を検出するリング発振器９の出力を一旦カウンタ２に入れ、更にラッチ回路４や積分器５等で処理した後、集積回路７の電源電圧の制御を行っている。よって、特許分権１の技術では、遅延時間調整のための回路構成が非常に複雑になり、回路規模も大きい等の問題がある。よって、回路規模縮小のため、リング発振器９から検出した信号を直接利用して電源電圧の制御を行うような機構が求められている。
【課題を解決するための手段】
【０００６】
本発明は、論理回路と、前記論理回路の遅延の変化に応じた周波数の検出信号を出力する遅延特性検出回路と、前記検出信号に応じて抵抗値が変化する第１の抵抗素子と、前記抵抗素子の抵抗値の変化に応じて参照電圧を出力する参照電圧生成回路と、前記参照電圧を前記論理回路及び遅延特性検出回路に出力する電圧供給回路とを有する半導体集積回路装置である。
【０００７】
本発明によれば、論理回路の遅延の変化に応じて周波数が変化する検出信号を用いて第１の抵抗素子の抵抗値を変化させることができ、その抵抗値の変化により参照電圧を変化させることができる。
【発明の効果】
【０００８】
本発明によれば、論理回路の遅延制御のための回路の小型化が可能である。
【発明を実施するための最良の形態】
【０００９】
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。図１に本実施の形態にかかる半導体集積回路装置の構成の一例を示す。図１に示すように、半導体集積回路装置１００は、論理回路１１０と、アンプ１２０と、抵抗素子Ｒ１〜Ｒ３と、スイッチトキャパシタＳＣ１とを有する。論理回路１１０は内部にリングオシレータ１３０を有する。
【００１０】
抵抗素子Ｒ１とＲ２は、電源電圧端子ＶＤＤと接地電圧端子ＧＮＤ間に直列に接続されている。抵抗素子Ｒ１とＲ２は、ノードＡで接続されている。抵抗素子Ｒ３は、一方の端子がノードＡと接続され、他方の端子がスイッチトキャパシタＳＣ１に接続されている。この抵抗素子Ｒ３は、後述するスイッチトキャパシタＳＣ１の抵抗にオフセットを持たせている。但し、オフセットを入れる必要がなければ、この抵抗素子Ｒ３は削減してもかまわない。なお、ノードＡと接地電圧端子ＧＮＤ間に容量素子Ｃ２が接続されている。この容量素子Ｃ２は、アンプ１２０の入力端子に高周波信号成分が入らないようにするロウパスフィルタの役割を有している。
【００１１】
なお、便宜上、抵抗素子の記号「Ｒ１」等は抵抗素子名を示すと同時に、その抵抗素子の抵抗値を示すものとする。また、電源電圧端子ＶＤＤは、電源電圧ＶＤＤを供給し、接地電圧端子ＧＮＤは、接地電圧ＧＮＤを供給するものとする。
【００１２】
図２にスイッチトキャパシタＳＣ１の構成を示す。図２に示すように、スイッチトキャパシタＳＣ１は、ＰＭＯＳトランジスタＴｒ１と、ＮＭＯＳトランジスタＴｒ２と、容量素子Ｃ１とを有する。ＰＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２は、インバータを構成している。ＰＭＯＳトランジスタＴｒ１は、ソースが抵抗素子Ｒ３に接続され、ドレインがノードＢに接続される。ＮＭＯＳトランジスタＴｒ２は、ソースが接地電圧端子ＧＮＤに接続され、ドレインがノードＢに接続される。ＰＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２のゲートは、後述するリングオシレータ１３０からの出力信号Ｓｏｓｃが入力される。容量素子Ｃ１は、一方の端子がノードＢに接続され、他方の端子が接地電圧端子ＧＮＤに接続される。以後、ＰＭＯＳトランジスタＴｒ１のソースをスイッチトキャパシタＳＣ１のａ端子、ＰＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２のゲートをｂ端子、ＮＭＯＳトランジスタＴｒ２のソースをｃ端子とする。
【００１３】
アンプ１２０は、差動増幅器１４０と、出力トランジスタＴｒ３とを有する。差動増幅器１４０は、一方の入力端子がノードＡに接続され、他方の端子がノードＣに接続され、出力端子が出力トランジスタＴｒ３のベースに接続される。ここで、差動増幅器１４０は、通常知られている一般的な構成でかまわない。例えば、従来技術で説明した電圧制御回路６と同様な構成でよい。このような差動増幅器の動作等は公知であるため、説明は省略する。
【００１４】
出力トランジスタＴｒ３は、コレクタが電源電圧端子ＶＤＤに接続され、エミッタがノードＣに接続され、ベースが差動増幅器１４０の出力端子と接続される。このノードＣの電圧は、差動増幅器１４０にフィードバックしている。よって、差動増幅器１４０は、ノードＡとＣの電位と比較し、その比較結果により出力トランジスタＴｒ３の出力電圧Ｖｏｕｔを調整している。例えば、ノードＡの電圧が上昇すると出力電圧Ｖｏｕｔも上昇させ、電圧が降下すると出力電圧Ｖｏｕｔも降下させる。この出力電圧Ｖｏｕｔ、つまり、ノードＣの電圧は、論理回路１１０に供給される。
【００１５】
論理回路１１０は、電源供給ノードであるノードＣから供給される電圧Ｖｏｕｔで所定の論理動作を行う。上述したように論理回路１１０は、リングオシレータ１３０を有している。このリングオシレータ１３０の構成の一例を図３に示す。図３に示すように、リングオシレータ１３０は、奇数段のインバータＩｖ１〜Ｉｖｎを環状に接続している。よって、この環状の信号伝播経路上の回路の遅延時間に対応する周期で発振する。このリングオシレータ１３０もノードＣから供給される電圧Ｖｏｕｔで動作する。よって、リングオシレータ１３０は、ノードＣから供給される電圧Ｖｏｕｔに応じた発振周期の信号をスイッチトキャパシタＳＣ１に出力する。よって例えば、電圧Ｖｏｕｔが低下すると、リングオシレータ１３０を構成する組み合わせ回路群の遅延時間が大きくなり、発振周波数が低くなる。逆に電圧Ｖｏｕｔが上昇すると、リングオシレータ１３０を構成する組み合わせ回路群の遅延時間が小さくなり、発振周波数が高くなる。
【００１６】
ここで、リングオシレータ１３０は、所定の論理動作を行う論理回路１１０の内部に構成されている。このため、論理回路１１０の周囲温度、電源電圧等が共通にできる。また、製造工程における製造ばらつきも共通なため、論理回路１１０を構成する回路群の遅延ばらつきと同様の遅延ばらつきをリングオシレータ１３０も有する。よって、論理回路１１０の遅延時間と、その内部にあるリングオシレータ１３０の遅延時間とに強い相関関係が存在する。従って、リングオシレータ１３０の出力する信号Ｓｏｓｃの発振周波数をモニターすることで、論理回路１１０の遅延時間を間接的にモニターすることができる。
【００１７】
次に、本実施の形態にかかる半導体集積回路装置１００の動作について以下に説明する。まず、スイッチトキャパシタＳＣ１の動作について説明を行う。スイッチトキャパシタＳＣ１は、リングオシレータ１３０からの出力信号Ｓｏｓｃの周波数に比例して抵抗値が減少する可変抵抗として動作する。以下にその動作の説明を行う。ここで、リングオシレータ１３０の出力信号Ｓｏｓｃの周波数をｆｏｓｃ、容量素子Ｃ１の容量をＣｓｃ、端子ａの電圧をＶａとする。
【００１８】
まず、端子ｂに低電位レベルの信号が入力されるとＰＭＯＳトランジスタＴｒ１がオンとなり、ＮＭＯＳトランジスタＴｒ２がオフとなる。よって、ノードＢに接続されている容量素子Ｃ１の他方の端子に電圧Ｖａが供給される。このため、容量素子Ｃ１は、電圧Ｖａに応じた電荷が充電される。逆に、端子ｂに高電位レベルの信号が入力されるとＰＭＯＳトランジスタＴｒ１がオフとなり、ＮＭＯＳトランジスタＴｒ２がオンとなる。よって、ノードＢに接続されている容量素子Ｃ１の他方の端子に接地電圧ＧＮＤが供給される。このため、容量素子Ｃ１は放電される。このように、リングオシレータ１３０の出力信号Ｓｏｓｃが端子ｂに入力されると、出力信号Ｓｏｓｃに応じてＰＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２のそれぞれが、交互にオン、オフを繰り返す。これにより、容量素子Ｃ１も充放電を繰り返すことになる。ここで、容量素子Ｃ１が上述したＰＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２のオン、オフにより完全に充放電されるとすると、Ｃｓｃ×Ｖａの電荷がスイッチトキャパシタＳＣ１の端子ａから端子ｃに流れる。この動作は、１秒間当たり、ｆｏｓｃ回繰り返される。よって、スイッチトキャパシタＳＣ１に１秒間にｆｏｓｃ×Ｃｓｃ×Ｖａの電荷が流れることになる。これは、スイッチトキャパシタＳＣ１にｆｏｓｃ×Ｃｓｃ×Ｖａ［Ａ］の電流が流れるのと同じになる。従って、このスイッチトキャパシタＳＣ１は、以下の式（１）に示す抵抗値を有する抵抗素子とみなすことができる。
【数１】
【００１９】
次に、スイッチトキャパシタＳＣ１の抵抗値Ｒｓｃを用いて、ノードＡの電圧Ｖｒｅｆを求める。まず、抵抗素子Ｒ３とスイッチトキャパシタＳＣ１の抵抗Ｒｓｃとの合成抵抗Ｒ３＋Ｒｓｃが、抵抗素子Ｒ２と並列関係にある。更に、これら抵抗素子Ｒ２、Ｒ３、Ｒｓｃの合成抵抗が、電源電圧ＶＤＤ−接地電圧間に抵抗素子Ｒ１と直列に接続されている。よって、ノードＡの電圧Ｖｒｅｆは、電源電圧ＶＤＤを、抵抗素子Ｒ１と抵抗素子Ｒ２、Ｒ３、Ｒｓｃの合成抵抗とで分圧した電圧となる。以下の式（２）にノードＡの電圧Ｖｒｅｆを示す。
【数２】
式（２）に式（１）を代入すると、式（３）となる。
【数３】
この式（３）において、抵抗値Ｒ１〜Ｒ３、容量Ｃｓｃ、電源電圧ＶＤＤは固定値である。よって、変数である周波数ｆｏｓｃが高くなるにつれノードＡの電圧Ｖｒｅｆが減少することがわかる。反対に周波数ｆｏｓｃが低くなるにつれノードＡの電圧Ｖｒｅｆが増加する。このような電圧Ｖｒｅｆが差動増幅器１４０の一方の入力端子に入力される。よって、これに合わせ、アンプ１２０の出力電圧であるノードＣの電圧Ｖｏｕｔも変化する。
【００２０】
ここで、上述したように、リングオシレータ１３０の出力信号Ｓｏｓｃの周波数ｆｏｓｃは、電圧Ｖｏｕｔに応じて変化する。このため、上記の動作による周波数ｆｏｓｃやノードＣの電圧の変化等の関係を図５を用いて説明する。図５にリングオシレータ１３０の出力信号Ｓｏｓｃの周波数ｆｏｓｃ、スイッチトキャパシタＳＣ１の抵抗値Ｒｓｃ、ノードＡの電圧Ｖｒｅｆ、ノードＣの電圧Ｖｏｕｔの時間による変化を示す。なお、周波数ｆｏｓｃの上部にリングオシレータ１３０の出力信号Ｓｏｓｃの波形を模式的に表した図を示す。
【００２１】
図５に示すように、まず時刻ｔ１の時点では、アンプ１２０からの出力電圧Ｖｏｕｔが高く、リングオシレータ１３０の遅延が小さいため周波数ｆｏｓｃが高い。このため、期間Ｔ１では、周波数ｆｏｓｃが高いため、スイッチトキャパシタＳＣ１の抵抗値Ｒｓｃが低下する。さらに、抵抗値Ｒｓｃの低下に伴って、ノードＡの電圧Ｖｒｅｆも低下する。結果、電圧Ｖｒｅｆの低下に追随してノードＣの電圧Ｖｏｕｔが低下する。
【００２２】
電圧Ｖｏｕｔが低下すると、この電圧Ｖｏｕｔを電源電圧として動作するリングオシレータ１３０の遅延が大きくなり、発振周波数ｆｏｓｃが低下し始める。このため、スイッチトキャパシタＳＣ１の抵抗値Ｒｓｃも上昇を始める。このため、電圧Ｖｒｅｆも同様に上昇を始める。結果、電圧Ｖｒｅｆに追随してノードＣの電圧Ｖｏｕｔも上昇を始める。
【００２３】
期間Ｔ２では、周波数ｆｏｓｃが低下するため、スイッチトキャパシタＳＣ１の抵抗値Ｒｓｃが上昇する。さらに、抵抗値Ｒｓｃの上昇に伴って、ノードＡの電圧Ｖｒｅｆも上昇する。結果、電圧Ｖｒｅｆの上昇に追随してノードＣの電圧Ｖｏｕｔが上昇する。
【００２４】
電圧Ｖｏｕｔが上昇すると、この電圧Ｖｏｕｔを電源電圧として動作するリングオシレータ１３０の遅延が小さくなり、発振周波数ｆｏｓｃが上昇し始める。このため、スイッチトキャパシタＳＣ１の抵抗値Ｒｓｃも降下し始める。また、電圧Ｖｒｅｆも同様に降下しはじめる。結果、電圧Ｖｒｅｆに追随してノードＣの電圧Ｖｏｕｔも降下しはじめる。
【００２５】
これ以降は、同様の動作が行われ、いずれ、電圧Ｖｏｕｔは、リングオシレータ１３０が所定の遅延時間で動作する電圧に収斂する。このような電圧Ｖｏｕｔで、論理回路１１０が動作することにより、回路内の遅延時間のばらつきが低減され、安定した回路動作を保障することができる。更には、回路の動作マージンを確保するため、必要以上の電圧を論理回路１１０に供給する必要がなく消費電力を低減できる。
【００２６】
この電圧Ｖｏｕｔの振幅の時間による変化の簡単なグラフを図６に示す。ここで、図６に示す時刻ｔ２における振幅の増大は、例えば論理回路１１０の周辺温度が変化し、再び論理回路１１０の遅延時間に変化が生じた場合を示している。この様に温度等の周辺状況の変化によっても論理回路１１０、及びリングオシレータ１３０の遅延も変化する。しかし、このような場合であっても、本実施の形態の半導体集積回路装置１００では、この温度等の周辺状況の変化に応じて、上述した動作により電圧Ｖｏｕｔを制御する。このため、周辺状況の変化に応じた電圧Ｖｏｕｔにより回路内の遅延時間のばらつきが低減され、安定した回路動作を保障することができる。
【００２７】
以上のような構成と動作により、本実施の形態の半導体集積回路装置１００は、電圧Ｖｏｕｔによる出力信号Ｓｏｓｃの周波数の変化に応じて、アンプ１２０にフィードバックをかけ、電圧Ｖｏｕｔの制御を行っている。このフィードバックには、出力信号Ｓｏｓｃの周波数ｆｏｓｃの変化に応じたスイッチトキャパシタＳＣ１の抵抗値の変化を利用している。このようなフィードバック制御により、論理回路１１０の遅延時間を常に所定の動作マージン内に収め、ばらつきを低減し、安定した回路動作を行うことが可能となる。よって、本実施の形態の半導体集積回路装置１００の回路構成では、従来技術のようなカウンタや積分器を利用せず、論理回路内のリングオシレータからの出力信号Ｓｏｓｃを直接利用して前記フィードバックループ内の制御を行うことができる。これにより、従来技術と同等の効果を保持しつつ、従来技術と比較して回路規模を小さくすることができ、それに伴い、回路製造原価の低減等が可能となる。
【００２８】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上述した構成ではリングオシレータ１３０は、論理回路１１０の遅延をモニターし出力信号Ｓｏｓｃを生成するため独立して機能している。しかし、ここで、論理回路１１０の論理動作で直接使用している回路を利用し、遅延の変化で周波数が変化する信号を生成し、出力する構成としてもよい。
【図面の簡単な説明】
【００２９】
【図１】実施の形態にかかる半導体集積回路装置の構成の一例である。
【図２】実施の形態にかかるスイッチトキャパシタの構成の一例である。
【図３】実施の形態にかかるリングオシレータの構成の一例である。
【図４】実施の形態にかかるスイッチトキャパシタの抵抗値の特性図である。
【図５】実施の形態にかかる半導体集積回路装置の各部の出力特性である。
【図６】実施の形態にかかるアンプの出力電圧特性である。
【図７】従来の半導体集積回路装置の構成である。
【符号の説明】
【００３０】
１００ 半導体集積回路装置
１１０ 論理回路
１２０ アンプ
１３０ リングオシレータ
１４０ 差動増幅器
Ｒ１〜Ｒ３ 抵抗素子
Ｔｒ１〜Ｔｒ３ トランジスタ
ＳＣ１ スイッチトキャパシタ
Ｃ１ 容量素子
Ｉｖ１〜Ｉｖｎ インバータ
【技術分野】
【０００１】
本発明は、半導体集積回路装置に関するものであり、特に電源電圧生成回路を含む半導体集積回路装置に関する。
【背景技術】
【０００２】
ＩＣやＬＳＩ等の半導体集積回路装置において、装置内にある論理回路は遅延時間のばらつきを有している。このため、例えば、フリップフロップ間の同相転送を行う場合、論理回路の最大遅延時間のパスと最小遅延時間のパスに対して正常動作を保障しなければならない。このように、回路の遅延時間のばらつきは、装置の設計上の制約となってしまう。また近年、半導体集積回路の製造プロセスの進歩に伴い、微細化された半導体の特性のばらつきが大きくなっている。このばらつきに伴い、遅延時間のばらつきも大きくなっており上記のような問題がますます深刻になっている。
【０００３】
このような、回路の遅延時間のばらつきを保障するための技術が、特許文献１に開示されている。図７に特許文献１の集積回路装置１の構成を示す。図７に示すように、集積回路１は、カウンタ２と、比較器３と、ラッチ回路４と、積分器５と、電圧制御回路６と、集積回路７と、出力トランジスタＱ８からなる。集積回路７はリング発振器９を有している。電圧制御回路６は、差動増幅器であり、トランジスタＱ１１〜Ｑ１３と、抵抗素子Ｒ１１、１２とを有している。また、抵抗素子Ｒ１２とトランジスタＱ１２間のノードが出力トランジスタＱ８のベースに接続されている。
【０００４】
集積回路装置１は、集積回路７の遅延をリング発振器９で検出する。その検出結果をカウンタ２と比較器３とで基準値と比較する。その比較結果を電圧制御回路６に送り、集積回路７に供給する電源電圧を変化させる。その電圧の変化により遅延時間を調整する。
【特許文献１】特開昭６０−１１１５２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
特許文献１の技術では、遅延を検出するリング発振器９の出力を一旦カウンタ２に入れ、更にラッチ回路４や積分器５等で処理した後、集積回路７の電源電圧の制御を行っている。よって、特許分権１の技術では、遅延時間調整のための回路構成が非常に複雑になり、回路規模も大きい等の問題がある。よって、回路規模縮小のため、リング発振器９から検出した信号を直接利用して電源電圧の制御を行うような機構が求められている。
【課題を解決するための手段】
【０００６】
本発明は、論理回路と、前記論理回路の遅延の変化に応じた周波数の検出信号を出力する遅延特性検出回路と、前記検出信号に応じて抵抗値が変化する第１の抵抗素子と、前記抵抗素子の抵抗値の変化に応じて参照電圧を出力する参照電圧生成回路と、前記参照電圧を前記論理回路及び遅延特性検出回路に出力する電圧供給回路とを有する半導体集積回路装置である。
【０００７】
本発明によれば、論理回路の遅延の変化に応じて周波数が変化する検出信号を用いて第１の抵抗素子の抵抗値を変化させることができ、その抵抗値の変化により参照電圧を変化させることができる。
【発明の効果】
【０００８】
本発明によれば、論理回路の遅延制御のための回路の小型化が可能である。
【発明を実施するための最良の形態】
【０００９】
以下、本発明を適用した具体的な実施の形態１について、図面を参照しながら詳細に説明する。図１に本実施の形態にかかる半導体集積回路装置の構成の一例を示す。図１に示すように、半導体集積回路装置１００は、論理回路１１０と、アンプ１２０と、抵抗素子Ｒ１〜Ｒ３と、スイッチトキャパシタＳＣ１とを有する。論理回路１１０は内部にリングオシレータ１３０を有する。
【００１０】
抵抗素子Ｒ１とＲ２は、電源電圧端子ＶＤＤと接地電圧端子ＧＮＤ間に直列に接続されている。抵抗素子Ｒ１とＲ２は、ノードＡで接続されている。抵抗素子Ｒ３は、一方の端子がノードＡと接続され、他方の端子がスイッチトキャパシタＳＣ１に接続されている。この抵抗素子Ｒ３は、後述するスイッチトキャパシタＳＣ１の抵抗にオフセットを持たせている。但し、オフセットを入れる必要がなければ、この抵抗素子Ｒ３は削減してもかまわない。なお、ノードＡと接地電圧端子ＧＮＤ間に容量素子Ｃ２が接続されている。この容量素子Ｃ２は、アンプ１２０の入力端子に高周波信号成分が入らないようにするロウパスフィルタの役割を有している。
【００１１】
なお、便宜上、抵抗素子の記号「Ｒ１」等は抵抗素子名を示すと同時に、その抵抗素子の抵抗値を示すものとする。また、電源電圧端子ＶＤＤは、電源電圧ＶＤＤを供給し、接地電圧端子ＧＮＤは、接地電圧ＧＮＤを供給するものとする。
【００１２】
図２にスイッチトキャパシタＳＣ１の構成を示す。図２に示すように、スイッチトキャパシタＳＣ１は、ＰＭＯＳトランジスタＴｒ１と、ＮＭＯＳトランジスタＴｒ２と、容量素子Ｃ１とを有する。ＰＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２は、インバータを構成している。ＰＭＯＳトランジスタＴｒ１は、ソースが抵抗素子Ｒ３に接続され、ドレインがノードＢに接続される。ＮＭＯＳトランジスタＴｒ２は、ソースが接地電圧端子ＧＮＤに接続され、ドレインがノードＢに接続される。ＰＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２のゲートは、後述するリングオシレータ１３０からの出力信号Ｓｏｓｃが入力される。容量素子Ｃ１は、一方の端子がノードＢに接続され、他方の端子が接地電圧端子ＧＮＤに接続される。以後、ＰＭＯＳトランジスタＴｒ１のソースをスイッチトキャパシタＳＣ１のａ端子、ＰＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２のゲートをｂ端子、ＮＭＯＳトランジスタＴｒ２のソースをｃ端子とする。
【００１３】
アンプ１２０は、差動増幅器１４０と、出力トランジスタＴｒ３とを有する。差動増幅器１４０は、一方の入力端子がノードＡに接続され、他方の端子がノードＣに接続され、出力端子が出力トランジスタＴｒ３のベースに接続される。ここで、差動増幅器１４０は、通常知られている一般的な構成でかまわない。例えば、従来技術で説明した電圧制御回路６と同様な構成でよい。このような差動増幅器の動作等は公知であるため、説明は省略する。
【００１４】
出力トランジスタＴｒ３は、コレクタが電源電圧端子ＶＤＤに接続され、エミッタがノードＣに接続され、ベースが差動増幅器１４０の出力端子と接続される。このノードＣの電圧は、差動増幅器１４０にフィードバックしている。よって、差動増幅器１４０は、ノードＡとＣの電位と比較し、その比較結果により出力トランジスタＴｒ３の出力電圧Ｖｏｕｔを調整している。例えば、ノードＡの電圧が上昇すると出力電圧Ｖｏｕｔも上昇させ、電圧が降下すると出力電圧Ｖｏｕｔも降下させる。この出力電圧Ｖｏｕｔ、つまり、ノードＣの電圧は、論理回路１１０に供給される。
【００１５】
論理回路１１０は、電源供給ノードであるノードＣから供給される電圧Ｖｏｕｔで所定の論理動作を行う。上述したように論理回路１１０は、リングオシレータ１３０を有している。このリングオシレータ１３０の構成の一例を図３に示す。図３に示すように、リングオシレータ１３０は、奇数段のインバータＩｖ１〜Ｉｖｎを環状に接続している。よって、この環状の信号伝播経路上の回路の遅延時間に対応する周期で発振する。このリングオシレータ１３０もノードＣから供給される電圧Ｖｏｕｔで動作する。よって、リングオシレータ１３０は、ノードＣから供給される電圧Ｖｏｕｔに応じた発振周期の信号をスイッチトキャパシタＳＣ１に出力する。よって例えば、電圧Ｖｏｕｔが低下すると、リングオシレータ１３０を構成する組み合わせ回路群の遅延時間が大きくなり、発振周波数が低くなる。逆に電圧Ｖｏｕｔが上昇すると、リングオシレータ１３０を構成する組み合わせ回路群の遅延時間が小さくなり、発振周波数が高くなる。
【００１６】
ここで、リングオシレータ１３０は、所定の論理動作を行う論理回路１１０の内部に構成されている。このため、論理回路１１０の周囲温度、電源電圧等が共通にできる。また、製造工程における製造ばらつきも共通なため、論理回路１１０を構成する回路群の遅延ばらつきと同様の遅延ばらつきをリングオシレータ１３０も有する。よって、論理回路１１０の遅延時間と、その内部にあるリングオシレータ１３０の遅延時間とに強い相関関係が存在する。従って、リングオシレータ１３０の出力する信号Ｓｏｓｃの発振周波数をモニターすることで、論理回路１１０の遅延時間を間接的にモニターすることができる。
【００１７】
次に、本実施の形態にかかる半導体集積回路装置１００の動作について以下に説明する。まず、スイッチトキャパシタＳＣ１の動作について説明を行う。スイッチトキャパシタＳＣ１は、リングオシレータ１３０からの出力信号Ｓｏｓｃの周波数に比例して抵抗値が減少する可変抵抗として動作する。以下にその動作の説明を行う。ここで、リングオシレータ１３０の出力信号Ｓｏｓｃの周波数をｆｏｓｃ、容量素子Ｃ１の容量をＣｓｃ、端子ａの電圧をＶａとする。
【００１８】
まず、端子ｂに低電位レベルの信号が入力されるとＰＭＯＳトランジスタＴｒ１がオンとなり、ＮＭＯＳトランジスタＴｒ２がオフとなる。よって、ノードＢに接続されている容量素子Ｃ１の他方の端子に電圧Ｖａが供給される。このため、容量素子Ｃ１は、電圧Ｖａに応じた電荷が充電される。逆に、端子ｂに高電位レベルの信号が入力されるとＰＭＯＳトランジスタＴｒ１がオフとなり、ＮＭＯＳトランジスタＴｒ２がオンとなる。よって、ノードＢに接続されている容量素子Ｃ１の他方の端子に接地電圧ＧＮＤが供給される。このため、容量素子Ｃ１は放電される。このように、リングオシレータ１３０の出力信号Ｓｏｓｃが端子ｂに入力されると、出力信号Ｓｏｓｃに応じてＰＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２のそれぞれが、交互にオン、オフを繰り返す。これにより、容量素子Ｃ１も充放電を繰り返すことになる。ここで、容量素子Ｃ１が上述したＰＭＯＳトランジスタＴｒ１とＮＭＯＳトランジスタＴｒ２のオン、オフにより完全に充放電されるとすると、Ｃｓｃ×Ｖａの電荷がスイッチトキャパシタＳＣ１の端子ａから端子ｃに流れる。この動作は、１秒間当たり、ｆｏｓｃ回繰り返される。よって、スイッチトキャパシタＳＣ１に１秒間にｆｏｓｃ×Ｃｓｃ×Ｖａの電荷が流れることになる。これは、スイッチトキャパシタＳＣ１にｆｏｓｃ×Ｃｓｃ×Ｖａ［Ａ］の電流が流れるのと同じになる。従って、このスイッチトキャパシタＳＣ１は、以下の式（１）に示す抵抗値を有する抵抗素子とみなすことができる。
【数１】
【００１９】
次に、スイッチトキャパシタＳＣ１の抵抗値Ｒｓｃを用いて、ノードＡの電圧Ｖｒｅｆを求める。まず、抵抗素子Ｒ３とスイッチトキャパシタＳＣ１の抵抗Ｒｓｃとの合成抵抗Ｒ３＋Ｒｓｃが、抵抗素子Ｒ２と並列関係にある。更に、これら抵抗素子Ｒ２、Ｒ３、Ｒｓｃの合成抵抗が、電源電圧ＶＤＤ−接地電圧間に抵抗素子Ｒ１と直列に接続されている。よって、ノードＡの電圧Ｖｒｅｆは、電源電圧ＶＤＤを、抵抗素子Ｒ１と抵抗素子Ｒ２、Ｒ３、Ｒｓｃの合成抵抗とで分圧した電圧となる。以下の式（２）にノードＡの電圧Ｖｒｅｆを示す。
【数２】
式（２）に式（１）を代入すると、式（３）となる。
【数３】
この式（３）において、抵抗値Ｒ１〜Ｒ３、容量Ｃｓｃ、電源電圧ＶＤＤは固定値である。よって、変数である周波数ｆｏｓｃが高くなるにつれノードＡの電圧Ｖｒｅｆが減少することがわかる。反対に周波数ｆｏｓｃが低くなるにつれノードＡの電圧Ｖｒｅｆが増加する。このような電圧Ｖｒｅｆが差動増幅器１４０の一方の入力端子に入力される。よって、これに合わせ、アンプ１２０の出力電圧であるノードＣの電圧Ｖｏｕｔも変化する。
【００２０】
ここで、上述したように、リングオシレータ１３０の出力信号Ｓｏｓｃの周波数ｆｏｓｃは、電圧Ｖｏｕｔに応じて変化する。このため、上記の動作による周波数ｆｏｓｃやノードＣの電圧の変化等の関係を図５を用いて説明する。図５にリングオシレータ１３０の出力信号Ｓｏｓｃの周波数ｆｏｓｃ、スイッチトキャパシタＳＣ１の抵抗値Ｒｓｃ、ノードＡの電圧Ｖｒｅｆ、ノードＣの電圧Ｖｏｕｔの時間による変化を示す。なお、周波数ｆｏｓｃの上部にリングオシレータ１３０の出力信号Ｓｏｓｃの波形を模式的に表した図を示す。
【００２１】
図５に示すように、まず時刻ｔ１の時点では、アンプ１２０からの出力電圧Ｖｏｕｔが高く、リングオシレータ１３０の遅延が小さいため周波数ｆｏｓｃが高い。このため、期間Ｔ１では、周波数ｆｏｓｃが高いため、スイッチトキャパシタＳＣ１の抵抗値Ｒｓｃが低下する。さらに、抵抗値Ｒｓｃの低下に伴って、ノードＡの電圧Ｖｒｅｆも低下する。結果、電圧Ｖｒｅｆの低下に追随してノードＣの電圧Ｖｏｕｔが低下する。
【００２２】
電圧Ｖｏｕｔが低下すると、この電圧Ｖｏｕｔを電源電圧として動作するリングオシレータ１３０の遅延が大きくなり、発振周波数ｆｏｓｃが低下し始める。このため、スイッチトキャパシタＳＣ１の抵抗値Ｒｓｃも上昇を始める。このため、電圧Ｖｒｅｆも同様に上昇を始める。結果、電圧Ｖｒｅｆに追随してノードＣの電圧Ｖｏｕｔも上昇を始める。
【００２３】
期間Ｔ２では、周波数ｆｏｓｃが低下するため、スイッチトキャパシタＳＣ１の抵抗値Ｒｓｃが上昇する。さらに、抵抗値Ｒｓｃの上昇に伴って、ノードＡの電圧Ｖｒｅｆも上昇する。結果、電圧Ｖｒｅｆの上昇に追随してノードＣの電圧Ｖｏｕｔが上昇する。
【００２４】
電圧Ｖｏｕｔが上昇すると、この電圧Ｖｏｕｔを電源電圧として動作するリングオシレータ１３０の遅延が小さくなり、発振周波数ｆｏｓｃが上昇し始める。このため、スイッチトキャパシタＳＣ１の抵抗値Ｒｓｃも降下し始める。また、電圧Ｖｒｅｆも同様に降下しはじめる。結果、電圧Ｖｒｅｆに追随してノードＣの電圧Ｖｏｕｔも降下しはじめる。
【００２５】
これ以降は、同様の動作が行われ、いずれ、電圧Ｖｏｕｔは、リングオシレータ１３０が所定の遅延時間で動作する電圧に収斂する。このような電圧Ｖｏｕｔで、論理回路１１０が動作することにより、回路内の遅延時間のばらつきが低減され、安定した回路動作を保障することができる。更には、回路の動作マージンを確保するため、必要以上の電圧を論理回路１１０に供給する必要がなく消費電力を低減できる。
【００２６】
この電圧Ｖｏｕｔの振幅の時間による変化の簡単なグラフを図６に示す。ここで、図６に示す時刻ｔ２における振幅の増大は、例えば論理回路１１０の周辺温度が変化し、再び論理回路１１０の遅延時間に変化が生じた場合を示している。この様に温度等の周辺状況の変化によっても論理回路１１０、及びリングオシレータ１３０の遅延も変化する。しかし、このような場合であっても、本実施の形態の半導体集積回路装置１００では、この温度等の周辺状況の変化に応じて、上述した動作により電圧Ｖｏｕｔを制御する。このため、周辺状況の変化に応じた電圧Ｖｏｕｔにより回路内の遅延時間のばらつきが低減され、安定した回路動作を保障することができる。
【００２７】
以上のような構成と動作により、本実施の形態の半導体集積回路装置１００は、電圧Ｖｏｕｔによる出力信号Ｓｏｓｃの周波数の変化に応じて、アンプ１２０にフィードバックをかけ、電圧Ｖｏｕｔの制御を行っている。このフィードバックには、出力信号Ｓｏｓｃの周波数ｆｏｓｃの変化に応じたスイッチトキャパシタＳＣ１の抵抗値の変化を利用している。このようなフィードバック制御により、論理回路１１０の遅延時間を常に所定の動作マージン内に収め、ばらつきを低減し、安定した回路動作を行うことが可能となる。よって、本実施の形態の半導体集積回路装置１００の回路構成では、従来技術のようなカウンタや積分器を利用せず、論理回路内のリングオシレータからの出力信号Ｓｏｓｃを直接利用して前記フィードバックループ内の制御を行うことができる。これにより、従来技術と同等の効果を保持しつつ、従来技術と比較して回路規模を小さくすることができ、それに伴い、回路製造原価の低減等が可能となる。
【００２８】
なお、本発明は上記実施の形態に限られたものでなく、趣旨を逸脱しない範囲で適宜変更することが可能である。上述した構成ではリングオシレータ１３０は、論理回路１１０の遅延をモニターし出力信号Ｓｏｓｃを生成するため独立して機能している。しかし、ここで、論理回路１１０の論理動作で直接使用している回路を利用し、遅延の変化で周波数が変化する信号を生成し、出力する構成としてもよい。
【図面の簡単な説明】
【００２９】
【図１】実施の形態にかかる半導体集積回路装置の構成の一例である。
【図２】実施の形態にかかるスイッチトキャパシタの構成の一例である。
【図３】実施の形態にかかるリングオシレータの構成の一例である。
【図４】実施の形態にかかるスイッチトキャパシタの抵抗値の特性図である。
【図５】実施の形態にかかる半導体集積回路装置の各部の出力特性である。
【図６】実施の形態にかかるアンプの出力電圧特性である。
【図７】従来の半導体集積回路装置の構成である。
【符号の説明】
【００３０】
１００ 半導体集積回路装置
１１０ 論理回路
１２０ アンプ
１３０ リングオシレータ
１４０ 差動増幅器
Ｒ１〜Ｒ３ 抵抗素子
Ｔｒ１〜Ｔｒ３ トランジスタ
ＳＣ１ スイッチトキャパシタ
Ｃ１ 容量素子
Ｉｖ１〜Ｉｖｎ インバータ
【特許請求の範囲】
【請求項１】
論理回路と、
前記論理回路の遅延の変化に応じた周波数の検出信号を出力する遅延特性検出回路と、
前記検出信号に応じて抵抗値が変化する第１の抵抗素子と、
前記抵抗素子の抵抗値の変化に応じて参照電圧を出力する参照電圧生成回路と、
前記参照電圧を前記論理回路及び遅延特性検出回路に出力する電圧供給回路と、
を有する半導体集積回路装置。
【請求項２】
前記遅延特性検出回路としてリングオシレータからなる回路を用いた請求項１に記載の半導体集積回路装置。
【請求項３】
前記リングオシレータが前記論理回路内に形成されており、前記論理回路の遅延の変化に応じて前記検出信号の周波数を変化させる請求項２に記載の半導体集積回路装置。
【請求項４】
前記第１の抵抗素子としてスイッチトキャパシタからなる回路を用いた請求項１乃至請求項３のいずれか１項に記載の半導体集積回路装置。
【請求項５】
前記スイッチトキャパシタは、前記検出信号を入力とし、出力に容量素子が接続されたインバータを有する回路を用いた請求項４に記載の半導体集積回路装置。
【請求項６】
前記電圧供給回路は、差動増幅器を有し、
前記差動増幅器の一方の入力端子が、前記スイッチトキャパシタの抵抗値と前記スイッチトキャパシタと並列に接続された第２の抵抗素子の抵抗値の合成抵抗値と、第３の抵抗素子の抵抗値で電源電圧を分圧した電圧を入力され、
前記差動増幅器の他方の入力端子が、前記電圧供給回路の出力する電圧を入力される請求項４または請求項５に記載の半導体集積回路装置。
【請求項１】
論理回路と、
前記論理回路の遅延の変化に応じた周波数の検出信号を出力する遅延特性検出回路と、
前記検出信号に応じて抵抗値が変化する第１の抵抗素子と、
前記抵抗素子の抵抗値の変化に応じて参照電圧を出力する参照電圧生成回路と、
前記参照電圧を前記論理回路及び遅延特性検出回路に出力する電圧供給回路と、
を有する半導体集積回路装置。
【請求項２】
前記遅延特性検出回路としてリングオシレータからなる回路を用いた請求項１に記載の半導体集積回路装置。
【請求項３】
前記リングオシレータが前記論理回路内に形成されており、前記論理回路の遅延の変化に応じて前記検出信号の周波数を変化させる請求項２に記載の半導体集積回路装置。
【請求項４】
前記第１の抵抗素子としてスイッチトキャパシタからなる回路を用いた請求項１乃至請求項３のいずれか１項に記載の半導体集積回路装置。
【請求項５】
前記スイッチトキャパシタは、前記検出信号を入力とし、出力に容量素子が接続されたインバータを有する回路を用いた請求項４に記載の半導体集積回路装置。
【請求項６】
前記電圧供給回路は、差動増幅器を有し、
前記差動増幅器の一方の入力端子が、前記スイッチトキャパシタの抵抗値と前記スイッチトキャパシタと並列に接続された第２の抵抗素子の抵抗値の合成抵抗値と、第３の抵抗素子の抵抗値で電源電圧を分圧した電圧を入力され、
前記差動増幅器の他方の入力端子が、前記電圧供給回路の出力する電圧を入力される請求項４または請求項５に記載の半導体集積回路装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２００９−２５３７２９（Ｐ２００９−２５３７２９Ａ）
【公開日】平成２１年１０月２９日（２００９．１０．２９）
【国際特許分類】
【出願番号】特願２００８−１００３２０（Ｐ２００８−１００３２０）
【出願日】平成２０年４月８日（２００８．４．８）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２１年１０月２９日（２００９．１０．２９）
【国際特許分類】
【出願日】平成２０年４月８日（２００８．４．８）
【出願人】（３０２０６２９３１）ＮＥＣエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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