【課題】低消費電力のＰＬＬ回路を提供する。
【解決手段】位相比較回路１１は、基準信号と、フィードバック信号の位相を比較し、比較結果に応じた２種の位相差信号（ＵＰ信号とＤＮ信号）をチャージポンプ１２に供給し、バイアス回路１６は、チャージポンプ１２にバイアス電流を供給し、制御回路１７は、２種の位相差信号のうち一方または両方が活性化状態のときにバイアス回路１６の動作を行わせ、２種の位相差信号の両方が非活性化状態のときに、バイアス回路１６を停止させる。 （もっと読む）

【課題】入力信号と出力信号の位相差の増大を抑制すること。
【解決手段】本発明の半導体装置は、縦続接続された複数の遅延素子を用いて、入力信号と出力信号の位相を合致させるロック調整動作を行うＤＬＬ回路と、リファレンス電位を基準として生成した出力電圧を、複数の遅延素子に供給する遅延素子用電源回路と、出力電圧がリファレンス電位の一定範囲内にあるか否かを検出し、出力電圧が一定範囲内にない場合、ロック調整動作を停止させるＤＬＬ動作信号をＤＬＬ回路に出力する検出回路と、を有する。 （もっと読む）

【課題】パルス信号を出力するフィールド機器のパルス信号が正確に出力されているかをチェックするためには、内部積算値とパルス信号が入力されるカウンタを同期して動作させなければならないので、操作が複雑であり、かつリアルタイムでチェックできなかった。本発明はこのような課題を解決することを目的とする。
【解決手段】物理量に対応する値を基準時間における値に変換し、パルス信号をこの基準時間の間カウントする操作を繰り返して、このカウント値と前記基準時間における値を比較するようにする。簡単な操作でリアルタイムにパルス信号をチェックできる。 （もっと読む）

【課題】 電源起動からロックまでの時間を短くすると共に、電源断時に電荷を速く放電できるＰＬＬ回路を提供する。
【解決手段】 位相の進み／遅れを検出器１１で検出し、位相の進み／遅れに相当する信号を積分器１２で積分し、起動パルス生成部１３が、電源起動を検出し、ロックまでの時間に基づいたパルス幅のパルスをＬＰＦ５と積分器１２に出力し、ＬＰＦ５と積分器１２が、起動パルス生成部１３からのパルスによって内部のコンデンサを充電すると共に電源断で内部のコンデンサに蓄積された電荷を放電するＰＬＬ回路である。 （もっと読む）

【課題】平均値計算器に演算能力が比較的低い計算器を用いることが可能な技術を提供することを目的とする。
【解決手段】ＰＬＬ回路は、基準クロック信号ｆｒと比較クロック信号ｆｐとの位相比較を基準クロック信号ｆｒの周期毎に実行し、高電圧レベルの第１パルス及び低電圧レベルの第２パルスを含む信号を、前記第１及び第２パルスの当該周期単位でのパルス幅の差が当該位相比較での位相差に対応するように生成する位相比較器２と、位相比較器２が生成した信号の電圧を基準クロック信号ｆｒの周期毎に平均化する平均値計算器３とを備える。そして、平均値計算器３からの出力を基準クロック信号ｆｒの１周期分よりも長く遅延させるｍ周期遅延器５を備える。 （もっと読む）

【課題】
クロックによりサンプリングされた受信データ間のゼロクロス点の位相を高精度で検出することが可能な位相検出器を提供することである。
【解決手段】
第１受信データの第１データ値及び第２受信データの第２データ値に対応した論理を備える判別信号を発生するタイミング判別器と、第１受信データのサンプリング時刻及び第１データ値と、第２受信データのサンプリング時刻及び第２データ値とから補間計算により求めらる、第１ゼロクロス時刻とクロックとの位相関係に関する第１位相情報を抽出する第１ゼロクロス抽出器と、第１データ値及び第１受信データのサンプリング時刻に基づいて、単位時間当たりのデータ値の増分を用いて求められた、第２ゼロクロス時刻とクロックとの位相関係に関する第２位相情報を抽出する第２ゼロクロス抽出器と、判別信号の論理に対応して、第１位相情報又は第２位相情報の内の一方を選択するセレクタと、を備える位相比較器。
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【課題】時間遅延量の最適値制御が行える時間デジタル変換器を提供すること。
【解決手段】入力されるクロック信号を多段に遅延する複数の遅延段を有し、該複数の遅延段の少なくとも１つが可変遅延段である遅延回路と、前記遅延回路の遅延段と同数個設けられ、参照信号の入力に応答して並列に対応する遅延段の出力を取り込む複数のフリップフロップと、前記複数のフリップフロップの各出力の立ち上がりと立ち下がりの一方または両方を検出するエッジ検出回路と、前記エッジ検出回路が検出したエッジ数をカウントするカウンタ回路と、前記カウンタ回路がカウントしたエッジ数に応じて前記可変遅延段の遅延量を制御する制御回路とを備える。 （もっと読む）

【課題】矩形波を入力される遅延回路において、入力信号にノイズパルスが存在すると、出力信号のジッターが生じる。
【解決手段】シュミットコンパレータ１０２からの出力信号ＶdoでスイッチＳＷ3を制御し、コンデンサＣstへの充電電流を供給する電流源Ｉ1と、放電電流を供給する電流源Ｉ2とのいずれかを選択する。入力信号ＶdiでスイッチＳＷ1，ＳＷ2を制御することで、選択された電流源からの電流供給がオン／オフされる。シュミットコンパレータ１０２はコンデンサＣstの電圧Ｖstに応じてＶdoを切り替える。Ｖdiの立ち上がり時には、ＶdiのＨレベル期間にてコンデンサＣstへ充電電流を供給し、Ｖdiの立ち下がり時には、ＶdiのＬレベル期間にてコンデンサＣstへ放電電流を供給する。 （もっと読む）

【課題】
積分回路や発振回路に、時間差なく各信号が入力され、さらには、積分回路や発振回路の補正や校正の自由度を高くする。
【解決手段】
複数のアナログ信号を入力し当該アナログ信号をそれぞれ積分した積分信号をそれぞれ出力する積分回路１１１，１１２と、各積分信号をそれぞれ入力し、積分信号の大きさを所定のしきい値と比較して比較信号をそれぞれ出力する比較回路１２１，１２２と、積分回路のうち少なくとも２つの積分回路の制御端子に接続され、それぞれセットされた時間だけ、他の少なくとも１つの積分回路の積分動作の開始タイミングと異なるタイミングで積分動作を開始させる遅延回路１３１，１３２と、比較信号を入力し、これらの入力信号の入力タイミングを比較し、これらの入力タイミングに応じた比較結果信号を出力する信号処理回路１４とを備える。 （もっと読む）

２つの事象の時間差に関するデータを評価する装置は、複数の段（１０１、１０２、１０３、１０４）を有するディレイライン１００を含む。各段は第１部分の第１遅延と第２部分の第２遅延との遅延差を有する。この遅延差を各段の位相アービタ（１０５）が測定して、２つの事象のうちの第１部分の第１事象が第２部分の第２事象より先か後かを示す指示信号を出力する。合計値（２０１）を得るために、複数の段の指示信号を合計する合計デバイス（２００）を備える。合計値は時間差の評価を示す。 （もっと読む）

【課題】ロックアップ時間を短縮すること。
【解決手段】ＰＬＬ回路２０の位相比較器２３は、基準信号ｆｒと比較信号ｆｐの位相を比較し、両信号ｆｒ，ｆｐの位相差に応じた信号を出力する。ループフィルタ２５は強誘電体容量Ｃ１を含み、位相比較器２３の出力信号に応じたチャージポンプ２４から出力される位相差電流ＩＰにより直流電圧を生成するとともに、その直流電圧を平滑化して制御電圧ＶＣを生成する。ＶＣＯ２６は、制御電圧ＶＣに応じた周波数の出力信号ｆｏを生成する。カウンタ３１は、入力信号ｆｉをカウントし、カウント値と第１の設定値，第２の設定値とを比較し、第１の期間、強誘電体容量Ｃ１を高電位電源ＶDDの電源線に接続し、第２の期間、強誘電体容量Ｃ１と低電位電源ＶSSの電源線を接続する。 （もっと読む）

【課題】遅延を有する論理回路から検出した信号を直接利用して、その論理回路の電源電圧の制御を行うような機構が求められている。
【解決手段】本発明は、本発明は、論理回路と、前記論理回路の遅延の変化に応じた周波数の検出信号を出力する遅延特性検出回路と、前記検出信号に応じて抵抗値が変化する抵抗素子と、前記抵抗素子の抵抗値の変化に応じて参照電圧を出力する参照電圧生成回路と、前記参照電圧を前記論理回路及び遅延特性検出回路に出力する電圧供給回路とを有する半導体集積回路装置である。 （もっと読む）

【課題】 構成を簡易にしたタイミングリカバリー回路を提供する。
【解決手段】 クロック入力信号に対するデータ入力信号の位相差を検出して位相差信号を出力すると共に異常時に異常信号を出力する位相比較器１００と、ＶＣＸＯ１０９の制御電圧の中間値若しくはその付近の値の電圧が定電圧として供給され、平滑化された位相差信号と定電圧とを比較し、両信号の差分によりクロック入力信号に対するデータ入力信号の位相が進んでいる場合は位相を遅らせる制御電圧を、位相が遅れている場合は位相を進める制御電圧をＶＣＸＯ１０９に出力するオペアンプ１０５と、オペアンプ１０５の位相差信号が入力される端子とＶＣＸＯ１０９の入力端子との接続を制御し、異常信号によって接続をオンにするスイッチとを有するタイミングリカバリー回路である。 （もっと読む）

デジタルPLL（DPLL）、時間／デジタル変換器（TDC）および制御ユニットを含む。TDCは、位相情報を量子化するために、短い時間の間、周期的に有効され、電力消費を削減するために、残り時間の間、無効にされる。TDCは、第1のクロック信号と第1の基準信号を受信し、第1のクロック信号と第1の基準信号との位相差を示す出力をTDCに提供する。制御ユニットは、主基準信号に基づいてイネーブル信号を生成し、イネーブル信号でTDCを有効および無効にする。ある設計において、制御ユニットは、第1の基準信号および第2の基準信号を獲得するために、主基準信号を遅らせ、主基準信号および第2の基準信号に基づいてイネーブル信号を生成し、TDCに対する第1のクロック信号を獲得するために、イネーブル信号で主クロック信号をゲートする。 （もっと読む）

【課題】アナログ信号の値を、比較的簡易な回路でかつ短時間で、所定の値と比較する。
【解決手段】所定時間経過後にしきい値を超える基準信号を生成する波形生成回路５１Aと、アナログ信号を入力し当該アナログ信号を積分してアナログ積分信号を出力する積分回路５２と、前記波形生成回路５１Aからの基準信号と、前記積分回路５２からのアナログ積分信号とを入力し、前記波形生成回路５１Aからの基準信号が所定値に達するまでの時間と積分回路５２からのアナログ積分信号が所定値に達するまでの時間とを比較する比較回路と、を備えたことを特徴とするアナログ信号比較器。 （もっと読む）

【課題】低電圧動作時においても、ＶＣＯ信号と基準信号との位相差を検知し、その位相差に対応したデジタル信号を生成する位相比較器を提供する。
【解決手段】基準信号と対象信号との位相差をデジタル信号として出力する位相比較器において、前記位相差に対応したパルス幅の信号により第１容量素子を充電することによって前記位相差を電荷として検出する第１検出手段と、前記基準信号の周期に対応したパルス幅の信号により第２容量素子を充電することによって基準となる時間差を基準電荷として検出する第２検出手段と、前記第１検出手段により検出された電荷と前記第２検出手段により検出された電荷とを比較する電荷比較手段と、前記電荷比較手段による比較結果により、前記第２容量素子に充電された電荷に対する前記第１容量素子に充電された電荷の比をデジタル信号として出力する出力手段と、を備える。 （もっと読む）

【課題】フルレートとハーフレートの両方に対応して、周波数比較モードおよび位相比較モードで正常動作を行うことのできる周波数／位相比較器を得る
【解決手段】フルレートおよびハーフレートのどちらに対してもクロック信号の振幅値をアナログホールド出力するアナログホールド位相比較部１０と、フルレートの場合に１／４周期遅れのクロック信号の振幅をデジタルホールド出力し、ハーフレートの場合に１／８周期遅れのクロック信号の振幅をデジタルホールド出力するデジタルホールド位相比較部２０、３０と、アナログホールド値とデジタルホールド値に基づいて、入力データ信号とクロック信号の周波数比較を行う周波数比較手段５０と、デジタルホールド値の極性に応じて、アナログホールド位相比較部１０からの出力値と周波数比較手段５０からの出力値を選択出力する最終出力信号選択手段６０とを備える。 （もっと読む）

１以上の被テスト信号のサンプリングを制御するための、独自の時間基準発生技法を利用する信号完全性測定のシステム及び方法である。本開示に従い作成した時間基準発生器は、位相フィルタ及び変調回路を備えており、これらは、シグマデルタ変調器の出力の関数として、高速に変化する位相信号を発生させるものである。この位相フィルタは、該高速に変化する位相信号から所望でない高い周波数の位相成分をフィルタする。フィルタされた該信号は、１以上のサンプラをクロックするために使用され、それによって上記の被テスト信号のサンプリングの事例を生成する。次に、これらサンプリングの事例を、被テスト信号の種類に適した何らかの１以上の様々な技法を使用して分析する。 （もっと読む）

【課題】 所定の入力信号または出力信号について製造バラツキや電源電圧や温度変化の影響を少なくし、適切なタイミングでの動作を実現する位相調整回路装置を提供する。
【解決手段】 ２つの入力クロック信号の位相差に応じた電圧の位相差検出信号を出力する位相比較回路２と位相差検出信号Ｓｆの電圧値に応じた周波数で発振する基準クロック信号Ｃ０を出力する電圧制御発振回路３を有する位相同期回路８、位相の異なる複数のクロック信号Ｃ６の１つを選択して位相調整用の参照クロック信号Ｃ３として出力する位相選択回路４、及び、第１入力クロック信号Ｃ１の信号レベルの変化タイミングを参照クロック信号Ｃ３の立ち上がりまたは立ち下がりタイミングに合わせる位相調整を行うフリップフロップ回路５を備え、位相調整後の第１入力クロック信号Ｃ４と基準クロック信号Ｃ０が外部回路を経由して得られる遅延クロック信号Ｃ２を位相比較回路２に入力する。 （もっと読む）

【課題】本発明は、時間−デジタル変換に対応する方法に関する。
【解決手段】遅延素子（１２６．１、．．．、１２６．Ｎ）の少なくとも１つのチェーンを備える時間−デジタル変換器（１１０）であって、前記遅延素子（１２６．１、．．．、１２６．Ｎ）のチェーンのステータスが変換する時間間隔に関連するデジタル信号を表し、前記時間−デジタル変換器（１１０）が、遅延素子（１２６．１、．．．、１２６．Ｎ）の中で転送されるパルスを基準にして統計的に等しく分散された可変位置を有するトリガ信号（１５４）を供給する手段（１５６）であり、前記較正トリガ信号（１５４）に応じて遅延素子（１２６．１、．．．、１２６．Ｎ）の前記チェーンのステータスを捕捉する手段（１３０）であって、前記ステータスは前記遅延素子（１２６．１、．．．、１２６．Ｎ）の遅延時間によって決まり、前記較正トリガ信号（１５４）に応じて、パルス位置の発生に基づく前記遅延素子（１２６．１、．．．、１２６．Ｎ）の全遅延に対する少なくとも幾つかの前記遅延素子（１２６．１、．．．、１２６．Ｎ）の実寄与を決定する手段と、前記時間間隔を前記デジタル信号（１６８）に変換する際に、少なくとも幾つかの前記遅延素子（１２６．１、．．．、１２６．Ｎ）の前記実寄与を考慮する手段（１６４）とを備えることを特徴とする時間−デジタル変換器（１１０）。 （もっと読む）