ゲート時間／デジタル変換器を有するデジタル位相ロックドループ
デジタルPLL（DPLL）、時間／デジタル変換器（TDC）および制御ユニットを含む。TDCは、位相情報を量子化するために、短い時間の間、周期的に有効され、電力消費を削減するために、残り時間の間、無効にされる。TDCは、第1のクロック信号と第1の基準信号を受信し、第1のクロック信号と第1の基準信号との位相差を示す出力をTDCに提供する。制御ユニットは、主基準信号に基づいてイネーブル信号を生成し、イネーブル信号でTDCを有効および無効にする。ある設計において、制御ユニットは、第1の基準信号および第2の基準信号を獲得するために、主基準信号を遅らせ、主基準信号および第2の基準信号に基づいてイネーブル信号を生成し、TDCに対する第1のクロック信号を獲得するために、イネーブル信号で主クロック信号をゲートする。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般に、電子装置に関し、さらに詳細にはデジタル位相ロックドループに関する。
【背景技術】
【０００２】
位相ロックドループ（PLL）は、多くの電子回路の一体化部分であり、通信回路において、特に重要である。例えば、デジタル回路は、フリップフロップなどの同期回路をトリガするためにクロックを使用する。送信機と受信機は、周波数アップコンバージョン（upconversion）および周波数ダウンコンバージョン（downconversion）のそれぞれのために、ローカル発振器（LO）信号を使用する。無線通信システムのための無線デバイス（例えば携帯電話）は、デジタル回路に対してクロックを、また、送信機と受信機に対してLO信号を典型的に使用する。クロックとLO信号は発振器で生成され、それらの周波数はしばしばPLLで制御される。
【０００３】
PLLは、発振器からの発振器信号の周波数および／または位相を調節するために使用される様々な回路ブロックを典型的に含む。これらの回路ブロックは、比較的に大量の電力を消費し、それは携帯電話などのポータブルデバイスにとって望ましくない。従って、パフォーマンスにインパクトを与えずに、PLLの電力消費を削減することが、当技術分野において必要である。
【発明の概要】
【０００４】
高性能、および、より少ない電力消費のデジタルPLL（DPLL）が本明細書に記述される。DPLLは、アナログ回路の代わりにデジタル回路を用いて実施されるPLLである。デジタル実装は、より低いコスト、より小さい回路エリアなどの利点を提供する。
【０００５】
ある設計において、DPLLは、動作にインパクトを与えずに電力消費を削減するために、動的に有効および無効にされる時間／デジタル変換器（TDC：time-to-digital converter）を利用する。TDCは、発振器の位相情報を量子化するために、短い時間の間、周期的に有効にされ、電力消費を削減するために、残り時間の間、無効にされる。
【０００６】
ある設計において、DPLLはTDCおよび制御ユニットを含む。TDCは第1のクロック信号と第1の基準信号を受信し、第1のクロック信号と第1の基準信号との位相差を示すTDC出力を提供する。制御ユニットは、主基準信号に基づいて（例えば、それだけに基づいて）イネーブル信号（enable signal）を生成し、このイネーブル信号でTDCを有効（enable）および無効（disable）にする。
【０００７】
ある設計において、制御ユニットは、第1の基準信号を獲得するために主基準信号を第1の持続時間だけ遅らせ、第2の基準信号を獲得するために第1の基準信号を第2の持続時間だけさらに遅らせる。制御ユニットは、主基準信号と第2の基準信号に基づいてイネーブル信号を生成する。次に、制御ユニットは、第1のクロック信号を獲得するために、イネーブル信号で主クロック信号をゲートする。第1の持続時間および／または第2の持続時間はプログラム可能であり、主クロック信号の周波数に基づいて選択される。イネーブル信号は、第1と第2の持続時間の間、アクティブである。第1のクロック信号は、第1の基準信号の各リーディングエッジの周りに少なくとも1つのクロックサイクルを有し、残り時間の間、オフにゲートされる。本開示の様々な態様と特徴は、さらに詳細に以下に記述される。
【図面の簡単な説明】
【０００８】
【図１】図1は、DPLLのブロック図を示す。
【図２】図2は、TDCの概略図を示す。
【図３】図3は、TDC内の信号のタイミング図を示す。
【図４】図4は、ゲートTDCを有するDPLLのブロック図を示す。
【図５】図5は、クロック制御ユニット内の信号のタイミング図を示す。
【図６】図6は、ゲートTDC内の信号のタイミング図を示す。
【図７】図7は、クロック制御ユニットのブロック図を示す。
【図８】図8は、プログラマブル遅延ユニットの概略図を示す。
【図９】図9は、ゲートTDCを有するDPLLを動作するためのプロセスを示す。
【図１０】図10は、無線通信デバイスのブロック図を示す。
【発明の詳細な説明】
【０００９】
図1は、DPLL 100の設計のブロック図を示す。この設計において、DPLL 100は、広帯域変調を達成するために、2点またはデュアルポート変調を実施する。DPLL 100内で、変調信号は、ローパス変調経路とハイパス変調経路との両方に提供される。ハイパス変調経路において、スケーリングユニット110は、変調信号を受信し、利得でスケールしてスケールされた変調信号を提供する。ローパス変調経路において、加算器112は、変調信号を受信して、通信に使用される周波数チャネルの中心周波数の静的数値と合計する。入力累算器114は、加算器112の出力を累算し、入力位相を提供する。累算は、本質上、周波数を位相に変換する。入力累算器114は、frefという固定周波数を有する基準（REF）信号によってトリガされる。DPLL 100内の様々な回路ブロックと信号は、REF信号でアップデートされ、tは、REF信号のためのインデックスである。
【００１０】
加算器116は、フィードバック位相を受信して、入力位相からフィードバック位相を減算し、位相誤差を提供する。ループフィルタ118は、位相誤差をフィルタし、フィルタされた位相誤差を提供する。ループフィルタ118は、DPLL 100のループダイナミクスを設定する。加算器120は、ループフィルタ118からのフィルタされた位相誤差とスケーリングユニット110からのスケールされた変調信号とを合計し、発振器130に制御信号を提供する。制御信号は、発振器の位相が変調の位相に続くように、発振器130の周波数を調節する。制御信号は、任意のビット数の分解度（resolution）、例えば、8、12、16、20、24、またはそれ以上のビットの分解度を有する。
【００１１】
変調信号の帯域幅は、DPLL 100が使用されるアプリケーションによって決定され、DPLLの閉ループ帯域幅よりも広い。ローパス変調経路の帯域幅はループフィルタ118によって決定され、所望の雑音除去およびループダイナミクスを達成するために比較的に狭い（例えば、100KHz以下）。個々のハイパスおよびローパス変調経路を介して変調信号を適用することで、DPLL 100 はDPLLの閉ループ帯域幅より広い信号帯域幅で発振器130を変調することができる。スケーリングユニット110の利得は、2005年6月21に発行された「PHASE LOCKED LOOP HAVING A FORWARD GAIN ADAPTATION MODULE」と題する米国特許番号6,909,331に記述されるように決定される。
【００１２】
発振器130は、デジタル制御発振器（DCO：digitally controlled oscillator）、電圧制御発振器（VCO：voltage controlled oscillator）、電流制御発振器（ICO：current controlled oscillator）、または、その周波数が制御信号によって調節される幾つかの別のタイプの発振器である。発振器130は、DPLL 100が使用されるアプリケーションによって決定されるfoscという公称周波数で動作する。例えば、DPLL 100は無線通信デバイスのために使用され、foscは数百メガヘルツ（MHz）、または、数ギガヘルツ（GHz）である。REF信号は、水晶発振器（XO：crystal oscillator）、電圧制御水晶発振器（VCXO：voltage controlled crystal oscillator）、温度補償水晶発振器（TCXO：temperature compensated crystal oscillator）または正確な周波数を有する幾つかの別のタイプの発振器に基づいて生成される。REF信号の周波数は、発振器信号の周波数よりも非常に低い。例えば、foscが数GHzであるのに対して、frefは数十MHzである。
【００１３】
DPLL 100のフィードバック経路において、分割器132は、発振器130から発振器信号を受信し、整数要素（例えば、1、2、3、4など）で発振器信号を周波数に分割し、無線周波数（RF）クロックを提供する。RF累算器140は、各RFクロック周期に対して1つ増す。ラッチ142は、REF信号によってトリガされた時、RF累算器140の出力をラッチし、粗い出力位相を提供する。TDC 150は、RFクロックとREF信号とを受信し、REF信号によってトリガされる時、RFクロックの位相を決定し、RFクロックとREF信号との間の精細な位相差を示すTDC出力を提供する。TDC 150は、REF信号の分解度を超えて発振器130の位相情報を量子化し、DPLL 100のための細分位相センサ（fractional phase sensor）を実現する。加算器144は、ラッチ142からの粗い出力位相とTDC出力とを合計し、発振器130の位相の推定であるフィードバック位相を提供する。
【００１４】
デジタル回路による電力消費量は、典型的に、デジタル回路をトリガするために使用されるクロックの周波数に関係する。DPLL 100内の回路ブロックの大部分は、比較的に低い周波数を有するREF信号に基づいて動作する。RF累算器140とTDC 150は、周波数において、REF信号よりも何倍も高いRFクロックに基づいて動作する。従って、RF累算器140とTDC 150は、DPLL 100の合計電力消費の大部分（例えば、約50％）の要因である。分割器132は、発振器信号を分割してより低い周波数でRFクロックを提供し、RF累算器140およびTDC 150による電力消費を削減する。さらなる電力削減は、DPLL 100がロックされた後に、RF累算器140を無効にすることによって達成される。本願と同一人に譲渡され、2007年11月29日に出願された「DIGITAL PHASE-LOCKED LOOP OPERATING BASED ON FRACTIONAL INPUT AND OUTPUT PHASES」と題する米国特許出願11/947,587に記述されるように、RF累算器140が無効状態の時、位相誤差は、TDC 150からの精細な出力位相と、入力累算器114からの入力位相の精細な部分とに基づいて決定される。さらなる電力削減は、以下に示されるように、動的にTDC 150をオンとオフにゲートすることで達成される。
【００１５】
図2は、図1におけるTDC 150の設計の概略図を示す。TDC 150は、RFクロックの位相とREF信号の位相を比較し、検出された位相差に複数（B個）のビットの分解度を提供する。TDC 150は、Z=2B個の遅延要素210aから210z、Z個のDフリップフロップ220aから220z、温度計／2値変換器（thermometer-to-binary converter）230を含む。遅延要素210aから210zは、遅延要素210aがRFクロックを受信する状態で直列結合される。各遅延要素210は、所望の遅延分解度を獲得するために、インバータおよび／または別のタイプの論理要素と共に実装される。遅延要素210aから210zは、およそ1RFクロック周期の合計遅延を提供する。例えば、RFクロック周波数が2GHzの場合、1RFクロック周期は500ピコセカンド（ps）であり、各遅延要素210は、約500／Z psの遅延を提供する。
【００１６】
Dフリップフロップ220aから220zは、遅延要素210aから210zの出力にそれぞれ結合されたD入力、および、REF信号を受信するクロック入力を有する。各Dフリップフロップ220は、関連する遅延要素210の出力をサンプリングし、サンプリングされた出力を変換器230に提供する。論理ハイでのDフリップフロップ数に対する論理ローでのDフリップフロップの数は、RFクロックとREF信号との間の位相差を示す。この位相差は1／Z RFクロック周期の分解度を有する。インバータ228は、REF信号を受信し、反転REF信号を変換器230に提供する。変換器230は、Dフリップフロップ220aから220zからのZ個の出力を受信し、反転REF信号によってトリガされる時に、Z個の出力をBビット2進値に変換し、Bビット2進値をTDC出力として提供する。
【００１７】
一般に、TDC 150 は、任意のビット数の分解度で設計される。例えば、Bは、所望の遅延分解度、所与の集積回路（IC）プロセスでの利用可能な最小遅延などに依存して、8またはそれ以上である。所望の遅延分解度は、DPLL 100が使用されるアプリケーション、RFクロック周波数などに依存する。
【００１８】
図3は、図2におけるTDC 150内での様々な信号のタイミング図を示す。RFクロックは、図3の上部に示される。遅延要素210aから210zそれぞれからのZ個の遅延信号D1からDZは、RFクロックの下に示される。D1信号からDZ信号は、遅延要素が増えるに従ってより多くの量、遅らされる。D1信号からDZ信号は、REF信号のリーディング／立上がりエッジでラッチされ、それは、これら遅延信号のリーディングエッジに関係する任意の時間に常に発生する。Dフリップフロップ220a−220zそれぞれからのZ個のラッチ信号Q1からQZは、変換器230に提供される。
【００１９】
上に示されるように、RFクロック周波数は、REF信号周波数より何倍も高い。例えば、RFクロックは2GHz、REF信号は57MHz、そして、約35のRFクロック周期が各REF信号周期に存在する。Z個の遅延要素210aから210zはRFクロックで動作し、それらの出力は各RFクロック周期で移行する。さらに、精細な位相分解度を獲得するために、直列結合される多くの遅延要素210が存在する。従って、遅延要素210は、高い動作周波数と多数の遅延要素のため、大量の電力を消費する。
【００２０】
ある態様において、位相情報を記憶するために少しの時間の間、TDCを動的に有効にし、残り時間の間、TDCを動的に無効にすることで、より少ない電力消費がTDC 150のために達成される。これは、REF信号の各リーディングエッジの周りの小ウィンドウ期間以外でRFクロックをオフにゲートすることで達成される。図3に示されるように、Z個の遅延要素210aから210zの出力は、REFシグナル周期毎に1度だけ獲得される。REF信号は、各リーディングエッジの周りに小ウィンドウを生成するために使用される。TDC 150は、位相情報を獲得するために、この小ウィンドウ内で有効にされ、電力を節約するために、ウィンドウの外で無効にされる。
【００２１】
図4は、ゲートTDC（gated TDC）を有するDPLL 400の設計のブロック図を示す。この設計において、DPLL 400は図1のDPLL 100内の全ての回路ブロックを含む。DPLL 400は、分割器132からのRFクロックおよびREF信号を受信するクロック制御ユニット148をさらに含む。制御ユニット148は、REF信号のリーディングエッジの周りの僅かな時間の間だけ有効にされたゲートRFクロック（gated RF clock）を生成する。制御ユニット148は、また、TDC 150のための第1の基準（REF1）信号、および、入力累算器114、ラッチ142、DPLL 400内の別のブロックのための別の基準（REFA）信号を生成する。
【００２２】
図5は、図4におけるクロック制御ユニット148内の様々な信号のタイミング図を示す。RFクロックは図5の上部に示され、REF信号はRFクロックの下に示される。REF1信号は、持続時間Tdelay1だけREF信号を遅らせることで獲得される。第2の基準（REF2）信号は、持続時間Tdelay2だけREF1を遅らせることで獲得される。イネーブル信号は、REF信号およびREF2信号に基づいて生成される。イネーブル信号は、REF信号のリーディングエッジからREF2信号のリーディングエッジまでの間、論理ハイであり、残り時間の間は論理ローである。RFクロックは、RFクロックの1つ以上の周期を含むゲートRFクロックを生成するために、イネーブル信号でゲートされる。REF信号のリーディングエッジは、RFクロックゲーティング（RF clock gating）をオンにするために使用される。REF2信号のリーディングエッジは、RFクロックゲーティングをオフにするために使用される。REF1信号のリーディングエッジは、TDC 150内のコア回路をトリガして有効にするために使用される。
【００２３】
図2を再度参照して、ゲートRFクロック（RFクロックの代わりに）が遅延要素210aに提供されてもよい。REF1信号（REF信号の代わりに）がDフリップフロップ220aから220zのクロック入力とインバータ228とに提供されてもよい。
【００２４】
図6は、ゲートRFクロックと共に、図2のTDC 150内の様々な信号のタイミング図を示す。RFクロックおよびイネーブル信号が、参照のために図6の上部に示される。ゲートRFクロックは、イネーブル信号の下に示される。遅延要素210aから210zそれぞれからのZ個の遅延信号D1からDZは、ゲートRFクロックの下に示される。D1からDZ信号は、イネーブル信号上のアクティブウィンドウの間で生じるREF1信号のリーディングエッジによってラッチされる。Dフリップフロップ220aから220zそれぞれからのZ個のラッチ信号Q1からQZは、変換器230に提供される。
【００２５】
図6に示されるように、TDC 150の機能性は、発振器130の位相情報が短い時間の間のみ必要であるため、RFクロックをオン／オフにゲートすることによって影響されない。ゲートRFクロックと、D1からDZ信号は、REF1信号の各リーディングエッジの周りの時間の間、有効である。一般に、ゲートRFクロックは、REF1信号のリーディングエッジより前の任意の数のRFクロック周期、および、リーディングエッジの後の任意の数のRFクロック周期に対して有効である。しかし、電力消費を削減するために、ゲートRFクロック中のクロック周期の数を最小化することが望まれる。イネーブル信号は、1個または2個だけのRFクロック周期を通すために生成される。ある設計において、イネーブル信号は、リーディングエッジよりも前に、約1個のRFクロック周期を通し、REF1信号のリーディングエッジの後に、約1個のRFクロック周期を通す。動的にTDC 150を制御し、必要な時にのみTDCを有効にすることによって、TDC 150のための電力の大部分（例えば、90％）がセーブされる。
【００２６】
図7は、図4におけるクロック制御ユニット148の設計の概略図を示す。制御ユニット148内で、プログラマブル遅延ユニット712は、REF信号を受信して、時間Tdelay1だけ遅らせ、REF1信号を提供する。プログラマブル遅延ユニット714は、REF1信号を受信し、時間Tdelay2だけ遅らせ、REF2信号を提供する。イネーブル信号上のアクティブウィンドウの期間、および、このウィンドウに関係するREF1信号のリーディングエッジの位置は、一定または設定可能な遅延であるTdelay1およびTdelay2によって決定される。インバータ716は、REF2信号を反転し、反転REF2信号を提供する。ANDゲート718は、反転REF2信号とREF信号を受信し、イネーブル信号を提供する。ANDゲート720は、イネーブル信号とRFクロックを受信し、ゲートRFクロックに提供する。ANDゲート720はRFクロックをオンおよびオフに切り替えるゲート回路である。
【００２７】
Dフリップフロップ722および724は、直列結合される。Dフリップフロップ722は、D入力でREF1信号を受信し、クロック入力でRFクロックを受信する。Dフリップフロップ724は、D入力でDフリップフロップ722のQ出力を、クロック入力でRFクロックを受信し、REFA信号を提供する。Dフリップフロップ722および724はREF1信号を再クロック（reclock）し、REFA信号がRFクロックと時間整列される。
【００２８】
図8は、プログラマブル遅延ユニット714にも使用されうるプログラマブル遅延ユニット712の設計の概略図を示す。この設計において、プログラマブル遅延ユニット712は、直列結合されたK個の遅延要素810aから810kを含む。遅延要素810aはREF信号を受信する。マルチプレクサ（Mux）820は、遅延要素810aから810kの出力を受信し、1つの遅延要素810の出力をREF1信号として提供する。セレクト信号は、所望の量の遅延を獲得するために、遅延要素810の適当な数を選択する。選択できる遅延要素810の数は、RFクロックの周波数、各遅延要素から提供された遅延量などの様々な要因に基づく。
【００２９】
ある設計において、プログラマブル遅延ユニット712による遅延量Tdelay1、および／または、プログラマブル遅延ユニット714による遅延量Tdelay2は、RFクロック周波数に基づいて変化する。例えば、発振器130は、1.5GHzと4GHzとの間で動作し、Tdelay1および／またはTdelay2はRFクロック周波数に反比例する。
【００３０】
図4と図7は、RFクロックをオンおよびオフにゲートすることによってTDC 150が有効および無効にされる設計を示す。TDC 150は、また、電力消費を削減するために、別の方法においても有効および無効にされる。
【００３１】
図9は、ゲートTDCを有するDPLLを動作するためのプロセス900の設計を示す。イネーブル信号は、主基準信号（例えば、REF信号）に基づいて（例えば、それだけに基づいて）生成される（ブロック912）。ブロック912のある設計において、主基準信号は、第1の基準信号（例えば、REF1信号）を獲得するために第1の持続時間だけ遅らせられ、第1の基準信号は、第2の基準信号（例えば、REF2信号）を獲得するために、第2の持続時間だけ遅らせられる。第1および／または第2の持続時間は、プログラム可能であり、主クロック信号（例えば、RFクロック）の周波数に基づいて選択されうる。イネーブル信号は、主基準信号および第2の基準信号（例えば、図7に示されるように）に基づいて生成され、第1と第2の持続時間、アクティブである。主クロック信号は発振器から直接的に、または、周波数において発振器の出力を分割することで獲得される。
【００３２】
TDCは、イネーブル信号に基づいて有効および無効にされる（ブロック914）。ブロック914のある設計において、主クロック信号は、第1のクロック信号（例えば、ゲートRFクロック）を獲得するために、イネーブル信号でゲートされる。主クロック信号は連続的である。第1のクロック信号は、第1の基準信号の各リーディングエッジの周りに少なくとも1つのクロック周期を有し、残り時間の間、オフにゲートされる。TDCは、ゲートされた第1クロック信号に基づいて、有効および無効にされる。TDCは、また、別の方法で有効および無効にされる。第1のクロック信号と第1の基準信号との位相差を示すTDC出力は、TDCが有効な時に獲得される（ブロック916）。RF累算器は、DPLLがロックされていない時に有効にされ、DPLLがロックされた後に無効にされる（ブロック918）。
【００３３】
本明細書に記述されるゲートTDCを有するDPLLは、通信、計算、ネットワーク、パーソナル電子機器などの様々なアプリケーションに使用されうる。例えば、DPLLは、無線通信デバイス、携帯電話、携帯無線端末（PDA）、ハンドヘルデバイス、ゲーミングデバイス、処理デバイス、ラップトップコンピュータ、家庭用電子機器、パーソナルコンピュータ、コードレス電話などのために使用される。無線通信デバイスにおけるDPLLの使用例は、以下に記述される。
【００３４】
図10は、無線通信システムのための無線通信デバイス1000の設計のブロック図を示す。無線デバイス1000は、携帯電話、端末、ハンドセット、無線モデムなどである。無線通信システムは、符号分割多元接続（CDMA）システム、汎ヨーロッパデジタル移動通信システム（GSM）システムなどである。
【００３５】
無線デバイス1000は、受信経路および送信経路を介して、二方向通信を提供することができる。受信経路上で、基地局（図示されない）によって送信される信号は、アンテナ1010によって受信され、受信機1012に提供される。受信機1012は、受信信号を調整してデジタル化し、さらなる処理のためにセクション1020にサンプルを提供する。送信経路上で、送信機1016は、セクション1020から送信されるデータを受信し、そのデータを処理および調整し、アンテナ1010を介して基地局に送信される変調信号を生成する。受信機1012および送信機1016は、CDMA、GSMなどをサポートする。
【００３６】
セクション1020は、モデムプロセッサ1022、縮小命令セットコンピュータ／デジタル信号プロセッサ（RISC／DSP）1024、コントローラ／プロセッサ1026、メモリ1028、入力／出力（I／O）回路1030、DPLL／発振器1032などの様々な処理ユニット、インターフェースユニットおよびメモリユニットを含む。モデムプロセッサ1022は、データ送信および受信のための処理（例えば、符号化、変調、復調、復号）を実行する。RISC／DSP1024は、無線デバイス1000のための一般的および専門的な処理を実行する。コントローラ／プロセッサ1026は、セクション1020内の様々なユニットの動作を指揮する。メモリ1028は、セクション1020内の様々なユニットのためのデータおよび／または命令を記憶する。I／O回路1030は、外付けI／Oデバイス1040と通信する。
【００３７】
DPLL／発振器1032は、セクション1020内の処理ユニットのためにクロックを生成し、REF信号も生成する。DPLL／発振器1014は、周波数ダウンコンバージョンおよび／または復調のために受信機1012によって使用される受信LO信号を生成する。DPLL／発振器1018は、周波数アップコンバージョンおよび／または変調のために送信機1016によって使用される送信LO信号を生成する。DPLL／発振器1014、1018および／または1032は、図4におけるDPLL 400および発振器130と共に実施される。基準発振器1042は、DPLL／発振器1032および／または別のDPLL／発振器のために、正確なクロック信号を生成する。基準発振器1042は、XO、VCXO、TCXOなどである。
【００３８】
本明細書に記述されるゲートTDCを有するDPLLは、受信機1012および／または送信機1016における周波数合成のために使用され、広範囲の周波数上で動作する。DPLLは、全デジタル位相ロックドループ（ADPLL）を実施するためにDCOと共に使用される。本明細書に記述されるゲートTDCを有するDPLLは、IC、アナログIC、RF IC（RFIC）、混合信号IC、特定用途向けIC（ASIC）、プリント基板（PCB）、電子デバイスなどで実施される。DPLLは、また、相補型金属酸化膜半導体（CMOS）、NチャネルMOS（NMOS）、PチャネルMOS（PMOS）、双極性接合トランジスタ（BJT）、双極性CMOS（BiCMOS）、シリコンゲルマニウム（SiGe）、砒化ガリウム（GaAs）など、様々なICプロセス技法を用いて組み立てられる。DPLLは、ディープサブミクロン（deep sub-micron）RFCMOSトランジスタで実施され、良質のパフォーマンスと高レベルの統合を達成しうる。
【００３９】
本明細書に記述されるゲートTDCを有するDPLLを実施する装置は、独立型デバイスであり、または、大型デバイスの一部である。デバイスは（i）独立型IC、（ii）データおよび／または命令を記憶するためのメモリICを含む1つ以上のICセット、（iii）RF受信機（RFR）またはRF送信機／受信機（RTR）などのRFIC、（iv）移動局モデム（MSM）などのASIC、（v）別のデバイス内に組み込まれたモジュール、（vi）受信機、携帯電話、無線デバイス、ハンドセット、または移動ユニット、（vii）その他、である。
【００４０】
本開示の以上の記述は、当業者が本発明を実施及び使用することを可能にするために提供される。これらの実施形態に対する様々な変更は当業者には容易に明らかであり、本明細書において定義された包括的な原理は、本発明の精神または範囲を逸脱することなく他の実施形態に適用可能である。従って、本発明は本明細書に記載の実施形態に制限されるものではなく、本明細書で開示される原理及び新規な特徴と合致する最も広い範囲が与えられるべきである。
【技術分野】
【０００１】
本開示は、一般に、電子装置に関し、さらに詳細にはデジタル位相ロックドループに関する。
【背景技術】
【０００２】
位相ロックドループ（PLL）は、多くの電子回路の一体化部分であり、通信回路において、特に重要である。例えば、デジタル回路は、フリップフロップなどの同期回路をトリガするためにクロックを使用する。送信機と受信機は、周波数アップコンバージョン（upconversion）および周波数ダウンコンバージョン（downconversion）のそれぞれのために、ローカル発振器（LO）信号を使用する。無線通信システムのための無線デバイス（例えば携帯電話）は、デジタル回路に対してクロックを、また、送信機と受信機に対してLO信号を典型的に使用する。クロックとLO信号は発振器で生成され、それらの周波数はしばしばPLLで制御される。
【０００３】
PLLは、発振器からの発振器信号の周波数および／または位相を調節するために使用される様々な回路ブロックを典型的に含む。これらの回路ブロックは、比較的に大量の電力を消費し、それは携帯電話などのポータブルデバイスにとって望ましくない。従って、パフォーマンスにインパクトを与えずに、PLLの電力消費を削減することが、当技術分野において必要である。
【発明の概要】
【０００４】
高性能、および、より少ない電力消費のデジタルPLL（DPLL）が本明細書に記述される。DPLLは、アナログ回路の代わりにデジタル回路を用いて実施されるPLLである。デジタル実装は、より低いコスト、より小さい回路エリアなどの利点を提供する。
【０００５】
ある設計において、DPLLは、動作にインパクトを与えずに電力消費を削減するために、動的に有効および無効にされる時間／デジタル変換器（TDC：time-to-digital converter）を利用する。TDCは、発振器の位相情報を量子化するために、短い時間の間、周期的に有効にされ、電力消費を削減するために、残り時間の間、無効にされる。
【０００６】
ある設計において、DPLLはTDCおよび制御ユニットを含む。TDCは第1のクロック信号と第1の基準信号を受信し、第1のクロック信号と第1の基準信号との位相差を示すTDC出力を提供する。制御ユニットは、主基準信号に基づいて（例えば、それだけに基づいて）イネーブル信号（enable signal）を生成し、このイネーブル信号でTDCを有効（enable）および無効（disable）にする。
【０００７】
ある設計において、制御ユニットは、第1の基準信号を獲得するために主基準信号を第1の持続時間だけ遅らせ、第2の基準信号を獲得するために第1の基準信号を第2の持続時間だけさらに遅らせる。制御ユニットは、主基準信号と第2の基準信号に基づいてイネーブル信号を生成する。次に、制御ユニットは、第1のクロック信号を獲得するために、イネーブル信号で主クロック信号をゲートする。第1の持続時間および／または第2の持続時間はプログラム可能であり、主クロック信号の周波数に基づいて選択される。イネーブル信号は、第1と第2の持続時間の間、アクティブである。第1のクロック信号は、第1の基準信号の各リーディングエッジの周りに少なくとも1つのクロックサイクルを有し、残り時間の間、オフにゲートされる。本開示の様々な態様と特徴は、さらに詳細に以下に記述される。
【図面の簡単な説明】
【０００８】
【図１】図1は、DPLLのブロック図を示す。
【図２】図2は、TDCの概略図を示す。
【図３】図3は、TDC内の信号のタイミング図を示す。
【図４】図4は、ゲートTDCを有するDPLLのブロック図を示す。
【図５】図5は、クロック制御ユニット内の信号のタイミング図を示す。
【図６】図6は、ゲートTDC内の信号のタイミング図を示す。
【図７】図7は、クロック制御ユニットのブロック図を示す。
【図８】図8は、プログラマブル遅延ユニットの概略図を示す。
【図９】図9は、ゲートTDCを有するDPLLを動作するためのプロセスを示す。
【図１０】図10は、無線通信デバイスのブロック図を示す。
【発明の詳細な説明】
【０００９】
図1は、DPLL 100の設計のブロック図を示す。この設計において、DPLL 100は、広帯域変調を達成するために、2点またはデュアルポート変調を実施する。DPLL 100内で、変調信号は、ローパス変調経路とハイパス変調経路との両方に提供される。ハイパス変調経路において、スケーリングユニット110は、変調信号を受信し、利得でスケールしてスケールされた変調信号を提供する。ローパス変調経路において、加算器112は、変調信号を受信して、通信に使用される周波数チャネルの中心周波数の静的数値と合計する。入力累算器114は、加算器112の出力を累算し、入力位相を提供する。累算は、本質上、周波数を位相に変換する。入力累算器114は、frefという固定周波数を有する基準（REF）信号によってトリガされる。DPLL 100内の様々な回路ブロックと信号は、REF信号でアップデートされ、tは、REF信号のためのインデックスである。
【００１０】
加算器116は、フィードバック位相を受信して、入力位相からフィードバック位相を減算し、位相誤差を提供する。ループフィルタ118は、位相誤差をフィルタし、フィルタされた位相誤差を提供する。ループフィルタ118は、DPLL 100のループダイナミクスを設定する。加算器120は、ループフィルタ118からのフィルタされた位相誤差とスケーリングユニット110からのスケールされた変調信号とを合計し、発振器130に制御信号を提供する。制御信号は、発振器の位相が変調の位相に続くように、発振器130の周波数を調節する。制御信号は、任意のビット数の分解度（resolution）、例えば、8、12、16、20、24、またはそれ以上のビットの分解度を有する。
【００１１】
変調信号の帯域幅は、DPLL 100が使用されるアプリケーションによって決定され、DPLLの閉ループ帯域幅よりも広い。ローパス変調経路の帯域幅はループフィルタ118によって決定され、所望の雑音除去およびループダイナミクスを達成するために比較的に狭い（例えば、100KHz以下）。個々のハイパスおよびローパス変調経路を介して変調信号を適用することで、DPLL 100 はDPLLの閉ループ帯域幅より広い信号帯域幅で発振器130を変調することができる。スケーリングユニット110の利得は、2005年6月21に発行された「PHASE LOCKED LOOP HAVING A FORWARD GAIN ADAPTATION MODULE」と題する米国特許番号6,909,331に記述されるように決定される。
【００１２】
発振器130は、デジタル制御発振器（DCO：digitally controlled oscillator）、電圧制御発振器（VCO：voltage controlled oscillator）、電流制御発振器（ICO：current controlled oscillator）、または、その周波数が制御信号によって調節される幾つかの別のタイプの発振器である。発振器130は、DPLL 100が使用されるアプリケーションによって決定されるfoscという公称周波数で動作する。例えば、DPLL 100は無線通信デバイスのために使用され、foscは数百メガヘルツ（MHz）、または、数ギガヘルツ（GHz）である。REF信号は、水晶発振器（XO：crystal oscillator）、電圧制御水晶発振器（VCXO：voltage controlled crystal oscillator）、温度補償水晶発振器（TCXO：temperature compensated crystal oscillator）または正確な周波数を有する幾つかの別のタイプの発振器に基づいて生成される。REF信号の周波数は、発振器信号の周波数よりも非常に低い。例えば、foscが数GHzであるのに対して、frefは数十MHzである。
【００１３】
DPLL 100のフィードバック経路において、分割器132は、発振器130から発振器信号を受信し、整数要素（例えば、1、2、3、4など）で発振器信号を周波数に分割し、無線周波数（RF）クロックを提供する。RF累算器140は、各RFクロック周期に対して1つ増す。ラッチ142は、REF信号によってトリガされた時、RF累算器140の出力をラッチし、粗い出力位相を提供する。TDC 150は、RFクロックとREF信号とを受信し、REF信号によってトリガされる時、RFクロックの位相を決定し、RFクロックとREF信号との間の精細な位相差を示すTDC出力を提供する。TDC 150は、REF信号の分解度を超えて発振器130の位相情報を量子化し、DPLL 100のための細分位相センサ（fractional phase sensor）を実現する。加算器144は、ラッチ142からの粗い出力位相とTDC出力とを合計し、発振器130の位相の推定であるフィードバック位相を提供する。
【００１４】
デジタル回路による電力消費量は、典型的に、デジタル回路をトリガするために使用されるクロックの周波数に関係する。DPLL 100内の回路ブロックの大部分は、比較的に低い周波数を有するREF信号に基づいて動作する。RF累算器140とTDC 150は、周波数において、REF信号よりも何倍も高いRFクロックに基づいて動作する。従って、RF累算器140とTDC 150は、DPLL 100の合計電力消費の大部分（例えば、約50％）の要因である。分割器132は、発振器信号を分割してより低い周波数でRFクロックを提供し、RF累算器140およびTDC 150による電力消費を削減する。さらなる電力削減は、DPLL 100がロックされた後に、RF累算器140を無効にすることによって達成される。本願と同一人に譲渡され、2007年11月29日に出願された「DIGITAL PHASE-LOCKED LOOP OPERATING BASED ON FRACTIONAL INPUT AND OUTPUT PHASES」と題する米国特許出願11/947,587に記述されるように、RF累算器140が無効状態の時、位相誤差は、TDC 150からの精細な出力位相と、入力累算器114からの入力位相の精細な部分とに基づいて決定される。さらなる電力削減は、以下に示されるように、動的にTDC 150をオンとオフにゲートすることで達成される。
【００１５】
図2は、図1におけるTDC 150の設計の概略図を示す。TDC 150は、RFクロックの位相とREF信号の位相を比較し、検出された位相差に複数（B個）のビットの分解度を提供する。TDC 150は、Z=2B個の遅延要素210aから210z、Z個のDフリップフロップ220aから220z、温度計／2値変換器（thermometer-to-binary converter）230を含む。遅延要素210aから210zは、遅延要素210aがRFクロックを受信する状態で直列結合される。各遅延要素210は、所望の遅延分解度を獲得するために、インバータおよび／または別のタイプの論理要素と共に実装される。遅延要素210aから210zは、およそ1RFクロック周期の合計遅延を提供する。例えば、RFクロック周波数が2GHzの場合、1RFクロック周期は500ピコセカンド（ps）であり、各遅延要素210は、約500／Z psの遅延を提供する。
【００１６】
Dフリップフロップ220aから220zは、遅延要素210aから210zの出力にそれぞれ結合されたD入力、および、REF信号を受信するクロック入力を有する。各Dフリップフロップ220は、関連する遅延要素210の出力をサンプリングし、サンプリングされた出力を変換器230に提供する。論理ハイでのDフリップフロップ数に対する論理ローでのDフリップフロップの数は、RFクロックとREF信号との間の位相差を示す。この位相差は1／Z RFクロック周期の分解度を有する。インバータ228は、REF信号を受信し、反転REF信号を変換器230に提供する。変換器230は、Dフリップフロップ220aから220zからのZ個の出力を受信し、反転REF信号によってトリガされる時に、Z個の出力をBビット2進値に変換し、Bビット2進値をTDC出力として提供する。
【００１７】
一般に、TDC 150 は、任意のビット数の分解度で設計される。例えば、Bは、所望の遅延分解度、所与の集積回路（IC）プロセスでの利用可能な最小遅延などに依存して、8またはそれ以上である。所望の遅延分解度は、DPLL 100が使用されるアプリケーション、RFクロック周波数などに依存する。
【００１８】
図3は、図2におけるTDC 150内での様々な信号のタイミング図を示す。RFクロックは、図3の上部に示される。遅延要素210aから210zそれぞれからのZ個の遅延信号D1からDZは、RFクロックの下に示される。D1信号からDZ信号は、遅延要素が増えるに従ってより多くの量、遅らされる。D1信号からDZ信号は、REF信号のリーディング／立上がりエッジでラッチされ、それは、これら遅延信号のリーディングエッジに関係する任意の時間に常に発生する。Dフリップフロップ220a−220zそれぞれからのZ個のラッチ信号Q1からQZは、変換器230に提供される。
【００１９】
上に示されるように、RFクロック周波数は、REF信号周波数より何倍も高い。例えば、RFクロックは2GHz、REF信号は57MHz、そして、約35のRFクロック周期が各REF信号周期に存在する。Z個の遅延要素210aから210zはRFクロックで動作し、それらの出力は各RFクロック周期で移行する。さらに、精細な位相分解度を獲得するために、直列結合される多くの遅延要素210が存在する。従って、遅延要素210は、高い動作周波数と多数の遅延要素のため、大量の電力を消費する。
【００２０】
ある態様において、位相情報を記憶するために少しの時間の間、TDCを動的に有効にし、残り時間の間、TDCを動的に無効にすることで、より少ない電力消費がTDC 150のために達成される。これは、REF信号の各リーディングエッジの周りの小ウィンドウ期間以外でRFクロックをオフにゲートすることで達成される。図3に示されるように、Z個の遅延要素210aから210zの出力は、REFシグナル周期毎に1度だけ獲得される。REF信号は、各リーディングエッジの周りに小ウィンドウを生成するために使用される。TDC 150は、位相情報を獲得するために、この小ウィンドウ内で有効にされ、電力を節約するために、ウィンドウの外で無効にされる。
【００２１】
図4は、ゲートTDC（gated TDC）を有するDPLL 400の設計のブロック図を示す。この設計において、DPLL 400は図1のDPLL 100内の全ての回路ブロックを含む。DPLL 400は、分割器132からのRFクロックおよびREF信号を受信するクロック制御ユニット148をさらに含む。制御ユニット148は、REF信号のリーディングエッジの周りの僅かな時間の間だけ有効にされたゲートRFクロック（gated RF clock）を生成する。制御ユニット148は、また、TDC 150のための第1の基準（REF1）信号、および、入力累算器114、ラッチ142、DPLL 400内の別のブロックのための別の基準（REFA）信号を生成する。
【００２２】
図5は、図4におけるクロック制御ユニット148内の様々な信号のタイミング図を示す。RFクロックは図5の上部に示され、REF信号はRFクロックの下に示される。REF1信号は、持続時間Tdelay1だけREF信号を遅らせることで獲得される。第2の基準（REF2）信号は、持続時間Tdelay2だけREF1を遅らせることで獲得される。イネーブル信号は、REF信号およびREF2信号に基づいて生成される。イネーブル信号は、REF信号のリーディングエッジからREF2信号のリーディングエッジまでの間、論理ハイであり、残り時間の間は論理ローである。RFクロックは、RFクロックの1つ以上の周期を含むゲートRFクロックを生成するために、イネーブル信号でゲートされる。REF信号のリーディングエッジは、RFクロックゲーティング（RF clock gating）をオンにするために使用される。REF2信号のリーディングエッジは、RFクロックゲーティングをオフにするために使用される。REF1信号のリーディングエッジは、TDC 150内のコア回路をトリガして有効にするために使用される。
【００２３】
図2を再度参照して、ゲートRFクロック（RFクロックの代わりに）が遅延要素210aに提供されてもよい。REF1信号（REF信号の代わりに）がDフリップフロップ220aから220zのクロック入力とインバータ228とに提供されてもよい。
【００２４】
図6は、ゲートRFクロックと共に、図2のTDC 150内の様々な信号のタイミング図を示す。RFクロックおよびイネーブル信号が、参照のために図6の上部に示される。ゲートRFクロックは、イネーブル信号の下に示される。遅延要素210aから210zそれぞれからのZ個の遅延信号D1からDZは、ゲートRFクロックの下に示される。D1からDZ信号は、イネーブル信号上のアクティブウィンドウの間で生じるREF1信号のリーディングエッジによってラッチされる。Dフリップフロップ220aから220zそれぞれからのZ個のラッチ信号Q1からQZは、変換器230に提供される。
【００２５】
図6に示されるように、TDC 150の機能性は、発振器130の位相情報が短い時間の間のみ必要であるため、RFクロックをオン／オフにゲートすることによって影響されない。ゲートRFクロックと、D1からDZ信号は、REF1信号の各リーディングエッジの周りの時間の間、有効である。一般に、ゲートRFクロックは、REF1信号のリーディングエッジより前の任意の数のRFクロック周期、および、リーディングエッジの後の任意の数のRFクロック周期に対して有効である。しかし、電力消費を削減するために、ゲートRFクロック中のクロック周期の数を最小化することが望まれる。イネーブル信号は、1個または2個だけのRFクロック周期を通すために生成される。ある設計において、イネーブル信号は、リーディングエッジよりも前に、約1個のRFクロック周期を通し、REF1信号のリーディングエッジの後に、約1個のRFクロック周期を通す。動的にTDC 150を制御し、必要な時にのみTDCを有効にすることによって、TDC 150のための電力の大部分（例えば、90％）がセーブされる。
【００２６】
図7は、図4におけるクロック制御ユニット148の設計の概略図を示す。制御ユニット148内で、プログラマブル遅延ユニット712は、REF信号を受信して、時間Tdelay1だけ遅らせ、REF1信号を提供する。プログラマブル遅延ユニット714は、REF1信号を受信し、時間Tdelay2だけ遅らせ、REF2信号を提供する。イネーブル信号上のアクティブウィンドウの期間、および、このウィンドウに関係するREF1信号のリーディングエッジの位置は、一定または設定可能な遅延であるTdelay1およびTdelay2によって決定される。インバータ716は、REF2信号を反転し、反転REF2信号を提供する。ANDゲート718は、反転REF2信号とREF信号を受信し、イネーブル信号を提供する。ANDゲート720は、イネーブル信号とRFクロックを受信し、ゲートRFクロックに提供する。ANDゲート720はRFクロックをオンおよびオフに切り替えるゲート回路である。
【００２７】
Dフリップフロップ722および724は、直列結合される。Dフリップフロップ722は、D入力でREF1信号を受信し、クロック入力でRFクロックを受信する。Dフリップフロップ724は、D入力でDフリップフロップ722のQ出力を、クロック入力でRFクロックを受信し、REFA信号を提供する。Dフリップフロップ722および724はREF1信号を再クロック（reclock）し、REFA信号がRFクロックと時間整列される。
【００２８】
図8は、プログラマブル遅延ユニット714にも使用されうるプログラマブル遅延ユニット712の設計の概略図を示す。この設計において、プログラマブル遅延ユニット712は、直列結合されたK個の遅延要素810aから810kを含む。遅延要素810aはREF信号を受信する。マルチプレクサ（Mux）820は、遅延要素810aから810kの出力を受信し、1つの遅延要素810の出力をREF1信号として提供する。セレクト信号は、所望の量の遅延を獲得するために、遅延要素810の適当な数を選択する。選択できる遅延要素810の数は、RFクロックの周波数、各遅延要素から提供された遅延量などの様々な要因に基づく。
【００２９】
ある設計において、プログラマブル遅延ユニット712による遅延量Tdelay1、および／または、プログラマブル遅延ユニット714による遅延量Tdelay2は、RFクロック周波数に基づいて変化する。例えば、発振器130は、1.5GHzと4GHzとの間で動作し、Tdelay1および／またはTdelay2はRFクロック周波数に反比例する。
【００３０】
図4と図7は、RFクロックをオンおよびオフにゲートすることによってTDC 150が有効および無効にされる設計を示す。TDC 150は、また、電力消費を削減するために、別の方法においても有効および無効にされる。
【００３１】
図9は、ゲートTDCを有するDPLLを動作するためのプロセス900の設計を示す。イネーブル信号は、主基準信号（例えば、REF信号）に基づいて（例えば、それだけに基づいて）生成される（ブロック912）。ブロック912のある設計において、主基準信号は、第1の基準信号（例えば、REF1信号）を獲得するために第1の持続時間だけ遅らせられ、第1の基準信号は、第2の基準信号（例えば、REF2信号）を獲得するために、第2の持続時間だけ遅らせられる。第1および／または第2の持続時間は、プログラム可能であり、主クロック信号（例えば、RFクロック）の周波数に基づいて選択されうる。イネーブル信号は、主基準信号および第2の基準信号（例えば、図7に示されるように）に基づいて生成され、第1と第2の持続時間、アクティブである。主クロック信号は発振器から直接的に、または、周波数において発振器の出力を分割することで獲得される。
【００３２】
TDCは、イネーブル信号に基づいて有効および無効にされる（ブロック914）。ブロック914のある設計において、主クロック信号は、第1のクロック信号（例えば、ゲートRFクロック）を獲得するために、イネーブル信号でゲートされる。主クロック信号は連続的である。第1のクロック信号は、第1の基準信号の各リーディングエッジの周りに少なくとも1つのクロック周期を有し、残り時間の間、オフにゲートされる。TDCは、ゲートされた第1クロック信号に基づいて、有効および無効にされる。TDCは、また、別の方法で有効および無効にされる。第1のクロック信号と第1の基準信号との位相差を示すTDC出力は、TDCが有効な時に獲得される（ブロック916）。RF累算器は、DPLLがロックされていない時に有効にされ、DPLLがロックされた後に無効にされる（ブロック918）。
【００３３】
本明細書に記述されるゲートTDCを有するDPLLは、通信、計算、ネットワーク、パーソナル電子機器などの様々なアプリケーションに使用されうる。例えば、DPLLは、無線通信デバイス、携帯電話、携帯無線端末（PDA）、ハンドヘルデバイス、ゲーミングデバイス、処理デバイス、ラップトップコンピュータ、家庭用電子機器、パーソナルコンピュータ、コードレス電話などのために使用される。無線通信デバイスにおけるDPLLの使用例は、以下に記述される。
【００３４】
図10は、無線通信システムのための無線通信デバイス1000の設計のブロック図を示す。無線デバイス1000は、携帯電話、端末、ハンドセット、無線モデムなどである。無線通信システムは、符号分割多元接続（CDMA）システム、汎ヨーロッパデジタル移動通信システム（GSM）システムなどである。
【００３５】
無線デバイス1000は、受信経路および送信経路を介して、二方向通信を提供することができる。受信経路上で、基地局（図示されない）によって送信される信号は、アンテナ1010によって受信され、受信機1012に提供される。受信機1012は、受信信号を調整してデジタル化し、さらなる処理のためにセクション1020にサンプルを提供する。送信経路上で、送信機1016は、セクション1020から送信されるデータを受信し、そのデータを処理および調整し、アンテナ1010を介して基地局に送信される変調信号を生成する。受信機1012および送信機1016は、CDMA、GSMなどをサポートする。
【００３６】
セクション1020は、モデムプロセッサ1022、縮小命令セットコンピュータ／デジタル信号プロセッサ（RISC／DSP）1024、コントローラ／プロセッサ1026、メモリ1028、入力／出力（I／O）回路1030、DPLL／発振器1032などの様々な処理ユニット、インターフェースユニットおよびメモリユニットを含む。モデムプロセッサ1022は、データ送信および受信のための処理（例えば、符号化、変調、復調、復号）を実行する。RISC／DSP1024は、無線デバイス1000のための一般的および専門的な処理を実行する。コントローラ／プロセッサ1026は、セクション1020内の様々なユニットの動作を指揮する。メモリ1028は、セクション1020内の様々なユニットのためのデータおよび／または命令を記憶する。I／O回路1030は、外付けI／Oデバイス1040と通信する。
【００３７】
DPLL／発振器1032は、セクション1020内の処理ユニットのためにクロックを生成し、REF信号も生成する。DPLL／発振器1014は、周波数ダウンコンバージョンおよび／または復調のために受信機1012によって使用される受信LO信号を生成する。DPLL／発振器1018は、周波数アップコンバージョンおよび／または変調のために送信機1016によって使用される送信LO信号を生成する。DPLL／発振器1014、1018および／または1032は、図4におけるDPLL 400および発振器130と共に実施される。基準発振器1042は、DPLL／発振器1032および／または別のDPLL／発振器のために、正確なクロック信号を生成する。基準発振器1042は、XO、VCXO、TCXOなどである。
【００３８】
本明細書に記述されるゲートTDCを有するDPLLは、受信機1012および／または送信機1016における周波数合成のために使用され、広範囲の周波数上で動作する。DPLLは、全デジタル位相ロックドループ（ADPLL）を実施するためにDCOと共に使用される。本明細書に記述されるゲートTDCを有するDPLLは、IC、アナログIC、RF IC（RFIC）、混合信号IC、特定用途向けIC（ASIC）、プリント基板（PCB）、電子デバイスなどで実施される。DPLLは、また、相補型金属酸化膜半導体（CMOS）、NチャネルMOS（NMOS）、PチャネルMOS（PMOS）、双極性接合トランジスタ（BJT）、双極性CMOS（BiCMOS）、シリコンゲルマニウム（SiGe）、砒化ガリウム（GaAs）など、様々なICプロセス技法を用いて組み立てられる。DPLLは、ディープサブミクロン（deep sub-micron）RFCMOSトランジスタで実施され、良質のパフォーマンスと高レベルの統合を達成しうる。
【００３９】
本明細書に記述されるゲートTDCを有するDPLLを実施する装置は、独立型デバイスであり、または、大型デバイスの一部である。デバイスは（i）独立型IC、（ii）データおよび／または命令を記憶するためのメモリICを含む1つ以上のICセット、（iii）RF受信機（RFR）またはRF送信機／受信機（RTR）などのRFIC、（iv）移動局モデム（MSM）などのASIC、（v）別のデバイス内に組み込まれたモジュール、（vi）受信機、携帯電話、無線デバイス、ハンドセット、または移動ユニット、（vii）その他、である。
【００４０】
本開示の以上の記述は、当業者が本発明を実施及び使用することを可能にするために提供される。これらの実施形態に対する様々な変更は当業者には容易に明らかであり、本明細書において定義された包括的な原理は、本発明の精神または範囲を逸脱することなく他の実施形態に適用可能である。従って、本発明は本明細書に記載の実施形態に制限されるものではなく、本明細書で開示される原理及び新規な特徴と合致する最も広い範囲が与えられるべきである。
【特許請求の範囲】
【請求項１】
第1のクロック信号と第1の基準信号を受信し、前記第1のクロック信号と前記第1の基準信号との位相差を示すTDC出力を提供するように構成された時間／デジタル変換器（TDC）と；
主基準信号に基づいてイネーブル信号を生成するように、および、前記イネーブル信号に基づいて前記TDCを有効および無効にするように構成された制御ユニットと；
を備える装置。
【請求項２】
前記制御ユニットは、前記主基準信号のみに基づいて前記イネーブル信号を生成するように構成された、請求項1の装置。
【請求項３】
前記制御ユニットは、第2の基準信号を獲得するために前記主基準信号を遅らせ、前記主基準信号および前記第2の基準信号に基づいて前記イネーブル信号を生成するように構成された、請求項1の装置。
【請求項４】
前記制御ユニットは、前記第2の基準信号を獲得するために、前記第1のクロック信号の周波数に基づいて選択されたプログラム可能な持続時間だけ前記主基準信号を遅らせるように構成され、前記イネーブル信号は、前記プログラム可能な持続時間の間、アクティブである、請求項3の装置。
【請求項５】
前記制御ユニットは、第1の持続時間だけ前記主基準信号を遅らせて前記第1の基準信号を提供するように構成された第1の遅延ユニットと、第2の持続時間だけ前記第1の基準信号を遅らせて前記第2の基準信号を提供するように構成された第2の遅延ユニットとを備え、前記第1および第2の持続時間、前記イネーブル信号はアクティブである、請求項3の装置。
【請求項６】
前記制御ユニットは、前記第1のクロック信号を獲得するために前記イネーブル信号で主クロック信号をゲートするように構成され、前記主クロック信号は連続的であり、前記第1のクロック信号は、前記第1の基準信号の各リーディングエッジの周りに少なくとも1つのクロック周期を有し、残り時間の間、オフにゲートされる、請求項1の装置。
【請求項７】
発振器信号を周波数で分割して前記主クロック信号に提供するように構成された分周器をさらに備える、請求項6の装置。
【請求項８】
前記TDCは、
直列に結合され、前記第1のクロック信号を受信するように構成された複数の遅延要素と、
前記複数の遅延要素に結合され、データ入力で前記複数の遅延要素出力を、そして、クロック入力で前記第1の基準信号を受信するように構成された複数のフリップフロップと、
前記複数のフリップフロップの出力を受信して前記TDC出力を提供するように構成された変換器と、
を備える、請求項1の装置。
【請求項９】
主クロック信号を受信し、前記主クロック信号の周期のをカウントするように構成された無線周波数（RF）累算器をさらに備え、前記RF累算器および前記TDCはデジタル位相ロックドループ（DPLL）の一部であり、前記RF累算器は、前記DPLLがロックされていない時に有効にされ、前記DPLLがロックされた後に無効にされる、請求項1の装置。
【請求項１０】
第1のクロック信号および第1の基準信号を受信し、前記第1のクロック信号と前記第1の基準信号との位相差を示すTDC出力を提供するように構成された時間／デジタル変換器（TDC）と；
主基準信号に基づいてイネーブル信号を生成し、前記イネーブル信号に基づいて前記TDCを有効および無効にするように構成された制御ユニットと；
を備える集積回路。
【請求項１１】
前記制御ユニットは、第2の基準信号を獲得するために前記主基準信号を遅らせ、前記主基準信号と前記第2の基準信号とに基づいて前記イネーブル信号を生成するように構成された、請求項10の集積回路。
【請求項１２】
前記制御ユニットは、前記第2の基準信号を獲得するために、前記第2のクロック信号の周波数に基づいて選択されたプログラム可能な持続時間だけ前記主基準信号を遅らせるように構成され、前記イネーブル信号は、前記プログラム可能な持続時間の間、アクティブである、請求項11の集積回路。
【請求項１３】
前記制御ユニットは、第1の持続時間だけ前記主基準信号を遅らせて前記第1の基準信号を提供するように構成された第1の遅延ユニットと、
第2の持続時間だけ前記第1の基準信号を遅らせて前記第2の基準信号を提供するように構成された第2の遅延ユニットとを備え、
前記イネーブル信号は、前記第1および第2の持続時間、アクティブである、
請求項11の集積回路。
【請求項１４】
前記制御ユニットは、前記第1のクロック信号を獲得するために前記イネーブル信号で主クロック信号をゲートするように構成され、前記主クロック信号は連続的であり、前記第1のクロック信号は、前記第1の基準信号の各リーディングエッジの周りに少なくとも1つのクロック周期を有し、残りの時間の間、オフにゲートされる、請求項10の集積回路。
【請求項１５】
主基準信号に基づいてイネーブル信号を生成することと；
前記イネーブル信号によって有効にされる時、時間／デジタル変換器を実行することと；
を備える、デジタル位相ロックドループ（DPLL）を動作する方法。
【請求項１６】
前記イネーブル信号を生成することは、
第1の基準信号を獲得するために、第1の持続時間だけ前記基準信号を遅らせることと、
第2の基準信号を獲得するために、第2の持続時間だけ前記第1の信号を遅らせることと、
前記主基準信号と前記第2の基準信号とに基づいて前記基準信号を生成することと、
を備える、請求項15の方法。
【請求項１７】
前記時間／デジタル変換を実行することは、
第1のクロック信号を獲得するために前記イネーブル信号で主信号をゲートすることと、なお、前記第1のクロック信号は前記第1の基準信号の各リーディングエッジの周りに少なくとも1つのクロック周期を有し、残り時間の間、オフにゲートされる；
前記第1のクロック信号と前記第1の基準信号との位相差を決定することと；
を備える、請求項16の方法。
【請求項１８】
前記主クロック信号の周波数に基づいて、前記第1の持続時間、前記第2の持続時間、またはその両方の持続時間を選択することをさらに備える、請求項17の方法。
【請求項１９】
主基準信号に基づいてイネーブル信号を生成する手段と；
前記イネーブル信号によって有効にされる時、時間／デジタル変換を実行する手段と；
を備える装置。
【請求項２０】
前記イネーブル信号を生成する手段は、
第1の基準信号を獲得するために、第1の持続時間だけ前記主基準信号を遅らせる手段と、
第2の基準信号を獲得するために、第2の持続時間だけ前記第1の基準信号を遅らせる手段と、
前記主基準信号と前記第2の基準信号とに基づいて前記イネーブル信号を生成する手段と、
を備える、請求項19の装置。
【請求項２１】
前記時間／デジタル変換を実行する手段は、
第1のクロック信号を獲得するために前記イネーブル信号で主クロック信号をゲートする手段と、なお、前記第1のクロック信号は、前記第1の基準信号の各リーディングエッジの周りに少なくとも1つのクロック信号を有し、残り時間の間、オフにゲートされる；
前記第1のクロック信号と前記第1の基準信号との位相差を決定する手段と；
を備える、請求項20の装置。
【請求項２２】
前記主クロック信号の周波数に基づいて、前記第1の持続時間、前記第2の持続時間、またはその両方を選択する手段をさらに備える、請求項21の装置。
【請求項２３】
デジタル位相ロックドループ（DPLL）を備える無線デバイスであって、前記デジタル位相ロックドループは、
第1のクロック信号と第1の基準信号を受信し、前記第1のクロック信号と前記第1の基準信号との位相差を示すTDC出力を提供するように構成された時間／デジタル変換器（TDC）と；
主基準信号に基づいてイネーブル信号を生成し、前記イネーブル信号に基づいて前記TDCを有効および無効にするように構成された制御ユニットと；
を備える、無線デバイス。
【請求項２４】
前記DPLLは、主クロック信号を受信し、前記主クロック信号の周期の数をカウントするように構成された無線周波数（RF）累算器を備え、前記RF累算器は、前記DPLLがロックされていない時に有効にされ、前記DPLLがロックされた後に無効にされる、請求項23の無線デバイス。
【請求項２５】
前記DPLLは、
変調信号を処理し、入力位相信号を提供するように構成された第1の変調経路と；
前記変調信号を処理し、スケールされた変調信号を提供するように構成された第2の変調経路と、なお、前記入力位相信号はループフィルタの前に適用され、前記スケールされた変調信号は前記ループフィルタの後に適用される；
を備える、請求項23の無線デバイス。
【請求項１】
第1のクロック信号と第1の基準信号を受信し、前記第1のクロック信号と前記第1の基準信号との位相差を示すTDC出力を提供するように構成された時間／デジタル変換器（TDC）と；
主基準信号に基づいてイネーブル信号を生成するように、および、前記イネーブル信号に基づいて前記TDCを有効および無効にするように構成された制御ユニットと；
を備える装置。
【請求項２】
前記制御ユニットは、前記主基準信号のみに基づいて前記イネーブル信号を生成するように構成された、請求項1の装置。
【請求項３】
前記制御ユニットは、第2の基準信号を獲得するために前記主基準信号を遅らせ、前記主基準信号および前記第2の基準信号に基づいて前記イネーブル信号を生成するように構成された、請求項1の装置。
【請求項４】
前記制御ユニットは、前記第2の基準信号を獲得するために、前記第1のクロック信号の周波数に基づいて選択されたプログラム可能な持続時間だけ前記主基準信号を遅らせるように構成され、前記イネーブル信号は、前記プログラム可能な持続時間の間、アクティブである、請求項3の装置。
【請求項５】
前記制御ユニットは、第1の持続時間だけ前記主基準信号を遅らせて前記第1の基準信号を提供するように構成された第1の遅延ユニットと、第2の持続時間だけ前記第1の基準信号を遅らせて前記第2の基準信号を提供するように構成された第2の遅延ユニットとを備え、前記第1および第2の持続時間、前記イネーブル信号はアクティブである、請求項3の装置。
【請求項６】
前記制御ユニットは、前記第1のクロック信号を獲得するために前記イネーブル信号で主クロック信号をゲートするように構成され、前記主クロック信号は連続的であり、前記第1のクロック信号は、前記第1の基準信号の各リーディングエッジの周りに少なくとも1つのクロック周期を有し、残り時間の間、オフにゲートされる、請求項1の装置。
【請求項７】
発振器信号を周波数で分割して前記主クロック信号に提供するように構成された分周器をさらに備える、請求項6の装置。
【請求項８】
前記TDCは、
直列に結合され、前記第1のクロック信号を受信するように構成された複数の遅延要素と、
前記複数の遅延要素に結合され、データ入力で前記複数の遅延要素出力を、そして、クロック入力で前記第1の基準信号を受信するように構成された複数のフリップフロップと、
前記複数のフリップフロップの出力を受信して前記TDC出力を提供するように構成された変換器と、
を備える、請求項1の装置。
【請求項９】
主クロック信号を受信し、前記主クロック信号の周期のをカウントするように構成された無線周波数（RF）累算器をさらに備え、前記RF累算器および前記TDCはデジタル位相ロックドループ（DPLL）の一部であり、前記RF累算器は、前記DPLLがロックされていない時に有効にされ、前記DPLLがロックされた後に無効にされる、請求項1の装置。
【請求項１０】
第1のクロック信号および第1の基準信号を受信し、前記第1のクロック信号と前記第1の基準信号との位相差を示すTDC出力を提供するように構成された時間／デジタル変換器（TDC）と；
主基準信号に基づいてイネーブル信号を生成し、前記イネーブル信号に基づいて前記TDCを有効および無効にするように構成された制御ユニットと；
を備える集積回路。
【請求項１１】
前記制御ユニットは、第2の基準信号を獲得するために前記主基準信号を遅らせ、前記主基準信号と前記第2の基準信号とに基づいて前記イネーブル信号を生成するように構成された、請求項10の集積回路。
【請求項１２】
前記制御ユニットは、前記第2の基準信号を獲得するために、前記第2のクロック信号の周波数に基づいて選択されたプログラム可能な持続時間だけ前記主基準信号を遅らせるように構成され、前記イネーブル信号は、前記プログラム可能な持続時間の間、アクティブである、請求項11の集積回路。
【請求項１３】
前記制御ユニットは、第1の持続時間だけ前記主基準信号を遅らせて前記第1の基準信号を提供するように構成された第1の遅延ユニットと、
第2の持続時間だけ前記第1の基準信号を遅らせて前記第2の基準信号を提供するように構成された第2の遅延ユニットとを備え、
前記イネーブル信号は、前記第1および第2の持続時間、アクティブである、
請求項11の集積回路。
【請求項１４】
前記制御ユニットは、前記第1のクロック信号を獲得するために前記イネーブル信号で主クロック信号をゲートするように構成され、前記主クロック信号は連続的であり、前記第1のクロック信号は、前記第1の基準信号の各リーディングエッジの周りに少なくとも1つのクロック周期を有し、残りの時間の間、オフにゲートされる、請求項10の集積回路。
【請求項１５】
主基準信号に基づいてイネーブル信号を生成することと；
前記イネーブル信号によって有効にされる時、時間／デジタル変換器を実行することと；
を備える、デジタル位相ロックドループ（DPLL）を動作する方法。
【請求項１６】
前記イネーブル信号を生成することは、
第1の基準信号を獲得するために、第1の持続時間だけ前記基準信号を遅らせることと、
第2の基準信号を獲得するために、第2の持続時間だけ前記第1の信号を遅らせることと、
前記主基準信号と前記第2の基準信号とに基づいて前記基準信号を生成することと、
を備える、請求項15の方法。
【請求項１７】
前記時間／デジタル変換を実行することは、
第1のクロック信号を獲得するために前記イネーブル信号で主信号をゲートすることと、なお、前記第1のクロック信号は前記第1の基準信号の各リーディングエッジの周りに少なくとも1つのクロック周期を有し、残り時間の間、オフにゲートされる；
前記第1のクロック信号と前記第1の基準信号との位相差を決定することと；
を備える、請求項16の方法。
【請求項１８】
前記主クロック信号の周波数に基づいて、前記第1の持続時間、前記第2の持続時間、またはその両方の持続時間を選択することをさらに備える、請求項17の方法。
【請求項１９】
主基準信号に基づいてイネーブル信号を生成する手段と；
前記イネーブル信号によって有効にされる時、時間／デジタル変換を実行する手段と；
を備える装置。
【請求項２０】
前記イネーブル信号を生成する手段は、
第1の基準信号を獲得するために、第1の持続時間だけ前記主基準信号を遅らせる手段と、
第2の基準信号を獲得するために、第2の持続時間だけ前記第1の基準信号を遅らせる手段と、
前記主基準信号と前記第2の基準信号とに基づいて前記イネーブル信号を生成する手段と、
を備える、請求項19の装置。
【請求項２１】
前記時間／デジタル変換を実行する手段は、
第1のクロック信号を獲得するために前記イネーブル信号で主クロック信号をゲートする手段と、なお、前記第1のクロック信号は、前記第1の基準信号の各リーディングエッジの周りに少なくとも1つのクロック信号を有し、残り時間の間、オフにゲートされる；
前記第1のクロック信号と前記第1の基準信号との位相差を決定する手段と；
を備える、請求項20の装置。
【請求項２２】
前記主クロック信号の周波数に基づいて、前記第1の持続時間、前記第2の持続時間、またはその両方を選択する手段をさらに備える、請求項21の装置。
【請求項２３】
デジタル位相ロックドループ（DPLL）を備える無線デバイスであって、前記デジタル位相ロックドループは、
第1のクロック信号と第1の基準信号を受信し、前記第1のクロック信号と前記第1の基準信号との位相差を示すTDC出力を提供するように構成された時間／デジタル変換器（TDC）と；
主基準信号に基づいてイネーブル信号を生成し、前記イネーブル信号に基づいて前記TDCを有効および無効にするように構成された制御ユニットと；
を備える、無線デバイス。
【請求項２４】
前記DPLLは、主クロック信号を受信し、前記主クロック信号の周期の数をカウントするように構成された無線周波数（RF）累算器を備え、前記RF累算器は、前記DPLLがロックされていない時に有効にされ、前記DPLLがロックされた後に無効にされる、請求項23の無線デバイス。
【請求項２５】
前記DPLLは、
変調信号を処理し、入力位相信号を提供するように構成された第1の変調経路と；
前記変調信号を処理し、スケールされた変調信号を提供するように構成された第2の変調経路と、なお、前記入力位相信号はループフィルタの前に適用され、前記スケールされた変調信号は前記ループフィルタの後に適用される；
を備える、請求項23の無線デバイス。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公表番号】特表２０１１−５０９６０３（Ｐ２０１１−５０９６０３Ａ）
【公表日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願番号】特願２０１０−５４１５００（Ｐ２０１０−５４１５００）
【出願日】平成２０年１２月２４日（２００８．１２．２４）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０８８２６３
【国際公開番号】ＷＯ２００９／０８８７９０
【国際公開日】平成２１年７月１６日（２００９．７．１６）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＧＳＭ
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成２３年３月２４日（２０１１．３．２４）
【国際特許分類】
【出願日】平成２０年１２月２４日（２００８．１２．２４）
【国際出願番号】ＰＣＴ／ＵＳ２００８／０８８２６３
【国際公開番号】ＷＯ２００９／０８８７９０
【国際公開日】平成２１年７月１６日（２００９．７．１６）
【公序良俗違反の表示】
（特許庁注：以下のものは登録商標）
１．ＧＳＭ
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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