【課題】低消費電力でキャリブレーションができる回路装置及び電子機器等を提供すること。
【解決手段】回路装置は、無線による送信処理を行う送信回路１００と、送信回路１００を制御する制御部１１０とを含む。制御部１１０は、第１の送信期間では、送信回路１００のキャリブレーションパラメーターＣＬＰとして、第１のキャリブレーションパラメーターＣＬＰ１を設定し、送信回路１００は、第１の送信期間では、第１のキャリブレーションパラメーターＣＬＰ１に基づく第１の送信処理を行う。制御部１１０は、第２の送信期間では、キャリブレーションパラメーターＣＬＰとして、第１の送信処理での送信状態の検出結果に基づいて更新された第２のキャリブレーションパラメーターＣＬＰ２を設定し、送信回路１００は、第２の送信期間では、第２のキャリブレーションパラメーターＣＬＰ２に基づく第２の送信処理を行う。 （もっと読む）

【課題】改善された性能、低電力消費、低コストのディジタル送信機を提供する。
【解決手段】デカルト座標−極座標変換器２３０で、受信したデカルト座標から極座標への変換を行う。ＦＩＲフィルタ２３４（または、デルタ−シグマ変調器）により、前記極座標の振幅情報からエンベロープ信号を生成し、位相変調ＰＬＬ２５０、ＶＣＯにより、前記極座標の位相情報から位相変調された信号を生成する。複数状態増幅器２７４（または、排他的論理和ゲート）により、前記のエンベロープ信号および位相変調された信号に基づいて、ディジタル変調された信号を生成する。電力増幅器２８０は、前記のディジタル変調された信号を増幅して、ＲＦ出力信号を生成する。 （もっと読む）

【課題】２つの変調経路を有する周波数シンセサイザ装置において、ＤＡＣから電圧制御発振器に出力される制御電圧の振幅を適切に調整することができる。
【解決手段】周波数シンセサイザ装置１０は、入力電圧に応じた発振周波数で発振する電圧制御発振器１４、電圧制御発振器１４からの信号を分周するプログラマブル分周器２０、分周信号と基準クロックとの位相差を電圧制御発振器１４に出力する周波数位相比較器２２、送信データに応じて目標周波数変位分周波数を変位させる場合の調整電圧を電圧制御発振器１４に出力するＤＡＣ１２、調整電圧の校正時に、電圧制御発振器１４を基準電圧電源に接続するスイッチ３２、任意の送信データをＤＡＣ１２に出力して発振させた状態で分周信号の周波数をカウントしたカウント値に基づいて、目標周波数変位に対応する調整電圧に対応した調整データを設定する変調周波数変位校正回路３０を備える。 （もっと読む）

フェイズロックループ（ＰＬＬ）デバイスは、アナログ積分器によるアナログ電流信号の積分を少なくとも部分的に補償するために、デジタルループ信号を微分するように構成されたデジタル微分器を含む。デジタルアナログコンバータ（ＤＡＣ）は、デジタル入力信号に基づいてアナログ電流信号を発生する電流源出力ステージを含む。アナログ積分器は、アナログ電流信号を積分して、電圧制御発振器（ＶＣＯ）を制御するための電圧制御信号を発生する。
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位相ロックループ（ＰＬＬ）デバイスは、アナログ位相ロックループおよびハイブリッドアナログ−デジタル位相ロックループ内で構成可能である。アナログモードでは、少なくとも位相検出器、アナログループフィルタおよび電圧制御発振器（ＶＣＯ）はアナログループを形成するために接続される。デジタルモードでは、少なくとも前記位相検出器、前記電圧制御発振器（ＶＣＯ）、時間−デジタルコンバータ（ＴＤＣ）、デジタルループフィルタおよびデジタル−アナログコンバータ（ＤＡＣ）は前記ハイブリッドデジタル−アナログループを形成するために接続される。
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【課題】安定したデータ送信ができる無線回路、集積回路装置及び電子機器等を提供すること。
【解決手段】無線回路１００は、電圧制御発振回路を有するＰＬＬ回路１２０を有し送信信号を生成して出力する送信信号生成回路１１０と、送信信号を増幅するパワーアンプ１３０と、周波数測定回路１４０とを含む。ＰＬＬ回路１２０は、送信データ出力期間の前の期間ではクローズドループ動作に設定され、送信データ出力期間ではオープンループ動作に設定される。周波数測定回路１４０は、クローズドループ動作からオープンループ動作への切り換え時における送信信号の搬送波信号の周波数シフト量、及び送信データ出力期間における搬送波信号の周波数ドリフト量の少なくとも一方を測定する。 （もっと読む）

適応遅延マッチングとともに２ポイント変調をサポートするデジタル位相ロックドループ（ＤＰＬＬ）が記述される。ＤＰＬＬは、それぞれ、発振器の周波数および／または位相の広帯域および狭帯域の変調をサポートするハイパスおよびローパス変調パスを含む。ＤＰＬＬは、他の変調パスの遅延と合わせるためにある変調パスの遅延を適応して調整することができる。ある設計において、ＤＰＬＬは、２つの変調パスのうちの一つに、可変遅延を提供する適応遅延ユニットを含む。適応遅延ユニット内で、遅延計算ユニットは、２つの変調パスに適用される変調する信号と、ＤＰＬＬにおける位相エラー信号とに基づいて、可変遅延を決定する。補正器は可変遅延の小数部分を提供し、プログラマブル遅延ユニットは可変遅延の整数部分を提供する。 （もっと読む）

例示的な態様は、周波数変調（ＦＭ）送信機及び非ＦＭ受信機を含み、それらは同一のＩＣチップ上にインプリメントされる。ＦＭ送信機は、デジタルＦＭ変調器、ロウパスフィルタ、増幅器、及びＬＣタンク回路を含む。デジタルＦＭ変調器は、デジタル入力信号を受け取り、デジタル入力信号によってＦＭ変調を行い、デジタルＦＭ信号を供給する。ロウパスフィルタは、デジタルＦＭ信号をフィルタし、フィルタされたＦＭ信号を供給する。増幅器は、フィルタされたＦＭ信号を増幅し、出力ＦＭ信号を供給する。ＬＣタンク回路は、出力ＦＭ信号をフィルタする。デジタルＦＭ変調器は、ＰＬＬ内のマルチモジュール分周器の可変分周比を変化させることによってＦＭ変調を行う。デルタ−シグマ変調器は、デジタル入力信号を受け取り、可変分周比を得るために用いられる変調器出力信号を発生する。
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【課題】２点ＦＳＫ変調を用いる周波数シンセサイザの自己較正方法の提供。
【解決手段】周波数シンセサイザ１が、第１の位相ロック・ループおよび高周波アクセス部を備え、高周波アクセス部は、電圧制御発振器の第２の入力に接続されたデジタル／アナログ変換器２０を備える。較正動作のために、高周波アクセス部に、第１の位相ロック・ループ内の位相比較器３に接続された第２の電荷ポンプ１４および第２のループ・フィルタ１５を備える。第２の電荷ポンプ１４が、オンに切り替えられると、第２の位相ロック・ループを形成する。デジタル／アナログ変換器２０の利得を較正するために、決められた出力周波数に予めロックされた第２の位相ロック・ループの第２の電荷ポンプ１４を切り離した後に、電圧比較器２１が、デジタル／アナログ変換器２０の出力電圧を、第２のループ・フィルタ内に蓄えられた電圧と比較する。 （もっと読む）

【課題】ループ利得の変動を抑圧できるループ利得検出回路を備えたＰＬＬ回路を提供する。
【解決手段】ＰＬＬ回路内の電圧発振器１で駆動されるカウンタ６と、その出力を周期的に積算するアキュームレータ（ＡＣＬ）と、ＡＣＬのカウント値とレジスタ９に予め設定された設計値とを比較する比較演算回路部８を設け、ＡＣＬのカウント値がループ利得と反比例することを応用してＰＬＬ回路のループ利得を検出する。検出結果に基づいてチャージポンプ電流等でループ利得の補正を行ってループ利得を校正する。これにより、ＰＬＬ回路は、ＰＬＬを構成する各素子の特性のばらつきに影響しない安定したループ特性を保つことができる。 （もっと読む）

【課題】動作モードによって周波数変調を行うか行わないかを選択することによって受信側の負荷を低減することができる半導体集積回路を提供すること。
【解決手段】半導体集積回路１は、２以上の内部回路（ビデオデコーダ１１、ＣＰＵ１２など）と、所定の周波数のクロックを発生するＰＬＬ３１と、周波数を変調させたクロックを発生するＳＳＣＧ ＰＬＬ３２と、内部回路にＰＬＬ３１からのクロックか、ＳＳＣＧ ＰＬＬ３２からのクロックのいずれかを選択して内部回路に入力するセレクタ２１とを有する。 （もっと読む）

【課題】周波数変調及び位相変調の高精度化を図ることが可能な通信用半導体集積回路を提供する。
【解決手段】通信用半導体集積回路は、ループフィルタの出力に第１の係数を乗算したキャリア周波数制御値を出力する第１の乗算器と、変調周波数データに第２の係数を乗算した変調周波数制御値を出力する第２の乗算器と、キャリア周波数制御値と変調周波数制御値とを加算し、その加算結果として前記発振器制御値を出力する第４の演算器と、を備える。第２の係数Ｋｍは、Ｋｍ＝Ｋｃ＋Ａ×Ｆｍｏｄ／Ｆｒｅｆの関係にある（Ｋｃ：第１の係数、Ａ：補正項（実数）、Ｆｍｏｄ：前記変調周波数、Ｆｒｅｆ：前記基準周波数）。 （もっと読む）

【課題】ＣＤＭＡやＯＦＤＭといった大きな包絡線変動を伴う変調方式を使用することができ、送信機に線形性と高効率を両立するＬＩＮＣ送信機を提供する。
【解決手段】変調データの周波数変換を行なうＰＬＬにおいて２ポイント変調方式を採用することで、発振器に入力される変調データはＰＬＬにとって外乱とは見えなくなり、ＰＬＬのループ帯域幅に制限されない広帯域変調を実現することが可能となる。また、発振器の積分効果により、サンプリング周波数付近におけるレプリカを、アナログ・スムージング・フィルタを追加することなく大幅に抑制することができ、回路のリコンフィギャラビリティを高めることができる。 （もっと読む）

デジタルPLL（DPLL）、時間／デジタル変換器（TDC）および制御ユニットを含む。TDCは、位相情報を量子化するために、短い時間の間、周期的に有効され、電力消費を削減するために、残り時間の間、無効にされる。TDCは、第1のクロック信号と第1の基準信号を受信し、第1のクロック信号と第1の基準信号との位相差を示す出力をTDCに提供する。制御ユニットは、主基準信号に基づいてイネーブル信号を生成し、イネーブル信号でTDCを有効および無効にする。ある設計において、制御ユニットは、第1の基準信号および第2の基準信号を獲得するために、主基準信号を遅らせ、主基準信号および第2の基準信号に基づいてイネーブル信号を生成し、TDCに対する第1のクロック信号を獲得するために、イネーブル信号で主クロック信号をゲートする。 （もっと読む）

【課題】恒温設備を設けることなく位相ドリフトを低減させて、標準信号発生器のウォームアップ時間の短縮を図ること。
【解決手段】位相補正データ生成部４のＡ／Ｄ変換器４１は、基準信号生成部１から出力された基準信号１４ａの周波数をサンプリング周波数として標準信号１００ａをＡ／Ｄ変換する。プログラマブル周波数ディバイダ４２が分周した基準信号１４ａの周期で、データ間引き部４３はＡ／Ｄ変換器４１からのビート信号４１ａを間引き抽出する。補正量算出部４０は、データ間引き部４３からのビート信号４３ａの電圧値に基づいて、位相ドリフト量Δθ_{ｄｒｉｆｔ}を算出する。その位相ドリフト量Δθ_{ｄｒｉｆｔ}に基づいて標準信号１００ａの位相補正を行う。 （もっと読む）

【課題】周波数拡散させたクロック信号に対して正確な位相シフトを実現する。
【解決手段】周波数拡散クロック源４０で周波数拡散されたクロック信号を位相シフタ３０で位相シフトさせるとき、演算回路２０に対して、周波数拡散クロック４０から単位遅延セルの直列接続個数Ｎｓを表す第１のコードを与え、この第１のコードの変化によって表される周波数拡散クロック源４０の単位遅延セルの直列接続個数Ｎｓの時間的変化、および希望するシフト量Ｓａに基づいて、位相シフタ３０における単位遅延セルの直列接続個数Ｎｐを表す第２のコードを生成する。 （もっと読む）

【課題】入力される基準クロック信号に基づく変調波を生成するスペクトラム拡散クロック発生回路であって、回路の製造プロセス、電源、又は、温度等に起因する変調波の変動を低減するスペクトラム拡散クロック発生回路を提供すること。
【解決手段】出力信号を分周した分周出力信号を出力する分周器と、前記分周出力信号と受信した基準クロック信号との位相差を検出する位相比較器と、前記位相差に応じて充放電信号を発生するチャージポンプと、前記充放電信号に応じた差信号を発生するループフィルタと、前記差信号と変調波とが入力されて被変調波を生成する変調回路と、前記被変調波に応じた周波数のクロックを発生するクロック発生器とを有するスペクトラム拡散クロック発生回路であって、前記基準クロック信号に基づき前記変調波を生成する変調波生成回路を有するスペクトラム拡散クロック発生回路。 （もっと読む）

【課題】ＰＬＬループの電圧制御発振器にかかる回路負担を抑えることにより、電圧制御発振器の性能が低下することの無い変調回路方式及びその電圧制御発振器を提供することを目的とする。
【解決手段】電圧制御発振器１２を具備するＰＬＬループと、変調信号とＰＬＬループ外調整電圧とを加算する加算手段１７と、加算手段１７の出力を電圧制御発振器１２へ供給する周波数粗調整手段１８とを有し、加算手段１７において加算されて出力された、変調信号とＰＬＬループ外調整電圧との加算信号を、周波数粗調整手段１８を介して電圧制御発振器１２へ供給し、ＰＬＬループにおける電圧制御発振器１２の発振周波数信号に加算信号を重畳して変調信号を生成する。 （もっと読む）

【課題】通信用半導体集積回路で、発振用の電界効果トランジスタ（ＦＥＴ）のしきい値電圧Ｖｔｈのバラツキによる送信用電圧制御発振器ＴＸＶＣＯの発振振幅値のバラツキを補償すること。
【解決手段】位相変調ループ制御回路ＰＭ＿ＬＰは、しきい値電圧発生回路Ｖｔｈ＿Ｇｅｎと、送信用電圧制御発振器ＴＸＶＣＯの出力と送信用ＲＦ電力増幅器ＲＦ＿ＰＡの入力との間の可変利得増幅器ＢＦとを含む。しきい値電圧発生回路Ｖｔｈ＿Ｇｅｎは、ＴＸＶＣＯの発振用ＦＥＴＱＮ１、ＱＮ２：ＱＰ１、ＱＰ２のＶｔｈと等しいＶｔｈのＦＥＴＱｎ１７、Ｑｐ１７を含む。送信用電圧制御発振器ＴＸＶＣＯの発振電圧振幅値のバラツキをＲＦ＿ＰＡの入力で補償するように、可変利得増幅器ＢＦの可変増幅利得がＶｔｈ＿Ｇｅｎからの出力Ｖ１に応答して設定される。 （もっと読む）

【課題】ＰＬＬを用いた周波数変調器を簡素化する。
【解決手段】周波数変調器１００において、ＶＣＯ１２は、入力端子１３に印加された電圧Ｖｃｎｔに応じた周波数で発振する。分周器１４は、ＶＣＯ１２の出力信号Ｓｏｕｔを分周する。位相比較器１６は、分周器１４の出力信号Ｓｆｂを、基準クロック信号ＣＫｒｅｆと比較し、位相差に応じた電圧Ｖｐｃを出力する。ループフィルタ１８は、位相比較器１６の出力端子１７からＶＣＯ１２の入力端子１３に至る経路上に設けられ、位相比較器１６の出力電圧Ｖｐｃの高周波成分を除去する。ループフィルタ１８が位相比較器１６の出力端子１７からＶＣＯ１２の入力端子１３に至る経路と接続される端子とは別に、変調信号Ｓｉｎを入力するための端子１９をループフィルタ１８に設ける。 （もっと読む）