設定可能なデジタル−アナログ位相ロックループ
位相ロックループ（ＰＬＬ）デバイスは、アナログ位相ロックループおよびハイブリッドアナログ−デジタル位相ロックループ内で構成可能である。アナログモードでは、少なくとも位相検出器、アナログループフィルタおよび電圧制御発振器（ＶＣＯ）はアナログループを形成するために接続される。デジタルモードでは、少なくとも前記位相検出器、前記電圧制御発振器（ＶＣＯ）、時間−デジタルコンバータ（ＴＤＣ）、デジタルループフィルタおよびデジタル−アナログコンバータ（ＤＡＣ）は前記ハイブリッドデジタル−アナログループを形成するために接続される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般には位相ロックループに係わり、より詳細にはハイブリッドアナログ−デジタル位相ロックループに関する。
【背景技術】
【０００２】
位相ロックループ（ＰＬＬ）は基準信号に関連して信号を生成する。位相ロックループ回路は、基準信号および出力信号の位相および／または周波数の差に基づいて、ＰＬＬ出力信号の周波数を調整する。出力信号の周波数は、前記差に基づいて増加または減少される。位相ロックループは、したがって、負のフィードバックを用いた制御システムである。位相ロックループは、ラジオ、遠隔通信回路およびコンピュータ、ならびに他のデバイスなどのエレクトロニクスにも使用される。
【０００３】
ＰＬＬは、しばしば、ＰＬＬ出力信号を生成するために、共振同調電圧制御発振器（ＶＣＯ）を使用する。共振同調ＶＣＯは、しばしば、容量性デバイスおよび共振インダクタ−キャパシタ（ＬＣ）回路を内蔵する。容量性デバイスは、一般には、少なくとも一つの、ＰＬＬ出力信号の周波数を変えるためにチューニング電圧に応答する静電容量を有するバラクタを含む。
【０００４】
いくつかの従来のＰＬＬは、もう一つのデジタルコンポーネントを含む。このようなＰＬＬはいくつかの点でアナログループに優る。残念ながら、これらのＰＬＬはまた、いくつかの欠点を有する。したがって、アナログおよびデジタルループの両方の利点を有するＰＬＬが必要である。
【発明の概要】
【０００５】
位相ロックループ（ＰＬＬ）デバイスは、アナログ位相ロックループおよびハイブリッドアナログ−デジタル位相ロックループ内で設定可能（configurable）である。アナログモードでは、少なくとも位相検出器、アナログループフィルタおよび電圧制御発振器（ＶＣＯ）は、アナログループを形成するために接続される。デジタルモードでは、少なくとも前記位相検出器、前記電圧制御発振器（ＶＣＯ）、時間−デジタルコンバータ（time to digital converter （ＴＤＣ））、デジタルループフィルタおよびデジタル−アナログコンバータ（ＤＡＣ）は前記ハイブリッドデジタル−アナログループを形成するために接続される。
【図面の簡単な説明】
【０００６】
【図１】図１は、本発明の例示的な実施形態によるハイブリッドアナログ−デジタル位相ロックループデバイス（ＰＬＬデバイス）のブロック図である。
【図２】図２は、スイッチング機構がデジタルモード期間中に積分器を形成するためのフィルタ要素を構成するＰＬＬデバイスのブロック図である。
【図３】図３は、スイッチング要素がトランジスタである、チャージポンプおよび電流ＤＡＣに接続されたスイッチング機構の概略図である。
【図４】図４は、スイッチング機構がアナログモードにあるときに形成されたアナログループフィルタの概略図である。
【図５】図５は、複素平面上の典型的なループフィルタのフィルタ応答のグラフィカル表現である。
【図６】図６は、スイッチング機構がデジタルモードにあるときに形成された積分器の概略図である。
【図７】図７は、参照パス内に低周波ポートを有する２点変調を備えたデュアルモードＰＬＬのブロック図である。
【図８】図８は、フィードバックパス内に低周波数ポートを有する２点変調を備えたデュアルモードＰＬＬのブロック図である。
【図９】図９は、フィードバックパス内にデルタ信号変調を使用する低周波数のポートを有する２点変調を備えたデュアルモードＰＬＬのブロック図である。
【図１０】図１０は、本発明の例示的な実施形態によるＰＬＬデバイスを管理する方法のフローチャートである。
【図１１】図１１は、アナログモードでＰＬＬデバイスを構成する方法のフローチャートである。
【図１２】図１２は、デジタルモードでＰＬＬデバイスを構成する方法のフローチャートである。
【図１３】図１３は、電流源出力段を有する電流ステアリング（steering）ＤＡＣの概略図である。
【図１４】図１４は、別の構成による電流源出力段を有する電流ステアリング（steering）ＤＡＣの概略図である。
【図１５】図１５は、電流源出力段を有する例示的な電流パルスＤＡＣの概略図である。
【発明を実施するための形態】
【０００７】
単語“例示的な（exemplary）”は、“例（example）、事例（instance）または例証（illustration）として仕えること”を意味するために本明細書では使用され、必ずしも他の例示的な実施形態よりも好ましいまたは有利であるとは本明細書では必ずしも解釈されない。
【０００８】
図１は、本発明の例示的な実施形態による設定可能なアナログ−デジタル位相ロックループデバイス（ＰＬＬデバイス）のブロック図である。図１を参照して論じられる機能ブロックは、デバイス、回路、および／または、コードの任意の適切な組み合わせを用いて実装され得る。したがって、機能ブロックは、ハードウェア、ソフトウェアおよび／またはファームウェアで実装され得る。いくつかのブロックの機能は、単一の回路またはデバイスによって実行され、そして、単一のブロックによって実行されると記述した機能は、いくつかのデバイスまたは回路によって実行され得る。
【０００９】
ＰＬＬデバイスは、アナログＰＬＬ内に、または、デジタル信号とアナログ信号とコンポーネントを含むハイブリッドデジタル−アナログＰＬＬ内に、ＰＬＬデバイス１００を構成するためのスイッチング機構１０２を含む。アナログモードのときには、ＰＬＬデバイス１００は、少なくとも位相検出器１０４、アナログループフィルタ１０６、電圧制御発振器（ＶＣＯ）１０８およびフィードバック１１０を含むＰＬＬループで構成される。デジタルモードのときには、ＰＬＬデバイス１００は、少なくとも位相−デジタルコンバータ（ＰＤＣ）１１２、デジタルループフィルタ１１４、デジタル−アナログコンバータ（ＤＡＣ）１１６、ＶＣＯ１０８およびフィードバック１１０を含むようにハイブリッドデジタル−アナログループで構成される。例示的な実施形態では、検出器１１７は、位相検出器１０４およびＰＤＣ１１２を含み、ＰＤＣ１１２は位相検出器１０４および時間−デジタルコンバータ（ＴＤＣ）１１８により形成される。検出器１１７は、したがって、デジタルモードではデジタル検出器として、そして、アナログモードではアナログ検出器として構成される。検出器１１７で生成された訂正信号１２０は、アナログモードでは、アップ信号１２２とダウン信号１２４とを含むアナログ信号である。デジタルモードの間中では、デジタル訂正信号１２６は、検出器１１２によって提供される。例示的な実施形態では、アナログ訂正信号１２０のアナログアップおよびダウン信号１２２，１２４は、デジタル訂正信号１２６を形成するために、ＴＤＣ１１８によってデジタル数（digital number）に変換される。いくつかの事情においてデジタル訂正信号１２６を提供するために、検出器１１７によって他の方法を使用することができる。
【００１０】
位相検出器１０４は、基準信号１２８とフィードバック１０８によって提供されるフィードバック信号１３０との間の位相差に従ってアップ信号１２２およびダウン信号１２４を発生する。チャージポンプ１３２は、ＰＬＬデバイス１００がアナログモードであるときには、アップおよびダウン信号１２２，１２４に基づいて、アナログループ信号１３４を発生する。チャージポンプ１３２およびアナログループフィルタ１０６は、これらのブロックがデジタルモードでは用いられないことを表すために、破線を有するブロックで図示されている。アナログモードでは、ＴＤＣ１１８、デジタルフィルタ１１４およびＤＡＣ１１６は用いられない。
【００１１】
スイッチング機構１０２は、部分的にデジタルループ（ハイブリッドデジタル−アナログループ）またはアナログループ内のいずれかにＰＬＬデバイス１００を構成するために、制御信号１３６に応答する。スイッチング機構１０２は、アナログモード間中にはアナログループフィルタ１０６を通るループ経路を可能にし、そして、デジタルモード間中にはデジタルループフィルタ１１４およびＤＡＣ１１６を含むループ経路を可能にする、少なくとも一つのスイッチング要素（switching element）を含む。制御信号１３６は、値を変える単一の信号でも構わなく、または、前記制御信号は多重信号（multiple signals）を含んでも構わない。例示的な実施形態では、アナログモードでは、スイッチング機構１０２は、パワーダウンし、接続を断ち、および／または、そうでなければＴＤＣ１１８および／またはＤＡＣ１１６を無効にする。ＤＡＣ１１６を無効にするための適切な技術の一例は、電流基準信号（ＩＲＥＦは以下に図１３、図１４および図１５にて論じられる）を回収すること、あるいはスイッチを切ることを含み、そして、オープンまたはハイインピーダンス状態にするために、トランジスタおよびスイッチを設定する。いくつかの状況で、他のコンポーネントは、アナログモードまたはアナログモード間中に、無効にされたり、または電源から接続を断たれても構わない。
【００１２】
アナログモード間中は、位相検出器１０４は、チャージポンプ１３２にアナログループ信号１３４を発生させる、アップおよびダウン信号１２２，１２４を発生する。アナログループフィルタ１０６は、ＶＣＯ１０８にＶＣＯ制御信号１３８を提供するためにアナログループ信号１３４をフィルタする。ＶＣＯ制御信号１３８は、ＶＣＯ出力信号１４０の周波数を調整する。ＶＣＯの出力信号１４０は、フィードバック１１０を通って位相検出器１１６にフィードバックされる。フィードバック１１０は、フィードバック信号１３０を発生するために、分周（dividing）、スケーリングによりＶＣＯ出力信号１４０を変えたり、あるいはその逆で、ＶＣＯ出力信号１４０を処理しても構わない。フィードバックは、特定の状況によってはデジタルモードとは異なる構成をアナログモードにおいて有しても構わない。例えば、フィードバックにおける分周比（divider ratio）は、ＰＬＬが１つのモードから他のモードに切り替えられるときに、基準周波数および／またはＶＣＯ動作周波数が変わるモード間で、変わっても構わない。
【００１３】
図２は、ＰＬＬデバイス１００のブロック図であり、ここにおいて、スイッチング機構１０２は、デジタルモード期間中に積分器２０８を形成するためのフィルタ要素（filter elements）２０２，２０４，２０６を接続するスイッチング要素２００を含む。この例ではＤＡＣ１１６は電流源出力段２１０を含む電流ＤＡＣである。適切な電流ＤＡＣの例は、電流ステアリングＤＡＣおよび電流パルスＤＡＣを含む。図１３、図１４および図１５を参照する以下の議論では、電流ＤＡＣの例を説明する。電流源出力段２１０は、アナログ電流信号２１２を提供する。積分器２０８は、ＶＣＯ１０８へのＶＣＯ制御電圧信号を提供するために、電流信号２１２を積分する。アナログループフィルタ１０６は、デジタルモード間中に積分器２０８として構成される少なくとも１つのフィルタ要素２０６を含む。アナログモード間中には、フィルタ要素２０６は、アナログループフィルタ１０６を形成するために、他のフィルタ要素２０２、２０４に接続される。以下に述べるように、例えば、アナログループフィルタ１０６の部分を形成するキャパシタは、デジタルモード間中に積分器２０８を形成するために、ＤＡＣ１１６の出力とアースとに接続することができる。
【００１４】
アナログループフィルタ１０６は、アナログモード時ではＰＬＬデバイス１００の特定の要件に従って選択された周波数応答を有する。適切な応答の例は、複素平面で極零点プロット（pole-zero plot）で表されたときに、原点で第１の極、第１の周波数でゼロ、そして、第１の周波数よりも大きい第２の周波数で第２の極を有する。
【００１５】
図２の例のフィードバック２０８は、検出器への適切に分割されたフィードバック信号１３０を生成するための数で、ＶＣＯ出力信号を分周するフラクショナルＮ分周器２１４を含む。上述したようにフィードバックは必ずしもモード間で変更されないが、ＶＣＯ周波数または基準信号周波数の変化に順応するために分周比は変更される状況がある。
【００１６】
図２の例では、スイッチング機構１０２は、コントローラ２１６によって生成された制御信号１３６に応答する。コントローラ２１６は、デジタルモードおよびアナログモード内にＰＬＬをいつ設定するのかを決定し、かつ、デジタルモードでは第１の値、アナログモードでは第２の値を有する制御信号１３６を発生することができる、ハードウェア、ロジック、および／または、コードの任意の組み合わせである。上記のように、制御信号１３６は、いくつかの事情では複数の（multiple）信号を含んでも構わない。したがって、用語“第１の制御信号値”および“第２の制御信号値”は、少なくとも単一制御信号の２つの値および異なる２つの制御信号の値を含む。コントローラ２１６は、ＰＬＬデバイス１００を管理する（manage）機能を行う、プロセッサ、マイクロプロセッサ、または、プロセッサの配置でも構わない。
【００１７】
図３は、スイッチング要素２００がトランジスタ３００である、チャージポンプ１３２および電流ＤＡＣ１１６に接続されたスイッチング機構１０２の概略図である。トランジスタ３００は、フィルタ要素が抵抗３０２、第１のキャパシタ３０４および第２のキャパシタ３０６を含む、フィルタ要素２０２，２０４，２０６に接続される。例えば、トランジスタ３００は、Ｎチャネル電界効果トランジスタ（ＦＥＴ）である。他のタイプトランジスタは公知の技術に従って使用することができる。制御信号１３６はＦＥＴ３００のゲートにバイアスを提供し、ここにおいては、一つの制御信号値は、ＦＥＴ３００に、抵抗器３０２をバイパスためのアース３０８への接続を形成させ、そして、第２の制御信号値はハイインピーダンス（すなわち、オープン回路）をもたらす。ハイインピーダンス（オープン回路）は、抵抗器３０２を介してアース３０８に接続された第１のキャパシタ３０４を含む回路をもたらす。したがって、１つの制御信号値は、アナログループフィルタ１０６を形成するために前記複数のフィルタ要素を接続し、そして、別の制御信号値は、積分器２０８を形成するために前記複数のフィルタ要素を接続する。２つの形成された回路は、図４および図６を参照して、以下に説明される。ほとんどの実装では、アースへの接続を形成するために制御信号が前記ＦＥＴのゲートにバイアスに提供するとき、ＦＥＴ直列抵抗は、前記抵抗に比べて相対的に小さく、かつ、前記キャパシタ内の固有の直列抵抗以下である。
【００１８】
図４は、スイッチング機構１０２がアナログループ内にＰＬＬデバイス１００を構成するときに形成されたアナログループフィルタ１０６の概略図である。任意の数のフィルタ要素および構成は、アナログループフィルタ１０６に用いることができる。例示的な実施形態において、アナログループフィルタ１０６は、２つの極およびゼロを持つものとして複素平面で表現できるフィルタ応答を形成するために、２つのキャパシタ３０４，３０６および抵抗３０２を含む。
【００１９】
図５は、複素平面上の典型的なループフィルタのフィルタ応答のグラフィカル表現５００である。フィルタ応答は、原点で第１の極５０２、第１の周波数でゼロ、そして、第１の周波数よりも大きい第２の周波数で第２の極５０６を有する。
【００２０】
図６は、スイッチング機構１０２がＰＬＬデバイス１００をハイブリッドデジタル−アナログループ内に構成するときに形成された積分器２０８の概略図である。第１のキャパシタ３０４と第２のキャパシタ３０６とは、積分器２０８を構成する並列容量を提供するために、並列に接続される。キャパシタ３０４，３０６は、ＶＣＯ制御信号１３８を形成するために、電流ＤＡＣによって供給された電流信号２１２を統合する。
【００２１】
図７は、参照パス内に低周波ポート７０２を有する２点変調を有する設定可能なＰＬＬデバイス１００のブロック図である。ＰＬＬデバイス１００は、上述したように、デジタルモードとアナログモードとの間で切り替えが可能である。デジタルモードのときには、２点変調は、ＶＣＯ出力信号１４０を変調するために用いることができる。２ポイント変調ポート７００は、低周波数ポート（lower frequency port）７０２および高周波数ポート（higher frequency port）７０４を含み、低周波数ポート７０２は、高周波数ポート７０４を介しての変調に用いられるデータ信号成分の周波数より低い周波数を有する、データ信号成分による変調を提供する。図７の例に関しては、低周波数ポート７０２は、基準信号パス内にある。データ信号入力データ信号７０６は、位相検出器の前に基準信号に結合される。データ信号７０６は、任意の公知の手法を用いて基準信号１２８に結合されても構わない。信号を合成するための適切な技術の例は、データ信号を基準信号に結合したり、または、データ信号を基準信号で変調するために、ミキサーまたは変調器を用いることを含む。信号を結合するために他の技術を使用しても構わない。状況によっては、信号は、例えば、加算器（summer）を用いて結合されても構わない。
【００２２】
高周波数ポート７０４は、デジタルループフィルタ１１４によって提供されたデジタルフィルタ出力信号７０８に入力データ７０６を結合する。例示的な実施形態では、２つの信号は、加算器（summer）７１０によって結合される。データ信号７０６は、低周波ポート７０２および／または高周波数ポート７０４に導入する前に処理されても構わない。
【００２３】
図８は、フィードバックパス内に低周波数ポート８０２を有する２点変調を備えたデュアルモードＰＬＬのブロック図である。ＰＬＬデバイス１００は、上述したように、デジタルモードとアナログモードとの間で切り替えが可能である。デジタルモードのときには、２点変調は、ＶＣＯ出力信号１４０を変調するために用いることができる。２ポイント変調ポートは、高周波数ポート７０４および低周波数ポート（lower frequency port）８０２を含み、低周波数ポート８０２は、高周波数ポート７０４を介しての変調に用いられるデータ信号成分の周波数より低い周波数を有する、データ信号成分による変調を提供する。図８の例に関しては、低周波数ポート８０２は、フィードバックパス内にある。データ信号７０６は、フィードバック信号１３０を変える（alter）ために用いられる。低周波数ポート８０２を実装するために適した技術の例は、シグマ・デルタ変調器を用いることを含む。このような実装の例を図９を参照してさらに詳細に説明される。
【００２４】
高周波数ポート７０４は、デジタルフィルタ１１４によって提供されたデジタルフィルタ出力信号７０８に入力データ７０６を結合する。例示的な実施形態では、２つの信号は、加算器７１０によって結合される。データ信号７０６は、低周波ポート８０２および／または高周波数ポート７０４に導入する前に処理されても構わない。
【００２５】
図９は、実施形態によるフィードバック１１０パス内にシグマデルタ変調低周波数ポート９０２を有する２点変調を含むＰＬＬデバイス９００のブロック図である。入力位相データ７０６は、入力位相データから変調ＶＣＯ出力への全てのパス伝達関数を作成するＰＬＬ内の２点に適用される。低周波数変調ポート９０２は、フィードバック分周器デルタシグマ変調器９０４の入力にある。フィードバック１１０は、フラクショナルＮ分周器２１４を含む。フィードバック分周比を入力位相データに伴って変化させることにより、ＰＬＬの帯域幅内の入力位相変調は、ＶＣＯ出力１４０に転送される。高周波数変調ポート７０４は、利得適応および正規化デバイス９０６に適用される。ゲイン適応および正規化デバイス９０６は、電流モードＤＡＣ１１６、アナログ積分器２０８およびＶＣＯ電圧−周波数利得（voltage to frequency gain）の実際および期待されるアナログ利得の変動を見積もるために、デジタルループフィルタ１１４への位相誤差入力を測定し、そして、スケーリング係数（scaling factor）を入力位相データ７０６に適用する。位相データを含む利得が調整された信号は、コンバイナ（combiner）９０８内で、デジタルループフィルタ１１４の出力に結合される。これは、ＰＬＬの帯域幅の外側の入力位相変調をＶＣＯ出力１４０に転送する、高周波変調パスを作成する。いくつかの状況では、利得適応および規格化デバイス９０６に適用された入力位相データは、フィルタ出力と加算される前にデジタル的に微分される（differentiated）。例えば、この出願と同時にファイルされた関連出願で説明されるように、デジタル微分は、積分器２０８によって行われたアナログ積分を補償するために、デジタルループフィルタ１１４に含めることができる。このような構成（arrangement）では、利得適応および規格化デバイス９０６に適用された入力位相データは、デジタル的に微分されたデジタルフィルタ出力と加算される前に、デジタル的に微分される。
【００２６】
高周波数ポート７０４は、デジタルループフィルタ１１４によって提供されたディジタルフィルタ出力信号７０８に入力データ７０６を結合する。例示的な実施形態では、二つの信号は加算によって結合される。データ信号は、低周波ポートおよび／または高周波数に導入する前に処理されても構わない。
【００２７】
図１０は、本発明の例示的な実施形態によるＰＬＬデバイス１００を管理する（manage）方法のフローチャートである。前記方法は、ハードウェア、ソフトウェアおよび／またはファームウェアの任意の組み合わせを用いて実装しても構わなく、例示的な実施形態では、コントローラ２１６は、ＰＬＬデバイス１００のコンポーネントを管理するための制御信号（control signal(s)）１３６を発生する。
【００２８】
ステップ１００２では、少なくとも位相検出器１０４、アナログループフィルタ１０６および電圧制御発振器（ＶＣＯ）１０８は、アナログモードでアナログループを形成するために、ＰＬＬデバイス１００を構成すように接続される。例示的な実施形態では、スイッチング機構１０２は、アナログ位相ロックループを形成するために、ＰＬＬデバイス１００のコンポーネント（components）を接続する。スイッチング機構１０２は、デバイスコンポーネント（device components）をアナログループにへと接続および構成するために、制御信号１３６に応答する。上記のように、適切なスイッチング機構１０２の例は、ＦＥＴ３００等のスイッチング要素２００を含む。
【００２９】
ステップ１００４では、ＰＬＬデバイス１００がデジタルモードで構成されるべきか否かが決定される。アナログループフィルタを用いることのためにデジタルフィルタを用いることが有利であるときに、デジタルモードは選択される。例示的な実施形態では、ＰＬＬが信号の伝送に用いられ、そして、二点変調が適用される場合、または、スプリアスまたはノイズを低減するために、キャンセル信号が２点変調ポートに導入される場合、デジタルモードは選択される。ＰＬＬデバイス１００はデジタルモードに切り替えられるべきと決定された場合、前記方法はステップ１００６で継続する。それ以外の場合、前記方法は、切り替えがなされるべきであるかどうかを決定するために、システムを監視することを継続するためにテップ１００４に戻る。
【００３０】
ステップ１００６では、少なくとも位相検出器１０４、時間デジタル変換器［time to digital converter（ＴＤＣ）］１１８、デジタルループフィルタ１１４、デジタル−アナログ変換器（ＤＡＣ）１１６およびＶＣＯ１０８は、デジタルモードでハイブリッドデジタル−アナログループを形成するために、ＰＬＬデバイス１００を構成するように接続される。例示的な実施形態では、スイッチング機構１０２は、ハイブリッドデジタル−アナログ位相ロックループを形成するために、ＰＬＬデバイス１００のコンポーネント（components）を接続し、ここで、ループの一部はデジタル信号を用いて動作し、そして、ループの一部はアナログ信号を用いて動作する。スイッチング機構１０２は、デバイスコンポーネントをハイブリッドデジタル−アナログループ内にへと接続および構成するために、制御信号１３６に応答する。
【００３１】
ステップ１００８では、ＰＬＬデバイス１００がアナログモードで構成されるべきか否かが決定される。デジタルフィルタを用いることに利点がない場合、アナログモードは選択される。例示的な実施形態では、二点変調が適用されて、ＰＬＬデバイスが信号の伝送に用いられないであろう場合、または、スプリアスまたはノイズを低減するために、キャンセル信号が２点変調ポートに導入される場合、ＰＬＬデバイス１００はアナログモードで構成される必要があるべきと決定される。ＰＬＬデバイス１００はアナログモードに切り替えられるべきと決定された場合、前記方法はステップ１００２に戻る。それ以外の場合、前記方法は、切り替えがなされるべきであるかどうかを決定するために、システムを監視することを継続するためにテップ１００２に戻る。
【００３２】
図１１は、アナログモードでＰＬＬデバイスを構成する方法のフローチャートである。したがって、図１１を参照して説明される前記方法は、図１０のステップ１００２を行うための例示的な方法を提供する。
【００３３】
ステップ１１０２では、ＴＤＣ１１８は無効になっている。例示的な実施形態では、ＴＤＣ１１９がオフになっているか、そうでなければ消費電力を低減または削除するように制御される。スイッチング機構１０２は、ＴＤＣ１１８に電源を接続および切断するトランジスタまたは他のスイッチング要素を含んでいても構わない。ＴＤＣは、消費電力を制御するためのスイッチング回路を含み、そのような回路はここでの論考の一部であると考えることができる。コントローラ２１６は、ＴＤＣ１１８を無効にするために、スイッチング機構に信号を提供する。例示的な実施形態では、ＴＤＣに入力するアップおよびダウン信号を遮断することによってＴＤＣは無効にされる。適切な技術の例は、ＴＤＣが有効なモードにおいては、ＡＮＤまたはＭＵＸの出力がＵＰおよびＤＮで、そして、チャージポンプが有効なモードにおいては、ＰＦＤからのＵＰおよびＤＮ出力がトグルしているにもかかわらずＴＤＣへのＵＰおよびＤＮ入力上に遷移（transitions）がないようにＡＮＤまたはＭＵＸの出力が“０”に設定されるように、一対のＡＮＤまたはＭＵＸを介して信号を指示することを含む。そのような構成（arrangement）は、ＰＦＤから出てくるＵＰおよびＤＮが伴に低いときにモードを切り替えることによって、および、ＴＤＣが無効になっているときにＴＤＣリングオシレータＶＤＤを衰弱させる（collapsed）ことによって、達成することができる。これは、ＴＤＣが使用されていないにもかかわらず、リング発振器の稼働に起因して電力が消費している状態にＴＤＣが置かれることを回避するであろう。
【００３４】
ステップ１１０４では、複数のフィルタ要素２０２，２０４，２０６は、アナログループフィルタ１０６を形成するために接続される。制御信号１３６に応答して、１つまたは複数のスイッチング要素２００は、チャージポンプ１３２とＶＣＯ１０８との間にアナログループフィルタ１０４を形成するために、フィルタ要素２０２，２０４，２０６間に電気的接続を確立する。例示的な実施形態では、ＦＥＴ３００は、２極、単一の零フィルタを作成するために、抵抗３０２を横切るオープン回路を提供する。
【００３５】
ステップ１１０６では、チャージポンプ１３２は、位相検出器１０４とアナログループフィルタ１０６との間に接続される。制御信号１３６に応答して、スイッチング機構１０２は、チャージポンプ１３２を接続する。例示的な実施形態では、スイッチング機構は、ＰＦＤアップおよびダウンダウン信号がチャージポンプからループフィルタに電流を伝導するチャージポンプ出力スイッチを制御することを可能にさせるチャージポンプに電流バイアスを印加するために、回路をアクティブにする。いくつかの状況では、単一のスイッチング要素２００は、アナログループ内にＰＬＬデバイス１００を構成する複数のステップを行うために、複数のコンポーネントを接続しても構わない。例えば、アナログループフィルタ１０６を形成することもまた、チャージポンプを接続する結果になることもある。
【００３６】
図１２は、デジタルモードでＰＬＬデバイス１００を構成する方法のフローチャートである。ステップ１２０２，１２０４および１２０６は、図１０のステップ１００６を行うための手続の例を提供する。ステップ１２０８は、ＰＬＬデバイス１００がハイブリッドデジタル−アナログループで構成されるときに行われる図１０を参照して説明した方法の付加的なステップである。
【００３７】
ステップ１２０２では、ＴＤＣ１１８は有効になる。例示的な実施形態では、ＴＤＣは、ＰＦＤからアップおよびダウン信号をＴＤＣを入力することによって有効になる。
【００３８】
ステップ１２０４では、チャージポンプ１３２の接続が断たれる。チャージポンプ出力スイッチが常にオフに強いれ、チャージポンプが積分キャパシタのシャントとともに高インピーダンスとして現れるように、チャージポンプからのバイアス電流をブロックし、そして、ＰＦＤアップおよびダウン信号をブロックすることによって、電力はデジタルモード間中に止められる。
【００３９】
ステップ１２０６では、複数のフィルタ要素２０２，２０４，２０６は、ＤＡＣとＶＣＯとの間に積分器を形成するために接続される。例示的な実施形態では、ＦＥＴは、キャパシタをグランドに直接的に接続するために、抵抗器３０２を横切る短絡回路を作成する。２つのキャパシタは、積分器を形成する並列容量をもたらす。
【００４０】
ステップ１２０８では、ＶＣＯ出力信号１４０は、２ポイント変調ポートを介して変調される。例示的な実施形態では、２ポイント変調ポートは高周波数ポートと低周波ポートで構成され、ここにおいて、低周波ポートは、フィードバックパス内に接続され、そして、シグマ−デルタ変調を用いる。アッパー（upper）周波数ポートは、デジタルループフィルタとＤＡＣとの間に接続される。他の２ポイント変調技術は、いくつかの状況で使用することができる。例えば、低周波ポートは、データ信号が基準信号に結合される（combined）ように、基準信号パスに接続されても構わない。
【００４１】
図１０、図１１および図１２を参照して上述した方法は、説明したものとは異なる順序で行われても構わない。単一のステップで行わると説明されたタスクは、部分的に他のステップによって行われても構わない。したがって、単一のステップで行わると説明されたタスクは、いくつかの状況では、複数のステップによって行われても構わない。
【００４２】
さらに、いくつかのステップは、示されてない追加のステップによって行うことができるいくつかのタスクを含んでも構わない。
【００４３】
図１３は、電流源出力段１３０２を有する電流ステアリング（steering）ＤＡＣ１３００の概略図である。例えば、デジタル入力ワードはＤＩ＜ｎ：０＞である。ＭＹはＰＭＯＳトランジスタ間の相対的なサイズを示し、そして、ＭＸはＮＭＯＳトランジスタ間の相対的なサイズを示す。Ｉｒｅｆは、入力バイアス電流である。例示的な電流源出力段１３０２はトランジスタ等の能動デバイスを用いて実装される。図１３を参照して説明した出力段は、基準入力ＮＭＯＳトランジスタ１３０６を有するカレントミラー１３０４を含み、ここで、基準入力ＮＭＯＳトランジスタ１３０６のソースはグランド１３０８に接続されている。入力基準ＮＭＯＳトランジスタのドレインおよびゲートは、基準電流入力１３１０に接続されている。基準入力ＮＭＯＳトランジスタ１３０６は、ドレインおよびゲートのノードで基準電圧を発生する。前記基準電圧は、複数のＮＭＯＳトランジスタ１３１２−１３１６のゲートに結合されている。いくつかの状況では、複数のＮＭＯＳトランジスタ１３１３−１３１６はグランドに接続されたソースを有し、そして、ドレインはおのおの個別的にＮＭＯＳ差動対のソース１３１７−１３２０に接続されている。各差動対の１つのドレイン出力は、ＤＡＣ出力１３２２に接続されており、そして、他方は電力源１３２４等のダンプノード（dump node）に接続されることができる。ＤＡＣ出力１３２２は、ＰＭＯＳカレントミラー１３２８のＰＭＯＳ電流源１３２６でバイアスされる。ＰＭＯＳのカレントミラーは、電流源１３２６および基準デバイス１３３０を含み、ここで、電流源１３２６は、全ての電流源が出力１３２２に切り替えられたときに、ＮＭＯＳ電流源１３１２−１３１６によって提供されることができる最大電流の半分を提供する。差動対にゲート入力をプログラミングすることによって、ＤＡＣ出力値は、ＤＡＣ出力１３２２に切り替えために差動対出力へのいくつのＮＭＯＳ電流源がプログラムされるかに応じて、設定される。
【００４４】
図１４は、別の構成による電流源出力段１４０２を有する電流ステアリングＤＡＣ１４００の概略図である。この例では、各差動対１３１７−１３２０の１つのドレイン出力は、ＤＡＣ出力１３２２に直接的に接続され、そして、他方はＰＭＯＳカレントミラー１３２８の基準デバイス１３３０に接続される。ＰＭＯＳカレントミラーのデバイスのソースは正電力源１３２４に接続される。基準デバイス１３３０のゲートおよびドレインはともに、ＤＡＣ出力１３２２に直接的に接続されていない、ＮＭＯＳ差動対トランジスタのドレインに接続される。ＰＭＯＳカレントミラー基準デバイス１１３０のゲート上に発生された電圧は、ＤＡＣ出力１３２２に接続されたドレインを有するＰＭＯＳ電流源トランジスタ１３２６に印加される。その結果、ＤＡＣ出力１３２２は、ＤＡＣデジタル入力ワードの値に応じて正または負の電流のいずれかの源になることができる。
【００４５】
図１５は、電流源出力段１５０２を有する例示的な電流パルスＤＡＣ１５００の概略図である。例えば、デジタル入力ワードは、フィルタされた位相誤差が正または負であるかどうかを示す符号ビットおよびＤＩ＜ｎ：０＞である。全てのトランジスタは同じ幅／長さ比を有する。
【００４６】
電流源出力ステージ１５０２は、ＤＡＣ出力１５０４に接続されたドレイン、ソースがグランド１３０８に接続されたソースを有するＮＭＯＳトランジスタ１５０８のドレインおよびゲートに基準電流を印加することにより生成された基準電圧に接続されたゲート、および、グランド１３０８に接続するスイッチ１５１０に接続されたソースを有する、単一のＮＭＯＳトランジスタ１５０２として実装される。ＤＡＣ出力値は、スイッチ１５１０のオンおよびオフをＤＡＣ入力ワードＤＩ＜ｎ：０＞に等しい回数脈動する（pulse）ことによりプログラムされる。相補的電流源出力段１５１２は、ＤＡＣ出力１５０４に接続されたドレイン、ソースが正電力源１３２４に接続されたＰＭＯＳトランジスタ１５１６のドレインおよびゲートにＮＭＯＳ基準電流のコピーを印加することにより生成された基準電圧１５１４に接続されたゲート、および、正電力源１３２４に接続するスイッチ１５１８に接続されたソースを有する、単一のＰＭＯＳトランジスタ１５１２として実装される。ＮＭＯＳ１５０２またはＰＭＯＳ電流源１５０４のどちらかはＤＡＣ入力ワードの符号ビットによってアクティブになるように選択される。入力ワードが符号なし（unsigned）である場合、ＤＡＣ入力の最上位ビットは符号ビットとして用いることができる。リング発振器１５２０は、パルスカウンタ１５２２を駆動し、カウンタ１５２２の出力は、ＤＡＣデジタル入力ワード、または、符号なしＤＡＣデジタル入力ワードに対しての最上位ビットを引いたデジタル入力ワードとカウントを比較するデジタル比較器１５２４を駆動する。カウントがＤＡＣのデジタル入力ワード未満である場合には、論理回路１５２６は、ＮＭＯＳ電流源トランジスタ１５０２またはＰＭＯＳ電流源トランジスタ１５１２のソース内のスイッチ１５０２，１５１０のゲート制御へのリングオシレータ信号に結合を適用し、そして、各リングオシレータの周期（period）に対して１つの等しい電流のパルスを生成する。カウントがＤＡＣデジタル入力ワードを超えたとき、リングオシレータ信号は、ＮＭＯＳまたはＰＭＯＳ電流源スイッチトランジスタのゲート制御かららブロックされる。カウンタは各基準期間の開始時に一度ゼロにリセットされ、次のＤＡＣ入力ワードがアナログ電流出力サンプルに変換されることを可能とする。いくつかの状況では、必要数のパルスをカウントした後に発振器が無効になるように、高速リングオシレータにイネーブル信号を提供するためのコンパレータ出力からの接続。この例のＤＡＣ出力は一連の電流パルスであり、ここでは、サンプルあたりのパルスの総数は、ＤＡＣ入力ワードに等しい。
【００４７】
アナログモード時にＤＡＣを無効にするための適切な技術の例は、バイアス電流信号（ＩＲＥＦ）を無効すること、および、ＤＩ＜ｎ：０＞のほかにＦＥＴ１５１０，１５１８によっても制御される全てのスイッチをオープンまたはハイインピーダンス状態に設定することを含む。
【００４８】
当業者であれば、情報および信号は、種々の異なる技術や手法の任意のものを用いて表され得ることは、理解するだろう。例えば、上記記載を全体にわたって言及されるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁界粒子、光場または光粒子、またはこれらを組み合わせたものによって表され得る。
【００４９】
当業者には、本明細書に開示された実施形態に関連して説明された種々の例示的な論理ブロック、モジュール、回路およびアルゴリズムステップは、電子的なハードウェア、コンピュータソフトウェアまたはこれらの組み合わせとして実装され得ることが、さらに理解されるだろう。このハードウェアとソフトウェアとの互換性を明確に示すために、種々の例示的なコンポーネント、ブロック、モジュール、回路、およびステップは、全般的にそれらの機能性の観点から、上記では説明してきた。そのような機能性がハードウェアで実装されるかソフトウェアで実装されるかは、個々のアプリケーションおよび全体のシステムに課せられた設計の制約に依存する。当業者は、上記の機能性を、各個別のアプリケーションにつき種々の方法で実装し得るが、そのような実装の決定は、本発明の範囲からの逸脱を生じさせると解釈するべきではない。
【００５０】
本明細書内に開示された実施形態に関連して述べられた種々の例示的な論理ブロック、モジュールおよび回路は、本明細書で述べられた機能を実行するように設計された汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイシグナル（ＦＰＧＡ）、またはその他のプログラマブル論理デバイス、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェア部品、またはこれらの任意の組み合わせによって、実装または実行され得る。汎用プロセッサは、マイクロプロセッサであっても良いが、代わりにプロセッサは従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであっても良い。プロセッサはまた、コンピューティングデバイスを組み合わせたものとして実装されてもよく、例えば、ＤＳＰとマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアと接続された一つ以上のマイクロプロセッサ、またはその他のそのような構成を組み合わせたものである。
【００５１】
本明細書に開示された実施形態に関連して述べられた方法またはアルゴリズムのステップは、ハードウェア、プロセッサによって実行されるソフトウェアモジュール、またはこれら２つを組み合わせたものによって、直接的に具体化され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、消去可能なプログラマブル読取り専用メモリ（ＥＰＲＯＭ）、電気的消去可能なプログラマブル読取り専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている任意の他の形態の記憶媒体内に存在し得る。例示的な記憶媒体は、プロセッサが、記憶媒体から情報を読み出し、記憶媒体に情報を書き込むことができるようにプロセッサに結合されている。代替では、記憶媒体は、プロセッサと一体であってよい。プロセッサおよび記憶媒体は、ＡＳＩＣ内に存在してもよい。ＡＳＩＣは、ユーザ端末内に存在してもよい。代替では、プロセッサおよび記憶媒体は、ユーザ端末内でディスクリートコンポーネントとして存在してもよい。
【００５２】
開示された実施形態の先の説明は、当業者に本発明の実施または使用を可能とするために提供されている。これらの実施形態に対する種々の変更は当業者には容易に明らかであろうし、そして、本明細書で規定される一般的な原理は、本発明の趣旨または範囲から逸脱することなく、他の実施形態に適用することができる。したがって、本発明は、本明細書で示された実施形態に限定されることを意図されるのではなく、本明細書に開示された原理および新規な特徴に矛盾しない、最も広い範囲に一致するべきである。
【技術分野】
【０００１】
本発明は、一般には位相ロックループに係わり、より詳細にはハイブリッドアナログ−デジタル位相ロックループに関する。
【背景技術】
【０００２】
位相ロックループ（ＰＬＬ）は基準信号に関連して信号を生成する。位相ロックループ回路は、基準信号および出力信号の位相および／または周波数の差に基づいて、ＰＬＬ出力信号の周波数を調整する。出力信号の周波数は、前記差に基づいて増加または減少される。位相ロックループは、したがって、負のフィードバックを用いた制御システムである。位相ロックループは、ラジオ、遠隔通信回路およびコンピュータ、ならびに他のデバイスなどのエレクトロニクスにも使用される。
【０００３】
ＰＬＬは、しばしば、ＰＬＬ出力信号を生成するために、共振同調電圧制御発振器（ＶＣＯ）を使用する。共振同調ＶＣＯは、しばしば、容量性デバイスおよび共振インダクタ−キャパシタ（ＬＣ）回路を内蔵する。容量性デバイスは、一般には、少なくとも一つの、ＰＬＬ出力信号の周波数を変えるためにチューニング電圧に応答する静電容量を有するバラクタを含む。
【０００４】
いくつかの従来のＰＬＬは、もう一つのデジタルコンポーネントを含む。このようなＰＬＬはいくつかの点でアナログループに優る。残念ながら、これらのＰＬＬはまた、いくつかの欠点を有する。したがって、アナログおよびデジタルループの両方の利点を有するＰＬＬが必要である。
【発明の概要】
【０００５】
位相ロックループ（ＰＬＬ）デバイスは、アナログ位相ロックループおよびハイブリッドアナログ−デジタル位相ロックループ内で設定可能（configurable）である。アナログモードでは、少なくとも位相検出器、アナログループフィルタおよび電圧制御発振器（ＶＣＯ）は、アナログループを形成するために接続される。デジタルモードでは、少なくとも前記位相検出器、前記電圧制御発振器（ＶＣＯ）、時間−デジタルコンバータ（time to digital converter （ＴＤＣ））、デジタルループフィルタおよびデジタル−アナログコンバータ（ＤＡＣ）は前記ハイブリッドデジタル−アナログループを形成するために接続される。
【図面の簡単な説明】
【０００６】
【図１】図１は、本発明の例示的な実施形態によるハイブリッドアナログ−デジタル位相ロックループデバイス（ＰＬＬデバイス）のブロック図である。
【図２】図２は、スイッチング機構がデジタルモード期間中に積分器を形成するためのフィルタ要素を構成するＰＬＬデバイスのブロック図である。
【図３】図３は、スイッチング要素がトランジスタである、チャージポンプおよび電流ＤＡＣに接続されたスイッチング機構の概略図である。
【図４】図４は、スイッチング機構がアナログモードにあるときに形成されたアナログループフィルタの概略図である。
【図５】図５は、複素平面上の典型的なループフィルタのフィルタ応答のグラフィカル表現である。
【図６】図６は、スイッチング機構がデジタルモードにあるときに形成された積分器の概略図である。
【図７】図７は、参照パス内に低周波ポートを有する２点変調を備えたデュアルモードＰＬＬのブロック図である。
【図８】図８は、フィードバックパス内に低周波数ポートを有する２点変調を備えたデュアルモードＰＬＬのブロック図である。
【図９】図９は、フィードバックパス内にデルタ信号変調を使用する低周波数のポートを有する２点変調を備えたデュアルモードＰＬＬのブロック図である。
【図１０】図１０は、本発明の例示的な実施形態によるＰＬＬデバイスを管理する方法のフローチャートである。
【図１１】図１１は、アナログモードでＰＬＬデバイスを構成する方法のフローチャートである。
【図１２】図１２は、デジタルモードでＰＬＬデバイスを構成する方法のフローチャートである。
【図１３】図１３は、電流源出力段を有する電流ステアリング（steering）ＤＡＣの概略図である。
【図１４】図１４は、別の構成による電流源出力段を有する電流ステアリング（steering）ＤＡＣの概略図である。
【図１５】図１５は、電流源出力段を有する例示的な電流パルスＤＡＣの概略図である。
【発明を実施するための形態】
【０００７】
単語“例示的な（exemplary）”は、“例（example）、事例（instance）または例証（illustration）として仕えること”を意味するために本明細書では使用され、必ずしも他の例示的な実施形態よりも好ましいまたは有利であるとは本明細書では必ずしも解釈されない。
【０００８】
図１は、本発明の例示的な実施形態による設定可能なアナログ−デジタル位相ロックループデバイス（ＰＬＬデバイス）のブロック図である。図１を参照して論じられる機能ブロックは、デバイス、回路、および／または、コードの任意の適切な組み合わせを用いて実装され得る。したがって、機能ブロックは、ハードウェア、ソフトウェアおよび／またはファームウェアで実装され得る。いくつかのブロックの機能は、単一の回路またはデバイスによって実行され、そして、単一のブロックによって実行されると記述した機能は、いくつかのデバイスまたは回路によって実行され得る。
【０００９】
ＰＬＬデバイスは、アナログＰＬＬ内に、または、デジタル信号とアナログ信号とコンポーネントを含むハイブリッドデジタル−アナログＰＬＬ内に、ＰＬＬデバイス１００を構成するためのスイッチング機構１０２を含む。アナログモードのときには、ＰＬＬデバイス１００は、少なくとも位相検出器１０４、アナログループフィルタ１０６、電圧制御発振器（ＶＣＯ）１０８およびフィードバック１１０を含むＰＬＬループで構成される。デジタルモードのときには、ＰＬＬデバイス１００は、少なくとも位相−デジタルコンバータ（ＰＤＣ）１１２、デジタルループフィルタ１１４、デジタル−アナログコンバータ（ＤＡＣ）１１６、ＶＣＯ１０８およびフィードバック１１０を含むようにハイブリッドデジタル−アナログループで構成される。例示的な実施形態では、検出器１１７は、位相検出器１０４およびＰＤＣ１１２を含み、ＰＤＣ１１２は位相検出器１０４および時間−デジタルコンバータ（ＴＤＣ）１１８により形成される。検出器１１７は、したがって、デジタルモードではデジタル検出器として、そして、アナログモードではアナログ検出器として構成される。検出器１１７で生成された訂正信号１２０は、アナログモードでは、アップ信号１２２とダウン信号１２４とを含むアナログ信号である。デジタルモードの間中では、デジタル訂正信号１２６は、検出器１１２によって提供される。例示的な実施形態では、アナログ訂正信号１２０のアナログアップおよびダウン信号１２２，１２４は、デジタル訂正信号１２６を形成するために、ＴＤＣ１１８によってデジタル数（digital number）に変換される。いくつかの事情においてデジタル訂正信号１２６を提供するために、検出器１１７によって他の方法を使用することができる。
【００１０】
位相検出器１０４は、基準信号１２８とフィードバック１０８によって提供されるフィードバック信号１３０との間の位相差に従ってアップ信号１２２およびダウン信号１２４を発生する。チャージポンプ１３２は、ＰＬＬデバイス１００がアナログモードであるときには、アップおよびダウン信号１２２，１２４に基づいて、アナログループ信号１３４を発生する。チャージポンプ１３２およびアナログループフィルタ１０６は、これらのブロックがデジタルモードでは用いられないことを表すために、破線を有するブロックで図示されている。アナログモードでは、ＴＤＣ１１８、デジタルフィルタ１１４およびＤＡＣ１１６は用いられない。
【００１１】
スイッチング機構１０２は、部分的にデジタルループ（ハイブリッドデジタル−アナログループ）またはアナログループ内のいずれかにＰＬＬデバイス１００を構成するために、制御信号１３６に応答する。スイッチング機構１０２は、アナログモード間中にはアナログループフィルタ１０６を通るループ経路を可能にし、そして、デジタルモード間中にはデジタルループフィルタ１１４およびＤＡＣ１１６を含むループ経路を可能にする、少なくとも一つのスイッチング要素（switching element）を含む。制御信号１３６は、値を変える単一の信号でも構わなく、または、前記制御信号は多重信号（multiple signals）を含んでも構わない。例示的な実施形態では、アナログモードでは、スイッチング機構１０２は、パワーダウンし、接続を断ち、および／または、そうでなければＴＤＣ１１８および／またはＤＡＣ１１６を無効にする。ＤＡＣ１１６を無効にするための適切な技術の一例は、電流基準信号（ＩＲＥＦは以下に図１３、図１４および図１５にて論じられる）を回収すること、あるいはスイッチを切ることを含み、そして、オープンまたはハイインピーダンス状態にするために、トランジスタおよびスイッチを設定する。いくつかの状況で、他のコンポーネントは、アナログモードまたはアナログモード間中に、無効にされたり、または電源から接続を断たれても構わない。
【００１２】
アナログモード間中は、位相検出器１０４は、チャージポンプ１３２にアナログループ信号１３４を発生させる、アップおよびダウン信号１２２，１２４を発生する。アナログループフィルタ１０６は、ＶＣＯ１０８にＶＣＯ制御信号１３８を提供するためにアナログループ信号１３４をフィルタする。ＶＣＯ制御信号１３８は、ＶＣＯ出力信号１４０の周波数を調整する。ＶＣＯの出力信号１４０は、フィードバック１１０を通って位相検出器１１６にフィードバックされる。フィードバック１１０は、フィードバック信号１３０を発生するために、分周（dividing）、スケーリングによりＶＣＯ出力信号１４０を変えたり、あるいはその逆で、ＶＣＯ出力信号１４０を処理しても構わない。フィードバックは、特定の状況によってはデジタルモードとは異なる構成をアナログモードにおいて有しても構わない。例えば、フィードバックにおける分周比（divider ratio）は、ＰＬＬが１つのモードから他のモードに切り替えられるときに、基準周波数および／またはＶＣＯ動作周波数が変わるモード間で、変わっても構わない。
【００１３】
図２は、ＰＬＬデバイス１００のブロック図であり、ここにおいて、スイッチング機構１０２は、デジタルモード期間中に積分器２０８を形成するためのフィルタ要素（filter elements）２０２，２０４，２０６を接続するスイッチング要素２００を含む。この例ではＤＡＣ１１６は電流源出力段２１０を含む電流ＤＡＣである。適切な電流ＤＡＣの例は、電流ステアリングＤＡＣおよび電流パルスＤＡＣを含む。図１３、図１４および図１５を参照する以下の議論では、電流ＤＡＣの例を説明する。電流源出力段２１０は、アナログ電流信号２１２を提供する。積分器２０８は、ＶＣＯ１０８へのＶＣＯ制御電圧信号を提供するために、電流信号２１２を積分する。アナログループフィルタ１０６は、デジタルモード間中に積分器２０８として構成される少なくとも１つのフィルタ要素２０６を含む。アナログモード間中には、フィルタ要素２０６は、アナログループフィルタ１０６を形成するために、他のフィルタ要素２０２、２０４に接続される。以下に述べるように、例えば、アナログループフィルタ１０６の部分を形成するキャパシタは、デジタルモード間中に積分器２０８を形成するために、ＤＡＣ１１６の出力とアースとに接続することができる。
【００１４】
アナログループフィルタ１０６は、アナログモード時ではＰＬＬデバイス１００の特定の要件に従って選択された周波数応答を有する。適切な応答の例は、複素平面で極零点プロット（pole-zero plot）で表されたときに、原点で第１の極、第１の周波数でゼロ、そして、第１の周波数よりも大きい第２の周波数で第２の極を有する。
【００１５】
図２の例のフィードバック２０８は、検出器への適切に分割されたフィードバック信号１３０を生成するための数で、ＶＣＯ出力信号を分周するフラクショナルＮ分周器２１４を含む。上述したようにフィードバックは必ずしもモード間で変更されないが、ＶＣＯ周波数または基準信号周波数の変化に順応するために分周比は変更される状況がある。
【００１６】
図２の例では、スイッチング機構１０２は、コントローラ２１６によって生成された制御信号１３６に応答する。コントローラ２１６は、デジタルモードおよびアナログモード内にＰＬＬをいつ設定するのかを決定し、かつ、デジタルモードでは第１の値、アナログモードでは第２の値を有する制御信号１３６を発生することができる、ハードウェア、ロジック、および／または、コードの任意の組み合わせである。上記のように、制御信号１３６は、いくつかの事情では複数の（multiple）信号を含んでも構わない。したがって、用語“第１の制御信号値”および“第２の制御信号値”は、少なくとも単一制御信号の２つの値および異なる２つの制御信号の値を含む。コントローラ２１６は、ＰＬＬデバイス１００を管理する（manage）機能を行う、プロセッサ、マイクロプロセッサ、または、プロセッサの配置でも構わない。
【００１７】
図３は、スイッチング要素２００がトランジスタ３００である、チャージポンプ１３２および電流ＤＡＣ１１６に接続されたスイッチング機構１０２の概略図である。トランジスタ３００は、フィルタ要素が抵抗３０２、第１のキャパシタ３０４および第２のキャパシタ３０６を含む、フィルタ要素２０２，２０４，２０６に接続される。例えば、トランジスタ３００は、Ｎチャネル電界効果トランジスタ（ＦＥＴ）である。他のタイプトランジスタは公知の技術に従って使用することができる。制御信号１３６はＦＥＴ３００のゲートにバイアスを提供し、ここにおいては、一つの制御信号値は、ＦＥＴ３００に、抵抗器３０２をバイパスためのアース３０８への接続を形成させ、そして、第２の制御信号値はハイインピーダンス（すなわち、オープン回路）をもたらす。ハイインピーダンス（オープン回路）は、抵抗器３０２を介してアース３０８に接続された第１のキャパシタ３０４を含む回路をもたらす。したがって、１つの制御信号値は、アナログループフィルタ１０６を形成するために前記複数のフィルタ要素を接続し、そして、別の制御信号値は、積分器２０８を形成するために前記複数のフィルタ要素を接続する。２つの形成された回路は、図４および図６を参照して、以下に説明される。ほとんどの実装では、アースへの接続を形成するために制御信号が前記ＦＥＴのゲートにバイアスに提供するとき、ＦＥＴ直列抵抗は、前記抵抗に比べて相対的に小さく、かつ、前記キャパシタ内の固有の直列抵抗以下である。
【００１８】
図４は、スイッチング機構１０２がアナログループ内にＰＬＬデバイス１００を構成するときに形成されたアナログループフィルタ１０６の概略図である。任意の数のフィルタ要素および構成は、アナログループフィルタ１０６に用いることができる。例示的な実施形態において、アナログループフィルタ１０６は、２つの極およびゼロを持つものとして複素平面で表現できるフィルタ応答を形成するために、２つのキャパシタ３０４，３０６および抵抗３０２を含む。
【００１９】
図５は、複素平面上の典型的なループフィルタのフィルタ応答のグラフィカル表現５００である。フィルタ応答は、原点で第１の極５０２、第１の周波数でゼロ、そして、第１の周波数よりも大きい第２の周波数で第２の極５０６を有する。
【００２０】
図６は、スイッチング機構１０２がＰＬＬデバイス１００をハイブリッドデジタル−アナログループ内に構成するときに形成された積分器２０８の概略図である。第１のキャパシタ３０４と第２のキャパシタ３０６とは、積分器２０８を構成する並列容量を提供するために、並列に接続される。キャパシタ３０４，３０６は、ＶＣＯ制御信号１３８を形成するために、電流ＤＡＣによって供給された電流信号２１２を統合する。
【００２１】
図７は、参照パス内に低周波ポート７０２を有する２点変調を有する設定可能なＰＬＬデバイス１００のブロック図である。ＰＬＬデバイス１００は、上述したように、デジタルモードとアナログモードとの間で切り替えが可能である。デジタルモードのときには、２点変調は、ＶＣＯ出力信号１４０を変調するために用いることができる。２ポイント変調ポート７００は、低周波数ポート（lower frequency port）７０２および高周波数ポート（higher frequency port）７０４を含み、低周波数ポート７０２は、高周波数ポート７０４を介しての変調に用いられるデータ信号成分の周波数より低い周波数を有する、データ信号成分による変調を提供する。図７の例に関しては、低周波数ポート７０２は、基準信号パス内にある。データ信号入力データ信号７０６は、位相検出器の前に基準信号に結合される。データ信号７０６は、任意の公知の手法を用いて基準信号１２８に結合されても構わない。信号を合成するための適切な技術の例は、データ信号を基準信号に結合したり、または、データ信号を基準信号で変調するために、ミキサーまたは変調器を用いることを含む。信号を結合するために他の技術を使用しても構わない。状況によっては、信号は、例えば、加算器（summer）を用いて結合されても構わない。
【００２２】
高周波数ポート７０４は、デジタルループフィルタ１１４によって提供されたデジタルフィルタ出力信号７０８に入力データ７０６を結合する。例示的な実施形態では、２つの信号は、加算器（summer）７１０によって結合される。データ信号７０６は、低周波ポート７０２および／または高周波数ポート７０４に導入する前に処理されても構わない。
【００２３】
図８は、フィードバックパス内に低周波数ポート８０２を有する２点変調を備えたデュアルモードＰＬＬのブロック図である。ＰＬＬデバイス１００は、上述したように、デジタルモードとアナログモードとの間で切り替えが可能である。デジタルモードのときには、２点変調は、ＶＣＯ出力信号１４０を変調するために用いることができる。２ポイント変調ポートは、高周波数ポート７０４および低周波数ポート（lower frequency port）８０２を含み、低周波数ポート８０２は、高周波数ポート７０４を介しての変調に用いられるデータ信号成分の周波数より低い周波数を有する、データ信号成分による変調を提供する。図８の例に関しては、低周波数ポート８０２は、フィードバックパス内にある。データ信号７０６は、フィードバック信号１３０を変える（alter）ために用いられる。低周波数ポート８０２を実装するために適した技術の例は、シグマ・デルタ変調器を用いることを含む。このような実装の例を図９を参照してさらに詳細に説明される。
【００２４】
高周波数ポート７０４は、デジタルフィルタ１１４によって提供されたデジタルフィルタ出力信号７０８に入力データ７０６を結合する。例示的な実施形態では、２つの信号は、加算器７１０によって結合される。データ信号７０６は、低周波ポート８０２および／または高周波数ポート７０４に導入する前に処理されても構わない。
【００２５】
図９は、実施形態によるフィードバック１１０パス内にシグマデルタ変調低周波数ポート９０２を有する２点変調を含むＰＬＬデバイス９００のブロック図である。入力位相データ７０６は、入力位相データから変調ＶＣＯ出力への全てのパス伝達関数を作成するＰＬＬ内の２点に適用される。低周波数変調ポート９０２は、フィードバック分周器デルタシグマ変調器９０４の入力にある。フィードバック１１０は、フラクショナルＮ分周器２１４を含む。フィードバック分周比を入力位相データに伴って変化させることにより、ＰＬＬの帯域幅内の入力位相変調は、ＶＣＯ出力１４０に転送される。高周波数変調ポート７０４は、利得適応および正規化デバイス９０６に適用される。ゲイン適応および正規化デバイス９０６は、電流モードＤＡＣ１１６、アナログ積分器２０８およびＶＣＯ電圧−周波数利得（voltage to frequency gain）の実際および期待されるアナログ利得の変動を見積もるために、デジタルループフィルタ１１４への位相誤差入力を測定し、そして、スケーリング係数（scaling factor）を入力位相データ７０６に適用する。位相データを含む利得が調整された信号は、コンバイナ（combiner）９０８内で、デジタルループフィルタ１１４の出力に結合される。これは、ＰＬＬの帯域幅の外側の入力位相変調をＶＣＯ出力１４０に転送する、高周波変調パスを作成する。いくつかの状況では、利得適応および規格化デバイス９０６に適用された入力位相データは、フィルタ出力と加算される前にデジタル的に微分される（differentiated）。例えば、この出願と同時にファイルされた関連出願で説明されるように、デジタル微分は、積分器２０８によって行われたアナログ積分を補償するために、デジタルループフィルタ１１４に含めることができる。このような構成（arrangement）では、利得適応および規格化デバイス９０６に適用された入力位相データは、デジタル的に微分されたデジタルフィルタ出力と加算される前に、デジタル的に微分される。
【００２６】
高周波数ポート７０４は、デジタルループフィルタ１１４によって提供されたディジタルフィルタ出力信号７０８に入力データ７０６を結合する。例示的な実施形態では、二つの信号は加算によって結合される。データ信号は、低周波ポートおよび／または高周波数に導入する前に処理されても構わない。
【００２７】
図１０は、本発明の例示的な実施形態によるＰＬＬデバイス１００を管理する（manage）方法のフローチャートである。前記方法は、ハードウェア、ソフトウェアおよび／またはファームウェアの任意の組み合わせを用いて実装しても構わなく、例示的な実施形態では、コントローラ２１６は、ＰＬＬデバイス１００のコンポーネントを管理するための制御信号（control signal(s)）１３６を発生する。
【００２８】
ステップ１００２では、少なくとも位相検出器１０４、アナログループフィルタ１０６および電圧制御発振器（ＶＣＯ）１０８は、アナログモードでアナログループを形成するために、ＰＬＬデバイス１００を構成すように接続される。例示的な実施形態では、スイッチング機構１０２は、アナログ位相ロックループを形成するために、ＰＬＬデバイス１００のコンポーネント（components）を接続する。スイッチング機構１０２は、デバイスコンポーネント（device components）をアナログループにへと接続および構成するために、制御信号１３６に応答する。上記のように、適切なスイッチング機構１０２の例は、ＦＥＴ３００等のスイッチング要素２００を含む。
【００２９】
ステップ１００４では、ＰＬＬデバイス１００がデジタルモードで構成されるべきか否かが決定される。アナログループフィルタを用いることのためにデジタルフィルタを用いることが有利であるときに、デジタルモードは選択される。例示的な実施形態では、ＰＬＬが信号の伝送に用いられ、そして、二点変調が適用される場合、または、スプリアスまたはノイズを低減するために、キャンセル信号が２点変調ポートに導入される場合、デジタルモードは選択される。ＰＬＬデバイス１００はデジタルモードに切り替えられるべきと決定された場合、前記方法はステップ１００６で継続する。それ以外の場合、前記方法は、切り替えがなされるべきであるかどうかを決定するために、システムを監視することを継続するためにテップ１００４に戻る。
【００３０】
ステップ１００６では、少なくとも位相検出器１０４、時間デジタル変換器［time to digital converter（ＴＤＣ）］１１８、デジタルループフィルタ１１４、デジタル−アナログ変換器（ＤＡＣ）１１６およびＶＣＯ１０８は、デジタルモードでハイブリッドデジタル−アナログループを形成するために、ＰＬＬデバイス１００を構成するように接続される。例示的な実施形態では、スイッチング機構１０２は、ハイブリッドデジタル−アナログ位相ロックループを形成するために、ＰＬＬデバイス１００のコンポーネント（components）を接続し、ここで、ループの一部はデジタル信号を用いて動作し、そして、ループの一部はアナログ信号を用いて動作する。スイッチング機構１０２は、デバイスコンポーネントをハイブリッドデジタル−アナログループ内にへと接続および構成するために、制御信号１３６に応答する。
【００３１】
ステップ１００８では、ＰＬＬデバイス１００がアナログモードで構成されるべきか否かが決定される。デジタルフィルタを用いることに利点がない場合、アナログモードは選択される。例示的な実施形態では、二点変調が適用されて、ＰＬＬデバイスが信号の伝送に用いられないであろう場合、または、スプリアスまたはノイズを低減するために、キャンセル信号が２点変調ポートに導入される場合、ＰＬＬデバイス１００はアナログモードで構成される必要があるべきと決定される。ＰＬＬデバイス１００はアナログモードに切り替えられるべきと決定された場合、前記方法はステップ１００２に戻る。それ以外の場合、前記方法は、切り替えがなされるべきであるかどうかを決定するために、システムを監視することを継続するためにテップ１００２に戻る。
【００３２】
図１１は、アナログモードでＰＬＬデバイスを構成する方法のフローチャートである。したがって、図１１を参照して説明される前記方法は、図１０のステップ１００２を行うための例示的な方法を提供する。
【００３３】
ステップ１１０２では、ＴＤＣ１１８は無効になっている。例示的な実施形態では、ＴＤＣ１１９がオフになっているか、そうでなければ消費電力を低減または削除するように制御される。スイッチング機構１０２は、ＴＤＣ１１８に電源を接続および切断するトランジスタまたは他のスイッチング要素を含んでいても構わない。ＴＤＣは、消費電力を制御するためのスイッチング回路を含み、そのような回路はここでの論考の一部であると考えることができる。コントローラ２１６は、ＴＤＣ１１８を無効にするために、スイッチング機構に信号を提供する。例示的な実施形態では、ＴＤＣに入力するアップおよびダウン信号を遮断することによってＴＤＣは無効にされる。適切な技術の例は、ＴＤＣが有効なモードにおいては、ＡＮＤまたはＭＵＸの出力がＵＰおよびＤＮで、そして、チャージポンプが有効なモードにおいては、ＰＦＤからのＵＰおよびＤＮ出力がトグルしているにもかかわらずＴＤＣへのＵＰおよびＤＮ入力上に遷移（transitions）がないようにＡＮＤまたはＭＵＸの出力が“０”に設定されるように、一対のＡＮＤまたはＭＵＸを介して信号を指示することを含む。そのような構成（arrangement）は、ＰＦＤから出てくるＵＰおよびＤＮが伴に低いときにモードを切り替えることによって、および、ＴＤＣが無効になっているときにＴＤＣリングオシレータＶＤＤを衰弱させる（collapsed）ことによって、達成することができる。これは、ＴＤＣが使用されていないにもかかわらず、リング発振器の稼働に起因して電力が消費している状態にＴＤＣが置かれることを回避するであろう。
【００３４】
ステップ１１０４では、複数のフィルタ要素２０２，２０４，２０６は、アナログループフィルタ１０６を形成するために接続される。制御信号１３６に応答して、１つまたは複数のスイッチング要素２００は、チャージポンプ１３２とＶＣＯ１０８との間にアナログループフィルタ１０４を形成するために、フィルタ要素２０２，２０４，２０６間に電気的接続を確立する。例示的な実施形態では、ＦＥＴ３００は、２極、単一の零フィルタを作成するために、抵抗３０２を横切るオープン回路を提供する。
【００３５】
ステップ１１０６では、チャージポンプ１３２は、位相検出器１０４とアナログループフィルタ１０６との間に接続される。制御信号１３６に応答して、スイッチング機構１０２は、チャージポンプ１３２を接続する。例示的な実施形態では、スイッチング機構は、ＰＦＤアップおよびダウンダウン信号がチャージポンプからループフィルタに電流を伝導するチャージポンプ出力スイッチを制御することを可能にさせるチャージポンプに電流バイアスを印加するために、回路をアクティブにする。いくつかの状況では、単一のスイッチング要素２００は、アナログループ内にＰＬＬデバイス１００を構成する複数のステップを行うために、複数のコンポーネントを接続しても構わない。例えば、アナログループフィルタ１０６を形成することもまた、チャージポンプを接続する結果になることもある。
【００３６】
図１２は、デジタルモードでＰＬＬデバイス１００を構成する方法のフローチャートである。ステップ１２０２，１２０４および１２０６は、図１０のステップ１００６を行うための手続の例を提供する。ステップ１２０８は、ＰＬＬデバイス１００がハイブリッドデジタル−アナログループで構成されるときに行われる図１０を参照して説明した方法の付加的なステップである。
【００３７】
ステップ１２０２では、ＴＤＣ１１８は有効になる。例示的な実施形態では、ＴＤＣは、ＰＦＤからアップおよびダウン信号をＴＤＣを入力することによって有効になる。
【００３８】
ステップ１２０４では、チャージポンプ１３２の接続が断たれる。チャージポンプ出力スイッチが常にオフに強いれ、チャージポンプが積分キャパシタのシャントとともに高インピーダンスとして現れるように、チャージポンプからのバイアス電流をブロックし、そして、ＰＦＤアップおよびダウン信号をブロックすることによって、電力はデジタルモード間中に止められる。
【００３９】
ステップ１２０６では、複数のフィルタ要素２０２，２０４，２０６は、ＤＡＣとＶＣＯとの間に積分器を形成するために接続される。例示的な実施形態では、ＦＥＴは、キャパシタをグランドに直接的に接続するために、抵抗器３０２を横切る短絡回路を作成する。２つのキャパシタは、積分器を形成する並列容量をもたらす。
【００４０】
ステップ１２０８では、ＶＣＯ出力信号１４０は、２ポイント変調ポートを介して変調される。例示的な実施形態では、２ポイント変調ポートは高周波数ポートと低周波ポートで構成され、ここにおいて、低周波ポートは、フィードバックパス内に接続され、そして、シグマ−デルタ変調を用いる。アッパー（upper）周波数ポートは、デジタルループフィルタとＤＡＣとの間に接続される。他の２ポイント変調技術は、いくつかの状況で使用することができる。例えば、低周波ポートは、データ信号が基準信号に結合される（combined）ように、基準信号パスに接続されても構わない。
【００４１】
図１０、図１１および図１２を参照して上述した方法は、説明したものとは異なる順序で行われても構わない。単一のステップで行わると説明されたタスクは、部分的に他のステップによって行われても構わない。したがって、単一のステップで行わると説明されたタスクは、いくつかの状況では、複数のステップによって行われても構わない。
【００４２】
さらに、いくつかのステップは、示されてない追加のステップによって行うことができるいくつかのタスクを含んでも構わない。
【００４３】
図１３は、電流源出力段１３０２を有する電流ステアリング（steering）ＤＡＣ１３００の概略図である。例えば、デジタル入力ワードはＤＩ＜ｎ：０＞である。ＭＹはＰＭＯＳトランジスタ間の相対的なサイズを示し、そして、ＭＸはＮＭＯＳトランジスタ間の相対的なサイズを示す。Ｉｒｅｆは、入力バイアス電流である。例示的な電流源出力段１３０２はトランジスタ等の能動デバイスを用いて実装される。図１３を参照して説明した出力段は、基準入力ＮＭＯＳトランジスタ１３０６を有するカレントミラー１３０４を含み、ここで、基準入力ＮＭＯＳトランジスタ１３０６のソースはグランド１３０８に接続されている。入力基準ＮＭＯＳトランジスタのドレインおよびゲートは、基準電流入力１３１０に接続されている。基準入力ＮＭＯＳトランジスタ１３０６は、ドレインおよびゲートのノードで基準電圧を発生する。前記基準電圧は、複数のＮＭＯＳトランジスタ１３１２−１３１６のゲートに結合されている。いくつかの状況では、複数のＮＭＯＳトランジスタ１３１３−１３１６はグランドに接続されたソースを有し、そして、ドレインはおのおの個別的にＮＭＯＳ差動対のソース１３１７−１３２０に接続されている。各差動対の１つのドレイン出力は、ＤＡＣ出力１３２２に接続されており、そして、他方は電力源１３２４等のダンプノード（dump node）に接続されることができる。ＤＡＣ出力１３２２は、ＰＭＯＳカレントミラー１３２８のＰＭＯＳ電流源１３２６でバイアスされる。ＰＭＯＳのカレントミラーは、電流源１３２６および基準デバイス１３３０を含み、ここで、電流源１３２６は、全ての電流源が出力１３２２に切り替えられたときに、ＮＭＯＳ電流源１３１２−１３１６によって提供されることができる最大電流の半分を提供する。差動対にゲート入力をプログラミングすることによって、ＤＡＣ出力値は、ＤＡＣ出力１３２２に切り替えために差動対出力へのいくつのＮＭＯＳ電流源がプログラムされるかに応じて、設定される。
【００４４】
図１４は、別の構成による電流源出力段１４０２を有する電流ステアリングＤＡＣ１４００の概略図である。この例では、各差動対１３１７−１３２０の１つのドレイン出力は、ＤＡＣ出力１３２２に直接的に接続され、そして、他方はＰＭＯＳカレントミラー１３２８の基準デバイス１３３０に接続される。ＰＭＯＳカレントミラーのデバイスのソースは正電力源１３２４に接続される。基準デバイス１３３０のゲートおよびドレインはともに、ＤＡＣ出力１３２２に直接的に接続されていない、ＮＭＯＳ差動対トランジスタのドレインに接続される。ＰＭＯＳカレントミラー基準デバイス１１３０のゲート上に発生された電圧は、ＤＡＣ出力１３２２に接続されたドレインを有するＰＭＯＳ電流源トランジスタ１３２６に印加される。その結果、ＤＡＣ出力１３２２は、ＤＡＣデジタル入力ワードの値に応じて正または負の電流のいずれかの源になることができる。
【００４５】
図１５は、電流源出力段１５０２を有する例示的な電流パルスＤＡＣ１５００の概略図である。例えば、デジタル入力ワードは、フィルタされた位相誤差が正または負であるかどうかを示す符号ビットおよびＤＩ＜ｎ：０＞である。全てのトランジスタは同じ幅／長さ比を有する。
【００４６】
電流源出力ステージ１５０２は、ＤＡＣ出力１５０４に接続されたドレイン、ソースがグランド１３０８に接続されたソースを有するＮＭＯＳトランジスタ１５０８のドレインおよびゲートに基準電流を印加することにより生成された基準電圧に接続されたゲート、および、グランド１３０８に接続するスイッチ１５１０に接続されたソースを有する、単一のＮＭＯＳトランジスタ１５０２として実装される。ＤＡＣ出力値は、スイッチ１５１０のオンおよびオフをＤＡＣ入力ワードＤＩ＜ｎ：０＞に等しい回数脈動する（pulse）ことによりプログラムされる。相補的電流源出力段１５１２は、ＤＡＣ出力１５０４に接続されたドレイン、ソースが正電力源１３２４に接続されたＰＭＯＳトランジスタ１５１６のドレインおよびゲートにＮＭＯＳ基準電流のコピーを印加することにより生成された基準電圧１５１４に接続されたゲート、および、正電力源１３２４に接続するスイッチ１５１８に接続されたソースを有する、単一のＰＭＯＳトランジスタ１５１２として実装される。ＮＭＯＳ１５０２またはＰＭＯＳ電流源１５０４のどちらかはＤＡＣ入力ワードの符号ビットによってアクティブになるように選択される。入力ワードが符号なし（unsigned）である場合、ＤＡＣ入力の最上位ビットは符号ビットとして用いることができる。リング発振器１５２０は、パルスカウンタ１５２２を駆動し、カウンタ１５２２の出力は、ＤＡＣデジタル入力ワード、または、符号なしＤＡＣデジタル入力ワードに対しての最上位ビットを引いたデジタル入力ワードとカウントを比較するデジタル比較器１５２４を駆動する。カウントがＤＡＣのデジタル入力ワード未満である場合には、論理回路１５２６は、ＮＭＯＳ電流源トランジスタ１５０２またはＰＭＯＳ電流源トランジスタ１５１２のソース内のスイッチ１５０２，１５１０のゲート制御へのリングオシレータ信号に結合を適用し、そして、各リングオシレータの周期（period）に対して１つの等しい電流のパルスを生成する。カウントがＤＡＣデジタル入力ワードを超えたとき、リングオシレータ信号は、ＮＭＯＳまたはＰＭＯＳ電流源スイッチトランジスタのゲート制御かららブロックされる。カウンタは各基準期間の開始時に一度ゼロにリセットされ、次のＤＡＣ入力ワードがアナログ電流出力サンプルに変換されることを可能とする。いくつかの状況では、必要数のパルスをカウントした後に発振器が無効になるように、高速リングオシレータにイネーブル信号を提供するためのコンパレータ出力からの接続。この例のＤＡＣ出力は一連の電流パルスであり、ここでは、サンプルあたりのパルスの総数は、ＤＡＣ入力ワードに等しい。
【００４７】
アナログモード時にＤＡＣを無効にするための適切な技術の例は、バイアス電流信号（ＩＲＥＦ）を無効すること、および、ＤＩ＜ｎ：０＞のほかにＦＥＴ１５１０，１５１８によっても制御される全てのスイッチをオープンまたはハイインピーダンス状態に設定することを含む。
【００４８】
当業者であれば、情報および信号は、種々の異なる技術や手法の任意のものを用いて表され得ることは、理解するだろう。例えば、上記記載を全体にわたって言及されるデータ、命令、コマンド、情報、信号、ビット、シンボル、およびチップは、電圧、電流、電磁波、磁界または磁界粒子、光場または光粒子、またはこれらを組み合わせたものによって表され得る。
【００４９】
当業者には、本明細書に開示された実施形態に関連して説明された種々の例示的な論理ブロック、モジュール、回路およびアルゴリズムステップは、電子的なハードウェア、コンピュータソフトウェアまたはこれらの組み合わせとして実装され得ることが、さらに理解されるだろう。このハードウェアとソフトウェアとの互換性を明確に示すために、種々の例示的なコンポーネント、ブロック、モジュール、回路、およびステップは、全般的にそれらの機能性の観点から、上記では説明してきた。そのような機能性がハードウェアで実装されるかソフトウェアで実装されるかは、個々のアプリケーションおよび全体のシステムに課せられた設計の制約に依存する。当業者は、上記の機能性を、各個別のアプリケーションにつき種々の方法で実装し得るが、そのような実装の決定は、本発明の範囲からの逸脱を生じさせると解釈するべきではない。
【００５０】
本明細書内に開示された実施形態に関連して述べられた種々の例示的な論理ブロック、モジュールおよび回路は、本明細書で述べられた機能を実行するように設計された汎用プロセッサ、デジタルシグナルプロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイシグナル（ＦＰＧＡ）、またはその他のプログラマブル論理デバイス、ディスクリートゲートまたはトランジスタロジック、ディスクリートハードウェア部品、またはこれらの任意の組み合わせによって、実装または実行され得る。汎用プロセッサは、マイクロプロセッサであっても良いが、代わりにプロセッサは従来のプロセッサ、コントローラ、マイクロコントローラ、またはステートマシンであっても良い。プロセッサはまた、コンピューティングデバイスを組み合わせたものとして実装されてもよく、例えば、ＤＳＰとマイクロプロセッサ、複数のマイクロプロセッサ、ＤＳＰコアと接続された一つ以上のマイクロプロセッサ、またはその他のそのような構成を組み合わせたものである。
【００５１】
本明細書に開示された実施形態に関連して述べられた方法またはアルゴリズムのステップは、ハードウェア、プロセッサによって実行されるソフトウェアモジュール、またはこれら２つを組み合わせたものによって、直接的に具体化され得る。ソフトウェアモジュールは、ランダムアクセスメモリ（ＲＡＭ）、フラッシュメモリ、読取り専用メモリ（ＲＯＭ）、消去可能なプログラマブル読取り専用メモリ（ＥＰＲＯＭ）、電気的消去可能なプログラマブル読取り専用メモリ（ＥＥＰＲＯＭ）、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭ、または当技術分野で知られている任意の他の形態の記憶媒体内に存在し得る。例示的な記憶媒体は、プロセッサが、記憶媒体から情報を読み出し、記憶媒体に情報を書き込むことができるようにプロセッサに結合されている。代替では、記憶媒体は、プロセッサと一体であってよい。プロセッサおよび記憶媒体は、ＡＳＩＣ内に存在してもよい。ＡＳＩＣは、ユーザ端末内に存在してもよい。代替では、プロセッサおよび記憶媒体は、ユーザ端末内でディスクリートコンポーネントとして存在してもよい。
【００５２】
開示された実施形態の先の説明は、当業者に本発明の実施または使用を可能とするために提供されている。これらの実施形態に対する種々の変更は当業者には容易に明らかであろうし、そして、本明細書で規定される一般的な原理は、本発明の趣旨または範囲から逸脱することなく、他の実施形態に適用することができる。したがって、本発明は、本明細書で示された実施形態に限定されることを意図されるのではなく、本明細書に開示された原理および新規な特徴に矛盾しない、最も広い範囲に一致するべきである。
【特許請求の範囲】
【請求項１】
位相ロックループ（ＰＬＬ）デバイスであって、
位相検出器；
アナログループフィルタ；
電圧制御発振器；
時間−デジタルコンバータ（ＴＤＣ）;
デジタルループフィルタ；
デジタル−アナログコンバータ（ＤＡＣ）；および
前記位相検出器、アナログループフィルタおよびＶＣＯを具備してなるアナログループ内に前記ＰＬＬデバイスを構成するために第１の制御信号値に応答し、そして、前記位相検出器、ＴＤＣ、ＤＡＣおよびＶＣＯを具備してなるハイブリッドデジタル−アナログループ内に前記ＰＬＬデバイスを構成するために第２の制御信号値に応答するスイッチング機構（switching mechanism）を具備してなるＰＬＬデバイス。
【請求項２】
請求項１のＰＬＬデバイスにおいて、前記スイッチング機構は、前記ＰＬＬデバイスが前記アナログループ内に構成されるときには、前記ＴＤＣを無効にする。
【請求項３】
請求項１のＰＬＬデバイスにおいて、前記アナログフィルタは複数のフィルタ要素（filter elements）を具備してなり、そして、前記スイッチング機構は、前記ＰＬＬデバイスが前記ハイブリッドデジタル−アナログモード内に構成されるときには、前記ＤＡＣと前記ＶＣＯとの間に積分器を形成するように、前記複数のフィルタ要素を接続するように構成されたスイッチング要素（switching element）を具備してなる。
【請求項４】
請求項１のＰＬＬデバイスにおいて、前記ＤＡＣは、前記ＰＬＬデバイスが前記ハイブリッドデジタル−アナログループ内に構成されるときには、前記積分器に接続された電流源出力段を具備してなる。
【請求項５】
請求項３のＰＬＬデバイスにおいて、前記スイッチング要素は、前記ＰＬＬデバイスが前記アナログループ内に構成されるときには、前記アナログループフィルタを形成するように、前記複数のフィルタ要素を接続するように構成される。
【請求項６】
請求項５のＰＬＬデバイスにおいて、前記スイッチング要素は、原点に第１の極、第１の周波数に零、および、前記第１の周波数よりも高い第２の周波数に第２の極を具備してなる応答を有する前記アナログループを形成するように、前記複数のフィルタ要素を接続するように構成される。
【請求項７】
請求項５のＰＬＬデバイスにおいて、前記ＰＬＬデバイスが前記アナログループ内に構成されるときには、前記位相検出器と前記アナログループフィルタとの間に接続されたチャージポンプをさらに具備してなること。
【請求項８】
請求項７のＰＬＬデバイスにおいて、前記スイッチング機構は、前記ＰＬＬデバイスが前記ハイブリッドデジタル−アナログループ内に構成されるときには、前記チャージポンプを無効にする。
【請求項９】
請求項３のＰＬＬデバイスにおいて、前記位相検出器によって検出された基準信号にデータ信号を結合する（combine）ための低周波数（lower frequency）変調ポートと、前記デジタルフィルタによって提供されたデジタルフィルタ出力に前記データ信号を結合するための高周波数（upper frequency）変調ポートとを具備してなる、二重点変調ポートをさらに具備してなること。
【請求項１０】
請求項３のＰＬＬデバイスにおいて、前記ＶＣＯと前記位相検出器との間のフィードバックによって提供されたフィードバック信号にデータ信号を結合するための低周波数変調ポートと、前記デジタルフィルタによって提供されたデジタルフィルタ出力に前記データ信号を結合するための高周波数変調ポートとを具備してなる、二重点変調ポートをさらに具備してなること。
【請求項１１】
請求項１０のＰＬＬデバイスにおいて、前記低周波数変調ポートはシグマデルタ変調を用いる。
【請求項１２】
位相ロックループ（ＰＬＬ）デバイスであって、
位相差を検出するための位相検出手段；
アナログループフィルタするためのアナログループフィルタ手段；
電圧制御発振器（ＶＣＯ）手段であって、ＶＣＯ信号を発生するためＶＣＯ手段；
時間期間（time period）をデジタル数に変換するための時間−デジタルコンバータ（ＴＤＣ）手段;
デジタルフィルタするためのデジタルループフィルタ手段；
デジタル信号をアナログ信号に変換するためのデジタル−アナログコンバータ（ＤＡＣ）手段；および
第１の制御信号値に応えて、前記位相検出手段、アナログループフィルタ手段およびＶＣＯ手段を具備してなるアナログループ内に前記ＰＬＬデバイスを構成し、そして、第２の制御信号値に応えて、前記位相検出手段、ＴＤＣ手段、ＤＡＣ手段およびＶＣＯ手段を具備してなるハイブリッドデジタル−アナログループ内に前記ＰＬＬデバイスを構成するスイッチング手段
を具備してなるＰＬＬデバイス。
【請求項１３】
請求項１２のＰＬＬデバイスにおいて、前記スイッチング手段は、前記ＰＬＬデバイスがアナログループ内に構成されるときには、前記ＴＤＣ手段を無効にするためのものである。
【請求項１４】
請求項１２のＰＬＬデバイスにおいて、前記アナログフィルタ手段は複数のフィルタ要素手段を具備してなり、そして、前記スイッチング手段は、前記ＰＬＬデバイスが前記ハイブリッドデジタル−アナログモードで構成されるときには、前記ＤＡＣ手段により発生された電流信号を積分するための積分器手段（integrator means）を前記ＤＡＣ手段と前記ＶＣＯ手段との間に形成するように、前記複数のフィルタ要素手段を接続するように構成されている、スイッチング要素手段を具備してなる。
【請求項１５】
請求項１４のＰＬＬデバイスにおいて、前記ＤＡＣ手段は、前記ＰＬＬデバイスが前記ハイブリッドデジタル−アナログループ内に構成されるときには、前記積分器手段に接続される電流源出力段手段を具備してなる。
【請求項１６】
請求項１４のＰＬＬデバイスにおいて、前記スイッチング要素手段は、前記ＰＬＬデバイスが前記アナログループ内に構成されるときには、前記アナログループフィルタ手段を形成するように、前記複数のフィルタ要素手段を接続するように構成される。
【請求項１７】
請求項１６のＰＬＬデバイスにおいて、前記スイッチング要素手段は、原点に第１の極、第１の周波数に零、および、前記第１の周波数よりも高い第２の周波数に第２の極を具備する応答を有する前記アナログループ手段を形成するために、前記複数のフィルタ要素手段を接続するように構成される。
【請求項１８】
請求項１６のＰＬＬデバイスにおいて、前記位相検出手段によって提供されるアナログ訂正信号に基づいてアナログループ信号を発生するための、チャージポンプ手段をさらに具備してなること、前記チャージポンプ手段は、前記ＰＬＬデバイスが前記アナログループ内に構成されるときに、前記位相検出手段と前記アナログループフィルタ手段との間に接続される。
【請求項１９】
請求項１８のＰＬＬデバイスにおいて、前記スイッチング手段は、前記ＰＬＬデバイスが前記ハイブリッドデジタル−アナログループ内に構成されるときに前記チャージポンプ手段を無効にするためのものである。
【請求項２０】
請求項１４のＰＬＬデバイスにおいて、前記ＶＣＯ出力信号を変調するための二重点変調手段をさらに具備してなること、前記二重点変調手段は、前記位相検出手段によって検出された基準信号にデータ信号を結合するための低周波数変調ポート手段と、前記デジタルフィルタ手段によって提供されたデジタルフィルタ出力に前記データ信号を結合する（combine）ための高周波数変調ポート手段とを具備すること。
【請求項２１】
請求項１４のＰＬＬデバイスにおいて、前記ＶＣＯ出力信号を変調する二重点変調手段をさらに具備してなること、前記二重点変調手段は、前記ＶＣＯ手段と前記位相検出手段との間のフィードバックによって提供されたフィードバック信号にデータ信号を結合するための低周波数変調ポート手段と、前記デジタルフィルタ手段によって提供されたデジタルフィルタ出力に前記データ信号を結合する（combine）ための高周波数変調ポート手段とを具備すること。
【請求項２２】
請求項２１のＰＬＬデバイスにおいて、前記低周波数変調ポート手段はシグマデルタ変調を用いる。
【請求項２３】
位相ロックループを管理するための方法であって、前記方法は、
第１の制御信号値に応えて、アナログループ内に前記ＰＬＬデバイスを構成するために、少なくとも位相検出器、アナログループフィルタおよび電圧制御発振器（ＶＣＯ）を接続すること；
第２の制御信号値に応えて、ハイブリッドデジタル−アナログループ内に前記ＰＬＬデバイスを構成するために、少なくとも前記位相検出器、時間−デジタルコンバータ（ＴＤＣ）、デジタルループフィルタ、デジタル−アナログコンバータ（ＤＡＣ）およびＶＣＯを接続することを具備してなること。
【請求項２４】
請求項２３の方法において、前記アナログループを形成するための前記接続することは前記ＴＤＣを無効にすることを具備してなる。
【請求項２５】
請求項２４の方法において、前記ハイブリッドデジタル−アナログループを形成するための前記接続することは、前記ＤＡＣと前記ＶＣＯとの間に積分器を形成するために前記アナログループフィルタの複数のフィルタ要素を接続することを具備してなる。
【請求項２６】
請求項２５の方法において、前記ハイブリッドデジタル−アナログループを形成するための前記接続することは、前記ＤＡＣ内の電流源出力段を前記積分器に接続することを具備してなる。
【請求項２７】
請求項２６の方法において、前記ハイブリッドデジタル−アナログループを形成するための前記接続することは、チャージポンプを無効にすることを具備してなる。
【請求項２８】
請求項２５の方法において、前記アナログループを形成するための前記接続することは、前記アナログループフィルタを形成するために、前記複数のフィルタ要素を接続することを具備してなる。
【請求項２９】
請求項２８の方法において、前記アナログループフィルタを形成するために前記複数のフィルタ要素を接続することは、原点に第１の極、第１の周波数に零、および、前記第１の周波数よりも高い第２の周波数に第２の極を具備する応答を有する前記アナログループフィルタを形成するために、前記複数のフィルタ要素を接続することを具備してなる。
【請求項３０】
請求項２５の方法において、前記アナログループを形成するための前記接続することは、前記位相検出器と前記アナログループフィルタとの間にチャージポンプを接続することをさらに具備してなる。
【請求項３１】
請求項２５の方法において、前記位相検出器によって受信された基準信号にデータ信号を結合させるための低周波数変調ポートと、前記デジタルフィルタによって提供されたデジタルフィルタ出力信号に前記データ信号を結合されるための高周波数変調ポートとを具備してなる二重点変調ポートを介して、前記ＶＣＯのＶＣＯ出力信号を変調することをさらに具備してなる。
【請求項３２】
請求項２５の方法は、フィードバックを介して前記ＶＣＯから前記位相検出器によって受信されたフィードバック信号にデータ信号を結合させるための低周波数変調ポートと、前記デジタルフィルタによって提供されたデジタルフィルタ出力信号を前記データ信号に結合させるための高周波変調ポートを具備してなる二十変調ポートを介して、前記ＶＣＯのＶＣＯ出力信号を変調することをさらに具備してなる。
【請求項３３】
請求項３２の方法において、前記低周波数変調ポートはシグマデルタ変調を用いる。
【請求項３４】
コンピュータ実行可能な命令（computer-executable instructions）でエンコードされたコンピュータ読取り可能媒体、前記コンピュータ実行可能な命令の実行は、
第１の制御信号値に応えて、アナログループ内に前記ＰＬＬデバイスを構成するために、少なくとも位相検出器、アナログループフィルタおよび電圧制御発振器（ＶＣＯ）を接続すること；
第２の制御信号値に応えて、ハイブリッドデジタル−アナログループ内に前記ＰＬＬデバイス構成するために、少なくとも前記位相検出器、時間−デジタルコンバータ（ＴＤＣ）、デジタルループフィルタ、デジタル−アナログコンバータ（ＤＡＣ）およびＶＣＯを接続することのためである。
【請求項３５】
請求項３４のコンピュータ読取り可能媒体において、前記アナログループを形成するための前記接続することは前記ＴＤＣを無効にすることを具備してなる。
【請求項３６】
請求項３４のコンピュータ読取り可能媒体において、前記ハイブリッドデジタル−アナログループを形成するための前記接続することは、前記ＤＡＣと前記ＶＣＯとの間に積分器を形成するために前記アナログループフィルタの複数のフィルタ要素を接続することを具備してなる。
【請求項３７】
請求項３６のコンピュータ読取り可能媒体において、前記ハイブリッドデジタル−アナログループを形成するための前記接続することは、前記ＤＡＣ内の電流源出力段を前記積分器に接続することを具備してなる。
【請求項３８】
請求項３７のコンピュータ読取り可能媒体において、前記ハイブリッドデジタル−アナログループを形成するための前記接続することは、チャージポンプを無効にすることを具備してなる。
【請求項３９】
請求項３６のコンピュータ読取り可能媒体において、前記アナログループを形成するための前記接続することは、前記アナログループフィルタを形成するために、前記複数のフィルタ要素を接続することを具備してなる。
【請求項４０】
請求項３９のコンピュータ読取り可能媒体において、前記アナログループフィルタを形成するために前記複数のフィルタ要素を接続することは、原点に第１の極、第１の周波数に零、および、前記第１の周波数よりも高い第２の周波数に第２の極を具備する応答を有する前記アナログループフィルタを形成するために、前記複数のフィルタ要素を接続することを具備してなる。
【請求項４１】
請求項３６のコンピュータ読取り可能媒体において、前記アナログループを形成するための前記接続することは、前記位相検出器と前記アナログループフィルタとの間にチャージポンプを接続することをさらに具備してなる。
【請求項４２】
請求項３６のコンピュータ読取り可能媒体は、前記位相検出器によって受信された基準信号にデータ信号を結合させるための低周波数変調ポートと、前記デジタルフィルタによって提供されたデジタルフィルタ出力信号に前記データ信号を結合させるための高周波数変調ポートとを具備してなる二重点変調ポートを介して、前記ＶＣＯのＶＣＯ出力信号を変調することをさらに具備してなる。
【請求項４３】
請求項３６のコンピュータ読取り可能媒体は、フィードバックを介して前記ＶＣＯから前記位相検出器によって受信されたフィードバック信号にデータ信号を結合させるための低周波数変調ポートと、前記デジタルフィルタによって提供されたデジタルフィルタ出力信号に前記データ信号を組み合わせるための高周波変調ポートを具備してなる二十変調ポートを介して、前記ＶＣＯのＶＣＯ出力信号を変調することをさらに具備してなる。
【請求項４４】
請求項４３のコンピュータ読取り可能媒体において、前記低周波数変調ポートはシグマデルタ変調を用いる。
【請求項１】
位相ロックループ（ＰＬＬ）デバイスであって、
位相検出器；
アナログループフィルタ；
電圧制御発振器；
時間−デジタルコンバータ（ＴＤＣ）;
デジタルループフィルタ；
デジタル−アナログコンバータ（ＤＡＣ）；および
前記位相検出器、アナログループフィルタおよびＶＣＯを具備してなるアナログループ内に前記ＰＬＬデバイスを構成するために第１の制御信号値に応答し、そして、前記位相検出器、ＴＤＣ、ＤＡＣおよびＶＣＯを具備してなるハイブリッドデジタル−アナログループ内に前記ＰＬＬデバイスを構成するために第２の制御信号値に応答するスイッチング機構（switching mechanism）を具備してなるＰＬＬデバイス。
【請求項２】
請求項１のＰＬＬデバイスにおいて、前記スイッチング機構は、前記ＰＬＬデバイスが前記アナログループ内に構成されるときには、前記ＴＤＣを無効にする。
【請求項３】
請求項１のＰＬＬデバイスにおいて、前記アナログフィルタは複数のフィルタ要素（filter elements）を具備してなり、そして、前記スイッチング機構は、前記ＰＬＬデバイスが前記ハイブリッドデジタル−アナログモード内に構成されるときには、前記ＤＡＣと前記ＶＣＯとの間に積分器を形成するように、前記複数のフィルタ要素を接続するように構成されたスイッチング要素（switching element）を具備してなる。
【請求項４】
請求項１のＰＬＬデバイスにおいて、前記ＤＡＣは、前記ＰＬＬデバイスが前記ハイブリッドデジタル−アナログループ内に構成されるときには、前記積分器に接続された電流源出力段を具備してなる。
【請求項５】
請求項３のＰＬＬデバイスにおいて、前記スイッチング要素は、前記ＰＬＬデバイスが前記アナログループ内に構成されるときには、前記アナログループフィルタを形成するように、前記複数のフィルタ要素を接続するように構成される。
【請求項６】
請求項５のＰＬＬデバイスにおいて、前記スイッチング要素は、原点に第１の極、第１の周波数に零、および、前記第１の周波数よりも高い第２の周波数に第２の極を具備してなる応答を有する前記アナログループを形成するように、前記複数のフィルタ要素を接続するように構成される。
【請求項７】
請求項５のＰＬＬデバイスにおいて、前記ＰＬＬデバイスが前記アナログループ内に構成されるときには、前記位相検出器と前記アナログループフィルタとの間に接続されたチャージポンプをさらに具備してなること。
【請求項８】
請求項７のＰＬＬデバイスにおいて、前記スイッチング機構は、前記ＰＬＬデバイスが前記ハイブリッドデジタル−アナログループ内に構成されるときには、前記チャージポンプを無効にする。
【請求項９】
請求項３のＰＬＬデバイスにおいて、前記位相検出器によって検出された基準信号にデータ信号を結合する（combine）ための低周波数（lower frequency）変調ポートと、前記デジタルフィルタによって提供されたデジタルフィルタ出力に前記データ信号を結合するための高周波数（upper frequency）変調ポートとを具備してなる、二重点変調ポートをさらに具備してなること。
【請求項１０】
請求項３のＰＬＬデバイスにおいて、前記ＶＣＯと前記位相検出器との間のフィードバックによって提供されたフィードバック信号にデータ信号を結合するための低周波数変調ポートと、前記デジタルフィルタによって提供されたデジタルフィルタ出力に前記データ信号を結合するための高周波数変調ポートとを具備してなる、二重点変調ポートをさらに具備してなること。
【請求項１１】
請求項１０のＰＬＬデバイスにおいて、前記低周波数変調ポートはシグマデルタ変調を用いる。
【請求項１２】
位相ロックループ（ＰＬＬ）デバイスであって、
位相差を検出するための位相検出手段；
アナログループフィルタするためのアナログループフィルタ手段；
電圧制御発振器（ＶＣＯ）手段であって、ＶＣＯ信号を発生するためＶＣＯ手段；
時間期間（time period）をデジタル数に変換するための時間−デジタルコンバータ（ＴＤＣ）手段;
デジタルフィルタするためのデジタルループフィルタ手段；
デジタル信号をアナログ信号に変換するためのデジタル−アナログコンバータ（ＤＡＣ）手段；および
第１の制御信号値に応えて、前記位相検出手段、アナログループフィルタ手段およびＶＣＯ手段を具備してなるアナログループ内に前記ＰＬＬデバイスを構成し、そして、第２の制御信号値に応えて、前記位相検出手段、ＴＤＣ手段、ＤＡＣ手段およびＶＣＯ手段を具備してなるハイブリッドデジタル−アナログループ内に前記ＰＬＬデバイスを構成するスイッチング手段
を具備してなるＰＬＬデバイス。
【請求項１３】
請求項１２のＰＬＬデバイスにおいて、前記スイッチング手段は、前記ＰＬＬデバイスがアナログループ内に構成されるときには、前記ＴＤＣ手段を無効にするためのものである。
【請求項１４】
請求項１２のＰＬＬデバイスにおいて、前記アナログフィルタ手段は複数のフィルタ要素手段を具備してなり、そして、前記スイッチング手段は、前記ＰＬＬデバイスが前記ハイブリッドデジタル−アナログモードで構成されるときには、前記ＤＡＣ手段により発生された電流信号を積分するための積分器手段（integrator means）を前記ＤＡＣ手段と前記ＶＣＯ手段との間に形成するように、前記複数のフィルタ要素手段を接続するように構成されている、スイッチング要素手段を具備してなる。
【請求項１５】
請求項１４のＰＬＬデバイスにおいて、前記ＤＡＣ手段は、前記ＰＬＬデバイスが前記ハイブリッドデジタル−アナログループ内に構成されるときには、前記積分器手段に接続される電流源出力段手段を具備してなる。
【請求項１６】
請求項１４のＰＬＬデバイスにおいて、前記スイッチング要素手段は、前記ＰＬＬデバイスが前記アナログループ内に構成されるときには、前記アナログループフィルタ手段を形成するように、前記複数のフィルタ要素手段を接続するように構成される。
【請求項１７】
請求項１６のＰＬＬデバイスにおいて、前記スイッチング要素手段は、原点に第１の極、第１の周波数に零、および、前記第１の周波数よりも高い第２の周波数に第２の極を具備する応答を有する前記アナログループ手段を形成するために、前記複数のフィルタ要素手段を接続するように構成される。
【請求項１８】
請求項１６のＰＬＬデバイスにおいて、前記位相検出手段によって提供されるアナログ訂正信号に基づいてアナログループ信号を発生するための、チャージポンプ手段をさらに具備してなること、前記チャージポンプ手段は、前記ＰＬＬデバイスが前記アナログループ内に構成されるときに、前記位相検出手段と前記アナログループフィルタ手段との間に接続される。
【請求項１９】
請求項１８のＰＬＬデバイスにおいて、前記スイッチング手段は、前記ＰＬＬデバイスが前記ハイブリッドデジタル−アナログループ内に構成されるときに前記チャージポンプ手段を無効にするためのものである。
【請求項２０】
請求項１４のＰＬＬデバイスにおいて、前記ＶＣＯ出力信号を変調するための二重点変調手段をさらに具備してなること、前記二重点変調手段は、前記位相検出手段によって検出された基準信号にデータ信号を結合するための低周波数変調ポート手段と、前記デジタルフィルタ手段によって提供されたデジタルフィルタ出力に前記データ信号を結合する（combine）ための高周波数変調ポート手段とを具備すること。
【請求項２１】
請求項１４のＰＬＬデバイスにおいて、前記ＶＣＯ出力信号を変調する二重点変調手段をさらに具備してなること、前記二重点変調手段は、前記ＶＣＯ手段と前記位相検出手段との間のフィードバックによって提供されたフィードバック信号にデータ信号を結合するための低周波数変調ポート手段と、前記デジタルフィルタ手段によって提供されたデジタルフィルタ出力に前記データ信号を結合する（combine）ための高周波数変調ポート手段とを具備すること。
【請求項２２】
請求項２１のＰＬＬデバイスにおいて、前記低周波数変調ポート手段はシグマデルタ変調を用いる。
【請求項２３】
位相ロックループを管理するための方法であって、前記方法は、
第１の制御信号値に応えて、アナログループ内に前記ＰＬＬデバイスを構成するために、少なくとも位相検出器、アナログループフィルタおよび電圧制御発振器（ＶＣＯ）を接続すること；
第２の制御信号値に応えて、ハイブリッドデジタル−アナログループ内に前記ＰＬＬデバイスを構成するために、少なくとも前記位相検出器、時間−デジタルコンバータ（ＴＤＣ）、デジタルループフィルタ、デジタル−アナログコンバータ（ＤＡＣ）およびＶＣＯを接続することを具備してなること。
【請求項２４】
請求項２３の方法において、前記アナログループを形成するための前記接続することは前記ＴＤＣを無効にすることを具備してなる。
【請求項２５】
請求項２４の方法において、前記ハイブリッドデジタル−アナログループを形成するための前記接続することは、前記ＤＡＣと前記ＶＣＯとの間に積分器を形成するために前記アナログループフィルタの複数のフィルタ要素を接続することを具備してなる。
【請求項２６】
請求項２５の方法において、前記ハイブリッドデジタル−アナログループを形成するための前記接続することは、前記ＤＡＣ内の電流源出力段を前記積分器に接続することを具備してなる。
【請求項２７】
請求項２６の方法において、前記ハイブリッドデジタル−アナログループを形成するための前記接続することは、チャージポンプを無効にすることを具備してなる。
【請求項２８】
請求項２５の方法において、前記アナログループを形成するための前記接続することは、前記アナログループフィルタを形成するために、前記複数のフィルタ要素を接続することを具備してなる。
【請求項２９】
請求項２８の方法において、前記アナログループフィルタを形成するために前記複数のフィルタ要素を接続することは、原点に第１の極、第１の周波数に零、および、前記第１の周波数よりも高い第２の周波数に第２の極を具備する応答を有する前記アナログループフィルタを形成するために、前記複数のフィルタ要素を接続することを具備してなる。
【請求項３０】
請求項２５の方法において、前記アナログループを形成するための前記接続することは、前記位相検出器と前記アナログループフィルタとの間にチャージポンプを接続することをさらに具備してなる。
【請求項３１】
請求項２５の方法において、前記位相検出器によって受信された基準信号にデータ信号を結合させるための低周波数変調ポートと、前記デジタルフィルタによって提供されたデジタルフィルタ出力信号に前記データ信号を結合されるための高周波数変調ポートとを具備してなる二重点変調ポートを介して、前記ＶＣＯのＶＣＯ出力信号を変調することをさらに具備してなる。
【請求項３２】
請求項２５の方法は、フィードバックを介して前記ＶＣＯから前記位相検出器によって受信されたフィードバック信号にデータ信号を結合させるための低周波数変調ポートと、前記デジタルフィルタによって提供されたデジタルフィルタ出力信号を前記データ信号に結合させるための高周波変調ポートを具備してなる二十変調ポートを介して、前記ＶＣＯのＶＣＯ出力信号を変調することをさらに具備してなる。
【請求項３３】
請求項３２の方法において、前記低周波数変調ポートはシグマデルタ変調を用いる。
【請求項３４】
コンピュータ実行可能な命令（computer-executable instructions）でエンコードされたコンピュータ読取り可能媒体、前記コンピュータ実行可能な命令の実行は、
第１の制御信号値に応えて、アナログループ内に前記ＰＬＬデバイスを構成するために、少なくとも位相検出器、アナログループフィルタおよび電圧制御発振器（ＶＣＯ）を接続すること；
第２の制御信号値に応えて、ハイブリッドデジタル−アナログループ内に前記ＰＬＬデバイス構成するために、少なくとも前記位相検出器、時間−デジタルコンバータ（ＴＤＣ）、デジタルループフィルタ、デジタル−アナログコンバータ（ＤＡＣ）およびＶＣＯを接続することのためである。
【請求項３５】
請求項３４のコンピュータ読取り可能媒体において、前記アナログループを形成するための前記接続することは前記ＴＤＣを無効にすることを具備してなる。
【請求項３６】
請求項３４のコンピュータ読取り可能媒体において、前記ハイブリッドデジタル−アナログループを形成するための前記接続することは、前記ＤＡＣと前記ＶＣＯとの間に積分器を形成するために前記アナログループフィルタの複数のフィルタ要素を接続することを具備してなる。
【請求項３７】
請求項３６のコンピュータ読取り可能媒体において、前記ハイブリッドデジタル−アナログループを形成するための前記接続することは、前記ＤＡＣ内の電流源出力段を前記積分器に接続することを具備してなる。
【請求項３８】
請求項３７のコンピュータ読取り可能媒体において、前記ハイブリッドデジタル−アナログループを形成するための前記接続することは、チャージポンプを無効にすることを具備してなる。
【請求項３９】
請求項３６のコンピュータ読取り可能媒体において、前記アナログループを形成するための前記接続することは、前記アナログループフィルタを形成するために、前記複数のフィルタ要素を接続することを具備してなる。
【請求項４０】
請求項３９のコンピュータ読取り可能媒体において、前記アナログループフィルタを形成するために前記複数のフィルタ要素を接続することは、原点に第１の極、第１の周波数に零、および、前記第１の周波数よりも高い第２の周波数に第２の極を具備する応答を有する前記アナログループフィルタを形成するために、前記複数のフィルタ要素を接続することを具備してなる。
【請求項４１】
請求項３６のコンピュータ読取り可能媒体において、前記アナログループを形成するための前記接続することは、前記位相検出器と前記アナログループフィルタとの間にチャージポンプを接続することをさらに具備してなる。
【請求項４２】
請求項３６のコンピュータ読取り可能媒体は、前記位相検出器によって受信された基準信号にデータ信号を結合させるための低周波数変調ポートと、前記デジタルフィルタによって提供されたデジタルフィルタ出力信号に前記データ信号を結合させるための高周波数変調ポートとを具備してなる二重点変調ポートを介して、前記ＶＣＯのＶＣＯ出力信号を変調することをさらに具備してなる。
【請求項４３】
請求項３６のコンピュータ読取り可能媒体は、フィードバックを介して前記ＶＣＯから前記位相検出器によって受信されたフィードバック信号にデータ信号を結合させるための低周波数変調ポートと、前記デジタルフィルタによって提供されたデジタルフィルタ出力信号に前記データ信号を組み合わせるための高周波変調ポートを具備してなる二十変調ポートを介して、前記ＶＣＯのＶＣＯ出力信号を変調することをさらに具備してなる。
【請求項４４】
請求項４３のコンピュータ読取り可能媒体において、前記低周波数変調ポートはシグマデルタ変調を用いる。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公表番号】特表２０１３−５１３３４３（Ｐ２０１３−５１３３４３Ａ）
【公表日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１２−５４３２１５（Ｐ２０１２−５４３２１５）
【出願日】平成２２年１２月７日（２０１０．１２．７）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０５９３３８
【国際公開番号】ＷＯ２０１１／０７１９５４
【国際公開日】平成２３年６月１６日（２０１１．６．１６）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
【公表日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２２年１２月７日（２０１０．１２．７）
【国際出願番号】ＰＣＴ／ＵＳ２０１０／０５９３３８
【国際公開番号】ＷＯ２０１１／０７１９５４
【国際公開日】平成２３年６月１６日（２０１１．６．１６）
【出願人】（５９５０２０６４３）クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】ＱＵＡＬＣＯＭＭ ＩＮＣＯＲＰＯＲＡＴＥＤ
【Ｆターム（参考）】
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