２点ＦＳＫ変調を用いる周波数シンセサイザのための自己較正方法
【課題】２点ＦＳＫ変調を用いる周波数シンセサイザの自己較正方法の提供。
【解決手段】周波数シンセサイザ１が、第１の位相ロック・ループおよび高周波アクセス部を備え、高周波アクセス部は、電圧制御発振器の第２の入力に接続されたデジタル／アナログ変換器２０を備える。較正動作のために、高周波アクセス部に、第１の位相ロック・ループ内の位相比較器３に接続された第２の電荷ポンプ１４および第２のループ・フィルタ１５を備える。第２の電荷ポンプ１４が、オンに切り替えられると、第２の位相ロック・ループを形成する。デジタル／アナログ変換器２０の利得を較正するために、決められた出力周波数に予めロックされた第２の位相ロック・ループの第２の電荷ポンプ１４を切り離した後に、電圧比較器２１が、デジタル／アナログ変換器２０の出力電圧を、第２のループ・フィルタ内に蓄えられた電圧と比較する。
【解決手段】周波数シンセサイザ１が、第１の位相ロック・ループおよび高周波アクセス部を備え、高周波アクセス部は、電圧制御発振器の第２の入力に接続されたデジタル／アナログ変換器２０を備える。較正動作のために、高周波アクセス部に、第１の位相ロック・ループ内の位相比較器３に接続された第２の電荷ポンプ１４および第２のループ・フィルタ１５を備える。第２の電荷ポンプ１４が、オンに切り替えられると、第２の位相ロック・ループを形成する。デジタル／アナログ変換器２０の利得を較正するために、決められた出力周波数に予めロックされた第２の位相ロック・ループの第２の電荷ポンプ１４を切り離した後に、電圧比較器２１が、デジタル／アナログ変換器２０の出力電圧を、第２のループ・フィルタ内に蓄えられた電圧と比較する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、データを送信するために２点ＦＳＫ変調を用いる周波数シンセサイザ用の自己較正方法に関する。周波数シンセサイザは、特に低電力型にあっては、電圧制御発振器を含む第１の低周波位相ロック・ループと、電圧制御発振器に接続されたデジタル／アナログ変換器を備えた高周波アクセス部とを備える。また、第１の位相ロック・ループは、基準発振器、基準発振器に接続された位相比較器、第１のローパス・ループ・フィルタ、および、このシンセサイザからの高周波出力信号にもとづいて位相比較器に分周信号を供給するように変調器によって制御されるマルチモード分周器カウンタを備える。電圧制御発振器は、第１の入力では、第１のループ・フィルタからもたらされる第１の制御電圧信号によって制御され、第２の入力では、高周波データを変調するための第２の制御電圧信号によって制御される。
【０００２】
また、本発明は、自己較正方法を実施するために２点ＦＳＫ変調を用いる周波数シンセサイザに関する。
【背景技術】
【０００３】
２点周波数変調は、電圧制御発振器にて、デジタル／アナログ変換器を有する高周波パスと、低周波位相ロック・ループ内の低周波パスとの寄与を加算することによって規定される。高周波状態遷移の間には、高周波パスが最も重要になり、低周波状態遷移の間には、低周波パスが最も重要になる。しかし、両方のパスが、高変調周波数に広がる決められた帯域をカバーするようにデータ周波数を変調するのに寄与する。
【０００４】
欧州特許第０９６１４１２号が、データを送信するために２点周波数変調を行うための周波数シンセサイザを開示している。この周波数シンセサイザは、低周波位相ロック・ループにおいて可変分周器を制御することによってデータ変調を行うためのシグマ・デルタ型変調器と、高周波変調を行うためのＤＡＣデジタル／アナログ変換器とを使用する。このＤＡＣ変換器は、可変利得を有し、この可変利得は、デジタル制御ユニットによって調節され、データ周波数変調用のデジタル制御信号によって制御される。また、このデジタル制御信号は、低周波変調を、ＤＡＣ変換器によって供給される低周波変調と組み合わせるために、シグマ・デルタ変調器にも送出される。
【０００５】
このシンセサイザにおいては、相対遅延変動は、低周波ループにおける変調に相関して、ＤＡＣ変換器を通過する変調信号に行われる。しかし、この文献は、低周波位相ロック・ループによっておよびＤＡＣ変換器を介して変調されたデータのスペクトル振幅レベルの適合化に関しては、一切開示していない。その結果、データ送信のための状態遷移周波数に応じて、望ましくない障害が生じることがある。
【０００６】
また、米国特許公開出願第２００３／００４３９５０号が、２点周波数変調を用いる位相ロック・ループ周波数シンセサイザを開示している。この周波数シンセサイザもやはり、低周波位相ロック・ループおよびシグマ・デルタ変調器、ならびに、電圧制御発振器ＶＣＯに対して出力が直接作用するＤＡＣデジタル／アナログ変換器を備える。データが、電圧制御発振器ＶＣＯの第１の入力では変調器により制御されるマルチモード分周器によって変調される一方で、ＶＣＯ発振器の第２の入力ではＤＡＣ変換器によって変調される。２点変調により、この周波数シンセサイザは、狭い帯域の位相ロック・ループによる高周波変調データの減衰を防ぐ。
【０００７】
ＤＡＣ変換器の利得を調節することが可能であっても、低周波ループにおいておよびデジタル／アナログ変換器において変調されたデータのスペクトル振幅レベルを等化することは可能とはならない。前述のシンセサイザと同様に、このことにより、状態遷移の間のデータ変調に関していくつかのひずみの問題がもたらされる場合がある。
【０００８】
米国特許出願公開第２００５／００４６４８８号においては、２点変調を用いる周波数シンセサイザのための補償方法が説明されている。この周波数シンセサイザは、とりわけ、第１のローパス位相ロック・ループＰＬＬ、および、２点データ変調を行うためにアナログ変調信号とデジタル変調信号との間の振幅を補償するための高周波パスを備える。
【０００９】
この文献の第１の位相ロック・ループは、位相周波数検出器、第１の電荷ポンプ、第１のローパス・ループ・フィルタ、および電圧制御発振器ＶＣＯを備える。電圧制御発振器は、入力に、第１の入力が第１のローパス・フィルタに接続された加算器を備え、後に周波数生成ユニットが続く。フラクショナルＮ（分数分周）プログラマブル分周器が、電圧制御発振器と位相周波数検出器との間の第１のループを閉じ、位相周波数検出器は、基準発振器から基準信号を受ける。この分周器は、変調器により供給されるデジタル変調信号によって制御される。
【００１０】
この文献の高周波補償パスは、第２の位相ロック・ループをさらに形成するために、第２の電荷ポンプと、電圧制御発振器の加算器の第２の入力にスイッチを介して接続された第２のローパス・ループ・フィルタとを備える。第２の電荷ポンプおよび第２のローパス・フィルタは、第１の電荷ポンプおよび第１のローパス・フィルタと同一の構造を有する。さらに、この高周波パスは、補償ユニットを備える。この補償ユニットは、比較器であり、その出力は、アナログ変調ユニットに接続され、このアナログ変調ユニットは、デジタル／アナログ変換器からアナログ変調信号を受ける。
【００１１】
この文献の補償方法によれば、第１のデジタル変調信号が、変調器によって供給されて、第１の位相ロック・ループを第１の周波数に同調させる。この第１の周波数は、デジタル変調振幅を減じられた、送信チャネルの選択された搬送周波数に相当する。第２の段階においては、第２のデジタル変調信号が、変調器によって供給されて、第１の切断されたループの第１のフィルタにおいて第１の周波数に対応する第１の電圧を維持しつつ、第２のロック・ループを作動させる。この第２のデジタル変調信号により、デジタル変調振幅を加算された選択された搬送周波数に相当する第２の周波数が、合成される。電圧制御発振器の加算器による加算が行われることにより、第２のフィルタにおける第２の電圧は、アナログ変調振幅の２倍に対する差分信号を表す。そのため、この差分信号は、減結合アナログ変調ユニットの出力に供給される電圧に２を乗算したものと比較される。比較されるこれらの信号の振幅は、比較器によって等化され、これは、アナログ変調ユニットに作用して、アナログ変調出力信号の振幅を適合化する。
【００１２】
米国特許出願公開第２００５／００４６４８８号の２点変調を用いる周波数シンセサイザの１つの欠点は、第１のループと第２のループとの間の利得が同一であることである。これにより、このようなシンセサイザのために作製される集積回路上に、同一のサイズを有する各ローパス・ループ・フィルタを設けることを、重要なこととして位置づけることが必要となる。別の欠点は、電圧制御発振器が、入力に、シンセサイザの低周波パスを高周波パスの寄与に加算することが可能な加算器を備えることである。発振器にとって第１の制御電圧および第２の制御電圧は、互いに無関係ではなく、加算結果が発振器の出力周波数を決定するので、直接加算される。これにより、電圧制御発振器の２つの入力の異なる感度を適合化させることは、可能とはならない。別の欠点は、直接較正されるのは、デジタル／アナログ変換器ではなくアナログ変換ユニットであり、これにより、シンセサイザの集積回路中に電気消費量のより大きな変換器を設置することは、２つのユニットが常時作動状態にあるため、困難となることである。さらに、較正は新たに選択された搬送周波数ごとに実施されなければならず、これは欠点となる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】欧州特許第０９６１４１２号
【特許文献２】米国特許公開出願第２００３／００４３９５０号
【特許文献３】米国特許出願公開第２００５／００４６４８８号
【発明の概要】
【発明が解決しようとする課題】
【００１４】
したがって、本発明の１つの目的は、先行技術の上述の欠点を解消しつつ、第１の低周波位相ロック・ループと組み合わされたデジタル／アナログ変換器によって変調されたデータのスペクトル振幅レベルを容易に等化することが可能である、周波数シンセサイザのための自己較正方法を提供することである。これは、シンセサイザを作製するため高周波アクセス部内のいくつかの電子構成要素のサイズを最小限に抑えつつ、および全体的な電力消費量を低減させることにより、送信すべきデータの高周波状態遷移、または低周波ループによる状態遷移の遅延の際に生じるひずみを防がなければならない。
【課題を解決するための手段】
【００１５】
したがって、本発明は、上述の周波数シンセサイザのための自己較正方法であって、
ａ）第１の段階において、シンセサイザの出力にて決められた搬送周波数を有する送信チャネルに第１のローパス位相ロック・ループをロックし、電圧制御発振器に対して第２の制御電圧信号を第１の基本電圧レベルにて生成するために、決められた搬送周波数に対応する第１のコマンド・ワードを高周波アクセス部の変換器に供給するステップと、
ｂ）第２の段階において、電圧制御発振器の第１の入力に対する決められた搬送周波数に対応する第１の制御電圧信号を第１のループ・フィルタによって保ちつつ、第１の位相ロック・ループを開き、第１のループの位相比較器と電圧制御発振器の第２の入力との間に接続された高周波アクセス部に第２のローパス・ループ・フィルタを備える第２の位相ロック・ループを、最大変調周波数偏移に加算された搬送周波数に等しい第１の出力周波数でロックし、第１の出力周波数を表す第２のコマンド・ワードをデジタル／アナログ変換器に供給するステップと、
ｃ）第３の段階において、電圧制御発振器の第２の入力に対する第１の出力周波数に対応する第２の制御電圧信号を第２のループ・フィルタによって保ちつつ、第２の位相ロック・ループを開き、変換器の出力電圧を第２のループ・フィルタ内に蓄えられた電圧と比較して、変換器の出力電圧が第２の電圧レベルの第２のフィルタ内に蓄えられた電圧と均等になるように、変換器の利得を自動的に較正し、第１の基本電圧レベルとの第２の電圧レベルの偏移が、最大等化変調周波数偏移を規定するステップと、
ｄ）変調段階において、第１の位相ロック・ループを閉じ、較正されたデジタル／アナログ変換器および第１の位相ロック・ループの変調器に遅延することなく供給される一連のコマンド・ワードを使用する電圧制御発振器によって２点データ変調を行うために、変換器の出力を電圧制御発振器の第２の入力に接続するステップと
を含む、自己較正方法に関する。
【００１６】
自己較正方法の特定のステップが、独立請求項２から７において規定される。
【００１７】
本発明による自己較正方法の１つの利点は、作動中の第２の位相ロック・ループの高周波アクセス部の第２のループ・フィルタの端子間の電圧を、デジタル／アナログ変換器の出力電圧と比較することにより、この変換器の利得を調節することによって、前記変換器を自動的に較正させることが可能である点にある。この変換器の利得は、第１の位相ロック・ループの第１のロック段階が、決められた搬送周波数の送信チャネルに対して行われ、第１のコマンド・ワードが、変換器の入力に供給されて前記搬送周波数に対応するようになった後で、調節される。
【００１８】
第２のループによる第１の高出力変調周波数での第２のロック段階の後に、第２のループは、第３の段階において切断される。これにより、第２のループ・フィルタにおいていかなる変動も伴うことなく、ほぼ一定の較正電圧が維持される。したがって、高周波アクセス部における電圧比較が、通常は第２の段階において変換器に供給される、第１の高出力変調周波数に対応する第２のコマンド・ワードにもとづいて、この第３の段階において実施されると有利である。したがって、変換器の出力での電圧オフセットまたは偏移は、第１の位相ロック・ループと高周波アクセス部との間の同一変調周波数偏差について、第２のフィルタの端子間の一定の較正電圧によって較正される。
【００１９】
有利には、第２の位相ロック・ループが閉じられ、第２の低出力変調周波数でロックされる、第４の段階の後に、自己較正方法の第５の段階が続き、第２のフィルタの端子間に低い較正電圧を蓄えるために、第２のループが切断される。これにより、デジタル／アナログ変換器を、第２のループ・フィルタの端子間に蓄えられた電圧の比較にもとづいて較正することが可能となる。これを行うために、第３のコマンド・ワードが、前記変換器の出力電圧を第２のループ・フィルタの端子間の電圧と比較して、変換器の利得を再度調節するために、変換器に供給される。有利には、データ送信のための周波数変調は、搬送周波数付近における第１の出力周波数と第２の出力周波数との間での切替えによって、行うことが可能である。
【００２０】
有利には、第２の位相ロック・ループは、第１の位相ロック・ループの第１のフィルタに比べて小さいサイズを有する第２のフィルタを備える。この第２の小サイズのフィルタにより、電圧制御発振器の第１の入力の第１の感度よりも複数桁の規模で下回る第２の感度、例えば約１／１００である第２の感度を有する発振器の第２の入力に、第２の制御電圧を供給することが可能になる。そのため、デジタル／アナログ変換器の較正動作全体は、最少個数の電子構成要素により実施され、これらの電子構成要素は、第１の位相ロック・ループに連結された構成要素に比べて比較的限られた場所を占める。
【００２１】
有利には、第１のおよび／または第２の位相ロック・ループは、差動構造、とりわけ電荷ポンプおよびループ・フィルタを有してよい。差動構造により、第１のおよび／または第２の電荷ポンプの漸次的な切断の間に第１のおよび／または第２のループ・フィルタの端子間に蓄えられた電圧におけるいくつかの誤差が、回避される。
【００２２】
さらに、本発明の１つの目的は、第１の位相ロック・ループと組み合わされたデジタル／アナログ変換器によって変調されるデータのスペクトル振幅レベルを等化するための手段を備える、２点周波数変調を用いる周波数シンセサイザを提供することである。
【００２３】
したがって、本発明は、自己較正方法を実施するための、次の周波数シンセサイザに関するものである、すなわち、
基準発振器、基準発振器に接続される位相比較器、第１の電荷ポンプを介して位相比較器に接続される第１のローパス・ループ・フィルタ、第１のローパス・フィルタを介して第１の制御電圧信号を受けるために、第１の低周波ループにおける第１の感度を有する第１のバラクタの第１の入力を介して接続される電圧制御発振器、および、電圧制御発振器により生成される高周波信号にもとづいて高周波出力信号を分周するように変調器によって制御されて、位相比較器において基準発振器の基準信号と比較するために分周信号を供給するマルチモード・カウンタ／分周器が内に配置される、第１の低周波位相ロック・ループと、
高周波データ変調のために、電圧制御発振器の第２の感度を有する第２のバラクタの第２の入力に第２の制御電圧信号を供給するためのデジタル／アナログ変換器を含む高周波アクセス部であって、第２の感度は、第１の感度よりも複数桁の規模で下回り、第２のバラクタは、第１のバラクタとは無関係である、高周波アクセス部と
を備える周波数シンセサイザであって、
高周波アクセス部には、デジタル／アナログ変換器の較正動作を行うための第２の低周波位相ロック・ループを形成するために、第２の電荷ポンプを介して位相比較器と電圧制御発振器の第２の入力との間に接続させることが可能な第２のループ・フィルタが備えられ、且つ、高周波アクセス部には、当該第２の位相ロック・ループを決められた出力周波数にロックした後に、デジタル／アナログ変換器から直接もたらされる出力電圧を、第２のループ・フィルタ内に蓄えられた電圧と比較して、それによりデジタル／アナログ変換器の利得を自動的に調節するための電圧比較器が備えられて成る、
周波数シンセサイザに関するものである。
【００２４】
この周波数シンセサイザの有利な実施形態が、請求項９〜１５に規定される。
【００２５】
図面により示される少なくとも１つの非限定的な実施形態にもとづく以下の説明において、２点周波数変調を用いる周波数シンセサイザのための自己較正方法、および前記方法を実施するための周波数シンセサイザの、目的、利点、ならびに特徴が、より明らかに提示される。
【図面の簡単な説明】
【００２６】
【図１】本発明による２点周波数変調を行うための周波数シンセサイザの一実施形態を簡略化された態様において示す図である。
【図２ａ】本発明による方法の１つのステップについて、図１の２点周波数変調を用いる周波数シンセサイザの作動中の種々の要素を明確に示す、自己較正方法の１つのステップを示す図である。
【図２ｂ】本発明による方法の１つのステップについて、図１の２点周波数変調を用いる周波数シンセサイザの作動中の種々の要素を明確に示す、自己較正方法の１つのステップを示す図である。
【図２ｃ】本発明による方法の１つのステップについて、図１の２点周波数変調を用いる周波数シンセサイザの作動中の種々の要素を明確に示す、自己較正方法の１つのステップを示す図である。
【図２ｄ】本発明による方法の１つのステップについて、図１の２点周波数変調を用いる周波数シンセサイザの作動中の種々の要素を明確に示す、自己較正方法の１つのステップを示す図である。
【図２ｅ】本発明による方法の１つのステップについて、図１の２点周波数変調を用いる周波数シンセサイザの作動中の種々の要素を明確に示す、自己較正方法の１つのステップを示す図である。
【図２ｆ】本発明による方法の１つのステップについて、図１の２点周波数変調を用いる周波数シンセサイザの作動中の種々の要素を明確に示す、自己較正方法の１つのステップを示す図である。
【図３ａ】２点周波数シンセサイザの第１の低周波位相ロック・ループおよび高周波アクセスによって変調されたデータの伝達関数およびスペクトル関数のグラフである。
【図３ｂ】２点周波数シンセサイザの第１の低周波位相ロック・ループおよび高周波アクセスによって変調されたデータの伝達関数およびスペクトル関数のグラフである。
【図４ａ】デジタル／アナログ変換器の利得が較正されない場合の信号ひずみを含む経時的な周波数変調のグラフである。
【図４ｂ】デジタル／アナログ変換器の利得が較正されない場合の信号ひずみを含む経時的な周波数変調のグラフである。
【図４ｃ】デジタル／アナログ変換器の利得が較正されない場合の信号ひずみを含む経時的な周波数変調のグラフである。
【発明を実施するための形態】
【００２７】
以下の説明においては、この技術分野の当業者にはよく知られている２点（ＦＳＫ）周波数変調を用いる周波数シンセサイザの全ての構成要素が、簡略化されて説明される。周波数シンセサイザによって変調されるデータのスペクトル振幅レベルを等化するための自己較正方法の実施に寄与する全ての周波数シンセサイザ要素が、具体的に明記される。
【００２８】
図１は、２点周波数変調を用いる周波数シンセサイザ１の好ましい一実施形態を示す。この周波数シンセサイザは、特に、無線周波数信号において周波数変調データを送信するのに使用され得る。この周波数シンセサイザは、２．４５ＧＨｚ付近の周波数帯域において作動するＧＦＳＫトランスミッタの重要な部分を形成し得る。この周波数シンセサイザは、例えば０．１８μｍＣＭＯＳ技術において作製され得る。
【００２９】
主に、周波数シンセサイザ１は、第１の低周波またはローパス位相ロック・ループと、第１の位相ロック・ループの電圧制御発振器ＶＣＯ１０に接続された高周波アクセス部とを備える。高周波アクセス部は、デジタル／アナログ変換器２０と、以下において説明される変換器の利得を自動的に較正するための手段とを備える。正確な周波数は、第１の低周波位相ロック・ループを介して得られ、高速の切替えは、高周波アクセス部によって得られる。したがって、高周波アクセス部は、データ変調の間の高周波状態遷移に対して主に使用され、より正確な第１の位相ロック・ループは、低周波状態遷移に対して使用される。
【００３０】
まず初めに、第１の低周波位相ロック・ループは、位相比較器３に、１６から２６ＭＨｚの間で指定された周波数を有する基準信号を供給するための、（好ましくは水晶発振器である）基準発振器２を備える。第１のローパス・ループ・フィルタ５が、接続手段の一部を形成する第１の電荷ポンプ４によって位相比較器に接続される。２つのワイヤが、位相比較器３を第１の電荷ポンプに接続して、周知のハイおよびローのデジタル信号を第１の電荷ポンプ４に供給する。この典型的な電荷ポンプの電流は、約３μＡでよい。
【００３１】
ＶＣＯ電圧制御発振器１０は、２つの並列の専用バラクタを備え、それらは相互に無関係である。第１の発振器バラクタは、第１の高感度入力を有し、第２の発振器バラクタは、第２の低感度入力を有する。発振器出力周波数ｆ（Ｖ）は、第１のバラクタによって生成される周波数ｆ１（Ｖ１）と、第２のバラクタによって生成される周波数ｆ２（Ｖ２）とを加算することにより得られる。静電容量の合計は、これらの２つのバラクタによって実施され、従来の入力電圧合計ではない。
【００３２】
したがって、この電圧制御発振器は、第１の位相ロック・ループにおいて例えば４００ＭＨｚ／Ｖの規模のオーダの第１のバラクタの第１の高感度入力によって接続される。電圧制御発振器の第１の入力は、第１のループ・フィルタ５を介して第１の制御電圧信号ＫＶＣＯを受け得る。このループ・フィルタは、ローパス・フィルタ・ユニット５の３つのコンデンサ（例えば２０ｐＦ、２００ｐＦ、１０ｐＦ）および２つの抵抗器（例えば１００ｋΩ、１６ｋΩ）の構成により示されるような二次ローパス・フィルタであってよい。第１のループ・フィルタの遮断周波数は、基準発振器２の周波数に応じて、１００ｋＨｚとなるように選択されてよい。
【００３３】
電圧制御発振器１０は、５ＧＨｚ付近の周波数を有し得る高周波信号を生成することが可能である。しかし、トランスミッタＧＦＳＫからの変調データの送信は、２．４５ＧＨｚ付近の送信チャネルの搬送周波数で行われる。その結果、第１の位相ロック・ループにおいては、電圧制御発振器１０の後には、送信する変調データを含む高周波出力信号ＳOUTを供給するために、１／２分周器８が続く。
【００３４】
高周波出力信号ＳOUTは、周知のシグマ・デルタ変調器１１などの変調器により制御されるマルチモード分周器カウンタ９によって分周される。このシグマ・デルタ変調器は、基本的な三次１−１−１ＭＡＳＨ構造にもとづいて作製されてよい。マルチモード分周器カウンタ９は、基準発振器２の基準信号と比較するために、フラクショナルＮの除数で分周した（分数分数）信号を第１の位相ロック・ループの位相比較器３に供給する。
【００３５】
自己較正方法を実施するために、第１の位相ロック・ループは、第１のループ・フィルタ５と並列して、単体電圧フォロワ６をさらに備え、単体電圧フォロワ６の入力は、第１の電荷ポンプ４の出力と第１のループ・フィルタ５との間に接続される。第１のマルチプレクサ７が、第１の入力で単体電圧フォロワ６から電圧信号を受け、第２の入力で第１のループ・フィルタ５から電圧信号を受ける。第１のマルチプレクサの出力は、電圧制御発振器１０の第１の入力に直接接続されて、第１の制御電圧信号ＫＶＣＯを供給する。第１の制御電圧信号ＫＶＣＯは、図示されない第１のマルチプレクサに供給される制御信号の状態に応じて、第１のループ・フィルタ５から直接、または、電圧フォロワから直接もたらされる。
【００３６】
以下に説明されるように、単位電圧フォロワ６は、特に第１の電荷ポンプがオフに切り替えられる場合に、自己較正方法において使用される。この場合においては、電圧制御発振器１０のバラクタが、幾分かの電流を損失し、これは、電圧フォロワによって補償され、それにより第１のループ・フィルタ５の端子間の電圧は、一定を保って、第１の制御電圧信号ＫＶＣＯを供給する。しかし、較正動作が終了すると、単位電圧フォロワ６は、データ変調のために切断されなければならない。
【００３７】
電圧フォロワは、このフォロワの帯域幅が、１００ｋＨｚのオーダである第１のループ・フィルタの遮断周波数の少なくとも１０倍でなければならないため、安定性の理由により切断されなければならない。さらに、単体電圧フォロワ６によって生成されるノイズは、位相ノイズに変換され、これは、第１の制御電圧信号ＫＶＣＯにリンクされた電圧制御発振器１０における広利得の問題となり得る。
【００３８】
第１の位相ロック・ループは、第１の電荷ポンプ４と電圧制御発振器１０との間に差動構造（図示せず）を備えてよい。この構造は、第１の差動電荷ポンプ、第１の差動ループ・フィルタ５、および単位利得差動電圧フォロワ６から形成されてよい。したがって、第１のマルチプレクサ７は、差動電圧フォロワ出力または第１のループ・フィルタ出力を、電圧制御発振器の第１の差動入力に接続することが可能である。有利には、この差動構造においては、第１の差動ループ・フィルタの静電容量値は、第１の非対称ループ・フィルタの静電容量値の半分であり、これにより、集積化の際に第１の差動ループ・フィルタの表面積が縮小される。
【００３９】
第１の差動電荷ポンプ４からの差動構造により、第１の低周波位相ロック・ループは、生じ得る障害から隔離される。したがって、この障害は、打ち消され得るが、これは、電圧制御発振器１０の第１の入力が高感度（４００ＭＨｚ／Ｖ）であることにより、重要となり得る。したがって、選択された送信チャネルの搬送周波数が、第１の位相ロック・ループにより正確に生成される。
【００４０】
したがって、２点周波数変調を行うための周波数シンセサイザ１の高周波アクセス部は、デジタル／アナログ変換器を備える。このデジタル／アナログ変換器２０は、スイッチト電流源および能動ポリマー抵抗負荷装置ＯＴＡを用いて実装され得る。この電流源は、例えば自己較正方法の第１の段階において受信したコマンド・ワードｃｏｍが０である場合などには、キャンセルされる。このワードが０と規定される場合には、これにより、変換器は、変換器の利得における変更による影響を受けないことが可能となる。これは、前記交換器に対する較正動作について有利となり得るものであり、そのことが、図２ａから図２ｆを参照として以下において説明される。
【００４１】
デジタル／アナログ変換器の出力電圧信号は、ローパス・フィルタ２５においてフィルタリングされる。ローパス・フィルタ２５は、変調データのスペクトルにおいて変換器のクロック周波数の約ｎ倍の影像周波数を除去することが可能な、アンチエイリアシング・フィルタである。このクロック周波数は、例えば基準信号周波数と同一であってよい。ローパス・フィルタ２５は、第１のフィルタリング動作がデジタル／アナログ変換器２０において既に実施されているため、単純な一次ＲＣ構造によって形成されてよい。
【００４２】
ローパス・フィルタ２５によってフィルタリングされた信号は、第２の制御電圧信号ＫＶＣＯ＿ｍｏｄとして、第１のバラクタとは無関係な、電圧制御発振器１０の第２のバラクタの第２の入力に供給され得る。第１の入力とは無関係な、電圧制御発振器の第２の入力の電圧感度は、４ＭＨｚ／Ｖのオーダであってよく、これは、上述の第１の入力の感度の１／１００である。これにより、デジタル／アナログ変換器２０は、変換器のクロック注入によるより小さなスパーを有しつつ、より大きな振幅で作動することが可能となる。
【００４３】
この周波数偏差特性を有するフラット電圧を生じさせるために、電圧制御発振器１０の変調バラクタは、その最大動作利得付近で分極されなければならない。４．９ＧＨｚでの＋５００ｋＨｚの最大偏差により、マージンが４ＭＨｚ／Ｖ内の感度に対して電圧制御発振器１０の周波数特性を有する電圧の十分な直線近似がもたらされる。この場合、＋５００ｋＨｚの周波数偏差を生成するために必要な最大正電圧偏差は、第２の制御電圧信号ＫＶＣＯ＿ｍｏｄについてはマージンが１２５ｍＶ内となる。
【００４４】
第１の位相ロック・ループの第１のバラクタの感度よりもはるかに低い感度を有する電圧制御発振器の第２のバラクタを使用することにより、必要な電圧または達成すべき周波数変位が最大化されることに、留意すべきである。また、この結果、これにより、あるｍＶのオーダであってよい比較器２１のオフセットの影響、およびデジタル／アナログ変換器２０のノイズが、最小限に抑えられる。このオフセットは、第３の段階における最大変調周波数変位（Δｆ）および第５の較正段階における最小変調周波数変位（−Δｆ）による、デジタル／アナログ変換器の二重較正によって、さらに除去され得る。
【００４５】
デジタル／アナログ変換器２０の利得を自動的に較正することを可能にするために、高周波アクセス部も、較正手段を備え、この較正手段は、変換器の自己較正動作の間はオンに切り替えられる。この較正手段は、位相比較器３に接続された第２の電荷ポンプ１４と、第２のローパス・ループ・フィルタ１５と、第２のループ・フィルタ１５の端子間の電圧を変換器２０の出力電圧と比較するための電圧比較器２１と、変換器の利得を適合化するための比較器出力の制御ロジック２２とによって形成される。第２の電荷ポンプ１４の典型的な電流は、４０μＡの領域内がよい。
【００４６】
第２のループ・フィルタ１５は、抵抗器（例えば４００ｋΩ）および第２のコンデンサ（例えば２０ｐＦ）と並列する第１のコンデンサ（例えば１ｐＦ）によって形成され得る。この第２のループ・フィルタは、電圧制御発振器の第１の入力の感度よりも低い感度を有する第２の入力に制御電圧を供給するための第２の位相ロック・ループの一部であるので、第１のループ・フィルタのサイズよりも小さなサイズを有する。この第２のフィルタの遮断周波数は、７７ｋＨｚのオーダであってよい。電圧比較器については、そのオフセットは、対応する周波数偏差に小さな誤差が加えられるようにするために、低く、例えば１ｍＶを下回る。さらに、これは、デジタル／アナログ変換器のロジックの較正段階を遅延させないために十分な高さのスルー・レートを有するべきである。オフセット補償スイッチト・コンデンサ・トポロジを、用いることが可能である。
【００４７】
第２の位相ロック・ループもまた、第２の電荷ポンプ１４と電圧制御発振器１０との間に差動構造（図示せず）を備えてよい。この構造は、第２の差動電荷ポンプおよび第２の差動ループ・フィルタ１５から形成されてよい。したがって、第２のマルチプレクサ１７は、第２のループがロックされる場合には、電圧制御発振器の第２の差動入力に第２のループ・フィルタの出力を接続することが可能である。この差動構造により、ＰＭＯＳトランジスタの遮断がＮＭＯＳトランジスタの遮断よりも遅くまたは速くなり得るため、これは、従来の第２の電荷ポンプの漸次的切断の間の第２のループ・フィルタにおける電圧誤差を防ぐ。有利には、この差動構造においては、第２の差動ループ・フィルタの静電容量値は、第２の非対称ループ・フィルタの静電容量値の半分であり、これにより、集積化の際に第２の差動ループ・フィルタの表面積が、縮小される。
【００４８】
第２の電荷ポンプおよび第２のループ・フィルタからなるこの差動構造により、ならびに非対称構造の比較器２１、制御ロジック２２、およびデジタル／アナログ変換器２０を維持するために、第２のループ・フィルタと比較器２１の入力との間に変換デバイスを設けるのが有利な場合がある。この変換デバイス（図示せず）は、第２のフィルタの端子間の差動電圧を、デジタル／アナログ変換器の出力電圧と比較される絶対電圧に変換する。この変換デバイスは、増幅器と、増幅器の入力および出力に接続される同一値の４つの抵抗器とによって、従来の態様において作製されてよい。また、２つの電圧フォロワが、第２の差動ループ・フィルタと増幅器の入力に接続される抵抗器との間に設けられてよい。
【００４９】
制御ロジック２２は、５ビットで規定される利得を供給することが可能である。これにより、最大偏差が２５０ｋＨｚから７５０ｋＨｚの間の、想定し得る全ての利得が可能となり、これは、第２の制御電圧信号ＫＶＣＯ＿ｍｏｄが直線となることを確保しつつ、８ｋＨｚの最大偏差誤差をもたらすこととなる。この決定アルゴリズムは、ニュートン法にもとづくことが可能である。
【００５０】
変換器の自己較正のために、第２のループ・フィルタ１５は、第２のマルチプレクサ１７を介して電圧制御発振器１０の第２の入力に接続される。この場合には、電圧信号は、第２のマルチプレクサ１７の別の入力に接続されたローパス・フィルタ２５の端子間には送出されず、第２の制御電圧信号ＫＶＣＯ＿ｍｏｄとして電圧制御発振器１０の第２の入力に送出されない。この自己較正動作の間に、第２の電荷ポンプ１４はオンに切り替わり、２つのワイヤにより位相比較器３に接続され、電圧制御発振器の第２の入力に接続された第２のループ・フィルタ１５に接続されることにより、第２のローパス位相ロック・ループが実現される。この第２の位相ロック・ループは、第１の位相ロック・ループの別の動態を有するようになされる。
【００５１】
したがって、第２の電荷ポンプ１４は、第１の電荷ポンプ４と正に同様に連結手段の一部となる。図２ａから図２ｆを参照として以下において説明されるように、電荷ポンプのいずれか一方がオフに切り替えられる場合には、他方がオンに切り替えられ、いずれか一方の位相ロック・ループを閉じるまたは開く。
【００５２】
ロック検出器１３が、さらに設けられ、２つの電荷ポンプ４、１４の２つの入力ワイヤに接続されて、２つのオンに切り替えられた位相ロック・ループのうちの一方がプログラムされた周波数にロックする時点を検出してよい。しかし、特に前記自己較正方法においては、複数の理由により、このタイプのロック検出器を使用することはそれほど多くの場合に有効とはならない。ロック検出器が反応時間を有し、この反応時間が自己較正方法において１つの段階から別の段階に切り替わる際には望ましくない場合があるため、ロック検出器は使用されない場合がある。これは、大きな周波数偏移が認められる、送信チャネルが大きく変化する際にのみ有効である。第１の位相ロック・ループがロックオンすると、位相偏移は非常に小さく、またこれは検出が困難な場合がある。さらに、特に１つの送信チャネルから別の近いチャネルに移るための、このタイプの位相ロック・ループのロック時間は、一般的に知られている。その結果、１つの較正段階から他の較正段階への（決定論的な）切替時間を固定することが好ましい場合がある。
【００５３】
例えば所望の最大変調周波数偏差もしくは偏移に加算されるまたはそれから減算される、選択された搬送周波数などに相当する周波数に、第２の位相ロック・ループをロックすることにより、後の段階においてデジタル／アナログ変換器を較正することが可能となる。これを行うために、第２の位相ロック・ループが、いずれかの変調出力周波数にロックした後に、第２のループは、漸次的に切断されて、第２のループ・フィルタ１５の端子間にほぼ一定で蓄えられた電圧を維持する。次いで、第２のフィルタの端子間のこの電圧は、電圧比較器２１により変換器２０の出力電圧と比較される。変換器の出力電圧は、変換器入力に供給されるコマンド・ワードｃｏｍにより決定されて、例えば１つのまたは他の所望の変調出力周波数などを表す。したがって、変換器の利得を制御ロジック２２によって適合化することが可能となり、制御ロジック２２の後には、比較器が続いて、変換器の出力電圧が、第２のループ・フィルタの端子間に蓄えられた電圧と等化される。この利得は、例えばシンセサイザ出力での所望の搬送周波数などを表すコマンド・ワードに応じた基本変換器出力電圧に対して適合化される。
【００５４】
自己較正方法のために合成されることとなる周波数をプログラムする際に、シグマ・デルタ変調器１１は、デジタル／アナログ変換器２０と同一のコマンド・ワードを受ける。これを行うために、第３のマルチプレクサ３７が、トランスミッタＧＦＳＫの受信モードにおいて、コマンド・ワードｃｏｍ、または周波数偏移３２を入力にて受ける。この周波数偏移により、トランスミッタにより受信された無線周波数信号の周波数に応じて合成すべき周波数を適合化することが可能となる。
【００５５】
したがって、モードＴｘ３３によって制御される変調モードにおいては、この第３のマルチプレクサ３７は、コマンド・ワードｃｏｍを加算器１２に送出する。加算器は、周波数レジスタ３４からもたらされる所望の送信チャネルの周波数に関するワードとコマンド・ワードｃｏｍとの加算を実行する。
【００５６】
好ましくは、デジタル／アナログ変換器２０またはシグマ・デルタ変調器１１についての各２進コマンド・ワードｃｏｍは、４ビット・ワードである。各２進コマンド・ワードは、変調マルチプレクサとして定義されるマルチプレクサ２７を介して供給される。普通は、コンバータの較正動作のためのこの４ビットの２進コマンド・ワードは、−８から＋７の間になるように規定されるが、０を基準として対称的になるようにするために、−７から＋７までだけで選択される。この場合には、送信チャネルから選択された搬送周波数を表す２進ワード０は、１０００である。搬送周波数に加算すべき最大変調周波数偏差を表す２進ワードＭａｘは、２進ワード１１１１である。最後に、搬送周波数から減算すべき最大変調周波数を表す２進ワードＭｉｎは、２進ワード０００１である。この設定は、Ｎ符号付きとして規定される。
【００５７】
変調マルチプレクサ２７が、デジタル／アナログ変換器２０に２進ワード０を供給するように、２ビット信号によって制御される場合には、基本変換器出力電圧は、変換器の利得に対する変更による影響を受けない。しかし、変調マルチプレクサ２７が、変換器の較正動作のために２進ワードＭａｘまたは２進ワードＭｉｎを供給するように命令される場合には、較正された変換器の利得は、デジタル／アナログ変換器の出力電圧レベルに対して直接的な影響を有する。これにより、電圧比較器２１において電圧を比較することにより、搬送周波数を表す出力電圧と変調出力周波数の中の１つを表す出力電圧との間で変換器出力電圧偏差を調節することが可能になる。この態様においては、図２ａから図２ｆを参照として以下において説明されるように、第１の位相ロック・ループおよび高周波アクセス部において周波数偏差を等化して、データ変調の間の状態遷移におけるひずみを回避することが可能となる。
【００５８】
デジタル／アナログ変換器の利得が、自動的に較正される場合には、シンセサイザをデータ変調モードにおくことが可能である。これを行うために、変調マルチプレクサ２７は、基準発振器２からの基準信号により供給されたクロック信号によってクロック制御されるガウス型デジタル・フィルタ３０に接続されるように制御される。ガウス型フィルタは、データ信号Ｔｘ３１を成形して、例えば送信すべきデータに応じて、２ＭＨｚまでの周波数で経時的に状態を変化させることが可能な一連の２進コマンド・ワードを供給する。その結果、デジタル／アナログ変換器は、少なくとも１Ｍビット／秒の最大変調ビットストリーム・レートに従うのに十分な速さのものでなければならず、これは最大で２Ｍビット／秒までであってよい。
【００５９】
電圧制御発振器１０により生成された高周波信号の周波数の値は、１／２分周器８の出力で周波数変調データを含む、高周波出力信号ＳOUTの周波数の２倍であることに留意すべきである。その結果、高周波出力信号ＳOUTにおいて所望の周波数を得るためには、最大変調周波数偏差または偏移Δｆと搬送周波数ｆ0との２倍が供給されなければならない。選択された送信チャネルの搬送周波数は、出力信号ＳOUTにおいては、この搬送周波数付近で少なくとも１ＭＨｚの周波数の周波数変調データと共に、２．４５ＧＨｚ付近の値を有し得る。
【００６０】
高周波アクセスによる変調周波数偏差が、較正動作前の第１の位相ロック・ループによる変調周波数偏差と同一でない場合には、これにより、周波数シンセサイザの出力信号においていくつかのひずみまたは切替遅延がもたらされる。シンセサイザの変調帯域の全周波数範囲にわたる変調の際にほぼ一定の周波数偏差を得るためには、デジタル／アナログ変換器は、較正されなければならない。
【００６１】
未較正の周波数シンセサイザの第１の位相ロック・ループと高周波アクセス部との間の周波数偏差偏移を提示するために、変調データのスペクトルである図３ａおよび図３ｂを参照とする。これらの図３ａおよび図３ｂは、第１の位相ロック・ループの第１の伝達関数Ｈ1と、高周波アクセス部の伝達関数Ｈ2とを示す。これらの伝達関数は、例えば入力信号により分周された周波数偏差についてｄＢなどで表されてよい。２つの伝達関数の振幅は、高周波アクセス部および第１の位相ロック・ループを較正するために等化されなければならない。
【００６２】
ハッチングを施した部分で分かるように、第１の伝達関数Ｈ1は、第１のループ・フィルタが例えば１００ｋＨｚのオーダの遮断周波数を有する、低周波変調帯域（ＢＷPLL）を範囲に含む。しかし、第２の伝達関数Ｈ2は、ｆm（１ＭＨｚ）により規定される最大変調周波数を超え得る帯域を範囲に含む。この周波数シンセサイザは、少なくとも１ＭＨｚまでの変調帯域（ＢＷmod）を有するように較正されなければならない。
【００６３】
第１の伝達関数Ｈ1の最大振幅は、第２の伝達関数Ｈ2の最大振幅を下回ることが示されている。振幅偏移ΔＨは、一定の変調帯域ＢＷmod全体にわたって最大振幅を得るように補正されなければならない。電圧制御発振器は、２つの伝達関数を重畳し、図３ｂにおいて図示されるように２つの関数の加算を実行する。
【００６４】
さらに、図４ａ〜図４ｃは、較正されたまたは未較正の周波数シンセサイザからの出力信号ＳOUTにおけるデータ変調に対応する、選択された搬送周波数に対する経時的な周波数変化のグラフを示す。データ変調は、第１の位相ロック・ループおよび高周波アクセス部により、電圧制御発振器を介して組み合わされる。
【００６５】
変調状態“１”は、出力信号ＳOUTにおいて搬送周波数ｆ0と最大変調周波数偏差または偏移Δｆとを加算することにより規定され、これはｆ0＋Δｆをもたらす。この状態“１”は、ワードＭａｘに相当するコマンド・ワードにより、デジタル／アナログ変換器およびシグマ・デルタ変調器にもたらされ得る。
【００６６】
変調状態“０”は、出力信号ＳOUTにおいて搬送周波数ｆ0から最大変調周波数偏差または偏移Δｆを減算することにより規定され、これはｆ0−Δｆをもたらす。この状態“０”は、ワードＭｉｎに相当するコマンド・ワードにより、デジタル／アナログ変換器およびシグマ・デルタ変調器にもたらされ得る。
【００６７】
第２の伝達関数の最大振幅が、図３ａおよび図３ｂに示されるように、第１の伝達関数の最大振幅を上回る場合には、図４ａに図示されるように、高周波遷移が、低周波遷移に対して強調される。したがって、デジタル／アナログ変換器における利得が過剰に高くなる。最大変調状態変化周波数は、１／Ｔｃとして規定される。
【００６８】
対照的に、第１の位相ロック・ループの最大振幅が、高周波アクセス部の最大振幅を上回る場合には、図４ｂに図示されるように、状態遷移は、比較的遅い。したがって、デジタル／アナログ変換器における利得が不十分になる。
【００６９】
図２ａ〜図２ｆを参照して以下に説明されるように、デジタル／アナログ変換器の利得が較正されると、図４ｃに図示されるように、変調帯域全体にわたって出力信号においてひずみまたは切替遅延は見られない。
【００７０】
当然ながら、図４ａ〜図４ｃの代わりに、第１のループと、デジタル／アナログ変換器を有する高周波アクセス部との間の未較正状態を示すために眼形グラフを示すことが可能であった。較正が実施されると、このグラフはこの眼の孔の最大化状態を呈し、図４ａまたは図４ｂによる未較正では、グラフの一方の軸または他方の軸に沿って平坦化した眼形状を呈する。
【００７１】
図２ａ〜図２ｆを参照して、第１の低周波位相ロック・ループと組み合わされたデジタル／アナログ変換器２０により変調されるデータのスペクトル振幅レベルを等化するための、周波数シンセサイザ１の自己較正方法の全ての段階またはステップが、示される。これらの各図においては、停止状態またはオフに切り替えられたシンセサイザの種々のパーツが、点線によって示されることに留意すべきである。したがって、実際のデータ変調段階までのデジタル／アナログ変換器の自動的な較正のための種々の段階の理解がより容易である。周波数シンセサイザ１の全ての要素は、図１を参照として既に説明されているため、さらに詳細には説明しない。
【００７２】
図２ａは、周波数シンセサイザ１のための自己較正方法の第１の段階またはステップを示す。この第１の段階においては、第１の位相ロック・ループは、選択された送信チャネルの搬送周波数ｆ0にロックされなければならない。
【００７３】
変調マルチプレクサ２７は、２進コマンド・ワード０を供給して搬送周波数ｆ0を表すように、制御される。この２進ワード０は、デジタル／アナログ変換器２０に、ならびにマルチプレクサ３７および加算器１２を介してシグマ・デルタ変調器１１に供給される。さらに、シグマ・デルタ変調器は、第１の位相ロック・ループにより合成されるべき搬送周波数ｆ0を規定することが可能となるように、周波数レジスタ３４からもたらされる周波数ワードを受ける。
【００７４】
第１の段階においては、第１の電荷ポンプ４が、オンに切り替えられ、第２の電荷ポンプ１４が、切り離される。さらに、第１のマルチプレクサ７が、単位電圧フォロワ６の出力を電圧制御発振器のメイン・バラクタの第１の入力に接続するように、制御される。この態様において、第１のループ・フィルタ５に蓄えられた電圧が、電圧フォロワ６を介して送出されて、第１の制御電圧信号ＫＶＣＯを供給する。
【００７５】
第２のマルチプレクサ１７は、ローパス・アンチエイリアシング・フィルタ２５の出力を電圧制御発振器１０の第２の変調入力に接続するように、制御される。したがって、デジタル／アナログ変換器２０は、ローパス・フィルタおよび第２のマルチプレクサ１７を介して、レベルがコマンド・ワードｃｏｍに応じて決定される、この場合は２進ワード０である第２の制御電圧信号を供給する。この２進ワード０では、前記変換器の第１の基本出力電圧のレベルは、前記変換器の利得における変化と共には変化しない。
【００７６】
第１の位相ロック・ループの遮断周波数が低い場合には、第１の低周波ループにより、例えば１または２Ｍビット／秒のデータ周波数変調を行うことは不可能であることに、注意されたい。さらに、これは、基準発振器の基準周波数が１６から２６ＭＨｚの間であり、十分な速度のループを得るためには１５０ＭＨｚのオーダの周波数を有することが必要となることにも起因する。しかし、１５０ＭＨｚの基準周波数では、周波数シンセサイザの電力消費量を低減させることは不可能であり、消費量の削減が必要となるおそれがある。
【００７７】
遮断周波数が、この低周波位相ロック・ループにおいてそれほどに低く設定されるとすれば、これは、主に、シグマ・デルタ変調器により生成されるノイズに起因し、このノイズは、除去されなければならない。しかし、１００ｋＨｚのオーダの遮断周波数では、周波数シンセサイザは、１６ＭＨｚの基準周波数でほぼ１／１０倍の速度となる。
【００７８】
出力信号ＳOUTにて１ＭＨｚの周波数で周波数データを変調することを希望する場合には、帯域幅は、第１の電荷ポンプの後で１ＭＨｚに増大されなければならない。低周波ループのこの高速性は、このような低い周波数では、水晶発振器では期待されない。したがって、高周波遷移のために、電圧制御発振器に対して高周波アクセス部がさらに使用される。周波数変調のための周波数差が、第１の位相ロック・ループによって制御され、小さな電圧偏差により、大きな周波数差がもたらされる。したがって、デジタル／アナログ変換器は、第１のループにおいておよび高周波アクセス部によって変調されるデータのスペクトル振幅レベルを等化するために、正確な利得を与えられなければならず、このことは、特に図２ｂから図２ｅを参照として、以下において説明される。
【００７９】
デジタル／アナログ変換器を介する高周波アクセスにより、前記変換器は、より正確な第１の低周波ループとの組合せにおいて、周波数変調に高い状態遷移を注入することが可能となる。変調データがある状態から別の状態に高速で移る場合に、デジタル／アナログ変換器が較正されると、デジタル／アナログ変換器により、出力信号においてひずみまたは遅延は観察されず、これは望ましい。
【００８０】
ロック検出器１３によるロック検出は、選択された搬送周波数に第１の位相ロック・ループがロックされる時点を判定することが可能である。検出されると、これは、図２ｂに図示される自己較正方法の第２の段階に進められ得る。しかし、先に示したように、このタイプの位相ロック・ループのロック時間は、一般的に知られており、自己較正方法の第１の段階から第２の段階に自動的に進むように設定され得る、またはプログラムされ得る。
【００８１】
図２ｂは、周波数シンセサイザ１の自己較正方法の第２の段階またはステップを示す。この第２の段階においては、第１の電荷ポンプ４は、第１の位相ロック・ループを開くために切り離されなければならず、第２の電荷ポンプ１４は、第２のループ・フィルタ１５により第２の位相ロック・ループを形成するためにオンに切り替えられなければならない。この第２の段階においては、比較器２１および制御ロジック２２は、切り離されてよい。
【００８２】
さらに、この方法の第２の段階においては、若干の一定電圧誤差が第１のループ・フィルタ５内に依然として蓄えられたままである場合があり、これはその後のデジタル／アナログ変換器の較正誤差をもたらし得るため、第１の電荷ポンプ４を急に切り離ししないように注意を払わなければならない。その結果、このような誤差を回避するように、第１の電荷ポンプを漸次的にオフに切り替えることが好ましい。電荷ポンプをオフに切り替えるためには、約６０サイクルが必要である。そのため、第１の位相ロック・ループの帯域幅は、準定常状態プロセスにおいて０Ｈｚとなるまで漸進的におよび継続的に低減される。
【００８３】
この第２の段階においては、選択された搬送周波数を表す、第１のループ・フィルタ５内に蓄えられた電圧が、単位電圧フォロワ６および第１のマルチプレクサ７を経由して、第１の制御電圧信号ＫＶＣＯとして、電圧制御発振器の第１の入力に送出される。この蓄積電圧が、第１の制御電圧信号ＫＶＣＯに相当する。先に示されたように、電圧フォロワは、第１のループ・フィルタ５の端子間における一定の電圧を維持するために、電圧制御発振器における電流損失を補償することが可能である。
【００８４】
第２のマルチプレクサ１７は、第２の位相ロック・ループを閉じるために電圧制御発振器の第２の入力に第２のループ・フィルタ１５を接続するように、制御される。第２の位相ロック・ループは、第２の段階において、第１のシンセサイザの出力周波数ｆ0＋Δｆでロックされなければならず、これは、最大変調周波数偏差または偏差Δｆに搬送周波数ｆ0を加算したものに一致しなければならない。第２のループ・ロック動作の期間は、４０μｓのオーダであってよい。これを行うために、変調マルチプレクサ２７は、第２の段階においては停止状態になされるデジタル／アナログ変換器２０に、特にシグマ・デルタ変調器１１に、２進ワードＭａｘを供給するように、制御されなければならない。
【００８５】
第２のループ・フィルタ１５に蓄えられた電圧は、第３の制御電圧信号として、第２の電圧レベルにある電圧制御発振器１０の第２の入力に供給される。第２のフィルタ１５に蓄えられたこの電圧により、デジタル／アナログ変換器２０は、第３の段階において自動的に較正されることが可能になる。
【００８６】
図２ｃは、周波数シンセサイザ１の自己較正方法の第３の段階またはステップを示す。この第３の段階においては、第１の電荷ポンプ４は、切り離されたままであり、第２の電荷ポンプ１４は、較正電圧が第２のループ・フィルタ１５内に蓄えられた状態を保ちつつ、切り離される。第２のループ・フィルタ内のこの較正電圧は、電圧制御発振器１０の第２の入力との連携において低いリーク電流が観察され得るとしても、変換器の較正ステップ全体の間、ほぼ一定に留まる。較正期間は、約４μｓであってよく、これは、第２のループのロック期間の１／１０の長さとなる。
【００８７】
この第３の段階においては、比較器２１、制御ロジック２２、およびデジタル／アナログ変換器は、作動している。したがって、作動中の電圧比較器２１は、受けた２進ワードＭａｘを有する変換器２０の出力電圧を、第２のループ・フィルタ１５内に蓄えられた電圧と比較する。電圧比較器２１は、制御ロジック２２に作用する。この制御ロジックは、２進ワードの利得を供給し、これは、変換器２０の出力電圧が第２の電圧レベルの第２のループ・フィルタ１５内に蓄えられた電圧と同一になるまで、変換器の利得を較正する。
【００８８】
デジタル／アナログ変換器の較正動作の間に、複数の電圧ジャンプが、前記変換器の利得を適合化する２進ワードの変化により、変換器出力中に観察される。例えば、変換器２０に対して見越した利得が得られるまでに、５つの測定が、比較器２１および制御ロジック２２によって実行されてよい。このために、二分法マッチング・アルゴリズムが使用されてよい。
【００８９】
デジタル／アナログ変換器２０の出力での第１の電圧レベルと第２の電圧レベルとの間の電圧偏差または偏移は、第１の位相ロック・ループに対して較正されるべき最大変調周波数偏差または偏移Δｆを表す。
【００９０】
図２ｄは、周波数シンセサイザ１のための自己較正方法の第４の段階またはステップを示す。この第４の段階は、周波数シンセサイザを較正するためには必ずしも必要ではない。しかし、第４の段階により、周波数シンセサイザをより良好に直線化することが可能となる。この第４の段階においては、比較器２１および制御ロジック２２も切り離されてよい。
【００９１】
第４の段階においては、第１の電荷ポンプ４は、切り離しされたままとなって、第１の位相ロック・ループを開状態にし、第２の電荷ポンプ１４は、再度オンに切り替えられて、第２のループ・フィルタ１５と共に第２の位相ロック・ループを形成する。この第２の位相ロック・ループは、この場合には、第２のシンセサイザ出力周波数ｆ0−Δｆにロックされなければならず、これは、搬送周波数ｆ0から最大変調周波数偏差または偏移Δｆを減算したものに一致しなければならない。これを行うために、変調マルチプレクサ２７は、この第４の段階においては停止状態になされるデジタル／アナログ変換器２０に、特にシグマ・デルタ変調器１１に、２進ワードＭｉｎを供給するように、制御されなければならない。したがって、第２のループ・フィルタ１５内に蓄えられた新規の電圧が、この場合には第３の電圧レベルにある。
【００９２】
図２ｅは、周波数シンセサイザ１の自己較正方法の第５の段階を示す。この第５の段階においては、第１の電荷ポンプ４は、切り離しされたままであり、第２の電荷ポンプ１４は、新規の較正電圧が第３の電圧レベルで第２のループ・フィルタ１５内に蓄えられた状態を保ちつつ、再度切り離しをされる。第２のループ・フィルタ内のこの較正電圧は、電圧制御発振器１０の第２の入力との連携において低いリーク電流が観察され得るとしても、変換器の較正ステップ全体の間、ほぼ一定に留まる。
【００９３】
この第５の段階においては、比較器２１、制御ロジック２２、およびデジタル／アナログ変換器は、作動している。したがって、電圧比較器２１は、第２のループ・フィルタ１５内に蓄えられた電圧を、受けた２進ワードＭｉｎを有するデジタル／アナログ変換器２０の出力電圧と比較する。電圧比較器２１の出力は、変換器の出力電圧と第２のループ・フィルタ１５内に蓄えられた電圧とを同一にするように、変換器２０の利得を適合化するように、制御ロジック２２に作用する。変換器の利得のこの新規のマッチングにより、周波数シンセサイザにおけるいくつかの非直線性欠陥を取り除くことが可能となる。
【００９４】
最後に、図２ｆは、周波数シンセサイザ１が較正され次第の、前記周波数シンセサイザのための自己較正方法の最終時の変調段階を示す。
【００９５】
この変調段階においては、第２の電荷ポンプ１４は、切り離しされ、第１の電荷ポンプ４は、再度オンに切り替えられる。しかし、この変調段階においては、単位電圧フォロワ６は、切り離しをされなければならない。その結果、第１のマルチプレクサ７は、第１のループ・フィルタ５を電圧制御発振器１０の第１の入力に直接接続するように、制御される。
【００９６】
高周波アクセスに次いで、第２のマルチプレクサ１７が、折り返し防止ローパス・フィルタ２５を電圧制御発振器１０の第２の入力に直接接続するように、制御される。第２の制御電圧信号ＫＶＣＯ＿ｍｏｄは、デジタル／アナログ変換器２０によって供給され得る。
【００９７】
この場合、変調マルチプレクサ２７は、高周波出力信号ＳOUTにおいて変調されることとなるデータＴｘ３１にもとづき、ガウス型デジタル・フィルタ３０からもたらされる一連のコマンド・ワードを出力にて供給するように、制御される。この一連のコマンド・ワードは、変換器２０へ、ならびにマルチプレクサ３７および加算器１２を介してシグマ・デルタ変調器１１への両方に、供給される。変換器２０の利得は較正されるため、第１の位相ロック・ループを高周波アクセス部と組み合わせることによって、いかなるひずみまたはデータ変調切替遅延を伴うことなく、高周波信号を得ることが可能となる。
【００９８】
提示した説明から、当業者は、特許請求の範囲により規定される本発明の範囲から逸脱することなく、シンセサイザの自己較正方法および、前記方法を実施するためのシンセサイザのいくつかの変形形態を案出することが可能であろう。接続手段においては、電荷ポンプをスイッチと置き換えることが可能であるが、電荷ポンプの構造は、スイッチの構造よりも比較的単純であり容易である。電圧制御発振器の２つの入力の感度は、変更されてよい。２つ以上のデジタル／アナログ変換器が、較正され、電圧制御発振器の第２の入力に接続されてよい。基準発振器の周波数は、変更されてよい、または適合化されてよい。最後に、電圧制御発振器は、逆位相の２つの高周波信号を出力にて生成することが可能である。
【符号の説明】
【００９９】
１ 周波数シンセサイザ； ２ 基準発振器； ３ 位相比較器；
４ 第１の電荷ポンプ； ５ 第１のローパス・ループ・フィルタ；
６ 単位電圧フォロワ； ７ 第１のマルチプレクサ； ８ １／２分周器；
９ マルチモード分周器カウンタ； １０ 電圧制御発振器；
１１ シグマ・デルタ変調器； １２ 加算器； １３ ロック検出器；
１４ 第２の電荷ポンプ； １５ 第２のローパス・ループ・フィルタ；
１７ 第２のマルチプレクサ； ２０ デジタル／アナログ変換器；
２１ 電圧比較器； ２２ 制御ロジック；
２５ ローパス・アンチエイリアシング・フィルタ； ２７ 変調マルチプレクサ；
３０ ガウス型デジタル・フィルタ； ３１ データ信号Ｔｘ； ３２ 周波数偏移；
３３ モードＴｘ； ３４ 周波数レジスタ； ３７ 第３のマルチプレクサ。
【技術分野】
【０００１】
本発明は、データを送信するために２点ＦＳＫ変調を用いる周波数シンセサイザ用の自己較正方法に関する。周波数シンセサイザは、特に低電力型にあっては、電圧制御発振器を含む第１の低周波位相ロック・ループと、電圧制御発振器に接続されたデジタル／アナログ変換器を備えた高周波アクセス部とを備える。また、第１の位相ロック・ループは、基準発振器、基準発振器に接続された位相比較器、第１のローパス・ループ・フィルタ、および、このシンセサイザからの高周波出力信号にもとづいて位相比較器に分周信号を供給するように変調器によって制御されるマルチモード分周器カウンタを備える。電圧制御発振器は、第１の入力では、第１のループ・フィルタからもたらされる第１の制御電圧信号によって制御され、第２の入力では、高周波データを変調するための第２の制御電圧信号によって制御される。
【０００２】
また、本発明は、自己較正方法を実施するために２点ＦＳＫ変調を用いる周波数シンセサイザに関する。
【背景技術】
【０００３】
２点周波数変調は、電圧制御発振器にて、デジタル／アナログ変換器を有する高周波パスと、低周波位相ロック・ループ内の低周波パスとの寄与を加算することによって規定される。高周波状態遷移の間には、高周波パスが最も重要になり、低周波状態遷移の間には、低周波パスが最も重要になる。しかし、両方のパスが、高変調周波数に広がる決められた帯域をカバーするようにデータ周波数を変調するのに寄与する。
【０００４】
欧州特許第０９６１４１２号が、データを送信するために２点周波数変調を行うための周波数シンセサイザを開示している。この周波数シンセサイザは、低周波位相ロック・ループにおいて可変分周器を制御することによってデータ変調を行うためのシグマ・デルタ型変調器と、高周波変調を行うためのＤＡＣデジタル／アナログ変換器とを使用する。このＤＡＣ変換器は、可変利得を有し、この可変利得は、デジタル制御ユニットによって調節され、データ周波数変調用のデジタル制御信号によって制御される。また、このデジタル制御信号は、低周波変調を、ＤＡＣ変換器によって供給される低周波変調と組み合わせるために、シグマ・デルタ変調器にも送出される。
【０００５】
このシンセサイザにおいては、相対遅延変動は、低周波ループにおける変調に相関して、ＤＡＣ変換器を通過する変調信号に行われる。しかし、この文献は、低周波位相ロック・ループによっておよびＤＡＣ変換器を介して変調されたデータのスペクトル振幅レベルの適合化に関しては、一切開示していない。その結果、データ送信のための状態遷移周波数に応じて、望ましくない障害が生じることがある。
【０００６】
また、米国特許公開出願第２００３／００４３９５０号が、２点周波数変調を用いる位相ロック・ループ周波数シンセサイザを開示している。この周波数シンセサイザもやはり、低周波位相ロック・ループおよびシグマ・デルタ変調器、ならびに、電圧制御発振器ＶＣＯに対して出力が直接作用するＤＡＣデジタル／アナログ変換器を備える。データが、電圧制御発振器ＶＣＯの第１の入力では変調器により制御されるマルチモード分周器によって変調される一方で、ＶＣＯ発振器の第２の入力ではＤＡＣ変換器によって変調される。２点変調により、この周波数シンセサイザは、狭い帯域の位相ロック・ループによる高周波変調データの減衰を防ぐ。
【０００７】
ＤＡＣ変換器の利得を調節することが可能であっても、低周波ループにおいておよびデジタル／アナログ変換器において変調されたデータのスペクトル振幅レベルを等化することは可能とはならない。前述のシンセサイザと同様に、このことにより、状態遷移の間のデータ変調に関していくつかのひずみの問題がもたらされる場合がある。
【０００８】
米国特許出願公開第２００５／００４６４８８号においては、２点変調を用いる周波数シンセサイザのための補償方法が説明されている。この周波数シンセサイザは、とりわけ、第１のローパス位相ロック・ループＰＬＬ、および、２点データ変調を行うためにアナログ変調信号とデジタル変調信号との間の振幅を補償するための高周波パスを備える。
【０００９】
この文献の第１の位相ロック・ループは、位相周波数検出器、第１の電荷ポンプ、第１のローパス・ループ・フィルタ、および電圧制御発振器ＶＣＯを備える。電圧制御発振器は、入力に、第１の入力が第１のローパス・フィルタに接続された加算器を備え、後に周波数生成ユニットが続く。フラクショナルＮ（分数分周）プログラマブル分周器が、電圧制御発振器と位相周波数検出器との間の第１のループを閉じ、位相周波数検出器は、基準発振器から基準信号を受ける。この分周器は、変調器により供給されるデジタル変調信号によって制御される。
【００１０】
この文献の高周波補償パスは、第２の位相ロック・ループをさらに形成するために、第２の電荷ポンプと、電圧制御発振器の加算器の第２の入力にスイッチを介して接続された第２のローパス・ループ・フィルタとを備える。第２の電荷ポンプおよび第２のローパス・フィルタは、第１の電荷ポンプおよび第１のローパス・フィルタと同一の構造を有する。さらに、この高周波パスは、補償ユニットを備える。この補償ユニットは、比較器であり、その出力は、アナログ変調ユニットに接続され、このアナログ変調ユニットは、デジタル／アナログ変換器からアナログ変調信号を受ける。
【００１１】
この文献の補償方法によれば、第１のデジタル変調信号が、変調器によって供給されて、第１の位相ロック・ループを第１の周波数に同調させる。この第１の周波数は、デジタル変調振幅を減じられた、送信チャネルの選択された搬送周波数に相当する。第２の段階においては、第２のデジタル変調信号が、変調器によって供給されて、第１の切断されたループの第１のフィルタにおいて第１の周波数に対応する第１の電圧を維持しつつ、第２のロック・ループを作動させる。この第２のデジタル変調信号により、デジタル変調振幅を加算された選択された搬送周波数に相当する第２の周波数が、合成される。電圧制御発振器の加算器による加算が行われることにより、第２のフィルタにおける第２の電圧は、アナログ変調振幅の２倍に対する差分信号を表す。そのため、この差分信号は、減結合アナログ変調ユニットの出力に供給される電圧に２を乗算したものと比較される。比較されるこれらの信号の振幅は、比較器によって等化され、これは、アナログ変調ユニットに作用して、アナログ変調出力信号の振幅を適合化する。
【００１２】
米国特許出願公開第２００５／００４６４８８号の２点変調を用いる周波数シンセサイザの１つの欠点は、第１のループと第２のループとの間の利得が同一であることである。これにより、このようなシンセサイザのために作製される集積回路上に、同一のサイズを有する各ローパス・ループ・フィルタを設けることを、重要なこととして位置づけることが必要となる。別の欠点は、電圧制御発振器が、入力に、シンセサイザの低周波パスを高周波パスの寄与に加算することが可能な加算器を備えることである。発振器にとって第１の制御電圧および第２の制御電圧は、互いに無関係ではなく、加算結果が発振器の出力周波数を決定するので、直接加算される。これにより、電圧制御発振器の２つの入力の異なる感度を適合化させることは、可能とはならない。別の欠点は、直接較正されるのは、デジタル／アナログ変換器ではなくアナログ変換ユニットであり、これにより、シンセサイザの集積回路中に電気消費量のより大きな変換器を設置することは、２つのユニットが常時作動状態にあるため、困難となることである。さらに、較正は新たに選択された搬送周波数ごとに実施されなければならず、これは欠点となる。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】欧州特許第０９６１４１２号
【特許文献２】米国特許公開出願第２００３／００４３９５０号
【特許文献３】米国特許出願公開第２００５／００４６４８８号
【発明の概要】
【発明が解決しようとする課題】
【００１４】
したがって、本発明の１つの目的は、先行技術の上述の欠点を解消しつつ、第１の低周波位相ロック・ループと組み合わされたデジタル／アナログ変換器によって変調されたデータのスペクトル振幅レベルを容易に等化することが可能である、周波数シンセサイザのための自己較正方法を提供することである。これは、シンセサイザを作製するため高周波アクセス部内のいくつかの電子構成要素のサイズを最小限に抑えつつ、および全体的な電力消費量を低減させることにより、送信すべきデータの高周波状態遷移、または低周波ループによる状態遷移の遅延の際に生じるひずみを防がなければならない。
【課題を解決するための手段】
【００１５】
したがって、本発明は、上述の周波数シンセサイザのための自己較正方法であって、
ａ）第１の段階において、シンセサイザの出力にて決められた搬送周波数を有する送信チャネルに第１のローパス位相ロック・ループをロックし、電圧制御発振器に対して第２の制御電圧信号を第１の基本電圧レベルにて生成するために、決められた搬送周波数に対応する第１のコマンド・ワードを高周波アクセス部の変換器に供給するステップと、
ｂ）第２の段階において、電圧制御発振器の第１の入力に対する決められた搬送周波数に対応する第１の制御電圧信号を第１のループ・フィルタによって保ちつつ、第１の位相ロック・ループを開き、第１のループの位相比較器と電圧制御発振器の第２の入力との間に接続された高周波アクセス部に第２のローパス・ループ・フィルタを備える第２の位相ロック・ループを、最大変調周波数偏移に加算された搬送周波数に等しい第１の出力周波数でロックし、第１の出力周波数を表す第２のコマンド・ワードをデジタル／アナログ変換器に供給するステップと、
ｃ）第３の段階において、電圧制御発振器の第２の入力に対する第１の出力周波数に対応する第２の制御電圧信号を第２のループ・フィルタによって保ちつつ、第２の位相ロック・ループを開き、変換器の出力電圧を第２のループ・フィルタ内に蓄えられた電圧と比較して、変換器の出力電圧が第２の電圧レベルの第２のフィルタ内に蓄えられた電圧と均等になるように、変換器の利得を自動的に較正し、第１の基本電圧レベルとの第２の電圧レベルの偏移が、最大等化変調周波数偏移を規定するステップと、
ｄ）変調段階において、第１の位相ロック・ループを閉じ、較正されたデジタル／アナログ変換器および第１の位相ロック・ループの変調器に遅延することなく供給される一連のコマンド・ワードを使用する電圧制御発振器によって２点データ変調を行うために、変換器の出力を電圧制御発振器の第２の入力に接続するステップと
を含む、自己較正方法に関する。
【００１６】
自己較正方法の特定のステップが、独立請求項２から７において規定される。
【００１７】
本発明による自己較正方法の１つの利点は、作動中の第２の位相ロック・ループの高周波アクセス部の第２のループ・フィルタの端子間の電圧を、デジタル／アナログ変換器の出力電圧と比較することにより、この変換器の利得を調節することによって、前記変換器を自動的に較正させることが可能である点にある。この変換器の利得は、第１の位相ロック・ループの第１のロック段階が、決められた搬送周波数の送信チャネルに対して行われ、第１のコマンド・ワードが、変換器の入力に供給されて前記搬送周波数に対応するようになった後で、調節される。
【００１８】
第２のループによる第１の高出力変調周波数での第２のロック段階の後に、第２のループは、第３の段階において切断される。これにより、第２のループ・フィルタにおいていかなる変動も伴うことなく、ほぼ一定の較正電圧が維持される。したがって、高周波アクセス部における電圧比較が、通常は第２の段階において変換器に供給される、第１の高出力変調周波数に対応する第２のコマンド・ワードにもとづいて、この第３の段階において実施されると有利である。したがって、変換器の出力での電圧オフセットまたは偏移は、第１の位相ロック・ループと高周波アクセス部との間の同一変調周波数偏差について、第２のフィルタの端子間の一定の較正電圧によって較正される。
【００１９】
有利には、第２の位相ロック・ループが閉じられ、第２の低出力変調周波数でロックされる、第４の段階の後に、自己較正方法の第５の段階が続き、第２のフィルタの端子間に低い較正電圧を蓄えるために、第２のループが切断される。これにより、デジタル／アナログ変換器を、第２のループ・フィルタの端子間に蓄えられた電圧の比較にもとづいて較正することが可能となる。これを行うために、第３のコマンド・ワードが、前記変換器の出力電圧を第２のループ・フィルタの端子間の電圧と比較して、変換器の利得を再度調節するために、変換器に供給される。有利には、データ送信のための周波数変調は、搬送周波数付近における第１の出力周波数と第２の出力周波数との間での切替えによって、行うことが可能である。
【００２０】
有利には、第２の位相ロック・ループは、第１の位相ロック・ループの第１のフィルタに比べて小さいサイズを有する第２のフィルタを備える。この第２の小サイズのフィルタにより、電圧制御発振器の第１の入力の第１の感度よりも複数桁の規模で下回る第２の感度、例えば約１／１００である第２の感度を有する発振器の第２の入力に、第２の制御電圧を供給することが可能になる。そのため、デジタル／アナログ変換器の較正動作全体は、最少個数の電子構成要素により実施され、これらの電子構成要素は、第１の位相ロック・ループに連結された構成要素に比べて比較的限られた場所を占める。
【００２１】
有利には、第１のおよび／または第２の位相ロック・ループは、差動構造、とりわけ電荷ポンプおよびループ・フィルタを有してよい。差動構造により、第１のおよび／または第２の電荷ポンプの漸次的な切断の間に第１のおよび／または第２のループ・フィルタの端子間に蓄えられた電圧におけるいくつかの誤差が、回避される。
【００２２】
さらに、本発明の１つの目的は、第１の位相ロック・ループと組み合わされたデジタル／アナログ変換器によって変調されるデータのスペクトル振幅レベルを等化するための手段を備える、２点周波数変調を用いる周波数シンセサイザを提供することである。
【００２３】
したがって、本発明は、自己較正方法を実施するための、次の周波数シンセサイザに関するものである、すなわち、
基準発振器、基準発振器に接続される位相比較器、第１の電荷ポンプを介して位相比較器に接続される第１のローパス・ループ・フィルタ、第１のローパス・フィルタを介して第１の制御電圧信号を受けるために、第１の低周波ループにおける第１の感度を有する第１のバラクタの第１の入力を介して接続される電圧制御発振器、および、電圧制御発振器により生成される高周波信号にもとづいて高周波出力信号を分周するように変調器によって制御されて、位相比較器において基準発振器の基準信号と比較するために分周信号を供給するマルチモード・カウンタ／分周器が内に配置される、第１の低周波位相ロック・ループと、
高周波データ変調のために、電圧制御発振器の第２の感度を有する第２のバラクタの第２の入力に第２の制御電圧信号を供給するためのデジタル／アナログ変換器を含む高周波アクセス部であって、第２の感度は、第１の感度よりも複数桁の規模で下回り、第２のバラクタは、第１のバラクタとは無関係である、高周波アクセス部と
を備える周波数シンセサイザであって、
高周波アクセス部には、デジタル／アナログ変換器の較正動作を行うための第２の低周波位相ロック・ループを形成するために、第２の電荷ポンプを介して位相比較器と電圧制御発振器の第２の入力との間に接続させることが可能な第２のループ・フィルタが備えられ、且つ、高周波アクセス部には、当該第２の位相ロック・ループを決められた出力周波数にロックした後に、デジタル／アナログ変換器から直接もたらされる出力電圧を、第２のループ・フィルタ内に蓄えられた電圧と比較して、それによりデジタル／アナログ変換器の利得を自動的に調節するための電圧比較器が備えられて成る、
周波数シンセサイザに関するものである。
【００２４】
この周波数シンセサイザの有利な実施形態が、請求項９〜１５に規定される。
【００２５】
図面により示される少なくとも１つの非限定的な実施形態にもとづく以下の説明において、２点周波数変調を用いる周波数シンセサイザのための自己較正方法、および前記方法を実施するための周波数シンセサイザの、目的、利点、ならびに特徴が、より明らかに提示される。
【図面の簡単な説明】
【００２６】
【図１】本発明による２点周波数変調を行うための周波数シンセサイザの一実施形態を簡略化された態様において示す図である。
【図２ａ】本発明による方法の１つのステップについて、図１の２点周波数変調を用いる周波数シンセサイザの作動中の種々の要素を明確に示す、自己較正方法の１つのステップを示す図である。
【図２ｂ】本発明による方法の１つのステップについて、図１の２点周波数変調を用いる周波数シンセサイザの作動中の種々の要素を明確に示す、自己較正方法の１つのステップを示す図である。
【図２ｃ】本発明による方法の１つのステップについて、図１の２点周波数変調を用いる周波数シンセサイザの作動中の種々の要素を明確に示す、自己較正方法の１つのステップを示す図である。
【図２ｄ】本発明による方法の１つのステップについて、図１の２点周波数変調を用いる周波数シンセサイザの作動中の種々の要素を明確に示す、自己較正方法の１つのステップを示す図である。
【図２ｅ】本発明による方法の１つのステップについて、図１の２点周波数変調を用いる周波数シンセサイザの作動中の種々の要素を明確に示す、自己較正方法の１つのステップを示す図である。
【図２ｆ】本発明による方法の１つのステップについて、図１の２点周波数変調を用いる周波数シンセサイザの作動中の種々の要素を明確に示す、自己較正方法の１つのステップを示す図である。
【図３ａ】２点周波数シンセサイザの第１の低周波位相ロック・ループおよび高周波アクセスによって変調されたデータの伝達関数およびスペクトル関数のグラフである。
【図３ｂ】２点周波数シンセサイザの第１の低周波位相ロック・ループおよび高周波アクセスによって変調されたデータの伝達関数およびスペクトル関数のグラフである。
【図４ａ】デジタル／アナログ変換器の利得が較正されない場合の信号ひずみを含む経時的な周波数変調のグラフである。
【図４ｂ】デジタル／アナログ変換器の利得が較正されない場合の信号ひずみを含む経時的な周波数変調のグラフである。
【図４ｃ】デジタル／アナログ変換器の利得が較正されない場合の信号ひずみを含む経時的な周波数変調のグラフである。
【発明を実施するための形態】
【００２７】
以下の説明においては、この技術分野の当業者にはよく知られている２点（ＦＳＫ）周波数変調を用いる周波数シンセサイザの全ての構成要素が、簡略化されて説明される。周波数シンセサイザによって変調されるデータのスペクトル振幅レベルを等化するための自己較正方法の実施に寄与する全ての周波数シンセサイザ要素が、具体的に明記される。
【００２８】
図１は、２点周波数変調を用いる周波数シンセサイザ１の好ましい一実施形態を示す。この周波数シンセサイザは、特に、無線周波数信号において周波数変調データを送信するのに使用され得る。この周波数シンセサイザは、２．４５ＧＨｚ付近の周波数帯域において作動するＧＦＳＫトランスミッタの重要な部分を形成し得る。この周波数シンセサイザは、例えば０．１８μｍＣＭＯＳ技術において作製され得る。
【００２９】
主に、周波数シンセサイザ１は、第１の低周波またはローパス位相ロック・ループと、第１の位相ロック・ループの電圧制御発振器ＶＣＯ１０に接続された高周波アクセス部とを備える。高周波アクセス部は、デジタル／アナログ変換器２０と、以下において説明される変換器の利得を自動的に較正するための手段とを備える。正確な周波数は、第１の低周波位相ロック・ループを介して得られ、高速の切替えは、高周波アクセス部によって得られる。したがって、高周波アクセス部は、データ変調の間の高周波状態遷移に対して主に使用され、より正確な第１の位相ロック・ループは、低周波状態遷移に対して使用される。
【００３０】
まず初めに、第１の低周波位相ロック・ループは、位相比較器３に、１６から２６ＭＨｚの間で指定された周波数を有する基準信号を供給するための、（好ましくは水晶発振器である）基準発振器２を備える。第１のローパス・ループ・フィルタ５が、接続手段の一部を形成する第１の電荷ポンプ４によって位相比較器に接続される。２つのワイヤが、位相比較器３を第１の電荷ポンプに接続して、周知のハイおよびローのデジタル信号を第１の電荷ポンプ４に供給する。この典型的な電荷ポンプの電流は、約３μＡでよい。
【００３１】
ＶＣＯ電圧制御発振器１０は、２つの並列の専用バラクタを備え、それらは相互に無関係である。第１の発振器バラクタは、第１の高感度入力を有し、第２の発振器バラクタは、第２の低感度入力を有する。発振器出力周波数ｆ（Ｖ）は、第１のバラクタによって生成される周波数ｆ１（Ｖ１）と、第２のバラクタによって生成される周波数ｆ２（Ｖ２）とを加算することにより得られる。静電容量の合計は、これらの２つのバラクタによって実施され、従来の入力電圧合計ではない。
【００３２】
したがって、この電圧制御発振器は、第１の位相ロック・ループにおいて例えば４００ＭＨｚ／Ｖの規模のオーダの第１のバラクタの第１の高感度入力によって接続される。電圧制御発振器の第１の入力は、第１のループ・フィルタ５を介して第１の制御電圧信号ＫＶＣＯを受け得る。このループ・フィルタは、ローパス・フィルタ・ユニット５の３つのコンデンサ（例えば２０ｐＦ、２００ｐＦ、１０ｐＦ）および２つの抵抗器（例えば１００ｋΩ、１６ｋΩ）の構成により示されるような二次ローパス・フィルタであってよい。第１のループ・フィルタの遮断周波数は、基準発振器２の周波数に応じて、１００ｋＨｚとなるように選択されてよい。
【００３３】
電圧制御発振器１０は、５ＧＨｚ付近の周波数を有し得る高周波信号を生成することが可能である。しかし、トランスミッタＧＦＳＫからの変調データの送信は、２．４５ＧＨｚ付近の送信チャネルの搬送周波数で行われる。その結果、第１の位相ロック・ループにおいては、電圧制御発振器１０の後には、送信する変調データを含む高周波出力信号ＳOUTを供給するために、１／２分周器８が続く。
【００３４】
高周波出力信号ＳOUTは、周知のシグマ・デルタ変調器１１などの変調器により制御されるマルチモード分周器カウンタ９によって分周される。このシグマ・デルタ変調器は、基本的な三次１−１−１ＭＡＳＨ構造にもとづいて作製されてよい。マルチモード分周器カウンタ９は、基準発振器２の基準信号と比較するために、フラクショナルＮの除数で分周した（分数分数）信号を第１の位相ロック・ループの位相比較器３に供給する。
【００３５】
自己較正方法を実施するために、第１の位相ロック・ループは、第１のループ・フィルタ５と並列して、単体電圧フォロワ６をさらに備え、単体電圧フォロワ６の入力は、第１の電荷ポンプ４の出力と第１のループ・フィルタ５との間に接続される。第１のマルチプレクサ７が、第１の入力で単体電圧フォロワ６から電圧信号を受け、第２の入力で第１のループ・フィルタ５から電圧信号を受ける。第１のマルチプレクサの出力は、電圧制御発振器１０の第１の入力に直接接続されて、第１の制御電圧信号ＫＶＣＯを供給する。第１の制御電圧信号ＫＶＣＯは、図示されない第１のマルチプレクサに供給される制御信号の状態に応じて、第１のループ・フィルタ５から直接、または、電圧フォロワから直接もたらされる。
【００３６】
以下に説明されるように、単位電圧フォロワ６は、特に第１の電荷ポンプがオフに切り替えられる場合に、自己較正方法において使用される。この場合においては、電圧制御発振器１０のバラクタが、幾分かの電流を損失し、これは、電圧フォロワによって補償され、それにより第１のループ・フィルタ５の端子間の電圧は、一定を保って、第１の制御電圧信号ＫＶＣＯを供給する。しかし、較正動作が終了すると、単位電圧フォロワ６は、データ変調のために切断されなければならない。
【００３７】
電圧フォロワは、このフォロワの帯域幅が、１００ｋＨｚのオーダである第１のループ・フィルタの遮断周波数の少なくとも１０倍でなければならないため、安定性の理由により切断されなければならない。さらに、単体電圧フォロワ６によって生成されるノイズは、位相ノイズに変換され、これは、第１の制御電圧信号ＫＶＣＯにリンクされた電圧制御発振器１０における広利得の問題となり得る。
【００３８】
第１の位相ロック・ループは、第１の電荷ポンプ４と電圧制御発振器１０との間に差動構造（図示せず）を備えてよい。この構造は、第１の差動電荷ポンプ、第１の差動ループ・フィルタ５、および単位利得差動電圧フォロワ６から形成されてよい。したがって、第１のマルチプレクサ７は、差動電圧フォロワ出力または第１のループ・フィルタ出力を、電圧制御発振器の第１の差動入力に接続することが可能である。有利には、この差動構造においては、第１の差動ループ・フィルタの静電容量値は、第１の非対称ループ・フィルタの静電容量値の半分であり、これにより、集積化の際に第１の差動ループ・フィルタの表面積が縮小される。
【００３９】
第１の差動電荷ポンプ４からの差動構造により、第１の低周波位相ロック・ループは、生じ得る障害から隔離される。したがって、この障害は、打ち消され得るが、これは、電圧制御発振器１０の第１の入力が高感度（４００ＭＨｚ／Ｖ）であることにより、重要となり得る。したがって、選択された送信チャネルの搬送周波数が、第１の位相ロック・ループにより正確に生成される。
【００４０】
したがって、２点周波数変調を行うための周波数シンセサイザ１の高周波アクセス部は、デジタル／アナログ変換器を備える。このデジタル／アナログ変換器２０は、スイッチト電流源および能動ポリマー抵抗負荷装置ＯＴＡを用いて実装され得る。この電流源は、例えば自己較正方法の第１の段階において受信したコマンド・ワードｃｏｍが０である場合などには、キャンセルされる。このワードが０と規定される場合には、これにより、変換器は、変換器の利得における変更による影響を受けないことが可能となる。これは、前記交換器に対する較正動作について有利となり得るものであり、そのことが、図２ａから図２ｆを参照として以下において説明される。
【００４１】
デジタル／アナログ変換器の出力電圧信号は、ローパス・フィルタ２５においてフィルタリングされる。ローパス・フィルタ２５は、変調データのスペクトルにおいて変換器のクロック周波数の約ｎ倍の影像周波数を除去することが可能な、アンチエイリアシング・フィルタである。このクロック周波数は、例えば基準信号周波数と同一であってよい。ローパス・フィルタ２５は、第１のフィルタリング動作がデジタル／アナログ変換器２０において既に実施されているため、単純な一次ＲＣ構造によって形成されてよい。
【００４２】
ローパス・フィルタ２５によってフィルタリングされた信号は、第２の制御電圧信号ＫＶＣＯ＿ｍｏｄとして、第１のバラクタとは無関係な、電圧制御発振器１０の第２のバラクタの第２の入力に供給され得る。第１の入力とは無関係な、電圧制御発振器の第２の入力の電圧感度は、４ＭＨｚ／Ｖのオーダであってよく、これは、上述の第１の入力の感度の１／１００である。これにより、デジタル／アナログ変換器２０は、変換器のクロック注入によるより小さなスパーを有しつつ、より大きな振幅で作動することが可能となる。
【００４３】
この周波数偏差特性を有するフラット電圧を生じさせるために、電圧制御発振器１０の変調バラクタは、その最大動作利得付近で分極されなければならない。４．９ＧＨｚでの＋５００ｋＨｚの最大偏差により、マージンが４ＭＨｚ／Ｖ内の感度に対して電圧制御発振器１０の周波数特性を有する電圧の十分な直線近似がもたらされる。この場合、＋５００ｋＨｚの周波数偏差を生成するために必要な最大正電圧偏差は、第２の制御電圧信号ＫＶＣＯ＿ｍｏｄについてはマージンが１２５ｍＶ内となる。
【００４４】
第１の位相ロック・ループの第１のバラクタの感度よりもはるかに低い感度を有する電圧制御発振器の第２のバラクタを使用することにより、必要な電圧または達成すべき周波数変位が最大化されることに、留意すべきである。また、この結果、これにより、あるｍＶのオーダであってよい比較器２１のオフセットの影響、およびデジタル／アナログ変換器２０のノイズが、最小限に抑えられる。このオフセットは、第３の段階における最大変調周波数変位（Δｆ）および第５の較正段階における最小変調周波数変位（−Δｆ）による、デジタル／アナログ変換器の二重較正によって、さらに除去され得る。
【００４５】
デジタル／アナログ変換器２０の利得を自動的に較正することを可能にするために、高周波アクセス部も、較正手段を備え、この較正手段は、変換器の自己較正動作の間はオンに切り替えられる。この較正手段は、位相比較器３に接続された第２の電荷ポンプ１４と、第２のローパス・ループ・フィルタ１５と、第２のループ・フィルタ１５の端子間の電圧を変換器２０の出力電圧と比較するための電圧比較器２１と、変換器の利得を適合化するための比較器出力の制御ロジック２２とによって形成される。第２の電荷ポンプ１４の典型的な電流は、４０μＡの領域内がよい。
【００４６】
第２のループ・フィルタ１５は、抵抗器（例えば４００ｋΩ）および第２のコンデンサ（例えば２０ｐＦ）と並列する第１のコンデンサ（例えば１ｐＦ）によって形成され得る。この第２のループ・フィルタは、電圧制御発振器の第１の入力の感度よりも低い感度を有する第２の入力に制御電圧を供給するための第２の位相ロック・ループの一部であるので、第１のループ・フィルタのサイズよりも小さなサイズを有する。この第２のフィルタの遮断周波数は、７７ｋＨｚのオーダであってよい。電圧比較器については、そのオフセットは、対応する周波数偏差に小さな誤差が加えられるようにするために、低く、例えば１ｍＶを下回る。さらに、これは、デジタル／アナログ変換器のロジックの較正段階を遅延させないために十分な高さのスルー・レートを有するべきである。オフセット補償スイッチト・コンデンサ・トポロジを、用いることが可能である。
【００４７】
第２の位相ロック・ループもまた、第２の電荷ポンプ１４と電圧制御発振器１０との間に差動構造（図示せず）を備えてよい。この構造は、第２の差動電荷ポンプおよび第２の差動ループ・フィルタ１５から形成されてよい。したがって、第２のマルチプレクサ１７は、第２のループがロックされる場合には、電圧制御発振器の第２の差動入力に第２のループ・フィルタの出力を接続することが可能である。この差動構造により、ＰＭＯＳトランジスタの遮断がＮＭＯＳトランジスタの遮断よりも遅くまたは速くなり得るため、これは、従来の第２の電荷ポンプの漸次的切断の間の第２のループ・フィルタにおける電圧誤差を防ぐ。有利には、この差動構造においては、第２の差動ループ・フィルタの静電容量値は、第２の非対称ループ・フィルタの静電容量値の半分であり、これにより、集積化の際に第２の差動ループ・フィルタの表面積が、縮小される。
【００４８】
第２の電荷ポンプおよび第２のループ・フィルタからなるこの差動構造により、ならびに非対称構造の比較器２１、制御ロジック２２、およびデジタル／アナログ変換器２０を維持するために、第２のループ・フィルタと比較器２１の入力との間に変換デバイスを設けるのが有利な場合がある。この変換デバイス（図示せず）は、第２のフィルタの端子間の差動電圧を、デジタル／アナログ変換器の出力電圧と比較される絶対電圧に変換する。この変換デバイスは、増幅器と、増幅器の入力および出力に接続される同一値の４つの抵抗器とによって、従来の態様において作製されてよい。また、２つの電圧フォロワが、第２の差動ループ・フィルタと増幅器の入力に接続される抵抗器との間に設けられてよい。
【００４９】
制御ロジック２２は、５ビットで規定される利得を供給することが可能である。これにより、最大偏差が２５０ｋＨｚから７５０ｋＨｚの間の、想定し得る全ての利得が可能となり、これは、第２の制御電圧信号ＫＶＣＯ＿ｍｏｄが直線となることを確保しつつ、８ｋＨｚの最大偏差誤差をもたらすこととなる。この決定アルゴリズムは、ニュートン法にもとづくことが可能である。
【００５０】
変換器の自己較正のために、第２のループ・フィルタ１５は、第２のマルチプレクサ１７を介して電圧制御発振器１０の第２の入力に接続される。この場合には、電圧信号は、第２のマルチプレクサ１７の別の入力に接続されたローパス・フィルタ２５の端子間には送出されず、第２の制御電圧信号ＫＶＣＯ＿ｍｏｄとして電圧制御発振器１０の第２の入力に送出されない。この自己較正動作の間に、第２の電荷ポンプ１４はオンに切り替わり、２つのワイヤにより位相比較器３に接続され、電圧制御発振器の第２の入力に接続された第２のループ・フィルタ１５に接続されることにより、第２のローパス位相ロック・ループが実現される。この第２の位相ロック・ループは、第１の位相ロック・ループの別の動態を有するようになされる。
【００５１】
したがって、第２の電荷ポンプ１４は、第１の電荷ポンプ４と正に同様に連結手段の一部となる。図２ａから図２ｆを参照として以下において説明されるように、電荷ポンプのいずれか一方がオフに切り替えられる場合には、他方がオンに切り替えられ、いずれか一方の位相ロック・ループを閉じるまたは開く。
【００５２】
ロック検出器１３が、さらに設けられ、２つの電荷ポンプ４、１４の２つの入力ワイヤに接続されて、２つのオンに切り替えられた位相ロック・ループのうちの一方がプログラムされた周波数にロックする時点を検出してよい。しかし、特に前記自己較正方法においては、複数の理由により、このタイプのロック検出器を使用することはそれほど多くの場合に有効とはならない。ロック検出器が反応時間を有し、この反応時間が自己較正方法において１つの段階から別の段階に切り替わる際には望ましくない場合があるため、ロック検出器は使用されない場合がある。これは、大きな周波数偏移が認められる、送信チャネルが大きく変化する際にのみ有効である。第１の位相ロック・ループがロックオンすると、位相偏移は非常に小さく、またこれは検出が困難な場合がある。さらに、特に１つの送信チャネルから別の近いチャネルに移るための、このタイプの位相ロック・ループのロック時間は、一般的に知られている。その結果、１つの較正段階から他の較正段階への（決定論的な）切替時間を固定することが好ましい場合がある。
【００５３】
例えば所望の最大変調周波数偏差もしくは偏移に加算されるまたはそれから減算される、選択された搬送周波数などに相当する周波数に、第２の位相ロック・ループをロックすることにより、後の段階においてデジタル／アナログ変換器を較正することが可能となる。これを行うために、第２の位相ロック・ループが、いずれかの変調出力周波数にロックした後に、第２のループは、漸次的に切断されて、第２のループ・フィルタ１５の端子間にほぼ一定で蓄えられた電圧を維持する。次いで、第２のフィルタの端子間のこの電圧は、電圧比較器２１により変換器２０の出力電圧と比較される。変換器の出力電圧は、変換器入力に供給されるコマンド・ワードｃｏｍにより決定されて、例えば１つのまたは他の所望の変調出力周波数などを表す。したがって、変換器の利得を制御ロジック２２によって適合化することが可能となり、制御ロジック２２の後には、比較器が続いて、変換器の出力電圧が、第２のループ・フィルタの端子間に蓄えられた電圧と等化される。この利得は、例えばシンセサイザ出力での所望の搬送周波数などを表すコマンド・ワードに応じた基本変換器出力電圧に対して適合化される。
【００５４】
自己較正方法のために合成されることとなる周波数をプログラムする際に、シグマ・デルタ変調器１１は、デジタル／アナログ変換器２０と同一のコマンド・ワードを受ける。これを行うために、第３のマルチプレクサ３７が、トランスミッタＧＦＳＫの受信モードにおいて、コマンド・ワードｃｏｍ、または周波数偏移３２を入力にて受ける。この周波数偏移により、トランスミッタにより受信された無線周波数信号の周波数に応じて合成すべき周波数を適合化することが可能となる。
【００５５】
したがって、モードＴｘ３３によって制御される変調モードにおいては、この第３のマルチプレクサ３７は、コマンド・ワードｃｏｍを加算器１２に送出する。加算器は、周波数レジスタ３４からもたらされる所望の送信チャネルの周波数に関するワードとコマンド・ワードｃｏｍとの加算を実行する。
【００５６】
好ましくは、デジタル／アナログ変換器２０またはシグマ・デルタ変調器１１についての各２進コマンド・ワードｃｏｍは、４ビット・ワードである。各２進コマンド・ワードは、変調マルチプレクサとして定義されるマルチプレクサ２７を介して供給される。普通は、コンバータの較正動作のためのこの４ビットの２進コマンド・ワードは、−８から＋７の間になるように規定されるが、０を基準として対称的になるようにするために、−７から＋７までだけで選択される。この場合には、送信チャネルから選択された搬送周波数を表す２進ワード０は、１０００である。搬送周波数に加算すべき最大変調周波数偏差を表す２進ワードＭａｘは、２進ワード１１１１である。最後に、搬送周波数から減算すべき最大変調周波数を表す２進ワードＭｉｎは、２進ワード０００１である。この設定は、Ｎ符号付きとして規定される。
【００５７】
変調マルチプレクサ２７が、デジタル／アナログ変換器２０に２進ワード０を供給するように、２ビット信号によって制御される場合には、基本変換器出力電圧は、変換器の利得に対する変更による影響を受けない。しかし、変調マルチプレクサ２７が、変換器の較正動作のために２進ワードＭａｘまたは２進ワードＭｉｎを供給するように命令される場合には、較正された変換器の利得は、デジタル／アナログ変換器の出力電圧レベルに対して直接的な影響を有する。これにより、電圧比較器２１において電圧を比較することにより、搬送周波数を表す出力電圧と変調出力周波数の中の１つを表す出力電圧との間で変換器出力電圧偏差を調節することが可能になる。この態様においては、図２ａから図２ｆを参照として以下において説明されるように、第１の位相ロック・ループおよび高周波アクセス部において周波数偏差を等化して、データ変調の間の状態遷移におけるひずみを回避することが可能となる。
【００５８】
デジタル／アナログ変換器の利得が、自動的に較正される場合には、シンセサイザをデータ変調モードにおくことが可能である。これを行うために、変調マルチプレクサ２７は、基準発振器２からの基準信号により供給されたクロック信号によってクロック制御されるガウス型デジタル・フィルタ３０に接続されるように制御される。ガウス型フィルタは、データ信号Ｔｘ３１を成形して、例えば送信すべきデータに応じて、２ＭＨｚまでの周波数で経時的に状態を変化させることが可能な一連の２進コマンド・ワードを供給する。その結果、デジタル／アナログ変換器は、少なくとも１Ｍビット／秒の最大変調ビットストリーム・レートに従うのに十分な速さのものでなければならず、これは最大で２Ｍビット／秒までであってよい。
【００５９】
電圧制御発振器１０により生成された高周波信号の周波数の値は、１／２分周器８の出力で周波数変調データを含む、高周波出力信号ＳOUTの周波数の２倍であることに留意すべきである。その結果、高周波出力信号ＳOUTにおいて所望の周波数を得るためには、最大変調周波数偏差または偏移Δｆと搬送周波数ｆ0との２倍が供給されなければならない。選択された送信チャネルの搬送周波数は、出力信号ＳOUTにおいては、この搬送周波数付近で少なくとも１ＭＨｚの周波数の周波数変調データと共に、２．４５ＧＨｚ付近の値を有し得る。
【００６０】
高周波アクセスによる変調周波数偏差が、較正動作前の第１の位相ロック・ループによる変調周波数偏差と同一でない場合には、これにより、周波数シンセサイザの出力信号においていくつかのひずみまたは切替遅延がもたらされる。シンセサイザの変調帯域の全周波数範囲にわたる変調の際にほぼ一定の周波数偏差を得るためには、デジタル／アナログ変換器は、較正されなければならない。
【００６１】
未較正の周波数シンセサイザの第１の位相ロック・ループと高周波アクセス部との間の周波数偏差偏移を提示するために、変調データのスペクトルである図３ａおよび図３ｂを参照とする。これらの図３ａおよび図３ｂは、第１の位相ロック・ループの第１の伝達関数Ｈ1と、高周波アクセス部の伝達関数Ｈ2とを示す。これらの伝達関数は、例えば入力信号により分周された周波数偏差についてｄＢなどで表されてよい。２つの伝達関数の振幅は、高周波アクセス部および第１の位相ロック・ループを較正するために等化されなければならない。
【００６２】
ハッチングを施した部分で分かるように、第１の伝達関数Ｈ1は、第１のループ・フィルタが例えば１００ｋＨｚのオーダの遮断周波数を有する、低周波変調帯域（ＢＷPLL）を範囲に含む。しかし、第２の伝達関数Ｈ2は、ｆm（１ＭＨｚ）により規定される最大変調周波数を超え得る帯域を範囲に含む。この周波数シンセサイザは、少なくとも１ＭＨｚまでの変調帯域（ＢＷmod）を有するように較正されなければならない。
【００６３】
第１の伝達関数Ｈ1の最大振幅は、第２の伝達関数Ｈ2の最大振幅を下回ることが示されている。振幅偏移ΔＨは、一定の変調帯域ＢＷmod全体にわたって最大振幅を得るように補正されなければならない。電圧制御発振器は、２つの伝達関数を重畳し、図３ｂにおいて図示されるように２つの関数の加算を実行する。
【００６４】
さらに、図４ａ〜図４ｃは、較正されたまたは未較正の周波数シンセサイザからの出力信号ＳOUTにおけるデータ変調に対応する、選択された搬送周波数に対する経時的な周波数変化のグラフを示す。データ変調は、第１の位相ロック・ループおよび高周波アクセス部により、電圧制御発振器を介して組み合わされる。
【００６５】
変調状態“１”は、出力信号ＳOUTにおいて搬送周波数ｆ0と最大変調周波数偏差または偏移Δｆとを加算することにより規定され、これはｆ0＋Δｆをもたらす。この状態“１”は、ワードＭａｘに相当するコマンド・ワードにより、デジタル／アナログ変換器およびシグマ・デルタ変調器にもたらされ得る。
【００６６】
変調状態“０”は、出力信号ＳOUTにおいて搬送周波数ｆ0から最大変調周波数偏差または偏移Δｆを減算することにより規定され、これはｆ0−Δｆをもたらす。この状態“０”は、ワードＭｉｎに相当するコマンド・ワードにより、デジタル／アナログ変換器およびシグマ・デルタ変調器にもたらされ得る。
【００６７】
第２の伝達関数の最大振幅が、図３ａおよび図３ｂに示されるように、第１の伝達関数の最大振幅を上回る場合には、図４ａに図示されるように、高周波遷移が、低周波遷移に対して強調される。したがって、デジタル／アナログ変換器における利得が過剰に高くなる。最大変調状態変化周波数は、１／Ｔｃとして規定される。
【００６８】
対照的に、第１の位相ロック・ループの最大振幅が、高周波アクセス部の最大振幅を上回る場合には、図４ｂに図示されるように、状態遷移は、比較的遅い。したがって、デジタル／アナログ変換器における利得が不十分になる。
【００６９】
図２ａ〜図２ｆを参照して以下に説明されるように、デジタル／アナログ変換器の利得が較正されると、図４ｃに図示されるように、変調帯域全体にわたって出力信号においてひずみまたは切替遅延は見られない。
【００７０】
当然ながら、図４ａ〜図４ｃの代わりに、第１のループと、デジタル／アナログ変換器を有する高周波アクセス部との間の未較正状態を示すために眼形グラフを示すことが可能であった。較正が実施されると、このグラフはこの眼の孔の最大化状態を呈し、図４ａまたは図４ｂによる未較正では、グラフの一方の軸または他方の軸に沿って平坦化した眼形状を呈する。
【００７１】
図２ａ〜図２ｆを参照して、第１の低周波位相ロック・ループと組み合わされたデジタル／アナログ変換器２０により変調されるデータのスペクトル振幅レベルを等化するための、周波数シンセサイザ１の自己較正方法の全ての段階またはステップが、示される。これらの各図においては、停止状態またはオフに切り替えられたシンセサイザの種々のパーツが、点線によって示されることに留意すべきである。したがって、実際のデータ変調段階までのデジタル／アナログ変換器の自動的な較正のための種々の段階の理解がより容易である。周波数シンセサイザ１の全ての要素は、図１を参照として既に説明されているため、さらに詳細には説明しない。
【００７２】
図２ａは、周波数シンセサイザ１のための自己較正方法の第１の段階またはステップを示す。この第１の段階においては、第１の位相ロック・ループは、選択された送信チャネルの搬送周波数ｆ0にロックされなければならない。
【００７３】
変調マルチプレクサ２７は、２進コマンド・ワード０を供給して搬送周波数ｆ0を表すように、制御される。この２進ワード０は、デジタル／アナログ変換器２０に、ならびにマルチプレクサ３７および加算器１２を介してシグマ・デルタ変調器１１に供給される。さらに、シグマ・デルタ変調器は、第１の位相ロック・ループにより合成されるべき搬送周波数ｆ0を規定することが可能となるように、周波数レジスタ３４からもたらされる周波数ワードを受ける。
【００７４】
第１の段階においては、第１の電荷ポンプ４が、オンに切り替えられ、第２の電荷ポンプ１４が、切り離される。さらに、第１のマルチプレクサ７が、単位電圧フォロワ６の出力を電圧制御発振器のメイン・バラクタの第１の入力に接続するように、制御される。この態様において、第１のループ・フィルタ５に蓄えられた電圧が、電圧フォロワ６を介して送出されて、第１の制御電圧信号ＫＶＣＯを供給する。
【００７５】
第２のマルチプレクサ１７は、ローパス・アンチエイリアシング・フィルタ２５の出力を電圧制御発振器１０の第２の変調入力に接続するように、制御される。したがって、デジタル／アナログ変換器２０は、ローパス・フィルタおよび第２のマルチプレクサ１７を介して、レベルがコマンド・ワードｃｏｍに応じて決定される、この場合は２進ワード０である第２の制御電圧信号を供給する。この２進ワード０では、前記変換器の第１の基本出力電圧のレベルは、前記変換器の利得における変化と共には変化しない。
【００７６】
第１の位相ロック・ループの遮断周波数が低い場合には、第１の低周波ループにより、例えば１または２Ｍビット／秒のデータ周波数変調を行うことは不可能であることに、注意されたい。さらに、これは、基準発振器の基準周波数が１６から２６ＭＨｚの間であり、十分な速度のループを得るためには１５０ＭＨｚのオーダの周波数を有することが必要となることにも起因する。しかし、１５０ＭＨｚの基準周波数では、周波数シンセサイザの電力消費量を低減させることは不可能であり、消費量の削減が必要となるおそれがある。
【００７７】
遮断周波数が、この低周波位相ロック・ループにおいてそれほどに低く設定されるとすれば、これは、主に、シグマ・デルタ変調器により生成されるノイズに起因し、このノイズは、除去されなければならない。しかし、１００ｋＨｚのオーダの遮断周波数では、周波数シンセサイザは、１６ＭＨｚの基準周波数でほぼ１／１０倍の速度となる。
【００７８】
出力信号ＳOUTにて１ＭＨｚの周波数で周波数データを変調することを希望する場合には、帯域幅は、第１の電荷ポンプの後で１ＭＨｚに増大されなければならない。低周波ループのこの高速性は、このような低い周波数では、水晶発振器では期待されない。したがって、高周波遷移のために、電圧制御発振器に対して高周波アクセス部がさらに使用される。周波数変調のための周波数差が、第１の位相ロック・ループによって制御され、小さな電圧偏差により、大きな周波数差がもたらされる。したがって、デジタル／アナログ変換器は、第１のループにおいておよび高周波アクセス部によって変調されるデータのスペクトル振幅レベルを等化するために、正確な利得を与えられなければならず、このことは、特に図２ｂから図２ｅを参照として、以下において説明される。
【００７９】
デジタル／アナログ変換器を介する高周波アクセスにより、前記変換器は、より正確な第１の低周波ループとの組合せにおいて、周波数変調に高い状態遷移を注入することが可能となる。変調データがある状態から別の状態に高速で移る場合に、デジタル／アナログ変換器が較正されると、デジタル／アナログ変換器により、出力信号においてひずみまたは遅延は観察されず、これは望ましい。
【００８０】
ロック検出器１３によるロック検出は、選択された搬送周波数に第１の位相ロック・ループがロックされる時点を判定することが可能である。検出されると、これは、図２ｂに図示される自己較正方法の第２の段階に進められ得る。しかし、先に示したように、このタイプの位相ロック・ループのロック時間は、一般的に知られており、自己較正方法の第１の段階から第２の段階に自動的に進むように設定され得る、またはプログラムされ得る。
【００８１】
図２ｂは、周波数シンセサイザ１の自己較正方法の第２の段階またはステップを示す。この第２の段階においては、第１の電荷ポンプ４は、第１の位相ロック・ループを開くために切り離されなければならず、第２の電荷ポンプ１４は、第２のループ・フィルタ１５により第２の位相ロック・ループを形成するためにオンに切り替えられなければならない。この第２の段階においては、比較器２１および制御ロジック２２は、切り離されてよい。
【００８２】
さらに、この方法の第２の段階においては、若干の一定電圧誤差が第１のループ・フィルタ５内に依然として蓄えられたままである場合があり、これはその後のデジタル／アナログ変換器の較正誤差をもたらし得るため、第１の電荷ポンプ４を急に切り離ししないように注意を払わなければならない。その結果、このような誤差を回避するように、第１の電荷ポンプを漸次的にオフに切り替えることが好ましい。電荷ポンプをオフに切り替えるためには、約６０サイクルが必要である。そのため、第１の位相ロック・ループの帯域幅は、準定常状態プロセスにおいて０Ｈｚとなるまで漸進的におよび継続的に低減される。
【００８３】
この第２の段階においては、選択された搬送周波数を表す、第１のループ・フィルタ５内に蓄えられた電圧が、単位電圧フォロワ６および第１のマルチプレクサ７を経由して、第１の制御電圧信号ＫＶＣＯとして、電圧制御発振器の第１の入力に送出される。この蓄積電圧が、第１の制御電圧信号ＫＶＣＯに相当する。先に示されたように、電圧フォロワは、第１のループ・フィルタ５の端子間における一定の電圧を維持するために、電圧制御発振器における電流損失を補償することが可能である。
【００８４】
第２のマルチプレクサ１７は、第２の位相ロック・ループを閉じるために電圧制御発振器の第２の入力に第２のループ・フィルタ１５を接続するように、制御される。第２の位相ロック・ループは、第２の段階において、第１のシンセサイザの出力周波数ｆ0＋Δｆでロックされなければならず、これは、最大変調周波数偏差または偏差Δｆに搬送周波数ｆ0を加算したものに一致しなければならない。第２のループ・ロック動作の期間は、４０μｓのオーダであってよい。これを行うために、変調マルチプレクサ２７は、第２の段階においては停止状態になされるデジタル／アナログ変換器２０に、特にシグマ・デルタ変調器１１に、２進ワードＭａｘを供給するように、制御されなければならない。
【００８５】
第２のループ・フィルタ１５に蓄えられた電圧は、第３の制御電圧信号として、第２の電圧レベルにある電圧制御発振器１０の第２の入力に供給される。第２のフィルタ１５に蓄えられたこの電圧により、デジタル／アナログ変換器２０は、第３の段階において自動的に較正されることが可能になる。
【００８６】
図２ｃは、周波数シンセサイザ１の自己較正方法の第３の段階またはステップを示す。この第３の段階においては、第１の電荷ポンプ４は、切り離されたままであり、第２の電荷ポンプ１４は、較正電圧が第２のループ・フィルタ１５内に蓄えられた状態を保ちつつ、切り離される。第２のループ・フィルタ内のこの較正電圧は、電圧制御発振器１０の第２の入力との連携において低いリーク電流が観察され得るとしても、変換器の較正ステップ全体の間、ほぼ一定に留まる。較正期間は、約４μｓであってよく、これは、第２のループのロック期間の１／１０の長さとなる。
【００８７】
この第３の段階においては、比較器２１、制御ロジック２２、およびデジタル／アナログ変換器は、作動している。したがって、作動中の電圧比較器２１は、受けた２進ワードＭａｘを有する変換器２０の出力電圧を、第２のループ・フィルタ１５内に蓄えられた電圧と比較する。電圧比較器２１は、制御ロジック２２に作用する。この制御ロジックは、２進ワードの利得を供給し、これは、変換器２０の出力電圧が第２の電圧レベルの第２のループ・フィルタ１５内に蓄えられた電圧と同一になるまで、変換器の利得を較正する。
【００８８】
デジタル／アナログ変換器の較正動作の間に、複数の電圧ジャンプが、前記変換器の利得を適合化する２進ワードの変化により、変換器出力中に観察される。例えば、変換器２０に対して見越した利得が得られるまでに、５つの測定が、比較器２１および制御ロジック２２によって実行されてよい。このために、二分法マッチング・アルゴリズムが使用されてよい。
【００８９】
デジタル／アナログ変換器２０の出力での第１の電圧レベルと第２の電圧レベルとの間の電圧偏差または偏移は、第１の位相ロック・ループに対して較正されるべき最大変調周波数偏差または偏移Δｆを表す。
【００９０】
図２ｄは、周波数シンセサイザ１のための自己較正方法の第４の段階またはステップを示す。この第４の段階は、周波数シンセサイザを較正するためには必ずしも必要ではない。しかし、第４の段階により、周波数シンセサイザをより良好に直線化することが可能となる。この第４の段階においては、比較器２１および制御ロジック２２も切り離されてよい。
【００９１】
第４の段階においては、第１の電荷ポンプ４は、切り離しされたままとなって、第１の位相ロック・ループを開状態にし、第２の電荷ポンプ１４は、再度オンに切り替えられて、第２のループ・フィルタ１５と共に第２の位相ロック・ループを形成する。この第２の位相ロック・ループは、この場合には、第２のシンセサイザ出力周波数ｆ0−Δｆにロックされなければならず、これは、搬送周波数ｆ0から最大変調周波数偏差または偏移Δｆを減算したものに一致しなければならない。これを行うために、変調マルチプレクサ２７は、この第４の段階においては停止状態になされるデジタル／アナログ変換器２０に、特にシグマ・デルタ変調器１１に、２進ワードＭｉｎを供給するように、制御されなければならない。したがって、第２のループ・フィルタ１５内に蓄えられた新規の電圧が、この場合には第３の電圧レベルにある。
【００９２】
図２ｅは、周波数シンセサイザ１の自己較正方法の第５の段階を示す。この第５の段階においては、第１の電荷ポンプ４は、切り離しされたままであり、第２の電荷ポンプ１４は、新規の較正電圧が第３の電圧レベルで第２のループ・フィルタ１５内に蓄えられた状態を保ちつつ、再度切り離しをされる。第２のループ・フィルタ内のこの較正電圧は、電圧制御発振器１０の第２の入力との連携において低いリーク電流が観察され得るとしても、変換器の較正ステップ全体の間、ほぼ一定に留まる。
【００９３】
この第５の段階においては、比較器２１、制御ロジック２２、およびデジタル／アナログ変換器は、作動している。したがって、電圧比較器２１は、第２のループ・フィルタ１５内に蓄えられた電圧を、受けた２進ワードＭｉｎを有するデジタル／アナログ変換器２０の出力電圧と比較する。電圧比較器２１の出力は、変換器の出力電圧と第２のループ・フィルタ１５内に蓄えられた電圧とを同一にするように、変換器２０の利得を適合化するように、制御ロジック２２に作用する。変換器の利得のこの新規のマッチングにより、周波数シンセサイザにおけるいくつかの非直線性欠陥を取り除くことが可能となる。
【００９４】
最後に、図２ｆは、周波数シンセサイザ１が較正され次第の、前記周波数シンセサイザのための自己較正方法の最終時の変調段階を示す。
【００９５】
この変調段階においては、第２の電荷ポンプ１４は、切り離しされ、第１の電荷ポンプ４は、再度オンに切り替えられる。しかし、この変調段階においては、単位電圧フォロワ６は、切り離しをされなければならない。その結果、第１のマルチプレクサ７は、第１のループ・フィルタ５を電圧制御発振器１０の第１の入力に直接接続するように、制御される。
【００９６】
高周波アクセスに次いで、第２のマルチプレクサ１７が、折り返し防止ローパス・フィルタ２５を電圧制御発振器１０の第２の入力に直接接続するように、制御される。第２の制御電圧信号ＫＶＣＯ＿ｍｏｄは、デジタル／アナログ変換器２０によって供給され得る。
【００９７】
この場合、変調マルチプレクサ２７は、高周波出力信号ＳOUTにおいて変調されることとなるデータＴｘ３１にもとづき、ガウス型デジタル・フィルタ３０からもたらされる一連のコマンド・ワードを出力にて供給するように、制御される。この一連のコマンド・ワードは、変換器２０へ、ならびにマルチプレクサ３７および加算器１２を介してシグマ・デルタ変調器１１への両方に、供給される。変換器２０の利得は較正されるため、第１の位相ロック・ループを高周波アクセス部と組み合わせることによって、いかなるひずみまたはデータ変調切替遅延を伴うことなく、高周波信号を得ることが可能となる。
【００９８】
提示した説明から、当業者は、特許請求の範囲により規定される本発明の範囲から逸脱することなく、シンセサイザの自己較正方法および、前記方法を実施するためのシンセサイザのいくつかの変形形態を案出することが可能であろう。接続手段においては、電荷ポンプをスイッチと置き換えることが可能であるが、電荷ポンプの構造は、スイッチの構造よりも比較的単純であり容易である。電圧制御発振器の２つの入力の感度は、変更されてよい。２つ以上のデジタル／アナログ変換器が、較正され、電圧制御発振器の第２の入力に接続されてよい。基準発振器の周波数は、変更されてよい、または適合化されてよい。最後に、電圧制御発振器は、逆位相の２つの高周波信号を出力にて生成することが可能である。
【符号の説明】
【００９９】
１ 周波数シンセサイザ； ２ 基準発振器； ３ 位相比較器；
４ 第１の電荷ポンプ； ５ 第１のローパス・ループ・フィルタ；
６ 単位電圧フォロワ； ７ 第１のマルチプレクサ； ８ １／２分周器；
９ マルチモード分周器カウンタ； １０ 電圧制御発振器；
１１ シグマ・デルタ変調器； １２ 加算器； １３ ロック検出器；
１４ 第２の電荷ポンプ； １５ 第２のローパス・ループ・フィルタ；
１７ 第２のマルチプレクサ； ２０ デジタル／アナログ変換器；
２１ 電圧比較器； ２２ 制御ロジック；
２５ ローパス・アンチエイリアシング・フィルタ； ２７ 変調マルチプレクサ；
３０ ガウス型デジタル・フィルタ； ３１ データ信号Ｔｘ； ３２ 周波数偏移；
３３ モードＴｘ； ３４ 周波数レジスタ； ３７ 第３のマルチプレクサ。
【特許請求の範囲】
【請求項１】
データ送信用に２点周波数変調を行い得る周波数シンセサイザ（１）のための自己較正方法であって、前記周波数シンセサイザには、
第１の低周波位相ロック・ループであって、基準発振器（２）、前記基準発振器に接続される位相比較器（３）、第１のローパス・ループ・フィルタ（５）、前記第１のローパス・フィルタを介して第１の制御電圧信号（ＫＶＣＯ）を受けるために、この第１の低周波ループにおける第１の感度を有する第１のバラクタの第１の入力を介して接続される電圧制御発振器（１０）、および、前記電圧制御発振器により生成される高周波信号にもとづいて高周波出力信号（ＳOUT）を分周するように変調器（１１）によって制御されて、前記位相比較器において前記基準発振器の基準信号と比較するために分周信号を供給するマルチモード・カウンタ／分周器（９）が設けられている、第１の低周波位相ロック・ループと、
高周波データ変調のために、前記電圧制御発振器（１０）の第２の感度を有する第２のバラクタの第２の入力に第２の制御電圧信号（ＫＶＣＯ＿ｍｏｄ）を供給するためのデジタル／アナログ変換器（２０）が中に配置される高周波アクセス部であって、前記第２の感度は、前記第１の感度よりも複数桁の規模で下回り、前記第２のバラクタは、前記第１のバラクタとは無関係である、高周波アクセス部と
が備えられており、
自己較正方法は、
ａ）第１の段階において、前記シンセサイザの出力にて決められた搬送周波数（ｆ0）を有する送信チャネルに前記第１のローパス位相ロック・ループをロックし、前記電圧制御発振器に対して第２の制御電圧信号を第１の基本電圧レベルにて生成するために、前記決められた搬送周波数に対応する第１のコマンド・ワード（０、ｃｏｍ）を前記高周波アクセス部の前記変換器に供給するステップと、
ｂ）第２の段階において、前記電圧制御発振器の前記第１の入力に対する前記決められた搬送周波数に対応する第１の制御電圧信号を前記第１のループ・フィルタによって保ちつつ、前記第１の位相ロック・ループを開き、前記第１のループの前記位相比較器（３）と電圧制御発振器の前記第２の入力との間に接続された前記高周波アクセス部に第２のローパス・ループ・フィルタ（１５）を備える第２の位相ロック・ループを、最大変調周波数偏移に加算された前記搬送周波数に等しい第１の出力周波数（ｆ0＋Δｆ）でロックし、前記第１の出力周波数（ｆ0＋Δｆ）を表す第２のコマンド・ワード（Ｍａｘ、ｃｏｍ）を前記デジタル／アナログ変換器に供給するステップと、
ｃ）第３の段階において、前記電圧制御発振器の前記第２の入力に対する前記第１の出力周波数（ｆ0＋Δｆ）に対応する第２の制御電圧信号を前記第２のループ・フィルタによって保ちつつ、前記第２の位相ロック・ループを開き、前記変換器の出力電圧を前記第２のループ・フィルタ内に蓄えられた電圧と比較して、前記変換器の出力電圧が第２の電圧レベルの前記第２のフィルタ内に蓄えられた前記電圧と均等になるように、前記変換器の利得を自動的に較正し、前記第１の基本電圧レベルとの前記第２の電圧レベルの偏移が、最大等化変調周波数偏移を規定するステップと、
ｄ）変調段階において、前記第１の位相ロック・ループを閉じ、前記較正されたデジタル／アナログ変換器および前記第１の位相ロック・ループの前記変調器に遅延することなく供給される一連のコマンド・ワード（３０、３１）を使用する前記電圧制御発振器によって２点データ変調を行うために、前記変換器の出力を前記電圧制御発振器の前記第２の入力に接続するステップと
を含むことを特徴とする、自己較正方法。
【請求項２】
前記ステップｃ）と前記ステップｄ）との間に、
第４の段階において、前記第２の位相ロック・ループを閉じ、前記搬送周波数から前記最大変調周波数偏差を減算した結果である第２の出力周波数（ｆ0−Δｆ）に前記第２の位相ロック・ループをロックし、前記デジタル／アナログ変換器（２０）に第３のコマンド・ワード（Ｍｉｎ、ｃｏｍ）を供給して前記第２の出力周波数を表すようにするステップと、
第５の段階において、前記電圧制御発振器の前記第２の入力に対する前記第２の出力周波数（ｆ0−Δｆ）に対応する第２の制御電圧信号を前記第２のループ・フィルタによって保ちつつ、前記第２の位相ロック・ループを開き、前記変換器の出力電圧を前記第２のループ・フィルタ内に蓄えられた電圧と比較して、前記変換器の出力電圧が第３の電圧レベルの前記第２のフィルタ内に蓄えられた電圧と均等になるように前記変換器の利得を自動的に較正し、前記第１の基本電圧レベルとの前記第３の電圧レベルの偏移が、最大等化変調周波数偏移を規定するステップと、
を含むことを特徴とする、請求項１に記載の自己較正方法。
【請求項３】
前記第１の位相ロック・ループは、前記位相比較器（３）と前記第１のループ・フィルタ（５）との間に第１の電荷ポンプ（４）を備え、前記第２の位相ロック・ループは、前記位相比較器（３）と第２のループ・フィルタ（１５）との間に第２の電荷ポンプ（１４）を備える、請求項１または２のいずれかに記載の自己較正方法において、
前記第１の位相ロック・ループは、前記第１の電荷ポンプにより開かれまたは閉じられ、前記第２の位相ロック・ループは、前記第２の電荷ポンプにより開かれまたは閉じられ、開段階の間には、前記第１の電荷ポンプおよび／または前記第２の電荷ポンプは、漸次的に、特に６０サイクルの後に切り離しをされ、前記第１のおよび／または第２の位相ロック・ループの帯域幅が、前記第１のフィルタおよび／または前記第２のフィルタにおける一定電圧を明確なレベルに維持するために、０Ｈｚまで漸次的におよび継続的に低減されることを特徴とする、自己較正方法。
【請求項４】
前記第１から第５の段階において、前記第１の制御電圧信号は、前記電圧制御発振器の前記第１のバラクタにおいてリーク電流を補償するために、入力にて前記第１のループ・フィルタに接続された単位電圧フォロワ（６）によって供給されることを特徴とする、請求項１〜３のいずれかに記載の自己較正方法。
【請求項５】
第１のマルチプレクサ（７）が、前記電圧制御発振器（１０）の前記第１の入力と前記第１のループ・フィルタ（５）の出力と前記単位電圧フォロワ（６）との間に配置される、請求項４に記載の自己較正方法において、
前記第１から第５の段階において、前記第１のマルチプレクサ（７）は、前記電圧フォロワを前記電圧制御発振器の前記第１の入力に接続するように制御される一方で、前記変調段階においては、前記第１のマルチプレクサは、前記第１のローパス・フィルタを前記電圧制御発振器の前記第１の入力に接続するように制御されることを特徴とする、自己較正方法。
【請求項６】
第２のマルチプレクサ（１７）が、前記電圧制御発振器の前記第２の入力と、前記第２のループ・フィルタ（１５）の前記出力と、前記デジタル／アナログ変換器（２０）に接続されたローパス・アンチエイリアシング・フィルタ（２５）との間に配置される、請求項１〜５のいずれかに記載の自己較正方法において、
前記第１の段階および前記変調段階において、前記第２のマルチプレクサ（１７）は、前記デジタル／アナログ変換器（２０）の出力からもたらされる前記第２の制御電圧信号を直接供給するために、前記アンチエイリアシング・フィルタ（２５）に前記電圧制御発振器の前記第２の入力を接続するように制御され、前記第２から第５の段階において、前記第２のマルチプレクサは、第３の制御電圧信号を受けるために、前記電圧制御発振器の前記第２の入力を前記第２のループ・フィルタに接続するように制御されることを特徴とする、自己較正方法。
【請求項７】
前記デジタル／アナログ変換器の較正ステップは、前記シンセサイザがオンに切り替えられ次第、または各プログラムされた作動期間の終了時にシンセサイザ作動モードになり次第、実施され、出力にて比較器（２１）に接続された制御ロジック（２２）が、５ビットのワードなどの２進ワードにより前記変換器の利得を適合化することを特徴とする、請求項１〜６のいずれかに記載の自己較正方法。
【請求項８】
データ送信のために２点周波数変調を行うことが可能な、請求項１〜７のいずれかに記載の前記自己較正方法を実施するための周波数シンセサイザ（１）であって、
基準発振器（２）、前記基準発振器に接続される位相比較器（３）、第１の電荷ポンプ（４）を介して前記位相比較器に接続される第１のローパス・ループ・フィルタ（５）、前記第１のローパス・フィルタを介して第１の制御電圧信号（ＫＶＣＯ）を受けるために、前記第１の低周波ループにおける第１の感度を有する第１のバラクタの第１の入力を介して接続される電圧制御発振器（１０）、および、前記電圧制御発振器により生成される高周波信号にもとづいて高周波出力信号（ＳOUT）を分周するように変調器（１１）によって制御されて、前記位相比較器において前記基準発振器の基準信号と比較するために分周信号を供給するマルチモード・カウンタ／分周器（９）が内に配置される、第１の低周波位相ロック・ループと、
高周波データ変調のために、前記電圧制御発振器（１０）の第２の感度を有する第２のバラクタの第２の入力に第２の制御電圧信号（ＫＶＣＯ＿ｍｏｄ）を供給するためのデジタル／アナログ変換器（２０）を含む高周波アクセス部であって、前記第２の感度は、前記第１の感度よりも複数桁の規模で下回り、前記第２のバラクタは、前記第１のバラクタとは無関係である、高周波アクセス部と
を備える周波数シンセサイザ（１）において、
この周波数シンセサイザ（１）は、デジタル／アナログ変換器の較正動作を行うための第２の低周波位相ロック・ループを形成するために、第２の電荷ポンプ（１４）を介して前記第１のループの前記位相比較器（３）と前記電圧制御発振器（１０）の前記第２の入力との間に接続させることが可能な第２のループ・フィルタ（１５）を前記高周波アクセス部に備え、前記高周波アクセス部は、前記第２の位相ロック・ループを決められた出力周波数にロックした後に、前記デジタル／アナログ変換器（２０）から直接もたらされる出力電圧を、前記第２のループ・フィルタ内に蓄えられた電圧と比較して、それにより前記デジタル／アナログ変換器の利得を自動的に調節するために、電圧比較器（２１）を備える
ことを特徴とする、周波数シンセサイザ（１）。
【請求項９】
前記電圧比較器（２１）から出力信号を受け、前記デジタル／アナログ変換器（２０）の利得を調節するために５ビットのワードであることが可能な２進ワードを供給するための制御ロジック（２２）を前記高周波アクセス部に備えることを特徴とする、請求項８に記載の周波数シンセサイザ（１）。
【請求項１０】
前記周波数シンセサイザ（１）は、前記第１の位相ロック・ループ内に単位電圧フォロワ（６）を備え、前記単位電圧フォロワ（６）の１つの入力が、前記第１のループ・フィルタの１つの出力に接続され、前記電圧制御発振器の第１の入力には、前記電圧フォロワの１つの出力を接続させることが可能であり、前記単位電圧フォロワは、前記電圧制御発振器のバラクタにおける任意のリーク電流を補償するために設けられることを特徴とする、請求項８または９に記載の周波数シンセサイザ（１）。
【請求項１１】
前記周波数シンセサイザ（１）は、前記電圧制御発振器（１０）の前記第１の入力と前記第１のループ・フィルタ（５）の前記出力と前記単位電圧フォロワ（６）との間に配置された第１のマルチプレクサ（７）を備え、前記第１のマルチプレクサは、前記電圧フォロワまたは前記第１のループ・フィルタを前記電圧制御発振器の前記第１の入力に接続するように制御されることを特徴とする、請求項１０に記載の周波数シンセサイザ（１）。
【請求項１２】
前記周波数シンセサイザ（１）は、前記第１の入力の前記第１の感度の約１／１００、特に約４ＭＨｚ／Ｖである第２の感度を有する、前記電圧制御発振器（１０）の前記第２の入力と、前記第２のループ・フィルタ（１５）の１つの出力と、前記デジタル／アナログ変換器（２０）に接続されるローパス・アンチエイリアシング・フィルタ（２５）との間に配置される、第２のマルチプレクサ（１７）を備え、前記第２のマルチプレクサは、前記アンチエイリアシング・フィルタまたは前記第２のループ・フィルタを前記電圧制御発振器の前記第２の入力に接続するように制御されることを特徴とする、請求項８〜１１のいずれかに記載の周波数シンセサイザ（１）。
【請求項１３】
前記第１の位相ロック・ループは、第１の差動電荷ポンプ、第１の差動ループ・フィルタ、および差動電圧フォロワから形成される差動構造を備え、それにより前記差動電圧フォロワの出力または前記第１のループ・フィルタの出力のいずれかを前記電圧制御発振器の第１の差動入力に接続することを特徴とする、請求項８および１０のいずれかに記載の周波数シンセサイザ（１）。
【請求項１４】
前記第２の位相ロック・ループは、第２の差動電荷ポンプおよび第２の差動ループ・フィルタから形成される差動構造を備え、前記第２のループ・フィルタの出力は、前記第２の位相ロック・ループが閉じられる場合に、前記電圧制御発振器の第２の差動入力に接続させるためのものであることを特徴とする、請求項８に記載の周波数シンセサイザ（１）。
【請求項１５】
前記周波数シンセサイザ（１）は、前記第１または第２の位相ロック・ループの前記マルチモード・カウンタ／分周器を制御するために、少なくとも１つの変調周波数コマンド・ワードを前記デジタル／アナログ変換器（２０）およびシグマ・デルタ変調器に供給するための変調マルチプレクサ（２７）を備え、前記デジタル／アナログ変換器（２０）は、スイッチト電流源および能動ポリマー抵抗負荷装置ＯＴＡから形成されることを特徴とする、請求項８〜１４のいずれかに記載の周波数シンセサイザ（１）。
【請求項１】
データ送信用に２点周波数変調を行い得る周波数シンセサイザ（１）のための自己較正方法であって、前記周波数シンセサイザには、
第１の低周波位相ロック・ループであって、基準発振器（２）、前記基準発振器に接続される位相比較器（３）、第１のローパス・ループ・フィルタ（５）、前記第１のローパス・フィルタを介して第１の制御電圧信号（ＫＶＣＯ）を受けるために、この第１の低周波ループにおける第１の感度を有する第１のバラクタの第１の入力を介して接続される電圧制御発振器（１０）、および、前記電圧制御発振器により生成される高周波信号にもとづいて高周波出力信号（ＳOUT）を分周するように変調器（１１）によって制御されて、前記位相比較器において前記基準発振器の基準信号と比較するために分周信号を供給するマルチモード・カウンタ／分周器（９）が設けられている、第１の低周波位相ロック・ループと、
高周波データ変調のために、前記電圧制御発振器（１０）の第２の感度を有する第２のバラクタの第２の入力に第２の制御電圧信号（ＫＶＣＯ＿ｍｏｄ）を供給するためのデジタル／アナログ変換器（２０）が中に配置される高周波アクセス部であって、前記第２の感度は、前記第１の感度よりも複数桁の規模で下回り、前記第２のバラクタは、前記第１のバラクタとは無関係である、高周波アクセス部と
が備えられており、
自己較正方法は、
ａ）第１の段階において、前記シンセサイザの出力にて決められた搬送周波数（ｆ0）を有する送信チャネルに前記第１のローパス位相ロック・ループをロックし、前記電圧制御発振器に対して第２の制御電圧信号を第１の基本電圧レベルにて生成するために、前記決められた搬送周波数に対応する第１のコマンド・ワード（０、ｃｏｍ）を前記高周波アクセス部の前記変換器に供給するステップと、
ｂ）第２の段階において、前記電圧制御発振器の前記第１の入力に対する前記決められた搬送周波数に対応する第１の制御電圧信号を前記第１のループ・フィルタによって保ちつつ、前記第１の位相ロック・ループを開き、前記第１のループの前記位相比較器（３）と電圧制御発振器の前記第２の入力との間に接続された前記高周波アクセス部に第２のローパス・ループ・フィルタ（１５）を備える第２の位相ロック・ループを、最大変調周波数偏移に加算された前記搬送周波数に等しい第１の出力周波数（ｆ0＋Δｆ）でロックし、前記第１の出力周波数（ｆ0＋Δｆ）を表す第２のコマンド・ワード（Ｍａｘ、ｃｏｍ）を前記デジタル／アナログ変換器に供給するステップと、
ｃ）第３の段階において、前記電圧制御発振器の前記第２の入力に対する前記第１の出力周波数（ｆ0＋Δｆ）に対応する第２の制御電圧信号を前記第２のループ・フィルタによって保ちつつ、前記第２の位相ロック・ループを開き、前記変換器の出力電圧を前記第２のループ・フィルタ内に蓄えられた電圧と比較して、前記変換器の出力電圧が第２の電圧レベルの前記第２のフィルタ内に蓄えられた前記電圧と均等になるように、前記変換器の利得を自動的に較正し、前記第１の基本電圧レベルとの前記第２の電圧レベルの偏移が、最大等化変調周波数偏移を規定するステップと、
ｄ）変調段階において、前記第１の位相ロック・ループを閉じ、前記較正されたデジタル／アナログ変換器および前記第１の位相ロック・ループの前記変調器に遅延することなく供給される一連のコマンド・ワード（３０、３１）を使用する前記電圧制御発振器によって２点データ変調を行うために、前記変換器の出力を前記電圧制御発振器の前記第２の入力に接続するステップと
を含むことを特徴とする、自己較正方法。
【請求項２】
前記ステップｃ）と前記ステップｄ）との間に、
第４の段階において、前記第２の位相ロック・ループを閉じ、前記搬送周波数から前記最大変調周波数偏差を減算した結果である第２の出力周波数（ｆ0−Δｆ）に前記第２の位相ロック・ループをロックし、前記デジタル／アナログ変換器（２０）に第３のコマンド・ワード（Ｍｉｎ、ｃｏｍ）を供給して前記第２の出力周波数を表すようにするステップと、
第５の段階において、前記電圧制御発振器の前記第２の入力に対する前記第２の出力周波数（ｆ0−Δｆ）に対応する第２の制御電圧信号を前記第２のループ・フィルタによって保ちつつ、前記第２の位相ロック・ループを開き、前記変換器の出力電圧を前記第２のループ・フィルタ内に蓄えられた電圧と比較して、前記変換器の出力電圧が第３の電圧レベルの前記第２のフィルタ内に蓄えられた電圧と均等になるように前記変換器の利得を自動的に較正し、前記第１の基本電圧レベルとの前記第３の電圧レベルの偏移が、最大等化変調周波数偏移を規定するステップと、
を含むことを特徴とする、請求項１に記載の自己較正方法。
【請求項３】
前記第１の位相ロック・ループは、前記位相比較器（３）と前記第１のループ・フィルタ（５）との間に第１の電荷ポンプ（４）を備え、前記第２の位相ロック・ループは、前記位相比較器（３）と第２のループ・フィルタ（１５）との間に第２の電荷ポンプ（１４）を備える、請求項１または２のいずれかに記載の自己較正方法において、
前記第１の位相ロック・ループは、前記第１の電荷ポンプにより開かれまたは閉じられ、前記第２の位相ロック・ループは、前記第２の電荷ポンプにより開かれまたは閉じられ、開段階の間には、前記第１の電荷ポンプおよび／または前記第２の電荷ポンプは、漸次的に、特に６０サイクルの後に切り離しをされ、前記第１のおよび／または第２の位相ロック・ループの帯域幅が、前記第１のフィルタおよび／または前記第２のフィルタにおける一定電圧を明確なレベルに維持するために、０Ｈｚまで漸次的におよび継続的に低減されることを特徴とする、自己較正方法。
【請求項４】
前記第１から第５の段階において、前記第１の制御電圧信号は、前記電圧制御発振器の前記第１のバラクタにおいてリーク電流を補償するために、入力にて前記第１のループ・フィルタに接続された単位電圧フォロワ（６）によって供給されることを特徴とする、請求項１〜３のいずれかに記載の自己較正方法。
【請求項５】
第１のマルチプレクサ（７）が、前記電圧制御発振器（１０）の前記第１の入力と前記第１のループ・フィルタ（５）の出力と前記単位電圧フォロワ（６）との間に配置される、請求項４に記載の自己較正方法において、
前記第１から第５の段階において、前記第１のマルチプレクサ（７）は、前記電圧フォロワを前記電圧制御発振器の前記第１の入力に接続するように制御される一方で、前記変調段階においては、前記第１のマルチプレクサは、前記第１のローパス・フィルタを前記電圧制御発振器の前記第１の入力に接続するように制御されることを特徴とする、自己較正方法。
【請求項６】
第２のマルチプレクサ（１７）が、前記電圧制御発振器の前記第２の入力と、前記第２のループ・フィルタ（１５）の前記出力と、前記デジタル／アナログ変換器（２０）に接続されたローパス・アンチエイリアシング・フィルタ（２５）との間に配置される、請求項１〜５のいずれかに記載の自己較正方法において、
前記第１の段階および前記変調段階において、前記第２のマルチプレクサ（１７）は、前記デジタル／アナログ変換器（２０）の出力からもたらされる前記第２の制御電圧信号を直接供給するために、前記アンチエイリアシング・フィルタ（２５）に前記電圧制御発振器の前記第２の入力を接続するように制御され、前記第２から第５の段階において、前記第２のマルチプレクサは、第３の制御電圧信号を受けるために、前記電圧制御発振器の前記第２の入力を前記第２のループ・フィルタに接続するように制御されることを特徴とする、自己較正方法。
【請求項７】
前記デジタル／アナログ変換器の較正ステップは、前記シンセサイザがオンに切り替えられ次第、または各プログラムされた作動期間の終了時にシンセサイザ作動モードになり次第、実施され、出力にて比較器（２１）に接続された制御ロジック（２２）が、５ビットのワードなどの２進ワードにより前記変換器の利得を適合化することを特徴とする、請求項１〜６のいずれかに記載の自己較正方法。
【請求項８】
データ送信のために２点周波数変調を行うことが可能な、請求項１〜７のいずれかに記載の前記自己較正方法を実施するための周波数シンセサイザ（１）であって、
基準発振器（２）、前記基準発振器に接続される位相比較器（３）、第１の電荷ポンプ（４）を介して前記位相比較器に接続される第１のローパス・ループ・フィルタ（５）、前記第１のローパス・フィルタを介して第１の制御電圧信号（ＫＶＣＯ）を受けるために、前記第１の低周波ループにおける第１の感度を有する第１のバラクタの第１の入力を介して接続される電圧制御発振器（１０）、および、前記電圧制御発振器により生成される高周波信号にもとづいて高周波出力信号（ＳOUT）を分周するように変調器（１１）によって制御されて、前記位相比較器において前記基準発振器の基準信号と比較するために分周信号を供給するマルチモード・カウンタ／分周器（９）が内に配置される、第１の低周波位相ロック・ループと、
高周波データ変調のために、前記電圧制御発振器（１０）の第２の感度を有する第２のバラクタの第２の入力に第２の制御電圧信号（ＫＶＣＯ＿ｍｏｄ）を供給するためのデジタル／アナログ変換器（２０）を含む高周波アクセス部であって、前記第２の感度は、前記第１の感度よりも複数桁の規模で下回り、前記第２のバラクタは、前記第１のバラクタとは無関係である、高周波アクセス部と
を備える周波数シンセサイザ（１）において、
この周波数シンセサイザ（１）は、デジタル／アナログ変換器の較正動作を行うための第２の低周波位相ロック・ループを形成するために、第２の電荷ポンプ（１４）を介して前記第１のループの前記位相比較器（３）と前記電圧制御発振器（１０）の前記第２の入力との間に接続させることが可能な第２のループ・フィルタ（１５）を前記高周波アクセス部に備え、前記高周波アクセス部は、前記第２の位相ロック・ループを決められた出力周波数にロックした後に、前記デジタル／アナログ変換器（２０）から直接もたらされる出力電圧を、前記第２のループ・フィルタ内に蓄えられた電圧と比較して、それにより前記デジタル／アナログ変換器の利得を自動的に調節するために、電圧比較器（２１）を備える
ことを特徴とする、周波数シンセサイザ（１）。
【請求項９】
前記電圧比較器（２１）から出力信号を受け、前記デジタル／アナログ変換器（２０）の利得を調節するために５ビットのワードであることが可能な２進ワードを供給するための制御ロジック（２２）を前記高周波アクセス部に備えることを特徴とする、請求項８に記載の周波数シンセサイザ（１）。
【請求項１０】
前記周波数シンセサイザ（１）は、前記第１の位相ロック・ループ内に単位電圧フォロワ（６）を備え、前記単位電圧フォロワ（６）の１つの入力が、前記第１のループ・フィルタの１つの出力に接続され、前記電圧制御発振器の第１の入力には、前記電圧フォロワの１つの出力を接続させることが可能であり、前記単位電圧フォロワは、前記電圧制御発振器のバラクタにおける任意のリーク電流を補償するために設けられることを特徴とする、請求項８または９に記載の周波数シンセサイザ（１）。
【請求項１１】
前記周波数シンセサイザ（１）は、前記電圧制御発振器（１０）の前記第１の入力と前記第１のループ・フィルタ（５）の前記出力と前記単位電圧フォロワ（６）との間に配置された第１のマルチプレクサ（７）を備え、前記第１のマルチプレクサは、前記電圧フォロワまたは前記第１のループ・フィルタを前記電圧制御発振器の前記第１の入力に接続するように制御されることを特徴とする、請求項１０に記載の周波数シンセサイザ（１）。
【請求項１２】
前記周波数シンセサイザ（１）は、前記第１の入力の前記第１の感度の約１／１００、特に約４ＭＨｚ／Ｖである第２の感度を有する、前記電圧制御発振器（１０）の前記第２の入力と、前記第２のループ・フィルタ（１５）の１つの出力と、前記デジタル／アナログ変換器（２０）に接続されるローパス・アンチエイリアシング・フィルタ（２５）との間に配置される、第２のマルチプレクサ（１７）を備え、前記第２のマルチプレクサは、前記アンチエイリアシング・フィルタまたは前記第２のループ・フィルタを前記電圧制御発振器の前記第２の入力に接続するように制御されることを特徴とする、請求項８〜１１のいずれかに記載の周波数シンセサイザ（１）。
【請求項１３】
前記第１の位相ロック・ループは、第１の差動電荷ポンプ、第１の差動ループ・フィルタ、および差動電圧フォロワから形成される差動構造を備え、それにより前記差動電圧フォロワの出力または前記第１のループ・フィルタの出力のいずれかを前記電圧制御発振器の第１の差動入力に接続することを特徴とする、請求項８および１０のいずれかに記載の周波数シンセサイザ（１）。
【請求項１４】
前記第２の位相ロック・ループは、第２の差動電荷ポンプおよび第２の差動ループ・フィルタから形成される差動構造を備え、前記第２のループ・フィルタの出力は、前記第２の位相ロック・ループが閉じられる場合に、前記電圧制御発振器の第２の差動入力に接続させるためのものであることを特徴とする、請求項８に記載の周波数シンセサイザ（１）。
【請求項１５】
前記周波数シンセサイザ（１）は、前記第１または第２の位相ロック・ループの前記マルチモード・カウンタ／分周器を制御するために、少なくとも１つの変調周波数コマンド・ワードを前記デジタル／アナログ変換器（２０）およびシグマ・デルタ変調器に供給するための変調マルチプレクサ（２７）を備え、前記デジタル／アナログ変換器（２０）は、スイッチト電流源および能動ポリマー抵抗負荷装置ＯＴＡから形成されることを特徴とする、請求項８〜１４のいずれかに記載の周波数シンセサイザ（１）。
【図１】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図２ｄ】
【図２ｅ】
【図２ｆ】
【図３ａ】
【図３ｂ】
【図４ａ】
【図４ｂ】
【図４ｃ】
【図２ａ】
【図２ｂ】
【図２ｃ】
【図２ｄ】
【図２ｅ】
【図２ｆ】
【図３ａ】
【図３ｂ】
【図４ａ】
【図４ｂ】
【図４ｃ】
【公開番号】特開２０１０−９３８０８（Ｐ２０１０−９３８０８Ａ）
【公開日】平成２２年４月２２日（２０１０．４．２２）
【国際特許分類】
【外国語出願】
【出願番号】特願２００９−２３１３７０（Ｐ２００９−２３１３７０）
【出願日】平成２１年１０月５日（２００９．１０．５）
【出願人】（５０６４２５５３８）ザ・スウォッチ・グループ・リサーチ・アンド・ディベロップメント・リミテッド (46)
【Ｆターム（参考）】
【公開日】平成２２年４月２２日（２０１０．４．２２）
【国際特許分類】
【出願番号】特願２００９−２３１３７０（Ｐ２００９−２３１３７０）
【出願日】平成２１年１０月５日（２００９．１０．５）
【出願人】（５０６４２５５３８）ザ・スウォッチ・グループ・リサーチ・アンド・ディベロップメント・リミテッド (46)
【Ｆターム（参考）】
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