アナログ積分のためのデジタル補償を有するフェイズロックループ
フェイズロックループ(PLL)デバイスは、アナログ積分器によるアナログ電流信号の積分を少なくとも部分的に補償するために、デジタルループ信号を微分するように構成されたデジタル微分器を含む。デジタルアナログコンバータ(DAC)は、デジタル入力信号に基づいてアナログ電流信号を発生する電流源出力ステージを含む。アナログ積分器は、アナログ電流信号を積分して、電圧制御発振器(VCO)を制御するための電圧制御信号を発生する。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、一般にフェイズロックループに関し、特にアナログ積分のためのデジタル補償を有するフェイズロックループに関する。
【背景技術】
【0002】
フェイズロックループ(PLL)は、リファレンス信号に関して信号を発生する。フェイズロックループ回路は、リファレンス信号及び出力信号の位相及び/又は周波数の違いに基づいて、PLL出力信号の周波数を調整する。出力信号の周波数は、上記違いに基づいて増加又は減少する。フェイズロックループは、それ故、ネガティブフィードバックを用いた制御システムである。フェイズロックループは、無線、テレコミュニケーション回路、コンピュータ、及びその他のデバイスのようなエレクトロニクスにおいて用いられる。
【0003】
PLLはしばしば、PLL出力信号を発生するために、共振同調された電圧制御発振器(VCO)を用いる。共振同調されたVCOはしばしば、キャパシティブデバイス及び共振インダクタ−キャパシタ(LC)回路を含む。キャパシティブデバイスは、典型的には、PLL出力信号の周波数を変化させるために、チューニング電圧に応答するキャパシタンスを有する少なくとも1つのバラクタを含む。
【0004】
いくつかのコンベンショナルなPLLは、1以上のデジタルコンポーネントを含んでいる。そのようなPLLは、いくつかの観点において、アナログループを上回る利点を有している。不幸にも、これらのPLLは、いくつかの欠点も有している。したがって、アナログ及びデジタルループ両者の利点を有するPLLに対する要求がある。
【発明の概要】
【0005】
フェイズロックループ(PLL)デバイスは、アナログ積分器によるアナログ電流信号の積分を少なくとも部分的に補償するためにデジタルループ信号を微分するように構成されたデジタル微分器を含む。デジタルアナログコンバータ(DAC)は、デジタル入力信号に基づいてアナログ電流信号を発生する電流源出力ステージ(current source output stage)を含む。アナログ積分器は、電圧制御発振器(VCO)を制御するための電圧制御信号を発生するためにアナログ電流信号を積分する。
【図面の簡単な説明】
【0006】
【図1】図1は、本発明の例示的な実施形態に係るフェイズロックループデバイスのフォワード(forward)部分のブロック図である。
【図2】図2は、デジタル微分器がデジタルプロセッシング回路の一部としてインプリメントされ、アナログ積分器がアナログ回路の一部としてインプリメントされたPLLデバイスのフォワード部分のブロック図である。
【図3】図3は、デジタル位相検出器を含む例示的な実施形態に係るPLLデバイスのブロック図である。
【図4】図4は、デジタル微分器がデジタルフィルタの一部としてインプリメントされたPLLデバイスのブロック図である。
【図5】図5は、リファレンスパス内に低周波数ポートを有する2ポイント変調を含む例示的な実施形態に係るPLLデバイスのブロック図である。
【図6】図6は、図5のPLLデバイスの例示的なインプリメンテーションのブロック図である。
【図7】図7は、位相−デジタルコンバータ(PDC)を含む例示的な実施形態に係るPLLデバイスのブロック図である。
【図8】図8は、デジタル微分器がデジタルフィルタの一部としてインプリメントされた位相−デジタルコンバータ(PDC)を含むPLLデバイスのブロック図である。
【図9】図9は、フィードバックパス内に低周波数ポートを有する2ポイント変調を含む例示的な実施形態に係るPLLデバイスのブロック図である。
【図10】図10は、フィードバックパス内にシグマデルタ変調低周波数ポートを有する2ポイント変調を含む例示的な実施形態に係るPLLデバイスのブロック図である。
【図11】図11は、電流源出力ステージを有する電流ステアリングDACの模式的な表現である。
【図12】図12は、他の構成に係る電流源出力ステージを有する電流ステアリングDACの模式的な表現である。
【図13A】図13Aは、電流源出力ステージを有する例示的な電流パルスDACの模式的な表現である。
【図13B】図13Bは、デルタシグマ変調器及び電流源出力ステージを有する例示的な電流DACの模式的な表現である。
【図14】図14は、アナログ積分を補償するためのデジタル微分を有するフェイズロックループを管理する方法のフローチャートである。
【図15】図15は、リファレンスパス及びループ制御パス内に2ポイント変調を含むPLLを管理する方法のフローチャートである。
【図16】図16は、フィードバックパス及びループ制御パス内に2ポイント変調を含むPLLを管理する方法のフローチャートである。
【図17】図17は、デジタルフィルタを含むPLLデバイス内のアナログ積分を補償するためのデジタル微分を有するフェイズロックループを管理する方法のフローチャートである。
【図18】図18は、アナログ積分を補償するためのデジタル微分を含むPLLにリファレンスパス及びDCO制御パス内の2ポイント変調を適用する方法のフローチャートである。
【図19】図19は、アナログ積分を補償するデジタル微分を含むPLLのフィードバックパス及びDCO制御パス内で2ポイント変調を適用する方法のフローチャートである。
【発明を実施するための形態】
【0007】
“例示的(exemplary)”なる語句は、“例(example)、例示(instance)、或いは例証(illustration)として与える”ことを意味するために、ここでは用いられる。“例示的(exemplary)”としてここで説明されるいかなる実施形態も、他の実施形態よりも好ましい或いは効果的であると必ずしも解釈されない。
【0008】
図1は、本発明の例示的な実施形態に係るフェイズロックループデバイスのフォワード(forward)部分100のブロック図である。デジタル入力信号102は、電流出力デジタルアナログコンバータ(電流出力DAC)104によって処理され、アナログ電流信号106を発生する。電流出力DACの電流源出力ステージ(current source output stage)108によって供給されるアナログ電流信号106は、アナログ電圧制御発振器(VCO)114への制御電圧信号112として適用される前にアナログ積分器110によって積分される。デジタル微分器116は、デジタルループ信号118を処理して、デジタル入力信号102を形成し、アナログ積分器110によって実行される積分を少なくとも部分的に補償する(compensate)。以下に述べるように、デジタルループ信号118は、PLL内のフィードバック信号及びリファレンス信号間の差に基づく。デジタルループ信号のコンテントは、PLLの特別のインプリメンテーションに依存する。例えば、PLLが変調機能を含む場合、デジタルループ信号はデータを含むかもしれない。さらに、デジタルフィルタは、デジタルループ信号がフィードバック信号及びリファレンス信号間の差に基づくフィルタされた信号であるかもしれないように、位相検出器及びデジタル微分器間に接続されるかもしれない。図2を参照して以下に議論されるように、デジタル微分器は、デジタルループ信号がデジタルプロセッシング回路によって処理された信号又は信号の組み合わせとして解釈される場合に、他のデジタルプロセッシング回路の一部としてインプリメントされるかもしれない。
【0009】
電流出力DAC104は、アナログ電流信号が電流源出力ステージ108によって供給される場合に、デジタル入力信号を受け取り、アナログ電流信号を発生する任意のデバイスである。電流源出力ステージ108は、トランジスタのようなアクティブデバイスを用いてインプリメントされる。適切な電流出力DACの例は、図11、図12、図13A及び図13Bを参照して以下で議論される。
【0010】
アナログ積分器110は、アナログ電流信号106の積分機能を実行する任意のデバイス又はアレンジメントである。適切なアナログ積分器110の例は、キャパシタである。デジタル微分器116は、デジタルループ信号118を微分する任意のデバイス又はプロセッサである。したがって、デジタル微分器は、出力が前の入力に基づく微分方程式機能(difference equation function)を実行するデバイス又は回路であるかもしれない。適切なデジタル微分器の例は、y[t]=x[t]−x[t-1] のような微分方程式を実行するデバイスを含み、yは出力、xは入力、tはサンプル時間で、t−1はその前のサンプル時間である。そのような関数は、1-z^-1 としてZ−ドメインで表現されることができる。
【0011】
動作の最中に、電流出力DAC104は、デジタル入力信号102をアナログ電流信号106に変換する。アナログ積分器110は、アナログ電流信号106を積分して、制御電圧信号112を発生する。アナログ積分器110がグラウンドへのシャント(shunt)キャパシタである場合、例えば、電圧はアナログ電流信号112の積分にしたがってキャパシタを横切って発生する。VCO出力信号(アナログ出力信号)は、制御電圧信号112に基づく周波数を有している。VCO出力信号は、デジタルループ信号118が発生した信号に少なくとも部分的に基づく場合に、フィードバックされ、リファレンス信号と比較されて信号を発生する。デジタル微分器116は、アナログ積分器110の積分を少なくとも部分的に補償するために、デジタルループ信号118を処理する。
【0012】
多くのコンベンショナルなフェイズロックループ(PLL)は、PLLのフォワード部分にDACを含んでおらず、ループフィルタリングの全ては、アナログ又はデジタルドメインのいずれかで実行される。PLLのフォワード部分にDACを含むいくつかのコンベンショナルなPLLは、積分器の代わりにロウパスフィルタによってDACをフォロウする。ロウパスフィルタによってフォロウされるDACを有するPLLに関する議論は、米国特許番号5999060、6094101、6188288、さらに米国公開番号2009/0010372、2007/0195917、2007/0036238に見られる。DAC出力が、積分器又はロウパスフィルタのいずれもなしに、直接VCOに接続されている例は、米国特許番号5648964で議論されている。PLLのフォワード部分にDACを含み、積分器によってDACをフォロウする他のPLLは、電圧モード出力を有するDACを用いる。そのような例は、米国特許番号6094101、及び米国特許公開番号2009/0108891で議論されている。結果として、コンベンショナルなPLL技術は、2ポイント変調がPLLに適用されるときに、ループのフォワードパスに対するセパレートDAC及びハイパス変調入力を必要とする。
【0013】
図2は、PLLデバイスのフォワード部分200のブロック図であり、デジタル微分器116がデジタルプロセッシング回路202の一部としてインプリメントされ、アナログ積分器110がアナログ回路204の一部としてインプリメントされている。PLL内のデジタルプロセッシング回路202は、デジタルフィルタリング、PLL帯域幅制御、PLL制御システムの安定性を確保するために適切な周波数応答の確立、及びスパ(spur)及びノイズキャンセルといった、任意の種々のデジタルプロセッシング機能を含むかもしれない。デジタルプロセッシング回路202は、図面に示されたものに追加される入力を受け入れるかもしれない。例えばスパ及びノイズキャンセル機能は、追加の入力を必要とするかもしれない。したがって、デジタルプロセッシング回路202の少なくとも一部は、デジタルフィルタを含んでいる。例示的な実施形態において、デジタルフィルタは、帯域幅制御、安定性制御、ステップ入力ダンピング応答、及びロック時間制御といった、コンベンショナルなアナログPLL内のアナログループフィルタに関連する機能の全てを実行する一方、トラディショナルなアナログフィルタに利用することができないノイズ及びスパキャンセルに対する追加的なプログラマビリティ及びフレキシビリティもまた可能にする。
【0014】
デジタルプロセッシング回路202は、微分機能を実行する部分を少なくとも含んでいる。したがって、デジタル微分器116は、デジタル信号をデジタル的に処理して、デジタルループ信号のデリバティブ(derivative)を発生する。他の処理がデジタルプロセッシング回路によって実行されるが、デジタル微分器116は、アナログ積分器110で実行されるアナログ積分を少なくとも部分的に補償する。
【0015】
図2の例において、アナログ積分器110は、アナログ回路204の一部である。アナログ回路204は、キャパシタであるかもしれず、或いはカスケードのRCセクションによってフォロウされるキャパシタであるかもしれず、RCセクションに関連付けられた周波数応答は、デジタルフィルタが動作する低周波数でフラットであり、デジタルフィルタよりもはるかに高い周波数で減衰を与える。カスケードのRCセクションからの付加的なフィルタリングは、周波数応答がロウパスの上記の条件を満たすのであれば、アクティブフィルタ回路によって与えられることができ、ここで、ロウパスコーナーはデジタルループフィルタ内の主要なポール(dominant pole)の周波数を著しく越えている。アナログ回路204の効果は、積分機能を含んでいる。したがって、アナログ積分器は、いくつかのインプリメンテーションにおいて、アナログフィルタの一部であるかもしれない。
【0016】
いくつかの状況において、アナログ積分器はスタンドアロン回路又はエレメントであり、デジタル微分器はデジタルプロセッシング回路の一部である。他の状況において、デジタル微分器はスタンドアロンデバイスであり、アナログ積分器は他の機能を実行するアナログ回路の一部としてインプリメントされる。
【0017】
図3は、デジタル位相検出器302を含む例示的な実施形態に係るPLLデバイス300のブロック図である。VCOは、PLLのフィードバック306部分を通ってフィードバックされるアナログ出力信号304を発生する。フィードバック306は、特定のインプリメンテーションに依存して、プリスケーラ、ディバイダ、及び/又は他のプロセッシングを含んでいるかもしれない。結果としてのフィードバック信号308は、デジタル位相検出器302で受け取られ、フィードバック信号308は、リファレンス信号310と比較される。デジタル位相検出器302は、フィードバック信号308の位相とリファレンス信号310の位相との差に基づくデジタル補正信号を発生する。デジタル位相検出器302は、2つの入力信号の位相差に基づくデジタル数信号を発生することができる任意のデバイスである。デジタル位相検出器302の適切なインプリメンテーションの例は、位相−デジタルコンバータ(PDC)を用いることを含む。そのようなインプリメンテーションにおいて、フィードバック信号及びリファレンス信号は、典型的にはアナログ信号である。PDCは、リファレンス信号310の立ち上がりエッジと分周されたフィードバック信号312の立ち上がりエッジとの間のインバータ遅延の数をカウントする。PDCの位相検出器部分は、出力パルスを発生し、その期間はリファレンス信号の立ち上がりエッジと分周されたフィードバック信号の立ち上がりエッジとの差に対応する。パルスの時間期間は、リファレンスの位相と分周されたフィードバック信号の位相との差を表すエラー信号である。パルスの時間期間は、時間−デジタルコンバータ(TDC)内でデジタル数に変換され、デジタル補正信号を生成する。デジタルループ信号118は、デジタル補正信号312に基づく。以下に述べるように、変調ポート及び他の処理が、デジタル位相検出器とデジタル微分器との間に挿入されるかもしれない。したがって、デジタル微分器によって受け取られたデジタルループ信号がデジタル補正信号に基づくものであっても、それは典型的には同じ信号ではない。典型的には、少なくともいくつかのデジタルフィルタリング機能は、デジタル位相検出器とデジタル微分器116との間に挿入される。例えば、デジタルフィルタ314は、デジタル補正信号312をフィルタし、デジタルループ信号118を形成するフィルタ出力信号316を発生する。デジタルフィルタ314は、帯域幅制御、安定性制御、ステップ入力ダンピング応答、及びロック時間制御といったコンベンショナルなアナログPLL内のアナログループフィルタに関連する機能の全てを実行する一方、トラディショナルなアナログフィルタで利用できないノイズ及びスパ(spur)キャンセリングに対する追加的なプログラマビリティ及びフレキシビリティをも可能にする。
【0018】
デジタル位相検出器302の適切なインプリメンテーションの他の例は、フィードバック内の位相アキュムレータ及び時間−デジタルコンバータ(TDL)を用いることを含む。そのようなインプリメンテーションにおいて、フィードバック信号及びリファレンス信号は、デジタル信号である。フィードバックは、VCOのアナログ出力信号に基づいて、デジタルフィードバック信号を供給する。より具体的には、位相アキュムレータは、VCOアナログ出力サイクルの整数数をカウントし、TDCは、VCOアナログ出力信号の期間のフラクション内の整数遅延の数をカウントする。位相アキュムレータの出力は、TDCによって発生したノーマライズされたデジタル数信号に結合される。したがって、この例では、フィードバック信号は、フィードバック内のTDCによって与えられるフラクショナル位相と、位相アキュムレータによって与えられる整数位相とからなる。整数位相は、1以上のリファレンス信号期間の最中の、VCOアナログ出力信号の完全なRFサイクルのトータル数である。フィードバック信号内で指し示され、位相検出器に供給されるトータル位相は、フラクショナル及び整数位相の合計である。デジタル位相検出器は、フィードバック信号とリファレンス信号との位相差に基づいて、デジタル補正信号を発生する。
【0019】
図4は、PLLデバイス400のブロック図であり、デジタル微分器116がデジタルフィルタ314の一部としてインプリメントされている。図4のPLLデバイス400は、微分機能がデジタルループフィルタリングをも実行するデバイスによって実行されることを除いて、上述したように動作する。デジタル補正信号312は、デジタルフィルタ314によって処理される。処理の結果は、アナログ積分器110によって実行されるアナログ積分の少なくとも部分的な補償を含む。この例のデジタルループ信号118は、デジタルフィルタ314によって処理される信号又は信号の組み合わせである。
【0020】
図5は、リファレンスパス内に低周波数ポート502を有する2ポイント変調(two point modulation)を含む例示的な実施形態に係るPLLデバイス500のブロック図である。2ポイント変調インターフェースは、低周波数ポート(lower frequency port)502及び高周波数ポート(upper frequency port)504を含んでいる。低周波数ポート502は、PLLのリファレンスブランチ内に結合されている。データ506は、デジタル位相検出器302の前でリファレンス信号310に結合されている。以下にさらに詳細に述べるように、そのコンビネーションは、2つの信号の合計を含むかもしれないし、データ506をリファレンス信号310に結合させる他の形態を含むかもしれない。結合された信号508は、デジタル位相検出器302によってフィードバック信号308と比較され、デジタル補正信号312を発生する。デジタルフィルタ314は、デジタル補正信号312をフィルタし、フィルタ出力信号316を供給する。高周波数ポート504は、データをフィルタ出力信号316に結合させる。以下に述べるように、例示的な実施形態において、加算器がデータ信号506とフィルタ出力信号316とを結合させるために用いられる。2つの信号を結合させる他のテクニックが、しかしながら、いくつかの状況において用いられることができる。デジタルループ信号118は、結合されたデータ及びフィルタ出力信号に基づく。他の処理は、デジタルループ信号118がデジタル微分器116に現れる前に、実行されるかもしれない。ゲイン調整が、例えば、適用されるかもしれない。電流出力DAC104は、微分された結合されたデータ及びフィルタ出力信号に基づくデジタルループ信号118に基づいて、アナログ電流信号を発生する。アナログ積分器110は、アナログ電流信号106を積分し、電圧制御信号をVCO114に供給する。フィードバック306は、信号をデジタル位相検出器に戻すように結合させる。
【0021】
図6は、図5のPLLデバイス500の例示的なインプリメンテーション600のブロック図である。例示的なインプリメンテーション600は、位相変調セクション602、ループ制御セクション604、リファレンスセクション及びフィードバック306を含んでいる。
【0022】
位相変調セクション602は、2つのポイントでPLLにデータ506を処理及び導入することにより、2ポイント変調を可能にしている。いくつかの状況において、入力位相データ506は、任意の要求される信号バッファリング、クロックレートコンバージョン、及びビット幅調整を入力位相データに与えるインターフェースブロック(図示せず)によって、受け取られ及び処理される。結果としての処理データは、リファレンスパスに供給され、ループ制御セクション604に注入される前に。ゲインアダプション608及びノーマライゼーションデバイス610によってさらに処理される。ループゲインアダプションデバイス608は、アナログ積分器内の電流−電圧ゲイン、VCO内の電圧−周波数ゲイン、及びDAC内の任意のゲインエラーからの結果である予測されるアナログループゲインと実際のアナログループゲインとの差を測定する。結果としてのループゲインの差は、ループゲインノーマライジングデバイス610により、処理された入力位相データと掛け合わされる。ノーマライズされたデータ612は、デジタルループフィルタ出力信号316と結合され、ループ制御パスに注入される。したがって、ゲインアダプション及びノーマライゼーションセクション602は、入力位相データからリファレンスセクション606及びハイパス変調セクション504を通してロウパス変調パスに対するVCO出力への等しいパス帯域ゲインを確立する。
【0023】
リファレンスセクション606は、データが結合されたリファレンス信号をループ制御セクション604に結合させるために、任意の数の回路及びデバイスを含んでいるかもしれない。リファレンス信号310は、いくつかの状況において、整数部分及びフラクショナル部分としてリファレンスパスで受け取られるかもしれないデジタルリファレンス信号である。リファレンス信号は、位相変調パスで受け取られ、任意の要求される信号バッファリング、クロックレートコンバージョン、及びビット幅調整を入力位相データに与えるインターフェースブロックによって少なくとも部分的に処理されるかもしれないデータ信号に結合される。位相結合器616は、2つの信号を結合して、結合された信号618を発生し、それは、いくつかの状況において、信号がループ制御セクション604に供給される前にさらに処理されるかもしれない。位相結合器616は、例示的な実施形態では加算器であるが、いくつかの状況において、データをリファレンス信号に結合させるために、他の技術が用いられるかもしれない。
【0024】
ループ制御セクション604内のデジタル位相検出器620は、結合された信号618を、フィードバック306から受け取られたフィードバック信号308と比較する。図6の例では、デジタル位相検出器は、2つのデジタル信号間の位相差に基づいてデジタル補正信号を与えるデジタル位相検出デバイスである。したがって、フィードバック信号308及び結合された信号618は、この例では両者ともにデジタル信号である。デジタル補正信号312は、デジタルループフィルタ314、位相変調セクションのループゲインアダプションデバイス608、及びコースチューニングメカニズム622に供給される。デジタルループフィルタ314は、デジタル補正信号312をフィルタし、加算器624にフィルタされた信号316を供給する。加算器624は、位相変調セクション602から受け取った高周波数データ612をフィルタされた信号316に結合させ、データインフォメーションを含んだデジタルループ信号118を発生する。デジタル微分器116は、アナログ積分器110による積分を少なくとも部分的に補償し、電流出力DAC104にデジタル入力信号102を供給する。電流出力DAC104は、デジタル入力信号102をアナログ電流信号106に変換する。電流出力DAC104が電流パルスDACである場合、アナログ電流信号106は、デジタルループ信号118の符号に対応する極性を有する、同一の或いはほぼ同一のパルスの連続である。電流出力DAC104が、カレントミラー出力ステージを有する電流ステアリング(steering)DACである場合、アナログ電流信号106は、入力信号対応する連続的な時間変動する電流信号である。アナログ電流信号106は、アナログ積分器110によって積分され、VCO114にアナログ制御電圧信号112を供給する。VCO114は、電圧制御信号112にしたがって、アナログVCO出力信号(アナログ出力信号)304を発生する。
【0025】
アナログ出力信号304は、信号分割器(分周器)626によって2つの部分に分割され、一方の部分は位相アキュムレータ628によって受け取られ、他方の部分はTDC630によって受け取られる。位相アキュムレータ628は、アナログ出力信号304を、デジタル数として表現されるアナログ出力信号304の位相の整数部分を表す整数値632に変換する。TDC630は、アナログ出力信号304を周波数リファレンス(FREF)634と比較し、位相のデジタル表現のフラクショナル部分を決定する。フラクショナル部分を表すデジタル数636は、整数部分及びフラクショナル部分が結合器640で結合されてデジタルフィードバック信号308を形成する前に、ノーマライジングデバイス638によってノーマライズされる。周波数リファレンス(FREF)634は、典型的には、全てのリファレンスサイクルで発生するシングルビットパルスであり、リファレンス信号の周波数を示す。リファレンス信号の位相は、リファレンスセクション606入力でのデジタル数として表現され、リファレンス期間について1回だけ固定量によってインクリメントされる。
【0026】
図7は、位相−デジタルコンバータ(PDC)702を含む例示的な実施形態に係るPLLデバイス700のブロック図である。この例示的な実施形態において、PDC702は、位相−周波数検出器704及び時間−デジタルコンバータ(TDC)706を含んでいる。VCO114は、ループのフィードバックセクション306を通ってフィードバックされるアナログ出力信号304を発生する。フィードバック306は、プリスケーラ、ディバイダ、及び他の処理を含んでいるかもしれない。結果としてのフィードバック信号308は、位相−周波数検出器704で受け取られ、フィードバック信号308はアナログフィードバック信号708(310)と比較される。したがって、図7の例では、リファレンス信号310はアナログリファレンス信号708であり、フィードバック信号308はアナログリファレンス信号である。位相−周波数検出器704は、フィードバック信号の位相とリファレンス信号の位相との差に基づくアナログ補正信号710を発生する。位相及び周波数間の関係のために、アナログ補正信号は、フィードバック信号とリファレンス信号との周波数差にも基づく。TDC706は、アナログ補正信号710の期間のフラクション内のインバータ遅延の数をカウントし、その間にアナログ補正回路710はデジタル数信号712を発生する。デジタル数信号712は、デジタルフィルタ314に適用され、フィルタ出力信号316を発生する。図7の例では、フィルタ出力信号316は、デジタルループ信号118である。フィルタされた信号は、他のデバイスによってさらに処理されるかもしれず、デジタルループ信号118を発生する。デジタルループ信号118は、少なくともデジタル数信号712に基づく。デジタルフィルタ314に付加される他の処理は、PDC702及びデジタル微分器116間で実行されるかもしれない。したがって、デジタル数信号712及びデジタルループ信号118は、ほとんどの状況において同一の信号ではない。電流DAC104は、デジタルループ信号118に基づいてアナログ電流信号106を発生する。アナログ積分器110は、アナログ電流信号106を積分して、VCO114に電圧制御信号112を供給する。フィードバック306は、VCO出力信号304に基づく信号を、位相−周波数検出器704へと結合させる。デジタル微分器116は、積分器110の積分機能を少なくとも部分的に補償する。したがって、PLL内のデジタル処理は、アナログ電流信号のアナログ積分を補償する。
【0027】
図8は、位相−デジタルコンバータ(PDC)702を含むPLLデバイス800のブロック図であり、デジタル微分器116がデジタルフィルタ314の一部としてインプリメントされている。図8のPLLデバイスは、デジタルループフィルタリングも実行するデバイスによって実行される微分機能を除いて、上述したのと同様に動作する。デジタル数信号712は、デジタルフィルタ314によって処理される。処理の結果は、アナログ積分器110によって実行されるアナログ積分の少なくとも部分的な補償を含む。この例のデジタルループ信号118は、デジタルフィルタデバイス内のデジタルフィルタ314によって処理される信号又は信号の組み合わせである。
【0028】
図9は、フィードバックパス内の低周波数ポート(lower frequency port)902を有する2ポイント変調(two point modulation)を含む例示的な実施形態に係るPLLデバイス900のブロック図である。上述した動作に加えて、図9のPLLは、2ポイント変調を含み、低周波数ポートがフィードバックパス内に接続され、高周波数ポート(upper frequency port)904がデジタルフィルタ314の後ろに接続されている。したがって、低周波数データは、フィードバックパスに結合され、高周波数データは、デジタルフィルタ314の後ろのループに注入される。電流DAC104は、微分された結合データ及びフィルタ出力信号に基づくデジタルループ信号118に基づいてアナログ電流信号106を発生する。PDC702は、データを含むフィードバック信号308を受け取る。その結果、VCO出力信号304は、全てのパストランスファ機能を生成する低及び高周波数データによって変調される。
【0029】
図10は、フィードバック306パス内にシグマデルタ変調低周波数ポート1002を有する2ポイント変調を含む例示的な実施形態に係るPLLデバイス1000のブロック図である。入力位相データ506は、入力位相データから変調VCO出力への全てのパストランスファ機能を生成するPLL内の2つのポイントに適用される。低周波数変調ポート1002は、フィードバックディバイダデルタシグマ変調器1004の入力である。フィードバック306は、フラクションN分周器(ディバイダ)1006を含んでいる。フィードバック分周比が入力位相データを変化させることにより、PLLの帯域幅内の入力位相変調はVCO出力304にトランスファされる。高周波数変調ポート1008は、ゲインアダプテーション及びノーマライゼーションデバイス602に適用される。上述したように、ゲインアダプテーション及びノーマライゼーションデバイス602は、デジタルループフィルタ314に入力する位相エラーを測定して、電流モードDACの実際の及び予測されるアナログゲイン間の変動、アナログ積分器110及びVCO電圧−周波数ゲインを評価し、スケーリングファクタを入力位相データ506に適用する。ゲイン調整された信号は、結合器610内のデジタルループフィルタ314の出力に結合された位相データを含む。これは、PLLの帯域幅の外側の入力位相変調をVCO出力304にトランスファする高周波数変調パスを生成する。デジタル微分がデジタルループフィルタ314内に含まれる状況において、ゲインアダプテーション及びノーマライゼーションデバイス602に適用される入力位相データは、デジタル的に微分されたデジタルフィルタ出力に加算される前にデジタル的に微分される。
【0030】
図11は、電流源出力ステージ1102を有する電流ステアリングDAC1100の図式表現である。一例として、デジタル入力ワードがDI<n:1>である。MYは、PMOSトランジスタ間の相対的なサイズを示し、MXは、NMOSトランジスタ間の相対的なサイズを示している。Iref は、入力電流バイアスである。例示的な電流源出力ステージ1102は、トランジスタのようなアクティブデバイスを用いてインプリメントされる。図11を参照して議論される出力ステージは、参照入力NMOSトランジスタ1106を有するカレントミラー1104を含み、参照入力NMOSトランジスタ1106のソースは、グラウンド1108に接続されている。参照入力NMOSトランジスタのドレイン及びゲートは、参照電流入力1110に接続されている。参照入力NMOSトランジスタ1106は、ドレイン及びゲートノードで参照電圧を発生する。参照電圧は、複数のNMOSトランジスタ1112−1116のゲートに結合されている。いくつかの状況において、複数のNMOSトランジスタ1113−116は、グラウンドに接続されたソースと、NMOS差動ペア1117−1120のソースにそれぞれが個別に接続されたドレインとを有している。各差動ペアの一方のドレイン出力は、DAC出力1122に接続され、他方は、電源1124のようなダンプ(dump)モードに接続されることができる。DAC出力1122は、PMOSカレントミラー1128のPMOS電流源1126によってバイアスされる。PMOSカレントミラーは、電流源1126及びリファレンスデバイス1130を含み、全ての電流源が出力1122にスイッチされるとき、電流源1126はNMOS電流源1112−1116によって供給されることができる最大電流の半分を供給する。ゲート入力を差動ペアにプログラムすることにより、DAC出力1122をスイッチするために、差動ペア出力へNMOS電流源のどのくらいの数がプログラムされるかにしたがって、DAC出力値が設定される。
【0031】
図12は、他の構成に係る電流源出力ステージ1202を有する電流ステアリングDAC1200の図式表現である。この例において、各差動ペア1117−1120の一方のドレイン出力は、DAC出力1122に直接接続され、他方は、PMOSカレントミラー1228のリファレンスデバイス1128に接続されている。PMOSカレントミラーのデバイスのソースは、ポジティブ電源1124に接続されている。リファレンスデバイス1130のゲート及びドレインは両者とも、DAC出力1122に直接接続されていないNMOS差動ペアトランジスタのドレインに接続されている。PMOSカレントミラーリファレンスデバイス1130のゲート上に発生する電圧は、DAC出力1122に接続されたドレインを有するPMOS電流源トランジスタ1126に印加される。その結果、DAC出力1122は、DACデジタル入力ワードの値に依存して、ネガティブ又はポジティブ電流のいずれかにソースする(source)ことができる。
【0032】
図13Aは、電流源出力ステージ1302(108)を有する例示的な電流パルスDAC1300の図式表現である。本例において、デジタル入力ワードは、DI<n:0>と、フィルタされた位相エラーがポジティブであるかネガティブであるかを示すサインビットである。全てのトランジスタは、同一の幅/長さを有している。
【0033】
電流源出力ステージ1302(108)は、DAC出力1304に接続されたドレインと、グラウンド1108に接続されたソースを有するNMOSトランジスタ1308のドレイン及びゲートにリファレンス電流1306を適用することによって生成されるリファレンス電圧に接続されたゲートと、グラウンド1108に接続するスイッチ1310に接続されたソースとを有する、単一のNMOSトランジスタ1302としてインプリメントされている。DAC出力値106は、DAC入力ワードDI<n:0>に等しい回数だけスイッチ1310のオン及びオフをパルスすることによってプログラムされる。相補的な電流源出力ステージ1312は、DAC出力1304に接続されたドレインと、ポジティブ電源1124に接続されたソースを有するPMOSトランジスタ1316のドレイン及びゲートにNMOSリファレンス電流のコピーを適用することによって生成されるリファレンス電圧1314に接続されたゲートと、ポジティブ電源1124に接続するスイッチ1318に接続されたソースとを有する、単一のPMOSトランジスタ1312としてインプリメントされている。NMOS1302又はPMOS電流源1304のいずれかは、DAC入力ワードのサインビットによってアクティブとなるように選択される。入力ワードが非サインであるとすると、DAC入力の最上位ビットは、サインビットとして用いられることができる。リングオシレータ1320は、パルスカウンタ1322をドライブし、カウンタ1322の出力は、デジタル比較器(コンパレータ)1324をドライブし、それは、カウント値を、DACデジタル入力ワード、又はデジタル入力ワードから非サインのDACデジタル入力ワードの最上位ビットをマイナスしたものと比較する。カウント値がDACデジタル入力ワードよりも少ないとき、ロジック回路1326は、リングオシレータ信号を、NMOS電流源トランジスタ1302又はPMOS電流源トランジスタ1312のソースにおけるスイッチ1302、1310のゲート制御に結合し、各リングオシレータ期間に対する電流の1つの等しいパルスを生成する。カウント値がDACデジタル入力ワードを越えるとき、リングオシレータ信号は、NMOS又はPMOS電流源スイッチトランジスタのゲート制御からブロックされる。カウンタは、各リファレンス期間のスタートで一旦、ゼロにリセットされ、次のDAC入力ワードがアナログ電流出力サンプルに変換されることを許容する。いくつかの状況において、コンパレータ出力からリングオシレータへの接続は、必要とされる数のパルスがカウントされた後にリングオシレータがディセーブル(disable)になるように、イネーブル信号をリングオシレータに供給する。このサンプルに対するDAC出力は、直列の電流パルスであり、サンプル毎のパルスの総数は、DAC入力ワードに等しい。
【0034】
図13Bは、デルタシグマ変調器1352とアナログ回路204に接続された電流源出力ステージ1302(108)とを有する例示的なデルタシグマ電流DAC1350の図式表現である。デルタシグマ電流DAC1350は、マルチビットのデジタルワードをシングルビットのサイン信号1354に変換する。サイン信号1354は、スイッチ1310、1318をドライブして、電流出力信号を発生する。したがって、デルタシグマ電流DACの電流源出力ステージ1302は、デルタシグマ変調された連続的な電流出力信号を供給する。デルタシグマ変調された連続的な電流出力信号は、ビット数に依存したレベル数を有する。図13Bに示された例は、シングルビットDACを含んでいるが、2、3、4或いはそれ以上のビットのマルチビットDACが、いくつかの状況におけるデルタシグマ電流DACを作成するために、2、3、4或いはそれ以上のビットの信号出力を有するデルタシグマ変調器によって用いられることもできる。図13Bの例では、したがって、出力電流信号は、2つのレベル間で変化するシングルビット信号である。知られているように、シグマデルタ変調器によって発生する量子化ノイズは、しばしば周波数の関数である。いくつかの状況において、したがって、追加のフィルタリングがPLL内に与えられる。デルタシグマ電流DAC1350がPLLデバイス内にインプリメントされた例示的な実施形態において、アナログ回路204は、フィルタリング応答において2つの極(pole)を形成するアナログエレメントを含んでいる。したがって、アナログ回路は、例示的な実施形態において、量子化ノイズをフィルタリングするためのフィルタ1356を含んでいる。
【0035】
図14は、アナログ積分を補償するデジタル微分を有するフェイズロックループを管理する方法のフローチャートである。本方法は、ハードウェア、ソフトウェア及び/又はファームウェアの任意の組み合わせによって実行されるかもしれない。
【0036】
ステップ1402において、フィードバック信号とリファレンス信号との位相差に基づいてデジタルループ信号が発生する。デジタル位相検出器は、フィードバック信号及びリファレンス信号がデジタル信号として与えられるインプリメンテーションにおいて、フィードバック信号とリファレンス信号とを比較するために用いられることができる。信号がアナログ信号であるインプリメンテーションにおいて、位相比較は、位相−デジタル変換器或いは時間−デジタル変換器によってフォロウされるアナログ位相検出器によって実行されるかもしれない。デジタルループ信号は、位相比較に起因する補正信号に少なくとも部分的に基づく。以下に議論されるように、例えば、位相検出器によって発生するデジタル補正信号は、フィルタリング及び変調によってさらに処理され、デジタルループ信号を発生するかもしれない。
【0037】
ステップ1404において、電流DACの電流源出力ステージによって発生するアナログ電流信号のアナログ積分を少なくとも部分的に補償するために、デジタルループ信号がデジタル的に微分される。アナログ電流信号は積分され、VCOを制御するために電圧制御信号を発生する。特定のインプリメンテーションに依存して、デジタル微分は、スタンドアロン回路によって実行されるかもしれず、或いは微分機能は、ループ内の他の処理を実行するデジタルプロセッシング回路の一部であるかもしれない。デジタルループ信号の微分は、デジタル入力信号を発生する。
【0038】
ステップ1406において、デジタル入力信号に基づいてアナログ電流信号が発生する。デジタル入力信号、電流源出力ステージを含む電流DACの入力で受け取られる。電流DACは、デジタル入力信号をアナログ電流信号に変換する。電流DACは、用いられる電流DACのタイプに依存して、パルス化された電流信号或いは時間変化する連続的な信号を供給するかもしれない。
【0039】
ステップ1408において、アナログ電流信号が積分され、VCOを制御するための制御電圧信号が発生する。キャパシタのようなアナログデバイス又は回路は、アナログ電流信号を積分する。アナログ積分は、スタンドアロンアナログデバイス又は回路によって実行されるかもしれず、或いは、アナログ積分機能は、アナログ積分器を含むアナログ回路によって実行されるアナログ電流信号のアナログ処理の一部であるかもしれない。したがって、2つのファンクションが他の処理の一部である場合に、デジタル微分はアナログ積分を少なくとも部分的に補償する。
【0040】
図15は、リファレンスパス及びループ制御パス内に2ポイント変調(two point modulation)を含んだPLLを管理する方法のフローチャートである。図15を参照して議論される方法は、図14を参照して議論された方法のインプリメンテーションの一例である。
【0041】
ステップ1502において、リファレンス信号とフィードバック信号との位相差が検出され、デジタル補正信号を供給する。デジタル位相検出器は、デジタルフィードバック信号をデジタルリファレンス信号と比較し、デジタル補正信号を発生する。
【0042】
ステップ1504において、デジタル補正信号がデジタル的にフィルタされて、フィルタ出力信号が発生する。デジタルフィルタリングは、ループのループ帯域幅を少なくとも部分的に確立する。デジタルループ信号は、フィルタ出力信号に少なくとも部分的に基づく。付加的な処理がデジタルフィルタ及びデジタル微分器間で実行されない場合、フィルタ出力信号はデジタルループ信号である。以下で議論されるように、しかしながら、デジタルループ信号はデータの他にフィルタ出力信号を含み、変調はデジタルフィルタの後でループに導入される。
【0043】
ステップ1506において、アナログ電流信号のアナログ積分を少なくとも部分的に補償するために、デジタルループ信号がデジタル的に微分される。アナログ電流信号は積分されて、VCOを制御するために電圧制御信号を発生する。デジタルループ信号の微分は、デジタル入力信号を発生する。
【0044】
ステップ1508において、デジタル入力信号に基づいてアナログ電流信号が発生する。デジタル入力信号は、電流源出力ステージを含む電流DACの入力で受け取られる。電流DACは、デジタル入力信号をアナログ電流信号に変換する。
【0045】
ステップ1510において、アナログ電流信号が積分されて、VCOを制御するための制御電圧信号が発生する。キャパシタのようなアナログ積分器は、アナログ電流信号を積分して電圧制御信号を形成する。電流DAC1350がデルタシグマ変調器1352を含んでいる場合、付加的なフィルタリングが積分された電流信号に対して実行される。フィルタリングは、任意の数の極(pole)を用いるかもしれず、付加的なフィルタリングの周波数応答が低周波数でフラットになるように、付加的な極がデジタルフィルタの極よりも周波数が高くなる限りにおいて、積分を実行する同一のアナログ回路内で実行されるかもしれず、その場合、デジタルフィルタはデジタルフィルタよりもはるかに高い周波数で減衰をオペレート及び供与する。
【0046】
したがって、ステップ1506、1508及び1510は、図14のステップ1404、1406及び1408の機能を実行する。
【0047】
ステップ1512において、アナログ出力信号が発生する。VCOは、電圧制御信号にしたがってアナログ出力信号を発生する。VCOの出力信号は、電圧制御信号に依存した周波数を有する。
【0048】
ステップ1514において、アナログ出力信号に基づくフィードバック信号が、デジタル位相検出器に供給される。フィードバック信号は、アナログ出力信号の位相を表すデジタル数である。上述したように、デジタルフィードバック信号を供給するための適した技術の例は、位相アキュムレータ及びTDCを用いることを含む。
【0049】
ステップ1516において、低周波数ポートでデータ信号をリファレンス信号に結合させることと、高周波数ポートでデータ信号をフィルタ出力信号に結合させることとによる2ポイント変調によって、アナログ出力信号が変調される。デジタルループ信号は、したがって、データ信号及びフィルタ出力信号の組み合わせを含む。
【0050】
図16は、フィードバックパス及びループ制御パス内に2ポイント変調を含むPLLを管理する方法のフローチャートである。図16を参照して議論される方法は、図14を参照して議論された方法のインプリメンテーションの例である。
【0051】
ステップ1602において、リファレンス信号とフィードバック信号との位相差が検出され、アナログ補正信号を供給する。アナログ位相−周波数検出器は、アナログフィードバック信号をアナログリファレンス信号と比較して、アナログ補正信号を発生する。
【0052】
ステップ1604において、アナログ補正信号がデジタル数信号に変換される。上述したように、信号をデジタル数信号に変換するための適した技術の例は、時間−デジタルコンバータ(TDC)を用いることを含む。
【0053】
ステップ1606において、デジタル数信号がデジタル的にフィルタされ、フィルタ出力信号を発生する。デジタルフィルタリングは、ループのループ帯域幅を少なくとも部分的に確立する。デジタルループ信号は、少なくとも部分的にフィルタ出力信号に基づく。デジタルフィルタ及びデジタル微分器間で実行される付加的な処理がない場合、フィルタ出力信号はデジタルループ信号である。以下に議論されるように、しかしながら、デジタルループ信号は、データの他にフィルタ出力信号を含み、デジタルフィルタの後で変調がループに導入される。
【0054】
ステップ1608において、アナログ電流信号のアナログ積分を少なくとも部分的に補償するために、デジタルループ信号がデジタル的に微分される。アナログ電流信号が積分されて電圧制御信号を発生し、VCOを制御する。デジタルループ信号の微分は、デジタル入力信号を発生する。
【0055】
ステップ1610において、デジタル入力信号に基づいてアナログ電流信号が発生する。デジタル入力信号は、電流源出力ステージを含む電流DACの入力で受け取られる。電流DACは、デジタル入力信号をアナログ電流信号に変換する。
【0056】
ステップ1612において、アナログ電流信号が積分され、VCOを制御するための制御電圧信号を発生する。キャパシタのようなアナログ積分器が、アナログ電流信号を積分し、電圧制御信号を形成する。
【0057】
したがって、ステップ1608、1610及び1612は、図14のステップ1404、1406及び1408の機能を実行する。ステップ1602、1604及び1606は、ステップ1402の例示的なインプリメンテーションである。
【0058】
ステップ1614において、アナログ出力信号が発生する。VCOは、電圧制御信号にしたがってアナログ出力信号を発生する。VCOの出力信号は、電圧制御信号に依存する周波数を有する。
【0059】
ステップ1616において、アナログ出力信号に基づくフィードバック信号が、位相−周波数検出器に供給される。フィードバック信号は、VCOのアナログ出力信号に基づくアナログ信号である。上述したように、デジタルフィードバック信号を供給するための適した技術は、フィードバック306内のフラクショナルNディバイダのプリスケーラを用いることを含む。
【0060】
ステップ1618において、低周波数変調ポートでデータ信号をフィードバック信号に結合させることと、高周波数変調ポートでデータ信号をフィルタ出力信号に結合させることとによる2ポイント変調によって、アナログ出力信号が変調される。デジタルループ信号は、したがって、データ信号及びフィルタ出力信号の組み合わせを含む。
【0061】
図17は、デジタルフィルタを含むPLLデバイス内のアナログ積分を補償するためのデジタル微分によってフェイズロックループを管理する方法のフローチャートである。本方法は、ハードウェア、ソフトウェア及び/又はファームウェアの任意の組み合わせによって実行されるかもしれず、デジタル的にフィルタリングが実行される図14を参照して説明された方法の例である。
【0062】
ステップ1702において、フィードバック信号とリファレンス信号との位相差に基づいて、デジタル補正信号が発生する。デジタル位相検出器は、フィードバック信号及びリファレンス信号がデジタル信号として与えられるインプリメンテーションにおいて、フィードバック信号とリファレンス信号とを比較するために用いられることができる。信号がアナログ信号であるインプリメンテーションにおいて、位相比較は、時間−デジタルコンバータによってフォロウされるアナログ位相検出器又は位相−デジタルコンバータによって実行されるかもしれない。
【0063】
ステップ1704において、デジタル補正信号がデジタル的にフィルタされて、フィルタ出力信号を発生する。
【0064】
ステップ1706において、電流DACの電流源出力ステージによって発生するアナログ電流信号のアナログ積分を少なくとも部分的に補償するために、フィルタ出力信号がデジタル的に微分される。アナログ電流信号が積分されて電圧制御信号を発生し、VCOを制御する。フィルタ出力信号の微分は、デジタル入力信号を発生する。
【0065】
ステップ1708において、デジタル入力信号に基づいてアナログ電流信号が発生する。デジタル入力信号は、電流源出力ステージを含む電流DACの入力で受け取られる。電流DACは、デジタル入力信号をアナログ電流信号に変換する。電流DACは、用いられる電流DACのタイプに依存して、パルス化された電流信号又は時間変化する連続信号を供給するかもしれない。
【0066】
ステップ1710において、アナログ電流信号が積分され、VCOを制御するための制御電圧信号を発生する。キャパシタのようなアナログデバイス又は回路は、アナログ電流信号を積分する。アナログ積分は、スタンドアロンのアナログデバイス又は回路によって実行されるかもしれず、或いは、アナログ積分機能は、アナログ積分器を含んだアナログ回路によって実行されるアナログ電流信号のアナログ処理の一部であるかもしれない。
【0067】
図18は、アナログ積分を補償するデジタル微分を含むPLLに、DCO制御パス及びリファレンスパス内の2ポイント変調を適用する方法のフローチャートである。したがって、図18を参照して議論される方法は、図15及び図14を参照して議論される方法の例である。より具体的には、図18の方法は、図15のステップ1516をインプリメントするためのPLL内で実行されるステップを議論している
ステップ1802において、低周波数ポートからのデータ及びリファレンス信号が結合されて、変調されたリファレンス信号を生成する。例示的な実施形態において、位相結合器602は、位相データ506及びリファレンス信号310を結合する。
【0068】
ステップ1804において、変調されたリファレンス信号とフィードバック信号との位相差が検出され、デジタル補正信号を供給する。デジタル位相検出器は、デジタルフィードバック信号を、データによって変調されたデジタルリファレンス信号と比較し、デジタル補正信号を発生する。
【0069】
ステップ1806において、デジタル補正信号がデジタル的にフィルタされて、フィルタ出力信号を発生する。
【0070】
ステップ1808において、フィルタ出力信号が高周波数変調ポートからのデータと結合されて、デジタルループ信号を生成する。例示的な実施形態において、ゲインアダプトされ及びノーマライズされたデータ信号は、結合器624内で結合される。
【0071】
ステップ1810において、アナログ電流信号のアナログ積分を少なくとも部分的に補償するために、デジタルループ信号がデジタル的に微分される。アナログ電流信号が積分されて電圧制御信号を発生し、VCOを制御する。デジタルループ信号の微分は、デジタル入力信号を発生する。
【0072】
ステップ1812において、デジタル入力信号に基づいてアナログ電流信号が発生する。デジタル入力信号は、電流源出力ステージを含む電流DACの入力で受け取られる。電流DACは、デジタル入力信号をアナログ出力信号に変換する。
【0073】
ステップ1814において、アナログ電流信号が積分されて、VCOを制御するための制御電圧信号が発生する。キャパシタのようなアナログ積分器は、アナログ電流信号を積分して、電圧制御信号を形成する。
【0074】
ステップ1816において、アナログ出力信号が発生する。VCOは、電圧制御信号にしたがってアナログ出力信号を発生する。VCOの出力信号は、電圧制御信号に依存した周波数を有する。
【0075】
ステップ1818において、アナログ出力信号に基づくフィードバック信号がデジタル位相検出器に供給される。フィードバック信号は、アナログ出力信号の位相を表すデジタル数である。上述したように、デジタルフィードバック信号を与えるための適した技術の例は、位相アキュムレータ及びTDCを用いることを含む。
【0076】
図19は、アナログ積分を補償するデジタル微分を含むPLLのDCO制御パス及びフィードバックパス内の2ポイント変調を適用する方法のフローチャートである。したがって、図19を参照して議論される方法は、図16及び図14を参照して議論される方法の例である。より具体的には、図19の方法は、図16のステップ1518をインプリメントするPLL内で実行されるステップを議論している。
【0077】
ステップ1902において、リファレンス信号とフィードバック信号との位相差が検出され、アナログ補正信号を供給する。アナログ位相−周波数検出器は、アナログフィードバック信号をアナログリファレンス信号と比較し、アナログ補正信号を発生する。
【0078】
ステップ1904において、アナログ補正信号がデジタル数信号に変換される。上述したように、信号をデジタル数信号に変換する適切な技術の例は、時間−デジタルコンバータ(TDC)を用いることを含む。
【0079】
ステップ1906において、デジタル数信号がデジタル的にフィルタされ、フィルタ出力信号を発生する。デジタルフィルタリングは、ループのループ帯域幅を少なくとも部分的に確立する。
【0080】
ステップ1908において、高周波数変調ポートを通して受け取られたデータは、フィルタ出力信号に結合され、デジタルループ信号を発生する。ゲインアダプトされ及びノーマライズされたデータ信号は、結合器内のフィルタ出力信号に結合される。
【0081】
ステップ1910において、アナログ電流信号のアナログ積分を少なくとも部分的に補償するために、デジタルループ信号がデジタル的に微分される。アナログ電流信号が積分されて電圧制御信号を発生し、VCOを制御する。デジタルループ信号の微分は、デジタル入力信号を発生する。
【0082】
ステップ1912において、デジタル入力信号に基づいてアナログ電流信号が発生する。デジタル入力信号は、電流源出力ステージを含む電流DACの入力で受け取られる。電流DACは、デジタル入力信号をアナログ電流信号に変換する。
【0083】
ステップ1914において、アナログ電流信号が積分され、VCOを制御するための制御電圧信号を発生する。キャパシタのようなアナログ積分器がアナログ電流信号を積分し、電圧制御信号を形成する。
【0084】
ステップ1916において、アナログ出力信号が発生する。VCOは、電圧制御信号にしたがってアナログ出力信号を発生する。VCOの出力信号は、電圧制御信号に依存する周波数を有する。
【0085】
ステップ1918において、アナログ出力信号周波数が、変調分周比及びフィードバックに接続された低周波数変調ポートを通して受け取られたデータにしたがって分周される。フラクショナルNディバイダの分周比は、データにしたがって変化する。
【0086】
ステップ1920において、シグマデルタ変調されたアナログ出力信号に基づくフィードバック信号が、位相−周波数検出器に供給される。フィードバック信号は、フラクショナルNディバイダによって変調されたVCOのアナログ出力信号に基づくアナログ信号である。
【0087】
図14、図15、図16、図17、図18及び図19を参照して議論されたステップは、任意のコンビネーションデバイス回路及び/又はコードによって実行されるかもしれない。さらに、いくつかの状況においてステップの順序が変更されてもよく、2以上のステップが同時に実行されることもできる。さらに、1以上のステップが、いくつかの状況において削除されてもよい。
【0088】
当業者は、情報及び信号が、種々の異なったテクノロジー及びテクニックを用いて表現されるかもしれないことを、理解するであろう。例えば、上記記述を通して言及されるかもしれないデータ、インストラクション、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁気フィールド又はパーティクル、光学フィールド又はパーティクル、或いはそれらの任意の組み合わせによって表現されるかもしれない。
【0089】
当業者は、ここで開示された実施形態に関連して説明された種々のロジカルブロック、モジュール、回路、及びアルゴリズムステップが、電子的ハードウェア、コンピュータソフトウェア、或いは両者の組み合わせによってインプリメントされるかもしれないことが、認識されるであろう。このハードウェア及びソフトウェアの互換性を明確に示すために、種々の例証的なコンポーネント、ブロック、モジュール、回路、及びステップが、それらの機能の観点において一般的に上述されている。そのような機能がハードウェア或いはソフトウェアとしてインプリメントされるか否かは、全体のシステムに課された設計制約及び特定のアプリケーションに依存する。当業者は、各特定のアプリケーションに対する種々の方法において上述された機能をインプリメントするかもしれないが、そのようなインプリメンテーションの判定は、本発明の範囲からの逸脱を引き起こすものとして解釈すべきではない。
【0090】
ここで開示された実施形態に関連して述べられた種々の例証的なロジカルブロック、モジュール及び回路は、ここで述べられた機能を実行するように設計された、汎用目的プロセッサ、デジタルシグナルプロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)又は他のプログラマブルロジックデバイス、ディスクリートゲート又はトランジスタロジック、ディスクリートハードウェアコンポーネント、或いはそれらの任意の組み合わせによって、インプリメント或いは実行されるかもしれない。汎用目的プロセッサはマイクロプロセッサであるかもしれないが、代替的に、プロセッサは、任意のコンベンショナルプロセッサ、コントローラ、マイクロコントローラ、或いはステートマシーンでもよい。プロセッサはまた、コンピューティングデバイスの組み合わせ、例えば、DSPとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、DSPコアと関連した1以上のマイクロプロセッサ、或いは任意の他のそのような構成として、インプリメントされるかもしれない。
【0091】
ここで開示された実施形態に関連して述べられた方法或いはアルゴリズムのステップは、ハードウェアで直接、プロセッサによって実行されるソフトウェアモジュール、或いは2つの組み合わせで実現されるかもしれない。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CDROM、或いは任意の形態の公知の記憶媒体に存在するかもしれない。例示的な記憶媒体が、プロセッサが記憶媒体から情報を読み出し及び記憶媒体に情報を書き込むことができるように、プロセッサに結合される。或いは、記憶媒体は、プロセッサと一体であるかもしれない。プロセッサ及び記憶媒体は、ASICに存在するかもしれない。ASICは、ユーザーターミナルに存在するかもしれない。或いは、プロセッサ及び記憶媒体は、ユーザーターミナル内のディスクリートコンポーネントとして存在するかもしれない。
【0092】
開示された実施形態の前述の説明は、当業者が本発明を実施または使用できるようにするために提供される。これらの実施形態に対する種々の変更は、当業者に容易に明らかになり、ここで定義された包括的な原理は、本発明の精神及び範囲から逸脱することなく、他の実施形態に適用されるかもしれない。それ故、本発明は、ここで示された実施形態に限定されることは意図されておらず、ここで開示された原理および新規な特徴に矛盾しない最も広い範囲を与えられるべきものである。
【技術分野】
【0001】
本発明は、一般にフェイズロックループに関し、特にアナログ積分のためのデジタル補償を有するフェイズロックループに関する。
【背景技術】
【0002】
フェイズロックループ(PLL)は、リファレンス信号に関して信号を発生する。フェイズロックループ回路は、リファレンス信号及び出力信号の位相及び/又は周波数の違いに基づいて、PLL出力信号の周波数を調整する。出力信号の周波数は、上記違いに基づいて増加又は減少する。フェイズロックループは、それ故、ネガティブフィードバックを用いた制御システムである。フェイズロックループは、無線、テレコミュニケーション回路、コンピュータ、及びその他のデバイスのようなエレクトロニクスにおいて用いられる。
【0003】
PLLはしばしば、PLL出力信号を発生するために、共振同調された電圧制御発振器(VCO)を用いる。共振同調されたVCOはしばしば、キャパシティブデバイス及び共振インダクタ−キャパシタ(LC)回路を含む。キャパシティブデバイスは、典型的には、PLL出力信号の周波数を変化させるために、チューニング電圧に応答するキャパシタンスを有する少なくとも1つのバラクタを含む。
【0004】
いくつかのコンベンショナルなPLLは、1以上のデジタルコンポーネントを含んでいる。そのようなPLLは、いくつかの観点において、アナログループを上回る利点を有している。不幸にも、これらのPLLは、いくつかの欠点も有している。したがって、アナログ及びデジタルループ両者の利点を有するPLLに対する要求がある。
【発明の概要】
【0005】
フェイズロックループ(PLL)デバイスは、アナログ積分器によるアナログ電流信号の積分を少なくとも部分的に補償するためにデジタルループ信号を微分するように構成されたデジタル微分器を含む。デジタルアナログコンバータ(DAC)は、デジタル入力信号に基づいてアナログ電流信号を発生する電流源出力ステージ(current source output stage)を含む。アナログ積分器は、電圧制御発振器(VCO)を制御するための電圧制御信号を発生するためにアナログ電流信号を積分する。
【図面の簡単な説明】
【0006】
【図1】図1は、本発明の例示的な実施形態に係るフェイズロックループデバイスのフォワード(forward)部分のブロック図である。
【図2】図2は、デジタル微分器がデジタルプロセッシング回路の一部としてインプリメントされ、アナログ積分器がアナログ回路の一部としてインプリメントされたPLLデバイスのフォワード部分のブロック図である。
【図3】図3は、デジタル位相検出器を含む例示的な実施形態に係るPLLデバイスのブロック図である。
【図4】図4は、デジタル微分器がデジタルフィルタの一部としてインプリメントされたPLLデバイスのブロック図である。
【図5】図5は、リファレンスパス内に低周波数ポートを有する2ポイント変調を含む例示的な実施形態に係るPLLデバイスのブロック図である。
【図6】図6は、図5のPLLデバイスの例示的なインプリメンテーションのブロック図である。
【図7】図7は、位相−デジタルコンバータ(PDC)を含む例示的な実施形態に係るPLLデバイスのブロック図である。
【図8】図8は、デジタル微分器がデジタルフィルタの一部としてインプリメントされた位相−デジタルコンバータ(PDC)を含むPLLデバイスのブロック図である。
【図9】図9は、フィードバックパス内に低周波数ポートを有する2ポイント変調を含む例示的な実施形態に係るPLLデバイスのブロック図である。
【図10】図10は、フィードバックパス内にシグマデルタ変調低周波数ポートを有する2ポイント変調を含む例示的な実施形態に係るPLLデバイスのブロック図である。
【図11】図11は、電流源出力ステージを有する電流ステアリングDACの模式的な表現である。
【図12】図12は、他の構成に係る電流源出力ステージを有する電流ステアリングDACの模式的な表現である。
【図13A】図13Aは、電流源出力ステージを有する例示的な電流パルスDACの模式的な表現である。
【図13B】図13Bは、デルタシグマ変調器及び電流源出力ステージを有する例示的な電流DACの模式的な表現である。
【図14】図14は、アナログ積分を補償するためのデジタル微分を有するフェイズロックループを管理する方法のフローチャートである。
【図15】図15は、リファレンスパス及びループ制御パス内に2ポイント変調を含むPLLを管理する方法のフローチャートである。
【図16】図16は、フィードバックパス及びループ制御パス内に2ポイント変調を含むPLLを管理する方法のフローチャートである。
【図17】図17は、デジタルフィルタを含むPLLデバイス内のアナログ積分を補償するためのデジタル微分を有するフェイズロックループを管理する方法のフローチャートである。
【図18】図18は、アナログ積分を補償するためのデジタル微分を含むPLLにリファレンスパス及びDCO制御パス内の2ポイント変調を適用する方法のフローチャートである。
【図19】図19は、アナログ積分を補償するデジタル微分を含むPLLのフィードバックパス及びDCO制御パス内で2ポイント変調を適用する方法のフローチャートである。
【発明を実施するための形態】
【0007】
“例示的(exemplary)”なる語句は、“例(example)、例示(instance)、或いは例証(illustration)として与える”ことを意味するために、ここでは用いられる。“例示的(exemplary)”としてここで説明されるいかなる実施形態も、他の実施形態よりも好ましい或いは効果的であると必ずしも解釈されない。
【0008】
図1は、本発明の例示的な実施形態に係るフェイズロックループデバイスのフォワード(forward)部分100のブロック図である。デジタル入力信号102は、電流出力デジタルアナログコンバータ(電流出力DAC)104によって処理され、アナログ電流信号106を発生する。電流出力DACの電流源出力ステージ(current source output stage)108によって供給されるアナログ電流信号106は、アナログ電圧制御発振器(VCO)114への制御電圧信号112として適用される前にアナログ積分器110によって積分される。デジタル微分器116は、デジタルループ信号118を処理して、デジタル入力信号102を形成し、アナログ積分器110によって実行される積分を少なくとも部分的に補償する(compensate)。以下に述べるように、デジタルループ信号118は、PLL内のフィードバック信号及びリファレンス信号間の差に基づく。デジタルループ信号のコンテントは、PLLの特別のインプリメンテーションに依存する。例えば、PLLが変調機能を含む場合、デジタルループ信号はデータを含むかもしれない。さらに、デジタルフィルタは、デジタルループ信号がフィードバック信号及びリファレンス信号間の差に基づくフィルタされた信号であるかもしれないように、位相検出器及びデジタル微分器間に接続されるかもしれない。図2を参照して以下に議論されるように、デジタル微分器は、デジタルループ信号がデジタルプロセッシング回路によって処理された信号又は信号の組み合わせとして解釈される場合に、他のデジタルプロセッシング回路の一部としてインプリメントされるかもしれない。
【0009】
電流出力DAC104は、アナログ電流信号が電流源出力ステージ108によって供給される場合に、デジタル入力信号を受け取り、アナログ電流信号を発生する任意のデバイスである。電流源出力ステージ108は、トランジスタのようなアクティブデバイスを用いてインプリメントされる。適切な電流出力DACの例は、図11、図12、図13A及び図13Bを参照して以下で議論される。
【0010】
アナログ積分器110は、アナログ電流信号106の積分機能を実行する任意のデバイス又はアレンジメントである。適切なアナログ積分器110の例は、キャパシタである。デジタル微分器116は、デジタルループ信号118を微分する任意のデバイス又はプロセッサである。したがって、デジタル微分器は、出力が前の入力に基づく微分方程式機能(difference equation function)を実行するデバイス又は回路であるかもしれない。適切なデジタル微分器の例は、y[t]=x[t]−x[t-1] のような微分方程式を実行するデバイスを含み、yは出力、xは入力、tはサンプル時間で、t−1はその前のサンプル時間である。そのような関数は、1-z^-1 としてZ−ドメインで表現されることができる。
【0011】
動作の最中に、電流出力DAC104は、デジタル入力信号102をアナログ電流信号106に変換する。アナログ積分器110は、アナログ電流信号106を積分して、制御電圧信号112を発生する。アナログ積分器110がグラウンドへのシャント(shunt)キャパシタである場合、例えば、電圧はアナログ電流信号112の積分にしたがってキャパシタを横切って発生する。VCO出力信号(アナログ出力信号)は、制御電圧信号112に基づく周波数を有している。VCO出力信号は、デジタルループ信号118が発生した信号に少なくとも部分的に基づく場合に、フィードバックされ、リファレンス信号と比較されて信号を発生する。デジタル微分器116は、アナログ積分器110の積分を少なくとも部分的に補償するために、デジタルループ信号118を処理する。
【0012】
多くのコンベンショナルなフェイズロックループ(PLL)は、PLLのフォワード部分にDACを含んでおらず、ループフィルタリングの全ては、アナログ又はデジタルドメインのいずれかで実行される。PLLのフォワード部分にDACを含むいくつかのコンベンショナルなPLLは、積分器の代わりにロウパスフィルタによってDACをフォロウする。ロウパスフィルタによってフォロウされるDACを有するPLLに関する議論は、米国特許番号5999060、6094101、6188288、さらに米国公開番号2009/0010372、2007/0195917、2007/0036238に見られる。DAC出力が、積分器又はロウパスフィルタのいずれもなしに、直接VCOに接続されている例は、米国特許番号5648964で議論されている。PLLのフォワード部分にDACを含み、積分器によってDACをフォロウする他のPLLは、電圧モード出力を有するDACを用いる。そのような例は、米国特許番号6094101、及び米国特許公開番号2009/0108891で議論されている。結果として、コンベンショナルなPLL技術は、2ポイント変調がPLLに適用されるときに、ループのフォワードパスに対するセパレートDAC及びハイパス変調入力を必要とする。
【0013】
図2は、PLLデバイスのフォワード部分200のブロック図であり、デジタル微分器116がデジタルプロセッシング回路202の一部としてインプリメントされ、アナログ積分器110がアナログ回路204の一部としてインプリメントされている。PLL内のデジタルプロセッシング回路202は、デジタルフィルタリング、PLL帯域幅制御、PLL制御システムの安定性を確保するために適切な周波数応答の確立、及びスパ(spur)及びノイズキャンセルといった、任意の種々のデジタルプロセッシング機能を含むかもしれない。デジタルプロセッシング回路202は、図面に示されたものに追加される入力を受け入れるかもしれない。例えばスパ及びノイズキャンセル機能は、追加の入力を必要とするかもしれない。したがって、デジタルプロセッシング回路202の少なくとも一部は、デジタルフィルタを含んでいる。例示的な実施形態において、デジタルフィルタは、帯域幅制御、安定性制御、ステップ入力ダンピング応答、及びロック時間制御といった、コンベンショナルなアナログPLL内のアナログループフィルタに関連する機能の全てを実行する一方、トラディショナルなアナログフィルタに利用することができないノイズ及びスパキャンセルに対する追加的なプログラマビリティ及びフレキシビリティもまた可能にする。
【0014】
デジタルプロセッシング回路202は、微分機能を実行する部分を少なくとも含んでいる。したがって、デジタル微分器116は、デジタル信号をデジタル的に処理して、デジタルループ信号のデリバティブ(derivative)を発生する。他の処理がデジタルプロセッシング回路によって実行されるが、デジタル微分器116は、アナログ積分器110で実行されるアナログ積分を少なくとも部分的に補償する。
【0015】
図2の例において、アナログ積分器110は、アナログ回路204の一部である。アナログ回路204は、キャパシタであるかもしれず、或いはカスケードのRCセクションによってフォロウされるキャパシタであるかもしれず、RCセクションに関連付けられた周波数応答は、デジタルフィルタが動作する低周波数でフラットであり、デジタルフィルタよりもはるかに高い周波数で減衰を与える。カスケードのRCセクションからの付加的なフィルタリングは、周波数応答がロウパスの上記の条件を満たすのであれば、アクティブフィルタ回路によって与えられることができ、ここで、ロウパスコーナーはデジタルループフィルタ内の主要なポール(dominant pole)の周波数を著しく越えている。アナログ回路204の効果は、積分機能を含んでいる。したがって、アナログ積分器は、いくつかのインプリメンテーションにおいて、アナログフィルタの一部であるかもしれない。
【0016】
いくつかの状況において、アナログ積分器はスタンドアロン回路又はエレメントであり、デジタル微分器はデジタルプロセッシング回路の一部である。他の状況において、デジタル微分器はスタンドアロンデバイスであり、アナログ積分器は他の機能を実行するアナログ回路の一部としてインプリメントされる。
【0017】
図3は、デジタル位相検出器302を含む例示的な実施形態に係るPLLデバイス300のブロック図である。VCOは、PLLのフィードバック306部分を通ってフィードバックされるアナログ出力信号304を発生する。フィードバック306は、特定のインプリメンテーションに依存して、プリスケーラ、ディバイダ、及び/又は他のプロセッシングを含んでいるかもしれない。結果としてのフィードバック信号308は、デジタル位相検出器302で受け取られ、フィードバック信号308は、リファレンス信号310と比較される。デジタル位相検出器302は、フィードバック信号308の位相とリファレンス信号310の位相との差に基づくデジタル補正信号を発生する。デジタル位相検出器302は、2つの入力信号の位相差に基づくデジタル数信号を発生することができる任意のデバイスである。デジタル位相検出器302の適切なインプリメンテーションの例は、位相−デジタルコンバータ(PDC)を用いることを含む。そのようなインプリメンテーションにおいて、フィードバック信号及びリファレンス信号は、典型的にはアナログ信号である。PDCは、リファレンス信号310の立ち上がりエッジと分周されたフィードバック信号312の立ち上がりエッジとの間のインバータ遅延の数をカウントする。PDCの位相検出器部分は、出力パルスを発生し、その期間はリファレンス信号の立ち上がりエッジと分周されたフィードバック信号の立ち上がりエッジとの差に対応する。パルスの時間期間は、リファレンスの位相と分周されたフィードバック信号の位相との差を表すエラー信号である。パルスの時間期間は、時間−デジタルコンバータ(TDC)内でデジタル数に変換され、デジタル補正信号を生成する。デジタルループ信号118は、デジタル補正信号312に基づく。以下に述べるように、変調ポート及び他の処理が、デジタル位相検出器とデジタル微分器との間に挿入されるかもしれない。したがって、デジタル微分器によって受け取られたデジタルループ信号がデジタル補正信号に基づくものであっても、それは典型的には同じ信号ではない。典型的には、少なくともいくつかのデジタルフィルタリング機能は、デジタル位相検出器とデジタル微分器116との間に挿入される。例えば、デジタルフィルタ314は、デジタル補正信号312をフィルタし、デジタルループ信号118を形成するフィルタ出力信号316を発生する。デジタルフィルタ314は、帯域幅制御、安定性制御、ステップ入力ダンピング応答、及びロック時間制御といったコンベンショナルなアナログPLL内のアナログループフィルタに関連する機能の全てを実行する一方、トラディショナルなアナログフィルタで利用できないノイズ及びスパ(spur)キャンセリングに対する追加的なプログラマビリティ及びフレキシビリティをも可能にする。
【0018】
デジタル位相検出器302の適切なインプリメンテーションの他の例は、フィードバック内の位相アキュムレータ及び時間−デジタルコンバータ(TDL)を用いることを含む。そのようなインプリメンテーションにおいて、フィードバック信号及びリファレンス信号は、デジタル信号である。フィードバックは、VCOのアナログ出力信号に基づいて、デジタルフィードバック信号を供給する。より具体的には、位相アキュムレータは、VCOアナログ出力サイクルの整数数をカウントし、TDCは、VCOアナログ出力信号の期間のフラクション内の整数遅延の数をカウントする。位相アキュムレータの出力は、TDCによって発生したノーマライズされたデジタル数信号に結合される。したがって、この例では、フィードバック信号は、フィードバック内のTDCによって与えられるフラクショナル位相と、位相アキュムレータによって与えられる整数位相とからなる。整数位相は、1以上のリファレンス信号期間の最中の、VCOアナログ出力信号の完全なRFサイクルのトータル数である。フィードバック信号内で指し示され、位相検出器に供給されるトータル位相は、フラクショナル及び整数位相の合計である。デジタル位相検出器は、フィードバック信号とリファレンス信号との位相差に基づいて、デジタル補正信号を発生する。
【0019】
図4は、PLLデバイス400のブロック図であり、デジタル微分器116がデジタルフィルタ314の一部としてインプリメントされている。図4のPLLデバイス400は、微分機能がデジタルループフィルタリングをも実行するデバイスによって実行されることを除いて、上述したように動作する。デジタル補正信号312は、デジタルフィルタ314によって処理される。処理の結果は、アナログ積分器110によって実行されるアナログ積分の少なくとも部分的な補償を含む。この例のデジタルループ信号118は、デジタルフィルタ314によって処理される信号又は信号の組み合わせである。
【0020】
図5は、リファレンスパス内に低周波数ポート502を有する2ポイント変調(two point modulation)を含む例示的な実施形態に係るPLLデバイス500のブロック図である。2ポイント変調インターフェースは、低周波数ポート(lower frequency port)502及び高周波数ポート(upper frequency port)504を含んでいる。低周波数ポート502は、PLLのリファレンスブランチ内に結合されている。データ506は、デジタル位相検出器302の前でリファレンス信号310に結合されている。以下にさらに詳細に述べるように、そのコンビネーションは、2つの信号の合計を含むかもしれないし、データ506をリファレンス信号310に結合させる他の形態を含むかもしれない。結合された信号508は、デジタル位相検出器302によってフィードバック信号308と比較され、デジタル補正信号312を発生する。デジタルフィルタ314は、デジタル補正信号312をフィルタし、フィルタ出力信号316を供給する。高周波数ポート504は、データをフィルタ出力信号316に結合させる。以下に述べるように、例示的な実施形態において、加算器がデータ信号506とフィルタ出力信号316とを結合させるために用いられる。2つの信号を結合させる他のテクニックが、しかしながら、いくつかの状況において用いられることができる。デジタルループ信号118は、結合されたデータ及びフィルタ出力信号に基づく。他の処理は、デジタルループ信号118がデジタル微分器116に現れる前に、実行されるかもしれない。ゲイン調整が、例えば、適用されるかもしれない。電流出力DAC104は、微分された結合されたデータ及びフィルタ出力信号に基づくデジタルループ信号118に基づいて、アナログ電流信号を発生する。アナログ積分器110は、アナログ電流信号106を積分し、電圧制御信号をVCO114に供給する。フィードバック306は、信号をデジタル位相検出器に戻すように結合させる。
【0021】
図6は、図5のPLLデバイス500の例示的なインプリメンテーション600のブロック図である。例示的なインプリメンテーション600は、位相変調セクション602、ループ制御セクション604、リファレンスセクション及びフィードバック306を含んでいる。
【0022】
位相変調セクション602は、2つのポイントでPLLにデータ506を処理及び導入することにより、2ポイント変調を可能にしている。いくつかの状況において、入力位相データ506は、任意の要求される信号バッファリング、クロックレートコンバージョン、及びビット幅調整を入力位相データに与えるインターフェースブロック(図示せず)によって、受け取られ及び処理される。結果としての処理データは、リファレンスパスに供給され、ループ制御セクション604に注入される前に。ゲインアダプション608及びノーマライゼーションデバイス610によってさらに処理される。ループゲインアダプションデバイス608は、アナログ積分器内の電流−電圧ゲイン、VCO内の電圧−周波数ゲイン、及びDAC内の任意のゲインエラーからの結果である予測されるアナログループゲインと実際のアナログループゲインとの差を測定する。結果としてのループゲインの差は、ループゲインノーマライジングデバイス610により、処理された入力位相データと掛け合わされる。ノーマライズされたデータ612は、デジタルループフィルタ出力信号316と結合され、ループ制御パスに注入される。したがって、ゲインアダプション及びノーマライゼーションセクション602は、入力位相データからリファレンスセクション606及びハイパス変調セクション504を通してロウパス変調パスに対するVCO出力への等しいパス帯域ゲインを確立する。
【0023】
リファレンスセクション606は、データが結合されたリファレンス信号をループ制御セクション604に結合させるために、任意の数の回路及びデバイスを含んでいるかもしれない。リファレンス信号310は、いくつかの状況において、整数部分及びフラクショナル部分としてリファレンスパスで受け取られるかもしれないデジタルリファレンス信号である。リファレンス信号は、位相変調パスで受け取られ、任意の要求される信号バッファリング、クロックレートコンバージョン、及びビット幅調整を入力位相データに与えるインターフェースブロックによって少なくとも部分的に処理されるかもしれないデータ信号に結合される。位相結合器616は、2つの信号を結合して、結合された信号618を発生し、それは、いくつかの状況において、信号がループ制御セクション604に供給される前にさらに処理されるかもしれない。位相結合器616は、例示的な実施形態では加算器であるが、いくつかの状況において、データをリファレンス信号に結合させるために、他の技術が用いられるかもしれない。
【0024】
ループ制御セクション604内のデジタル位相検出器620は、結合された信号618を、フィードバック306から受け取られたフィードバック信号308と比較する。図6の例では、デジタル位相検出器は、2つのデジタル信号間の位相差に基づいてデジタル補正信号を与えるデジタル位相検出デバイスである。したがって、フィードバック信号308及び結合された信号618は、この例では両者ともにデジタル信号である。デジタル補正信号312は、デジタルループフィルタ314、位相変調セクションのループゲインアダプションデバイス608、及びコースチューニングメカニズム622に供給される。デジタルループフィルタ314は、デジタル補正信号312をフィルタし、加算器624にフィルタされた信号316を供給する。加算器624は、位相変調セクション602から受け取った高周波数データ612をフィルタされた信号316に結合させ、データインフォメーションを含んだデジタルループ信号118を発生する。デジタル微分器116は、アナログ積分器110による積分を少なくとも部分的に補償し、電流出力DAC104にデジタル入力信号102を供給する。電流出力DAC104は、デジタル入力信号102をアナログ電流信号106に変換する。電流出力DAC104が電流パルスDACである場合、アナログ電流信号106は、デジタルループ信号118の符号に対応する極性を有する、同一の或いはほぼ同一のパルスの連続である。電流出力DAC104が、カレントミラー出力ステージを有する電流ステアリング(steering)DACである場合、アナログ電流信号106は、入力信号対応する連続的な時間変動する電流信号である。アナログ電流信号106は、アナログ積分器110によって積分され、VCO114にアナログ制御電圧信号112を供給する。VCO114は、電圧制御信号112にしたがって、アナログVCO出力信号(アナログ出力信号)304を発生する。
【0025】
アナログ出力信号304は、信号分割器(分周器)626によって2つの部分に分割され、一方の部分は位相アキュムレータ628によって受け取られ、他方の部分はTDC630によって受け取られる。位相アキュムレータ628は、アナログ出力信号304を、デジタル数として表現されるアナログ出力信号304の位相の整数部分を表す整数値632に変換する。TDC630は、アナログ出力信号304を周波数リファレンス(FREF)634と比較し、位相のデジタル表現のフラクショナル部分を決定する。フラクショナル部分を表すデジタル数636は、整数部分及びフラクショナル部分が結合器640で結合されてデジタルフィードバック信号308を形成する前に、ノーマライジングデバイス638によってノーマライズされる。周波数リファレンス(FREF)634は、典型的には、全てのリファレンスサイクルで発生するシングルビットパルスであり、リファレンス信号の周波数を示す。リファレンス信号の位相は、リファレンスセクション606入力でのデジタル数として表現され、リファレンス期間について1回だけ固定量によってインクリメントされる。
【0026】
図7は、位相−デジタルコンバータ(PDC)702を含む例示的な実施形態に係るPLLデバイス700のブロック図である。この例示的な実施形態において、PDC702は、位相−周波数検出器704及び時間−デジタルコンバータ(TDC)706を含んでいる。VCO114は、ループのフィードバックセクション306を通ってフィードバックされるアナログ出力信号304を発生する。フィードバック306は、プリスケーラ、ディバイダ、及び他の処理を含んでいるかもしれない。結果としてのフィードバック信号308は、位相−周波数検出器704で受け取られ、フィードバック信号308はアナログフィードバック信号708(310)と比較される。したがって、図7の例では、リファレンス信号310はアナログリファレンス信号708であり、フィードバック信号308はアナログリファレンス信号である。位相−周波数検出器704は、フィードバック信号の位相とリファレンス信号の位相との差に基づくアナログ補正信号710を発生する。位相及び周波数間の関係のために、アナログ補正信号は、フィードバック信号とリファレンス信号との周波数差にも基づく。TDC706は、アナログ補正信号710の期間のフラクション内のインバータ遅延の数をカウントし、その間にアナログ補正回路710はデジタル数信号712を発生する。デジタル数信号712は、デジタルフィルタ314に適用され、フィルタ出力信号316を発生する。図7の例では、フィルタ出力信号316は、デジタルループ信号118である。フィルタされた信号は、他のデバイスによってさらに処理されるかもしれず、デジタルループ信号118を発生する。デジタルループ信号118は、少なくともデジタル数信号712に基づく。デジタルフィルタ314に付加される他の処理は、PDC702及びデジタル微分器116間で実行されるかもしれない。したがって、デジタル数信号712及びデジタルループ信号118は、ほとんどの状況において同一の信号ではない。電流DAC104は、デジタルループ信号118に基づいてアナログ電流信号106を発生する。アナログ積分器110は、アナログ電流信号106を積分して、VCO114に電圧制御信号112を供給する。フィードバック306は、VCO出力信号304に基づく信号を、位相−周波数検出器704へと結合させる。デジタル微分器116は、積分器110の積分機能を少なくとも部分的に補償する。したがって、PLL内のデジタル処理は、アナログ電流信号のアナログ積分を補償する。
【0027】
図8は、位相−デジタルコンバータ(PDC)702を含むPLLデバイス800のブロック図であり、デジタル微分器116がデジタルフィルタ314の一部としてインプリメントされている。図8のPLLデバイスは、デジタルループフィルタリングも実行するデバイスによって実行される微分機能を除いて、上述したのと同様に動作する。デジタル数信号712は、デジタルフィルタ314によって処理される。処理の結果は、アナログ積分器110によって実行されるアナログ積分の少なくとも部分的な補償を含む。この例のデジタルループ信号118は、デジタルフィルタデバイス内のデジタルフィルタ314によって処理される信号又は信号の組み合わせである。
【0028】
図9は、フィードバックパス内の低周波数ポート(lower frequency port)902を有する2ポイント変調(two point modulation)を含む例示的な実施形態に係るPLLデバイス900のブロック図である。上述した動作に加えて、図9のPLLは、2ポイント変調を含み、低周波数ポートがフィードバックパス内に接続され、高周波数ポート(upper frequency port)904がデジタルフィルタ314の後ろに接続されている。したがって、低周波数データは、フィードバックパスに結合され、高周波数データは、デジタルフィルタ314の後ろのループに注入される。電流DAC104は、微分された結合データ及びフィルタ出力信号に基づくデジタルループ信号118に基づいてアナログ電流信号106を発生する。PDC702は、データを含むフィードバック信号308を受け取る。その結果、VCO出力信号304は、全てのパストランスファ機能を生成する低及び高周波数データによって変調される。
【0029】
図10は、フィードバック306パス内にシグマデルタ変調低周波数ポート1002を有する2ポイント変調を含む例示的な実施形態に係るPLLデバイス1000のブロック図である。入力位相データ506は、入力位相データから変調VCO出力への全てのパストランスファ機能を生成するPLL内の2つのポイントに適用される。低周波数変調ポート1002は、フィードバックディバイダデルタシグマ変調器1004の入力である。フィードバック306は、フラクションN分周器(ディバイダ)1006を含んでいる。フィードバック分周比が入力位相データを変化させることにより、PLLの帯域幅内の入力位相変調はVCO出力304にトランスファされる。高周波数変調ポート1008は、ゲインアダプテーション及びノーマライゼーションデバイス602に適用される。上述したように、ゲインアダプテーション及びノーマライゼーションデバイス602は、デジタルループフィルタ314に入力する位相エラーを測定して、電流モードDACの実際の及び予測されるアナログゲイン間の変動、アナログ積分器110及びVCO電圧−周波数ゲインを評価し、スケーリングファクタを入力位相データ506に適用する。ゲイン調整された信号は、結合器610内のデジタルループフィルタ314の出力に結合された位相データを含む。これは、PLLの帯域幅の外側の入力位相変調をVCO出力304にトランスファする高周波数変調パスを生成する。デジタル微分がデジタルループフィルタ314内に含まれる状況において、ゲインアダプテーション及びノーマライゼーションデバイス602に適用される入力位相データは、デジタル的に微分されたデジタルフィルタ出力に加算される前にデジタル的に微分される。
【0030】
図11は、電流源出力ステージ1102を有する電流ステアリングDAC1100の図式表現である。一例として、デジタル入力ワードがDI<n:1>である。MYは、PMOSトランジスタ間の相対的なサイズを示し、MXは、NMOSトランジスタ間の相対的なサイズを示している。Iref は、入力電流バイアスである。例示的な電流源出力ステージ1102は、トランジスタのようなアクティブデバイスを用いてインプリメントされる。図11を参照して議論される出力ステージは、参照入力NMOSトランジスタ1106を有するカレントミラー1104を含み、参照入力NMOSトランジスタ1106のソースは、グラウンド1108に接続されている。参照入力NMOSトランジスタのドレイン及びゲートは、参照電流入力1110に接続されている。参照入力NMOSトランジスタ1106は、ドレイン及びゲートノードで参照電圧を発生する。参照電圧は、複数のNMOSトランジスタ1112−1116のゲートに結合されている。いくつかの状況において、複数のNMOSトランジスタ1113−116は、グラウンドに接続されたソースと、NMOS差動ペア1117−1120のソースにそれぞれが個別に接続されたドレインとを有している。各差動ペアの一方のドレイン出力は、DAC出力1122に接続され、他方は、電源1124のようなダンプ(dump)モードに接続されることができる。DAC出力1122は、PMOSカレントミラー1128のPMOS電流源1126によってバイアスされる。PMOSカレントミラーは、電流源1126及びリファレンスデバイス1130を含み、全ての電流源が出力1122にスイッチされるとき、電流源1126はNMOS電流源1112−1116によって供給されることができる最大電流の半分を供給する。ゲート入力を差動ペアにプログラムすることにより、DAC出力1122をスイッチするために、差動ペア出力へNMOS電流源のどのくらいの数がプログラムされるかにしたがって、DAC出力値が設定される。
【0031】
図12は、他の構成に係る電流源出力ステージ1202を有する電流ステアリングDAC1200の図式表現である。この例において、各差動ペア1117−1120の一方のドレイン出力は、DAC出力1122に直接接続され、他方は、PMOSカレントミラー1228のリファレンスデバイス1128に接続されている。PMOSカレントミラーのデバイスのソースは、ポジティブ電源1124に接続されている。リファレンスデバイス1130のゲート及びドレインは両者とも、DAC出力1122に直接接続されていないNMOS差動ペアトランジスタのドレインに接続されている。PMOSカレントミラーリファレンスデバイス1130のゲート上に発生する電圧は、DAC出力1122に接続されたドレインを有するPMOS電流源トランジスタ1126に印加される。その結果、DAC出力1122は、DACデジタル入力ワードの値に依存して、ネガティブ又はポジティブ電流のいずれかにソースする(source)ことができる。
【0032】
図13Aは、電流源出力ステージ1302(108)を有する例示的な電流パルスDAC1300の図式表現である。本例において、デジタル入力ワードは、DI<n:0>と、フィルタされた位相エラーがポジティブであるかネガティブであるかを示すサインビットである。全てのトランジスタは、同一の幅/長さを有している。
【0033】
電流源出力ステージ1302(108)は、DAC出力1304に接続されたドレインと、グラウンド1108に接続されたソースを有するNMOSトランジスタ1308のドレイン及びゲートにリファレンス電流1306を適用することによって生成されるリファレンス電圧に接続されたゲートと、グラウンド1108に接続するスイッチ1310に接続されたソースとを有する、単一のNMOSトランジスタ1302としてインプリメントされている。DAC出力値106は、DAC入力ワードDI<n:0>に等しい回数だけスイッチ1310のオン及びオフをパルスすることによってプログラムされる。相補的な電流源出力ステージ1312は、DAC出力1304に接続されたドレインと、ポジティブ電源1124に接続されたソースを有するPMOSトランジスタ1316のドレイン及びゲートにNMOSリファレンス電流のコピーを適用することによって生成されるリファレンス電圧1314に接続されたゲートと、ポジティブ電源1124に接続するスイッチ1318に接続されたソースとを有する、単一のPMOSトランジスタ1312としてインプリメントされている。NMOS1302又はPMOS電流源1304のいずれかは、DAC入力ワードのサインビットによってアクティブとなるように選択される。入力ワードが非サインであるとすると、DAC入力の最上位ビットは、サインビットとして用いられることができる。リングオシレータ1320は、パルスカウンタ1322をドライブし、カウンタ1322の出力は、デジタル比較器(コンパレータ)1324をドライブし、それは、カウント値を、DACデジタル入力ワード、又はデジタル入力ワードから非サインのDACデジタル入力ワードの最上位ビットをマイナスしたものと比較する。カウント値がDACデジタル入力ワードよりも少ないとき、ロジック回路1326は、リングオシレータ信号を、NMOS電流源トランジスタ1302又はPMOS電流源トランジスタ1312のソースにおけるスイッチ1302、1310のゲート制御に結合し、各リングオシレータ期間に対する電流の1つの等しいパルスを生成する。カウント値がDACデジタル入力ワードを越えるとき、リングオシレータ信号は、NMOS又はPMOS電流源スイッチトランジスタのゲート制御からブロックされる。カウンタは、各リファレンス期間のスタートで一旦、ゼロにリセットされ、次のDAC入力ワードがアナログ電流出力サンプルに変換されることを許容する。いくつかの状況において、コンパレータ出力からリングオシレータへの接続は、必要とされる数のパルスがカウントされた後にリングオシレータがディセーブル(disable)になるように、イネーブル信号をリングオシレータに供給する。このサンプルに対するDAC出力は、直列の電流パルスであり、サンプル毎のパルスの総数は、DAC入力ワードに等しい。
【0034】
図13Bは、デルタシグマ変調器1352とアナログ回路204に接続された電流源出力ステージ1302(108)とを有する例示的なデルタシグマ電流DAC1350の図式表現である。デルタシグマ電流DAC1350は、マルチビットのデジタルワードをシングルビットのサイン信号1354に変換する。サイン信号1354は、スイッチ1310、1318をドライブして、電流出力信号を発生する。したがって、デルタシグマ電流DACの電流源出力ステージ1302は、デルタシグマ変調された連続的な電流出力信号を供給する。デルタシグマ変調された連続的な電流出力信号は、ビット数に依存したレベル数を有する。図13Bに示された例は、シングルビットDACを含んでいるが、2、3、4或いはそれ以上のビットのマルチビットDACが、いくつかの状況におけるデルタシグマ電流DACを作成するために、2、3、4或いはそれ以上のビットの信号出力を有するデルタシグマ変調器によって用いられることもできる。図13Bの例では、したがって、出力電流信号は、2つのレベル間で変化するシングルビット信号である。知られているように、シグマデルタ変調器によって発生する量子化ノイズは、しばしば周波数の関数である。いくつかの状況において、したがって、追加のフィルタリングがPLL内に与えられる。デルタシグマ電流DAC1350がPLLデバイス内にインプリメントされた例示的な実施形態において、アナログ回路204は、フィルタリング応答において2つの極(pole)を形成するアナログエレメントを含んでいる。したがって、アナログ回路は、例示的な実施形態において、量子化ノイズをフィルタリングするためのフィルタ1356を含んでいる。
【0035】
図14は、アナログ積分を補償するデジタル微分を有するフェイズロックループを管理する方法のフローチャートである。本方法は、ハードウェア、ソフトウェア及び/又はファームウェアの任意の組み合わせによって実行されるかもしれない。
【0036】
ステップ1402において、フィードバック信号とリファレンス信号との位相差に基づいてデジタルループ信号が発生する。デジタル位相検出器は、フィードバック信号及びリファレンス信号がデジタル信号として与えられるインプリメンテーションにおいて、フィードバック信号とリファレンス信号とを比較するために用いられることができる。信号がアナログ信号であるインプリメンテーションにおいて、位相比較は、位相−デジタル変換器或いは時間−デジタル変換器によってフォロウされるアナログ位相検出器によって実行されるかもしれない。デジタルループ信号は、位相比較に起因する補正信号に少なくとも部分的に基づく。以下に議論されるように、例えば、位相検出器によって発生するデジタル補正信号は、フィルタリング及び変調によってさらに処理され、デジタルループ信号を発生するかもしれない。
【0037】
ステップ1404において、電流DACの電流源出力ステージによって発生するアナログ電流信号のアナログ積分を少なくとも部分的に補償するために、デジタルループ信号がデジタル的に微分される。アナログ電流信号は積分され、VCOを制御するために電圧制御信号を発生する。特定のインプリメンテーションに依存して、デジタル微分は、スタンドアロン回路によって実行されるかもしれず、或いは微分機能は、ループ内の他の処理を実行するデジタルプロセッシング回路の一部であるかもしれない。デジタルループ信号の微分は、デジタル入力信号を発生する。
【0038】
ステップ1406において、デジタル入力信号に基づいてアナログ電流信号が発生する。デジタル入力信号、電流源出力ステージを含む電流DACの入力で受け取られる。電流DACは、デジタル入力信号をアナログ電流信号に変換する。電流DACは、用いられる電流DACのタイプに依存して、パルス化された電流信号或いは時間変化する連続的な信号を供給するかもしれない。
【0039】
ステップ1408において、アナログ電流信号が積分され、VCOを制御するための制御電圧信号が発生する。キャパシタのようなアナログデバイス又は回路は、アナログ電流信号を積分する。アナログ積分は、スタンドアロンアナログデバイス又は回路によって実行されるかもしれず、或いは、アナログ積分機能は、アナログ積分器を含むアナログ回路によって実行されるアナログ電流信号のアナログ処理の一部であるかもしれない。したがって、2つのファンクションが他の処理の一部である場合に、デジタル微分はアナログ積分を少なくとも部分的に補償する。
【0040】
図15は、リファレンスパス及びループ制御パス内に2ポイント変調(two point modulation)を含んだPLLを管理する方法のフローチャートである。図15を参照して議論される方法は、図14を参照して議論された方法のインプリメンテーションの一例である。
【0041】
ステップ1502において、リファレンス信号とフィードバック信号との位相差が検出され、デジタル補正信号を供給する。デジタル位相検出器は、デジタルフィードバック信号をデジタルリファレンス信号と比較し、デジタル補正信号を発生する。
【0042】
ステップ1504において、デジタル補正信号がデジタル的にフィルタされて、フィルタ出力信号が発生する。デジタルフィルタリングは、ループのループ帯域幅を少なくとも部分的に確立する。デジタルループ信号は、フィルタ出力信号に少なくとも部分的に基づく。付加的な処理がデジタルフィルタ及びデジタル微分器間で実行されない場合、フィルタ出力信号はデジタルループ信号である。以下で議論されるように、しかしながら、デジタルループ信号はデータの他にフィルタ出力信号を含み、変調はデジタルフィルタの後でループに導入される。
【0043】
ステップ1506において、アナログ電流信号のアナログ積分を少なくとも部分的に補償するために、デジタルループ信号がデジタル的に微分される。アナログ電流信号は積分されて、VCOを制御するために電圧制御信号を発生する。デジタルループ信号の微分は、デジタル入力信号を発生する。
【0044】
ステップ1508において、デジタル入力信号に基づいてアナログ電流信号が発生する。デジタル入力信号は、電流源出力ステージを含む電流DACの入力で受け取られる。電流DACは、デジタル入力信号をアナログ電流信号に変換する。
【0045】
ステップ1510において、アナログ電流信号が積分されて、VCOを制御するための制御電圧信号が発生する。キャパシタのようなアナログ積分器は、アナログ電流信号を積分して電圧制御信号を形成する。電流DAC1350がデルタシグマ変調器1352を含んでいる場合、付加的なフィルタリングが積分された電流信号に対して実行される。フィルタリングは、任意の数の極(pole)を用いるかもしれず、付加的なフィルタリングの周波数応答が低周波数でフラットになるように、付加的な極がデジタルフィルタの極よりも周波数が高くなる限りにおいて、積分を実行する同一のアナログ回路内で実行されるかもしれず、その場合、デジタルフィルタはデジタルフィルタよりもはるかに高い周波数で減衰をオペレート及び供与する。
【0046】
したがって、ステップ1506、1508及び1510は、図14のステップ1404、1406及び1408の機能を実行する。
【0047】
ステップ1512において、アナログ出力信号が発生する。VCOは、電圧制御信号にしたがってアナログ出力信号を発生する。VCOの出力信号は、電圧制御信号に依存した周波数を有する。
【0048】
ステップ1514において、アナログ出力信号に基づくフィードバック信号が、デジタル位相検出器に供給される。フィードバック信号は、アナログ出力信号の位相を表すデジタル数である。上述したように、デジタルフィードバック信号を供給するための適した技術の例は、位相アキュムレータ及びTDCを用いることを含む。
【0049】
ステップ1516において、低周波数ポートでデータ信号をリファレンス信号に結合させることと、高周波数ポートでデータ信号をフィルタ出力信号に結合させることとによる2ポイント変調によって、アナログ出力信号が変調される。デジタルループ信号は、したがって、データ信号及びフィルタ出力信号の組み合わせを含む。
【0050】
図16は、フィードバックパス及びループ制御パス内に2ポイント変調を含むPLLを管理する方法のフローチャートである。図16を参照して議論される方法は、図14を参照して議論された方法のインプリメンテーションの例である。
【0051】
ステップ1602において、リファレンス信号とフィードバック信号との位相差が検出され、アナログ補正信号を供給する。アナログ位相−周波数検出器は、アナログフィードバック信号をアナログリファレンス信号と比較して、アナログ補正信号を発生する。
【0052】
ステップ1604において、アナログ補正信号がデジタル数信号に変換される。上述したように、信号をデジタル数信号に変換するための適した技術の例は、時間−デジタルコンバータ(TDC)を用いることを含む。
【0053】
ステップ1606において、デジタル数信号がデジタル的にフィルタされ、フィルタ出力信号を発生する。デジタルフィルタリングは、ループのループ帯域幅を少なくとも部分的に確立する。デジタルループ信号は、少なくとも部分的にフィルタ出力信号に基づく。デジタルフィルタ及びデジタル微分器間で実行される付加的な処理がない場合、フィルタ出力信号はデジタルループ信号である。以下に議論されるように、しかしながら、デジタルループ信号は、データの他にフィルタ出力信号を含み、デジタルフィルタの後で変調がループに導入される。
【0054】
ステップ1608において、アナログ電流信号のアナログ積分を少なくとも部分的に補償するために、デジタルループ信号がデジタル的に微分される。アナログ電流信号が積分されて電圧制御信号を発生し、VCOを制御する。デジタルループ信号の微分は、デジタル入力信号を発生する。
【0055】
ステップ1610において、デジタル入力信号に基づいてアナログ電流信号が発生する。デジタル入力信号は、電流源出力ステージを含む電流DACの入力で受け取られる。電流DACは、デジタル入力信号をアナログ電流信号に変換する。
【0056】
ステップ1612において、アナログ電流信号が積分され、VCOを制御するための制御電圧信号を発生する。キャパシタのようなアナログ積分器が、アナログ電流信号を積分し、電圧制御信号を形成する。
【0057】
したがって、ステップ1608、1610及び1612は、図14のステップ1404、1406及び1408の機能を実行する。ステップ1602、1604及び1606は、ステップ1402の例示的なインプリメンテーションである。
【0058】
ステップ1614において、アナログ出力信号が発生する。VCOは、電圧制御信号にしたがってアナログ出力信号を発生する。VCOの出力信号は、電圧制御信号に依存する周波数を有する。
【0059】
ステップ1616において、アナログ出力信号に基づくフィードバック信号が、位相−周波数検出器に供給される。フィードバック信号は、VCOのアナログ出力信号に基づくアナログ信号である。上述したように、デジタルフィードバック信号を供給するための適した技術は、フィードバック306内のフラクショナルNディバイダのプリスケーラを用いることを含む。
【0060】
ステップ1618において、低周波数変調ポートでデータ信号をフィードバック信号に結合させることと、高周波数変調ポートでデータ信号をフィルタ出力信号に結合させることとによる2ポイント変調によって、アナログ出力信号が変調される。デジタルループ信号は、したがって、データ信号及びフィルタ出力信号の組み合わせを含む。
【0061】
図17は、デジタルフィルタを含むPLLデバイス内のアナログ積分を補償するためのデジタル微分によってフェイズロックループを管理する方法のフローチャートである。本方法は、ハードウェア、ソフトウェア及び/又はファームウェアの任意の組み合わせによって実行されるかもしれず、デジタル的にフィルタリングが実行される図14を参照して説明された方法の例である。
【0062】
ステップ1702において、フィードバック信号とリファレンス信号との位相差に基づいて、デジタル補正信号が発生する。デジタル位相検出器は、フィードバック信号及びリファレンス信号がデジタル信号として与えられるインプリメンテーションにおいて、フィードバック信号とリファレンス信号とを比較するために用いられることができる。信号がアナログ信号であるインプリメンテーションにおいて、位相比較は、時間−デジタルコンバータによってフォロウされるアナログ位相検出器又は位相−デジタルコンバータによって実行されるかもしれない。
【0063】
ステップ1704において、デジタル補正信号がデジタル的にフィルタされて、フィルタ出力信号を発生する。
【0064】
ステップ1706において、電流DACの電流源出力ステージによって発生するアナログ電流信号のアナログ積分を少なくとも部分的に補償するために、フィルタ出力信号がデジタル的に微分される。アナログ電流信号が積分されて電圧制御信号を発生し、VCOを制御する。フィルタ出力信号の微分は、デジタル入力信号を発生する。
【0065】
ステップ1708において、デジタル入力信号に基づいてアナログ電流信号が発生する。デジタル入力信号は、電流源出力ステージを含む電流DACの入力で受け取られる。電流DACは、デジタル入力信号をアナログ電流信号に変換する。電流DACは、用いられる電流DACのタイプに依存して、パルス化された電流信号又は時間変化する連続信号を供給するかもしれない。
【0066】
ステップ1710において、アナログ電流信号が積分され、VCOを制御するための制御電圧信号を発生する。キャパシタのようなアナログデバイス又は回路は、アナログ電流信号を積分する。アナログ積分は、スタンドアロンのアナログデバイス又は回路によって実行されるかもしれず、或いは、アナログ積分機能は、アナログ積分器を含んだアナログ回路によって実行されるアナログ電流信号のアナログ処理の一部であるかもしれない。
【0067】
図18は、アナログ積分を補償するデジタル微分を含むPLLに、DCO制御パス及びリファレンスパス内の2ポイント変調を適用する方法のフローチャートである。したがって、図18を参照して議論される方法は、図15及び図14を参照して議論される方法の例である。より具体的には、図18の方法は、図15のステップ1516をインプリメントするためのPLL内で実行されるステップを議論している
ステップ1802において、低周波数ポートからのデータ及びリファレンス信号が結合されて、変調されたリファレンス信号を生成する。例示的な実施形態において、位相結合器602は、位相データ506及びリファレンス信号310を結合する。
【0068】
ステップ1804において、変調されたリファレンス信号とフィードバック信号との位相差が検出され、デジタル補正信号を供給する。デジタル位相検出器は、デジタルフィードバック信号を、データによって変調されたデジタルリファレンス信号と比較し、デジタル補正信号を発生する。
【0069】
ステップ1806において、デジタル補正信号がデジタル的にフィルタされて、フィルタ出力信号を発生する。
【0070】
ステップ1808において、フィルタ出力信号が高周波数変調ポートからのデータと結合されて、デジタルループ信号を生成する。例示的な実施形態において、ゲインアダプトされ及びノーマライズされたデータ信号は、結合器624内で結合される。
【0071】
ステップ1810において、アナログ電流信号のアナログ積分を少なくとも部分的に補償するために、デジタルループ信号がデジタル的に微分される。アナログ電流信号が積分されて電圧制御信号を発生し、VCOを制御する。デジタルループ信号の微分は、デジタル入力信号を発生する。
【0072】
ステップ1812において、デジタル入力信号に基づいてアナログ電流信号が発生する。デジタル入力信号は、電流源出力ステージを含む電流DACの入力で受け取られる。電流DACは、デジタル入力信号をアナログ出力信号に変換する。
【0073】
ステップ1814において、アナログ電流信号が積分されて、VCOを制御するための制御電圧信号が発生する。キャパシタのようなアナログ積分器は、アナログ電流信号を積分して、電圧制御信号を形成する。
【0074】
ステップ1816において、アナログ出力信号が発生する。VCOは、電圧制御信号にしたがってアナログ出力信号を発生する。VCOの出力信号は、電圧制御信号に依存した周波数を有する。
【0075】
ステップ1818において、アナログ出力信号に基づくフィードバック信号がデジタル位相検出器に供給される。フィードバック信号は、アナログ出力信号の位相を表すデジタル数である。上述したように、デジタルフィードバック信号を与えるための適した技術の例は、位相アキュムレータ及びTDCを用いることを含む。
【0076】
図19は、アナログ積分を補償するデジタル微分を含むPLLのDCO制御パス及びフィードバックパス内の2ポイント変調を適用する方法のフローチャートである。したがって、図19を参照して議論される方法は、図16及び図14を参照して議論される方法の例である。より具体的には、図19の方法は、図16のステップ1518をインプリメントするPLL内で実行されるステップを議論している。
【0077】
ステップ1902において、リファレンス信号とフィードバック信号との位相差が検出され、アナログ補正信号を供給する。アナログ位相−周波数検出器は、アナログフィードバック信号をアナログリファレンス信号と比較し、アナログ補正信号を発生する。
【0078】
ステップ1904において、アナログ補正信号がデジタル数信号に変換される。上述したように、信号をデジタル数信号に変換する適切な技術の例は、時間−デジタルコンバータ(TDC)を用いることを含む。
【0079】
ステップ1906において、デジタル数信号がデジタル的にフィルタされ、フィルタ出力信号を発生する。デジタルフィルタリングは、ループのループ帯域幅を少なくとも部分的に確立する。
【0080】
ステップ1908において、高周波数変調ポートを通して受け取られたデータは、フィルタ出力信号に結合され、デジタルループ信号を発生する。ゲインアダプトされ及びノーマライズされたデータ信号は、結合器内のフィルタ出力信号に結合される。
【0081】
ステップ1910において、アナログ電流信号のアナログ積分を少なくとも部分的に補償するために、デジタルループ信号がデジタル的に微分される。アナログ電流信号が積分されて電圧制御信号を発生し、VCOを制御する。デジタルループ信号の微分は、デジタル入力信号を発生する。
【0082】
ステップ1912において、デジタル入力信号に基づいてアナログ電流信号が発生する。デジタル入力信号は、電流源出力ステージを含む電流DACの入力で受け取られる。電流DACは、デジタル入力信号をアナログ電流信号に変換する。
【0083】
ステップ1914において、アナログ電流信号が積分され、VCOを制御するための制御電圧信号を発生する。キャパシタのようなアナログ積分器がアナログ電流信号を積分し、電圧制御信号を形成する。
【0084】
ステップ1916において、アナログ出力信号が発生する。VCOは、電圧制御信号にしたがってアナログ出力信号を発生する。VCOの出力信号は、電圧制御信号に依存する周波数を有する。
【0085】
ステップ1918において、アナログ出力信号周波数が、変調分周比及びフィードバックに接続された低周波数変調ポートを通して受け取られたデータにしたがって分周される。フラクショナルNディバイダの分周比は、データにしたがって変化する。
【0086】
ステップ1920において、シグマデルタ変調されたアナログ出力信号に基づくフィードバック信号が、位相−周波数検出器に供給される。フィードバック信号は、フラクショナルNディバイダによって変調されたVCOのアナログ出力信号に基づくアナログ信号である。
【0087】
図14、図15、図16、図17、図18及び図19を参照して議論されたステップは、任意のコンビネーションデバイス回路及び/又はコードによって実行されるかもしれない。さらに、いくつかの状況においてステップの順序が変更されてもよく、2以上のステップが同時に実行されることもできる。さらに、1以上のステップが、いくつかの状況において削除されてもよい。
【0088】
当業者は、情報及び信号が、種々の異なったテクノロジー及びテクニックを用いて表現されるかもしれないことを、理解するであろう。例えば、上記記述を通して言及されるかもしれないデータ、インストラクション、コマンド、情報、信号、ビット、シンボル、及びチップは、電圧、電流、電磁波、磁気フィールド又はパーティクル、光学フィールド又はパーティクル、或いはそれらの任意の組み合わせによって表現されるかもしれない。
【0089】
当業者は、ここで開示された実施形態に関連して説明された種々のロジカルブロック、モジュール、回路、及びアルゴリズムステップが、電子的ハードウェア、コンピュータソフトウェア、或いは両者の組み合わせによってインプリメントされるかもしれないことが、認識されるであろう。このハードウェア及びソフトウェアの互換性を明確に示すために、種々の例証的なコンポーネント、ブロック、モジュール、回路、及びステップが、それらの機能の観点において一般的に上述されている。そのような機能がハードウェア或いはソフトウェアとしてインプリメントされるか否かは、全体のシステムに課された設計制約及び特定のアプリケーションに依存する。当業者は、各特定のアプリケーションに対する種々の方法において上述された機能をインプリメントするかもしれないが、そのようなインプリメンテーションの判定は、本発明の範囲からの逸脱を引き起こすものとして解釈すべきではない。
【0090】
ここで開示された実施形態に関連して述べられた種々の例証的なロジカルブロック、モジュール及び回路は、ここで述べられた機能を実行するように設計された、汎用目的プロセッサ、デジタルシグナルプロセッサ(DSP)、特定用途向け集積回路(ASIC)、フィールドプログラマブルゲートアレイ(FPGA)又は他のプログラマブルロジックデバイス、ディスクリートゲート又はトランジスタロジック、ディスクリートハードウェアコンポーネント、或いはそれらの任意の組み合わせによって、インプリメント或いは実行されるかもしれない。汎用目的プロセッサはマイクロプロセッサであるかもしれないが、代替的に、プロセッサは、任意のコンベンショナルプロセッサ、コントローラ、マイクロコントローラ、或いはステートマシーンでもよい。プロセッサはまた、コンピューティングデバイスの組み合わせ、例えば、DSPとマイクロプロセッサとの組み合わせ、複数のマイクロプロセッサ、DSPコアと関連した1以上のマイクロプロセッサ、或いは任意の他のそのような構成として、インプリメントされるかもしれない。
【0091】
ここで開示された実施形態に関連して述べられた方法或いはアルゴリズムのステップは、ハードウェアで直接、プロセッサによって実行されるソフトウェアモジュール、或いは2つの組み合わせで実現されるかもしれない。ソフトウェアモジュールは、RAMメモリ、フラッシュメモリ、ROMメモリ、EPROMメモリ、EEPROMメモリ、レジスタ、ハードディスク、リムーバブルディスク、CDROM、或いは任意の形態の公知の記憶媒体に存在するかもしれない。例示的な記憶媒体が、プロセッサが記憶媒体から情報を読み出し及び記憶媒体に情報を書き込むことができるように、プロセッサに結合される。或いは、記憶媒体は、プロセッサと一体であるかもしれない。プロセッサ及び記憶媒体は、ASICに存在するかもしれない。ASICは、ユーザーターミナルに存在するかもしれない。或いは、プロセッサ及び記憶媒体は、ユーザーターミナル内のディスクリートコンポーネントとして存在するかもしれない。
【0092】
開示された実施形態の前述の説明は、当業者が本発明を実施または使用できるようにするために提供される。これらの実施形態に対する種々の変更は、当業者に容易に明らかになり、ここで定義された包括的な原理は、本発明の精神及び範囲から逸脱することなく、他の実施形態に適用されるかもしれない。それ故、本発明は、ここで示された実施形態に限定されることは意図されておらず、ここで開示された原理および新規な特徴に矛盾しない最も広い範囲を与えられるべきものである。
【特許請求の範囲】
【請求項1】
デジタル入力信号に基づいてアナログ電流信号を発生するように構成され、前記アナログ電流信号を供給する電流源出力ステージを備えるデジタルアナログコンバータ(DAC)と、
電圧制御発振器(VCO)を制御するための電圧制御信号を発生するために前記アナログ電流信号を積分するように構成されたアナログ積分器と、
前記アナログ積分器による前記アナログ電流信号の積分を少なくとも部分的に補償するためにデジタルループ信号を微分するように構成されたデジタル微分器と、
を備えたフェイズロックループ(PLL)デバイス。
【請求項2】
前記アナログ積分器は、キャパシタを備える
請求項1のPLLデバイス。
【請求項3】
前記デジタル微分器は、フィルタ出力信号を発生するように構成されたデジタルループフィルタの一部であり、前記デジタル入力信号は、前記フィルタ出力信号に少なくとも部分的に基づく
請求項1のPLLデバイス。
【請求項4】
前記アナログ積分器は、前記アナログ積分器を含むアナログ回路によって実行される前記アナログ電流信号のアナログ処理の積分機能を実行し、前記デジタル微分器は、前記デジタル微分器を含むデジタル処理回路によって実行されるデジタル処理の微分機能の部分を実行するように構成され、前記微分機能の部分は前記積分機能の部分を補償する
請求項1のPLLデバイス。
【請求項5】
リファレンス信号とフィードバック信号との位相差に基づいてデジタル補正信号を供給するように構成され、前記デジタルループ信号は前記デジタル補正信号に基づくものであるデジタル位相検出器と、
前記アナログ積分器に接続され、前記電圧制御信号にしたがってアナログ出力信号を発生する電圧制御発振器(VCO)と、
前記VCOに接続され、前記アナログ出力信号に基づいて前記フィードバック信号を供給するように構成されたフィードバックと、
をさらに備えた請求項1のPLLデバイス。
【請求項6】
前記フィードバックは、
前記アナログ出力信号に基づいてデジタルフラクショナル位相信号を発生するように構成された時間−デジタルコンバータ(TDC)と、
前記アナログ出力信号に基づいて整数位相信号を発生するように構成され、前記フィードバック信号は前記整数位相信号と前記デジタルフラクショナル位相信号との組み合わせに基づくものである位相アキュムレータと、
を備える請求項5のPLLデバイス。
【請求項7】
前記デジタル補正信号をデジタル的にフィルタしてフィルタ出力信号を発生するように構成されたデジタルフィルタと、
データ信号をリファレンス信号に結合させる低周波数変調ポートと、前記データ信号を前記フィルタ出力信号に結合させて前記デジタルループ信号を形成する高周波数ポートと、を備える2ポイント変調ポートと、
をさらに備えた請求項5のPLLデバイス。
【請求項8】
前記リファレンス信号と前記フィードバック信号との位相差に基づいてデジタル数信号を供給するように構成され、前記デジタルループ信号は前記デジタル数信号に基づくものである位相−デジタルコンバータと、
前記アナログ積分器に接続され、前記電圧制御信号にしたがってアナログ出力信号を発生する電圧制御発振器(VCO)と、
前記VCOに接続され、前記アナログ出力信号に基づいて前記フィードバック信号を供給するように構成されたフィードバックと、
をさらに備えた請求項1のPLLデバイス。
【請求項9】
前記位相−デジタルコンバータは、
前記リファレンス信号と前記フィードバック信号との位相差に基づいてアナログ補正信号を供給するように構成された位相−周波数検出器と、
前記位相−周波数検出器に接続され、前記アナログ補正信号を前記デジタル数信号に変換するように構成された時間−デジタルコンバータ(TDC)と、
を備える請求項8のPLLデバイス。
【請求項10】
前記TDCに接続され、前記デジタル数信号をフィルタして、少なくとも部分的にループ帯域幅を確立し、フィルタ出力信号を発生するように構成されたデジタルループフィルタと、
データ信号を前記フィードバック信号に結合させる低周波数変調ポートと、前記データ信号を前記フィルタ出力信号に結合させて前記デジタルループ信号を形成する高周波数ポートと、を備える2ポイント変調ポートと、
をさらに備えた請求項8のPLLデバイス。
【請求項11】
前記DACは、連続的な電流出力信号を供給する電流ステアリング(steering)DACである
請求項1のPLLデバイス。
【請求項12】
前記DACは、パルス的な電流出力信号を供給する電流パルスDACである
請求項1のPLLデバイス。
【請求項13】
前記DACは、デルタシグマ変調器と、デルタシグマ変調された連続的な電流出力信号を供給する電流源出力ステージと、を備える
請求項1のPLLデバイス。
【請求項14】
前記デルタシグマ変調された連続的な電流出力信号は、2つのレベル間で変化する単一ビット信号である
請求項13のPLLデバイス。
【請求項15】
前記アナログ積分器は、前記アナログ積分器と、前記デルタシグマ変調器によって発生する量子化ノイズを少なくとも部分的にフィルタするフィルタとを備えたアナログ回路によって実行される前記アナログ電流信号のアナログ処理の積分機能を実行する
請求項13のPLLデバイス。
【請求項16】
デジタル入力信号をアナログ電流信号に変換し、前記アナログ電流信号をソースする(source)電流源出力ステージ手段を備えるデジタルアナログコンバータ(DAC)手段と、
電圧制御発振器(VCO)手段を制御するための電圧制御信号を発生するために前記アナログ電流信号を積分するアナログ積分器手段と、
前記アナログ積分器手段による前記アナログ電流信号の積分を少なくとも部分的に補償するためにデジタルループ信号をデジタル的に微分するデジタル微分器手段と、
を備えたフェイズロックループ(PLL)デバイス。
【請求項17】
前記アナログ積分器手段は、キャパシタ手段を備える
請求項16のPLLデバイス。
【請求項18】
前記デジタル微分器手段は、フィルタ出力信号を発生するデジタルループフィルタ手段の一部であり、前記デジタル入力信号は、前記フィルタ出力信号に少なくとも部分的に基づく
請求項16のPLLデバイス。
【請求項19】
前記アナログ積分器手段は、前記アナログ積分器手段を含むアナログ回路手段によって実行される前記アナログ電流信号のアナログ処理の積分機能を実行し、前記デジタル微分器手段は、前記デジタル微分器手段を含むデジタル処理回路手段によって実行されるデジタル処理の微分機能の部分を実行し、前記微分機能の部分は前記積分機能の部分を補償する
請求項16のPLLデバイス。
【請求項20】
リファレンス信号とフィードバック信号との位相差を検出してデジタル補正信号を供給し、前記デジタルループ信号は前記デジタル補正信号に基づくものであるデジタル位相検出器手段と、
前記アナログ積分器手段に接続され、前記電圧制御信号にしたがってアナログ出力信号を発生する電圧制御発振器(VCO)手段と、
前記VCO手段に接続され、前記アナログ出力信号に基づいてフィードバック信号をフィードバックするフィードバック手段と、
をさらに備えた請求項16のPLLデバイス。
【請求項21】
前記フィードバック手段は、
前記アナログ出力信号をデジタルフラクショナル位相信号に変換する時間−デジタルコンバータ(TDC)手段と、
前記アナログ出力信号の位相をアキュムレートして整数位相信号を発生し、前記フィードバック信号は前記整数位相信号と前記デジタルフラクショナル位相信号との組み合わせに基づくものである位相アキュムレータ手段と、
を備える請求項20のPLLデバイス。
【請求項22】
前記デジタル補正信号をデジタル的にフィルタしてフィルタ出力信号を発生するデジタルフィルタ手段と、
前記アナログ出力信号を変調し、データ信号を前記リファレンス信号に結合させる低周波数変調ポート手段と、前記データ信号を前記フィルタ出力信号に結合させて前記デジタルループ信号を形成する高周波数ポート手段と、を備える2ポイント変調手段と、
をさらに備えた請求項20のPLLデバイス。
【請求項23】
前記リファレンス信号と前記フィードバック信号との位相差を変換してデジタル数信号を供給し、前記デジタルループ信号は前記デジタル数信号に基づくものである位相−デジタルコンバータ(PDC)手段と、
前記アナログ積分器手段に接続され、前記電圧制御信号にしたがってアナログ出力信号を発生する電圧制御発振器(VCO)手段と、
前記VCO手段に接続され、前記アナログ出力信号に基づいて前記フィードバック信号をフィードバックするフィードバック手段と、
をさらに備えた請求項16のPLLデバイス。
【請求項24】
前記PDC手段は、
前記リファレンス信号と前記フィードバック信号との位相差を検出してアナログ補正信号を発生する位相−周波数検出器手段と、
前記位相−周波数検出器手段に接続され、前記アナログ補正信号を前記デジタル数信号に変換する時間−デジタルコンバータ(TDC)手段と、
を備える請求項23のPLLデバイス。
【請求項25】
前記TDC手段に接続され、前記デジタル数信号をデジタル的にフィルタして、少なくとも部分的にループ帯域幅を確立し、フィルタ出力信号を発生するデジタルループフィルタ手段と、
前記アナログ出力信号を変調し、データ信号を前記フィードバック信号に結合させる低周波数変調ポート手段と、前記データ信号を前記フィルタ出力信号に結合させて前記デジタルループ信号を形成する高周波数変調ポート手段と、を備える2ポイント変調手段と、
をさらに備えた請求項24のPLLデバイス。
【請求項26】
前記DAC手段は、連続的な電流出力信号を供給する電流ステアリング(steering)DAC手段である
請求項16のPLLデバイス。
【請求項27】
前記DAC手段は、パルス的な電流出力信号を供給する電流パルスDAC手段である
請求項16のPLLデバイス。
【請求項28】
前記DAC手段は、デルタシグマ変調器手段と、デルタシグマ変調された連続的な電流出力信号を供給する電流源出力ステージ手段と、を備える
請求項16のPLLデバイス。
【請求項29】
前記デルタシグマ変調された連続的な電流出力信号は、2つのレベル間で変化する単一ビット信号である
請求項28のPLLデバイス。
【請求項30】
前記アナログ積分器手段は、前記アナログ積分器手段と、前記デルタシグマ変調器手段によって発生する量子化ノイズを少なくとも部分的にフィルタするフィルタ手段とを備えたアナログ回路によって実行される前記アナログ電流信号のアナログ処理の積分機能を実行する
請求項28のPLLデバイス。
【請求項31】
フェイズロックループ(PLL)を管理する方法であって、
電流出力デジタルアナログコンバータ(DAC)によって発生するアナログ電流信号のアナログ積分を少なくとも部分的に補償するためにデジタルループ信号をデジタル的に微分する方法。
【請求項32】
前記電流出力DACに供給されるデジタル入力信号に基づいて前記アナログ電流信号を発生することであって、前記電流出力DACは前記アナログ電流信号を供給するための電流源出力ステージを備えることと、
アナログ積分器内で前記アナログ電流信号を積分して、電圧制御発振器(VCO)を制御するための電圧制御信号を発生することと、
をさらに備えた請求項31の方法。
【請求項33】
前記アナログ電流信号を発生することは、電流ステアリング(steering)DAC内で連続的な電流出力信号を発生することを備える
請求項32の方法。
【請求項34】
前記アナログ電流信号を発生することは、電流パルスDAC内でパルス的な電流出力信号を発生することを備える
請求項32の方法。
【請求項35】
前記アナログ電流信号を発生することは、デルタシグマ変調器を備えるデルタシグマDAC内でデルタシグマ変調された連続的な電流出力信号を発生することを備える
請求項32の方法。
【請求項36】
前記デルタシグマ変調された連続的な電流出力信号は、2つのレベル間で変化する単一ビット信号である
請求項35の方法。
【請求項37】
前記デルタシグマ変調器によって発生した量子化ノイズをフィルタすることをさらに備えた
請求項35の方法。
【請求項38】
前記アナログ電流信号をアナログ処理することであって、前記アナログ処理の少なくとも一部は、前記アナログ電流信号のアナログ積分を含み、
前記デジタル的に微分することは、デジタル処理回路によって実行されるデジタル処理の微分機能の部分を実行することであり、前記微分機能の部分は前記積分機能の部分を補償する
請求項31の方法。
【請求項39】
デジタル位相検出器において、リファレンス信号とフィードバック信号との位相差を検出してデジタル補正信号を供給することであって、前記デジタルループ信号は前記デジタル補正信号に基づくものであることと、
前記アナログ積分器に接続された電圧制御発振器(VCO)により、前記電圧制御信号にしたがってアナログ出力信号を発生することと、
前記アナログ出力信号に基づいて前記フィードバック信号を前記デジタル位相検出器に供給することと、
をさらに備えた請求項31の方法。
【請求項40】
前記フィードバックを供給することは、
時間−デジタルコンバータ(TDC)において前記アナログ出力信号に基づいてデジタルフラクショナル位相信号を発生することと、
位相アキュムレータにおいて前記アナログ出力信号に基づいて整数位相信号を発生することと、
前記整数位相信号と前記デジタルフラクショナル位相信号とを結合させて前記フィードバック信号を発生することと、
を備える請求項39の方法。
【請求項41】
デジタルフィルタにおいて前記デジタル補正信号をデジタル的にフィルタしてフィルタ出力信号を発生することと、
低周波数変調ポートでデータ信号を前記リファレンス信号に結合させることと、高周波数ポートで前記データ信号を前記フィルタ出力信号に結合させることとを備えた2ポイント変調によって前記アナログ出力信号を変調して、前記デジタルループ信号を形成することと、
をさらに備えた請求項39の方法。
【請求項42】
前記リファレンス信号と前記フィードバック信号との位相差に基づいてデジタル数信号を供給することであって、前記デジタルループ信号は前記デジタル数信号に基づくものであることと、
前記アナログ積分器に接続された電圧制御発振器(VCO)により前記電圧制御信号にしたがってアナログ出力信号を発生することと、
前記アナログ出力信号に基づいて前記フィードバック信号を供給することと、
をさらに備えた請求項31の方法。
【請求項43】
前記デジタル数信号を供給することは、
前記リファレンス信号と前記フィードバック信号との位相差に基づいてアナログ補正信号を供給することと、
前記アナログ補正信号を前記デジタル数信号に変換することと、
を備える請求項42の方法。
【請求項44】
前記デジタル数信号をデジタル的にフィルタして、少なくとも部分的にループ帯域幅を確立し、フィルタ出力信号を発生することと、
低周波数変調ポートでデータ信号を前記フィードバック信号に結合させることと、高周波数変調ポートで前記データ信号を前記フィルタ出力信号に結合させることとを備えた2ポイント変調によって前記アナログ出力信号を変調して、前記デジタルループ信号を形成することと、
をさらに備えた請求項42の方法。
【請求項45】
フェイズロックループ(PLL)を管理するためのコンピュータ実行可能なインストラクションによってエンコードされたコンピュータ読み取り可能な媒体であって、
電流出力デジタルアナログコンバータ(DAC)によって発生するアナログ電流信号のアナログ積分を少なくとも部分的に補償するためにデジタルループ信号をデジタル的に微分すること
のためのコンピュータ実行可能なインストラクションによってエンコードされたコンピュータ読み取り可能な媒体。
【請求項46】
前記電流出力DACに供給されるデジタル入力信号に基づいて前記アナログ電流信号を発生することであって、前記電流出力DACは前記アナログ電流信号を供給するための電流源出力ステージを備えることと、
アナログ積分器内で前記アナログ電流信号を積分して、電圧制御発振器(VCO)を制御するための電圧制御信号を発生することと、
のためのコンピュータ実行可能なインストラクションをさらに備えた請求項45のコンピュータ読み取り可能な媒体。
【請求項47】
前記アナログ電流信号を発生することは、電流ステアリング(steering)DAC内で連続的な電流出力信号を発生することを備える
請求項46のコンピュータ読み取り可能な媒体。
【請求項48】
前記アナログ電流信号を発生することは、電流パルスDAC内でパルス的な電流出力信号を発生することを備える
請求項46のコンピュータ読み取り可能な媒体。
【請求項49】
前記アナログ電流信号を発生することは、デルタシグマ変調器を備えるデルタシグマDAC内でデルタシグマ変調された連続的な電流出力信号を発生することを備える
請求項46のコンピュータ読み取り可能な媒体。
【請求項50】
前記デルタシグマ変調された連続的な電流出力信号は、2つのレベル間で変化する単一ビット信号である
請求項49のコンピュータ読み取り可能な媒体。
【請求項51】
前記デルタシグマ変調器によって発生した量子化ノイズをフィルタすること
のためのコンピュータ実行可能なインストラクションをさらに備えた請求項49のコンピュータ読み取り可能な媒体。
【請求項52】
デジタル位相検出器において、リファレンス信号とフィードバック信号との位相差を検出してデジタル補正信号を供給することであって、前記デジタルループ信号は前記デジタル補正信号に基づくものであることと、
前記アナログ積分器に接続された電圧制御発振器(VCO)により、前記電圧制御信号にしたがってアナログ出力信号を発生することと、
前記アナログ出力信号に基づいて前記フィードバック信号を前記デジタル位相検出器に供給することと、
のためのコンピュータ実行可能なインストラクションをさらに備えた請求項45のコンピュータ読み取り可能な媒体。
【請求項53】
前記フィードバックを供給することは、
時間−デジタルコンバータ(TDC)において前記アナログ出力信号に基づいてデジタルフラクショナル位相信号を発生することと、
位相アキュムレータにおいて前記アナログ出力信号に基づいて整数位相信号を発生することと、
前記整数位相信号と前記デジタルフラクショナル位相信号とを結合させて前記フィードバック信号を発生することと、
を備える請求項52のコンピュータ読み取り可能な媒体。
【請求項54】
デジタルフィルタにおいて前記デジタル補正信号をデジタル的にフィルタしてフィルタ出力信号を発生することと、
低周波数変調ポートでデータ信号を前記リファレンス信号に結合させることと、高周波数ポートで前記データ信号を前記フィルタ出力信号に結合させることとを備えた2ポイント変調によって前記アナログ出力信号を変調して、前記デジタルループ信号を形成することと、
のためのコンピュータ実行可能なインストラクションをさらに備えた請求項50のコンピュータ読み取り可能な媒体。
【請求項55】
前記リファレンス信号と前記フィードバック信号との位相差に基づいてデジタル数信号を供給することであって、前記デジタルループ信号は前記デジタル数信号に基づくものであることと、
前記アナログ積分器に接続された電圧制御発振器(VCO)により前記電圧制御信号にしたがってアナログ出力信号を発生することと、
前記アナログ出力信号に基づいて前記フィードバック信号を供給することと、
のためのコンピュータ実行可能なインストラクションをさらに備えた請求項50のコンピュータ読み取り可能な媒体。
【請求項56】
前記リファレンス信号と前記フィードバック信号との位相差に基づいてアナログ補正信号を供給することと、
前記アナログ補正信号を前記デジタル数信号に変換することと、
のためのコンピュータ実行可能なインストラクションをさらに備えた請求項55のコンピュータ読み取り可能な媒体。
【請求項57】
前記デジタル数信号をデジタル的にフィルタして、少なくとも部分的にループ帯域幅を確立し、フィルタ出力信号を発生することと、
低周波数変調ポートでデータ信号を前記フィードバック信号に結合させることと、高周波数変調ポートで前記データ信号を前記フィルタ出力信号に結合させることとを備えた2ポイント変調によって前記アナログ出力信号を変調して、前記デジタルループ信号を形成することと、
のためのコンピュータ実行可能なインストラクションをさらに備えた請求項55のコンピュータ読み取り可能な媒体。
【請求項1】
デジタル入力信号に基づいてアナログ電流信号を発生するように構成され、前記アナログ電流信号を供給する電流源出力ステージを備えるデジタルアナログコンバータ(DAC)と、
電圧制御発振器(VCO)を制御するための電圧制御信号を発生するために前記アナログ電流信号を積分するように構成されたアナログ積分器と、
前記アナログ積分器による前記アナログ電流信号の積分を少なくとも部分的に補償するためにデジタルループ信号を微分するように構成されたデジタル微分器と、
を備えたフェイズロックループ(PLL)デバイス。
【請求項2】
前記アナログ積分器は、キャパシタを備える
請求項1のPLLデバイス。
【請求項3】
前記デジタル微分器は、フィルタ出力信号を発生するように構成されたデジタルループフィルタの一部であり、前記デジタル入力信号は、前記フィルタ出力信号に少なくとも部分的に基づく
請求項1のPLLデバイス。
【請求項4】
前記アナログ積分器は、前記アナログ積分器を含むアナログ回路によって実行される前記アナログ電流信号のアナログ処理の積分機能を実行し、前記デジタル微分器は、前記デジタル微分器を含むデジタル処理回路によって実行されるデジタル処理の微分機能の部分を実行するように構成され、前記微分機能の部分は前記積分機能の部分を補償する
請求項1のPLLデバイス。
【請求項5】
リファレンス信号とフィードバック信号との位相差に基づいてデジタル補正信号を供給するように構成され、前記デジタルループ信号は前記デジタル補正信号に基づくものであるデジタル位相検出器と、
前記アナログ積分器に接続され、前記電圧制御信号にしたがってアナログ出力信号を発生する電圧制御発振器(VCO)と、
前記VCOに接続され、前記アナログ出力信号に基づいて前記フィードバック信号を供給するように構成されたフィードバックと、
をさらに備えた請求項1のPLLデバイス。
【請求項6】
前記フィードバックは、
前記アナログ出力信号に基づいてデジタルフラクショナル位相信号を発生するように構成された時間−デジタルコンバータ(TDC)と、
前記アナログ出力信号に基づいて整数位相信号を発生するように構成され、前記フィードバック信号は前記整数位相信号と前記デジタルフラクショナル位相信号との組み合わせに基づくものである位相アキュムレータと、
を備える請求項5のPLLデバイス。
【請求項7】
前記デジタル補正信号をデジタル的にフィルタしてフィルタ出力信号を発生するように構成されたデジタルフィルタと、
データ信号をリファレンス信号に結合させる低周波数変調ポートと、前記データ信号を前記フィルタ出力信号に結合させて前記デジタルループ信号を形成する高周波数ポートと、を備える2ポイント変調ポートと、
をさらに備えた請求項5のPLLデバイス。
【請求項8】
前記リファレンス信号と前記フィードバック信号との位相差に基づいてデジタル数信号を供給するように構成され、前記デジタルループ信号は前記デジタル数信号に基づくものである位相−デジタルコンバータと、
前記アナログ積分器に接続され、前記電圧制御信号にしたがってアナログ出力信号を発生する電圧制御発振器(VCO)と、
前記VCOに接続され、前記アナログ出力信号に基づいて前記フィードバック信号を供給するように構成されたフィードバックと、
をさらに備えた請求項1のPLLデバイス。
【請求項9】
前記位相−デジタルコンバータは、
前記リファレンス信号と前記フィードバック信号との位相差に基づいてアナログ補正信号を供給するように構成された位相−周波数検出器と、
前記位相−周波数検出器に接続され、前記アナログ補正信号を前記デジタル数信号に変換するように構成された時間−デジタルコンバータ(TDC)と、
を備える請求項8のPLLデバイス。
【請求項10】
前記TDCに接続され、前記デジタル数信号をフィルタして、少なくとも部分的にループ帯域幅を確立し、フィルタ出力信号を発生するように構成されたデジタルループフィルタと、
データ信号を前記フィードバック信号に結合させる低周波数変調ポートと、前記データ信号を前記フィルタ出力信号に結合させて前記デジタルループ信号を形成する高周波数ポートと、を備える2ポイント変調ポートと、
をさらに備えた請求項8のPLLデバイス。
【請求項11】
前記DACは、連続的な電流出力信号を供給する電流ステアリング(steering)DACである
請求項1のPLLデバイス。
【請求項12】
前記DACは、パルス的な電流出力信号を供給する電流パルスDACである
請求項1のPLLデバイス。
【請求項13】
前記DACは、デルタシグマ変調器と、デルタシグマ変調された連続的な電流出力信号を供給する電流源出力ステージと、を備える
請求項1のPLLデバイス。
【請求項14】
前記デルタシグマ変調された連続的な電流出力信号は、2つのレベル間で変化する単一ビット信号である
請求項13のPLLデバイス。
【請求項15】
前記アナログ積分器は、前記アナログ積分器と、前記デルタシグマ変調器によって発生する量子化ノイズを少なくとも部分的にフィルタするフィルタとを備えたアナログ回路によって実行される前記アナログ電流信号のアナログ処理の積分機能を実行する
請求項13のPLLデバイス。
【請求項16】
デジタル入力信号をアナログ電流信号に変換し、前記アナログ電流信号をソースする(source)電流源出力ステージ手段を備えるデジタルアナログコンバータ(DAC)手段と、
電圧制御発振器(VCO)手段を制御するための電圧制御信号を発生するために前記アナログ電流信号を積分するアナログ積分器手段と、
前記アナログ積分器手段による前記アナログ電流信号の積分を少なくとも部分的に補償するためにデジタルループ信号をデジタル的に微分するデジタル微分器手段と、
を備えたフェイズロックループ(PLL)デバイス。
【請求項17】
前記アナログ積分器手段は、キャパシタ手段を備える
請求項16のPLLデバイス。
【請求項18】
前記デジタル微分器手段は、フィルタ出力信号を発生するデジタルループフィルタ手段の一部であり、前記デジタル入力信号は、前記フィルタ出力信号に少なくとも部分的に基づく
請求項16のPLLデバイス。
【請求項19】
前記アナログ積分器手段は、前記アナログ積分器手段を含むアナログ回路手段によって実行される前記アナログ電流信号のアナログ処理の積分機能を実行し、前記デジタル微分器手段は、前記デジタル微分器手段を含むデジタル処理回路手段によって実行されるデジタル処理の微分機能の部分を実行し、前記微分機能の部分は前記積分機能の部分を補償する
請求項16のPLLデバイス。
【請求項20】
リファレンス信号とフィードバック信号との位相差を検出してデジタル補正信号を供給し、前記デジタルループ信号は前記デジタル補正信号に基づくものであるデジタル位相検出器手段と、
前記アナログ積分器手段に接続され、前記電圧制御信号にしたがってアナログ出力信号を発生する電圧制御発振器(VCO)手段と、
前記VCO手段に接続され、前記アナログ出力信号に基づいてフィードバック信号をフィードバックするフィードバック手段と、
をさらに備えた請求項16のPLLデバイス。
【請求項21】
前記フィードバック手段は、
前記アナログ出力信号をデジタルフラクショナル位相信号に変換する時間−デジタルコンバータ(TDC)手段と、
前記アナログ出力信号の位相をアキュムレートして整数位相信号を発生し、前記フィードバック信号は前記整数位相信号と前記デジタルフラクショナル位相信号との組み合わせに基づくものである位相アキュムレータ手段と、
を備える請求項20のPLLデバイス。
【請求項22】
前記デジタル補正信号をデジタル的にフィルタしてフィルタ出力信号を発生するデジタルフィルタ手段と、
前記アナログ出力信号を変調し、データ信号を前記リファレンス信号に結合させる低周波数変調ポート手段と、前記データ信号を前記フィルタ出力信号に結合させて前記デジタルループ信号を形成する高周波数ポート手段と、を備える2ポイント変調手段と、
をさらに備えた請求項20のPLLデバイス。
【請求項23】
前記リファレンス信号と前記フィードバック信号との位相差を変換してデジタル数信号を供給し、前記デジタルループ信号は前記デジタル数信号に基づくものである位相−デジタルコンバータ(PDC)手段と、
前記アナログ積分器手段に接続され、前記電圧制御信号にしたがってアナログ出力信号を発生する電圧制御発振器(VCO)手段と、
前記VCO手段に接続され、前記アナログ出力信号に基づいて前記フィードバック信号をフィードバックするフィードバック手段と、
をさらに備えた請求項16のPLLデバイス。
【請求項24】
前記PDC手段は、
前記リファレンス信号と前記フィードバック信号との位相差を検出してアナログ補正信号を発生する位相−周波数検出器手段と、
前記位相−周波数検出器手段に接続され、前記アナログ補正信号を前記デジタル数信号に変換する時間−デジタルコンバータ(TDC)手段と、
を備える請求項23のPLLデバイス。
【請求項25】
前記TDC手段に接続され、前記デジタル数信号をデジタル的にフィルタして、少なくとも部分的にループ帯域幅を確立し、フィルタ出力信号を発生するデジタルループフィルタ手段と、
前記アナログ出力信号を変調し、データ信号を前記フィードバック信号に結合させる低周波数変調ポート手段と、前記データ信号を前記フィルタ出力信号に結合させて前記デジタルループ信号を形成する高周波数変調ポート手段と、を備える2ポイント変調手段と、
をさらに備えた請求項24のPLLデバイス。
【請求項26】
前記DAC手段は、連続的な電流出力信号を供給する電流ステアリング(steering)DAC手段である
請求項16のPLLデバイス。
【請求項27】
前記DAC手段は、パルス的な電流出力信号を供給する電流パルスDAC手段である
請求項16のPLLデバイス。
【請求項28】
前記DAC手段は、デルタシグマ変調器手段と、デルタシグマ変調された連続的な電流出力信号を供給する電流源出力ステージ手段と、を備える
請求項16のPLLデバイス。
【請求項29】
前記デルタシグマ変調された連続的な電流出力信号は、2つのレベル間で変化する単一ビット信号である
請求項28のPLLデバイス。
【請求項30】
前記アナログ積分器手段は、前記アナログ積分器手段と、前記デルタシグマ変調器手段によって発生する量子化ノイズを少なくとも部分的にフィルタするフィルタ手段とを備えたアナログ回路によって実行される前記アナログ電流信号のアナログ処理の積分機能を実行する
請求項28のPLLデバイス。
【請求項31】
フェイズロックループ(PLL)を管理する方法であって、
電流出力デジタルアナログコンバータ(DAC)によって発生するアナログ電流信号のアナログ積分を少なくとも部分的に補償するためにデジタルループ信号をデジタル的に微分する方法。
【請求項32】
前記電流出力DACに供給されるデジタル入力信号に基づいて前記アナログ電流信号を発生することであって、前記電流出力DACは前記アナログ電流信号を供給するための電流源出力ステージを備えることと、
アナログ積分器内で前記アナログ電流信号を積分して、電圧制御発振器(VCO)を制御するための電圧制御信号を発生することと、
をさらに備えた請求項31の方法。
【請求項33】
前記アナログ電流信号を発生することは、電流ステアリング(steering)DAC内で連続的な電流出力信号を発生することを備える
請求項32の方法。
【請求項34】
前記アナログ電流信号を発生することは、電流パルスDAC内でパルス的な電流出力信号を発生することを備える
請求項32の方法。
【請求項35】
前記アナログ電流信号を発生することは、デルタシグマ変調器を備えるデルタシグマDAC内でデルタシグマ変調された連続的な電流出力信号を発生することを備える
請求項32の方法。
【請求項36】
前記デルタシグマ変調された連続的な電流出力信号は、2つのレベル間で変化する単一ビット信号である
請求項35の方法。
【請求項37】
前記デルタシグマ変調器によって発生した量子化ノイズをフィルタすることをさらに備えた
請求項35の方法。
【請求項38】
前記アナログ電流信号をアナログ処理することであって、前記アナログ処理の少なくとも一部は、前記アナログ電流信号のアナログ積分を含み、
前記デジタル的に微分することは、デジタル処理回路によって実行されるデジタル処理の微分機能の部分を実行することであり、前記微分機能の部分は前記積分機能の部分を補償する
請求項31の方法。
【請求項39】
デジタル位相検出器において、リファレンス信号とフィードバック信号との位相差を検出してデジタル補正信号を供給することであって、前記デジタルループ信号は前記デジタル補正信号に基づくものであることと、
前記アナログ積分器に接続された電圧制御発振器(VCO)により、前記電圧制御信号にしたがってアナログ出力信号を発生することと、
前記アナログ出力信号に基づいて前記フィードバック信号を前記デジタル位相検出器に供給することと、
をさらに備えた請求項31の方法。
【請求項40】
前記フィードバックを供給することは、
時間−デジタルコンバータ(TDC)において前記アナログ出力信号に基づいてデジタルフラクショナル位相信号を発生することと、
位相アキュムレータにおいて前記アナログ出力信号に基づいて整数位相信号を発生することと、
前記整数位相信号と前記デジタルフラクショナル位相信号とを結合させて前記フィードバック信号を発生することと、
を備える請求項39の方法。
【請求項41】
デジタルフィルタにおいて前記デジタル補正信号をデジタル的にフィルタしてフィルタ出力信号を発生することと、
低周波数変調ポートでデータ信号を前記リファレンス信号に結合させることと、高周波数ポートで前記データ信号を前記フィルタ出力信号に結合させることとを備えた2ポイント変調によって前記アナログ出力信号を変調して、前記デジタルループ信号を形成することと、
をさらに備えた請求項39の方法。
【請求項42】
前記リファレンス信号と前記フィードバック信号との位相差に基づいてデジタル数信号を供給することであって、前記デジタルループ信号は前記デジタル数信号に基づくものであることと、
前記アナログ積分器に接続された電圧制御発振器(VCO)により前記電圧制御信号にしたがってアナログ出力信号を発生することと、
前記アナログ出力信号に基づいて前記フィードバック信号を供給することと、
をさらに備えた請求項31の方法。
【請求項43】
前記デジタル数信号を供給することは、
前記リファレンス信号と前記フィードバック信号との位相差に基づいてアナログ補正信号を供給することと、
前記アナログ補正信号を前記デジタル数信号に変換することと、
を備える請求項42の方法。
【請求項44】
前記デジタル数信号をデジタル的にフィルタして、少なくとも部分的にループ帯域幅を確立し、フィルタ出力信号を発生することと、
低周波数変調ポートでデータ信号を前記フィードバック信号に結合させることと、高周波数変調ポートで前記データ信号を前記フィルタ出力信号に結合させることとを備えた2ポイント変調によって前記アナログ出力信号を変調して、前記デジタルループ信号を形成することと、
をさらに備えた請求項42の方法。
【請求項45】
フェイズロックループ(PLL)を管理するためのコンピュータ実行可能なインストラクションによってエンコードされたコンピュータ読み取り可能な媒体であって、
電流出力デジタルアナログコンバータ(DAC)によって発生するアナログ電流信号のアナログ積分を少なくとも部分的に補償するためにデジタルループ信号をデジタル的に微分すること
のためのコンピュータ実行可能なインストラクションによってエンコードされたコンピュータ読み取り可能な媒体。
【請求項46】
前記電流出力DACに供給されるデジタル入力信号に基づいて前記アナログ電流信号を発生することであって、前記電流出力DACは前記アナログ電流信号を供給するための電流源出力ステージを備えることと、
アナログ積分器内で前記アナログ電流信号を積分して、電圧制御発振器(VCO)を制御するための電圧制御信号を発生することと、
のためのコンピュータ実行可能なインストラクションをさらに備えた請求項45のコンピュータ読み取り可能な媒体。
【請求項47】
前記アナログ電流信号を発生することは、電流ステアリング(steering)DAC内で連続的な電流出力信号を発生することを備える
請求項46のコンピュータ読み取り可能な媒体。
【請求項48】
前記アナログ電流信号を発生することは、電流パルスDAC内でパルス的な電流出力信号を発生することを備える
請求項46のコンピュータ読み取り可能な媒体。
【請求項49】
前記アナログ電流信号を発生することは、デルタシグマ変調器を備えるデルタシグマDAC内でデルタシグマ変調された連続的な電流出力信号を発生することを備える
請求項46のコンピュータ読み取り可能な媒体。
【請求項50】
前記デルタシグマ変調された連続的な電流出力信号は、2つのレベル間で変化する単一ビット信号である
請求項49のコンピュータ読み取り可能な媒体。
【請求項51】
前記デルタシグマ変調器によって発生した量子化ノイズをフィルタすること
のためのコンピュータ実行可能なインストラクションをさらに備えた請求項49のコンピュータ読み取り可能な媒体。
【請求項52】
デジタル位相検出器において、リファレンス信号とフィードバック信号との位相差を検出してデジタル補正信号を供給することであって、前記デジタルループ信号は前記デジタル補正信号に基づくものであることと、
前記アナログ積分器に接続された電圧制御発振器(VCO)により、前記電圧制御信号にしたがってアナログ出力信号を発生することと、
前記アナログ出力信号に基づいて前記フィードバック信号を前記デジタル位相検出器に供給することと、
のためのコンピュータ実行可能なインストラクションをさらに備えた請求項45のコンピュータ読み取り可能な媒体。
【請求項53】
前記フィードバックを供給することは、
時間−デジタルコンバータ(TDC)において前記アナログ出力信号に基づいてデジタルフラクショナル位相信号を発生することと、
位相アキュムレータにおいて前記アナログ出力信号に基づいて整数位相信号を発生することと、
前記整数位相信号と前記デジタルフラクショナル位相信号とを結合させて前記フィードバック信号を発生することと、
を備える請求項52のコンピュータ読み取り可能な媒体。
【請求項54】
デジタルフィルタにおいて前記デジタル補正信号をデジタル的にフィルタしてフィルタ出力信号を発生することと、
低周波数変調ポートでデータ信号を前記リファレンス信号に結合させることと、高周波数ポートで前記データ信号を前記フィルタ出力信号に結合させることとを備えた2ポイント変調によって前記アナログ出力信号を変調して、前記デジタルループ信号を形成することと、
のためのコンピュータ実行可能なインストラクションをさらに備えた請求項50のコンピュータ読み取り可能な媒体。
【請求項55】
前記リファレンス信号と前記フィードバック信号との位相差に基づいてデジタル数信号を供給することであって、前記デジタルループ信号は前記デジタル数信号に基づくものであることと、
前記アナログ積分器に接続された電圧制御発振器(VCO)により前記電圧制御信号にしたがってアナログ出力信号を発生することと、
前記アナログ出力信号に基づいて前記フィードバック信号を供給することと、
のためのコンピュータ実行可能なインストラクションをさらに備えた請求項50のコンピュータ読み取り可能な媒体。
【請求項56】
前記リファレンス信号と前記フィードバック信号との位相差に基づいてアナログ補正信号を供給することと、
前記アナログ補正信号を前記デジタル数信号に変換することと、
のためのコンピュータ実行可能なインストラクションをさらに備えた請求項55のコンピュータ読み取り可能な媒体。
【請求項57】
前記デジタル数信号をデジタル的にフィルタして、少なくとも部分的にループ帯域幅を確立し、フィルタ出力信号を発生することと、
低周波数変調ポートでデータ信号を前記フィードバック信号に結合させることと、高周波数変調ポートで前記データ信号を前記フィルタ出力信号に結合させることとを備えた2ポイント変調によって前記アナログ出力信号を変調して、前記デジタルループ信号を形成することと、
のためのコンピュータ実行可能なインストラクションをさらに備えた請求項55のコンピュータ読み取り可能な媒体。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13A】
【図13B】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13A】
【図13B】
【図14】
【図15】
【図16】
【図17】
【図18】
【図19】
【公表番号】特表2013−513342(P2013−513342A)
【公表日】平成25年4月18日(2013.4.18)
【国際特許分類】
【出願番号】特願2012−543214(P2012−543214)
【出願日】平成22年12月7日(2010.12.7)
【国際出願番号】PCT/US2010/059337
【国際公開番号】WO2011/071953
【国際公開日】平成23年6月16日(2011.6.16)
【出願人】(595020643)クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】QUALCOMM INCORPORATED
【Fターム(参考)】
【公表日】平成25年4月18日(2013.4.18)
【国際特許分類】
【出願日】平成22年12月7日(2010.12.7)
【国際出願番号】PCT/US2010/059337
【国際公開番号】WO2011/071953
【国際公開日】平成23年6月16日(2011.6.16)
【出願人】(595020643)クゥアルコム・インコーポレイテッド (7,166)
【氏名又は名称原語表記】QUALCOMM INCORPORATED
【Fターム(参考)】
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