【課題】低雑音で高周波数精度かつ高線形なＦＭＣＷ信号を得ることのできる信号生成回路、レーダー装置を提供する。
【解決手段】アナログ制御信号により発振信号の周波数が制御される発振器を有している信号生成回路は、発振信号の位相情報を検出してディジタルの位相情報を出力するディジタル位相検出部と、ディジタルの位相情報を微分してディジタルの周波数情報を出力する第１の微分部と、発振周波数を設定する周波数設定コードとディジタルの周波数情報とを比較してディジタルの周波数誤差情報を出力する比較部と、ディジタルの周波数誤差情報の高周波成分を除去するローパスフィルタ部とを備えている。さらに、高周波成分が除去されたディジタルの周波数誤差情報をアナログの周波数誤差情報に変換するＤ／Ａ変換部と、アナログの周波数誤差情報を積分してアナログの位相誤差情報に変換しアナログ制御信号として出力する積分器とを備えている。 （もっと読む）

【課題】位相差検出値の範囲の制限により引き込み動作が影響されることのないデジタルＰＬＬ回路を提供する。
【解決手段】デジタルＰＬＬ回路は、マスタクロックとスレーブクロックとの位相差を検出し、長さが２πの範囲内の値をとる位相差検出値を出力するデジタル位相比較器１０と、位相差検出値と閾値とを比較した結果に応じて、位相差検出値を範囲に限定されない位相値に補正する補正部１１と、補正部の出力する位相値に応じてスレーブクロックを生成するスレーブクロック生成部１５とを含む。 （もっと読む）

【課題】小型で、省電力で、かつパルスベースの超高速シリアル転送にも用いることのできるデジタルクロックリカバリ回路（ＣＤＲ）を実現することを目的とする。
【解決手段】デジタルロックループ（ＤＬＬ）、エッジ検出器、デジタルコンパレータ等を用いて、データ信号にＤＬＬクロック信号をロックさせ、全ての回路要素をデジタル回路で構成し、クロックデータリカバリ（ＣＤＲ）を実現する。 （もっと読む）

【課題】入力データと再生クロックの同期を保ったまま、再生クロックの適切なジッタ量と適切なバースト応答時間とを両立させる。
【解決手段】ＣＤＲ回路は、入力データが遷移したときにパルスを出力するゲーティング回路２と、ゲーティング回路２の出力パルスのタイミングに合うように出力クロックの位相を調整するＧ−ＶＣＯ３と、Ｇ−ＶＣＯ３から出力されるクロックのタイミングに合うように出力クロックの位相を調整するＶＣＯ４と、入力データのデータ識別をＶＣＯ４から出力される再生クロックに基づいて行うフリップフロップ１と、Ｇ−ＶＣＯ３の出力端子とＶＣＯ４の入力端子との間に設けられたバッファ増幅器６ａとを備える。バッファ増幅器６ａの駆動力は、ＣＤＲ回路のバースト応答時間が仕様の範囲内で最大となるように予め設定される。 （もっと読む）

【課題】周波数安定度が高くジッタの少ない再生クロックを生成する。
【解決手段】ＣＤＲ回路は、入力データ４が遷移したときにパルスを出力するゲーティング回路１０と、位相同期ループ中に配置されたＶＣＯ１２と、ゲーティング回路１０の出力パルスのタイミングに合うように再生クロック７の位相を調整することにより、入力データ４とタイミングの合った再生クロック７を出力するＧ−ＶＣＯ１３と、入力データ４のデータ識別を再生クロック７に基づいて行うフリップフロップ３とを備える。入力データ４のデータレートと等しい周波数の参照クロック５またはＶＣＯ１２の出力クロックは、注入信号９としてＧ−ＶＣＯ１３に入力される。 （もっと読む）

フェイズロックループ（ＰＬＬ）デバイスは、アナログ積分器によるアナログ電流信号の積分を少なくとも部分的に補償するために、デジタルループ信号を微分するように構成されたデジタル微分器を含む。デジタルアナログコンバータ（ＤＡＣ）は、デジタル入力信号に基づいてアナログ電流信号を発生する電流源出力ステージを含む。アナログ積分器は、アナログ電流信号を積分して、電圧制御発振器（ＶＣＯ）を制御するための電圧制御信号を発生する。
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【課題】利得を自動的に設定する位相ロックループＰＬＬを提供する。
【解決手段】ＰＬＬ９９は、第１の周波数ＳＲと第２の周波数ＳＮの差を表す第１の信号Ａを供給する周波数弁別器１３０を備える。またＰＬＬ９９は、周波数弁別器１３０に結合され、第１の信号Ａを受信し、第１の信号Ａからの情報に基づいて第２の信号Ｂを供給する比較器１３５を備えている。第２の信号Ｂは設定する位相ロックループに対する利得設定を表す。 （もっと読む）

【課題】 プロセス要因で生じるクロック信号の位相バラツキを抑える。
【解決手段】 信号生成回路１００は、クロック信号PLLCKが通るクロック信号線３０に１以上のクロックバッファ３１が配置され、１以上のクロックバッファ３１によりクロック信号PLLCKを遅延させ、遅延したクロック信号に基づき所定の信号を生成する。この信号生成回路１００は、前記クロックバッファ３１と同一チップ上に形成された複数のクロックバッファ４１を有して構成される参照用クロックバッファ４０と、参照用クロックバッファ４０の遅延量を検知し、この遅延量と予め定められた遅延量との差に基づく位相調整信号PHADJを出力する遅延検知回路５０と、位相調整信号PHADJに応じて、クロック信号PLLCKの位相を変える位相調整回路２０と、を備える。 （もっと読む）

【課題】デジタル位相検出器の時間分解能をデジタル制御し、回路規模・消費電力を低減する。
【解決手段】信号Ｓ１が入力される直列に接続された第１の遅延素子１０１１〜１０１Ｎと、信号Ｓ２が入力される直列に接続された第２の遅延素子１０２１〜１０２Ｎと、各々の第１の遅延素子の出力が与えられ、各々の第２の遅延素子の出力をクロックとするラッチ回路１０３１〜１０３Ｎと、前記ラッチ回路の出力値に基づいて信号Ｓ１のパルス幅を示すデジタルコードＰＷｍを算出して出力するデコーダ回路１０４と、デジタルコードＰＷｍと所定のデジタルコードＰＷｒとを比較し、比較結果を出力する比較器１０５と、前記比較結果に基づいて前記第１及び第２の遅延素子の少なくともいずれか一方の遅延時間を制御する遅延制御回路１０６と、を備える。 （もっと読む）

【課題】発振周波数を線形に近くかつきめ細やかに制御可能なデジタル制御発振器を提供する。
【解決手段】正相発振信号を出力する正端子２１３と、逆相発振信号を出力する負端子２１４と、センタータップ２１０とを有し、正端子とセンタータップとの間の任意の位置に第１の接点２１１を備え、負端子とセンタータップとの間の第１の接点に対応する位置に第２の接点２１２を備える差動インダクタ２００と、正端子と負端子との間に接続され、第１のデジタル制御コードによってキャパシタンスを２値に変化させる第１の可変キャパシタを複数含む第１の可変キャパシタバンク２２０と、第１の接点と第２の接点との間に接続され、第２のデジタル制御コードによってキャパシタンスを２値に変化させる第２の可変キャパシタを複数含む第２の可変キャパシタバンク２４０と、正端子と負端子との間に接続される負性抵抗２３０とを具備する （もっと読む）

【課題】従来のディジタル位相検出器は、遅延素子としてインバータ等の遅延時間を使用しているが、遅延素子の配置および配線の固定が必要であることからゲート・アレイやＦＰＧＡ等ではインプリメントすることが難しい。遅延素子の遅延時間はデバイスの種類やプロセスばらつきにより変動するため位相検出の精度に影響が出る。
【解決手段】２つのクロックが整数比に近い周波数を有している場合において、第１のクロックを入力とするＭ／Ｎ逓倍する逓倍器と、逓倍器の出力クロックを用いて第２のクロックをラッチするＦ／Ｆと、Ｆ／Ｆの出力を微分する微分回路と、逓倍器の出力クロックを入力とするカウンタと、微分回路の出力に応じて前記カウンタの出力を保持するラッチ回路と、ラッチ回路の出力を加算する第１の加算器と、第１の加算器の出力を固定値から減算する第２の加算器と、第２の加算器の出力を順次積算する積算器と、を備えるよう構成する。 （もっと読む）

【課題】再生クロックのジッタを低減する。
【解決手段】ＣＤＲ回路は、入力データが遷移したときにパルスを出力するゲーティング回路２と、ゲーティング回路２の出力パルスにより発振位相が制御されるクロックを生成するゲーテッドＶＣＯ３と、フィードバック入力端子にゲーテッドＶＣＯ３の出力クロックが入力され、ゲーテッドＶＣＯ３の出力クロックと同じ周波数の再生クロックを生成するＶＣＯ４と、入力データを遅延させる遅延回路５と、遅延回路５を通過した入力データのデータ識別を再生クロックに基づいて行うフリップフロップ１とを備える。 （もっと読む）

本発明は、バーストモード受信機における動作状態を検出するための回路（１）に関する。本回路は、プリアンブルを含む入力信号（２）を受けるように構成される。本回路は、入力信号（２）における信号遷移を検出する微分器（１１）を備え、微分器（１１）を動作させる情報をそのプリアンブルが含む。好ましい実施形態において、上記情報は時定数である。本回路は、微分器の出力が供給されるように構成された積分器（１２）をさらに備える。結果として得られる信号は基準（１６）に対して比較される。この基準と交差するとき、動作状態が検出される。ある実施形態ではフロントエンド回路が提供され、フロントエンド回路は、動作状態を検出する回路の後段に、フロントエンド回路をリセットするように構成されたリセット回路と、位相を復元するように構成されたクロック位相アラインメント回路を備える。
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【課題】設定すべきパラメータ数が減ぜられて使い勝手の向上が図られると共に、回路の簡略化を図ることが可能な分数分周ＰＬＬ装置、およびその制御方法を提供すること
【解決手段】第１分周信号ｆｐｒの初期のＡサイクルの期間は、第２分周信号ｆＡがハイレベル、第３分周信号ｆＢがローレベルに維持される。３モジュラスプリスケーラ１３は（Ｍ＋１）分周値となる。引き続くＢサイクルでは、第２分周信号ｆＡがローレベル、第３分周信号ｆＢがハイレベルである。３モジュラスプリスケーラ１３は、ΣΔ変調器８から出力される擬似乱数の符号に合わせて、負値の場合に（Ｍ−１）分周値、正値の場合に（Ｍ＋１）分周値となる。その後は、Ｍ分周となる。比較分周器４では、擬似乱数値Ｂｘを含む（ＭＮ＋Ａ＋Ｂｘ）の分周値が得られる。負値を含む擬似乱数をそのまま使用してΣΔ変調による分数分周を実現できる。 （もっと読む）

【課題】位相比較回路の出力矩形波信号の処理する際に、簡単な回路構成を有し、ＰＬＬで引込み可能な周波数幅を拡げ、同期時間を短縮できる位相比較信号処理回路を提供する。
【解決手段】入力矩形波信号を双極性信号に変換する電圧シフタ２、入力矩形波信号のレベル変化時に制御パルス信号を発生する制御パルス信号発生器７、制御パルス信号の到来時に積分値をリセットし、その後双極性信号を積分して積分値を出力する積分回路３、積分値のリセット時のレベル変化分を微分パルスとして出力する微分回路４、制御パルス信号の到来時に微分パルスを出力するゲート回路６、前記保持回路は最新の入力微分パルスレベルを保持し、微分パルスレベルの更新時にその微分パルスレベルが保持されるように保持電圧値が順次変化する保持信号を形成するホールド回路８を備え、この保持信号を次段のループフィルタに供給する。 （もっと読む）

【課題】ＰＬＬのデジタル位相比較器の出力矩形波信号を処理し、ＰＬＬの引き込み可能な周波数幅を拡げ、同期時間を短縮する位相比較信号処理回路を提供する。
【解決手段】矩形波信号を両極性信号に変換する電圧シフタ７と出力端子２２間に並列接続され、整流回路８と積分保持回路９と微分回路１０とゲート回路１２と電圧ホールド回路１３と共通の加算回路１４とからなる第１信号路、及び、整流回路１５と積分保持回路１６と微分回路１７とゲート回路１９と電圧ホールド回路２０と前記加算回路１４とからなる第２信号路、第１信号路及び第２信号路の積分保持回路９、１６とゲート回路１２、１９を個別制御する制御信号発生器２１を備え、第１及び第２信号路で、両極性信号の整流、整流電圧の積分保持、積分保持値の微分、微分出力の保持、保持電圧の加算を行うことにより処理信号を出力する。 （もっと読む）

【課題】送受信動作に使用する周波数シンサセイザとしてフラクショナルＮ ＰＬＬ回路を含むＲＦ通信用半導体集積回路において、ＰＬＬ回路のチャージポンプ回路ＣＰＣのソース電流注入トランジスタとスィンク電流放出トランジスタとのミスマッチに起因する非線型性の影響を軽減する一方、ＰＬＬ回路の位相ノイズを低減するための補償回路の回路規模を小さくして補償回路の制御も単純化すること。
【解決手段】受信動作と送信動作とに使用する周波数シンサセイザＦｒｃｔ＿ＳｙｎｔｈとしてフラクショナルＮ ＰＬＬ回路のクローズドループ帯域を、数十ＫＨｚのオーダーの狭帯域とする。チャージポンプ回路ＣＰＣの２つのトランジスタのミスマッチに起因する非線型性の影響の軽減を最も段純な方法であるオフセット回路ＭＮ２、ＭＮ３によるループフィルタＬＦＣへのｄｃ直流電流Ｉｏｆｆｓｅｔの注入もしくはＬＦＣからのＩｏｆｆｓｅｔの放出によって実現する。 （もっと読む）

【課題】基準周波数発振器ＤＣＸＯの発振出力信号をレベル変換器Ｌｅｖ＿Ｃｏｎｖによりレベル変換する際に発生するＤＣＸＯの発振出力信号の高調波成分によるＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振出力信号の近傍への漏れ込みによる影響を低減すること。
【解決手段】レベル変換器Ｌｅｖ＿ＣｏｎｖはＤＣＸＯの発振出力信号をレベル変換して、レベル変換信号をＲＦ送信用電圧制御発振器ＴＸＶＣＯの発振周波数を制御するＰＬＬ・フラクショナルシンセサイザＦｒｃｔ＿Ｓｙｎｔｈの位相比較器ＰＤＣに供給する。このＬｅｖ＿Ｃｏｎｖは、基準周波数発振器ＤＣＸＯの基準周波数信号を増幅する自己バイアス型電圧増幅器Ｓｅｌｆ＿Ｂｉａｓ＿Ｖｏｌｔ＿Ａｍｐを含む。自己バイアス型電圧増幅器は、結合容量Ｃ１、増幅トランジスタＱｎ５、負荷Ｑｐ５、バイアス素子Ｒ１を含み、外部電源電圧Ｖｄｄ＿ｅｘｔが変動しても、高調波成分のレベル変動を抑制する。 （もっと読む）

【課題】入力された正弦波と周波数が等しく、かつ位相が同期した正弦波を、簡易で正確に、出力する装置を提供する。
【解決手段】位相差検出回路１は、外部から入力された第一の正弦波と正弦波生成回路５より出力する第二の正弦波との位相差を、ディジタル信号処理により算出する。その算出値に基づいて第二の正弦波の位相と周波数を調整するので、正弦波生成回路５は入力された第一の正弦波に周波数が等しく、かつ位相が同期した第二の正弦波を簡易に正確に出力することができる。 （もっと読む）

【課題】本発明は、周波数誤差の引込範囲を広げて位相同期の能力を向上できるようにする。
【解決手段】本発明は、周波数誤差検出回路３３において位相検出器５４により補間信号ｐｋにおける位相誤差Δτ（ｋ）を検出し、差分算出器５５により当該位相誤差Δτ（ｋ）と１クロック前の位相誤差Δτ（ｋ−１）との差分を基に周波数誤差Δｆ（ｋ）及びその移動平均である平均周波数誤差Δｆａ（ｋ）を算出し、位相同期部８において周波数収束ループ又は周波数初期値ループを形成して周波数誤差Δｆ（ｋ）に基づく周波数補正値ＤＦ又は平均周波数誤差Δｆａ（ｋ）に基づく平均周波数補正値ＤＦＡをＬＰＦ２５の積分項に加算することにより、当該位相同期部８における周波数誤差Δｆ（ｋ）を高速に且つ安定してほぼ０に収束させることができる。 （もっと読む）