ＴＤＭＡネットワークにおける信号検出のための装置及び方法
本発明は、バーストモード受信機における動作状態を検出するための回路（１）に関する。本回路は、プリアンブルを含む入力信号（２）を受けるように構成される。本回路は、入力信号（２）における信号遷移を検出する微分器（１１）を備え、微分器（１１）を動作させる情報をそのプリアンブルが含む。好ましい実施形態において、上記情報は時定数である。本回路は、微分器の出力が供給されるように構成された積分器（１２）をさらに備える。結果として得られる信号は基準（１６）に対して比較される。この基準と交差するとき、動作状態が検出される。ある実施形態ではフロントエンド回路が提供され、フロントエンド回路は、動作状態を検出する回路の後段に、フロントエンド回路をリセットするように構成されたリセット回路と、位相を復元するように構成されたクロック位相アラインメント回路を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、受動光ネットワークを介した信号の復元のための装置及び方法の分野に関する。
【背景技術】
【０００２】
図１に示すように、受動光ネットワーク（Passive Optical network：ＰＯＮ）の光回線終端装置（Optical Line Termination：ＯＬＴ）には、典型的には、バーストモード受信機（ＢＭ−ＲＸ）が設けられる。一般に、ＢＭ−ＲＸは、フォトダイオードと、バーストモードトランスインピーダンス増幅器（ＢＭ−ＴＩＡ）と、バーストモード制限増幅器（ＢＭ−ＬＡ）と、バーストモードクロック位相アラインメント（ＢＭ−ＣＰＡ）ブロックとを備える。本質的には、ＢＭ−ＲＸは、フォトダイオード電流を電圧に変換し（ＢＭ−ＴＩＡ）、この電圧を増幅し（振幅の復元）、この信号をＯＬＴクロックに対して整列させる（位相の復元）。この機能を達成するために、ＢＭ−ＲＸは、動作状態の検出、リセット発生、及びクロック位相アラインメント等の、時間が重要となる機能を必要とする。
【０００３】
動作状態の検出を行うことにより、受信されているデータバーストの存在がわかる。典型的には動作検出信号を使用することで、（振幅及び位相の両方の復元のために）リセット発生、検出しきい値の抽出、及びクロック位相アラインメント（ＣＰＡ）が開始される。バーストの終了毎にリセット信号が発生されて、すべての設定をリセットし、到来するバーストのためにＢＭ−ＲＸを準備し、こうして、最適な利得設定及び検出しきい値の抽出（振幅の復元）を初期化する。データ信号は、クロック位相アラインメント中に、ＯＬＴクロックに対して整列される（位相の復元）。
【０００４】
先行技術では、到来信号を基準電圧と比較することにより、バーストモード受信機の動作状態が検出される。この基準電圧は、単極信号と、前段のトランスインピーダンス増幅器（ＴＩＡ）と、動作状態検出回路自体からのオフセットとからの合成されたＤＣオフセットに依存する。このＤＣオフセットがすべてのバーストで同じである場合のみ、本システムは使用可能である。複数の光増幅器を備えた長距離光ネットワークにおいて、又は、オフセットの一部をすでに補償したＴＩＡを用いる場合においては、このことはもはや成立しない。
【０００５】
利得及びしきい値設定等の受信機設定を迅速に調整しなければならない先行技術のＢＭ−ＲＸでは、これらの設定を消去して新たなパケットのためにＢＭ−ＲＸを準備するためにリセット信号が必要になる。このことは、ネットワークのより高位のレイヤとのインターフェースを必要とし、あるいは、追加のＩ／Ｏピンを必要とするが、そのようなインターフェースは、一部のアプリケーションでは存在しない可能性があり、そのようなＩ／Ｏピンは、パッケージングの観点からは望ましくない可能性がある
【０００６】
高速ＢＭ−ＲＸのための先行技術の位相選択アルゴリズムがディジタル論理回路として実装され、この場合、ビットの中央を計算することと、発生回数をカウントすることと、位相選択の判定を行うこととのために数バイトが必要になる。さらに、これらのすべてが、深刻なデューティサイクル歪み（duty cycle distortion：ＤＣＤ）に耐性を有しているわけではない。このＤＣＤ耐性は、例えば光増幅されたリンクにおいて必要とされるものであり、この場合、（「１」レベルは「０」レベルよりも雑音が多いので）受信機の判定しきい値はビット振幅の半分未満に選択されることが多い。
【０００７】
特許文献１は、データを復元するための擬似微分器回路を備えた光受信機を提供する。擬似微分器は、入力信号を受けて、入力信号の遷移から微分された信号をもたらす。量子化器回路が、この微分された信号を受けて、微分された信号に対応するディジタル信号をもたらす。入力信号を高速で微分することにより雑音レベルは増大し、これにより受信機の感度を低下させる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許出願公開ＵＳ２００２／０２７６８９−Ａ１号明細書。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、ＴＤＭＡに基づくネットワークにおいて信号を検出する、特にバーストモード信号を検出するための装置及び方法であって、受信機の感度に影響することなく時間依存のＤＣオフセットを除去できる装置及び方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、バーストモード受信機における動作状態を検出するための回路に関する。この回路は、入力信号を受けるように構成され、さらに、入力信号における信号遷移を検出するための微分器を備える。入力信号は、上記微分器を動作させる情報を含むプリアンブルを含む。好ましい実施形態において、上記プリアンブル中の情報は時定数である。入力信号を微分するための適切な時定数は、０−１遷移及び１−０遷移についての情報を維持しながら、時間依存のＤＣオフセットを除去するために選択される必要がある。すべてのバーストは、急な立ち上がりエッジ及び立ち下がりエッジを有する近似的なＤＣ信号からデータ信号への遷移から開始するので、バーストの開始を検出することもできる。バーストモード受信機における動作状態の検出を可能にするためには、この時間依存のオフセットは除去されなければならない。特許文献１では、実質的に増大した雑音レベルと引きかえに、ビットを探すために入力信号を高速で微分する（このとき、時定数はビット周期の分数である）。一方、本願では、動作状態を検出するために信号が微分される。従って、時定数は大きくされてもよく（例えば、１０Ｇビット毎秒のシステムにおいて約２５０ＭＨｚのカットオフ周波数に対応して、ビット周期の６〜７倍）、このとき、個別のビットが検出されるのではなく、（実質的な雑音の増大なしに）プリアンブルの開始部が検出される。前者を検出しようとすると、雑音が有意に増大するであろう。
【００１１】
好ましい実施形態において、本回路は、微分器の出力が供給されるように構成された積分器をさらに備える。微分された出力は、好ましくは微分器において用いたものと同じ時定数で積分される。このようにして、微分器からは、狭い出力パルスが出力される。
【００１２】
本回路は、比較器をさらに備えることが有利である。この比較器は、積分された信号を基準電圧と比較するように構成される。電圧基準と交差するとき、動作状態が検出される。ある実施形態において、この基準電圧は、最も弱いバーストも高い信頼性で検出する一方、雑音が動作状態の検出のトリガーとならないように、実装された微分器及び積分器に従って選択される。
【００１３】
ある実施形態では、動作状態を検出するための回路と、リセット回路とを備えたフロントエンド回路が提供される。リセット回路は、入力信号が供給されるように構成され、さらに、動作状態を検出するための回路にリセット信号を出力するように構成される。利得及びしきい値設定等の受信機設定を迅速に調整しなければならない先行技術のＢＭ−ＲＸでは、これらの設定を消去して新たなパケットのためにＢＭ−ＲＸを準備するためにリセット信号が必要になる。このことは、ネットワークのより高位のレイヤとのインターフェースを必要とし、あるいは、追加のＩ／Ｏピンを必要とするが、そのようなインターフェースは、一部のアプリケーションでは存在しない可能性があり、そのようなＩ／Ｏピンは、パッケージングの観点からは望ましくない可能性がある
【００１４】
ある実施形態では、入力信号の位相を復元するためのクロック位相アラインメント回路をさらに備えたフロントエンド回路が提供される。クロック位相アラインメント回路は、入力信号が供給され、さらに、リセット信号又は好ましくは遅延されたリセット信号が供給されるように構成され、このとき、クロック位相アライナ（clock phase aligner：ＣＰＡ）が、例えば動作状態の検出及びしきい値の抽出に使用されるプリアンブルフィールドの後で到来する、ＣＰＡプリアンブルフィールドが受信されたときに開始する。クロック位相アラインメント回路は、上記入力信号の複数の遅延バージョンを発生する。これらの複数の遅延バージョンをバーストモード受信機のクロック信号と比較することにより。位相が復元される。高速ＢＭ−ＲＸのための先行技術の位相選択アルゴリズムがディジタル論理回路として実装され、この場合、ビットの中央を計算することと、発生回数をカウントすることと、位相選択の判定を行うこととのために数バイトが必要になる。さらに、これらのすべてが、深刻なデューティサイクル歪み（ＤＣＤ）に耐性を有しているわけではない。このＤＣＤ耐性は、例えば光増幅されたリンクにおいて必要とされるものであり、この場合、（「１」レベルは「０」レベルよりも雑音が多いので）受信機の判定しきい値はビット振幅の半分未満に選択されることが多い。
【００１５】
ある実施形態では、上述のフロントエンド回路により、受信されたプリアンブルを含む入力信号を受信する方法が提供される。本方法は、入力信号を受信するように構成されたバーストモード受信機における動作状態を検出するステップと、フロントエンド回路をリセットするためのリセット信号を発生するステップとを含む。プリアンブルに含まれた情報に従って受信された入力信号を微分することにより、動作状態が検出される。
【図面の簡単な説明】
【００１６】
【図１】ＰＯＮネットワークにおける機能的構成ブロックを示すブロック図である。
【図２】本発明の構成ブロックを示すブロック図である。
【図３】動作状態検出回路を示すブロック図である。
【図４】提案する自動リセット検出回路を示すブロック図である。
【図５】オーバーサンプリングバーストモードクロック位相アラインメントの最上位レベルアーキテクチャを示すブロック図である。
【図６】図５のアーキテクチャをより詳細に示す図である。
【図７】図６のクロック位相アラインメントブロックをより詳細に示す図である。
【図８】位相選択アーキテクチャを示すブロック図である。
【図９】位相選択アルゴリズムの概略図である。
【発明を実施するための形態】
【００１７】
添付の図面を参照して好ましい実施形態について説明する。ここで、各図面を通じて同じ参照番号は同様の構成要素を示す。
【００１８】
本発明は、ＰＯＮ等のバーストモードシステム又は時間領域多重アクセス（Time Domain Multiple Access）システムにおける信号検出のためのソリューションを提供する。信号検出はバーストモード受信機によって実行される。このとき、バーストモード受信機は、フォトダイオード電流を電圧に変換し（ＢＭ−ＴＩＡ）、この電圧を増幅し（振幅の復元）、この信号をＯＬＴクロックに対して整列させる必要がある（位相の復元）。本発明をバーストモードシステムとして説明するが、本発明はこのようなシステムに限定されるものではない。本発明は、例えば連続モードシステムで使用されてもよい。
【００１９】
図２において、受動光ネットワーク（ＰＯＮ）におけるバーストモード信号を受信するように構成された受信機フロントエンド回路（３）を概略的に図示して説明する。この目的のために、受信機は、動作状態検出（１）、リセット発生（４）、及びクロック位相アラインメント（６）等の、時間が重要となる機能を実行する能力を持たなければならない。動作状態検出回路（１）は、その出力信号が典型的には（振幅及び位相の両方の復元のために）リセット発生、検出しきい値の抽出、及びクロック位相アライナ（ＣＰＡ）を開始させるために使用されるので、フロントエンド回路（３）の重要な部分である。
【００２０】
動作状態の検出を行うことにより、受信されているデータバーストの存在がわかる。データバーストが受信されていることを示すために動作状態検出信号が自動的に発生され、振幅及び位相の抽出対象となる新たなバーストの開始を検出するために使用される。動作状態検出回路（１）は、図３に示すように微分器（１１）を備える。動作状態の検出は、入力信号（２）のプリアンブルに含まれた情報に従って入力信号を微分することによって達成される。特に、入力信号は、この情報に関連した時定数を用いて微分される。ここで、時定数は、０−１遷移及び１−０遷移についての情報を維持しながら、時間依存のＤＣオフセットを除去するように選択されるものである。すべてのバーストは、急な立ち上がりエッジ及び立ち下がりエッジを有する近似的なＤＣ信号からデータ信号への遷移から開始するので、バーストの開始を検出することもできる。
【００２１】
微分器の出力（１３）は、積分器（１２）によって積分され、結果として得られる信号（１５）は（１４）において基準電圧レベル（１６）に対して比較される。この基準と交差するとき、動作状態が検出される。動作状態を検出した瞬間からバーストの終了を検出するまで高レベルになる信号を発生するために、ラッチ（１８）が使用される。基準電圧（１６）は、微分器（１１）及び積分器（１２）によって決定される。基準電圧（１６）は、最も弱いバーストも高い信頼性で検出する一方、雑音が動作状態の検出のトリガーとならないように、実装された微分器（１１）及び積分器（１２）に従って選択される。
【００２２】
図３は、動作状態検出回路（１）のブロック図を示す。入力信号（２）を微分することにより、長距離（long-haul）光ネットワークにおける時間依存のオフセットが除去される。ＢＭ−ＲＸにおける動作状態の検出を可能にするためには、この時間依存のオフセットを除去することが必要である。本発明では、有利なことには、微分器（１１）の後段に積分器（１２）が設けられ、積分器（１２）が、微分器（１１）の狭い出力パルスを拡散する。次いで、積分器（１２）の出力は電圧基準（１６）と比較される。電圧基準（１６）と交差するとき、動作状態が検出される。電圧基準（１６）は、微分器（１１）及び積分器（１２）の時定数と、光ネットワークにおける総雑音量とに依存する。非動作状態のときに動作状態を検出してしまうことを防止するために、電圧は、無信号のときの積分器の出力よりも十分に高くされる必要がある。ＡＤディスエーブル（ＡＤＤｉｓａｂｌｅ）（１７）（動作状態検出ディスエーブル）は、リセットされている間は低レベルにされ、リセットから解放された後も所定時間期間にわたって低レベルのままにされる。これにより、受信機の他の部品におけるリセット過渡電流に起因した動作状態検出信号が通過することを防止する。新たなバーストの到来前に、ＡＤディスエーブル（ＡＤＤｉｓａｂｌｅ）（１７）は再び高レベルにセットされる。比較器が動作状態を最初に検出したときから動作状態検出信号を高レベルにセットするために、ラッチ（１８）が必要とされる。ラッチ（１８）は、バーストの最後においてリセットされる。
【００２３】
図２のフロントエンド回路（３）は、動作状態検出回路（１）だけでなく、さらにリセット回路（４）も備えている。リセット回路（４）は、バーストの終了毎にリセット信号（５）を発生して、ＢＭ−ＲＸのすべての設定をリセットし、到来する新たなバーストのためにＢＭ−ＲＸを準備する。判定しきい値レベル及び利得設定等のＢＭ−ＲＸ設定を高速に調整するためのリセット信号（５）が自動的に発生される。このことは、到来するデータ信号をモニタリングして、所定時間量にわたってデータ遷移が発生していないギャップを検出することによって達成される。このようなギャップが検出されたとき、先行するパケットが終了したことと、完全に異なる振幅及び位相を有する可能性がある新たな到来パケットのための準備の必要があることとが想定される。このように、ＢＭ−ＲＸは、より高位のネットワーク層からの、時間が重要となるいかなる情報も用いることなく動作可能であり、従ってトランスペアレントな再発生器として機能することができる。
【００２４】
到来するデータ信号（後置増幅器から出力されてリセット回路（４）に入力される）がモニタリングされて、所定時間量を超えるギャップが検出される。このような観測により、リセット信号を発生することができる。その基本原理はタイマに基づく。タイマは、入力が高レベルになってから予め定義された時間後に高レベルになる出力を有する回路である。タイマは、その入力を再び低レベルにすることによってリセット可能である。予め定義された時間が経過する前にこのことが生じた場合、タイマの出力は低レベルのままである。
【００２５】
本発明において、タイマは、到来信号上で「１」が観測される毎にリセットされる。タイマによって定義された時間にわたって「１」が観測されない場合、タイマの出力は高レベルになり、リセット信号を発生しなければならないことを知らせる。タイマによって測定される時間を注意深く選択することにより、パケットのガード時間中にリセット信号を発生するようにできる。なお、最大個数の連続した「０」からなる継続時間は、パケット間の最小ガード時間よりも短くされる必要がある。リセット信号を発生すべきであることをいったんタイマが知らせると、リセットパルス長を定義する間隔長を有する第２のタイマがスタートされる。最後に、ＢＭ−ＲＸの入力にバーストが到来したか否かを検出する動作状態検出回路を用いて第１のタイマを非動作状態にすることによって、バーストの長さ及びガード時間の長さとは無関係に、リセット信号がバースト間のガード時間内で発生されることが保証される。
【００２６】
図４に、その詳細な原理を示す。後置増幅器（２１）の第１段の出力は、比較器Ｃｏｍｐ１（２２）の入力として使用される。この比較器は、入力データ信号中の個別のビットに反応することができる高速比較器である。この比較器の出力は、タイマＲｅｓｅｔＴｉｍｅｒ（２３）をリセットするために使用される。タイマＲｅｓｅｔＴｉｍｅｒ（２３）によって測定される予め定義された時間中にこのようなリセットが行われなかった場合、この予め定義された時間ギャップ中にデータ遷移が発生せず、リセット信号を発生する必要があることを意味する。逆に、データビットが到来した場合、比較器Ｃｏｍｐ１（２２）はタイマＲｅｓｅｔＴｉｍｅｒ（２３）をリセットし、リセット信号は発生されない。リセット信号自体の長さは、リセットデアサートタイマ（ＲｅｓｅｔＤｅａｓｓｅｒｔＴｉｍｅｒ）（２４）によって定義される。タイマＲｅｓｅｔＴｉｍｅｒ（２３）によって時間ギャップが検出されたとき、リセットタイマアウト（ＲｅｓｅｔＴｉｍｅｒＯｕｔ）（２５）は高レベルになり、従って、ＳＲラッチ（２７）の出力Ｒｅｓｅｔ（２６）を高レベルにセットする。このＳＲラッチ（２７）は、リセットデアサートタイマ（ＲｅｓｅｔＤｅａｓｓｅｒｔＴｉｍｅｒ）（２４）の起動も行う。いったんこのタイマが予め定義された時間量を測定すると、ＳＲラッチ（２７）の出力Ｒｅｓｅｔ（２６）が再びリセットされ、従って、リセットデアサートタイマ（ＲｅｓｅｔＤｅａｓｓｅｒｔＴｉｍｅｒ）（２４）によって定義される長さを有するリセット信号が発生される。このようにリセットタイマ（ＲｅｓｅｔＴｉｍｅｒ）（２３）及びリセットデアサートタイマ（ＲｅｓｅｔＤｅａｓｓｅｒｔＴｉｍｅｒ）（２４）が互いのリセットし続けるので、第２のＳＲラッチ（２８）が、動作状態検出（ＡｃｔＤｅｔｅｃｔｅｄ）（２９）信号と組み合わせて使用される。ＢＭ−ＲＸの入力に新たなパケットが到来する毎に、動作状態検出回路（１）は、動作状態検出（ＡｃｔＤｅｔｅｃｔｅｄ）（２９）出力上でパルスを発生する。
【００２７】
本発明のフロントエンド回路（３）は、好ましくは、クロック位相アラインメント回路（６）をさらに備える。クロック位相及び受信されたバーストモード信号データは、オーバーサンプリングアーキテクチャを用いて復元される。到来するデータストリームは、遅延線を用いてオーバーサンプリングされる（例えば４倍）。続いて、これらのサンプルは、低速の並列ビットシーケンスに多重分離される。このより低い周波数において、図６のクロック位相アラインメントブロック（４１）によってクロック位相が復元される。所定時間のクロック選択アルゴリズムの結果を格納してそれらを現在の結果に追加することにより、クロック位相の低速の追跡が可能になる。
【００２８】
高速ＢＭ−ＲＸのための先行技術の位相選択アルゴリズムがディジタル論理回路として実装され、この場合、ビットの中央を計算することと、発生回数をカウントすることと、位相選択の判定を行うこととのために数バイトが必要になる。さらに、これらのすべてが、深刻なデューティサイクル歪み（ＤＣＤ）に耐性を有しているわけではない。このＤＣＤ耐性は、例えば光増幅されたリンクにおいて必要とされるものであり、この場合、（「１」レベルは「０」レベルよりも雑音が多いので）受信機の判定しきい値はビット振幅の半分未満に選択されることが多い。
【００２９】
図５は、本発明に係る回路（６）の最上位レベルアーキテクチャを示す。まず、受信されたすべてのビットは、ファクタＮでオーバーサンプリングされる。このことは、図５に示すように、受信ビットレートで１つの遅延線とＮ個のサンプリングＤＦＦとを用いて実現可能である。後者のアプローチは、受信ビットレートよりも高速な構成要素を必要とせず、所定のチップ製造プロセスで最高のスループットを達成し、消費電力が小さくなるという利点がある。図５に示した実施形態では、入力データを送る遅延線は、マスター遅延ロックループ（ＤＬＬ）（３３）によって制御される。
【００３０】
第２のフェーズにおいて、図５に示すように、サンプルは、１：Ｍデマルチプレクサ（３１）（ＤｅＭＵＸ）によって低速なＮ×Ｍ個の並列ビットストリームにデシリアライズされる。図６に、ＤｅＭＵＸの可能な実装例を示す。これは、タップ選択アルゴリズムのためにより多くの時間をもたらし、電力効率を向上させ、さらに、より高位のレイヤのタスク（例えば、デリミタ検出、バイト整列、誤り訂正など）を実行する後段のディジタルブロックへのインターフェースを容易化する。
【００３１】
位相選択ブロック（４１）では、最低のビットエラーレートを結果としてもたらすサンプルを選択して、出力に送る。もう１つの可能性としては、遅延線（３２）に直接に接続された高速マルチプレクサに位相選択をフィードバックし、復元されたデータをシリアル形式で提供する場合がある。次の段落では、図７（上部のフリップフロップはＤｅＭＵＸの一部である）に示すこの位相選択ブロックの実装について詳述する。
【００３２】
図８は、位相選択アーキテクチャを示す。入力信号「イニシャライズ（Ｉｎｉｔｉａｌｉｚｅ）」（５１）は、オーバーサンプリング（本実施形態では４倍オーバーサンプリングが使用される。）されてデシリアライズされた入力データを所定のクロックでＤラッチ（５２）に入力させる。これにより、クロックを持たない位相選択アルゴリズムが開始される。最良のサンプリング位相の判定は、ラッチされているビット数（本実施形態では１６個）に基づく。
【００３３】
最初のステップ（５３）で、一方の入力が反転された論理ＡＮＤゲートを用いて、連続したサンプル間の立ち上がりエッジ及び立ち下がりエッジの両方が検出される。図８の実施形態では、立ち上がりエッジ又は立ち下がりエッジが生じる可能性がある４×１５＝６０個の位置が存在する。次のステップで、アナログ電流加算器（５４）を用いて、各可能なサンプリング位相の間においてエッジが何回発生したかを決定する。エッジ検出器のディジタル出力は、電流スイッチ又は差動トランジスタペアによって電流に変換される。続いて、総和の電流は、抵抗器によって電圧に変換される。後段回路で、これらの電圧は、アナログ比較器（５５）によって互いに比較される。電圧比較器の代わりに電流比較器９も使用可能である。比較器の出力に基づいて、サンプル組み合わせ論理回路（５６）を用いて、立ち上がりエッジ又は立ち下がりエッジが最も多く発生した各位置を導出することができる。
【００３４】
いったんエッジの平均位置がわかると、位相選択アルゴリズムは、小規模な余分の組み合わせ論理回路のみを用いて、バーストの残りについて理想的なタップを選択する。図９に、この判定の基礎を示す。
【００３５】
４倍オーバーサンプリングを用いた実施形態では、アルゴリズムは、２５％のＤＣＤに対して確かに頑健である。エッジの位置についてのみ利用可能な情報が存在するので、５０％のＤＣＤでは曖昧さが存在する。負及び正のＤＣＤを区別することはできない。ほとんどの光ネットワークにおける雑音は信号に依存するので、「０」よりも「１」において雑音が多くなる。従って、ほとんどの場合における判定しきい値はアイパターン（eye diagram）の中央の下方に存在する。従って、正のＤＣＤが発生する可能性が最も高い。この曖昧さが生じたとき、負のＤＣＤの場合に対応するものではなく、正のＤＣＤであると想定され、この場合に対応する理想的な位相が選択される。
【００３６】
図５に示したアーキテクチャは、受信サンプルを位相選択器に供給する前に間引き処理を行うことにより、マルチレート動作を可能にすることができる。ビットレートを半分にした場合、２つのサンプリングＤＦＦのうちの１つからのサンプルのみを使用することになる。ビットレートが４で除算された場合、４つのサンプリングＤＦＦのうちの１つからのサンプルのみを使用することになり、以下、同様に続く。位相選択のために使用される必要があるビットの選択は、より遅い、多重分離後の速度で実行され、単一レート実装に対する重大な干渉とはならない。
【００３７】
本発明について、特定の実施形態を参照して説明したが、本発明が以上の例示的な実施形態の詳細事項に限定されず、本発明がその精神及び範囲から離れることなくさまざまな変更及び変形で実施してもよいということは、当業者には明らかであろう。従って、本発明の実施形態は、すべての点において例示的なものであって限定的なものではないとみなされるべきであり、本発明の範囲は、以上の説明ではなく添付の請求の範囲によって示されるものであり、従って、請求項に等価な意味及び範囲内におけるすべての変更もそこに包含されるべきであることを意図している。言い換えると、基本的な基礎原理の精神及び範囲内に含まれるすべての変更、変形又は等価物であって、本願の請求の範囲で特定された本質的属性を有するものを包含することを意図する。さらに、本願明細書の読者であれば、「含む」及び「備える」といった語句が他の構成要素及びステップを除外するものではなく、複数個であると言及していない語句が複数個の場合を除外するものではなく、コンピュータシステム、プロセッサ又は他の一体装置等の単一構成要素が請求の範囲で特定した複数の手段の機能を満たす可能性があるということを理解するであろう。請求の範囲における参照番号はいずれも、関連する各請求項を限定するものとして解釈されるべきではない。「第１」、「第２」、「第３」、「ａ」、「ｂ」、「ｃ」等の語句は、明細書又は請求の範囲で用いたとき、同様の構成要素又はステップを区別するために導入されたものであり、必ずしも逐次的又は時間的な順序を示すものではない。同様に、「上」、「下」、「上方」、「下方」等といった用語は、説明の目的で導入されたものであり、必ずしも相対的位置を示すものではない。このように使用された用語は、適当な状況下で相互に交換可能であり、本発明の実施形態は、他のシーケンスとして、又は説明又は図示したものとは異なる向きとして、本発明に従って動作可能である。
【技術分野】
【０００１】
本発明は、概して、受動光ネットワークを介した信号の復元のための装置及び方法の分野に関する。
【背景技術】
【０００２】
図１に示すように、受動光ネットワーク（Passive Optical network：ＰＯＮ）の光回線終端装置（Optical Line Termination：ＯＬＴ）には、典型的には、バーストモード受信機（ＢＭ−ＲＸ）が設けられる。一般に、ＢＭ−ＲＸは、フォトダイオードと、バーストモードトランスインピーダンス増幅器（ＢＭ−ＴＩＡ）と、バーストモード制限増幅器（ＢＭ−ＬＡ）と、バーストモードクロック位相アラインメント（ＢＭ−ＣＰＡ）ブロックとを備える。本質的には、ＢＭ−ＲＸは、フォトダイオード電流を電圧に変換し（ＢＭ−ＴＩＡ）、この電圧を増幅し（振幅の復元）、この信号をＯＬＴクロックに対して整列させる（位相の復元）。この機能を達成するために、ＢＭ−ＲＸは、動作状態の検出、リセット発生、及びクロック位相アラインメント等の、時間が重要となる機能を必要とする。
【０００３】
動作状態の検出を行うことにより、受信されているデータバーストの存在がわかる。典型的には動作検出信号を使用することで、（振幅及び位相の両方の復元のために）リセット発生、検出しきい値の抽出、及びクロック位相アラインメント（ＣＰＡ）が開始される。バーストの終了毎にリセット信号が発生されて、すべての設定をリセットし、到来するバーストのためにＢＭ−ＲＸを準備し、こうして、最適な利得設定及び検出しきい値の抽出（振幅の復元）を初期化する。データ信号は、クロック位相アラインメント中に、ＯＬＴクロックに対して整列される（位相の復元）。
【０００４】
先行技術では、到来信号を基準電圧と比較することにより、バーストモード受信機の動作状態が検出される。この基準電圧は、単極信号と、前段のトランスインピーダンス増幅器（ＴＩＡ）と、動作状態検出回路自体からのオフセットとからの合成されたＤＣオフセットに依存する。このＤＣオフセットがすべてのバーストで同じである場合のみ、本システムは使用可能である。複数の光増幅器を備えた長距離光ネットワークにおいて、又は、オフセットの一部をすでに補償したＴＩＡを用いる場合においては、このことはもはや成立しない。
【０００５】
利得及びしきい値設定等の受信機設定を迅速に調整しなければならない先行技術のＢＭ−ＲＸでは、これらの設定を消去して新たなパケットのためにＢＭ−ＲＸを準備するためにリセット信号が必要になる。このことは、ネットワークのより高位のレイヤとのインターフェースを必要とし、あるいは、追加のＩ／Ｏピンを必要とするが、そのようなインターフェースは、一部のアプリケーションでは存在しない可能性があり、そのようなＩ／Ｏピンは、パッケージングの観点からは望ましくない可能性がある
【０００６】
高速ＢＭ−ＲＸのための先行技術の位相選択アルゴリズムがディジタル論理回路として実装され、この場合、ビットの中央を計算することと、発生回数をカウントすることと、位相選択の判定を行うこととのために数バイトが必要になる。さらに、これらのすべてが、深刻なデューティサイクル歪み（duty cycle distortion：ＤＣＤ）に耐性を有しているわけではない。このＤＣＤ耐性は、例えば光増幅されたリンクにおいて必要とされるものであり、この場合、（「１」レベルは「０」レベルよりも雑音が多いので）受信機の判定しきい値はビット振幅の半分未満に選択されることが多い。
【０００７】
特許文献１は、データを復元するための擬似微分器回路を備えた光受信機を提供する。擬似微分器は、入力信号を受けて、入力信号の遷移から微分された信号をもたらす。量子化器回路が、この微分された信号を受けて、微分された信号に対応するディジタル信号をもたらす。入力信号を高速で微分することにより雑音レベルは増大し、これにより受信機の感度を低下させる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許出願公開ＵＳ２００２／０２７６８９−Ａ１号明細書。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本発明は、ＴＤＭＡに基づくネットワークにおいて信号を検出する、特にバーストモード信号を検出するための装置及び方法であって、受信機の感度に影響することなく時間依存のＤＣオフセットを除去できる装置及び方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
本発明は、バーストモード受信機における動作状態を検出するための回路に関する。この回路は、入力信号を受けるように構成され、さらに、入力信号における信号遷移を検出するための微分器を備える。入力信号は、上記微分器を動作させる情報を含むプリアンブルを含む。好ましい実施形態において、上記プリアンブル中の情報は時定数である。入力信号を微分するための適切な時定数は、０−１遷移及び１−０遷移についての情報を維持しながら、時間依存のＤＣオフセットを除去するために選択される必要がある。すべてのバーストは、急な立ち上がりエッジ及び立ち下がりエッジを有する近似的なＤＣ信号からデータ信号への遷移から開始するので、バーストの開始を検出することもできる。バーストモード受信機における動作状態の検出を可能にするためには、この時間依存のオフセットは除去されなければならない。特許文献１では、実質的に増大した雑音レベルと引きかえに、ビットを探すために入力信号を高速で微分する（このとき、時定数はビット周期の分数である）。一方、本願では、動作状態を検出するために信号が微分される。従って、時定数は大きくされてもよく（例えば、１０Ｇビット毎秒のシステムにおいて約２５０ＭＨｚのカットオフ周波数に対応して、ビット周期の６〜７倍）、このとき、個別のビットが検出されるのではなく、（実質的な雑音の増大なしに）プリアンブルの開始部が検出される。前者を検出しようとすると、雑音が有意に増大するであろう。
【００１１】
好ましい実施形態において、本回路は、微分器の出力が供給されるように構成された積分器をさらに備える。微分された出力は、好ましくは微分器において用いたものと同じ時定数で積分される。このようにして、微分器からは、狭い出力パルスが出力される。
【００１２】
本回路は、比較器をさらに備えることが有利である。この比較器は、積分された信号を基準電圧と比較するように構成される。電圧基準と交差するとき、動作状態が検出される。ある実施形態において、この基準電圧は、最も弱いバーストも高い信頼性で検出する一方、雑音が動作状態の検出のトリガーとならないように、実装された微分器及び積分器に従って選択される。
【００１３】
ある実施形態では、動作状態を検出するための回路と、リセット回路とを備えたフロントエンド回路が提供される。リセット回路は、入力信号が供給されるように構成され、さらに、動作状態を検出するための回路にリセット信号を出力するように構成される。利得及びしきい値設定等の受信機設定を迅速に調整しなければならない先行技術のＢＭ−ＲＸでは、これらの設定を消去して新たなパケットのためにＢＭ−ＲＸを準備するためにリセット信号が必要になる。このことは、ネットワークのより高位のレイヤとのインターフェースを必要とし、あるいは、追加のＩ／Ｏピンを必要とするが、そのようなインターフェースは、一部のアプリケーションでは存在しない可能性があり、そのようなＩ／Ｏピンは、パッケージングの観点からは望ましくない可能性がある
【００１４】
ある実施形態では、入力信号の位相を復元するためのクロック位相アラインメント回路をさらに備えたフロントエンド回路が提供される。クロック位相アラインメント回路は、入力信号が供給され、さらに、リセット信号又は好ましくは遅延されたリセット信号が供給されるように構成され、このとき、クロック位相アライナ（clock phase aligner：ＣＰＡ）が、例えば動作状態の検出及びしきい値の抽出に使用されるプリアンブルフィールドの後で到来する、ＣＰＡプリアンブルフィールドが受信されたときに開始する。クロック位相アラインメント回路は、上記入力信号の複数の遅延バージョンを発生する。これらの複数の遅延バージョンをバーストモード受信機のクロック信号と比較することにより。位相が復元される。高速ＢＭ−ＲＸのための先行技術の位相選択アルゴリズムがディジタル論理回路として実装され、この場合、ビットの中央を計算することと、発生回数をカウントすることと、位相選択の判定を行うこととのために数バイトが必要になる。さらに、これらのすべてが、深刻なデューティサイクル歪み（ＤＣＤ）に耐性を有しているわけではない。このＤＣＤ耐性は、例えば光増幅されたリンクにおいて必要とされるものであり、この場合、（「１」レベルは「０」レベルよりも雑音が多いので）受信機の判定しきい値はビット振幅の半分未満に選択されることが多い。
【００１５】
ある実施形態では、上述のフロントエンド回路により、受信されたプリアンブルを含む入力信号を受信する方法が提供される。本方法は、入力信号を受信するように構成されたバーストモード受信機における動作状態を検出するステップと、フロントエンド回路をリセットするためのリセット信号を発生するステップとを含む。プリアンブルに含まれた情報に従って受信された入力信号を微分することにより、動作状態が検出される。
【図面の簡単な説明】
【００１６】
【図１】ＰＯＮネットワークにおける機能的構成ブロックを示すブロック図である。
【図２】本発明の構成ブロックを示すブロック図である。
【図３】動作状態検出回路を示すブロック図である。
【図４】提案する自動リセット検出回路を示すブロック図である。
【図５】オーバーサンプリングバーストモードクロック位相アラインメントの最上位レベルアーキテクチャを示すブロック図である。
【図６】図５のアーキテクチャをより詳細に示す図である。
【図７】図６のクロック位相アラインメントブロックをより詳細に示す図である。
【図８】位相選択アーキテクチャを示すブロック図である。
【図９】位相選択アルゴリズムの概略図である。
【発明を実施するための形態】
【００１７】
添付の図面を参照して好ましい実施形態について説明する。ここで、各図面を通じて同じ参照番号は同様の構成要素を示す。
【００１８】
本発明は、ＰＯＮ等のバーストモードシステム又は時間領域多重アクセス（Time Domain Multiple Access）システムにおける信号検出のためのソリューションを提供する。信号検出はバーストモード受信機によって実行される。このとき、バーストモード受信機は、フォトダイオード電流を電圧に変換し（ＢＭ−ＴＩＡ）、この電圧を増幅し（振幅の復元）、この信号をＯＬＴクロックに対して整列させる必要がある（位相の復元）。本発明をバーストモードシステムとして説明するが、本発明はこのようなシステムに限定されるものではない。本発明は、例えば連続モードシステムで使用されてもよい。
【００１９】
図２において、受動光ネットワーク（ＰＯＮ）におけるバーストモード信号を受信するように構成された受信機フロントエンド回路（３）を概略的に図示して説明する。この目的のために、受信機は、動作状態検出（１）、リセット発生（４）、及びクロック位相アラインメント（６）等の、時間が重要となる機能を実行する能力を持たなければならない。動作状態検出回路（１）は、その出力信号が典型的には（振幅及び位相の両方の復元のために）リセット発生、検出しきい値の抽出、及びクロック位相アライナ（ＣＰＡ）を開始させるために使用されるので、フロントエンド回路（３）の重要な部分である。
【００２０】
動作状態の検出を行うことにより、受信されているデータバーストの存在がわかる。データバーストが受信されていることを示すために動作状態検出信号が自動的に発生され、振幅及び位相の抽出対象となる新たなバーストの開始を検出するために使用される。動作状態検出回路（１）は、図３に示すように微分器（１１）を備える。動作状態の検出は、入力信号（２）のプリアンブルに含まれた情報に従って入力信号を微分することによって達成される。特に、入力信号は、この情報に関連した時定数を用いて微分される。ここで、時定数は、０−１遷移及び１−０遷移についての情報を維持しながら、時間依存のＤＣオフセットを除去するように選択されるものである。すべてのバーストは、急な立ち上がりエッジ及び立ち下がりエッジを有する近似的なＤＣ信号からデータ信号への遷移から開始するので、バーストの開始を検出することもできる。
【００２１】
微分器の出力（１３）は、積分器（１２）によって積分され、結果として得られる信号（１５）は（１４）において基準電圧レベル（１６）に対して比較される。この基準と交差するとき、動作状態が検出される。動作状態を検出した瞬間からバーストの終了を検出するまで高レベルになる信号を発生するために、ラッチ（１８）が使用される。基準電圧（１６）は、微分器（１１）及び積分器（１２）によって決定される。基準電圧（１６）は、最も弱いバーストも高い信頼性で検出する一方、雑音が動作状態の検出のトリガーとならないように、実装された微分器（１１）及び積分器（１２）に従って選択される。
【００２２】
図３は、動作状態検出回路（１）のブロック図を示す。入力信号（２）を微分することにより、長距離（long-haul）光ネットワークにおける時間依存のオフセットが除去される。ＢＭ−ＲＸにおける動作状態の検出を可能にするためには、この時間依存のオフセットを除去することが必要である。本発明では、有利なことには、微分器（１１）の後段に積分器（１２）が設けられ、積分器（１２）が、微分器（１１）の狭い出力パルスを拡散する。次いで、積分器（１２）の出力は電圧基準（１６）と比較される。電圧基準（１６）と交差するとき、動作状態が検出される。電圧基準（１６）は、微分器（１１）及び積分器（１２）の時定数と、光ネットワークにおける総雑音量とに依存する。非動作状態のときに動作状態を検出してしまうことを防止するために、電圧は、無信号のときの積分器の出力よりも十分に高くされる必要がある。ＡＤディスエーブル（ＡＤＤｉｓａｂｌｅ）（１７）（動作状態検出ディスエーブル）は、リセットされている間は低レベルにされ、リセットから解放された後も所定時間期間にわたって低レベルのままにされる。これにより、受信機の他の部品におけるリセット過渡電流に起因した動作状態検出信号が通過することを防止する。新たなバーストの到来前に、ＡＤディスエーブル（ＡＤＤｉｓａｂｌｅ）（１７）は再び高レベルにセットされる。比較器が動作状態を最初に検出したときから動作状態検出信号を高レベルにセットするために、ラッチ（１８）が必要とされる。ラッチ（１８）は、バーストの最後においてリセットされる。
【００２３】
図２のフロントエンド回路（３）は、動作状態検出回路（１）だけでなく、さらにリセット回路（４）も備えている。リセット回路（４）は、バーストの終了毎にリセット信号（５）を発生して、ＢＭ−ＲＸのすべての設定をリセットし、到来する新たなバーストのためにＢＭ−ＲＸを準備する。判定しきい値レベル及び利得設定等のＢＭ−ＲＸ設定を高速に調整するためのリセット信号（５）が自動的に発生される。このことは、到来するデータ信号をモニタリングして、所定時間量にわたってデータ遷移が発生していないギャップを検出することによって達成される。このようなギャップが検出されたとき、先行するパケットが終了したことと、完全に異なる振幅及び位相を有する可能性がある新たな到来パケットのための準備の必要があることとが想定される。このように、ＢＭ−ＲＸは、より高位のネットワーク層からの、時間が重要となるいかなる情報も用いることなく動作可能であり、従ってトランスペアレントな再発生器として機能することができる。
【００２４】
到来するデータ信号（後置増幅器から出力されてリセット回路（４）に入力される）がモニタリングされて、所定時間量を超えるギャップが検出される。このような観測により、リセット信号を発生することができる。その基本原理はタイマに基づく。タイマは、入力が高レベルになってから予め定義された時間後に高レベルになる出力を有する回路である。タイマは、その入力を再び低レベルにすることによってリセット可能である。予め定義された時間が経過する前にこのことが生じた場合、タイマの出力は低レベルのままである。
【００２５】
本発明において、タイマは、到来信号上で「１」が観測される毎にリセットされる。タイマによって定義された時間にわたって「１」が観測されない場合、タイマの出力は高レベルになり、リセット信号を発生しなければならないことを知らせる。タイマによって測定される時間を注意深く選択することにより、パケットのガード時間中にリセット信号を発生するようにできる。なお、最大個数の連続した「０」からなる継続時間は、パケット間の最小ガード時間よりも短くされる必要がある。リセット信号を発生すべきであることをいったんタイマが知らせると、リセットパルス長を定義する間隔長を有する第２のタイマがスタートされる。最後に、ＢＭ−ＲＸの入力にバーストが到来したか否かを検出する動作状態検出回路を用いて第１のタイマを非動作状態にすることによって、バーストの長さ及びガード時間の長さとは無関係に、リセット信号がバースト間のガード時間内で発生されることが保証される。
【００２６】
図４に、その詳細な原理を示す。後置増幅器（２１）の第１段の出力は、比較器Ｃｏｍｐ１（２２）の入力として使用される。この比較器は、入力データ信号中の個別のビットに反応することができる高速比較器である。この比較器の出力は、タイマＲｅｓｅｔＴｉｍｅｒ（２３）をリセットするために使用される。タイマＲｅｓｅｔＴｉｍｅｒ（２３）によって測定される予め定義された時間中にこのようなリセットが行われなかった場合、この予め定義された時間ギャップ中にデータ遷移が発生せず、リセット信号を発生する必要があることを意味する。逆に、データビットが到来した場合、比較器Ｃｏｍｐ１（２２）はタイマＲｅｓｅｔＴｉｍｅｒ（２３）をリセットし、リセット信号は発生されない。リセット信号自体の長さは、リセットデアサートタイマ（ＲｅｓｅｔＤｅａｓｓｅｒｔＴｉｍｅｒ）（２４）によって定義される。タイマＲｅｓｅｔＴｉｍｅｒ（２３）によって時間ギャップが検出されたとき、リセットタイマアウト（ＲｅｓｅｔＴｉｍｅｒＯｕｔ）（２５）は高レベルになり、従って、ＳＲラッチ（２７）の出力Ｒｅｓｅｔ（２６）を高レベルにセットする。このＳＲラッチ（２７）は、リセットデアサートタイマ（ＲｅｓｅｔＤｅａｓｓｅｒｔＴｉｍｅｒ）（２４）の起動も行う。いったんこのタイマが予め定義された時間量を測定すると、ＳＲラッチ（２７）の出力Ｒｅｓｅｔ（２６）が再びリセットされ、従って、リセットデアサートタイマ（ＲｅｓｅｔＤｅａｓｓｅｒｔＴｉｍｅｒ）（２４）によって定義される長さを有するリセット信号が発生される。このようにリセットタイマ（ＲｅｓｅｔＴｉｍｅｒ）（２３）及びリセットデアサートタイマ（ＲｅｓｅｔＤｅａｓｓｅｒｔＴｉｍｅｒ）（２４）が互いのリセットし続けるので、第２のＳＲラッチ（２８）が、動作状態検出（ＡｃｔＤｅｔｅｃｔｅｄ）（２９）信号と組み合わせて使用される。ＢＭ−ＲＸの入力に新たなパケットが到来する毎に、動作状態検出回路（１）は、動作状態検出（ＡｃｔＤｅｔｅｃｔｅｄ）（２９）出力上でパルスを発生する。
【００２７】
本発明のフロントエンド回路（３）は、好ましくは、クロック位相アラインメント回路（６）をさらに備える。クロック位相及び受信されたバーストモード信号データは、オーバーサンプリングアーキテクチャを用いて復元される。到来するデータストリームは、遅延線を用いてオーバーサンプリングされる（例えば４倍）。続いて、これらのサンプルは、低速の並列ビットシーケンスに多重分離される。このより低い周波数において、図６のクロック位相アラインメントブロック（４１）によってクロック位相が復元される。所定時間のクロック選択アルゴリズムの結果を格納してそれらを現在の結果に追加することにより、クロック位相の低速の追跡が可能になる。
【００２８】
高速ＢＭ−ＲＸのための先行技術の位相選択アルゴリズムがディジタル論理回路として実装され、この場合、ビットの中央を計算することと、発生回数をカウントすることと、位相選択の判定を行うこととのために数バイトが必要になる。さらに、これらのすべてが、深刻なデューティサイクル歪み（ＤＣＤ）に耐性を有しているわけではない。このＤＣＤ耐性は、例えば光増幅されたリンクにおいて必要とされるものであり、この場合、（「１」レベルは「０」レベルよりも雑音が多いので）受信機の判定しきい値はビット振幅の半分未満に選択されることが多い。
【００２９】
図５は、本発明に係る回路（６）の最上位レベルアーキテクチャを示す。まず、受信されたすべてのビットは、ファクタＮでオーバーサンプリングされる。このことは、図５に示すように、受信ビットレートで１つの遅延線とＮ個のサンプリングＤＦＦとを用いて実現可能である。後者のアプローチは、受信ビットレートよりも高速な構成要素を必要とせず、所定のチップ製造プロセスで最高のスループットを達成し、消費電力が小さくなるという利点がある。図５に示した実施形態では、入力データを送る遅延線は、マスター遅延ロックループ（ＤＬＬ）（３３）によって制御される。
【００３０】
第２のフェーズにおいて、図５に示すように、サンプルは、１：Ｍデマルチプレクサ（３１）（ＤｅＭＵＸ）によって低速なＮ×Ｍ個の並列ビットストリームにデシリアライズされる。図６に、ＤｅＭＵＸの可能な実装例を示す。これは、タップ選択アルゴリズムのためにより多くの時間をもたらし、電力効率を向上させ、さらに、より高位のレイヤのタスク（例えば、デリミタ検出、バイト整列、誤り訂正など）を実行する後段のディジタルブロックへのインターフェースを容易化する。
【００３１】
位相選択ブロック（４１）では、最低のビットエラーレートを結果としてもたらすサンプルを選択して、出力に送る。もう１つの可能性としては、遅延線（３２）に直接に接続された高速マルチプレクサに位相選択をフィードバックし、復元されたデータをシリアル形式で提供する場合がある。次の段落では、図７（上部のフリップフロップはＤｅＭＵＸの一部である）に示すこの位相選択ブロックの実装について詳述する。
【００３２】
図８は、位相選択アーキテクチャを示す。入力信号「イニシャライズ（Ｉｎｉｔｉａｌｉｚｅ）」（５１）は、オーバーサンプリング（本実施形態では４倍オーバーサンプリングが使用される。）されてデシリアライズされた入力データを所定のクロックでＤラッチ（５２）に入力させる。これにより、クロックを持たない位相選択アルゴリズムが開始される。最良のサンプリング位相の判定は、ラッチされているビット数（本実施形態では１６個）に基づく。
【００３３】
最初のステップ（５３）で、一方の入力が反転された論理ＡＮＤゲートを用いて、連続したサンプル間の立ち上がりエッジ及び立ち下がりエッジの両方が検出される。図８の実施形態では、立ち上がりエッジ又は立ち下がりエッジが生じる可能性がある４×１５＝６０個の位置が存在する。次のステップで、アナログ電流加算器（５４）を用いて、各可能なサンプリング位相の間においてエッジが何回発生したかを決定する。エッジ検出器のディジタル出力は、電流スイッチ又は差動トランジスタペアによって電流に変換される。続いて、総和の電流は、抵抗器によって電圧に変換される。後段回路で、これらの電圧は、アナログ比較器（５５）によって互いに比較される。電圧比較器の代わりに電流比較器９も使用可能である。比較器の出力に基づいて、サンプル組み合わせ論理回路（５６）を用いて、立ち上がりエッジ又は立ち下がりエッジが最も多く発生した各位置を導出することができる。
【００３４】
いったんエッジの平均位置がわかると、位相選択アルゴリズムは、小規模な余分の組み合わせ論理回路のみを用いて、バーストの残りについて理想的なタップを選択する。図９に、この判定の基礎を示す。
【００３５】
４倍オーバーサンプリングを用いた実施形態では、アルゴリズムは、２５％のＤＣＤに対して確かに頑健である。エッジの位置についてのみ利用可能な情報が存在するので、５０％のＤＣＤでは曖昧さが存在する。負及び正のＤＣＤを区別することはできない。ほとんどの光ネットワークにおける雑音は信号に依存するので、「０」よりも「１」において雑音が多くなる。従って、ほとんどの場合における判定しきい値はアイパターン（eye diagram）の中央の下方に存在する。従って、正のＤＣＤが発生する可能性が最も高い。この曖昧さが生じたとき、負のＤＣＤの場合に対応するものではなく、正のＤＣＤであると想定され、この場合に対応する理想的な位相が選択される。
【００３６】
図５に示したアーキテクチャは、受信サンプルを位相選択器に供給する前に間引き処理を行うことにより、マルチレート動作を可能にすることができる。ビットレートを半分にした場合、２つのサンプリングＤＦＦのうちの１つからのサンプルのみを使用することになる。ビットレートが４で除算された場合、４つのサンプリングＤＦＦのうちの１つからのサンプルのみを使用することになり、以下、同様に続く。位相選択のために使用される必要があるビットの選択は、より遅い、多重分離後の速度で実行され、単一レート実装に対する重大な干渉とはならない。
【００３７】
本発明について、特定の実施形態を参照して説明したが、本発明が以上の例示的な実施形態の詳細事項に限定されず、本発明がその精神及び範囲から離れることなくさまざまな変更及び変形で実施してもよいということは、当業者には明らかであろう。従って、本発明の実施形態は、すべての点において例示的なものであって限定的なものではないとみなされるべきであり、本発明の範囲は、以上の説明ではなく添付の請求の範囲によって示されるものであり、従って、請求項に等価な意味及び範囲内におけるすべての変更もそこに包含されるべきであることを意図している。言い換えると、基本的な基礎原理の精神及び範囲内に含まれるすべての変更、変形又は等価物であって、本願の請求の範囲で特定された本質的属性を有するものを包含することを意図する。さらに、本願明細書の読者であれば、「含む」及び「備える」といった語句が他の構成要素及びステップを除外するものではなく、複数個であると言及していない語句が複数個の場合を除外するものではなく、コンピュータシステム、プロセッサ又は他の一体装置等の単一構成要素が請求の範囲で特定した複数の手段の機能を満たす可能性があるということを理解するであろう。請求の範囲における参照番号はいずれも、関連する各請求項を限定するものとして解釈されるべきではない。「第１」、「第２」、「第３」、「ａ」、「ｂ」、「ｃ」等の語句は、明細書又は請求の範囲で用いたとき、同様の構成要素又はステップを区別するために導入されたものであり、必ずしも逐次的又は時間的な順序を示すものではない。同様に、「上」、「下」、「上方」、「下方」等といった用語は、説明の目的で導入されたものであり、必ずしも相対的位置を示すものではない。このように使用された用語は、適当な状況下で相互に交換可能であり、本発明の実施形態は、他のシーケンスとして、又は説明又は図示したものとは異なる向きとして、本発明に従って動作可能である。
【特許請求の範囲】
【請求項１】
プリアンブルを含む入力信号（２）を受信するように構成されたバーストモード受信機における動作状態を検出する回路（１）であって、上記回路は、上記入力信号（２）における信号遷移を検出する微分器（１１）を備え、上記プリアンブルは上記微分器を動作させる情報を含む回路（１）。
【請求項２】
上記情報は時定数であることを特徴とする請求項１記載の回路（１）。
【請求項３】
上記微分器の出力（１３）が供給されるように構成された積分器（１２）をさらに備えた請求項１又は２記載の回路（１）。
【請求項４】
上記積分器の出力（１５）及び基準電圧（１６）が供給される比較器（１４）をさらに備えた請求項２記載の回路（１１）。
【請求項５】
上記基準電圧（１６）は、上記微分器（１１）及び上記積分器（１４）によって決定される請求項３記載の回路（１）。
【請求項６】
請求項１〜５のうちのいずれかに記載の動作状態を検出する回路（１）と、リセット回路（４）とを備えたフロントエンド回路（３）であって、上記リセット回路（４）は、上記入力信号（２）の供給を受けて、上記動作状態を検出する回路（１）にリセット信号（５）を出力するように構成されたフロントエンド回路（３）。
【請求項７】
上記リセット回路（４）は、２つのリセット信号間の期間を計時する第１のタイマ（２３）と、上記リセット信号（５）の長さを決定する第２のタイマ（２４）とを備えた請求項６記載のフロントエンド回路（３）。
【請求項８】
上記フロントエンド回路（３）は、上記入力信号（２）の位相を復元するクロック位相アラインメント回路（６）をさらに備え、上記クロック位相アラインメント回路（６）は、上記入力信号（２）及び上記リセット信号（５）の供給を受けて、上記入力信号（２）の複数の遅延バージョンを生成するように構成され、上記複数の遅延バージョンをバーストモード受信機のクロック信号と比較することにより上記位相は復元可能である請求項６又は７記載のフロントエンド回路（６）。
【請求項９】
請求項６〜８のうちのいずれかに記載のフロントエンド回路（３）によりプリアンブルを含む入力信号（２）を受信する方法であって、上記方法は、
上記入力信号（２）を受信するように構成されたバーストモード受信機における動作状態を、上記プリアンブルに含まれた情報に従って上記入力信号を微分することにより検出するステップと、
上記フロントエンド回路（３）をリセットするリセット信号（５）を生成するステップとを含む方法。
【請求項１】
プリアンブルを含む入力信号（２）を受信するように構成されたバーストモード受信機における動作状態を検出する回路（１）であって、上記回路は、上記入力信号（２）における信号遷移を検出する微分器（１１）を備え、上記プリアンブルは上記微分器を動作させる情報を含む回路（１）。
【請求項２】
上記情報は時定数であることを特徴とする請求項１記載の回路（１）。
【請求項３】
上記微分器の出力（１３）が供給されるように構成された積分器（１２）をさらに備えた請求項１又は２記載の回路（１）。
【請求項４】
上記積分器の出力（１５）及び基準電圧（１６）が供給される比較器（１４）をさらに備えた請求項２記載の回路（１１）。
【請求項５】
上記基準電圧（１６）は、上記微分器（１１）及び上記積分器（１４）によって決定される請求項３記載の回路（１）。
【請求項６】
請求項１〜５のうちのいずれかに記載の動作状態を検出する回路（１）と、リセット回路（４）とを備えたフロントエンド回路（３）であって、上記リセット回路（４）は、上記入力信号（２）の供給を受けて、上記動作状態を検出する回路（１）にリセット信号（５）を出力するように構成されたフロントエンド回路（３）。
【請求項７】
上記リセット回路（４）は、２つのリセット信号間の期間を計時する第１のタイマ（２３）と、上記リセット信号（５）の長さを決定する第２のタイマ（２４）とを備えた請求項６記載のフロントエンド回路（３）。
【請求項８】
上記フロントエンド回路（３）は、上記入力信号（２）の位相を復元するクロック位相アラインメント回路（６）をさらに備え、上記クロック位相アラインメント回路（６）は、上記入力信号（２）及び上記リセット信号（５）の供給を受けて、上記入力信号（２）の複数の遅延バージョンを生成するように構成され、上記複数の遅延バージョンをバーストモード受信機のクロック信号と比較することにより上記位相は復元可能である請求項６又は７記載のフロントエンド回路（６）。
【請求項９】
請求項６〜８のうちのいずれかに記載のフロントエンド回路（３）によりプリアンブルを含む入力信号（２）を受信する方法であって、上記方法は、
上記入力信号（２）を受信するように構成されたバーストモード受信機における動作状態を、上記プリアンブルに含まれた情報に従って上記入力信号を微分することにより検出するステップと、
上記フロントエンド回路（３）をリセットするリセット信号（５）を生成するステップとを含む方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公表番号】特表２０１１−５１７３７４（Ｐ２０１１−５１７３７４Ａ）
【公表日】平成２３年６月２日（２０１１．６．２）
【国際特許分類】
【出願番号】特願２０１０−５３３６１９（Ｐ２０１０−５３３６１９）
【出願日】平成２０年１１月１９日（２００８．１１．１９）
【国際出願番号】ＰＣＴ／ＥＰ２００８／０６５８４８
【国際公開番号】ＷＯ２００９／０６５８６１
【国際公開日】平成２１年５月２８日（２００９．５．２８）
【出願人】（５９１０６０８９８）アイメック (302)
【氏名又は名称原語表記】ＩＭＥＣ
【出願人】（５００４５４７６９）ウニフェルジテイト・ヘント (9)
【氏名又は名称原語表記】Ｕｎｉｖｅｒｓｉｔｅｉｔ Ｇｅｎｔ
【Ｆターム（参考）】
【公表日】平成２３年６月２日（２０１１．６．２）
【国際特許分類】
【出願日】平成２０年１１月１９日（２００８．１１．１９）
【国際出願番号】ＰＣＴ／ＥＰ２００８／０６５８４８
【国際公開番号】ＷＯ２００９／０６５８６１
【国際公開日】平成２１年５月２８日（２００９．５．２８）
【出願人】（５９１０６０８９８）アイメック (302)
【氏名又は名称原語表記】ＩＭＥＣ
【出願人】（５００４５４７６９）ウニフェルジテイト・ヘント (9)
【氏名又は名称原語表記】Ｕｎｉｖｅｒｓｉｔｅｉｔ Ｇｅｎｔ
【Ｆターム（参考）】
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