【課題】コンテンツ再生装置からコンテンツ出力装置にコンテンツデータを伝送するシステムにおいて、音質やビデオデータの画質を劣化させることを防止する。
【解決手段】コンテンツ出力装置から動作クロック伝送ケーブルを介して伝送されてきた動作クロック信号を受信し、当該動作クロック信号に基づいて動作し、再生部が再生したコンテンツデータをコンテンツ出力装置に送信するコンテンツ再生装置と、出力装置動作クロック信号に基づいてコンテンツ再生装置に送信する動作クロック信号を生成してコンテンツ再生装置に送信すると共に、コンテンツ再生装置から送信されてきたコンテンツデータを受信して信号処理を施し、外部装置に出力するコンテンツ出力装置とを備え、コンテンツ再生装置は、コンテンツ出力装置から伝送されてきた動作クロック信号を他の装置に出力する動作クロック出力部を更に備える。 （もっと読む）

【課題】コンテンツ再生装置から出力装置にコンテンツデータを伝送するシステムにおいて、コンテンツデータ及びクロック信号の伝送操作を簡略化し、コンテンツデータの音質や画質の劣化を防止する。
【解決手段】コンテンツデータ伝送システムにおいて、コンテンツ出力装置からデジタルオーディオ伝送ケーブルを介して伝送されたクロック信号を示す情報を識別してクロック信号を受信し、当該クロック信号に基づいてコンテンツデータの再生を行いマルチメディア伝送ケーブルを介してコンテンツ出力装置に送信するコンテンツ再生装置と、出力装置クロック信号に基づいてコンテンツ再生装置に送信するクロック信号を生成しデジタルオーディオ伝送ケーブルを介してコンテンツ再生装置に送信すると共に、コンテンツ再生装置からマルチメディア伝送ケーブルにより伝送されてきたコンテンツデータに信号処理を施し外部に出力するコンテンツ出力装置を備える。 （もっと読む）

【課題】調歩同期式のシリアル通信をバス通信路に適用した通信システムにおいて応答性のよい多重通信を実現する。
【解決手段】符号化復号化部２２において、符号化回路２７は、ＵＡＲＴから出力されるブロックデータからなるＮＲＺ符号の送信データＴＸＤを、伝送路符号（ＰＷＭ符号）に符号化し、復号化回路２８は、バス通信路から取り込んだ受信データＲＸをＮＲＺ符号に復号化する。ビット調停回路２９は、符号化前の送信データＴＸＤと復号化後の受信データＲＸＤをビット単位で比較し、信号レベルが不一致である（調停負けした）場合にハイレベルとなる衝突検出信号ＣＤを出力する。この衝突検出信号ＣＤの変化に従い、符号化回路２７は、ＵＡＲＴから出力中のブロックデータの送出が終了するまでの間、データバス通信路上へのデータの出力を中止する。 （もっと読む）

【課題】受信側の１ビット分のサンプリングクロックの周期に対して送信クロックの周期が変動すると受信エラーが発生する。
【解決手段】受信データ列の中で、サンプリングデータが反転する毎にサンプリングクロックを再同期をとる。更に、同じデータが所定数連続する場合は、反転するダミービットを挿入して再同期をとれるように構成する。 （もっと読む）

【課題】入出力信号の制御を分散して行なうことができる伝送システムを提供する。
【解決手段】機器ＩＯインタフェース２は、複数のモジュールＩＯインタフェース２＿１〜２＿４から送出された、拡散符号系列で符号化された拡散符号化信号を受けて、複数の拡散符号化信号を多重化した機器符号化信号を生成して、複数のモジュールＩＯインタフェース２＿１〜２＿４へ送信する。モジュールＩＯインタフェース２＿１〜２＿４は、原信号を宛先のモジュールＩＯインタフェースに対応した拡散符号系列で符号化した拡散符号化信号を生成し、機器ＩＯインタフェース２から送信された機器符号化信号から、所望のモジュールＩＯインタフェースからの信号に対応する逆拡散符号系列を用いて、所望のモジュールＩＯインタフェースからの原信号を再生信号として再生する。 （もっと読む）

【課題】併走クロックを使用する信号伝送において、併走クロックの周波数を落とすことなく、信号の長距離伝送を行うことを可能とする。
【解決手段】送信側の通信装置１と受信側の通信装置４との間で、クロック信号と併走してデータ信号の伝送を行う伝送装置である。送信側の通信装置１は、１クロック周期の中に複数ビットのデータを入れ込み、その際、前記複数ビットの内少なくとも連続する２ビットを同一データとして持つ複数のデータ群として前記受信側の通信装置４送信する。受信側の通信装置は、受信したデータの少なくとも連続する２ビットの同一データを持つデータ群の内、２ビット目以降の何れか１ビットのデータを有効なデータとして受信する。 （もっと読む）

【課題】常に信頼性の高いパラレルデータ出力制御が行えるをパラレルデータ出力制御回路を得る。
【解決手段】ＣＰＵ１２はバッファ１３からのリクエストＲＱに応答して内蔵ＲＡＭ１１よりデジタルデータをバッファ１３に出力する。バッファ１３は複数段構成のＦＩＦＯを有し、ＦＩＦＯの各段は１単位（１０ビット）のデジタルデータを格納可能であり、バッファ１３全体としてＦＩＦＯの構成段数単位分のデジタルデータを格納することができる。レジスタ１４は出力制御クロックＣＫ１５に同期して、バッファ１３内部に格納したデジタルデータを１単位ごとに取り込む。レジスタ１４に格納されたデジタルデータがＤ／Ａ変換用データＤａｔａとしてパラレルＤＡＣ２に出力される。ＷＲ信号出力タイマ１７は出力制御クロックＣＫ１５に同期して“Ｌ”の１ショットパルスを有する書き込み制御信号ＷＲを生成する。 （もっと読む）

【課題】マスターデバイスと複数のスレーブデバイスとがシリアルデータ通信を行う場合に、通信対象とするスレーブデバイスの指定時に生じる通信オーバーヘッドを削減すること。
【解決手段】クロック同期式シリアル通信装置は、クロック信号の周波数を調整するとともに、周波数が調整されたクロック信号およびデータ信号を出力するマスターデバイスと、前記マスターデバイスから出力されたクロック信号およびデータ信号を受信するとともに、受信したクロック信号の周波数を計測する複数のスレーブデバイスとを備え、
前記複数のスレーブデバイスは、それぞれ、識別用の周波数を保持し、計測した周波数と該識別用の周波数とが一致したか否かに応じて、前記マスターデバイスから出力されたデータ信号を保持または破棄する。 （もっと読む）