パラレルデータ出力制御回路及び半導体装置
【課題】常に信頼性の高いパラレルデータ出力制御が行えるをパラレルデータ出力制御回路を得る。
【解決手段】ＣＰＵ１２はバッファ１３からのリクエストＲＱに応答して内蔵ＲＡＭ１１よりデジタルデータをバッファ１３に出力する。バッファ１３は複数段構成のＦＩＦＯを有し、ＦＩＦＯの各段は１単位（１０ビット）のデジタルデータを格納可能であり、バッファ１３全体としてＦＩＦＯの構成段数単位分のデジタルデータを格納することができる。レジスタ１４は出力制御クロックＣＫ１５に同期して、バッファ１３内部に格納したデジタルデータを１単位ごとに取り込む。レジスタ１４に格納されたデジタルデータがＤ／Ａ変換用データＤａｔａとしてパラレルＤＡＣ２に出力される。ＷＲ信号出力タイマ１７は出力制御クロックＣＫ１５に同期して“Ｌ”の１ショットパルスを有する書き込み制御信号ＷＲを生成する。
【解決手段】ＣＰＵ１２はバッファ１３からのリクエストＲＱに応答して内蔵ＲＡＭ１１よりデジタルデータをバッファ１３に出力する。バッファ１３は複数段構成のＦＩＦＯを有し、ＦＩＦＯの各段は１単位（１０ビット）のデジタルデータを格納可能であり、バッファ１３全体としてＦＩＦＯの構成段数単位分のデジタルデータを格納することができる。レジスタ１４は出力制御クロックＣＫ１５に同期して、バッファ１３内部に格納したデジタルデータを１単位ごとに取り込む。レジスタ１４に格納されたデジタルデータがＤ／Ａ変換用データＤａｔａとしてパラレルＤＡＣ２に出力される。ＷＲ信号出力タイマ１７は出力制御クロックＣＫ１５に同期して“Ｌ”の１ショットパルスを有する書き込み制御信号ＷＲを生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、ＤＡＣ（Ｄ／Ａ変換器）に対し、Ｄ／Ａ変換用データを出力するとともにＤＡ出力周期を制御するパラレルデータ出力制御回路に関する。
【背景技術】
【０００２】
従来、ＤＡＣに対し、Ｄ／Ａ変換用データを出力するとともにＤＡ出力周期を制御するパラレルデータ出力制御は、マイコン等に内蔵された所定のＣＰＵ（ＭＣＵ）によって実行されるソフトウェア処理によるタイマの割り込み命令で行うのが一般的であった。上記ＤＡＣ等の処理対象を制御する際、マイコン（ＣＰＵ）によるデータ送信を行った技術として例えば特許文献１に開示されたシリアル伝送送受信回路がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−７７８００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このように、従来、パラレルデータ出力制御をソフトウェア処理による割り込み命令で実行するため、ＤＡＣ自体のＤ／Ａ変換用データの取り込みタイミングは、ソフトウェア処理を実行するＣＰＵの処理状況に大きく依存するという問題点があった。
【０００５】
図１１及び図１２は上記従来の問題点説明用の説明図である。図１１の(a) に示すように、ソフトウェア処理が滞りなく実行される正常時は変調期間ＴＭ１１〜ＴＭ１３が途切れることなく実行される。なお、変調期間とはＤＡ変換周期等の後述するＤＡＣ出力電圧波形を規定するパラレルデータ制御内容によって分類される期間を意味する。
【０００６】
一方、図１１の(b) に示すように、ＣＰＵへの割り込み命令が発生した場合等におけるバスの状態によって、変調期間ＴＭ１１，ＴＭ１２間及び変調期間ＴＭ１２，ＴＭ１３間にそれぞれ空白期間ＴＢ１及び空白期間ＴＢ２が発生する異常時は、全体としてＤＡＣに出力されるＤ／Ａ変換用データの更新周期がずれたデータ転送制御が行われることになる。
【０００７】
図１２は図１１の正常時及び異常時におけるＤＡＣの出力電圧波形を示す説明図である。同図の(a) に示すように、正常時は変調期間ＴＭ１１〜ＴＭ１３が連続して設定されるため、所望のＤＡＣ出力電圧波形を得ることができる。
【０００８】
一方、図１２の(b) に示すように、異常時は変調期間ＴＭ１１〜ＴＭ１３間に空白期間ＴＢ１及びＴＢ２が発生するため、同図に(a) と比較して空白期間ＴＢ１及びＴＢ２が生じる分、所望のＤＡＣ出力電圧波形が間延びして所望でない形状となってしまう。このように、異常時においては信頼性の高い通信の確立が困難であり、所望のＤＡＣ出力電圧波形を生成できないという問題点があった。
【０００９】
また、信頼性を確保するためには、他制御からの影響を受けないよう別ＣＰＵを搭載し目的の制御を行う必要から部品点数増加に伴うコスト増加の問題もあった。
【００１０】
この発明は上記問題点を解決するためになされたもので、常に信頼性の高いパラレルデータ出力制御が行えるをパラレルデータ出力制御回路を得ることを目的とする。
【００１１】
また、ＣＰＵ性能を低下させず、内部バスの状態に依存することなく信頼性の高いパラレルデータ出力制御が行える機能を内蔵することによって、従来別ＣＰＵで行っていた制御を統合しコスト低減を得ることも目的とする。
【課題を解決するための手段】
【００１２】
この発明の一実施の形態によれば、パラレルデータ出力制御回路は、Ｄ／Ａ変換用データを格納するレジスタの前段に、複数段構成のＦＩＦＯからなるバッファを設けている。バッファは、リクエストを出力して必要単位分のデジタルデータをＣＰＵから得ることができる。
【発明の効果】
【００１３】
この実施の形態によれば、デジタルデータの供給先であるＣＰＵとレジスタとの間にバッファを介在させる分、ＣＰＵからレジスタへのデジタルデータの転送に時間的余裕を持たせることができるため、この実施の形態のパラレルデータ出力制御回路はＤＡＣへのパラレルデータ出力制御（データ通信精度）を高精度に確立することができる効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】この発明の実施の形態１であるパラレルデータ出力制御回路である制御マイコンの構成を示すブロック図である。
【図２】実施の形態１の制御マイコンによるパラレルデータ出力制御内容を示すタイミング図である。
【図３】実施の形態１のパラレルデータ出力制御回路の効果を示すグラフである。
【図４】この発明の実施の形態２であるパラレルデータ出力制御回路の構成を示すブロック図である。
【図５】実施の形態２のパラレルデータ出力制御回路により出力制御されたＤＡＣによる出力波形を示すグラフである。
【図６】実施の形態２のパラレルデータ出力制御回路のパラレルデータ出力制御動作の処理手順を示すフローチャートである。
【図７】実施の形態２のパラレルデータ出力制御回路の制御によって実現される変調Ａにおけるパラレルデータ出力電圧波形を示す波形図である。
【図８】変調Ａのパラレルデータ出力電圧波形内の立ち上がり及び立ち下がり波形の具体例を示す波形図である。
【図９】実施の形態２のパラレルデータ出力制御回路の制御によって実現される変調Ｂにおけるパラレルデータ出力電圧波形を示す波形図である。
【図１０】実施の形態２のパラレルデータ出力制御回路の制御によって実現される変調Ｃにおけるパラレルデータ出力電圧波形を示す波形図である。
【図１１】従来の問題点説明用の説明図である。
【図１２】従来の問題点説明用の説明図である。
【発明を実施するための形態】
【００１５】
＜実施の形態１＞
（構成）
図１はこの発明の実施の形態１であるパラレルデータ出力制御回路である制御マイコンの構成を示すブロック図である。
【００１６】
同図に示すように、実施の形態１の制御マイコン１は、１０ビットのＤ／Ａ変換用データＤａｔａと１ビットの書き込み制御信号ＷＲを外部出力端子群１８（第１の外部出力端子群）及び外部出力端子部１９（第２の外部出力端子群）を介してパラレルＤＡＣ２に出力する。パラレルＤＡＣ２は書き込み制御信号ＷＲの指示する制御タイミングでＤ／Ａ変換用データＤａｔａをＤ／Ａ変換してその変換結果をＤＡＣ出力ＤＡ−ＯＵＴとして出力する。
【００１７】
制御マイコン１は、内蔵ＲＡＭ１１、ＣＰＵ１２、バッファ１３、レジスタ１４、出力周期制御タイマ１５、データ転送数制御カウンタ１６及びＷＲ信号出力タイマ１７から構成される。
【００１８】
内蔵ＲＡＭ１１はＤ／Ａ変換用データＤａｔａとなるデジタルデータを内部に格納し、ＣＰＵ１２はバッファ１３からの新たなデジタルデータの出力を指示するリクエスト（信号）ＲＱに応答して内蔵ＲＡＭ１１より上記デジタルデータをバッファ１３に出力する。このように、内蔵ＲＡＭ１１及びＣＰＵ１２はデジタルデータ生成部として機能する。
【００１９】
一時格納部であるバッファ１３は複数段構成のＦＩＦＯを有し、ＦＩＦＯの各段は１単位（１０ビット）のデジタルデータを格納可能であり、バッファ１３全体としてＦＩＦＯの構成段数単位分のデジタルデータを格納することができる。また、後に詳述するが、バッファ１３は複数段構成のＦＩＦＯの少なくとも一部においてデジタルデータの格納が不足している場合、リクエストＲＱをＣＰＵ１２に出力して新たなデジタルデータの出力を要求する。
【００２０】
レジスタ１４は出力制御クロックＣＫ１５に同期して、バッファ１３内部に格納したデジタルデータを１単位ごとに取り込む。レジスタ１４に格納されたデジタルデータがＤ／Ａ変換用データＤａｔａとしてパラレルＤＡＣ２に出力される。
【００２１】
出力周期制御タイマ１５はＣＰＵ１２による起動指示で起動し、起動時にクロック周期Ｔ１５を有する出力制御クロックＣＫ１５を出力する。データ転送数制御カウンタ１６は出力制御クロックＣＫ１５の出力回数（クロック数）をカウントし、当該回数が所定のデータ転送数に達したと判断すると出力周期制御タイマ１５の出力制御クロックＣＫ１５の出力を停止させる。
【００２２】
ＷＲ信号出力タイマ１７は出力制御クロックＣＫ１５に同期して“Ｌ”の１ショットパルスである書き込み制御信号ＷＲを生成する。書き込み制御信号ＷＲの１ショットパルスがパラレルＤＡＣ２によるＤ／Ａ変換用データＤａｔａの取り込みタイミングを指示する。
【００２３】
（動作）
図２は実施の形態１の制御マイコン１によるパラレルデータ出力制御内容を示すタイミング図である。なお、図２では、バッファ１３であるＦＩＦＯの構成段数が“４”の場合を示している。以下、図２を参照して、制御マイコン１のよるパラレルデータ出力制御動作を説明する。
【００２４】
(1)まず、バッファ１３内の４段構成のＦＩＦＯ内に４単位のデジタルデータを格納しておく。図２の例では４単位のデジタルデータがバッファ１３内に格納されている。
【００２５】
(2)ＣＰＵ１２によるソフトウェア処理により出力周期制御タイマ１５に起動指示を与え、出力周期制御タイマ１５を起動させる。すると、出力周期制御タイマ１５は、クロック周期Ｔ１５毎にリロード設定値に設定され、クロック周期Ｔ１５中は立ち下がる出力制御クロックＣＫ１５を生成する。
【００２６】
(3-1)出力制御クロックＣＫ１５のアンダフローの時刻ｔ１１に同期して、レジスタ１４はバッファ１３から１単位のデジタルデータをＤ／Ａ変換用データＤａｔａとして格納する。
【００２７】
(3-2)レジスタ１４へのデジタルデータの転送後、バッファ１３内にデジタルデータがｋ単位（ｋ＝１〜４のいずれか）以上無くなると、バッファ１３内に空きが生じたと判断し、バッファ１３はＣＰＵ１２に不足単位分のデジタルデータの転送を指示するＤＭＡ転送要求（割り込み要求）であるリクエストＲＱをＣＰＵ１２に発生する。すると、ＣＰＵ１２は、次の出力制御クロックＣＫ１５の立ち上がる時刻ｔ１２までに、内蔵ＲＡＭ１１から不足単位分のデジタルデータをバッファ１３内にセットする。
【００２８】
なお、図２においては、ｋ＝１の場合を示し、時刻ｔ１１〜ｔ１７それぞれにバッファ１３はリクエストＲＱを出力している。
【００２９】
(3-3)一方、ＷＲ信号出力タイマ１７は、出力制御クロックＣＫ１５のアンダフロー時刻ｔ１１〜ｔ１７をトリガとして、オフセット期間のΔＴｗ経過後に“Ｌ”の１ショットパルスを書き込み制御信号ＷＲとして生成する。パラレルＤＡＣ２は書き込み制御信号ＷＲの立ち下がりに同期してレジスタ１４よりＤ／Ａ変換用データＤａｔａを取り込み、Ｄ／Ａ変換処理を行い書き込み制御信号ＷＲの立ち上がりに同期してＤＡＣ出力ＤＡ−ＯＵＴを生成する。このように、“Ｌ”の１ショットパルスはパラレルＤＡＣ２によるＤ／Ａ変換用データＤａｔａの取り込みタイミングを指示する。
【００３０】
(4)以降、出力制御クロックＣＫ１５に同期して上記（3-1)〜（3-3)の処理を繰り返す。
【００３１】
(5)そして、データ転送数制御カウンタ１６が、設定されたレジスタ１４へのデジタルデータ転送回数分の出力制御クロックＣＫ１５をカウントすると、出力周期制御タイマ１５の動作を停止させることにより、パラレルデータ出力制御動作は終了する。
【００３２】
なお、パラレルＤＡＣ２の性能によっては、１２ビット、１６ビット等のＤ／Ａ変換用データＤａｔａを必要とする場合がある。そうしたユーザ側の要求に応える場合を想定し、例えば、（データ）バッファ１３とレジスタ１４とを１６ビット幅で構成しておくことを提案する。パラレルＤＡＣ２が１０ビット精度であれば、レジスタ１４のうち下位１０ビットをパラレルＤＡＣに出力させる。パラレルＤＡＣ２が１２ビット精度であれば、レジスタ１４のうち下位１２ビットをパラレルＤＡＣに出力させる。パラレルＤＡＣ２が１６ビット精度であれば、レジスタ１４の１６ビット幅を全て使ってパラレルＤＡＣ２に出力させる。出力の切り替えは、例えば、レジスタ１４についてのマイコン１の外部出力端子群１８のうち１０ビットをＤＡＣ２と電気的に接続することで、切り替えることができ、マイコン１の汎用利用性がさらに高まり、パラレルＤＡＣの制御用半導体装置としてはさらに好適な半導体装置となる。１６個の外部端子を有する外部接続端子群１８のうち未使用の外部接続端子については、電位を基準電位または電源電位に固定するか、高インピーダンス状態に電位固定しても良い。また、１７ビットのパラレルＤＡＣの場合は、パラレルＤＡＣの上位１６ビットに外部出力端子群からのＤ／Ａ変換用データＤａｔａを与え、パラレルＤＡＣの最下位１ビットについては固定信号を与えるようにする。
【００３３】
（効果）
ＣＰＵ１２からパラレルＤＡＣ２へのデータ更新周期等のパラレルデータ出力制御を専用ハードウエア（バッファ１３、レジスタ１４、出力周期制御タイマ１５、データ転送数制御カウンタ１６、及びＷＲ信号出力タイマ１７）を用いて実現している。
【００３４】
すなわち、実施の形態１の制御マイコン１は、Ｄ／Ａ変換用データＤａｔａを格納するレジスタ１４の前段に、複数段（４段）構成のＦＩＦＯからなるバッファ１３を設けている。バッファ１３は、リクエストＲＱを出力して必要単位分のデジタルデータをＣＰＵ１２から得ることができる。通常、ＣＰＵ１２からのデジタルデータは出力制御クロックＣＫ１５のクロック周期Ｔ１５中に取得することができる。
【００３５】
したがって、ＣＰＵ１２とレジスタ１４との間にバッファ１３を介在させる分、ＣＰＵ１２からレジスタ１４へのデジタルデータの転送に時間的余裕を持たせることができるため、制御マイコン１はパラレルＤＡＣ２へのパラレルデータ出力制御（データ通信精度）を高精度に確立することができる効果を奏する。
【００３６】
さらに、バッファ１３はｋ単位（図２の例ではｋ＝１）の空きが生じる毎にＣＰＵ１２にリクエストＲＱを出力するため、ｋ＝３以下に設定しておくことにより、ＣＰＵ１２に要求される内蔵ＲＡＭ１１からバッファ１３へのデータ転送期間として出力制御クロックＣＫ１５の（４−ｋ）クロック分の予備期間を少なくとも確保することができる。
【００３７】
このため、制御マイコン１は、ＣＰＵ１２内のバスの状態の影響を受け、仮にリクエストＲＱ発生からクロック周期Ｔ１５期間中にバッファ１３にデジタルデータを転送できない場合でも、上記予備期間内に転送できれば、レジスタ１４から出力されるＤ／Ａ変換用データＤａｔａに影響が生じることはない。したがって、ＣＰＵ１２の処理状況の影響を受けることなく、ＣＰＵ１２からバッファ１３を介したレジスタ１４へのＤ／Ａ変換用データＤａｔａ（デジタルデータ）のデータ転送を滞りなく行うことが可能となる。その結果、制御マイコン１はパラレルＤＡＣ２へのパラレルデータ出力制御をより高精度に確立することができる効果を奏する。
【００３８】
また、制御マイコン１は出力制御クロックＣＫ１５に同期してＷＲ信号出力タイマ１７より書き込み制御信号ＷＲを出力することにより、出力制御クロックＣＫ１５のクロック周期Ｔ１５毎にパラレルＤＡＣ２に対するＤ／Ａ変換用データＤａｔａの取り込みタイミングを指示することができる。
【００３９】
図３は実施の形態１のパラレルデータ出力制御回路の効果を示すグラフである。同図の(a) に示すように、制御マイコン１によって出力制御されるパラレルＤＡＣ２のＤ／Ａ変換結果の時系列変化であるＤＡＣ出力電圧波形ＷＦ１は常に変調期間ＴＭ１〜ＴＭ３が連続的に設定されるため、所望のＤＡＣ出力電圧波形を得ることができる。すなわち、ＣＰＵ１２に割り込み処理等が生じても、同図の(b) に示すように、変調期間ＴＭ１〜ＴＭ３間に空白期間ＴＢ１，ＴＢ２が生じてＤＡＣ出力電圧波形ＷＦ２のような波形に歪むことはない。
【００４０】
また、レジスタ１４の出力タイミングと書き込み信号ＷＲの出力タイミングを異なるようにしたので、Ｄ／Ａ変換用データＤａｔａをノイズ等の影響を受けずに確実に転送できると共に、半導体装置におけるＣＰＵからレジスタまでのデータ転送を滑らかに行うことができる効果がある。
【００４１】
＜実施の形態２＞
（構成）
図４はこの発明の実施の形態２であるパラレルデータ出力制御回路３を含む半導体装置の構成を示すブロック図である。同図に示すように、パラレルデータ出力制御回路３及びパラレルＤＡＣ２によって半導体装置を構成している。
【００４２】
パラレルデータ出力制御回路３は所定の制御周期内で複数の変調内容のパラレルデータ出力電圧波形を得ることが可能なパラレルデータ出力制御を行うことができる。
【００４３】
実施の形態２のパラレルデータ出力制御回路３は、図示しないＣＰＵ等の外部から得られるタイマイベントＴＭＥにより起動し、制御周期ＴＣにおいてパラレルデータ出力電圧波形を生成させるべく、時系列となるＤ／Ａ変換用データＤａｔａと書き込み制御信号ＷＲとを出力する。
【００４４】
パラレルデータ出力制御回路３の主要部は変調設定用レジスタ群３１、時間管理用レジスタ部３２、ステートマシン３３、波形出力時間管理カウンタ３４及び波形生成論理部３５及びレジスタ３８から構成される。波形生成論理部３５は出力回数カウンタ３６及びRise/Fall管理部３７から構成される。
【００４５】
変調設定用レジスタ群３１は部分レジスタ群３１ａ〜３１ｃから構成され、部分レジスタ群３１ａ〜３１ｃは互いに独立して変調内容を規定する種々の変調（内容）設定用パラメータを格納することができる。以下では説明の都合上、部分レジスタ群３１ａ，３１ｂ及び３１ｃは変調Ａ，変調Ｂ及び変調Ｃ用のパラメータを格納しているとする。
【００４６】
時間管理用レジスタ部３２は部分レジスタ群３２ａ〜３２ｃから構成される。部分レジスタ群３２ａ〜３２ｃは部分レジスタ群３１ａ〜３１ｃに対応しており、変調Ａ，変調Ｂ及び変調Ｃの時間管理内容を規定する時間管理用パラメータを格納している。
【００４７】
このように、変調設定用レジスタ群３１及び時間管理用レジスタ部３２はパラレルデータ出力電圧波形を規定する波形設定用のパラメータ（変調設定用パラメータ，時間管理用パラメータ）を格納するパラメータ格納部として機能する。
【００４８】
ステートマシン３３は部分レジスタ群３１ａ〜３１ｃ及び部分レジスタ群３２ａ〜３２ｃで設定された変調の実行順序を指示する。例えば、変調Ａ（部分レジスタ群３１ａ，３２ａ），変調Ｂ（部分レジスタ群３１ｂ，３２ｂ），変調Ｃ（部分レジスタ群３１ｃ，３２ｃ）の順で実行する指示を波形生成論理部３５に与える。
【００４９】
波形出力時間管理カウンタ３４は外部より得られる周辺クロックＰΦをカウントし、そのカウント結果に基づき波形生成論理部３５の動作用の基準となる基準クロックＣＴ３４を波形生成論理部３５に出力する。
【００５０】
波形生成論理部３５は基準クロックＣＴ３４に同期して変調設定用レジスタ群３１及び時間管理用レジスタ部３２内に格納された種々の波形設定用のパラメータに基づきＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲを生成する。すなわち、波形生成論理部３５はＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲの出力機能を備えている。レジスタ３８はＤ／Ａ変換用データＤａｔａを格納し、外部のパラレルＤＡＣ２に出力する。
【００５１】
パラレルＤＡＣ２は波形生成論理部３５より書き込み制御信号ＷＲを受け、レジスタ３８を介してＤ／Ａ変換用データＤａｔａを受ける。
【００５２】
なお、波形生成論理部３５は主要構成部として出力回数カウンタ３６及びRise/Fall管理部３７を有する。Rise/Fall管理部３７は波形の立ち上がり（Rise）及び立ち下がり（Fall）波形用のＤ／Ａ変換用データＤａｔａの出力制御を行う。出力回数カウンタ３６は変調Ａ〜変調Ｃそれぞれにおいて、上記立ち上がり及び立ち下がり波形の繰り返し回数をカウントする。
【００５３】
（動作）
図５は実施の形態２のパラレルデータ出力制御回路３により出力制御されたパラレルＤＡＣ２による出力波形を示すグラフである。同図に示すように、制御周期ＴＣ中に、変調Ａ，変調Ｂ及び変調Ｃにおいてそれぞれ変調内容が異なるパラレルデータ出力電圧波形が得られる。
【００５４】
すなわち、Ｄ／Ａ変換開始から変調Ａ開始待機時間ｔ１経過後、立ち下がり及び立ち上がりが急峻なのパラレルデータ出力電圧波形ＷＦａの変調Ａ出力サイクルｔ２がｌ回繰り返される。そして、変調Ｂ開始待機時間ｔ３経過後、立ち上がり及び立ち下がりが平均レベルパラレルデータ出力電圧波形ＷＦｂの変調Ｂ出力サイクルｔ４がｍ回繰り返される。その後、変調Ｃ開始待機時間ｔ５経過後、立ち下がり及び立ち上がりが緩やかなパラレルデータ出力電圧波形ＷＦｃの変調Ｃ出力サイクルｔ６がｎ回繰り返される。なお、パラレルデータ出力電圧波形ＷＦａ及びＷＦｃは極性が負（極値が極小値）であり、パラレルデータ出力電圧波形ＷＦｂは極性が正（極値が極大値）の場合を示している。
【００５５】
このように、パラレルデータ出力制御回路３のパラレルデータ出力制御により、パラレルＤＡＣ２によるＡ／Ｄ変換結果の時系列変化として、変調Ａ出力サイクルｔ２，変調Ｂ出力サイクルｔ４，及び変調Ｃ出力サイクルｔ６において、極性を含めそれぞれ異なるパラレルデータ出力電圧波形ＷＦａ，ＷＦｂ及びＷＦｃが得られる。
【００５６】
（変調Ａ）
図６はパラレルデータ出力制御回路３のパラレルデータ出力制御動作の処理手順を示すフローチャートである。図６に示すように、パラレルデータ出力制御回路３はステートマシン３３の指示に従い、ステップＳＴ１〜ＳＴ３の順で変調Ａ，変調Ｂ及び変調Ｃの順で波形処理を実行する。
【００５７】
図７はパラレルデータ出力制御回路３の制御によって実現される変調Ａにおけるパラレルデータ出力電圧波形ＷＦａを示す波形図である。なお、以降、図５とは異なるが、説明の都合上、パラレルデータ出力電圧波形ＷＦａ，ＷＦｃも極性が正の場合を例に説明する。
【００５８】
図８はパラレルデータ出力電圧波形ＷＦａ内の立ち上がり及び立ち下がり波形の具体例を示す波形図である。以下、図６〜図８を参照してパラレルデータ出力制御回路３の変調Ａのパラレルデータ出力電圧波形ＷＦａを得るための制御動作を説明する。
【００５９】
まず、ステップＳＴ１において、波形生成論理部３５は変調設定用レジスタ群３１の部分レジスタ群３１ａから変調Ａの波形に関するパラメータを取得し、変調Ａの波形に関する種々のデータ設定を行う。具体的には、パラメータＰＤＩ＿ＲＳＡを取得し立ち上がり時の分解能である立ち上がり時刻み回数ＡＲＮを設定し、パラメータＰＤＩ＿ＦＳＡを取得し立ち下がり時の分解能である立ち下がり時刻み回数ＡＦＮを設定する。パラメータＰＤＩ＿ＲＩＡを取得して変調Ａ立ち上がり初期値ＶＲＡ０を設定し、パラメータＰＤＩ＿ＦＩＡを取得して変調Ａ立ち下がり初期値ＶＦＡ０を設定する。
【００６０】
そして、パラメータＰＤＩ＿ＲＤＡを取得して変調Ａ刻み立ち上がり量ＶＲＡΔ（Δ値）を設定し、パラメータＰＤＩ＿ＦＤＡを取得して変調Ａ刻み立ち下がり量ＶＦＡΔを設定する。また、パラメータＰＤＩ＿ＷＴ０Ａを取得して変調Ａ開始待機時間ｔ１を設定し、パラメータＰＤＩ＿ＷＴ１Ａを取得して変調Ａ立ち上がり後待ち期間ｔ２ｒｗを設定し、パラメータＰＤＩ＿ＷＴ２Ａを取得して変調Ａ立ち下がり後待ち期間ｔ２ｆｗを設定する。そして、パラメータＰＤＩ＿ＲＥＰＡを取得して変調Ａ出力サイクル繰り返し回数ｌを設定する。
【００６１】
さらに、波形生成論理部３５は時間管理用レジスタ部３２の部分レジスタ群３２ａから、変調Ａ刻み立ち上がり量ＶＲＡΔ及び変調Ａ刻み立ち下がり量ＶＦＡΔに関する時間管理用パラメータを取得する。具体的には、パラメータＰＤＩ＿ＲＴＡ１〜ｐを取得して立ち上がり時刻み時間幅ΔｔＲ１〜ΔｔＲｐを設定し、パラメータＰＤＩ＿ＦＴＡ１〜ｑを取得して立ち下がり時刻み時間幅ΔｔＦ１〜ΔｔＦｑを設定する。この際、ｐ≧ＡＲＮ，ｑ≧ＡＦＮを満足する。
【００６２】
なお、図８のパラレルデータ出力電圧波形ＷＦａの設定内容は以下の通りである。変調Ａ開始待機時間ｔ１（ＰＤＩ＿ＷＴ０Ａ）は“３Ａ”（基準クロックＣＴ３４のカウント数（16進数）、以下同様）に、変調Ａ立ち上がり後待ち期間ｔ２ｒｗ（ＰＤＩ＿ＷＴ１Ａ）は“０４”に、変調Ａ立ち下がり後待ち期間ｔ２ｆｗ（ＰＤＩ＿ＷＴ２Ａ）は“０３”に設定されている。
【００６３】
そして、立ち上がり時刻み回数ＡＲＮ（ＰＤＩ＿ＲＳＡ）は“０３”に設定され、立ち下がり時刻み回数ＡＦＮ（ＰＤＩ＿ＲＳＡ）は“０４”に設定される。立ち上がり時刻み時間幅ΔｔＲ１，ΔｔＲ２及びΔｔＲ３（ＰＤＩ＿ＲＴＡ１〜３）は“０５”“０４”及び“０２”に設定され、立ち下がり時刻み時間幅ΔｔＦ１，ΔｔＦ２，ΔｔＦ３及びΔｔＦ４（ＰＤＩ＿ＦＴＡ１〜４）は“０２”“０１”,“０３”及び“０５”に設定される。
【００６４】
波形生成論理部３５は変調設定用レジスタ群３１の部分レジスタ群３１ａ及び時間管理用レジスタ部３２の部分レジスタ群３２ａより得た波形設定用パラメータに基づき、基準クロックＣＴ３４に同期して図７で示すパラレルデータ出力電圧波形ＷＦａが得られるようにＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲを出力する。
【００６５】
まず、図７に示すように、パラレルデータ出力制御動作開始後、変調Ａ立ち上がり初期値ＶＲＡ０を変調Ａ開始待機時間ｔ１において維持する。図８の具体例の場合、基準クロックＣＴ３４のクロック数“３Ａ”分の変調Ａ開始待機時間ｔ１が設定される。
【００６６】
変調Ａ開始待機時間ｔ１におけるＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲの出力は例えば以下のように行われる。変調Ａ開始待機時間ｔ１の開始時に変調Ａ立ち上がり初期値ＶＲＡ０をＤ／Ａ変換用データＤａｔａとして出力する。一方、変調Ａ開始待機時間ｔ１の開始時“Ｌ”レベルの１ショットパルスを書き込み制御信号ＷＲとして１度発生する。
【００６７】
そして、変調Ａ立ち上がり期間ｔ２ｒにおいて、変調Ａ立ち上がり初期値ＶＲＡ０から、立ち上がり時刻み回数ＡＲＮかけて変調Ａ刻み立ち上がり量ＶＲＡΔ分、出力値を順次上昇させる制御を行う。
【００６８】
図８の具体例の場合、変調Ａ立ち上がり期間ｔ２ｒの開始時刻ｔｐ１から、基準クロックＣＴ３４の“５”クロック分である立ち上がり時刻み時間幅ΔｔＲ１経過後の時刻ｔｐ２にかけて、変調Ａ刻み立ち上がり量ＶＲＡΔ上昇する。
【００６９】
続いて、時刻ｔｐ２から、基準クロックＣＴ３４の“４”クロック分である立ち上がり時刻み時間幅ΔｔＲ２経過後の時刻ｔｐ３にかけて、変調Ａ刻み立ち上がり量ＶＲＡΔ上昇する。
【００７０】
最後に、時刻ｔｐ３から、基準クロックＣＴ３４の“２”クロック分である立ち上がり時刻み時間幅ΔｔＲ３経過後の時刻ｔｐ４にかけて、変調Ａ刻み立ち上がり量ＶＲＡΔ上昇し、変調Ａ立ち下がり初期値ＶＦＡ０に達する。したがって、変調Ａ立ち上がり期間ｔ２ｒは、｛ΔｔＲ１＋ΔｔＲ２＋ΔｔＲ３｝となる。
【００７１】
変調Ａ立ち上がり期間ｔ２ｒにおけるＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲの出力は例えば以下のように行われる。変調Ａ立ち上がり期間ｔ２ｒの開始から、立ち上がり時刻み時間幅ΔｔＲｉ（ｉ＝１〜ｐ（３））毎に変調Ａ立ち上がり初期値ＶＲＡ０から変調Ａ刻み立ち上がり量ＶＲＡΔを増加させながら、最終的に変調Ａ立ち下がり初期値ＶＦＡ０となるＤ／Ａ変換用データＤａｔａを出力する。一方、変調Ａ立ち上がり期間ｔ２ｒ期間中において、時刻み時間幅ΔｔＲｉ毎に“Ｌ”レベルの１ショットパルスが生じる書き込み制御信号ＷＲを出力する。
【００７２】
その後、変調Ａ立ち上がり後待ち期間ｔ２ｒｗにおいて、パラレルデータ出力電圧波形ＷＦａが変調Ａ立ち下がり初期値ＶＦＡ０を維持する。図８の具体例の場合、基準クロックＣＴ３４のクロック数“０４”分の変調Ａ立ち上がり後待ち期間ｔ２ｒｗ（時刻ｔｐ４〜ｔｐ５）が設定される。
【００７３】
変調Ａ立ち上がり後待ち期間ｔ２ｒｗにおけるＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲの出力は例えば以下のように行われる。すでに、変調Ａ立ち下がり初期値ＶＦＡ０に達しているため、Ｄ／Ａ変換用データＤａｔａは変調Ａ立ち下がり初期値ＶＦＡ０のまま維持させておく。一方、変調Ａ立ち上がり後待ち期間ｔ２ｒｗにおいて、書き込み制御信号ＷＲを“Ｈ”に固定しておく。
【００７４】
次に、変調Ａ立ち下がり期間ｔ２ｆにおいて、変調Ａ立ち下がり初期値ＶＦＡ０から、立ち下がり時刻み回数ＡＦＮかけて、変調Ａ刻み立ち下がり量ＶＦＡΔ分、出力値を順次下降させる制御を行う。
【００７５】
図８の具体例の場合、変調Ａ立ち下がり期間ｔ２ｆの開始時刻ｔｐ５から、基準クロックＣＴ３４の“２”クロック分である立ち下がり時刻み時間幅ΔｔＦ１経過後の時刻ｔｐ６にかけて、変調Ａ刻み立ち下がり量ＶＦＡΔ下降する。
【００７６】
続いて、時刻ｔｐ６から、基準クロックＣＴ３４の“１”クロック分である立ち下がり時刻み時間幅ΔｔＦ２経過後の時刻ｔｐ７にかけて、変調Ａ刻み立ち下がり量ＶＦＡΔ下降する。
【００７７】
さらに、時刻ｔｐ７から、基準クロックＣＴ３４の“３”クロック分である立ち下がり時刻み時間幅ΔｔＦ３経過後の時刻ｔｐ８にかけて、変調Ａ刻み立ち下がり量ＶＦＡΔ下降する。
【００７８】
最後に、時刻ｔｐ８から、基準クロックＣＴ３４の“５”クロック分である立ち下がり時刻み時間幅ΔｔＦ４経過後の時刻ｔｐ９にかけて、変調Ａ刻み立ち下がり量ＶＦＡΔ下降し、変調Ａ立ち上がり初期値ＶＲＡ０に達する。したがって、変調Ａ立ち下がり期間ｔ２ｆは、｛ΔｔＦ１＋ΔｔＦ２＋ΔｔＦ３＋ΔｔＦ４｝となる。
【００７９】
変調Ａ立ち下がり期間ｔ２ｆにおけるＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲの出力は例えば以下のように行われる。変調Ａ立ち下がり期間ｔ２ｆの開始から、立ち下がり時刻み時間幅ΔｔＦｊ（ｊ＝１〜ｑ（４））毎に変調Ａ立ち下がり初期値ＶＦＡ０から変調Ａ刻み立ち下がり量ＶＦＡΔを減少させ、最終的に変調Ａ立ち上がり初期値ＶＲＡ０となるＤ／Ａ変換用データＤａｔａを出力する。一方、変調Ａ立ち下がり期間ｔ２ｆ中において、立ち下がり時刻み時間幅ΔｔＦｊ毎に“Ｌ”レベルの１ショットパルスが生じる書き込み制御信号ＷＲを出力する。
【００８０】
その後、変調Ａ立ち下がり後待ち期間ｔ２ｆｗにおいて、変調Ａ立ち上がり初期値ＶＲＡ０を維持する。図８の具体例の場合、基準クロックＣＴ３４のクロック数“０３”分の変調Ａ立ち下がり後待ち期間ｔ２ｆｗ（時刻ｔｐ９〜ｔｐ１０）が設定される。
【００８１】
変調Ａ立ち下がり後待ち期間ｔ２ｆｗにおけるＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲの出力は例えば以下のように行われる。すでに、変調Ａ立ち上がり初期値ＶＲＡ０に達しているため、Ｄ／Ａ変換用データＤａｔａは変調Ａ立ち上がり初期値ＶＲＡ０のまま維持させておく。一方、変調Ａ立ち下がり後待ち期間ｔ２ｆｗにおいて、書き込み制御信号ＷＲを“Ｈ”に固定しておく。
【００８２】
このように、波形生成論理部３５内のRise/Fall管理部３７によって変調Ａ出力サイクルｔ２毎にパラレルデータ出力電圧波形ＷＦａを得るためのＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲが出力される。以降、出力回数カウンタ３６の管理の下、パラレルデータ出力電圧波形ＷＦａが変調Ａ出力サイクル繰り返し回数ｌ分繰り返され、変調Ａの出力制御は終了する。
【００８３】
（変調Ｂ）
図９はパラレルデータ出力制御回路３の制御によって実現される変調Ｂによるパラレルデータ出力電圧波形ＷＦｂを示す波形図である。以下、図６及び図９を参照してパラレルデータ出力制御回路３の変調Ｂのパラレルデータ出力電圧波形ＷＦｂを得るための制御動作を説明する。
【００８４】
図６のステップＳＴ２において、波形生成論理部３５は変調設定用レジスタ群３１の部分レジスタ群３１ｂから変調Ｂの波形に関するパラメータを取得して、変調Ａの波形に関する種々のデータ設定を行う。具体的には、パラメータＰＤＩ＿ＲＳＢを取得して立ち上がり時の分解能である立ち上がり時刻み回数ＢＲＮを設定し、パラメータＰＤＩ＿ＦＳＢを取得して立ち下がり時の分解能である立ち下がり時刻み回数ＢＦＮを設定する。パラメータＰＤＩ＿ＲＩＢを取得して変調Ｂ立ち上がり初期値ＶＲＢ０を設定し、パラメータＰＤＩ＿ＦＩＢを取得して変調Ｂ立ち下がり初期値ＶＦＢ０を取得する。
【００８５】
そして、パラメータＰＤＩ＿ＲＤＢを取得して変調Ｂ刻み立ち上がり量ＶＲＢΔを設定し、パラメータＰＤＩ＿ＦＤＢを取得して変調Ｂ刻み立ち下がり量ＶＦＢΔを設定する。また、パラメータＰＤＩ＿ＷＴ０Ｂを取得して変調Ｂ開始待機時間ｔ３を設定し、パラメータＰＤＩ＿ＷＴ１Ｂを取得して変調Ｂ立ち上がり後待ち期間ｔ４ｒｗを設定し、パラメータＰＤＩ＿ＷＴ２Ｂを取得して変調Ｂ立ち下がり後待ち期間ｔ４ｆｗを設定する。さらに、パラメータＰＤＩ＿ＲＥＰＢを取得して変調Ｂ出力サイクル繰り返し回数ｍを設定する。
【００８６】
さらに、波形生成論理部３５は時間管理用レジスタ部３２の部分レジスタ群３２ｂから、変調Ｂ刻み立ち上がり量ＶＲＢΔ及び変調Ｂ刻み立ち下がり量ＶＦＢΔに関する時間管理用パラメータを取得する。具体的には、パラメータＰＤＩ＿ＲＴＢ１〜ｒを取得して立ち上がり時刻み時間幅ΔｔＲ１〜ΔｔＲｒを設定し、パラメータＰＤＩ＿ＦＴＢ１〜ｓを取得して立ち下がり時刻み時間幅ΔｔＦ１〜ΔｔＦｓを設定する。この際、ｒ≧ＢＲＮ，ｓ≧ＢＦＮを満足する。
【００８７】
波形生成論理部３５は変調設定用レジスタ群３１の部分レジスタ群３１ｂ及び時間管理用レジスタ部３２の部分レジスタ群３２ｂより得た波形設定用パラメータに基づき、基準クロックＣＴ３４に同期して図９で示すパラレルデータ出力電圧波形ＷＦｂが得られるようにＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲを出力する。
【００８８】
まず、図９に示すように、変調Ａのパラレルデータ出力電圧波形ＷＦａの波形出力後、変調Ｂ立ち上がり初期値ＶＲＢ０を変調Ｂ開始待機時間ｔ３において維持する。
【００８９】
そして、変調Ｂ立ち上がり期間ｔ４ｒにおいて、変調Ｂ立ち上がり初期値ＶＲＢ０から、立ち上がり時刻み回数ＢＲＮかけて、立ち上がり時刻み時間幅ΔｔＲｉ（ｉ＝１〜ＢＲＮ）毎に変調Ｂ刻み立ち上がり量ＶＲＢΔ分、出力値を順次上昇させる制御を行う。その結果、変調Ｂ立ち上がり期間ｔ４ｒの終了時には変調Ｂ立ち下がり初期値ＶＦＢ０に達する。
【００９０】
その後、変調Ｂ立ち上がり後待ち期間ｔ４ｒｗにおいて、パラレルデータ出力電圧波形ＷＦｂは変調Ｂ立ち下がり初期値ＶＦＢ０を維持する。
【００９１】
次に、変調Ｂ立ち下がり期間ｔ４ｆにおいて、変調Ｂ立ち下がり初期値ＶＦＢ０から、立ち下がり時刻み回数ＢＦＮかけて、立ち下がり時刻み時間幅ΔｔＦｊ（ｊ＝１〜ＢＦＮ）毎に変調Ｂ刻み立ち下がり量ＶＦＢΔ分出力値を順次下降させる制御を行う。その結果、変調Ｂ立ち下がり期間ｔ４ｆの終了時には変調Ｂ立ち上がり初期値ＶＲＢ０に達する。
【００９２】
その後、変調Ｂ立ち下がり後待ち期間ｔ４ｆｗにおいて、パラレルデータ出力電圧波形ＷＦｂは変調Ｂ立ち上がり初期値ＶＲＢ０を維持する。
【００９３】
このように、波形生成論理部３５内のRise/Fall管理部３７によって変調Ｂ出力サイクルｔ４毎にパラレルデータ出力電圧波形ＷＦｂを得るためのＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲが出力される。以降、出力回数カウンタ３６の管理の下、パラレルデータ出力電圧波形ＷＦｂが変調Ｂ出力サイクル繰り返し回数ｍ分繰り返され、変調Ｂの出力制御は終了する。
【００９４】
なお、変調Ｂ開始待機時間ｔ３、変調Ｂ立ち上がり期間ｔ４ｒ、変調Ｂ立ち上がり後待ち期間ｔ４ｒｗ、変調Ｂ立ち下がり期間ｔ４ｆ、変調Ｂ立ち下がり後待ち期間ｔ４ｆｗそれぞれにおけるＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲの出力は、変調Ａの時と同様に行われる。
【００９５】
（変調Ｃ）
図１０はパラレルデータ出力制御回路３の制御によって実現される変調Ｃによるパラレルデータ出力電圧波形ＷＦｃを示す波形図である。以下、図６及び図１０を参照してパラレルデータ出力制御回路３の変調Ｃのパラレルデータ出力電圧波形ＷＦｃを得るための制御動作を説明する。
【００９６】
図６のステップＳＴ３において、波形生成論理部３５は変調設定用レジスタ群３１の部分レジスタ群３１ｃから変調Ｃの波形に関するパラメータを取得して、変調Ｂの波形に関する種々のデータ設定を行う。具体的には、パラメータＰＤＩ＿ＲＳＣを取得して立ち上がり時の分解能である立ち上がり時刻み回数ＣＲＮを設定し、パラメータＰＤＩ＿ＦＳＣを取得して立ち下がり時の分解能である立ち下がり時刻み回数ＣＦＮを設定する。パラメータＰＤＩ＿ＲＩＣを取得して変調Ｃ立ち上がり初期値ＶＲＣ０を設定し、パラメータＰＤＩ＿ＦＩＣを取得して変調Ｃ立ち下がり初期値ＶＦＣ０を設定する。
【００９７】
そして、パラメータＰＤＩ＿ＲＤＣを取得して変調Ｃ刻み立ち上がり量ＶＲＣΔを設定し、パラメータＰＤＩ＿ＦＤＣを取得して変調Ｃ刻み立ち下がり量ＶＦＣΔを設定する。また、パラメータＰＤＩ＿ＷＴ０Ｃを取得して変調Ｃ開始待機時間ｔ５を設定し、パラメータＰＤＩ＿ＷＴ１Ｃを取得して変調Ｃ立ち上がり後待ち期間ｔ６ｒｗを設定し、パラメータＰＤＩ＿ＷＴ２Ｃを取得して変調Ｃ立ち下がり後待ち期間ｔ６ｆｗを設定する。さらに、パラメータＰＤＩ＿ＲＥＰＣを取得して変調Ｃ出力サイクル繰り返し回数ｎを設定する。
【００９８】
さらに、波形生成論理部３５は時間管理用レジスタ部３２の部分レジスタ群３２ｃから、変調Ｃ刻み立ち上がり量ＶＲＣΔ及び変調Ｃ刻み立ち下がり量ＶＦＣΔに関する時間管理用パラメータを取得する。具体的には、パラメータＰＤＩ＿ＲＴＣ１〜ｒを取得して立ち上がり時刻み時間幅ΔｔＲ１〜ΔｔＲｔを設定し、パラメータＰＤＩ＿ＦＴＣ１〜ｕを取得して立ち下がり時刻み時間幅ΔｔＦ１〜ΔｔＦｕを設定する。この際、ｔ≧ＣＲＮ，ｕ≧ＣＦＮを満足する。
【００９９】
波形生成論理部３５は変調設定用レジスタ群３１の部分レジスタ群３１ｃ及び時間管理用レジスタ部３２の部分レジスタ群３２ｃより得た波形設定用パラメータに基づき、基準クロックＣＴ３４に同期して図１０で示すパラレルデータ出力電圧波形ＷＦｃが得られるようにＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲを出力する。
【０１００】
まず、図１０に示すように、変調Ｂの出力制御動作終了後、変調Ｃ立ち上がり初期値ＶＲＣ０を変調Ｃ開始待機時間ｔ５において維持する。
【０１０１】
そして、変調Ｃ立ち上がり期間ｔ６ｒにおいて、変調Ｃ立ち上がり初期値ＶＲＣ０から、立ち上がり時刻み回数ＣＲＮかけて、立ち上がり時刻み時間幅ΔｔＲｉ（ｉ＝１〜ＣＲＮ）毎に変調Ｃ刻み立ち上がり量ＶＲＣΔ分出力値を順次上昇させる制御を行う。その結果、変調Ｃ立ち上がり期間ｔ６ｒの終了時には変調Ｃ立ち下がり初期値ＶＦＣ０に達する。
【０１０２】
その後、変調Ｃ立ち上がり後待ち期間ｔ６ｒｗにおいて、パラレルデータ出力電圧波形ＷＦｃは変調Ｃ立ち下がり初期値ＶＦＣ０を維持する。
【０１０３】
次に、変調Ｃ立ち上がり期間ｔ６ｒにおいて、変調Ｃ立ち下がり初期値ＶＦＣ０から、立ち下がり時刻み回数ＣＦＮかけて、立ち下がり時刻み時間幅ΔｔＦｊ（ｊ＝１〜ＣＦＮ）毎に変調Ｃ刻み立ち下がり量ＶＦＣΔ分出力値を順次下降させる制御を行う。その結果、変調Ｃ立ち上がり期間ｔ６ｒの終了時には変調Ｃ立ち上がり初期値ＶＲＣ０に達する。
【０１０４】
その後、変調Ｃ立ち下がり後待ち期間ｔ６ｆｗにおいて、パラレルデータ出力電圧波形ＷＦｃは変調Ｃ立ち上がり初期値ＶＲＣ０を維持する。
【０１０５】
このように、波形生成論理部３５内のRise/Fall管理部３７によって変調Ｃ出力サイクルｔ６毎にパラレルデータ出力電圧波形ＷＦｃを得るためのＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲが出力される。以降、出力回数カウンタ３６の管理の下、パラレルデータ出力電圧波形ＷＦｃが変調Ｃ出力サイクル繰り返し回数ｎ分繰り返され、変調Ｂの出力制御は終了する。
【０１０６】
なお、変調Ｃ開始待機時間ｔ５、変調Ｃ立ち上がり期間ｔ６ｒ、変調Ｃ立ち上がり後待ち期間ｔ６ｒｗ、変調Ｃ立ち下がり期間ｔ６ｆ、変調Ｃ立ち下がり後待ち期間ｔ６ｆｗそれぞれにおけるＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲの出力は、変調Ａの時と同様に行われる。
【０１０７】
図６に戻って、実施の形態２のパラレルデータ出力制御回路３はステップＳＴ３の処理が終了後、割り込み処理をＣＰＵ等に対して出力し、新たなパラレルデータ出力電圧波形生成のための波形設定用のパラメータを変調設定用レジスタ群３１及び時間管理用レジスタ部３２内に取り込むことができる。
【０１０８】
なお、パラレルＤＡＣ２の性能によっては、１２ビット、１６ビット等のＤ／Ａ変換用データＤａｔａを必要とする場合がある。そうしたユーザ側の要求に応える場合を想定し、例えば、波形生成論理部３５とレジスタ３８とを１６ビット幅で構成しておくことを提案する。パラレルＤＡＣ２が１０ビット精度であれば、レジスタ３８のうち下位１０ビットをパラレルＤＡＣに出力させる。パラレルＤＡＣ２が１２ビット精度であれば、レジスタ３８のうち下位１２ビットをパラレルＤＡＣに出力させる。パラレルＤＡＣ２が１６ビット精度であれば、レジスタ３８の１６ビット幅を全て使ってパラレルＤＡＣ２に出力させる。出力の切り替えは、例えば、レジスタ３８についてのマイコン３の外部出力端子群（Ｄ／Ａ変換用データＤａｔａが得られる外部出力端子群、以下、「外部出力端子群Ｄａｔａ」と略記する場合あり）のうち１０ビットをＤＡＣ２と電気的に接続することで、切り替えることができ、マイコン１の汎用利用性がさらに高まり、パラレルＤＡＣの制御用半導体装置としてはさらに好適な半導体装置となる。１６個の外部端子を有する外部出力端子群Ｄａｔａのうち未使用の外部接続端子については、電位を基準電位または電源電位に固定するか、高インピーダンス状態に電位固定しても良い。また、１７ビットのパラレルＤＡＣの場合は、パラレルＤＡＣの上位１６ビットに外部出力端子群からのＤ／Ａ変換用データＤａｔａを与え、パラレルＤＡＣの最下位１ビットについては固定信号を与えるようにする。
【０１０９】
（効果）
実施の形態２においては、パラレルＤＡＣ２へのＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲの出力を専用ハードウエアであるパラレルデータ出力制御回路３によって行っている。パラレルデータ出力制御回路３は変調設定用レジスタ群３１及び時間管理用レジスタ部３２内に格納された波形設定用パラメータによって規定されるパラレルデータ出力電圧波形が得られるようにＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲを生成するパラレルデータ出力制御動作を実行している。
【０１１０】
実施の形態２のパラレルデータ出力制御回路３は、変調設定用レジスタ群３１及び時間管理用レジスタ部３２内に波形設定用パラメータが設定された後は、ＣＰＵ等の制御手段からは独立して上記パラレルデータ出力制御動作が可能である。すなわち、変調設定用レジスタ群３１及び時間管理用レジスタ部３２への波形設定用パラメータ設定後は、ＣＰＵ等の制御手段に割り込み処理等が生じても、その影響を受けることなく上記パラレルデータ出力制御動作を行うことができる。
【０１１１】
その結果、パラレルデータ出力制御回路３は、パラレルＤＡＣ２へのパラレルデータ出力制御をより高精度に確立することができる効果を奏する。
【０１１２】
加えて、変調設定用レジスタ群３１及び時間管理用レジスタ部３２内に立ち上がり波形及び立ち下がり波形を規定する波形設定用パラメータを設定することができる。例えば、変調Ａを例に挙げれば、変調Ａ刻み立ち上がり量ＶＲＡΔ，立ち上がり時刻み時間幅ΔｔＲ，立ち上がり時刻み回数ＡＲＮ，変調Ａ刻み立ち下がり量ＶＦＡΔ、立ち下がり時刻み時間幅ΔｔＦ、立ち下がり時刻み回数ＡＦＮ等のパラメータを設定することができる。
【０１１３】
このため、実施の形態２のパラレルデータ出力制御回路３は、多様な立ち上がり波形及び立ち下がり波形を実現可能なＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲを出力することができる。
【０１１４】
したがって、実施の形態２のパラレルデータ出力制御回路３は、上記波形設定用パラメータを用いて、立ち上がり波形及び立ち下がり波形の設定を独立して設定することができる。このため、外部回路の応答特性が異なる場合に対応して、立ち上がり波形と立ち下がり波形を異なる内容に設定することができ、外部回路の応答特性が同じ場合に対応して、立ち上がり波形と立ち下がり波形を同一内容に設定することもできる効果を奏する。
【０１１５】
加えて、変調設定用レジスタ群３１内に立ち上がり及び立ち下がりの初期値を規定する波形設定用パラメータを設定することができる。例えば、変調Ａを例に挙げれば、変調Ａ立ち上がり初期値ＶＲＡ０及び変調Ａ開始待機時間ｔ１を規定する初期値設定用パラメータによって、パラレルデータ出力電圧波形ＷＦａの初期値を設定することができる。
【０１１６】
このため、実施の形態２のパラレルデータ出力制御回路３は、立ち上がり波形及び立ち下がり波形の初期値を精度良く設定することができる。
【０１１７】
さらに、上記波形設定用パラメータを用いて、初期値設定後に立ち上がるか立ち下がるかを選択的に設定することができる。例えば、変調Ａを例に挙げれば、変調Ａ刻み立ち上がり量ＶＲＡΔ及び変調Ａ刻み立ち下がり量ＶＦＡΔを正に設定すれば極性が正のパラレルデータ出力電圧波形ＷＦａを得ることができる。一方、変調Ａ刻み立ち上がり量ＶＲＡΔ及び変調Ａ刻み立ち下がり量ＶＦＡΔを負に設定すれば極性が負のパラレルデータ出力電圧波形ＷＦａを得ることができる。
【０１１８】
また、変調設定用レジスタ群３１内の上記波形設定用パラメータは、立ち上がり後の極大値あるいは立ち下がり後の極小値に到達後、その状態の保持時間を規定するパラメータを含んでいる。例えば、変調Ａを例に挙げれば、変調Ａ立ち上がり後待ち期間ｔ２ｒｗによって極値到達後の保持時間を設定することができる。
【０１１９】
このため、実施の形態２のパラレルデータ出力制御回路３は、立ち上がり波形及び立ち下がり波形の極値を精度良く設定することができる。
【０１２０】
さらに、変調設定用レジスタ群３１及び時間管理用レジスタ部３２は、変調内容（パラレルデータ出力電圧波形内容）が異なる変調Ａ〜変調Ｃ毎に波形設定用パラメータを格納するレジスタ群３１ａ〜３１ｃ及び部分レジスタ群３２ａ〜３２ｃを有している。
【０１２１】
このため、実施の形態２のパラレルデータ出力制御回路３は、複数の変調による複数種のパラレルデータ出力電圧波形を実現するパラレルデータ出力制御を比較的簡単に行うことができる効果を奏する。
【０１２２】
また、パラレルデータ出力制御回路３とパラレルＤＡＣ２とからなる半導体装置は、高精度にＤ／Ａ変換出力を行うことができる。
【符号の説明】
【０１２３】
１ 制御マイコン、２ パラレルＤＡＣ、３ パラレルデータ出力制御回路、１１ 内蔵ＲＡＭ、１２ ＣＰＵ、１３ バッファ、１４，３８ レジスタ、１５ 出力周期制御タイマ、１６ データ転送数制御カウンタ、１７ ＷＲ信号出力タイマ、３１ 変調設定用レジスタ群、３２ 時間管理用レジスタ部、３３ ステートマシン、３４ 波形出力時間管理カウンタ、３５ 波形生成論理部、３６ 出力回数カウンタ、３７ Rise/Fall管理部。
【技術分野】
【０００１】
この発明は、ＤＡＣ（Ｄ／Ａ変換器）に対し、Ｄ／Ａ変換用データを出力するとともにＤＡ出力周期を制御するパラレルデータ出力制御回路に関する。
【背景技術】
【０００２】
従来、ＤＡＣに対し、Ｄ／Ａ変換用データを出力するとともにＤＡ出力周期を制御するパラレルデータ出力制御は、マイコン等に内蔵された所定のＣＰＵ（ＭＣＵ）によって実行されるソフトウェア処理によるタイマの割り込み命令で行うのが一般的であった。上記ＤＡＣ等の処理対象を制御する際、マイコン（ＣＰＵ）によるデータ送信を行った技術として例えば特許文献１に開示されたシリアル伝送送受信回路がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００１−７７８００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このように、従来、パラレルデータ出力制御をソフトウェア処理による割り込み命令で実行するため、ＤＡＣ自体のＤ／Ａ変換用データの取り込みタイミングは、ソフトウェア処理を実行するＣＰＵの処理状況に大きく依存するという問題点があった。
【０００５】
図１１及び図１２は上記従来の問題点説明用の説明図である。図１１の(a) に示すように、ソフトウェア処理が滞りなく実行される正常時は変調期間ＴＭ１１〜ＴＭ１３が途切れることなく実行される。なお、変調期間とはＤＡ変換周期等の後述するＤＡＣ出力電圧波形を規定するパラレルデータ制御内容によって分類される期間を意味する。
【０００６】
一方、図１１の(b) に示すように、ＣＰＵへの割り込み命令が発生した場合等におけるバスの状態によって、変調期間ＴＭ１１，ＴＭ１２間及び変調期間ＴＭ１２，ＴＭ１３間にそれぞれ空白期間ＴＢ１及び空白期間ＴＢ２が発生する異常時は、全体としてＤＡＣに出力されるＤ／Ａ変換用データの更新周期がずれたデータ転送制御が行われることになる。
【０００７】
図１２は図１１の正常時及び異常時におけるＤＡＣの出力電圧波形を示す説明図である。同図の(a) に示すように、正常時は変調期間ＴＭ１１〜ＴＭ１３が連続して設定されるため、所望のＤＡＣ出力電圧波形を得ることができる。
【０００８】
一方、図１２の(b) に示すように、異常時は変調期間ＴＭ１１〜ＴＭ１３間に空白期間ＴＢ１及びＴＢ２が発生するため、同図に(a) と比較して空白期間ＴＢ１及びＴＢ２が生じる分、所望のＤＡＣ出力電圧波形が間延びして所望でない形状となってしまう。このように、異常時においては信頼性の高い通信の確立が困難であり、所望のＤＡＣ出力電圧波形を生成できないという問題点があった。
【０００９】
また、信頼性を確保するためには、他制御からの影響を受けないよう別ＣＰＵを搭載し目的の制御を行う必要から部品点数増加に伴うコスト増加の問題もあった。
【００１０】
この発明は上記問題点を解決するためになされたもので、常に信頼性の高いパラレルデータ出力制御が行えるをパラレルデータ出力制御回路を得ることを目的とする。
【００１１】
また、ＣＰＵ性能を低下させず、内部バスの状態に依存することなく信頼性の高いパラレルデータ出力制御が行える機能を内蔵することによって、従来別ＣＰＵで行っていた制御を統合しコスト低減を得ることも目的とする。
【課題を解決するための手段】
【００１２】
この発明の一実施の形態によれば、パラレルデータ出力制御回路は、Ｄ／Ａ変換用データを格納するレジスタの前段に、複数段構成のＦＩＦＯからなるバッファを設けている。バッファは、リクエストを出力して必要単位分のデジタルデータをＣＰＵから得ることができる。
【発明の効果】
【００１３】
この実施の形態によれば、デジタルデータの供給先であるＣＰＵとレジスタとの間にバッファを介在させる分、ＣＰＵからレジスタへのデジタルデータの転送に時間的余裕を持たせることができるため、この実施の形態のパラレルデータ出力制御回路はＤＡＣへのパラレルデータ出力制御（データ通信精度）を高精度に確立することができる効果を奏する。
【図面の簡単な説明】
【００１４】
【図１】この発明の実施の形態１であるパラレルデータ出力制御回路である制御マイコンの構成を示すブロック図である。
【図２】実施の形態１の制御マイコンによるパラレルデータ出力制御内容を示すタイミング図である。
【図３】実施の形態１のパラレルデータ出力制御回路の効果を示すグラフである。
【図４】この発明の実施の形態２であるパラレルデータ出力制御回路の構成を示すブロック図である。
【図５】実施の形態２のパラレルデータ出力制御回路により出力制御されたＤＡＣによる出力波形を示すグラフである。
【図６】実施の形態２のパラレルデータ出力制御回路のパラレルデータ出力制御動作の処理手順を示すフローチャートである。
【図７】実施の形態２のパラレルデータ出力制御回路の制御によって実現される変調Ａにおけるパラレルデータ出力電圧波形を示す波形図である。
【図８】変調Ａのパラレルデータ出力電圧波形内の立ち上がり及び立ち下がり波形の具体例を示す波形図である。
【図９】実施の形態２のパラレルデータ出力制御回路の制御によって実現される変調Ｂにおけるパラレルデータ出力電圧波形を示す波形図である。
【図１０】実施の形態２のパラレルデータ出力制御回路の制御によって実現される変調Ｃにおけるパラレルデータ出力電圧波形を示す波形図である。
【図１１】従来の問題点説明用の説明図である。
【図１２】従来の問題点説明用の説明図である。
【発明を実施するための形態】
【００１５】
＜実施の形態１＞
（構成）
図１はこの発明の実施の形態１であるパラレルデータ出力制御回路である制御マイコンの構成を示すブロック図である。
【００１６】
同図に示すように、実施の形態１の制御マイコン１は、１０ビットのＤ／Ａ変換用データＤａｔａと１ビットの書き込み制御信号ＷＲを外部出力端子群１８（第１の外部出力端子群）及び外部出力端子部１９（第２の外部出力端子群）を介してパラレルＤＡＣ２に出力する。パラレルＤＡＣ２は書き込み制御信号ＷＲの指示する制御タイミングでＤ／Ａ変換用データＤａｔａをＤ／Ａ変換してその変換結果をＤＡＣ出力ＤＡ−ＯＵＴとして出力する。
【００１７】
制御マイコン１は、内蔵ＲＡＭ１１、ＣＰＵ１２、バッファ１３、レジスタ１４、出力周期制御タイマ１５、データ転送数制御カウンタ１６及びＷＲ信号出力タイマ１７から構成される。
【００１８】
内蔵ＲＡＭ１１はＤ／Ａ変換用データＤａｔａとなるデジタルデータを内部に格納し、ＣＰＵ１２はバッファ１３からの新たなデジタルデータの出力を指示するリクエスト（信号）ＲＱに応答して内蔵ＲＡＭ１１より上記デジタルデータをバッファ１３に出力する。このように、内蔵ＲＡＭ１１及びＣＰＵ１２はデジタルデータ生成部として機能する。
【００１９】
一時格納部であるバッファ１３は複数段構成のＦＩＦＯを有し、ＦＩＦＯの各段は１単位（１０ビット）のデジタルデータを格納可能であり、バッファ１３全体としてＦＩＦＯの構成段数単位分のデジタルデータを格納することができる。また、後に詳述するが、バッファ１３は複数段構成のＦＩＦＯの少なくとも一部においてデジタルデータの格納が不足している場合、リクエストＲＱをＣＰＵ１２に出力して新たなデジタルデータの出力を要求する。
【００２０】
レジスタ１４は出力制御クロックＣＫ１５に同期して、バッファ１３内部に格納したデジタルデータを１単位ごとに取り込む。レジスタ１４に格納されたデジタルデータがＤ／Ａ変換用データＤａｔａとしてパラレルＤＡＣ２に出力される。
【００２１】
出力周期制御タイマ１５はＣＰＵ１２による起動指示で起動し、起動時にクロック周期Ｔ１５を有する出力制御クロックＣＫ１５を出力する。データ転送数制御カウンタ１６は出力制御クロックＣＫ１５の出力回数（クロック数）をカウントし、当該回数が所定のデータ転送数に達したと判断すると出力周期制御タイマ１５の出力制御クロックＣＫ１５の出力を停止させる。
【００２２】
ＷＲ信号出力タイマ１７は出力制御クロックＣＫ１５に同期して“Ｌ”の１ショットパルスである書き込み制御信号ＷＲを生成する。書き込み制御信号ＷＲの１ショットパルスがパラレルＤＡＣ２によるＤ／Ａ変換用データＤａｔａの取り込みタイミングを指示する。
【００２３】
（動作）
図２は実施の形態１の制御マイコン１によるパラレルデータ出力制御内容を示すタイミング図である。なお、図２では、バッファ１３であるＦＩＦＯの構成段数が“４”の場合を示している。以下、図２を参照して、制御マイコン１のよるパラレルデータ出力制御動作を説明する。
【００２４】
(1)まず、バッファ１３内の４段構成のＦＩＦＯ内に４単位のデジタルデータを格納しておく。図２の例では４単位のデジタルデータがバッファ１３内に格納されている。
【００２５】
(2)ＣＰＵ１２によるソフトウェア処理により出力周期制御タイマ１５に起動指示を与え、出力周期制御タイマ１５を起動させる。すると、出力周期制御タイマ１５は、クロック周期Ｔ１５毎にリロード設定値に設定され、クロック周期Ｔ１５中は立ち下がる出力制御クロックＣＫ１５を生成する。
【００２６】
(3-1)出力制御クロックＣＫ１５のアンダフローの時刻ｔ１１に同期して、レジスタ１４はバッファ１３から１単位のデジタルデータをＤ／Ａ変換用データＤａｔａとして格納する。
【００２７】
(3-2)レジスタ１４へのデジタルデータの転送後、バッファ１３内にデジタルデータがｋ単位（ｋ＝１〜４のいずれか）以上無くなると、バッファ１３内に空きが生じたと判断し、バッファ１３はＣＰＵ１２に不足単位分のデジタルデータの転送を指示するＤＭＡ転送要求（割り込み要求）であるリクエストＲＱをＣＰＵ１２に発生する。すると、ＣＰＵ１２は、次の出力制御クロックＣＫ１５の立ち上がる時刻ｔ１２までに、内蔵ＲＡＭ１１から不足単位分のデジタルデータをバッファ１３内にセットする。
【００２８】
なお、図２においては、ｋ＝１の場合を示し、時刻ｔ１１〜ｔ１７それぞれにバッファ１３はリクエストＲＱを出力している。
【００２９】
(3-3)一方、ＷＲ信号出力タイマ１７は、出力制御クロックＣＫ１５のアンダフロー時刻ｔ１１〜ｔ１７をトリガとして、オフセット期間のΔＴｗ経過後に“Ｌ”の１ショットパルスを書き込み制御信号ＷＲとして生成する。パラレルＤＡＣ２は書き込み制御信号ＷＲの立ち下がりに同期してレジスタ１４よりＤ／Ａ変換用データＤａｔａを取り込み、Ｄ／Ａ変換処理を行い書き込み制御信号ＷＲの立ち上がりに同期してＤＡＣ出力ＤＡ−ＯＵＴを生成する。このように、“Ｌ”の１ショットパルスはパラレルＤＡＣ２によるＤ／Ａ変換用データＤａｔａの取り込みタイミングを指示する。
【００３０】
(4)以降、出力制御クロックＣＫ１５に同期して上記（3-1)〜（3-3)の処理を繰り返す。
【００３１】
(5)そして、データ転送数制御カウンタ１６が、設定されたレジスタ１４へのデジタルデータ転送回数分の出力制御クロックＣＫ１５をカウントすると、出力周期制御タイマ１５の動作を停止させることにより、パラレルデータ出力制御動作は終了する。
【００３２】
なお、パラレルＤＡＣ２の性能によっては、１２ビット、１６ビット等のＤ／Ａ変換用データＤａｔａを必要とする場合がある。そうしたユーザ側の要求に応える場合を想定し、例えば、（データ）バッファ１３とレジスタ１４とを１６ビット幅で構成しておくことを提案する。パラレルＤＡＣ２が１０ビット精度であれば、レジスタ１４のうち下位１０ビットをパラレルＤＡＣに出力させる。パラレルＤＡＣ２が１２ビット精度であれば、レジスタ１４のうち下位１２ビットをパラレルＤＡＣに出力させる。パラレルＤＡＣ２が１６ビット精度であれば、レジスタ１４の１６ビット幅を全て使ってパラレルＤＡＣ２に出力させる。出力の切り替えは、例えば、レジスタ１４についてのマイコン１の外部出力端子群１８のうち１０ビットをＤＡＣ２と電気的に接続することで、切り替えることができ、マイコン１の汎用利用性がさらに高まり、パラレルＤＡＣの制御用半導体装置としてはさらに好適な半導体装置となる。１６個の外部端子を有する外部接続端子群１８のうち未使用の外部接続端子については、電位を基準電位または電源電位に固定するか、高インピーダンス状態に電位固定しても良い。また、１７ビットのパラレルＤＡＣの場合は、パラレルＤＡＣの上位１６ビットに外部出力端子群からのＤ／Ａ変換用データＤａｔａを与え、パラレルＤＡＣの最下位１ビットについては固定信号を与えるようにする。
【００３３】
（効果）
ＣＰＵ１２からパラレルＤＡＣ２へのデータ更新周期等のパラレルデータ出力制御を専用ハードウエア（バッファ１３、レジスタ１４、出力周期制御タイマ１５、データ転送数制御カウンタ１６、及びＷＲ信号出力タイマ１７）を用いて実現している。
【００３４】
すなわち、実施の形態１の制御マイコン１は、Ｄ／Ａ変換用データＤａｔａを格納するレジスタ１４の前段に、複数段（４段）構成のＦＩＦＯからなるバッファ１３を設けている。バッファ１３は、リクエストＲＱを出力して必要単位分のデジタルデータをＣＰＵ１２から得ることができる。通常、ＣＰＵ１２からのデジタルデータは出力制御クロックＣＫ１５のクロック周期Ｔ１５中に取得することができる。
【００３５】
したがって、ＣＰＵ１２とレジスタ１４との間にバッファ１３を介在させる分、ＣＰＵ１２からレジスタ１４へのデジタルデータの転送に時間的余裕を持たせることができるため、制御マイコン１はパラレルＤＡＣ２へのパラレルデータ出力制御（データ通信精度）を高精度に確立することができる効果を奏する。
【００３６】
さらに、バッファ１３はｋ単位（図２の例ではｋ＝１）の空きが生じる毎にＣＰＵ１２にリクエストＲＱを出力するため、ｋ＝３以下に設定しておくことにより、ＣＰＵ１２に要求される内蔵ＲＡＭ１１からバッファ１３へのデータ転送期間として出力制御クロックＣＫ１５の（４−ｋ）クロック分の予備期間を少なくとも確保することができる。
【００３７】
このため、制御マイコン１は、ＣＰＵ１２内のバスの状態の影響を受け、仮にリクエストＲＱ発生からクロック周期Ｔ１５期間中にバッファ１３にデジタルデータを転送できない場合でも、上記予備期間内に転送できれば、レジスタ１４から出力されるＤ／Ａ変換用データＤａｔａに影響が生じることはない。したがって、ＣＰＵ１２の処理状況の影響を受けることなく、ＣＰＵ１２からバッファ１３を介したレジスタ１４へのＤ／Ａ変換用データＤａｔａ（デジタルデータ）のデータ転送を滞りなく行うことが可能となる。その結果、制御マイコン１はパラレルＤＡＣ２へのパラレルデータ出力制御をより高精度に確立することができる効果を奏する。
【００３８】
また、制御マイコン１は出力制御クロックＣＫ１５に同期してＷＲ信号出力タイマ１７より書き込み制御信号ＷＲを出力することにより、出力制御クロックＣＫ１５のクロック周期Ｔ１５毎にパラレルＤＡＣ２に対するＤ／Ａ変換用データＤａｔａの取り込みタイミングを指示することができる。
【００３９】
図３は実施の形態１のパラレルデータ出力制御回路の効果を示すグラフである。同図の(a) に示すように、制御マイコン１によって出力制御されるパラレルＤＡＣ２のＤ／Ａ変換結果の時系列変化であるＤＡＣ出力電圧波形ＷＦ１は常に変調期間ＴＭ１〜ＴＭ３が連続的に設定されるため、所望のＤＡＣ出力電圧波形を得ることができる。すなわち、ＣＰＵ１２に割り込み処理等が生じても、同図の(b) に示すように、変調期間ＴＭ１〜ＴＭ３間に空白期間ＴＢ１，ＴＢ２が生じてＤＡＣ出力電圧波形ＷＦ２のような波形に歪むことはない。
【００４０】
また、レジスタ１４の出力タイミングと書き込み信号ＷＲの出力タイミングを異なるようにしたので、Ｄ／Ａ変換用データＤａｔａをノイズ等の影響を受けずに確実に転送できると共に、半導体装置におけるＣＰＵからレジスタまでのデータ転送を滑らかに行うことができる効果がある。
【００４１】
＜実施の形態２＞
（構成）
図４はこの発明の実施の形態２であるパラレルデータ出力制御回路３を含む半導体装置の構成を示すブロック図である。同図に示すように、パラレルデータ出力制御回路３及びパラレルＤＡＣ２によって半導体装置を構成している。
【００４２】
パラレルデータ出力制御回路３は所定の制御周期内で複数の変調内容のパラレルデータ出力電圧波形を得ることが可能なパラレルデータ出力制御を行うことができる。
【００４３】
実施の形態２のパラレルデータ出力制御回路３は、図示しないＣＰＵ等の外部から得られるタイマイベントＴＭＥにより起動し、制御周期ＴＣにおいてパラレルデータ出力電圧波形を生成させるべく、時系列となるＤ／Ａ変換用データＤａｔａと書き込み制御信号ＷＲとを出力する。
【００４４】
パラレルデータ出力制御回路３の主要部は変調設定用レジスタ群３１、時間管理用レジスタ部３２、ステートマシン３３、波形出力時間管理カウンタ３４及び波形生成論理部３５及びレジスタ３８から構成される。波形生成論理部３５は出力回数カウンタ３６及びRise/Fall管理部３７から構成される。
【００４５】
変調設定用レジスタ群３１は部分レジスタ群３１ａ〜３１ｃから構成され、部分レジスタ群３１ａ〜３１ｃは互いに独立して変調内容を規定する種々の変調（内容）設定用パラメータを格納することができる。以下では説明の都合上、部分レジスタ群３１ａ，３１ｂ及び３１ｃは変調Ａ，変調Ｂ及び変調Ｃ用のパラメータを格納しているとする。
【００４６】
時間管理用レジスタ部３２は部分レジスタ群３２ａ〜３２ｃから構成される。部分レジスタ群３２ａ〜３２ｃは部分レジスタ群３１ａ〜３１ｃに対応しており、変調Ａ，変調Ｂ及び変調Ｃの時間管理内容を規定する時間管理用パラメータを格納している。
【００４７】
このように、変調設定用レジスタ群３１及び時間管理用レジスタ部３２はパラレルデータ出力電圧波形を規定する波形設定用のパラメータ（変調設定用パラメータ，時間管理用パラメータ）を格納するパラメータ格納部として機能する。
【００４８】
ステートマシン３３は部分レジスタ群３１ａ〜３１ｃ及び部分レジスタ群３２ａ〜３２ｃで設定された変調の実行順序を指示する。例えば、変調Ａ（部分レジスタ群３１ａ，３２ａ），変調Ｂ（部分レジスタ群３１ｂ，３２ｂ），変調Ｃ（部分レジスタ群３１ｃ，３２ｃ）の順で実行する指示を波形生成論理部３５に与える。
【００４９】
波形出力時間管理カウンタ３４は外部より得られる周辺クロックＰΦをカウントし、そのカウント結果に基づき波形生成論理部３５の動作用の基準となる基準クロックＣＴ３４を波形生成論理部３５に出力する。
【００５０】
波形生成論理部３５は基準クロックＣＴ３４に同期して変調設定用レジスタ群３１及び時間管理用レジスタ部３２内に格納された種々の波形設定用のパラメータに基づきＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲを生成する。すなわち、波形生成論理部３５はＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲの出力機能を備えている。レジスタ３８はＤ／Ａ変換用データＤａｔａを格納し、外部のパラレルＤＡＣ２に出力する。
【００５１】
パラレルＤＡＣ２は波形生成論理部３５より書き込み制御信号ＷＲを受け、レジスタ３８を介してＤ／Ａ変換用データＤａｔａを受ける。
【００５２】
なお、波形生成論理部３５は主要構成部として出力回数カウンタ３６及びRise/Fall管理部３７を有する。Rise/Fall管理部３７は波形の立ち上がり（Rise）及び立ち下がり（Fall）波形用のＤ／Ａ変換用データＤａｔａの出力制御を行う。出力回数カウンタ３６は変調Ａ〜変調Ｃそれぞれにおいて、上記立ち上がり及び立ち下がり波形の繰り返し回数をカウントする。
【００５３】
（動作）
図５は実施の形態２のパラレルデータ出力制御回路３により出力制御されたパラレルＤＡＣ２による出力波形を示すグラフである。同図に示すように、制御周期ＴＣ中に、変調Ａ，変調Ｂ及び変調Ｃにおいてそれぞれ変調内容が異なるパラレルデータ出力電圧波形が得られる。
【００５４】
すなわち、Ｄ／Ａ変換開始から変調Ａ開始待機時間ｔ１経過後、立ち下がり及び立ち上がりが急峻なのパラレルデータ出力電圧波形ＷＦａの変調Ａ出力サイクルｔ２がｌ回繰り返される。そして、変調Ｂ開始待機時間ｔ３経過後、立ち上がり及び立ち下がりが平均レベルパラレルデータ出力電圧波形ＷＦｂの変調Ｂ出力サイクルｔ４がｍ回繰り返される。その後、変調Ｃ開始待機時間ｔ５経過後、立ち下がり及び立ち上がりが緩やかなパラレルデータ出力電圧波形ＷＦｃの変調Ｃ出力サイクルｔ６がｎ回繰り返される。なお、パラレルデータ出力電圧波形ＷＦａ及びＷＦｃは極性が負（極値が極小値）であり、パラレルデータ出力電圧波形ＷＦｂは極性が正（極値が極大値）の場合を示している。
【００５５】
このように、パラレルデータ出力制御回路３のパラレルデータ出力制御により、パラレルＤＡＣ２によるＡ／Ｄ変換結果の時系列変化として、変調Ａ出力サイクルｔ２，変調Ｂ出力サイクルｔ４，及び変調Ｃ出力サイクルｔ６において、極性を含めそれぞれ異なるパラレルデータ出力電圧波形ＷＦａ，ＷＦｂ及びＷＦｃが得られる。
【００５６】
（変調Ａ）
図６はパラレルデータ出力制御回路３のパラレルデータ出力制御動作の処理手順を示すフローチャートである。図６に示すように、パラレルデータ出力制御回路３はステートマシン３３の指示に従い、ステップＳＴ１〜ＳＴ３の順で変調Ａ，変調Ｂ及び変調Ｃの順で波形処理を実行する。
【００５７】
図７はパラレルデータ出力制御回路３の制御によって実現される変調Ａにおけるパラレルデータ出力電圧波形ＷＦａを示す波形図である。なお、以降、図５とは異なるが、説明の都合上、パラレルデータ出力電圧波形ＷＦａ，ＷＦｃも極性が正の場合を例に説明する。
【００５８】
図８はパラレルデータ出力電圧波形ＷＦａ内の立ち上がり及び立ち下がり波形の具体例を示す波形図である。以下、図６〜図８を参照してパラレルデータ出力制御回路３の変調Ａのパラレルデータ出力電圧波形ＷＦａを得るための制御動作を説明する。
【００５９】
まず、ステップＳＴ１において、波形生成論理部３５は変調設定用レジスタ群３１の部分レジスタ群３１ａから変調Ａの波形に関するパラメータを取得し、変調Ａの波形に関する種々のデータ設定を行う。具体的には、パラメータＰＤＩ＿ＲＳＡを取得し立ち上がり時の分解能である立ち上がり時刻み回数ＡＲＮを設定し、パラメータＰＤＩ＿ＦＳＡを取得し立ち下がり時の分解能である立ち下がり時刻み回数ＡＦＮを設定する。パラメータＰＤＩ＿ＲＩＡを取得して変調Ａ立ち上がり初期値ＶＲＡ０を設定し、パラメータＰＤＩ＿ＦＩＡを取得して変調Ａ立ち下がり初期値ＶＦＡ０を設定する。
【００６０】
そして、パラメータＰＤＩ＿ＲＤＡを取得して変調Ａ刻み立ち上がり量ＶＲＡΔ（Δ値）を設定し、パラメータＰＤＩ＿ＦＤＡを取得して変調Ａ刻み立ち下がり量ＶＦＡΔを設定する。また、パラメータＰＤＩ＿ＷＴ０Ａを取得して変調Ａ開始待機時間ｔ１を設定し、パラメータＰＤＩ＿ＷＴ１Ａを取得して変調Ａ立ち上がり後待ち期間ｔ２ｒｗを設定し、パラメータＰＤＩ＿ＷＴ２Ａを取得して変調Ａ立ち下がり後待ち期間ｔ２ｆｗを設定する。そして、パラメータＰＤＩ＿ＲＥＰＡを取得して変調Ａ出力サイクル繰り返し回数ｌを設定する。
【００６１】
さらに、波形生成論理部３５は時間管理用レジスタ部３２の部分レジスタ群３２ａから、変調Ａ刻み立ち上がり量ＶＲＡΔ及び変調Ａ刻み立ち下がり量ＶＦＡΔに関する時間管理用パラメータを取得する。具体的には、パラメータＰＤＩ＿ＲＴＡ１〜ｐを取得して立ち上がり時刻み時間幅ΔｔＲ１〜ΔｔＲｐを設定し、パラメータＰＤＩ＿ＦＴＡ１〜ｑを取得して立ち下がり時刻み時間幅ΔｔＦ１〜ΔｔＦｑを設定する。この際、ｐ≧ＡＲＮ，ｑ≧ＡＦＮを満足する。
【００６２】
なお、図８のパラレルデータ出力電圧波形ＷＦａの設定内容は以下の通りである。変調Ａ開始待機時間ｔ１（ＰＤＩ＿ＷＴ０Ａ）は“３Ａ”（基準クロックＣＴ３４のカウント数（16進数）、以下同様）に、変調Ａ立ち上がり後待ち期間ｔ２ｒｗ（ＰＤＩ＿ＷＴ１Ａ）は“０４”に、変調Ａ立ち下がり後待ち期間ｔ２ｆｗ（ＰＤＩ＿ＷＴ２Ａ）は“０３”に設定されている。
【００６３】
そして、立ち上がり時刻み回数ＡＲＮ（ＰＤＩ＿ＲＳＡ）は“０３”に設定され、立ち下がり時刻み回数ＡＦＮ（ＰＤＩ＿ＲＳＡ）は“０４”に設定される。立ち上がり時刻み時間幅ΔｔＲ１，ΔｔＲ２及びΔｔＲ３（ＰＤＩ＿ＲＴＡ１〜３）は“０５”“０４”及び“０２”に設定され、立ち下がり時刻み時間幅ΔｔＦ１，ΔｔＦ２，ΔｔＦ３及びΔｔＦ４（ＰＤＩ＿ＦＴＡ１〜４）は“０２”“０１”,“０３”及び“０５”に設定される。
【００６４】
波形生成論理部３５は変調設定用レジスタ群３１の部分レジスタ群３１ａ及び時間管理用レジスタ部３２の部分レジスタ群３２ａより得た波形設定用パラメータに基づき、基準クロックＣＴ３４に同期して図７で示すパラレルデータ出力電圧波形ＷＦａが得られるようにＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲを出力する。
【００６５】
まず、図７に示すように、パラレルデータ出力制御動作開始後、変調Ａ立ち上がり初期値ＶＲＡ０を変調Ａ開始待機時間ｔ１において維持する。図８の具体例の場合、基準クロックＣＴ３４のクロック数“３Ａ”分の変調Ａ開始待機時間ｔ１が設定される。
【００６６】
変調Ａ開始待機時間ｔ１におけるＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲの出力は例えば以下のように行われる。変調Ａ開始待機時間ｔ１の開始時に変調Ａ立ち上がり初期値ＶＲＡ０をＤ／Ａ変換用データＤａｔａとして出力する。一方、変調Ａ開始待機時間ｔ１の開始時“Ｌ”レベルの１ショットパルスを書き込み制御信号ＷＲとして１度発生する。
【００６７】
そして、変調Ａ立ち上がり期間ｔ２ｒにおいて、変調Ａ立ち上がり初期値ＶＲＡ０から、立ち上がり時刻み回数ＡＲＮかけて変調Ａ刻み立ち上がり量ＶＲＡΔ分、出力値を順次上昇させる制御を行う。
【００６８】
図８の具体例の場合、変調Ａ立ち上がり期間ｔ２ｒの開始時刻ｔｐ１から、基準クロックＣＴ３４の“５”クロック分である立ち上がり時刻み時間幅ΔｔＲ１経過後の時刻ｔｐ２にかけて、変調Ａ刻み立ち上がり量ＶＲＡΔ上昇する。
【００６９】
続いて、時刻ｔｐ２から、基準クロックＣＴ３４の“４”クロック分である立ち上がり時刻み時間幅ΔｔＲ２経過後の時刻ｔｐ３にかけて、変調Ａ刻み立ち上がり量ＶＲＡΔ上昇する。
【００７０】
最後に、時刻ｔｐ３から、基準クロックＣＴ３４の“２”クロック分である立ち上がり時刻み時間幅ΔｔＲ３経過後の時刻ｔｐ４にかけて、変調Ａ刻み立ち上がり量ＶＲＡΔ上昇し、変調Ａ立ち下がり初期値ＶＦＡ０に達する。したがって、変調Ａ立ち上がり期間ｔ２ｒは、｛ΔｔＲ１＋ΔｔＲ２＋ΔｔＲ３｝となる。
【００７１】
変調Ａ立ち上がり期間ｔ２ｒにおけるＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲの出力は例えば以下のように行われる。変調Ａ立ち上がり期間ｔ２ｒの開始から、立ち上がり時刻み時間幅ΔｔＲｉ（ｉ＝１〜ｐ（３））毎に変調Ａ立ち上がり初期値ＶＲＡ０から変調Ａ刻み立ち上がり量ＶＲＡΔを増加させながら、最終的に変調Ａ立ち下がり初期値ＶＦＡ０となるＤ／Ａ変換用データＤａｔａを出力する。一方、変調Ａ立ち上がり期間ｔ２ｒ期間中において、時刻み時間幅ΔｔＲｉ毎に“Ｌ”レベルの１ショットパルスが生じる書き込み制御信号ＷＲを出力する。
【００７２】
その後、変調Ａ立ち上がり後待ち期間ｔ２ｒｗにおいて、パラレルデータ出力電圧波形ＷＦａが変調Ａ立ち下がり初期値ＶＦＡ０を維持する。図８の具体例の場合、基準クロックＣＴ３４のクロック数“０４”分の変調Ａ立ち上がり後待ち期間ｔ２ｒｗ（時刻ｔｐ４〜ｔｐ５）が設定される。
【００７３】
変調Ａ立ち上がり後待ち期間ｔ２ｒｗにおけるＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲの出力は例えば以下のように行われる。すでに、変調Ａ立ち下がり初期値ＶＦＡ０に達しているため、Ｄ／Ａ変換用データＤａｔａは変調Ａ立ち下がり初期値ＶＦＡ０のまま維持させておく。一方、変調Ａ立ち上がり後待ち期間ｔ２ｒｗにおいて、書き込み制御信号ＷＲを“Ｈ”に固定しておく。
【００７４】
次に、変調Ａ立ち下がり期間ｔ２ｆにおいて、変調Ａ立ち下がり初期値ＶＦＡ０から、立ち下がり時刻み回数ＡＦＮかけて、変調Ａ刻み立ち下がり量ＶＦＡΔ分、出力値を順次下降させる制御を行う。
【００７５】
図８の具体例の場合、変調Ａ立ち下がり期間ｔ２ｆの開始時刻ｔｐ５から、基準クロックＣＴ３４の“２”クロック分である立ち下がり時刻み時間幅ΔｔＦ１経過後の時刻ｔｐ６にかけて、変調Ａ刻み立ち下がり量ＶＦＡΔ下降する。
【００７６】
続いて、時刻ｔｐ６から、基準クロックＣＴ３４の“１”クロック分である立ち下がり時刻み時間幅ΔｔＦ２経過後の時刻ｔｐ７にかけて、変調Ａ刻み立ち下がり量ＶＦＡΔ下降する。
【００７７】
さらに、時刻ｔｐ７から、基準クロックＣＴ３４の“３”クロック分である立ち下がり時刻み時間幅ΔｔＦ３経過後の時刻ｔｐ８にかけて、変調Ａ刻み立ち下がり量ＶＦＡΔ下降する。
【００７８】
最後に、時刻ｔｐ８から、基準クロックＣＴ３４の“５”クロック分である立ち下がり時刻み時間幅ΔｔＦ４経過後の時刻ｔｐ９にかけて、変調Ａ刻み立ち下がり量ＶＦＡΔ下降し、変調Ａ立ち上がり初期値ＶＲＡ０に達する。したがって、変調Ａ立ち下がり期間ｔ２ｆは、｛ΔｔＦ１＋ΔｔＦ２＋ΔｔＦ３＋ΔｔＦ４｝となる。
【００７９】
変調Ａ立ち下がり期間ｔ２ｆにおけるＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲの出力は例えば以下のように行われる。変調Ａ立ち下がり期間ｔ２ｆの開始から、立ち下がり時刻み時間幅ΔｔＦｊ（ｊ＝１〜ｑ（４））毎に変調Ａ立ち下がり初期値ＶＦＡ０から変調Ａ刻み立ち下がり量ＶＦＡΔを減少させ、最終的に変調Ａ立ち上がり初期値ＶＲＡ０となるＤ／Ａ変換用データＤａｔａを出力する。一方、変調Ａ立ち下がり期間ｔ２ｆ中において、立ち下がり時刻み時間幅ΔｔＦｊ毎に“Ｌ”レベルの１ショットパルスが生じる書き込み制御信号ＷＲを出力する。
【００８０】
その後、変調Ａ立ち下がり後待ち期間ｔ２ｆｗにおいて、変調Ａ立ち上がり初期値ＶＲＡ０を維持する。図８の具体例の場合、基準クロックＣＴ３４のクロック数“０３”分の変調Ａ立ち下がり後待ち期間ｔ２ｆｗ（時刻ｔｐ９〜ｔｐ１０）が設定される。
【００８１】
変調Ａ立ち下がり後待ち期間ｔ２ｆｗにおけるＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲの出力は例えば以下のように行われる。すでに、変調Ａ立ち上がり初期値ＶＲＡ０に達しているため、Ｄ／Ａ変換用データＤａｔａは変調Ａ立ち上がり初期値ＶＲＡ０のまま維持させておく。一方、変調Ａ立ち下がり後待ち期間ｔ２ｆｗにおいて、書き込み制御信号ＷＲを“Ｈ”に固定しておく。
【００８２】
このように、波形生成論理部３５内のRise/Fall管理部３７によって変調Ａ出力サイクルｔ２毎にパラレルデータ出力電圧波形ＷＦａを得るためのＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲが出力される。以降、出力回数カウンタ３６の管理の下、パラレルデータ出力電圧波形ＷＦａが変調Ａ出力サイクル繰り返し回数ｌ分繰り返され、変調Ａの出力制御は終了する。
【００８３】
（変調Ｂ）
図９はパラレルデータ出力制御回路３の制御によって実現される変調Ｂによるパラレルデータ出力電圧波形ＷＦｂを示す波形図である。以下、図６及び図９を参照してパラレルデータ出力制御回路３の変調Ｂのパラレルデータ出力電圧波形ＷＦｂを得るための制御動作を説明する。
【００８４】
図６のステップＳＴ２において、波形生成論理部３５は変調設定用レジスタ群３１の部分レジスタ群３１ｂから変調Ｂの波形に関するパラメータを取得して、変調Ａの波形に関する種々のデータ設定を行う。具体的には、パラメータＰＤＩ＿ＲＳＢを取得して立ち上がり時の分解能である立ち上がり時刻み回数ＢＲＮを設定し、パラメータＰＤＩ＿ＦＳＢを取得して立ち下がり時の分解能である立ち下がり時刻み回数ＢＦＮを設定する。パラメータＰＤＩ＿ＲＩＢを取得して変調Ｂ立ち上がり初期値ＶＲＢ０を設定し、パラメータＰＤＩ＿ＦＩＢを取得して変調Ｂ立ち下がり初期値ＶＦＢ０を取得する。
【００８５】
そして、パラメータＰＤＩ＿ＲＤＢを取得して変調Ｂ刻み立ち上がり量ＶＲＢΔを設定し、パラメータＰＤＩ＿ＦＤＢを取得して変調Ｂ刻み立ち下がり量ＶＦＢΔを設定する。また、パラメータＰＤＩ＿ＷＴ０Ｂを取得して変調Ｂ開始待機時間ｔ３を設定し、パラメータＰＤＩ＿ＷＴ１Ｂを取得して変調Ｂ立ち上がり後待ち期間ｔ４ｒｗを設定し、パラメータＰＤＩ＿ＷＴ２Ｂを取得して変調Ｂ立ち下がり後待ち期間ｔ４ｆｗを設定する。さらに、パラメータＰＤＩ＿ＲＥＰＢを取得して変調Ｂ出力サイクル繰り返し回数ｍを設定する。
【００８６】
さらに、波形生成論理部３５は時間管理用レジスタ部３２の部分レジスタ群３２ｂから、変調Ｂ刻み立ち上がり量ＶＲＢΔ及び変調Ｂ刻み立ち下がり量ＶＦＢΔに関する時間管理用パラメータを取得する。具体的には、パラメータＰＤＩ＿ＲＴＢ１〜ｒを取得して立ち上がり時刻み時間幅ΔｔＲ１〜ΔｔＲｒを設定し、パラメータＰＤＩ＿ＦＴＢ１〜ｓを取得して立ち下がり時刻み時間幅ΔｔＦ１〜ΔｔＦｓを設定する。この際、ｒ≧ＢＲＮ，ｓ≧ＢＦＮを満足する。
【００８７】
波形生成論理部３５は変調設定用レジスタ群３１の部分レジスタ群３１ｂ及び時間管理用レジスタ部３２の部分レジスタ群３２ｂより得た波形設定用パラメータに基づき、基準クロックＣＴ３４に同期して図９で示すパラレルデータ出力電圧波形ＷＦｂが得られるようにＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲを出力する。
【００８８】
まず、図９に示すように、変調Ａのパラレルデータ出力電圧波形ＷＦａの波形出力後、変調Ｂ立ち上がり初期値ＶＲＢ０を変調Ｂ開始待機時間ｔ３において維持する。
【００８９】
そして、変調Ｂ立ち上がり期間ｔ４ｒにおいて、変調Ｂ立ち上がり初期値ＶＲＢ０から、立ち上がり時刻み回数ＢＲＮかけて、立ち上がり時刻み時間幅ΔｔＲｉ（ｉ＝１〜ＢＲＮ）毎に変調Ｂ刻み立ち上がり量ＶＲＢΔ分、出力値を順次上昇させる制御を行う。その結果、変調Ｂ立ち上がり期間ｔ４ｒの終了時には変調Ｂ立ち下がり初期値ＶＦＢ０に達する。
【００９０】
その後、変調Ｂ立ち上がり後待ち期間ｔ４ｒｗにおいて、パラレルデータ出力電圧波形ＷＦｂは変調Ｂ立ち下がり初期値ＶＦＢ０を維持する。
【００９１】
次に、変調Ｂ立ち下がり期間ｔ４ｆにおいて、変調Ｂ立ち下がり初期値ＶＦＢ０から、立ち下がり時刻み回数ＢＦＮかけて、立ち下がり時刻み時間幅ΔｔＦｊ（ｊ＝１〜ＢＦＮ）毎に変調Ｂ刻み立ち下がり量ＶＦＢΔ分出力値を順次下降させる制御を行う。その結果、変調Ｂ立ち下がり期間ｔ４ｆの終了時には変調Ｂ立ち上がり初期値ＶＲＢ０に達する。
【００９２】
その後、変調Ｂ立ち下がり後待ち期間ｔ４ｆｗにおいて、パラレルデータ出力電圧波形ＷＦｂは変調Ｂ立ち上がり初期値ＶＲＢ０を維持する。
【００９３】
このように、波形生成論理部３５内のRise/Fall管理部３７によって変調Ｂ出力サイクルｔ４毎にパラレルデータ出力電圧波形ＷＦｂを得るためのＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲが出力される。以降、出力回数カウンタ３６の管理の下、パラレルデータ出力電圧波形ＷＦｂが変調Ｂ出力サイクル繰り返し回数ｍ分繰り返され、変調Ｂの出力制御は終了する。
【００９４】
なお、変調Ｂ開始待機時間ｔ３、変調Ｂ立ち上がり期間ｔ４ｒ、変調Ｂ立ち上がり後待ち期間ｔ４ｒｗ、変調Ｂ立ち下がり期間ｔ４ｆ、変調Ｂ立ち下がり後待ち期間ｔ４ｆｗそれぞれにおけるＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲの出力は、変調Ａの時と同様に行われる。
【００９５】
（変調Ｃ）
図１０はパラレルデータ出力制御回路３の制御によって実現される変調Ｃによるパラレルデータ出力電圧波形ＷＦｃを示す波形図である。以下、図６及び図１０を参照してパラレルデータ出力制御回路３の変調Ｃのパラレルデータ出力電圧波形ＷＦｃを得るための制御動作を説明する。
【００９６】
図６のステップＳＴ３において、波形生成論理部３５は変調設定用レジスタ群３１の部分レジスタ群３１ｃから変調Ｃの波形に関するパラメータを取得して、変調Ｂの波形に関する種々のデータ設定を行う。具体的には、パラメータＰＤＩ＿ＲＳＣを取得して立ち上がり時の分解能である立ち上がり時刻み回数ＣＲＮを設定し、パラメータＰＤＩ＿ＦＳＣを取得して立ち下がり時の分解能である立ち下がり時刻み回数ＣＦＮを設定する。パラメータＰＤＩ＿ＲＩＣを取得して変調Ｃ立ち上がり初期値ＶＲＣ０を設定し、パラメータＰＤＩ＿ＦＩＣを取得して変調Ｃ立ち下がり初期値ＶＦＣ０を設定する。
【００９７】
そして、パラメータＰＤＩ＿ＲＤＣを取得して変調Ｃ刻み立ち上がり量ＶＲＣΔを設定し、パラメータＰＤＩ＿ＦＤＣを取得して変調Ｃ刻み立ち下がり量ＶＦＣΔを設定する。また、パラメータＰＤＩ＿ＷＴ０Ｃを取得して変調Ｃ開始待機時間ｔ５を設定し、パラメータＰＤＩ＿ＷＴ１Ｃを取得して変調Ｃ立ち上がり後待ち期間ｔ６ｒｗを設定し、パラメータＰＤＩ＿ＷＴ２Ｃを取得して変調Ｃ立ち下がり後待ち期間ｔ６ｆｗを設定する。さらに、パラメータＰＤＩ＿ＲＥＰＣを取得して変調Ｃ出力サイクル繰り返し回数ｎを設定する。
【００９８】
さらに、波形生成論理部３５は時間管理用レジスタ部３２の部分レジスタ群３２ｃから、変調Ｃ刻み立ち上がり量ＶＲＣΔ及び変調Ｃ刻み立ち下がり量ＶＦＣΔに関する時間管理用パラメータを取得する。具体的には、パラメータＰＤＩ＿ＲＴＣ１〜ｒを取得して立ち上がり時刻み時間幅ΔｔＲ１〜ΔｔＲｔを設定し、パラメータＰＤＩ＿ＦＴＣ１〜ｕを取得して立ち下がり時刻み時間幅ΔｔＦ１〜ΔｔＦｕを設定する。この際、ｔ≧ＣＲＮ，ｕ≧ＣＦＮを満足する。
【００９９】
波形生成論理部３５は変調設定用レジスタ群３１の部分レジスタ群３１ｃ及び時間管理用レジスタ部３２の部分レジスタ群３２ｃより得た波形設定用パラメータに基づき、基準クロックＣＴ３４に同期して図１０で示すパラレルデータ出力電圧波形ＷＦｃが得られるようにＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲを出力する。
【０１００】
まず、図１０に示すように、変調Ｂの出力制御動作終了後、変調Ｃ立ち上がり初期値ＶＲＣ０を変調Ｃ開始待機時間ｔ５において維持する。
【０１０１】
そして、変調Ｃ立ち上がり期間ｔ６ｒにおいて、変調Ｃ立ち上がり初期値ＶＲＣ０から、立ち上がり時刻み回数ＣＲＮかけて、立ち上がり時刻み時間幅ΔｔＲｉ（ｉ＝１〜ＣＲＮ）毎に変調Ｃ刻み立ち上がり量ＶＲＣΔ分出力値を順次上昇させる制御を行う。その結果、変調Ｃ立ち上がり期間ｔ６ｒの終了時には変調Ｃ立ち下がり初期値ＶＦＣ０に達する。
【０１０２】
その後、変調Ｃ立ち上がり後待ち期間ｔ６ｒｗにおいて、パラレルデータ出力電圧波形ＷＦｃは変調Ｃ立ち下がり初期値ＶＦＣ０を維持する。
【０１０３】
次に、変調Ｃ立ち上がり期間ｔ６ｒにおいて、変調Ｃ立ち下がり初期値ＶＦＣ０から、立ち下がり時刻み回数ＣＦＮかけて、立ち下がり時刻み時間幅ΔｔＦｊ（ｊ＝１〜ＣＦＮ）毎に変調Ｃ刻み立ち下がり量ＶＦＣΔ分出力値を順次下降させる制御を行う。その結果、変調Ｃ立ち上がり期間ｔ６ｒの終了時には変調Ｃ立ち上がり初期値ＶＲＣ０に達する。
【０１０４】
その後、変調Ｃ立ち下がり後待ち期間ｔ６ｆｗにおいて、パラレルデータ出力電圧波形ＷＦｃは変調Ｃ立ち上がり初期値ＶＲＣ０を維持する。
【０１０５】
このように、波形生成論理部３５内のRise/Fall管理部３７によって変調Ｃ出力サイクルｔ６毎にパラレルデータ出力電圧波形ＷＦｃを得るためのＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲが出力される。以降、出力回数カウンタ３６の管理の下、パラレルデータ出力電圧波形ＷＦｃが変調Ｃ出力サイクル繰り返し回数ｎ分繰り返され、変調Ｂの出力制御は終了する。
【０１０６】
なお、変調Ｃ開始待機時間ｔ５、変調Ｃ立ち上がり期間ｔ６ｒ、変調Ｃ立ち上がり後待ち期間ｔ６ｒｗ、変調Ｃ立ち下がり期間ｔ６ｆ、変調Ｃ立ち下がり後待ち期間ｔ６ｆｗそれぞれにおけるＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲの出力は、変調Ａの時と同様に行われる。
【０１０７】
図６に戻って、実施の形態２のパラレルデータ出力制御回路３はステップＳＴ３の処理が終了後、割り込み処理をＣＰＵ等に対して出力し、新たなパラレルデータ出力電圧波形生成のための波形設定用のパラメータを変調設定用レジスタ群３１及び時間管理用レジスタ部３２内に取り込むことができる。
【０１０８】
なお、パラレルＤＡＣ２の性能によっては、１２ビット、１６ビット等のＤ／Ａ変換用データＤａｔａを必要とする場合がある。そうしたユーザ側の要求に応える場合を想定し、例えば、波形生成論理部３５とレジスタ３８とを１６ビット幅で構成しておくことを提案する。パラレルＤＡＣ２が１０ビット精度であれば、レジスタ３８のうち下位１０ビットをパラレルＤＡＣに出力させる。パラレルＤＡＣ２が１２ビット精度であれば、レジスタ３８のうち下位１２ビットをパラレルＤＡＣに出力させる。パラレルＤＡＣ２が１６ビット精度であれば、レジスタ３８の１６ビット幅を全て使ってパラレルＤＡＣ２に出力させる。出力の切り替えは、例えば、レジスタ３８についてのマイコン３の外部出力端子群（Ｄ／Ａ変換用データＤａｔａが得られる外部出力端子群、以下、「外部出力端子群Ｄａｔａ」と略記する場合あり）のうち１０ビットをＤＡＣ２と電気的に接続することで、切り替えることができ、マイコン１の汎用利用性がさらに高まり、パラレルＤＡＣの制御用半導体装置としてはさらに好適な半導体装置となる。１６個の外部端子を有する外部出力端子群Ｄａｔａのうち未使用の外部接続端子については、電位を基準電位または電源電位に固定するか、高インピーダンス状態に電位固定しても良い。また、１７ビットのパラレルＤＡＣの場合は、パラレルＤＡＣの上位１６ビットに外部出力端子群からのＤ／Ａ変換用データＤａｔａを与え、パラレルＤＡＣの最下位１ビットについては固定信号を与えるようにする。
【０１０９】
（効果）
実施の形態２においては、パラレルＤＡＣ２へのＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲの出力を専用ハードウエアであるパラレルデータ出力制御回路３によって行っている。パラレルデータ出力制御回路３は変調設定用レジスタ群３１及び時間管理用レジスタ部３２内に格納された波形設定用パラメータによって規定されるパラレルデータ出力電圧波形が得られるようにＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲを生成するパラレルデータ出力制御動作を実行している。
【０１１０】
実施の形態２のパラレルデータ出力制御回路３は、変調設定用レジスタ群３１及び時間管理用レジスタ部３２内に波形設定用パラメータが設定された後は、ＣＰＵ等の制御手段からは独立して上記パラレルデータ出力制御動作が可能である。すなわち、変調設定用レジスタ群３１及び時間管理用レジスタ部３２への波形設定用パラメータ設定後は、ＣＰＵ等の制御手段に割り込み処理等が生じても、その影響を受けることなく上記パラレルデータ出力制御動作を行うことができる。
【０１１１】
その結果、パラレルデータ出力制御回路３は、パラレルＤＡＣ２へのパラレルデータ出力制御をより高精度に確立することができる効果を奏する。
【０１１２】
加えて、変調設定用レジスタ群３１及び時間管理用レジスタ部３２内に立ち上がり波形及び立ち下がり波形を規定する波形設定用パラメータを設定することができる。例えば、変調Ａを例に挙げれば、変調Ａ刻み立ち上がり量ＶＲＡΔ，立ち上がり時刻み時間幅ΔｔＲ，立ち上がり時刻み回数ＡＲＮ，変調Ａ刻み立ち下がり量ＶＦＡΔ、立ち下がり時刻み時間幅ΔｔＦ、立ち下がり時刻み回数ＡＦＮ等のパラメータを設定することができる。
【０１１３】
このため、実施の形態２のパラレルデータ出力制御回路３は、多様な立ち上がり波形及び立ち下がり波形を実現可能なＤ／Ａ変換用データＤａｔａ及び書き込み制御信号ＷＲを出力することができる。
【０１１４】
したがって、実施の形態２のパラレルデータ出力制御回路３は、上記波形設定用パラメータを用いて、立ち上がり波形及び立ち下がり波形の設定を独立して設定することができる。このため、外部回路の応答特性が異なる場合に対応して、立ち上がり波形と立ち下がり波形を異なる内容に設定することができ、外部回路の応答特性が同じ場合に対応して、立ち上がり波形と立ち下がり波形を同一内容に設定することもできる効果を奏する。
【０１１５】
加えて、変調設定用レジスタ群３１内に立ち上がり及び立ち下がりの初期値を規定する波形設定用パラメータを設定することができる。例えば、変調Ａを例に挙げれば、変調Ａ立ち上がり初期値ＶＲＡ０及び変調Ａ開始待機時間ｔ１を規定する初期値設定用パラメータによって、パラレルデータ出力電圧波形ＷＦａの初期値を設定することができる。
【０１１６】
このため、実施の形態２のパラレルデータ出力制御回路３は、立ち上がり波形及び立ち下がり波形の初期値を精度良く設定することができる。
【０１１７】
さらに、上記波形設定用パラメータを用いて、初期値設定後に立ち上がるか立ち下がるかを選択的に設定することができる。例えば、変調Ａを例に挙げれば、変調Ａ刻み立ち上がり量ＶＲＡΔ及び変調Ａ刻み立ち下がり量ＶＦＡΔを正に設定すれば極性が正のパラレルデータ出力電圧波形ＷＦａを得ることができる。一方、変調Ａ刻み立ち上がり量ＶＲＡΔ及び変調Ａ刻み立ち下がり量ＶＦＡΔを負に設定すれば極性が負のパラレルデータ出力電圧波形ＷＦａを得ることができる。
【０１１８】
また、変調設定用レジスタ群３１内の上記波形設定用パラメータは、立ち上がり後の極大値あるいは立ち下がり後の極小値に到達後、その状態の保持時間を規定するパラメータを含んでいる。例えば、変調Ａを例に挙げれば、変調Ａ立ち上がり後待ち期間ｔ２ｒｗによって極値到達後の保持時間を設定することができる。
【０１１９】
このため、実施の形態２のパラレルデータ出力制御回路３は、立ち上がり波形及び立ち下がり波形の極値を精度良く設定することができる。
【０１２０】
さらに、変調設定用レジスタ群３１及び時間管理用レジスタ部３２は、変調内容（パラレルデータ出力電圧波形内容）が異なる変調Ａ〜変調Ｃ毎に波形設定用パラメータを格納するレジスタ群３１ａ〜３１ｃ及び部分レジスタ群３２ａ〜３２ｃを有している。
【０１２１】
このため、実施の形態２のパラレルデータ出力制御回路３は、複数の変調による複数種のパラレルデータ出力電圧波形を実現するパラレルデータ出力制御を比較的簡単に行うことができる効果を奏する。
【０１２２】
また、パラレルデータ出力制御回路３とパラレルＤＡＣ２とからなる半導体装置は、高精度にＤ／Ａ変換出力を行うことができる。
【符号の説明】
【０１２３】
１ 制御マイコン、２ パラレルＤＡＣ、３ パラレルデータ出力制御回路、１１ 内蔵ＲＡＭ、１２ ＣＰＵ、１３ バッファ、１４，３８ レジスタ、１５ 出力周期制御タイマ、１６ データ転送数制御カウンタ、１７ ＷＲ信号出力タイマ、３１ 変調設定用レジスタ群、３２ 時間管理用レジスタ部、３３ ステートマシン、３４ 波形出力時間管理カウンタ、３５ 波形生成論理部、３６ 出力回数カウンタ、３７ Rise/Fall管理部。
【特許請求の範囲】
【請求項１】
時系列に変化するパラレルデータ出力波形を規定する波形設定用パラメータが格納可能なパラメータ格納部と、
前記波形設定用パラメータにより規定された出力波形データをデジタルデータとして生成する波形生成論理部とを備え、
前記波形生成論理部は、出力制御クロックに同期して、前記出力波形データと、書き込み制御信号とを出力することを特徴とする、
パラレルデータ出力制御回路。
【請求項２】
請求項１記載のパラレルデータ出力制御回路であって、
前記波形設定用パラメータは、前記パラレルデータ出力波形の立ち上がり及び立ち下がり波形を規定する立ち上がり及び立ち下がり用パラメータを有し、
前記立ち上がり用パラメータは、立ち上がり時刻み回数、立ち上がり時刻み時間幅及び刻み立ち上がり量を含み、前記立ち下がり用パラメータは、立ち下がり時刻み回数、立ち下がり時刻み時間幅及び刻み立ち下がり量を含み、
前記波形生成論理部は、
前記立ち上がり時刻み回数分、前記立ち上がり時刻み時間幅毎に前記刻み立ち上がり量上昇する立ち上がり波形が実現され、かつ、前記立ち下がり時刻み回数分、前記立ち下がり時刻み時間幅毎に前記刻み立ち下がり量下降する立ち下がり波形が実現されるように、前記パラレルデータを生成する、
パラレルデータ出力制御回路。
【請求項３】
請求項１あるいは請求項２記載のパラレルデータ出力制御回路であって、
前記波形設定用パラメータは、パラレルデータ変化開始時の初期値設定用パラメータを含む、
パラレルデータ出力制御回路。
【請求項４】
請求項１ないし請求項３のうち、いずれか１項に記載のパラレルデータ出力制御回路であって、
前記波形設定用パラメータは、前記パラレルデータ出力波形の極性を設定可能なパラメータを含む、
パラレルデータ出力制御回路。
【請求項５】
請求項１ないし請求項４のうち、いずれか１項に記載のパラレルデータ出力制御回路であって、
前記波形設定用パラメータは、前記パラレルデータ出力波形の極値到達後その状態の保持時間を規定するパラメータを含む、
パラレルデータ出力制御回路。
【請求項６】
請求項１ないし請求項５のうち、いずれか１項に記載のパラレルデータ出力制御回路であって、
前記パラメータ格納部は複数の部分パラメータ格納部を有し、前記複数の部分パラメータ格納部は前記パラレルデータ出力波形内容が異なる複数種の波形設定用パラメータが格納可能であり、
前記波形生成論理部は、前記複数の部分パラメータ格納部から得られる前記複数種の波形設定用パラメータに基づき、複数種のパラレルデータ出力波形を出力可能とする、
パラレルデータ出力制御回路。
【請求項７】
請求項１ないし請求項６記載のうち、いずれか１項に記載のパラレルデータ出力制御回路であって、
前記波形設定用パラメータは、前記パラレルデータ出力波形の立ち上がり波形及び立ち下り波形を互いに独立して設定可能なパラメータを含む、
パラレルデータ出力制御回路。
【請求項８】
請求項１ないし請求項７記載のうち、いずれか１項に記載のパラレルデータ出力制御回路であって、
前記波形生成論理部は、前記出力波形データの取り込みタイミングを指示する書き込み制御信号を出力する書き込み制御信号出力機能を備える、
パラレルデータ出力制御回路。
【請求項９】
請求項８記載のパラレルデータ出力制御回路であって、
前記波形設定用パラメータは、前記書き込み制御信号の極性、出力期間、出力位置を設定可能なパラメータを含む、
パラレルデータ出力制御回路。
【請求項１０】
請求項１ないし請求項９のうちいずれか１項に記載のパラレルデータ出力制御回路と、
前記パラレルデータ出力制御回路から出力される前記デジタルデータをＤ／Ａ変換するＤＡＣと、
を備える半導体装置。
【請求項１】
時系列に変化するパラレルデータ出力波形を規定する波形設定用パラメータが格納可能なパラメータ格納部と、
前記波形設定用パラメータにより規定された出力波形データをデジタルデータとして生成する波形生成論理部とを備え、
前記波形生成論理部は、出力制御クロックに同期して、前記出力波形データと、書き込み制御信号とを出力することを特徴とする、
パラレルデータ出力制御回路。
【請求項２】
請求項１記載のパラレルデータ出力制御回路であって、
前記波形設定用パラメータは、前記パラレルデータ出力波形の立ち上がり及び立ち下がり波形を規定する立ち上がり及び立ち下がり用パラメータを有し、
前記立ち上がり用パラメータは、立ち上がり時刻み回数、立ち上がり時刻み時間幅及び刻み立ち上がり量を含み、前記立ち下がり用パラメータは、立ち下がり時刻み回数、立ち下がり時刻み時間幅及び刻み立ち下がり量を含み、
前記波形生成論理部は、
前記立ち上がり時刻み回数分、前記立ち上がり時刻み時間幅毎に前記刻み立ち上がり量上昇する立ち上がり波形が実現され、かつ、前記立ち下がり時刻み回数分、前記立ち下がり時刻み時間幅毎に前記刻み立ち下がり量下降する立ち下がり波形が実現されるように、前記パラレルデータを生成する、
パラレルデータ出力制御回路。
【請求項３】
請求項１あるいは請求項２記載のパラレルデータ出力制御回路であって、
前記波形設定用パラメータは、パラレルデータ変化開始時の初期値設定用パラメータを含む、
パラレルデータ出力制御回路。
【請求項４】
請求項１ないし請求項３のうち、いずれか１項に記載のパラレルデータ出力制御回路であって、
前記波形設定用パラメータは、前記パラレルデータ出力波形の極性を設定可能なパラメータを含む、
パラレルデータ出力制御回路。
【請求項５】
請求項１ないし請求項４のうち、いずれか１項に記載のパラレルデータ出力制御回路であって、
前記波形設定用パラメータは、前記パラレルデータ出力波形の極値到達後その状態の保持時間を規定するパラメータを含む、
パラレルデータ出力制御回路。
【請求項６】
請求項１ないし請求項５のうち、いずれか１項に記載のパラレルデータ出力制御回路であって、
前記パラメータ格納部は複数の部分パラメータ格納部を有し、前記複数の部分パラメータ格納部は前記パラレルデータ出力波形内容が異なる複数種の波形設定用パラメータが格納可能であり、
前記波形生成論理部は、前記複数の部分パラメータ格納部から得られる前記複数種の波形設定用パラメータに基づき、複数種のパラレルデータ出力波形を出力可能とする、
パラレルデータ出力制御回路。
【請求項７】
請求項１ないし請求項６記載のうち、いずれか１項に記載のパラレルデータ出力制御回路であって、
前記波形設定用パラメータは、前記パラレルデータ出力波形の立ち上がり波形及び立ち下り波形を互いに独立して設定可能なパラメータを含む、
パラレルデータ出力制御回路。
【請求項８】
請求項１ないし請求項７記載のうち、いずれか１項に記載のパラレルデータ出力制御回路であって、
前記波形生成論理部は、前記出力波形データの取り込みタイミングを指示する書き込み制御信号を出力する書き込み制御信号出力機能を備える、
パラレルデータ出力制御回路。
【請求項９】
請求項８記載のパラレルデータ出力制御回路であって、
前記波形設定用パラメータは、前記書き込み制御信号の極性、出力期間、出力位置を設定可能なパラメータを含む、
パラレルデータ出力制御回路。
【請求項１０】
請求項１ないし請求項９のうちいずれか１項に記載のパラレルデータ出力制御回路と、
前記パラレルデータ出力制御回路から出力される前記デジタルデータをＤ／Ａ変換するＤＡＣと、
を備える半導体装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【公開番号】特開２０１２−１８２８３３（Ｐ２０１２−１８２８３３Ａ）
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願番号】特願２０１２−１１８２６１（Ｐ２０１２−１１８２６１）
【出願日】平成２４年５月２４日（２０１２．５．２４）
【分割の表示】特願２００７−２４６８５６（Ｐ２００７−２４６８５６）の分割
【原出願日】平成１９年９月２５日（２００７．９．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年９月２０日（２０１２．９．２０）
【国際特許分類】
【出願日】平成２４年５月２４日（２０１２．５．２４）
【分割の表示】特願２００７−２４６８５６（Ｐ２００７−２４６８５６）の分割
【原出願日】平成１９年９月２５日（２００７．９．２５）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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