【課題】精度の高いＡＤ変換を行うことがが可能なＡＤ変換回路を提供すること。
【解決手段】本発明にかかるＡＤ変換回路は、プリアンプ１１，１２と、コンパレータ２１，２２，２４と、スイッチ３１，４１と、トランジスタＴｒ１，Ｔｒ５と、スイッチ４１をオンした場合におけるコンパレータ２１の比較結果に基づいてコンパレータ２１のオフセット電圧を補正する第１補正部と、スイッチ３１をオンし、スイッチ４１及びトランジスタＴｒ１，Ｔｒ５をそれぞれオフした場合におけるコンパレータ２１の比較結果に基づいてプリアンプ１１のオフセット電圧を補正する第２補正部と、を備える。 （もっと読む）

【課題】ビット判定時に比較部での比較時間が長くなることによりＡＤ変換時間が長くなることを抑制する。
【解決手段】アナログ電圧生成部１１が、受信したアナログ信号を外部クロック信号Φｓに同期してサンプリングし、制御信号に基づいて第１のアナログ電圧及び第２のアナログ電圧を生成し、比較部１２がクロック信号Φｃに同期して第１のアナログ電圧と第２のアナログ電圧の大きさを比較し、制御部１３が第１のアナログ電圧と第２のアナログ電圧の電圧差を縮小させていき、比較部１２の比較結果に基づいて、外部クロック信号Φｓに同期してサンプリングされたアナログ信号に応じたデジタル信号を生成し、中心電圧調整部１５が、クロック信号Φｃの信号遷移の回数が閾値以上になると、比較部１２の入力トランジスタに流れる電流が増加するように、第１のアナログ電圧と第２のアナログ電圧の中心電圧を調整する。 （もっと読む）

【課題】多様な応用、および超広帯域の応用において使用されることができるアナログローパスフィルタを提供する。
【解決手段】ディジタル信号２０１を処理する電子回路は、各々がディジタル信号の遅延されたレプリカを生成するように構成されている複数のディジタル遅延回路２０３，２０５，２０７と、各々がディジタル信号または遅延回路の１つからの遅延されたレプリカをアナログ信号へ変換するように構成されている複数のディジタル対アナログコンバータ２１１，２１３，２１５，２１７と、各々がディジタル対アナログコンバータからのアナログ信号を利得係数によって調節するように構成されていて、かつ各々が出力をもつ複数のアナログ利得回路２２１，２２３，２２５，２２７と、アナログ利得回路の出力を加算するように構成されているアナログ加算器２３１とを含む。 （もっと読む）

【課題】変換対象であるアナログ信号の信号特性に応じた分解能でデジタル信号に変換でき、かつ、その際の消費電力が削減できるようにする。
【解決手段】入力信号Ｇ１の所定の特性を検出する信号特性検出部６と、信号特性検出部により検出された信号特性に基づき分解能を設定し、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号Ｇ１０を生成し、出力する制御信号生成部７と、複数のレジスタ値が格納されて、レジスタ値に対応したレジスタ信号を出力する逐次比較レジスタと、レジスタ信号をアナログ信号に変換して、基準電圧信号として出力するデジタルアナログ変換器と、入力信号と基準電圧信号とを比較して比較結果信号を出力するコンパレータと、を備える。 （もっと読む）

【課題】ＳｕｂＤＡＣの出力端子につながる４端子コンパレータのトランジスタのゲート容量が所望の容量比となるように制御して補正し、高精度化を可能とする逐次比較型ＡＤ変換器を提供する。
【解決手段】探索範囲を設定するデジタル値ＤＳＲを受け、対応する電圧を出力するＭａｉｎＤＡＣ１０２，１０３と、探索範囲を設定するための制御信号を受け、対応する電圧を出力するＳｕｂＤＡＣ１０１と、ＭａｉｎＤＡＣ１０２，１０３とＳｕｂＤＡＣ１０１からの電圧の比較を行う４端子コンパレータ１０５，１０７、ＭａｉｎＤＡＣ＋（１０２）と、ＭａｉｎＤＡＣ−（１０３）の出力電圧を比較するコンパレータ１０６と、切替制御信号に基づきＳｕｂＤＡＣ１０１の出力Ａ１，Ｂ１，Ｄ１，Ｅ１又はコモン電圧ＶＣＭに切り替えるセレクタ１０４と、セレクタ１０４に切替制御信号を与える逐次比較レジスタロジック１０８を備える。 （もっと読む）

【課題】増幅回路を用いてＡＤ変換の分解能を拡大するＡＤ変換技術において増幅回路のゲインに対する校正精度を向上させる。
【解決手段】目的ゲイン２^ｎ（ｎは正の整数）に対する前記増幅回路の実際のゲインを実測ゲインとして計測するゲインキャリブレーション処理を行い、アナログ信号を増幅回路で増幅してからＡＤ変換回路で変換してビット拡張された変換データを取得する拡張ＡＤ変換処理において、前記増幅回路で増幅してから前記ＡＤ変換回路で変換して得られるデータに前記実測ゲインに対する前記目的ゲイン２^ｎの比に応じた操作を施すことによってゲインに起因する誤差を相殺する。前記ゲインキャリブレーション処理では、デジタル的に既知の校正データに応ずる校正信号を目的ゲイン２^ｎ倍した信号のＡＤ変換結果に対して、上記校正データをＮ倍した信号を増幅せずにＡＤ変換して当該変換結果の１／Ｎの値を用いて、前記実測ゲインを求める。 （もっと読む）

【課題】光結合部の伝送マージンを確保して復調誤りを抑制し、高精度の信号伝送を可能とする半導体装置、その検査方法および送信回路を提供する。
【解決手段】半導体装置１００は、アナログディジタル変換部３と、ディジタル信号に応じたパルスパターンである伝送信号を出力するパルス幅変調部５と、固定パルスである参照信号を生成する参照信号生成部７と、を備える。そして、前記伝送信号および前記参照信号のいずれかを選択する第１の制御部１３と、前記伝送信号または前記参照信号に基づく駆動電流を出力する発光素子駆動部９と、前記伝送信号または前記参照信号基づく光信号を放出する発光素子１５と、を備える。さらに、前記光信号を電圧信号に変換する光受信部２１と、前記電圧信号を前記伝送信号または前記参照信号に基づくディジタル信号に復調する復調部２５と、を備える。 （もっと読む）

【課題】レベル変換回路のレイアウト面積の縮小を図る。
【解決手段】半導体集積回路装置（１０）は、レベル変換回路（１４）と、Ｄ／Ａ変換回路（１２）とを備える。このとき、パラレル形式のデジタル信号をシリアル形式に変換して上記レベル変換回路に供給するためのパラレル・シリアル変換回路（１５）と、上記レベル変換回路の出力をパラレル形式のデジタル信号に変換して上記Ｄ／Ａ変換回路に供給するためのシリアル・パラレル変換回路（１３）とを設ける。上記レベル変換回路は、シリアル形式のデジタル信号に対応するレベル変換機能を備えていれば良く、パラレル形式のデジタル信号に対応させる場合に比べて、レベル変換回路のレイアウト面積を縮小することができる。 （もっと読む）

【課題】 Ｉ２Ｓ信号をパルストランスを使用して絶縁すること。
【解決手段】 オーディオ信号が無音（振幅値が０Ｖ）である場合に、ＤＡＴＡ信号のＬチャンネルのデータＤＬｉは、「００００００００・・・」と「０」が続き、直流信号となってしまう。しかし、変調部２で生成される第２のＬチャンネルオーディオ信号は、ＬＲＣＫ信号のハイレベルの期間においては「０００００・・」であり、ＬＲＣＫ信号のローレベルの期間においては「１１１１１・・」であるので、その結果、第２のＬチャンネルオーディオ信号は交流信号と見なすことが可能となる。従って、第２のＬチャンネルオーディオ信号を、パルストランス３を使用して絶縁することができる。 （もっと読む）

【課題】比較的簡単な構成により分解能を向上させ回路特性の誤差の影響を縮減してＤＡ変換を行う。
【解決手段】夫々に校正データを与えた複数個のＤＡ変換回路（ＤＡＣ１，ＤＡＣ２）の出力を所定の重みをつけて前記加算回路（２）で加算し、前記加算回路の出力を前記ＡＤ変換回路でデジタル値に変換し、変換されたデジタル値に基づいて所定の重みに許容外の誤差があることを判別したときは、当該誤差の影響を縮小する方向に変換対象のデジタル信号を補正するための補正係数を取得する校正処理を制御する。変換対象のデジタル信号を高精度にアナログ信号に変換するときは、変換対象のデジタル信号を前記補正係数を用いて補正して前記複数個のＤＡ変換回路に与え、これによるＤＡ変換出力を前記加算回路で加算する。 （もっと読む）

【課題】帰還抵抗に対して予め当該帰還抵抗が設けられているＤＡＣアンプに対して設定される最大値の電圧を印加しその発熱状態を標準状態とすることで、出力電圧の変化が生じても電子ビームに対する影響を最小限に抑え高精度な描画処理を行うことができる荷電粒子ビーム描画装置及びＤＡＣアンプの安定化方法を提供する。
【解決手段】荷電粒子ビームＢを用いて移動可能なステージ上に載置される試料にパターンを描画する描画部２と、荷電粒子ビームＢの光路に沿って配置される偏向器に電圧を印加するＤＡＣアンプ３４，３５と、ＤＡＣアンプ３４，３５に対する制御を行うＤＡＣアンプ制御部３１ｊを備える制御計算機３１と、から構成される制御部３と、を備え、ＤＡＣアンプ制御部３１ｊは、ＤＡＣアンプ３４，３５に印加する電圧を当該ＤＡＣアンプ３４，３５に対して設定される最大値で継続して印加する。 （もっと読む）

【課題】より高精度でビット拡張ができるＤＡ変換装置を提供する。
【解決手段】ＤＡ変換装置１２は、２^ｍ個のｎビットのＤＡコンバータ１４と、このＤＡコンバータ１４からの出力を加算する演算器１６と、前記ＤＡコンバータに入力するｎビットの中間データを生成するデータプロセッサ１２と、を備えている。データプロセッサは、各ＤＡコンバータ１４の中間データとして、入力データの上位ｎビットデータに、補正値を付加したデータを生成する。補正値は、その総和が、入力データの下位ｍビットデータが示す値に等しくなるように設定される。 （もっと読む）

【課題】所望の帯域幅を確保しつつ、所望の倍率を正確に得ることができる演算回路を提供する。
【解決手段】演算回路は、入力信号を入力する入力端子と、複数個のキャパシタと、増幅入力端子と出力端子とを備え、この増幅入力端子から入力される信号を増幅して前記出力端子から出力信号を出力する増幅回路とを備えている。第１スイッチ回路は、第１制御信号に基づき導通状態となり、複数のキャパシタを入力端子と第１電圧を供給する第１電圧端子との間に並列に接続する。また、第２スイッチ回路は、第２制御信号に基づき導通状態となり、複数個のキャパシタに含まれる第１のキャパシタを増幅入力端子と第２電圧を供給する第２電圧端子との間に第１の電流経路を形成するように接続すると共に、複数個のキャパシタに含まれる第２のキャパシタを増幅入力端子と前記出力端子との間に第２の電流経路を形成するように接続する。 （もっと読む）

【課題】半導体装置のテスト用電源電圧として、複雑なパターンの電源波形を短時間で、高精度に生成する。
【解決手段】マルチプレクサ１６から出力された電圧変化値ΔＶは加算器１７により電圧設定値保持部１９に格納された電圧値が加算される。この加算結果は電圧設定値保持部１９に格納される。加算回路２０は加算器１７の加算結果に、電圧初期値格納部１８の初期値データを加算する。この加算結果は、補正器２１が補正情報に基づいて補正する。制御回路２６は比較器２４の比較結果に基づいて補正器２１のデジタルデータが上限／下限電圧になったかを判定し、到達していない場合、補正器２１の信号を時間情報格納部２５のデータ転送時間間隔ΔＴに基づいて出力する。Ｄ／Ａ変換器１２は、その信号をアナログ信号に変換し、デバイス供給電源アナログ回路１３に増幅されて電源電圧ＶＣＣとして出力される。 （もっと読む）

【課題】ＡＤコンバータの変換時間および検査時間を削減する。
【解決手段】
本発明にかかる逐次比較型ＡＤコンバータ１０は、アナログ入力をサンプルホールドするサンプルホールド回路１３と、サンプルホールド回路１３から出力された電位と基準電位とを逐次比較する比較器１４と、比較器１４による比較結果を記憶する逐次比較レジスタ１５と、逐次比較レジスタから出力された比較結果のうち上位ビットの値を記憶するＳＡＲ上位ビットレジスタ１７と、逐次比較レジスタ１５から出力された比較結果の下位ビットの値に基づいて、比較器１４における次回以降の逐次比較を全ビットについて行うか、または下位ビットについてのみ行うかを設定するスキップフラグ設定回路１８と、を備える。 （もっと読む）

【課題】フィールド機器の状態を監視するに際して、フィールド機器が接続されているアナログ通信路を通じた通信の状態を確認できるようにする。
【解決手段】機器監視ユニット１５は、（１）フィールド機器１０におけるアナログ通信路へのアナログ出力値についてのデジタル設定値と、（２）入出力ユニット１１におけるＡＤ変換器１１５３のデジタル値、及び、（３）入出力ユニット１１のメモリ１４に記憶されたデジタル設定値の一方との組を、それぞれデジタル通信路１６を通じて取得し、取得した各値に基づいて、アナログ通信路を通じた通信の状態をチェックする。 （もっと読む）

【課題】音声信号がアナログ形式で入力される場合であっても、送信周波数をずらすことなく周波数変調を行うことが可能な周波数変調装置を提供する。
【解決手段】周波数変調装置は、アナログ−デジタル変換部（ＡＤＣ）、ＤＣ除去部、中心周波数加算部、振幅−周波数変換部、デジタル−アナログ変換部（ＤＡＣ）及び送信周波数変換部を具備する。ＤＣ除去部は、ＡＤＣでデジタル化された信号に含まれる直流成分を除去した減算信号を出力する。中心周波数加算部は、減算信号に、所定の周波数に対応する値を加算した加算信号を出力する。振幅−周波数変換部は、加算信号が示す振幅値情報を周波数値情報に変換する。デジタル−アナログ変換部は、振幅−周波数変換部からの信号をアナログ変換し、送信周波数変換部は、アナログ変換後の信号の周波数を周波数変換し、周波数変調信号として出力する。 （もっと読む）

【課題】高速のAD変換器を提供する。
【解決手段】アナログ入力信号をデジタル出力信号に変換するAD変換器であって，アナログ入力信号と参照電圧とを比較して当該比較結果に応じたデジタル出力信号の各ビットを順次出力するN段の比較ユニットと，比較ユニットが出力するデジタル出力信号の各ビットに基づいて参照電圧に対応する参照電圧生成デジタル信号を順次生成する論理回路と，参照電圧生成デジタル信号に基づいて前記参照電圧を生成するDA変換器とを有する。そして，N段の比較ユニットは，それぞれ，前段からの状態制御信号の判定状態に応答してリセット状態から判定状態になる比較器と，比較器が判定状態で比較結果を出力したときに後段の比較ユニットへの状態制御信号を判定状態にする状態制御信号生成部とを有し，トリガクロックに応答して，N段の比較ユニットの比較器が上位のビットから下位のビットまで順次比較動作を行う。 （もっと読む）

【課題】常に信頼性の高いパラレルデータ出力制御が行えるをパラレルデータ出力制御回路を得る。
【解決手段】ＣＰＵ１２はバッファ１３からのリクエストＲＱに応答して内蔵ＲＡＭ１１よりデジタルデータをバッファ１３に出力する。バッファ１３は複数段構成のＦＩＦＯを有し、ＦＩＦＯの各段は１単位（１０ビット）のデジタルデータを格納可能であり、バッファ１３全体としてＦＩＦＯの構成段数単位分のデジタルデータを格納することができる。レジスタ１４は出力制御クロックＣＫ１５に同期して、バッファ１３内部に格納したデジタルデータを１単位ごとに取り込む。レジスタ１４に格納されたデジタルデータがＤ／Ａ変換用データＤａｔａとしてパラレルＤＡＣ２に出力される。ＷＲ信号出力タイマ１７は出力制御クロックＣＫ１５に同期して“Ｌ”の１ショットパルスを有する書き込み制御信号ＷＲを生成する。 （もっと読む）