ＡＤ変換回路及びＡＤ変換方法
【課題】ビット判定時に比較部での比較時間が長くなることによりＡＤ変換時間が長くなることを抑制する。
【解決手段】アナログ電圧生成部１１が、受信したアナログ信号を外部クロック信号Φｓに同期してサンプリングし、制御信号に基づいて第１のアナログ電圧及び第２のアナログ電圧を生成し、比較部１２がクロック信号Φｃに同期して第１のアナログ電圧と第２のアナログ電圧の大きさを比較し、制御部１３が第１のアナログ電圧と第２のアナログ電圧の電圧差を縮小させていき、比較部１２の比較結果に基づいて、外部クロック信号Φｓに同期してサンプリングされたアナログ信号に応じたデジタル信号を生成し、中心電圧調整部１５が、クロック信号Φｃの信号遷移の回数が閾値以上になると、比較部１２の入力トランジスタに流れる電流が増加するように、第１のアナログ電圧と第２のアナログ電圧の中心電圧を調整する。
【解決手段】アナログ電圧生成部１１が、受信したアナログ信号を外部クロック信号Φｓに同期してサンプリングし、制御信号に基づいて第１のアナログ電圧及び第２のアナログ電圧を生成し、比較部１２がクロック信号Φｃに同期して第１のアナログ電圧と第２のアナログ電圧の大きさを比較し、制御部１３が第１のアナログ電圧と第２のアナログ電圧の電圧差を縮小させていき、比較部１２の比較結果に基づいて、外部クロック信号Φｓに同期してサンプリングされたアナログ信号に応じたデジタル信号を生成し、中心電圧調整部１５が、クロック信号Φｃの信号遷移の回数が閾値以上になると、比較部１２の入力トランジスタに流れる電流が増加するように、第１のアナログ電圧と第２のアナログ電圧の中心電圧を調整する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＡＤ変換回路及びＡＤ変換方法に関する。
【背景技術】
【０００２】
アナログ回路が少なく比較的簡単な回路で実現できる逐次比較型のＡＤ（Analogue to Digital）変換回路が知られている。逐次比較型のＡＤ変換回路は、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）プロセスとの整合性が高く、微細化が可能であることから様々な用途に用いられている。
【０００３】
逐次比較型のＡＤ変換回路は、たとえば、ＤＡ（Digital to Analogue）変換回路、比較部、及びＤＡ変換回路を制御する制御回路を含む。逐次比較型のＡＤ変換回路は、たとえば、以下のような動作を行う。
【０００４】
ＡＤ変換回路は、アナログ信号をサンプリング期間においてサンプリングしてサンプル電圧として保持し、比較部により比較対象電圧と逐次比較する。制御回路は、比較が進むごとにサンプル電圧と比較対象電圧の電圧差が小さくなるように、ＤＡ変換回路で生成される比較対象電圧を調整していく。
【０００５】
比較部での比較結果に基づき、アナログ信号に対応するデジタル信号が最上位ビットから１ビットずつ生成され、Ｎ回の逐次比較によりＮビットのデジタル信号が生成される。
ところで、Ｎビットのデジタル信号を得るには、比較部の動作クロックとしてサンプリング周波数のＮ倍以上のクロック信号が用いられる。そのようなクロック信号の供給をＰＬＬ（Phase Looked Loop）などで行うと、ＰＬＬの回路面積や電力が増加するため、ＡＤ変換回路の内部で生成する手法が提案されている。
【０００６】
なお、差動のアナログ信号に対して、ＡＤ変換を行う逐次比較型のＡＤ変換回路も知られている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−６１５９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記のように、従来の逐次比較型のＡＤ変換回路では、比較が進むごとにサンプル電圧と比較対象電圧の電圧差が小さくなる。差動のアナログ信号が用いられる場合も同様に、比較が進むごとに比較部に入力される２つの入力信号の電圧差が小さくなる。つまり、下位ビットの判定時ほど、比較部に入力される２つの入力信号の電圧差が小さくなる。
【０００９】
このように比較部に入力される２つの入力信号の電圧差が小さくなると、比較部において比較結果が得られるまでの時間が長くなり、それに合わせて、比較部の動作クロックの周波数が低下する。その結果として、ＡＤ変換時間が長くなるという問題があった。
【課題を解決するための手段】
【００１０】
発明の一観点によれば、受信したアナログ信号を第１のクロック信号に同期してサンプリングし、制御信号に基づいて第１のアナログ電圧及び第２のアナログ電圧を生成するアナログ電圧生成部と、第２のクロック信号に同期して前記第１のアナログ電圧と前記第２のアナログ電圧の大きさを比較する比較部と、前記第１のアナログ電圧と前記第２のアナログ電圧の電圧差を縮小させていく前記制御信号を前記アナログ電圧生成部に送出し、前記比較部の比較結果に基づいて、前記第１のクロック信号に同期してサンプリングされたアナログ信号に応じたデジタル信号を生成する制御部と、前記第２のクロック信号を生成するクロック信号生成部と、前記第２のクロック信号の信号遷移の回数が閾値以上になると、前記比較部の入力トランジスタに流れる電流が増加するように、前記第１のアナログ電圧と前記第２のアナログ電圧の中心電圧を調整する中心電圧調整部と、を備えたＡＤ変換回路が提供される。
【００１１】
また、発明の一観点によれば、受信したアナログ信号を第１のクロック信号に同期してサンプリングし、制御信号に基づいて第１のアナログ電圧及び第２のアナログ電圧を生成し、比較部が第２のクロック信号に同期して前記第１のアナログ電圧と前記第２のアナログ電圧の大きさを比較し、前記第１のアナログ電圧と前記第２のアナログ電圧の電圧差を縮小させていき、前記比較部の比較結果に基づいて、前記第１のクロック信号に同期してサンプリングされたアナログ信号に応じたデジタル信号を生成し、前記第２のクロック信号の信号遷移の回数が閾値以上になると、前記比較部の入力トランジスタに流れる電流が増加するように、前記第１のアナログ電圧と前記第２のアナログ電圧の中心電圧を調整する、ＡＤ変換方法が提供される。
【発明の効果】
【００１２】
開示のＡＤ変換回路及びＡＤ変換方法によれば、ビット判定時に比較部での比較時間が長くなることを抑制できるため、ＡＤ変換時間が長くなることを抑制できる。
【図面の簡単な説明】
【００１３】
【図１】本実施の形態のＡＤ変換回路の一例を示す図である。
【図２】比較部の一例を示す図である。
【図３】ＶａｐがＶａｍより十分大きい場合の電圧Ｖｏｐ，Ｖｏｍの変化の一例を示す図である。
【図４】ＶａｐとＶａｍの差が小さい場合の電圧Ｖｏｐ，Ｖｏｍの変化の一例を示す図である。
【図５】中心電圧を増加したときの電圧Ｖｏｐ，Ｖｏｍの変化の一例を示す図である。
【図６】クロック信号生成部の一例を示す図である。
【図７】アナログ信号を８ビットのデジタル信号に変換する際のＡＤ変換回路の動作例を示すタイミングチャートである。
【図８】クロック信号Φｃの１周期を決める要素を説明する図である。
【図９】比較部の２入力の中心電圧が一定の場合の、２入力の電圧差とクロック信号Φｃの一例を示す図である。
【図１０】アナログ電圧生成部及び中心電圧調整部の一例を示す図である。
【図１１】ＡＤ変換時のアナログ電圧生成部及び中心電圧可変回路の一例の状態を示す図である。
【図１２】中心電圧調整部の変形例を示す図である。
【図１３】段階的に中心電圧を増加させた場合の、比較部の２入力の電圧差とクロック信号Φｃの一例を示す図である。
【図１４】中心電圧を１段階で増加させた時の比較部の入力トランジスに流れる電流の一例の様子を示す図である。
【図１５】中心電圧を段階的に増加させた時の比較部の入力トランジスに流れる電流の一例の様子を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態を、図面を参照しつつ説明する。
図１は、本実施の形態のＡＤ変換回路の一例を示す図である。
図１に示されているＡＤ変換回路１０は、差動信号である２つのアナログ信号を入力する逐次変換型のＡＤ変換回路であり、アナログ電圧生成部１１、比較部１２、クロック信号生成部１４、中心電圧（ＶＣＭ）調整部１５を有している。
【００１５】
アナログ電圧生成部１１は、端子Ｖｉｐ，Ｖｉｍを介して受信したアナログ信号を、端子ＣＫを介して受信したクロック信号（以下外部クロック信号Φｓと呼ぶ）に同期してサンプリングする。すなわち、アナログ電圧生成部１１は、外部クロック信号Φｓの信号遷移のタイミング（たとえば、立ち上がりタイミング）でのアナログ信号の電圧値を保持する。アナログ電圧生成部１１は、サンプリングしたアナログ信号と、制御部１３から供給される制御信号に基づいて、比較部１２に入力する２つのアナログ電圧を生成する。
【００１６】
詳細は後述するが、アナログ電圧生成部１１は、たとえば、複数の容量素子とスイッチを有する、電荷再分配型のＤＡ変換回路である。
比較部１２は、非反転入力端子（＋）と反転入力端子（−）を介して、アナログ電圧生成部１１で生成された２つのアナログ電圧を入力する。そして、比較部１２は、クロック信号生成部１４で生成されるクロック信号Φｃに同期して２つのアナログ電圧を比較し、比較結果を出力する。なお、図１に示されている例において、比較部１２は、比較結果として相補の出力信号を出力する。
【００１７】
制御部１３は、クロック信号Φｃを受けて、比較部１２による比較の度に、アナログ電圧生成部１１で生成される２つのアナログ電圧の電圧差を縮小させていく制御信号をアナログ電圧生成部１１に送出する。そして、制御部１３は、比較部１２の比較結果に基づいて、サンプリングしたアナログ信号に応じたデジタル信号を生成し、端子ＯＵＴから出力する。
【００１８】
クロック信号生成部１４は、クロック信号Φｃを生成する。また、クロック信号生成部１４は、比較部１２での比較時間に応じてクロック信号Φｃの周期を変更する。クロック信号生成部１４は、比較部１２から２つの相補の出力信号を受ける。詳細は後述するが、この２つの相補の出力信号は、比較部１２において比較が完了すると、一方が“１”、他方が“０”となり、比較が完了していないときには、両方同じ値となる。クロック信号生成部１４は、比較部１２の出力信号をもとに、比較時間が経過してから（比較が完了してから）、次の比較を行えるように、比較部１２の動作クロックであるクロック信号Φｃの周期を変更する。
【００１９】
中心電圧調整部１５は、クロック信号Φｃの信号遷移の回数が閾値以上になると、比較部１２の入力トランジスタに流れる電流が増加するように、比較部１２に入力される２つのアナログ電圧の中心電圧を調整する。
【００２０】
図１には、比較部１２に入力される２つのアナログ電圧（比較部１２の２入力）の電圧差とクロック信号Φｃの例が示されている。横軸は時間、縦軸は電圧である。
図１に示されているように、アナログ電圧生成部１１で生成される２つのアナログ電圧の電圧差は、逐次比較が進む度に縮小されていく。比較部１２は、入力される２つのアナログ電圧の電圧差が小さくなるにつれて、比較時間が長くなる傾向がある。言い換えると、デジタル信号の下位ビットの値を判定するための比較の際に、比較時間が長くなる傾向がある。
【００２１】
詳細は後述するが、比較時間は、比較部１２の入力トランジスタに流れる電流が増加すると短縮される。そこで、本実施の形態のＡＤ変換回路１０では、中心電圧調整部１５が、クロック信号Φｃの信号遷移の回数が閾値以上のときに、比較部１２の入力トランジスタに流れる電流が増加するように、比較部１２の２入力の中心電圧を調整する。
【００２２】
図１には、２入力の中心電圧が増加すると、入力トランジスタに流れる電流が増加する比較部１２（図２参照）を適用したときの波形が示されている。クロック信号Φｃの信号遷移として、信号の立ち下がり回数が３回以上の場合に、中心電圧がＶＣＭ１からＶＣＭ２に増加されている。
【００２３】
このように、クロック信号Φｃの信号遷移が閾値以上のときに、入力トランジスタに流れる電流が増加するように中心電圧を調整することで、たとえば、下位ビットの値の判定の際に、比較部１２での比較時間が長くなることを抑制できる。クロック信号Φｃの周期は比較部１２での比較時間に応じて変更されるので、比較時間を短縮することで、クロック信号Φｃの周波数の低下が抑制される。その結果としてＡＤ変換時間が長くなることを抑制できる。
【００２４】
また、逐次比較の際の全ての期間で、比較部１２の入力トランジスタに流れる電流を増加させるのではなく、クロック信号Φｃの信号遷移が閾値以上のときに、増加させるようにしたことで、消費電力の増加を抑制できる。
【００２５】
以下、図１に示したＡＤ変換回路１０の一部をより詳細に説明する。
（比較部１２）
図２は、比較部の一例を示す図である。
【００２６】
比較部１２は、高速動作の観点から、たとえば、図２のようなラッチ型の回路で実現される。図２に示されている比較部１２は、２つのアナログ電圧Ｖａｐ，Ｖａｍを入力する入力トランジスタであるｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）（以下ｎＭＯＳと略す）２０，２１を有する。さらに、比較部１２は、ｎＭＯＳ２２，２３、ｐチャネル型ＭＯＳＦＥＴ（以下ｐＭＯＳと略す）２４，２５，２６，２７、インバータ回路２８，２９，３０，３１を有する。
【００２７】
ｎＭＯＳ２０，２１のゲートは、図１に示したアナログ電圧生成部１１及び中心電圧調整部１５に接続されており、アナログ電圧生成部１１で生成され、中心電圧調整部１５で中心電圧が調整された２つのアナログ電圧Ｖａｐ，Ｖａｍが印加される。ｎＭＯＳ２０のドレインはｎＭＯＳ２２のソースに接続されており、ｎＭＯＳ２１のドレインはｎＭＯＳ２３のソースに接続されている。ｎＭＯＳ２０，２１のソースは接地されている。
【００２８】
ｎＭＯＳ２２，２３のゲートは、互いのドレインに接続されている。ｎＭＯＳ２２のドレインは、さらにｐＭＯＳ２４，２５のドレインに接続されており、ｎＭＯＳ２３のドレインは、さらにｐＭＯＳ２６，２７のドレインに接続されている。
【００２９】
ｐＭＯＳ２４，２７のゲートは、図１に示したクロック信号生成部１４に接続されており、クロック信号Φｃがクロック信号生成部１４から供給される。ｐＭＯＳ２５，２６のゲートは、互いのドレインに接続されている。ｐＭＯＳ２４〜２７のソースは、電源線ＶＤＤに接続されている。
【００３０】
インバータ回路２８の入力端子は、ｎＭＯＳ２２のドレインとｐＭＯＳ２４，２５のドレイン間に接続されている。インバータ回路２８の出力端子は、インバータ回路２９の入力端子に接続されている。インバータ回路３０の入力端子は、ｎＭＯＳ２３のドレインとｐＭＯＳ２６，２７のドレイン間に接続されている。インバータ回路３０の出力端子は、インバータ回路３１の入力端子に接続されている。インバータ回路２９，３１の出力端子は、図１に示した制御部１３及びクロック信号生成部１４に接続されており、比較部１２における比較結果である出力信号ＱＯｐ，ＱＯｍが制御部１３及びクロック信号生成部１４に供給される。
【００３１】
ｎＭＯＳ２２のドレインと、ｐＭＯＳ２４，２５のドレイン間の電圧を電圧Ｖｏｍ、ｎＭＯＳ２３のドレインと、ｐＭＯＳ２６，２７のドレイン間の電圧を電圧Ｖｏｐとすると、比較動作の際、電圧Ｖｏｐ，Ｖｏｍは、たとえば、以下のように変化する。
【００３２】
図３は、ＶａｐがＶａｍより十分大きい場合の電圧Ｖｏｐ，Ｖｏｍの変化の一例を示す図である。縦軸は電圧を示し、横軸は時間を示している。
比較部１２のリセット時には、ｐＭＯＳ２４，２７のゲートにＬ（Low）レベルのクロック信号Φｃが供給される。それにより、ｐＭＯＳ２４，２７がオンし、ｎＭＯＳ２０，２１にアナログ電圧Ｖａｐ，Ｖａｍが印加されていない状態では、ｎＭＯＳ２０，２１はオフ状態となり、電圧Ｖｏｐ，Ｖｏｍは、電源線ＶＤＤに印加されている電源電圧Ｖｄｄとなっている。また、ｎＭＯＳ２２，２３はオン状態となっている。
【００３３】
ｎＭＯＳ２０，２１のゲートにアナログ電圧Ｖａｐ，Ｖａｍが印加されると（タイミングｔ１）、その電圧に比例して流れるｎＭＯＳ２０，２１のドレイン−ソース間に流れる電流Ｉｐ，Ｉｍにより、電圧Ｖｏｐ，Ｖｏｍが減少していく。
【００３４】
アナログ電圧Ｖａｐがアナログ電圧Ｖａｍよりも十分大きい場合、電流Ｉｐが電流Ｉｍよりも十分多く流れる。このとき、ｎＭＯＳ２２のゲート電圧と比べてｎＭＯＳ２３のゲート電圧が低下するので、電流Ｉｐと電流Ｉｍの差が顕著になり、電圧Ｖｏｍが減少するスピードは、電圧Ｖｏｐが減少するスピードよりも顕著に速くなる。
【００３５】
そして、電圧ＶｏｍがｐＭＯＳ２６の閾値電圧Ｖｐｔｈに達すると（タイミングｔ２）、ｐＭＯＳ２６がオンし電圧Ｖｏｐが上昇する。これにより、ｎＭＯＳ２２のゲート電圧が上昇するため電流Ｉｐはさらに多く流れ、電圧Ｖｏｍの減少スピードが増す。
【００３６】
そして、電圧Ｖｏｍが、ｎＭＯＳ２３の閾値電圧Ｖｎｔｈに達すると（タイミングｔ３）、ｎＭＯＳ２３はオフし、電圧Ｖｏｐは電源電圧のレベルにクリップされ、電圧Ｖｏｍは、グランドレベル（ＧＮＤ）にクリップされる。
【００３７】
これによりインバータ回路３１の出力信号ＱＯｐの信号レベルはＨ（High）レベル（または“１”）となり、インバータ回路２９の出力信号ＱＯｍの信号レベルはＬレベル（または“０”）となる。
【００３８】
上記の例では、アナログ電圧Ｖａｐ，Ｖａｍが、比較部１２の入力トランジスタであるｎＭＯＳ２０，ｎＭＯＳ２１のゲートに印加されて、電圧Ｖｏｐ，Ｖｏｍが一定電圧になるまで、タイミングｔ１からタイミングｔ３までの時間がかかることになる。つまり、タイミングｔ１からタイミングｔ３までの時間が、比較時間を決めていることになる。
【００３９】
図４は、ＶａｐとＶａｍの差が小さい場合の電圧Ｖｏｐ，Ｖｏｍの変化の一例を示す図である。縦軸は電圧を示し、横軸は時間を示している。
前述したように、比較部１２のリセット時には、電圧Ｖｏｐ，Ｖｏｍは、電源線ＶＤＤに印加されている電源電圧Ｖｄｄとなっている。
【００４０】
ｎＭＯＳ２０，２１のゲートにアナログ電圧Ｖａｐ，Ｖａｍが印加されると（タイミングｔ４）、その電圧に比例して流れる電流Ｉｐ，Ｉｍにより、電圧Ｖｏｐ，Ｖｏｍが減少していく。しかし、アナログ電圧Ｖａｐとアナログ電圧Ｖａｍの差が小さい場合、電流Ｉｐと電流Ｉｍがほぼ同じとなる。この場合、ｎＭＯＳ２２，ｎＭＯＳ２３のゲート電圧はほぼ同様に低下していくため、電流Ｉｐと電流Ｉｍに差がつきにくく、電圧Ｖｏｍと電圧Ｖｏｐが減少するスピードは、比較的遅くなる。
【００４１】
アナログ電圧Ｖａｐがアナログ電圧Ｖａｍよりわずかに大きい場合、電圧Ｖｏｍが電圧Ｖｏｐよりもわずかに速く閾値電圧Ｖｐｔｈに達する（タイミングｔ５）。これによりｐＭＯＳ２６がオンし、電圧Ｖｏｐが上昇する。そのため、ｎＭＯＳ２２のゲート電圧が上昇し、電流Ｉｐが多く流れ、電圧Ｖｏｍの減少スピードが増す。
【００４２】
そして、電圧Ｖｏｍが、ｎＭＯＳ２３の閾値電圧Ｖｎｔｈに達すると（タイミングｔ６）、ｎＭＯＳ２３はオフし、電圧Ｖｏｐは電源電圧のレベルにクリップされ、電圧Ｖｏｍは、グランドレベル（ＧＮＤ）にクリップされる。
【００４３】
これによりインバータ回路３１の出力信号ＱＯｐの信号レベルはＨレベル（または“１”）となり、インバータ回路２９の出力信号ＱＯｍの信号レベルはＬレベル（または“０”）となる。
【００４４】
このように、アナログ電圧Ｖａｐ，Ｖａｍの差が小さい場合、電圧Ｖｏｐ，Ｖｏｍが一定電圧になるまでの時間が、アナログ電圧Ｖａｐ，Ｖａｍの差が大きい場合より長くなり、比較時間が長くなる。
【００４５】
なお、比較部１２の入力トランジスタであるｎＭＯＳ２０，２１に流れる電流Ｉｐ，Ｉｍは、以下のように表せる。
Ｉｐ∝β（Ｖａｐ−Ｖｔｈ）＝β（ＶＣＭ＋ΔＶ−Ｖｔｈ） （１）
Ｉｍ∝β（Ｖａｍ−Ｖｔｈ）＝β（ＶＣＭ−ΔＶ−Ｖｔｈ） （２）
ここで、βは、ｎＭＯＳ２０，２１の素子定数であり、ゲート幅、ゲート長、キャリアの移動度、ゲート絶縁膜の容量に応じた値になる。Ｖｔｈは、ｎＭＯＳ２０，２１の閾値電圧であり、ＶＣＭは、アナログ電圧Ｖａｐ，Ｖａｍの中心電圧（同相電圧）である。また、ΔＶは、アナログ電圧Ｖａｐ，Ｖａｍの中心電圧ＶＣＭからの差分である。
【００４６】
上式（１），（２）から、ΔＶが固定のとき、中心電圧ＶＣＭを増加することで電流Ｉｐ，Ｉｍを増加できることがわかる。
図５は、中心電圧を増加したときの電圧Ｖｏｐ，Ｖｏｍの変化の一例を示す図である。縦軸は電圧を示し、横軸は時間を示している。点線は、図４で示した電圧Ｖｏｐ，Ｖｏｍの変化を示している。
【００４７】
図５では、アナログ電圧Ｖａｐ，Ｖａｍの中心電圧ＶＣＭが、図４に示した電圧Ｖｏｐ，Ｖｏｍの特性を得た場合よりも大きい場合の、電圧Ｖｏｐ，Ｖｏｍの変化例が示されている。中心電圧ＶＣＭが大きくなると、電流Ｉｐ，Ｉｍが増加して電圧Ｖｏｐ，Ｖｏｍの減少スピードが増し、電圧Ｖｏｍが図４に示した場合よりも速く閾値電圧Ｖｐｔｈに達する（タイミングｔ５ａ）。これにより、電圧Ｖｏｐが電源電圧のレベルにクリップされ、電圧Ｖｏｍがグランドレベル（ＧＮＤ）にクリップされるタイミングも早まり、比較時間を短縮できる。
【００４８】
図５に示される例では、図４に示したタイミングｔ６よりも早いタイミングｔ６ａにて、電圧Ｖｏｐが電源電圧のレベルにクリップされ、電圧Ｖｏｍがグランドレベル（ＧＮＤ）にクリップされている。
【００４９】
図２に示されるような比較部１２が用いられる場合、本実施の形態のＡＤ変換回路１０では、中心電圧調整部１５が、比較部１２に入力されるアナログ電圧Ｖａｐ，Ｖａｍの中心電圧ＶＣＭを増加させることで、比較時間を短縮できる。
【００５０】
なお、比較部１２は、図２に示したような回路に限定されない。たとえば、入力トランジスタとして、ｐＭＯＳを用いてもよい。その場合、中心電圧調整部１５は、アナログ電圧Ｖａｐ，Ｖａｍの中心電圧ＶＣＭをマイナス側に増加することで、電流Ｉｐ，Ｉｍを増加させ、比較時間を短縮させることができる。
【００５１】
（クロック信号生成部１４）
図６は、クロック信号生成部の一例を示す図である。
クロック信号生成部１４は、ＸＯＲ（排他的論理和）回路４１、遅延回路４２、論理回路４３、遅延量調整回路４４を有している。
【００５２】
ＸＯＲ回路４１は、比較部１２の出力信号ＱＯｐ，ＱＯｍを入力して、これらの排他的論理和を出力する。遅延回路４２はＸＯＲ回路４１の出力信号を遅延させて反転することで、パルス信号を生成する。
【００５３】
論理回路４３は、遅延回路４２で生成されたパルス信号と、外部からｒｅａｄｙ信号を受信して、たとえば、ｒｅａｄｙ信号がＨレベルからＬレベルに変化すると、クロック信号ΦｃをＨレベルにする。それ以降、ｒｅａｄｙ信号がＬレベル状態にとどまると、論理回路４３は、遅延回路４２が出力するパルス信号をクロック信号Φｃとして出力する。
【００５４】
遅延量調整回路４４は、たとえば、外部クロック信号Φｓの１サイクルの間に発生するクロック信号Φｃの立ち下がりの信号遷移の回数を計数し、計数値ｃｏｕｎｔを出力し、中心電圧調整部１５に供給する。また、遅延量調整回路４４は、計数値が所定の値より大きい場合は遅延回路４２における遅延量を増加させ、所定の値より小さい場合は遅延量を減少させることで、生成されるクロック信号Φｃの周期を変更する。
【００５５】
図７は、アナログ信号を８ビットのデジタル信号に変換する際のＡＤ変換回路の動作例を示すタイミングチャートである。図７には、外部クロック信号Φｓ、クロック信号Φｃ、クロック信号Φｃの信号遷移の計数値（立ち下がりエッジの計数値）、ＡＤ変換回路１０の状態が示されている。
【００５６】
外部クロック信号ΦｓがＨレベルに立ち上がると（タイミングｔ１０）、アナログ電圧生成部１１にてアナログ信号がサンプリングされる。外部クロック信号ΦｓがＬレベルに立ち下がると（タイミングｔ１１）、サンプリングされたアナログ信号をデジタル信号に変換する際の各ビットの判定が行われる。まず最上位ビット（ｂｉｔ８）の判定が行われ、その後は、クロック信号Φｃの立ち下がりエッジに同期して、ｂｉｔ７，ｂｉｔ６，ｂｉｔ５，ｂｉｔ４，ｂｉｔ３，ｂｉｔ２，ｂｉｔ１と、下位ビット側の判定が行われる。
【００５７】
この間、クロック信号生成部１４の遅延量調整回路４４は、クロック信号Φｃの立ち下がりエッジを計数し、外部クロック信号ΦｓがＨレベルに立ち上がると（タイミングｔ１２）、信号遷移の計数期間が終了する。クロック信号Φｃの生成の際、遅延量調整回路４４は、タイミングｔ１１〜ｔ１２の間に８ビットの判定が終わるように遅延量を調整している。
【００５８】
図８は、クロック信号Φｃの１周期を決める要素を説明する図である。
クロック信号Φｃの１周期は、図８に示されているように、比較部１２での比較時間、遅延回路４２での遅延時間（Δｔ）、比較部１２のリセット時間に基づいて決定される。
【００５９】
比較部１２のリセット時間は比較部１２の２入力の電圧差によらず、ほぼ一定の時間であり、Δｔも遅延量調整回路４４での調整後には一定となる。しかし、前述したように、比較時間は、比較部１２の２入力の電圧差が小さいと長くなる。
【００６０】
図９は、比較部の２入力の中心電圧が一定の場合の、２入力の電圧差とクロック信号Φｃの一例を示す図である。横軸は時間、縦軸は電圧である。なお、図９では、６ビットのＡＤ変換動作を行う場合に得られる比較部１２の２入力の電圧差とクロック信号Φｃの例が示されている。
【００６１】
アナログ電圧生成部１１で生成される２つのアナログ電圧の電圧差は、逐次比較が進む度に縮小されていく。前述のように、比較部１２での比較時間は、入力される２つのアナログ電圧の電圧差が小さくなるにつれて長くなる。また、クロック信号Φｃの周期は、比較時間によって可変するので、比較時間が長くなるとクロック信号Φｃの周期も、図９に示すように長くなる。
【００６２】
そこで、本実施の形態のＡＤ変換回路１０では、中心電圧調整部１５が、図１に示したように、クロック信号Φｃの立ち下がりエッジを３回検出すると中心電圧を引き上げることで、比較時間が長くなることを抑制している。
【００６３】
（アナログ電圧生成部１１及び中心電圧調整部１５）
図１０は、アナログ電圧生成部及び中心電圧調整部の一例を示す図である。図１０には、５ビットのＡＤ変換に用いられるアナログ電圧生成部の例が示されている。
【００６４】
アナログ電圧生成部１１は、たとえば、図１０に示されているように、電荷再分配型のＤＡ変換回路であり、複数の容量素子を有する容量素子部５０，５１、複数のスイッチを有するスイッチ部５２，５３，５４，５５を有する。
【００６５】
容量素子部５０，５１は、図１０の例では、それぞれ、容量値Ｃを有する容量素子を２つ、容量値がその２倍（２Ｃ）、４倍（４Ｃ）、８倍（８Ｃ）、１６倍（１６Ｃ）の容量素子を１つずつ有している。
【００６６】
容量素子部５０の各容量素子の一端は、信号線８０を介して、図１に示した比較部１２の反転入力端子（−）に接続されている。容量素子部５１の各容量素子の一端は、信号線８１を介して、図１に示した比較部１２の非反転入力端子（＋）に接続されている。
【００６７】
容量素子部５０の各容量素子の他端は、信号線８２と接続するか否かを切り替えるスイッチ部５２の各スイッチに接続されている。信号線８２は、図１に示した端子Ｖｉｐに接続されている。以下この端子Ｖｉｐに入力されるアナログ信号の電圧についてもＶｉｐと表記する。容量素子部５１の各容量素子の他端は、信号線８３と接続するか否かを切り替えるスイッチ部５３の各スイッチに接続されている。信号線８３は、図１に示した端子Ｖｉｍに接続されている。以下この端子Ｖｉｍに入力されるアナログ信号の電圧についてもＶｉｍと表記する。
【００６８】
容量素子部５０の各容量素子のうち、容量値Ｃの１つの容量素子を除いたものの他端は、さらに、信号線８４または信号線８５と接続するか否かを切り替えるスイッチ部５４の各スイッチに接続されている。信号線８４，８５には、ＡＤ変換回路１０のＡＤ変換範囲を決めるリファレンス電圧Ｖｒｐ，Ｖｒｍが印加される。
【００６９】
なお、容量素子部５０の容量値Ｃの１つの容量素子の他端は、スイッチ部５４において、信号線８５と接続するか否かを切り替えるスイッチに接続されている。
容量素子部５１の各容量素子のうち、容量値Ｃの１つの容量素子を除いたものの他端は、さらに、信号線８４または信号線８５と接続するか否かを切り替えるスイッチ部５５の各スイッチに接続されている。容量素子部５１の容量値Ｃの１つの容量素子の他端は、スイッチ部５５において、信号線８４と接続するか否かを切り替えるスイッチに接続されている。
【００７０】
スイッチ部５２，５３の各スイッチは、たとえば、ｎＭＯＳ、ｐＭＯＳまたはＣＭＯＳであり、外部クロック信号Φｓに同期してオンまたはオフする。たとえば、スイッチ部５２，５３の各スイッチは、外部クロック信号ΦｓがＨレベルに立ち上がるとオンし、Ｌレベルに立ち下がるとオフする。
【００７１】
スイッチ部５４，５５の各スイッチは、たとえば、ｎＭＯＳ、ｐＭＯＳまたはＣＭＯＳであり、比較部１２での比較結果に応じて制御部１３から出力される制御信号に基づいて、オンまたはオフされる。
【００７２】
中心電圧調整部１５は、中心電圧可変回路６０、エッジ計数比較回路６１、閾値供給回路６２を有する。
中心電圧可変回路６０は、複数の容量素子を有する容量素子部７０，７１、複数のスイッチを有するスイッチ部７２，７３，７４，７５を有する。
【００７３】
容量素子部７０，７１は、図１０の例では、それぞれ、容量値Ｃを有する容量素子を４つ有している。
容量素子部７０の各容量素子の一端は、信号線８０を介して、図１に示した比較部１２の反転入力端子（−）に接続されている。容量素子部７１の各容量素子の一端は、信号線８１を介して、図１に示した比較部１２の非反転入力端子（＋）に接続されている。
【００７４】
容量素子部７０の各容量素子の他端は、信号線８２と接続するか否かを切り替えるスイッチ部７２の各スイッチに接続されている。容量素子部７１の各容量素子の他端は、信号線８３と接続するか否かを切り替えるスイッチ部７３の各スイッチに接続されている。
【００７５】
容量素子部７０の各容量素子の他端は、さらに、電源線ＶＤＤまたは接地線ＶＳＳと接続するか否かを切り替えるスイッチ部７４の各スイッチに接続されている。
容量素子部７１の各容量素子の他端は、さらに、電源線ＶＤＤまたは接地線ＶＳＳと接続するか否かを切り替えるスイッチ部７５の各スイッチに接続されている。
【００７６】
スイッチ部７２，７３の各スイッチは、たとえば、ｎＭＯＳ、ｐＭＯＳまたはＣＭＯＳであり、外部クロック信号Φｓに同期してオンまたはオフする。たとえば、スイッチ部７２，７３の各スイッチは、外部クロック信号ΦｓがＨレベルに立ち上がるとオンし、Ｌレベルに立ち下がるとオフする。
【００７７】
スイッチ部７４，７５の各スイッチは、たとえば、ｎＭＯＳまたはｐＭＯＳであり、エッジ計数比較回路６１から出力される制御信号ｃｔｒｌに基づいて、オンまたはオフされる。
【００７８】
エッジ計数比較回路６１は、デジタル回路（論理回路）であり、クロック信号生成部１４でのクロック信号Φｃの信号遷移（前述の例では立ち下がりエッジ）の回数の計数値ｃｏｕｎｔと、閾値供給回路６２から供給される閾値とを比較する。そして、エッジ計数比較回路６１は、計数値ｃｏｕｎｔが閾値以上か否かを判定する。
【００７９】
さらに、エッジ計数比較回路６１は、比較判定結果に基づいて、中心電圧可変回路６０のスイッチ部７２〜７５の各スイッチをオンまたはオフするための制御信号ｃｔｒｌを生成し、出力する。たとえば、閾値が“３”の場合、エッジ計数比較回路６１は、クロック信号Φｃの立ち下がりエッジの計数値が“３”以上になると、中心電圧を増加させるための制御信号ｃｔｒｌを中心電圧可変回路６０に対して送出する。
【００８０】
閾値供給回路６２は、たとえば、レジスタであり、上記のような閾値を記憶している。なお、中心電圧調整部１５は、閾値をＡＤ変換回路１０の外部から受信するようにしてもよい。
【００８１】
中心電圧調整部１５では、クロック信号生成部１４で、クロック信号Φｃの周期を変更するために用いられている遅延量調整回路４４で計数された信号遷移の計数値ｃｏｕｎｔを用いることができるため、新たに計数値ｃｏｕｎｔを計数する回路を設けなくて済む。
【００８２】
なお、図１０に示されているように、信号線８０において、アナログ電圧生成部１１と中心電圧可変回路６０との間には、スイッチＳ１の一端が接続されており、スイッチＳ１の他端には、中心電圧ＶＣＭが印加されている。また、信号線８１において、アナログ電圧生成部１１と中心電圧可変回路６０との間には、スイッチＳ２の一端が接続されており、スイッチＳ２の他端には、中心電圧ＶＣＭが印加されている。スイッチＳ１，Ｓ２は、たとえば、ｎＭＯＳ、ｐＭＯＳまたはＣＭＯＳであり、外部クロック信号Φｓに同期してオンまたはオフする。
【００８３】
図１０では、アナログ信号のサンプリング時のスイッチの状態が示されている。サンプリング時には、スイッチ部５２，５３のスイッチは全てオン状態となり、スイッチ部５４，５５のスイッチは全てオフ状態となっている。このため、信号線８２に印加される電圧Ｖｉｐが容量素子部５０の各容量素子に印加される。また、信号線８３に印加される電圧Ｖｉｍが容量素子部５１の各容量素子に印加される。
【００８４】
また、サンプリング時には、中心電圧可変回路６０のスイッチ部７２，７３のスイッチは全てオン状態となり、スイッチ部７４，７５のスイッチは全てオフ状態となっている。このため、信号線８２に印加される電圧Ｖｉｐが容量素子部７０の各容量素子に印加される。また、信号線８３に印加される電圧Ｖｉｍが容量素子部７１の各容量素子に印加される。
【００８５】
また、サンプリング時にはスイッチＳ１，Ｓ２はオン状態となり、信号線８０，８１には中心電圧ＶＣＭが印加される。
図１１は、ＡＤ変換時のアナログ電圧生成部及び中心電圧可変回路の一例の状態を示す図である。
【００８６】
ＡＤ変換時には、アナログ電圧生成部１１のスイッチ部５２，５３のスイッチは全てオフ状態となり、容量素子部５０の容量素子と信号線８２との接続が切断され、容量素子部５１の容量素子と信号線８３との接続が切断される。そして、容量素子部５０，５１の容量素子は、比較部１２での比較結果に基づいて制御部１３から送出される制御信号に応じて、スイッチ部５４，５５のスイッチにより信号線８４または信号線８５に接続される。
【００８７】
また、ＡＤ変換時には、中心電圧可変回路６０のスイッチ部７２，７３のスイッチは全てオフ状態となり、容量素子部７０の容量素子と信号線８２との接続が切断され、容量素子部７１の容量素子と信号線８３との接続が切断される。そして、容量素子部７０，７１の容量素子は、エッジ計数比較回路６１から送出される制御信号に応じて、スイッチ部７４，７５のスイッチにより電源線ＶＤＤまたは接地線ＶＳＳに接続される。中心電圧可変回路６０は、制御信号に応じて電源電圧Ｖｄｄが印加される容量素子を選択することで、アナログ電圧Ｖａｍ，Ｖａｐの中心電圧を調整する。
【００８８】
また、ＡＤ変換時には、スイッチＳ１，Ｓ２はオフ状態となる。
ＡＤ変換時において、比較部１２の反転入力端子（−）に接続される信号線８０に印加されるアナログ電圧Ｖａｍと、比較部１２の非反転入力端子（＋）に接続される信号線８１に印加されるアナログ電圧Ｖａｐは、以下の式で表される。
【００８９】
Ｖａｐ＝ＶＣＭ−Ｖｉｍ＋（ｋＣ／（３２Ｃ＋Ｃａ＋Ｃｂ））Ｖｒｐ＋（（３２−ｋ）Ｃ／（３２Ｃ＋Ｃａ＋Ｃｂ））Ｖｒｍ＋（Ｃｂ／（３２Ｃ＋Ｃａ＋Ｃｂ））Ｖｄｄ （３）
Ｖａｍ＝ＶＣＭ−Ｖｉｐ＋（（３２−ｋ）Ｃ／（３２Ｃ＋Ｃａ＋Ｃｂ））Ｖｒｐ＋（ｋＣ／（３２Ｃ＋Ｃａ＋Ｃｂ））Ｖｒｍ＋（Ｃｂ／（３２Ｃ＋Ｃａ＋Ｃｂ））Ｖｄｄ （４）
なお、ｋは、比較結果に応じて決定される１≦ｋ≦３２の整数である。また、Ｃａ，Ｃｂは、接地線ＶＳＳに接続される容量素子の容量値の合計と、電源線ＶＤＤに接続される容量素子の容量値の合計である。図１１の例では、ｋ＝１６、Ｃａ＝Ｃｂ＝２Ｃとなっている。また、Ｖｄｄは、電源線ＶＤＤに印加される電源電圧を示している。
【００９０】
また、Ｖａｐ−Ｖａｍは以下の式で表される。
Ｖａｐ−Ｖａｍ＝（Ｖｉｐ−Ｖｉｍ）−（（３２−２ｋ）Ｃ／（３２Ｃ＋Ｃａ＋Ｃｂ））（Ｖｒｐ−Ｖｒｍ） （５）
また、２つのアナログ電圧Ｖａｐ，Ｖａｍの中心電圧（同相電圧）は以下の式で表される。
【００９１】
（Ｖａｐ＋Ｖａｍ）／２＝ＶＣＭ−（（Ｖｉｐ＋Ｖｉｍ）／２）＋（３２Ｃ／（３２Ｃ＋Ｃａ＋Ｃｂ））（（Ｖｒｐ＋Ｖｒｍ）／２）＋（Ｃｂ／（３２Ｃ＋Ｃａ＋Ｃｂ））Ｖｄｄ （６）
式（６）において、（Ｖｉｐ＋Ｖｉｍ）／２と（Ｖｒｐ＋Ｖｒｍ）／２は、それぞれアナログ入力と、リファレンス電圧の同相電圧を示しており、固定値である。従って、電源電圧Ｖｄｄを印加する容量素子の個数を変更してＣｂを変更し、式（６）の最終項を変えることで中心電圧を調整することができる。たとえば、Ｃｂを大きくすることにより、中心電圧を大きくすることができる。
【００９２】
そこで、エッジ計数比較回路６１は、たとえば、クロック信号Φｃの立ち下がりエッジの計数値が閾値以上になると、Ｃａ＝Ｃｂ＝２Ｃとなっているものを、スイッチ部７４，７５のスイッチを切り替えて、Ｃａ＝Ｃ、Ｃｂ＝３Ｃとする。これにより、比較部１２の２入力の中心電圧を増加させることができ、下位の３ビットの判定の際には、前述した理由により比較部１２での比較時間が長くなることを抑制することができる。
【００９３】
なお、前述したように、逐次比較型のＡＤ変換回路１０は、逐次比較ごとに比較部１２の２入力の電圧差を減少させていくものであるが、Ｃｂだけ変化させると、式（５）より、Ｖａｐ−Ｖａｍが変わってしまう。エッジ計数比較回路６１は、Ｃａ＋Ｃｂが一定になるようにスイッチ部７４，７５のスイッチを制御することが、変換精度の劣化を防止するために望ましい。
【００９４】
なお、式（６）からわかるように、Ｃｂの代わりに電源電圧Ｖｄｄを調整することでも、中心電圧を調整することができる。
図１２は、中心電圧調整部の変形例を示す図である。図１０と同じ要素については同一符号を付している。
【００９５】
図１２に示されている中心電圧調整部１５ａは、中心電圧可変回路６０ａが、図１０、図１１に示したものと異なっており、スイッチ部７４，７５に相当する部分を設けていない。このような中心電圧可変回路６０ａにおいて、図１２に示されている状態では、Ｃａ＝Ｃｂ＝２Ｃである。
【００９６】
ＡＤ変換時には、エッジ計数比較回路６１は、スイッチ部７４，７５のスイッチのオンオフを制御し、電源線ＶＤＤに接続する容量素子と、接地線ＶＳＳに接続する容量素子の数を変更することにより、中心電圧を調整することができる。
【００９７】
図１２に示した中心電圧可変回路６０ａを用いた場合、Ｖａｐ−Ｖａｍは以下の式で表される。
Ｖａｐ−Ｖａｍ＝（３２Ｃ／（３２Ｃ＋Ｃａ＋Ｃｂ））（Ｖｉｐ−Ｖｉｍ）−（（３２−２ｋ）Ｃ／（３２Ｃ＋Ｃａ＋Ｃｂ））（Ｖｒｐ−Ｖｒｍ） （７）
また、２つのアナログ電圧Ｖａｐ，Ｖａｍの中心電圧（同相電圧）は以下の式で表される。
【００９８】
（Ｖａｐ＋Ｖａｍ）／２＝ＶＣＭ−（３２Ｃ／（３２Ｃ＋Ｃａ＋Ｃｂ））（（Ｖｉｐ＋Ｖｉｍ）／２）−（Ｖｒｐ＋Ｖｒｍ）／２））＋（（Ｃａ−Ｃｂ）／（３２Ｃ＋Ｃａ＋Ｃｂ））Ｖｄｄ （８）
上式の（Ｖｉｐ＋Ｖｉｍ）／２と（Ｖｒｐ＋Ｖｒｍ）／２は、それぞれアナログ入力と、リファレンス電圧の同相電圧を示しており、固定値である。従って、式（８）からわかるように、Ｃａ，Ｃｂまたは電源電圧Ｖｄｄを変更することで、中心電圧を調整することができる。
【００９９】
ところで、図１０〜図１２に示した中心電圧調整部１５，１５ａは、複数段階で比較部１２の入力トランジスタに流れる電流が増加するように、計数値ｃｏｕｎｔに応じて複数段階で、中心電圧を調整するようにしてよい。その場合、たとえば、閾値供給回路６２は大きさの異なる複数の閾値を格納し、エッジ計数比較回路６１に供給する。
【０１００】
たとえば、閾値ａ＜閾値ｂ＜閾値ｃという閾値ａ，ｂ，ｃがエッジ計数比較回路６１に供給された場合、エッジ計数比較回路６１は、計数値ｃｏｕｎｔと閾値ａ，ｂ，ｃとの大小を比較して、その結果に応じた制御信号ｃｔｒｌを出力する。
【０１０１】
たとえば、計数値ｃｏｕｎｔ＜閾値ａの場合、エッジ計数比較回路６１は、中心電圧を最も低くする制御信号ｃｔｒｌを出力する。閾値ａ≦計数値ｃｏｕｎｔ＜閾値ｂの場合、エッジ計数比較回路６１は、中心電圧を１段階高くする制御信号ｃｔｒｌを出力する。閾値ｂ≦計数値ｃｏｕｎｔ＜閾値ｃの場合、エッジ計数比較回路６１は、中心電圧をもう１段高くする制御信号ｃｔｒｌを出力する。計数値ｃｏｕｎｔ≧閾値ｃの場合、エッジ計数比較回路６１は、中心電圧を最も高くする制御信号ｃｔｒｌを出力する。
【０１０２】
図１３は、段階的に中心電圧を増加させた場合の、比較部の２入力の電圧差とクロック信号Φｃの一例を示す図である。横軸は時間、縦軸は電圧である。なお、図１３では、６ビットのＡＤ変換動作を行う場合に得られる、比較部１２の２入力の電圧差とクロック信号Φｃの例が示されている。
【０１０３】
図１３の例では、閾値ａ＝３、閾値ｂ＝４、閾値ｃ＝５とした場合の、中心電圧の変化の様子が示されている。クロック信号Φｃの立ち下がりエッジが３回検出され、計数値ｃｏｕｎｔが３となるタイミングｔ２０で、中心電圧がＶＣＭから１段階上がりＶＣＭａとなっている。また、クロック信号Φｃの立ち下がりエッジが４回検出され、計数値ｃｏｕｎｔが４となるタイミングｔ２１で、中心電圧がさらに１段階上がりＶＣＭｂとなっている。また、クロック信号Φｃの立ち下がりエッジが５回検出され、計数値ｃｏｕｎｔが５となるタイミングｔ２２で、中心電圧がさらに１段階上がりＶＣＭｃとなっている。
【０１０４】
比較部１２の２入力の電圧差は、下位ビットの判定を行う際により小さくなるが、最下位ビットから数ビット前では電圧差がある程度確保されているので、それ以下のビットの判定時ほど中心電圧を上げなくても変換速度を確保できる場合がある。その場合は、図１３に示すように、徐々に中心電圧を調整していく方が電力上昇を抑えることができ、結果として平均電力を小さくできる。
【０１０５】
図１４は、中心電圧を１段階で増加させた時の比較部の入力トランジスに流れる電流の一例の様子を示す図である。横軸は時間、縦軸は電流を示している。また、クロック信号Φｃの様子も合わせて図示されている。また、点線は、中心電圧を初めから増加させた場合に、比較部１２の入力トランジスタに流れる電流の様子を示している。
【０１０６】
クロック信号Φｃの立ち下がりエッジが３回発生したタイミングで、中心電圧を増加させると、比較部１２の入力トランジスタを流れる電流も増加する。この場合も、中心電圧を初めから増加させる場合よりも、消費電力を削減できる。また、上位ビットの判定の際に中心電圧を上げないので、耐圧などのデバイスの信頼性に与える影響も少なくて済む。
【０１０７】
図１５は、中心電圧を段階的に増加させた時の比較部の入力トランジスに流れる電流の一例の様子を示す図である。横軸は時間、縦軸は電流を示している。また、クロック信号Φｃの様子も合わせて図示されている。また、点線は、中心電圧を初めから増加させた場合に、比較部１２の入力トランジスタに流れる電流の様子を示している。
【０１０８】
図１３に示したように、クロック信号Φｃの立ち下がりエッジが３回、４回、５回、発生したタイミングｔ２０，ｔ２１，ｔ２２で、段階的に中心電圧を増加させると、比較部１２の入力トランジスタを流れる電流も段階的に増加する。この場合も、図１４に示したように中心電圧を１段階で増加させる場合よりも、さらに消費電力を削減できる。また、上位ビットの判定の際に中心電圧を上げないので、耐圧などのデバイスの信頼性に与える影響も少なくて済む。
【０１０９】
以上、実施の形態に基づき、本発明のＡＤ変換回路及びＡＤ変換方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
たとえば、上記では、アナログ電圧生成部１１や比較部１２は、差動信号を入力するものとして説明したが、単相信号を入力するようなものであってもよい。
【符号の説明】
【０１１０】
１０ ＡＤ変換回路
１１ アナログ電圧生成部
１２ 比較部
１３ 制御部
１４ クロック信号生成部
１５ 中心電圧調整部
Ｖｉｐ，Ｖｉｍ，ＣＫ，ＯＵＴ 端子
【技術分野】
【０００１】
本発明は、ＡＤ変換回路及びＡＤ変換方法に関する。
【背景技術】
【０００２】
アナログ回路が少なく比較的簡単な回路で実現できる逐次比較型のＡＤ（Analogue to Digital）変換回路が知られている。逐次比較型のＡＤ変換回路は、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）プロセスとの整合性が高く、微細化が可能であることから様々な用途に用いられている。
【０００３】
逐次比較型のＡＤ変換回路は、たとえば、ＤＡ（Digital to Analogue）変換回路、比較部、及びＤＡ変換回路を制御する制御回路を含む。逐次比較型のＡＤ変換回路は、たとえば、以下のような動作を行う。
【０００４】
ＡＤ変換回路は、アナログ信号をサンプリング期間においてサンプリングしてサンプル電圧として保持し、比較部により比較対象電圧と逐次比較する。制御回路は、比較が進むごとにサンプル電圧と比較対象電圧の電圧差が小さくなるように、ＤＡ変換回路で生成される比較対象電圧を調整していく。
【０００５】
比較部での比較結果に基づき、アナログ信号に対応するデジタル信号が最上位ビットから１ビットずつ生成され、Ｎ回の逐次比較によりＮビットのデジタル信号が生成される。
ところで、Ｎビットのデジタル信号を得るには、比較部の動作クロックとしてサンプリング周波数のＮ倍以上のクロック信号が用いられる。そのようなクロック信号の供給をＰＬＬ（Phase Looked Loop）などで行うと、ＰＬＬの回路面積や電力が増加するため、ＡＤ変換回路の内部で生成する手法が提案されている。
【０００６】
なお、差動のアナログ信号に対して、ＡＤ変換を行う逐次比較型のＡＤ変換回路も知られている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２０１１−６１５９７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記のように、従来の逐次比較型のＡＤ変換回路では、比較が進むごとにサンプル電圧と比較対象電圧の電圧差が小さくなる。差動のアナログ信号が用いられる場合も同様に、比較が進むごとに比較部に入力される２つの入力信号の電圧差が小さくなる。つまり、下位ビットの判定時ほど、比較部に入力される２つの入力信号の電圧差が小さくなる。
【０００９】
このように比較部に入力される２つの入力信号の電圧差が小さくなると、比較部において比較結果が得られるまでの時間が長くなり、それに合わせて、比較部の動作クロックの周波数が低下する。その結果として、ＡＤ変換時間が長くなるという問題があった。
【課題を解決するための手段】
【００１０】
発明の一観点によれば、受信したアナログ信号を第１のクロック信号に同期してサンプリングし、制御信号に基づいて第１のアナログ電圧及び第２のアナログ電圧を生成するアナログ電圧生成部と、第２のクロック信号に同期して前記第１のアナログ電圧と前記第２のアナログ電圧の大きさを比較する比較部と、前記第１のアナログ電圧と前記第２のアナログ電圧の電圧差を縮小させていく前記制御信号を前記アナログ電圧生成部に送出し、前記比較部の比較結果に基づいて、前記第１のクロック信号に同期してサンプリングされたアナログ信号に応じたデジタル信号を生成する制御部と、前記第２のクロック信号を生成するクロック信号生成部と、前記第２のクロック信号の信号遷移の回数が閾値以上になると、前記比較部の入力トランジスタに流れる電流が増加するように、前記第１のアナログ電圧と前記第２のアナログ電圧の中心電圧を調整する中心電圧調整部と、を備えたＡＤ変換回路が提供される。
【００１１】
また、発明の一観点によれば、受信したアナログ信号を第１のクロック信号に同期してサンプリングし、制御信号に基づいて第１のアナログ電圧及び第２のアナログ電圧を生成し、比較部が第２のクロック信号に同期して前記第１のアナログ電圧と前記第２のアナログ電圧の大きさを比較し、前記第１のアナログ電圧と前記第２のアナログ電圧の電圧差を縮小させていき、前記比較部の比較結果に基づいて、前記第１のクロック信号に同期してサンプリングされたアナログ信号に応じたデジタル信号を生成し、前記第２のクロック信号の信号遷移の回数が閾値以上になると、前記比較部の入力トランジスタに流れる電流が増加するように、前記第１のアナログ電圧と前記第２のアナログ電圧の中心電圧を調整する、ＡＤ変換方法が提供される。
【発明の効果】
【００１２】
開示のＡＤ変換回路及びＡＤ変換方法によれば、ビット判定時に比較部での比較時間が長くなることを抑制できるため、ＡＤ変換時間が長くなることを抑制できる。
【図面の簡単な説明】
【００１３】
【図１】本実施の形態のＡＤ変換回路の一例を示す図である。
【図２】比較部の一例を示す図である。
【図３】ＶａｐがＶａｍより十分大きい場合の電圧Ｖｏｐ，Ｖｏｍの変化の一例を示す図である。
【図４】ＶａｐとＶａｍの差が小さい場合の電圧Ｖｏｐ，Ｖｏｍの変化の一例を示す図である。
【図５】中心電圧を増加したときの電圧Ｖｏｐ，Ｖｏｍの変化の一例を示す図である。
【図６】クロック信号生成部の一例を示す図である。
【図７】アナログ信号を８ビットのデジタル信号に変換する際のＡＤ変換回路の動作例を示すタイミングチャートである。
【図８】クロック信号Φｃの１周期を決める要素を説明する図である。
【図９】比較部の２入力の中心電圧が一定の場合の、２入力の電圧差とクロック信号Φｃの一例を示す図である。
【図１０】アナログ電圧生成部及び中心電圧調整部の一例を示す図である。
【図１１】ＡＤ変換時のアナログ電圧生成部及び中心電圧可変回路の一例の状態を示す図である。
【図１２】中心電圧調整部の変形例を示す図である。
【図１３】段階的に中心電圧を増加させた場合の、比較部の２入力の電圧差とクロック信号Φｃの一例を示す図である。
【図１４】中心電圧を１段階で増加させた時の比較部の入力トランジスに流れる電流の一例の様子を示す図である。
【図１５】中心電圧を段階的に増加させた時の比較部の入力トランジスに流れる電流の一例の様子を示す図である。
【発明を実施するための形態】
【００１４】
以下、本発明の実施の形態を、図面を参照しつつ説明する。
図１は、本実施の形態のＡＤ変換回路の一例を示す図である。
図１に示されているＡＤ変換回路１０は、差動信号である２つのアナログ信号を入力する逐次変換型のＡＤ変換回路であり、アナログ電圧生成部１１、比較部１２、クロック信号生成部１４、中心電圧（ＶＣＭ）調整部１５を有している。
【００１５】
アナログ電圧生成部１１は、端子Ｖｉｐ，Ｖｉｍを介して受信したアナログ信号を、端子ＣＫを介して受信したクロック信号（以下外部クロック信号Φｓと呼ぶ）に同期してサンプリングする。すなわち、アナログ電圧生成部１１は、外部クロック信号Φｓの信号遷移のタイミング（たとえば、立ち上がりタイミング）でのアナログ信号の電圧値を保持する。アナログ電圧生成部１１は、サンプリングしたアナログ信号と、制御部１３から供給される制御信号に基づいて、比較部１２に入力する２つのアナログ電圧を生成する。
【００１６】
詳細は後述するが、アナログ電圧生成部１１は、たとえば、複数の容量素子とスイッチを有する、電荷再分配型のＤＡ変換回路である。
比較部１２は、非反転入力端子（＋）と反転入力端子（−）を介して、アナログ電圧生成部１１で生成された２つのアナログ電圧を入力する。そして、比較部１２は、クロック信号生成部１４で生成されるクロック信号Φｃに同期して２つのアナログ電圧を比較し、比較結果を出力する。なお、図１に示されている例において、比較部１２は、比較結果として相補の出力信号を出力する。
【００１７】
制御部１３は、クロック信号Φｃを受けて、比較部１２による比較の度に、アナログ電圧生成部１１で生成される２つのアナログ電圧の電圧差を縮小させていく制御信号をアナログ電圧生成部１１に送出する。そして、制御部１３は、比較部１２の比較結果に基づいて、サンプリングしたアナログ信号に応じたデジタル信号を生成し、端子ＯＵＴから出力する。
【００１８】
クロック信号生成部１４は、クロック信号Φｃを生成する。また、クロック信号生成部１４は、比較部１２での比較時間に応じてクロック信号Φｃの周期を変更する。クロック信号生成部１４は、比較部１２から２つの相補の出力信号を受ける。詳細は後述するが、この２つの相補の出力信号は、比較部１２において比較が完了すると、一方が“１”、他方が“０”となり、比較が完了していないときには、両方同じ値となる。クロック信号生成部１４は、比較部１２の出力信号をもとに、比較時間が経過してから（比較が完了してから）、次の比較を行えるように、比較部１２の動作クロックであるクロック信号Φｃの周期を変更する。
【００１９】
中心電圧調整部１５は、クロック信号Φｃの信号遷移の回数が閾値以上になると、比較部１２の入力トランジスタに流れる電流が増加するように、比較部１２に入力される２つのアナログ電圧の中心電圧を調整する。
【００２０】
図１には、比較部１２に入力される２つのアナログ電圧（比較部１２の２入力）の電圧差とクロック信号Φｃの例が示されている。横軸は時間、縦軸は電圧である。
図１に示されているように、アナログ電圧生成部１１で生成される２つのアナログ電圧の電圧差は、逐次比較が進む度に縮小されていく。比較部１２は、入力される２つのアナログ電圧の電圧差が小さくなるにつれて、比較時間が長くなる傾向がある。言い換えると、デジタル信号の下位ビットの値を判定するための比較の際に、比較時間が長くなる傾向がある。
【００２１】
詳細は後述するが、比較時間は、比較部１２の入力トランジスタに流れる電流が増加すると短縮される。そこで、本実施の形態のＡＤ変換回路１０では、中心電圧調整部１５が、クロック信号Φｃの信号遷移の回数が閾値以上のときに、比較部１２の入力トランジスタに流れる電流が増加するように、比較部１２の２入力の中心電圧を調整する。
【００２２】
図１には、２入力の中心電圧が増加すると、入力トランジスタに流れる電流が増加する比較部１２（図２参照）を適用したときの波形が示されている。クロック信号Φｃの信号遷移として、信号の立ち下がり回数が３回以上の場合に、中心電圧がＶＣＭ１からＶＣＭ２に増加されている。
【００２３】
このように、クロック信号Φｃの信号遷移が閾値以上のときに、入力トランジスタに流れる電流が増加するように中心電圧を調整することで、たとえば、下位ビットの値の判定の際に、比較部１２での比較時間が長くなることを抑制できる。クロック信号Φｃの周期は比較部１２での比較時間に応じて変更されるので、比較時間を短縮することで、クロック信号Φｃの周波数の低下が抑制される。その結果としてＡＤ変換時間が長くなることを抑制できる。
【００２４】
また、逐次比較の際の全ての期間で、比較部１２の入力トランジスタに流れる電流を増加させるのではなく、クロック信号Φｃの信号遷移が閾値以上のときに、増加させるようにしたことで、消費電力の増加を抑制できる。
【００２５】
以下、図１に示したＡＤ変換回路１０の一部をより詳細に説明する。
（比較部１２）
図２は、比較部の一例を示す図である。
【００２６】
比較部１２は、高速動作の観点から、たとえば、図２のようなラッチ型の回路で実現される。図２に示されている比較部１２は、２つのアナログ電圧Ｖａｐ，Ｖａｍを入力する入力トランジスタであるｎチャネル型ＭＯＳＦＥＴ（Metal-Oxide Semiconductor Field Effect Transistor）（以下ｎＭＯＳと略す）２０，２１を有する。さらに、比較部１２は、ｎＭＯＳ２２，２３、ｐチャネル型ＭＯＳＦＥＴ（以下ｐＭＯＳと略す）２４，２５，２６，２７、インバータ回路２８，２９，３０，３１を有する。
【００２７】
ｎＭＯＳ２０，２１のゲートは、図１に示したアナログ電圧生成部１１及び中心電圧調整部１５に接続されており、アナログ電圧生成部１１で生成され、中心電圧調整部１５で中心電圧が調整された２つのアナログ電圧Ｖａｐ，Ｖａｍが印加される。ｎＭＯＳ２０のドレインはｎＭＯＳ２２のソースに接続されており、ｎＭＯＳ２１のドレインはｎＭＯＳ２３のソースに接続されている。ｎＭＯＳ２０，２１のソースは接地されている。
【００２８】
ｎＭＯＳ２２，２３のゲートは、互いのドレインに接続されている。ｎＭＯＳ２２のドレインは、さらにｐＭＯＳ２４，２５のドレインに接続されており、ｎＭＯＳ２３のドレインは、さらにｐＭＯＳ２６，２７のドレインに接続されている。
【００２９】
ｐＭＯＳ２４，２７のゲートは、図１に示したクロック信号生成部１４に接続されており、クロック信号Φｃがクロック信号生成部１４から供給される。ｐＭＯＳ２５，２６のゲートは、互いのドレインに接続されている。ｐＭＯＳ２４〜２７のソースは、電源線ＶＤＤに接続されている。
【００３０】
インバータ回路２８の入力端子は、ｎＭＯＳ２２のドレインとｐＭＯＳ２４，２５のドレイン間に接続されている。インバータ回路２８の出力端子は、インバータ回路２９の入力端子に接続されている。インバータ回路３０の入力端子は、ｎＭＯＳ２３のドレインとｐＭＯＳ２６，２７のドレイン間に接続されている。インバータ回路３０の出力端子は、インバータ回路３１の入力端子に接続されている。インバータ回路２９，３１の出力端子は、図１に示した制御部１３及びクロック信号生成部１４に接続されており、比較部１２における比較結果である出力信号ＱＯｐ，ＱＯｍが制御部１３及びクロック信号生成部１４に供給される。
【００３１】
ｎＭＯＳ２２のドレインと、ｐＭＯＳ２４，２５のドレイン間の電圧を電圧Ｖｏｍ、ｎＭＯＳ２３のドレインと、ｐＭＯＳ２６，２７のドレイン間の電圧を電圧Ｖｏｐとすると、比較動作の際、電圧Ｖｏｐ，Ｖｏｍは、たとえば、以下のように変化する。
【００３２】
図３は、ＶａｐがＶａｍより十分大きい場合の電圧Ｖｏｐ，Ｖｏｍの変化の一例を示す図である。縦軸は電圧を示し、横軸は時間を示している。
比較部１２のリセット時には、ｐＭＯＳ２４，２７のゲートにＬ（Low）レベルのクロック信号Φｃが供給される。それにより、ｐＭＯＳ２４，２７がオンし、ｎＭＯＳ２０，２１にアナログ電圧Ｖａｐ，Ｖａｍが印加されていない状態では、ｎＭＯＳ２０，２１はオフ状態となり、電圧Ｖｏｐ，Ｖｏｍは、電源線ＶＤＤに印加されている電源電圧Ｖｄｄとなっている。また、ｎＭＯＳ２２，２３はオン状態となっている。
【００３３】
ｎＭＯＳ２０，２１のゲートにアナログ電圧Ｖａｐ，Ｖａｍが印加されると（タイミングｔ１）、その電圧に比例して流れるｎＭＯＳ２０，２１のドレイン−ソース間に流れる電流Ｉｐ，Ｉｍにより、電圧Ｖｏｐ，Ｖｏｍが減少していく。
【００３４】
アナログ電圧Ｖａｐがアナログ電圧Ｖａｍよりも十分大きい場合、電流Ｉｐが電流Ｉｍよりも十分多く流れる。このとき、ｎＭＯＳ２２のゲート電圧と比べてｎＭＯＳ２３のゲート電圧が低下するので、電流Ｉｐと電流Ｉｍの差が顕著になり、電圧Ｖｏｍが減少するスピードは、電圧Ｖｏｐが減少するスピードよりも顕著に速くなる。
【００３５】
そして、電圧ＶｏｍがｐＭＯＳ２６の閾値電圧Ｖｐｔｈに達すると（タイミングｔ２）、ｐＭＯＳ２６がオンし電圧Ｖｏｐが上昇する。これにより、ｎＭＯＳ２２のゲート電圧が上昇するため電流Ｉｐはさらに多く流れ、電圧Ｖｏｍの減少スピードが増す。
【００３６】
そして、電圧Ｖｏｍが、ｎＭＯＳ２３の閾値電圧Ｖｎｔｈに達すると（タイミングｔ３）、ｎＭＯＳ２３はオフし、電圧Ｖｏｐは電源電圧のレベルにクリップされ、電圧Ｖｏｍは、グランドレベル（ＧＮＤ）にクリップされる。
【００３７】
これによりインバータ回路３１の出力信号ＱＯｐの信号レベルはＨ（High）レベル（または“１”）となり、インバータ回路２９の出力信号ＱＯｍの信号レベルはＬレベル（または“０”）となる。
【００３８】
上記の例では、アナログ電圧Ｖａｐ，Ｖａｍが、比較部１２の入力トランジスタであるｎＭＯＳ２０，ｎＭＯＳ２１のゲートに印加されて、電圧Ｖｏｐ，Ｖｏｍが一定電圧になるまで、タイミングｔ１からタイミングｔ３までの時間がかかることになる。つまり、タイミングｔ１からタイミングｔ３までの時間が、比較時間を決めていることになる。
【００３９】
図４は、ＶａｐとＶａｍの差が小さい場合の電圧Ｖｏｐ，Ｖｏｍの変化の一例を示す図である。縦軸は電圧を示し、横軸は時間を示している。
前述したように、比較部１２のリセット時には、電圧Ｖｏｐ，Ｖｏｍは、電源線ＶＤＤに印加されている電源電圧Ｖｄｄとなっている。
【００４０】
ｎＭＯＳ２０，２１のゲートにアナログ電圧Ｖａｐ，Ｖａｍが印加されると（タイミングｔ４）、その電圧に比例して流れる電流Ｉｐ，Ｉｍにより、電圧Ｖｏｐ，Ｖｏｍが減少していく。しかし、アナログ電圧Ｖａｐとアナログ電圧Ｖａｍの差が小さい場合、電流Ｉｐと電流Ｉｍがほぼ同じとなる。この場合、ｎＭＯＳ２２，ｎＭＯＳ２３のゲート電圧はほぼ同様に低下していくため、電流Ｉｐと電流Ｉｍに差がつきにくく、電圧Ｖｏｍと電圧Ｖｏｐが減少するスピードは、比較的遅くなる。
【００４１】
アナログ電圧Ｖａｐがアナログ電圧Ｖａｍよりわずかに大きい場合、電圧Ｖｏｍが電圧Ｖｏｐよりもわずかに速く閾値電圧Ｖｐｔｈに達する（タイミングｔ５）。これによりｐＭＯＳ２６がオンし、電圧Ｖｏｐが上昇する。そのため、ｎＭＯＳ２２のゲート電圧が上昇し、電流Ｉｐが多く流れ、電圧Ｖｏｍの減少スピードが増す。
【００４２】
そして、電圧Ｖｏｍが、ｎＭＯＳ２３の閾値電圧Ｖｎｔｈに達すると（タイミングｔ６）、ｎＭＯＳ２３はオフし、電圧Ｖｏｐは電源電圧のレベルにクリップされ、電圧Ｖｏｍは、グランドレベル（ＧＮＤ）にクリップされる。
【００４３】
これによりインバータ回路３１の出力信号ＱＯｐの信号レベルはＨレベル（または“１”）となり、インバータ回路２９の出力信号ＱＯｍの信号レベルはＬレベル（または“０”）となる。
【００４４】
このように、アナログ電圧Ｖａｐ，Ｖａｍの差が小さい場合、電圧Ｖｏｐ，Ｖｏｍが一定電圧になるまでの時間が、アナログ電圧Ｖａｐ，Ｖａｍの差が大きい場合より長くなり、比較時間が長くなる。
【００４５】
なお、比較部１２の入力トランジスタであるｎＭＯＳ２０，２１に流れる電流Ｉｐ，Ｉｍは、以下のように表せる。
Ｉｐ∝β（Ｖａｐ−Ｖｔｈ）＝β（ＶＣＭ＋ΔＶ−Ｖｔｈ） （１）
Ｉｍ∝β（Ｖａｍ−Ｖｔｈ）＝β（ＶＣＭ−ΔＶ−Ｖｔｈ） （２）
ここで、βは、ｎＭＯＳ２０，２１の素子定数であり、ゲート幅、ゲート長、キャリアの移動度、ゲート絶縁膜の容量に応じた値になる。Ｖｔｈは、ｎＭＯＳ２０，２１の閾値電圧であり、ＶＣＭは、アナログ電圧Ｖａｐ，Ｖａｍの中心電圧（同相電圧）である。また、ΔＶは、アナログ電圧Ｖａｐ，Ｖａｍの中心電圧ＶＣＭからの差分である。
【００４６】
上式（１），（２）から、ΔＶが固定のとき、中心電圧ＶＣＭを増加することで電流Ｉｐ，Ｉｍを増加できることがわかる。
図５は、中心電圧を増加したときの電圧Ｖｏｐ，Ｖｏｍの変化の一例を示す図である。縦軸は電圧を示し、横軸は時間を示している。点線は、図４で示した電圧Ｖｏｐ，Ｖｏｍの変化を示している。
【００４７】
図５では、アナログ電圧Ｖａｐ，Ｖａｍの中心電圧ＶＣＭが、図４に示した電圧Ｖｏｐ，Ｖｏｍの特性を得た場合よりも大きい場合の、電圧Ｖｏｐ，Ｖｏｍの変化例が示されている。中心電圧ＶＣＭが大きくなると、電流Ｉｐ，Ｉｍが増加して電圧Ｖｏｐ，Ｖｏｍの減少スピードが増し、電圧Ｖｏｍが図４に示した場合よりも速く閾値電圧Ｖｐｔｈに達する（タイミングｔ５ａ）。これにより、電圧Ｖｏｐが電源電圧のレベルにクリップされ、電圧Ｖｏｍがグランドレベル（ＧＮＤ）にクリップされるタイミングも早まり、比較時間を短縮できる。
【００４８】
図５に示される例では、図４に示したタイミングｔ６よりも早いタイミングｔ６ａにて、電圧Ｖｏｐが電源電圧のレベルにクリップされ、電圧Ｖｏｍがグランドレベル（ＧＮＤ）にクリップされている。
【００４９】
図２に示されるような比較部１２が用いられる場合、本実施の形態のＡＤ変換回路１０では、中心電圧調整部１５が、比較部１２に入力されるアナログ電圧Ｖａｐ，Ｖａｍの中心電圧ＶＣＭを増加させることで、比較時間を短縮できる。
【００５０】
なお、比較部１２は、図２に示したような回路に限定されない。たとえば、入力トランジスタとして、ｐＭＯＳを用いてもよい。その場合、中心電圧調整部１５は、アナログ電圧Ｖａｐ，Ｖａｍの中心電圧ＶＣＭをマイナス側に増加することで、電流Ｉｐ，Ｉｍを増加させ、比較時間を短縮させることができる。
【００５１】
（クロック信号生成部１４）
図６は、クロック信号生成部の一例を示す図である。
クロック信号生成部１４は、ＸＯＲ（排他的論理和）回路４１、遅延回路４２、論理回路４３、遅延量調整回路４４を有している。
【００５２】
ＸＯＲ回路４１は、比較部１２の出力信号ＱＯｐ，ＱＯｍを入力して、これらの排他的論理和を出力する。遅延回路４２はＸＯＲ回路４１の出力信号を遅延させて反転することで、パルス信号を生成する。
【００５３】
論理回路４３は、遅延回路４２で生成されたパルス信号と、外部からｒｅａｄｙ信号を受信して、たとえば、ｒｅａｄｙ信号がＨレベルからＬレベルに変化すると、クロック信号ΦｃをＨレベルにする。それ以降、ｒｅａｄｙ信号がＬレベル状態にとどまると、論理回路４３は、遅延回路４２が出力するパルス信号をクロック信号Φｃとして出力する。
【００５４】
遅延量調整回路４４は、たとえば、外部クロック信号Φｓの１サイクルの間に発生するクロック信号Φｃの立ち下がりの信号遷移の回数を計数し、計数値ｃｏｕｎｔを出力し、中心電圧調整部１５に供給する。また、遅延量調整回路４４は、計数値が所定の値より大きい場合は遅延回路４２における遅延量を増加させ、所定の値より小さい場合は遅延量を減少させることで、生成されるクロック信号Φｃの周期を変更する。
【００５５】
図７は、アナログ信号を８ビットのデジタル信号に変換する際のＡＤ変換回路の動作例を示すタイミングチャートである。図７には、外部クロック信号Φｓ、クロック信号Φｃ、クロック信号Φｃの信号遷移の計数値（立ち下がりエッジの計数値）、ＡＤ変換回路１０の状態が示されている。
【００５６】
外部クロック信号ΦｓがＨレベルに立ち上がると（タイミングｔ１０）、アナログ電圧生成部１１にてアナログ信号がサンプリングされる。外部クロック信号ΦｓがＬレベルに立ち下がると（タイミングｔ１１）、サンプリングされたアナログ信号をデジタル信号に変換する際の各ビットの判定が行われる。まず最上位ビット（ｂｉｔ８）の判定が行われ、その後は、クロック信号Φｃの立ち下がりエッジに同期して、ｂｉｔ７，ｂｉｔ６，ｂｉｔ５，ｂｉｔ４，ｂｉｔ３，ｂｉｔ２，ｂｉｔ１と、下位ビット側の判定が行われる。
【００５７】
この間、クロック信号生成部１４の遅延量調整回路４４は、クロック信号Φｃの立ち下がりエッジを計数し、外部クロック信号ΦｓがＨレベルに立ち上がると（タイミングｔ１２）、信号遷移の計数期間が終了する。クロック信号Φｃの生成の際、遅延量調整回路４４は、タイミングｔ１１〜ｔ１２の間に８ビットの判定が終わるように遅延量を調整している。
【００５８】
図８は、クロック信号Φｃの１周期を決める要素を説明する図である。
クロック信号Φｃの１周期は、図８に示されているように、比較部１２での比較時間、遅延回路４２での遅延時間（Δｔ）、比較部１２のリセット時間に基づいて決定される。
【００５９】
比較部１２のリセット時間は比較部１２の２入力の電圧差によらず、ほぼ一定の時間であり、Δｔも遅延量調整回路４４での調整後には一定となる。しかし、前述したように、比較時間は、比較部１２の２入力の電圧差が小さいと長くなる。
【００６０】
図９は、比較部の２入力の中心電圧が一定の場合の、２入力の電圧差とクロック信号Φｃの一例を示す図である。横軸は時間、縦軸は電圧である。なお、図９では、６ビットのＡＤ変換動作を行う場合に得られる比較部１２の２入力の電圧差とクロック信号Φｃの例が示されている。
【００６１】
アナログ電圧生成部１１で生成される２つのアナログ電圧の電圧差は、逐次比較が進む度に縮小されていく。前述のように、比較部１２での比較時間は、入力される２つのアナログ電圧の電圧差が小さくなるにつれて長くなる。また、クロック信号Φｃの周期は、比較時間によって可変するので、比較時間が長くなるとクロック信号Φｃの周期も、図９に示すように長くなる。
【００６２】
そこで、本実施の形態のＡＤ変換回路１０では、中心電圧調整部１５が、図１に示したように、クロック信号Φｃの立ち下がりエッジを３回検出すると中心電圧を引き上げることで、比較時間が長くなることを抑制している。
【００６３】
（アナログ電圧生成部１１及び中心電圧調整部１５）
図１０は、アナログ電圧生成部及び中心電圧調整部の一例を示す図である。図１０には、５ビットのＡＤ変換に用いられるアナログ電圧生成部の例が示されている。
【００６４】
アナログ電圧生成部１１は、たとえば、図１０に示されているように、電荷再分配型のＤＡ変換回路であり、複数の容量素子を有する容量素子部５０，５１、複数のスイッチを有するスイッチ部５２，５３，５４，５５を有する。
【００６５】
容量素子部５０，５１は、図１０の例では、それぞれ、容量値Ｃを有する容量素子を２つ、容量値がその２倍（２Ｃ）、４倍（４Ｃ）、８倍（８Ｃ）、１６倍（１６Ｃ）の容量素子を１つずつ有している。
【００６６】
容量素子部５０の各容量素子の一端は、信号線８０を介して、図１に示した比較部１２の反転入力端子（−）に接続されている。容量素子部５１の各容量素子の一端は、信号線８１を介して、図１に示した比較部１２の非反転入力端子（＋）に接続されている。
【００６７】
容量素子部５０の各容量素子の他端は、信号線８２と接続するか否かを切り替えるスイッチ部５２の各スイッチに接続されている。信号線８２は、図１に示した端子Ｖｉｐに接続されている。以下この端子Ｖｉｐに入力されるアナログ信号の電圧についてもＶｉｐと表記する。容量素子部５１の各容量素子の他端は、信号線８３と接続するか否かを切り替えるスイッチ部５３の各スイッチに接続されている。信号線８３は、図１に示した端子Ｖｉｍに接続されている。以下この端子Ｖｉｍに入力されるアナログ信号の電圧についてもＶｉｍと表記する。
【００６８】
容量素子部５０の各容量素子のうち、容量値Ｃの１つの容量素子を除いたものの他端は、さらに、信号線８４または信号線８５と接続するか否かを切り替えるスイッチ部５４の各スイッチに接続されている。信号線８４，８５には、ＡＤ変換回路１０のＡＤ変換範囲を決めるリファレンス電圧Ｖｒｐ，Ｖｒｍが印加される。
【００６９】
なお、容量素子部５０の容量値Ｃの１つの容量素子の他端は、スイッチ部５４において、信号線８５と接続するか否かを切り替えるスイッチに接続されている。
容量素子部５１の各容量素子のうち、容量値Ｃの１つの容量素子を除いたものの他端は、さらに、信号線８４または信号線８５と接続するか否かを切り替えるスイッチ部５５の各スイッチに接続されている。容量素子部５１の容量値Ｃの１つの容量素子の他端は、スイッチ部５５において、信号線８４と接続するか否かを切り替えるスイッチに接続されている。
【００７０】
スイッチ部５２，５３の各スイッチは、たとえば、ｎＭＯＳ、ｐＭＯＳまたはＣＭＯＳであり、外部クロック信号Φｓに同期してオンまたはオフする。たとえば、スイッチ部５２，５３の各スイッチは、外部クロック信号ΦｓがＨレベルに立ち上がるとオンし、Ｌレベルに立ち下がるとオフする。
【００７１】
スイッチ部５４，５５の各スイッチは、たとえば、ｎＭＯＳ、ｐＭＯＳまたはＣＭＯＳであり、比較部１２での比較結果に応じて制御部１３から出力される制御信号に基づいて、オンまたはオフされる。
【００７２】
中心電圧調整部１５は、中心電圧可変回路６０、エッジ計数比較回路６１、閾値供給回路６２を有する。
中心電圧可変回路６０は、複数の容量素子を有する容量素子部７０，７１、複数のスイッチを有するスイッチ部７２，７３，７４，７５を有する。
【００７３】
容量素子部７０，７１は、図１０の例では、それぞれ、容量値Ｃを有する容量素子を４つ有している。
容量素子部７０の各容量素子の一端は、信号線８０を介して、図１に示した比較部１２の反転入力端子（−）に接続されている。容量素子部７１の各容量素子の一端は、信号線８１を介して、図１に示した比較部１２の非反転入力端子（＋）に接続されている。
【００７４】
容量素子部７０の各容量素子の他端は、信号線８２と接続するか否かを切り替えるスイッチ部７２の各スイッチに接続されている。容量素子部７１の各容量素子の他端は、信号線８３と接続するか否かを切り替えるスイッチ部７３の各スイッチに接続されている。
【００７５】
容量素子部７０の各容量素子の他端は、さらに、電源線ＶＤＤまたは接地線ＶＳＳと接続するか否かを切り替えるスイッチ部７４の各スイッチに接続されている。
容量素子部７１の各容量素子の他端は、さらに、電源線ＶＤＤまたは接地線ＶＳＳと接続するか否かを切り替えるスイッチ部７５の各スイッチに接続されている。
【００７６】
スイッチ部７２，７３の各スイッチは、たとえば、ｎＭＯＳ、ｐＭＯＳまたはＣＭＯＳであり、外部クロック信号Φｓに同期してオンまたはオフする。たとえば、スイッチ部７２，７３の各スイッチは、外部クロック信号ΦｓがＨレベルに立ち上がるとオンし、Ｌレベルに立ち下がるとオフする。
【００７７】
スイッチ部７４，７５の各スイッチは、たとえば、ｎＭＯＳまたはｐＭＯＳであり、エッジ計数比較回路６１から出力される制御信号ｃｔｒｌに基づいて、オンまたはオフされる。
【００７８】
エッジ計数比較回路６１は、デジタル回路（論理回路）であり、クロック信号生成部１４でのクロック信号Φｃの信号遷移（前述の例では立ち下がりエッジ）の回数の計数値ｃｏｕｎｔと、閾値供給回路６２から供給される閾値とを比較する。そして、エッジ計数比較回路６１は、計数値ｃｏｕｎｔが閾値以上か否かを判定する。
【００７９】
さらに、エッジ計数比較回路６１は、比較判定結果に基づいて、中心電圧可変回路６０のスイッチ部７２〜７５の各スイッチをオンまたはオフするための制御信号ｃｔｒｌを生成し、出力する。たとえば、閾値が“３”の場合、エッジ計数比較回路６１は、クロック信号Φｃの立ち下がりエッジの計数値が“３”以上になると、中心電圧を増加させるための制御信号ｃｔｒｌを中心電圧可変回路６０に対して送出する。
【００８０】
閾値供給回路６２は、たとえば、レジスタであり、上記のような閾値を記憶している。なお、中心電圧調整部１５は、閾値をＡＤ変換回路１０の外部から受信するようにしてもよい。
【００８１】
中心電圧調整部１５では、クロック信号生成部１４で、クロック信号Φｃの周期を変更するために用いられている遅延量調整回路４４で計数された信号遷移の計数値ｃｏｕｎｔを用いることができるため、新たに計数値ｃｏｕｎｔを計数する回路を設けなくて済む。
【００８２】
なお、図１０に示されているように、信号線８０において、アナログ電圧生成部１１と中心電圧可変回路６０との間には、スイッチＳ１の一端が接続されており、スイッチＳ１の他端には、中心電圧ＶＣＭが印加されている。また、信号線８１において、アナログ電圧生成部１１と中心電圧可変回路６０との間には、スイッチＳ２の一端が接続されており、スイッチＳ２の他端には、中心電圧ＶＣＭが印加されている。スイッチＳ１，Ｓ２は、たとえば、ｎＭＯＳ、ｐＭＯＳまたはＣＭＯＳであり、外部クロック信号Φｓに同期してオンまたはオフする。
【００８３】
図１０では、アナログ信号のサンプリング時のスイッチの状態が示されている。サンプリング時には、スイッチ部５２，５３のスイッチは全てオン状態となり、スイッチ部５４，５５のスイッチは全てオフ状態となっている。このため、信号線８２に印加される電圧Ｖｉｐが容量素子部５０の各容量素子に印加される。また、信号線８３に印加される電圧Ｖｉｍが容量素子部５１の各容量素子に印加される。
【００８４】
また、サンプリング時には、中心電圧可変回路６０のスイッチ部７２，７３のスイッチは全てオン状態となり、スイッチ部７４，７５のスイッチは全てオフ状態となっている。このため、信号線８２に印加される電圧Ｖｉｐが容量素子部７０の各容量素子に印加される。また、信号線８３に印加される電圧Ｖｉｍが容量素子部７１の各容量素子に印加される。
【００８５】
また、サンプリング時にはスイッチＳ１，Ｓ２はオン状態となり、信号線８０，８１には中心電圧ＶＣＭが印加される。
図１１は、ＡＤ変換時のアナログ電圧生成部及び中心電圧可変回路の一例の状態を示す図である。
【００８６】
ＡＤ変換時には、アナログ電圧生成部１１のスイッチ部５２，５３のスイッチは全てオフ状態となり、容量素子部５０の容量素子と信号線８２との接続が切断され、容量素子部５１の容量素子と信号線８３との接続が切断される。そして、容量素子部５０，５１の容量素子は、比較部１２での比較結果に基づいて制御部１３から送出される制御信号に応じて、スイッチ部５４，５５のスイッチにより信号線８４または信号線８５に接続される。
【００８７】
また、ＡＤ変換時には、中心電圧可変回路６０のスイッチ部７２，７３のスイッチは全てオフ状態となり、容量素子部７０の容量素子と信号線８２との接続が切断され、容量素子部７１の容量素子と信号線８３との接続が切断される。そして、容量素子部７０，７１の容量素子は、エッジ計数比較回路６１から送出される制御信号に応じて、スイッチ部７４，７５のスイッチにより電源線ＶＤＤまたは接地線ＶＳＳに接続される。中心電圧可変回路６０は、制御信号に応じて電源電圧Ｖｄｄが印加される容量素子を選択することで、アナログ電圧Ｖａｍ，Ｖａｐの中心電圧を調整する。
【００８８】
また、ＡＤ変換時には、スイッチＳ１，Ｓ２はオフ状態となる。
ＡＤ変換時において、比較部１２の反転入力端子（−）に接続される信号線８０に印加されるアナログ電圧Ｖａｍと、比較部１２の非反転入力端子（＋）に接続される信号線８１に印加されるアナログ電圧Ｖａｐは、以下の式で表される。
【００８９】
Ｖａｐ＝ＶＣＭ−Ｖｉｍ＋（ｋＣ／（３２Ｃ＋Ｃａ＋Ｃｂ））Ｖｒｐ＋（（３２−ｋ）Ｃ／（３２Ｃ＋Ｃａ＋Ｃｂ））Ｖｒｍ＋（Ｃｂ／（３２Ｃ＋Ｃａ＋Ｃｂ））Ｖｄｄ （３）
Ｖａｍ＝ＶＣＭ−Ｖｉｐ＋（（３２−ｋ）Ｃ／（３２Ｃ＋Ｃａ＋Ｃｂ））Ｖｒｐ＋（ｋＣ／（３２Ｃ＋Ｃａ＋Ｃｂ））Ｖｒｍ＋（Ｃｂ／（３２Ｃ＋Ｃａ＋Ｃｂ））Ｖｄｄ （４）
なお、ｋは、比較結果に応じて決定される１≦ｋ≦３２の整数である。また、Ｃａ，Ｃｂは、接地線ＶＳＳに接続される容量素子の容量値の合計と、電源線ＶＤＤに接続される容量素子の容量値の合計である。図１１の例では、ｋ＝１６、Ｃａ＝Ｃｂ＝２Ｃとなっている。また、Ｖｄｄは、電源線ＶＤＤに印加される電源電圧を示している。
【００９０】
また、Ｖａｐ−Ｖａｍは以下の式で表される。
Ｖａｐ−Ｖａｍ＝（Ｖｉｐ−Ｖｉｍ）−（（３２−２ｋ）Ｃ／（３２Ｃ＋Ｃａ＋Ｃｂ））（Ｖｒｐ−Ｖｒｍ） （５）
また、２つのアナログ電圧Ｖａｐ，Ｖａｍの中心電圧（同相電圧）は以下の式で表される。
【００９１】
（Ｖａｐ＋Ｖａｍ）／２＝ＶＣＭ−（（Ｖｉｐ＋Ｖｉｍ）／２）＋（３２Ｃ／（３２Ｃ＋Ｃａ＋Ｃｂ））（（Ｖｒｐ＋Ｖｒｍ）／２）＋（Ｃｂ／（３２Ｃ＋Ｃａ＋Ｃｂ））Ｖｄｄ （６）
式（６）において、（Ｖｉｐ＋Ｖｉｍ）／２と（Ｖｒｐ＋Ｖｒｍ）／２は、それぞれアナログ入力と、リファレンス電圧の同相電圧を示しており、固定値である。従って、電源電圧Ｖｄｄを印加する容量素子の個数を変更してＣｂを変更し、式（６）の最終項を変えることで中心電圧を調整することができる。たとえば、Ｃｂを大きくすることにより、中心電圧を大きくすることができる。
【００９２】
そこで、エッジ計数比較回路６１は、たとえば、クロック信号Φｃの立ち下がりエッジの計数値が閾値以上になると、Ｃａ＝Ｃｂ＝２Ｃとなっているものを、スイッチ部７４，７５のスイッチを切り替えて、Ｃａ＝Ｃ、Ｃｂ＝３Ｃとする。これにより、比較部１２の２入力の中心電圧を増加させることができ、下位の３ビットの判定の際には、前述した理由により比較部１２での比較時間が長くなることを抑制することができる。
【００９３】
なお、前述したように、逐次比較型のＡＤ変換回路１０は、逐次比較ごとに比較部１２の２入力の電圧差を減少させていくものであるが、Ｃｂだけ変化させると、式（５）より、Ｖａｐ−Ｖａｍが変わってしまう。エッジ計数比較回路６１は、Ｃａ＋Ｃｂが一定になるようにスイッチ部７４，７５のスイッチを制御することが、変換精度の劣化を防止するために望ましい。
【００９４】
なお、式（６）からわかるように、Ｃｂの代わりに電源電圧Ｖｄｄを調整することでも、中心電圧を調整することができる。
図１２は、中心電圧調整部の変形例を示す図である。図１０と同じ要素については同一符号を付している。
【００９５】
図１２に示されている中心電圧調整部１５ａは、中心電圧可変回路６０ａが、図１０、図１１に示したものと異なっており、スイッチ部７４，７５に相当する部分を設けていない。このような中心電圧可変回路６０ａにおいて、図１２に示されている状態では、Ｃａ＝Ｃｂ＝２Ｃである。
【００９６】
ＡＤ変換時には、エッジ計数比較回路６１は、スイッチ部７４，７５のスイッチのオンオフを制御し、電源線ＶＤＤに接続する容量素子と、接地線ＶＳＳに接続する容量素子の数を変更することにより、中心電圧を調整することができる。
【００９７】
図１２に示した中心電圧可変回路６０ａを用いた場合、Ｖａｐ−Ｖａｍは以下の式で表される。
Ｖａｐ−Ｖａｍ＝（３２Ｃ／（３２Ｃ＋Ｃａ＋Ｃｂ））（Ｖｉｐ−Ｖｉｍ）−（（３２−２ｋ）Ｃ／（３２Ｃ＋Ｃａ＋Ｃｂ））（Ｖｒｐ−Ｖｒｍ） （７）
また、２つのアナログ電圧Ｖａｐ，Ｖａｍの中心電圧（同相電圧）は以下の式で表される。
【００９８】
（Ｖａｐ＋Ｖａｍ）／２＝ＶＣＭ−（３２Ｃ／（３２Ｃ＋Ｃａ＋Ｃｂ））（（Ｖｉｐ＋Ｖｉｍ）／２）−（Ｖｒｐ＋Ｖｒｍ）／２））＋（（Ｃａ−Ｃｂ）／（３２Ｃ＋Ｃａ＋Ｃｂ））Ｖｄｄ （８）
上式の（Ｖｉｐ＋Ｖｉｍ）／２と（Ｖｒｐ＋Ｖｒｍ）／２は、それぞれアナログ入力と、リファレンス電圧の同相電圧を示しており、固定値である。従って、式（８）からわかるように、Ｃａ，Ｃｂまたは電源電圧Ｖｄｄを変更することで、中心電圧を調整することができる。
【００９９】
ところで、図１０〜図１２に示した中心電圧調整部１５，１５ａは、複数段階で比較部１２の入力トランジスタに流れる電流が増加するように、計数値ｃｏｕｎｔに応じて複数段階で、中心電圧を調整するようにしてよい。その場合、たとえば、閾値供給回路６２は大きさの異なる複数の閾値を格納し、エッジ計数比較回路６１に供給する。
【０１００】
たとえば、閾値ａ＜閾値ｂ＜閾値ｃという閾値ａ，ｂ，ｃがエッジ計数比較回路６１に供給された場合、エッジ計数比較回路６１は、計数値ｃｏｕｎｔと閾値ａ，ｂ，ｃとの大小を比較して、その結果に応じた制御信号ｃｔｒｌを出力する。
【０１０１】
たとえば、計数値ｃｏｕｎｔ＜閾値ａの場合、エッジ計数比較回路６１は、中心電圧を最も低くする制御信号ｃｔｒｌを出力する。閾値ａ≦計数値ｃｏｕｎｔ＜閾値ｂの場合、エッジ計数比較回路６１は、中心電圧を１段階高くする制御信号ｃｔｒｌを出力する。閾値ｂ≦計数値ｃｏｕｎｔ＜閾値ｃの場合、エッジ計数比較回路６１は、中心電圧をもう１段高くする制御信号ｃｔｒｌを出力する。計数値ｃｏｕｎｔ≧閾値ｃの場合、エッジ計数比較回路６１は、中心電圧を最も高くする制御信号ｃｔｒｌを出力する。
【０１０２】
図１３は、段階的に中心電圧を増加させた場合の、比較部の２入力の電圧差とクロック信号Φｃの一例を示す図である。横軸は時間、縦軸は電圧である。なお、図１３では、６ビットのＡＤ変換動作を行う場合に得られる、比較部１２の２入力の電圧差とクロック信号Φｃの例が示されている。
【０１０３】
図１３の例では、閾値ａ＝３、閾値ｂ＝４、閾値ｃ＝５とした場合の、中心電圧の変化の様子が示されている。クロック信号Φｃの立ち下がりエッジが３回検出され、計数値ｃｏｕｎｔが３となるタイミングｔ２０で、中心電圧がＶＣＭから１段階上がりＶＣＭａとなっている。また、クロック信号Φｃの立ち下がりエッジが４回検出され、計数値ｃｏｕｎｔが４となるタイミングｔ２１で、中心電圧がさらに１段階上がりＶＣＭｂとなっている。また、クロック信号Φｃの立ち下がりエッジが５回検出され、計数値ｃｏｕｎｔが５となるタイミングｔ２２で、中心電圧がさらに１段階上がりＶＣＭｃとなっている。
【０１０４】
比較部１２の２入力の電圧差は、下位ビットの判定を行う際により小さくなるが、最下位ビットから数ビット前では電圧差がある程度確保されているので、それ以下のビットの判定時ほど中心電圧を上げなくても変換速度を確保できる場合がある。その場合は、図１３に示すように、徐々に中心電圧を調整していく方が電力上昇を抑えることができ、結果として平均電力を小さくできる。
【０１０５】
図１４は、中心電圧を１段階で増加させた時の比較部の入力トランジスに流れる電流の一例の様子を示す図である。横軸は時間、縦軸は電流を示している。また、クロック信号Φｃの様子も合わせて図示されている。また、点線は、中心電圧を初めから増加させた場合に、比較部１２の入力トランジスタに流れる電流の様子を示している。
【０１０６】
クロック信号Φｃの立ち下がりエッジが３回発生したタイミングで、中心電圧を増加させると、比較部１２の入力トランジスタを流れる電流も増加する。この場合も、中心電圧を初めから増加させる場合よりも、消費電力を削減できる。また、上位ビットの判定の際に中心電圧を上げないので、耐圧などのデバイスの信頼性に与える影響も少なくて済む。
【０１０７】
図１５は、中心電圧を段階的に増加させた時の比較部の入力トランジスに流れる電流の一例の様子を示す図である。横軸は時間、縦軸は電流を示している。また、クロック信号Φｃの様子も合わせて図示されている。また、点線は、中心電圧を初めから増加させた場合に、比較部１２の入力トランジスタに流れる電流の様子を示している。
【０１０８】
図１３に示したように、クロック信号Φｃの立ち下がりエッジが３回、４回、５回、発生したタイミングｔ２０，ｔ２１，ｔ２２で、段階的に中心電圧を増加させると、比較部１２の入力トランジスタを流れる電流も段階的に増加する。この場合も、図１４に示したように中心電圧を１段階で増加させる場合よりも、さらに消費電力を削減できる。また、上位ビットの判定の際に中心電圧を上げないので、耐圧などのデバイスの信頼性に与える影響も少なくて済む。
【０１０９】
以上、実施の形態に基づき、本発明のＡＤ変換回路及びＡＤ変換方法の一観点について説明してきたが、これらは一例にすぎず、上記の記載に限定されるものではない。
たとえば、上記では、アナログ電圧生成部１１や比較部１２は、差動信号を入力するものとして説明したが、単相信号を入力するようなものであってもよい。
【符号の説明】
【０１１０】
１０ ＡＤ変換回路
１１ アナログ電圧生成部
１２ 比較部
１３ 制御部
１４ クロック信号生成部
１５ 中心電圧調整部
Ｖｉｐ，Ｖｉｍ，ＣＫ，ＯＵＴ 端子
【特許請求の範囲】
【請求項１】
受信したアナログ信号を第１のクロック信号に同期してサンプリングし、制御信号に基づいて第１のアナログ電圧及び第２のアナログ電圧を生成するアナログ電圧生成部と、
第２のクロック信号に同期して前記第１のアナログ電圧と前記第２のアナログ電圧の大きさを比較する比較部と、
前記第１のアナログ電圧と前記第２のアナログ電圧の電圧差を縮小させていく前記制御信号を前記アナログ電圧生成部に送出し、前記比較部の比較結果に基づいて、前記第１のクロック信号に同期してサンプリングされたアナログ信号に応じたデジタル信号を生成する制御部と、
前記第２のクロック信号を生成するクロック信号生成部と、
前記第２のクロック信号の信号遷移の回数が閾値以上になると、前記比較部の入力トランジスタに流れる電流が増加するように、前記第１のアナログ電圧と前記第２のアナログ電圧の中心電圧を調整する中心電圧調整部と、
を有することを特徴とするＡＤ変換回路。
【請求項２】
前記中心電圧調整部は、前記比較部の入力端子に接続された複数の容量素子と、複数のスイッチを有し、前記複数のスイッチにより電源電圧を印加する容量素子を選択することで、前記中心電圧を調整することを特徴とする請求項１記載のＡＤ変換回路。
【請求項３】
前記中心電圧調整部は、前記信号遷移の回数が前記閾値以上になると、段階的に前記入力トランジスタに流れる電流が増加するように、前記中心電圧を調整することを特徴とする請求項１または２に記載のＡＤ変換回路。
【請求項４】
前記クロック信号生成部は、前記信号遷移の回数を計数して計数結果に応じて前記第２のクロック信号の周期を変更する回路を有し、
前記中心電圧調整部は、前記計数結果を前記閾値と比較し、前記信号遷移の回数が前記閾値以上か否かを判定することを特徴とする請求項１乃至３の何れか一項に記載のＡＤ変換回路。
【請求項５】
前記中心電圧調整部は、前記計数結果を複数の閾値と比較し、前記信号遷移の回数と前記複数の閾値との大きさに応じて、段階的に前記電流が増加するように、前記中心電圧を調整することを特徴とする請求項１乃至４の何れか一項に記載のＡＤ変換回路。
【請求項６】
受信したアナログ信号を第１のクロック信号に同期してサンプリングし、制御信号に基づいて第１のアナログ電圧及び第２のアナログ電圧を生成し、
比較部が第２のクロック信号に同期して前記第１のアナログ電圧と前記第２のアナログ電圧の大きさを比較し、
前記第１のアナログ電圧と前記第２のアナログ電圧の電圧差を縮小させていき、前記比較部の比較結果に基づいて、前記第１のクロック信号に同期してサンプリングされたアナログ信号に応じたデジタル信号を生成し、
前記第２のクロック信号の信号遷移の回数が閾値以上になると、前記比較部の入力トランジスタに流れる電流が増加するように、前記第１のアナログ電圧と前記第２のアナログ電圧の中心電圧を調整する、
ことを特徴とするＡＤ変換方法。
【請求項１】
受信したアナログ信号を第１のクロック信号に同期してサンプリングし、制御信号に基づいて第１のアナログ電圧及び第２のアナログ電圧を生成するアナログ電圧生成部と、
第２のクロック信号に同期して前記第１のアナログ電圧と前記第２のアナログ電圧の大きさを比較する比較部と、
前記第１のアナログ電圧と前記第２のアナログ電圧の電圧差を縮小させていく前記制御信号を前記アナログ電圧生成部に送出し、前記比較部の比較結果に基づいて、前記第１のクロック信号に同期してサンプリングされたアナログ信号に応じたデジタル信号を生成する制御部と、
前記第２のクロック信号を生成するクロック信号生成部と、
前記第２のクロック信号の信号遷移の回数が閾値以上になると、前記比較部の入力トランジスタに流れる電流が増加するように、前記第１のアナログ電圧と前記第２のアナログ電圧の中心電圧を調整する中心電圧調整部と、
を有することを特徴とするＡＤ変換回路。
【請求項２】
前記中心電圧調整部は、前記比較部の入力端子に接続された複数の容量素子と、複数のスイッチを有し、前記複数のスイッチにより電源電圧を印加する容量素子を選択することで、前記中心電圧を調整することを特徴とする請求項１記載のＡＤ変換回路。
【請求項３】
前記中心電圧調整部は、前記信号遷移の回数が前記閾値以上になると、段階的に前記入力トランジスタに流れる電流が増加するように、前記中心電圧を調整することを特徴とする請求項１または２に記載のＡＤ変換回路。
【請求項４】
前記クロック信号生成部は、前記信号遷移の回数を計数して計数結果に応じて前記第２のクロック信号の周期を変更する回路を有し、
前記中心電圧調整部は、前記計数結果を前記閾値と比較し、前記信号遷移の回数が前記閾値以上か否かを判定することを特徴とする請求項１乃至３の何れか一項に記載のＡＤ変換回路。
【請求項５】
前記中心電圧調整部は、前記計数結果を複数の閾値と比較し、前記信号遷移の回数と前記複数の閾値との大きさに応じて、段階的に前記電流が増加するように、前記中心電圧を調整することを特徴とする請求項１乃至４の何れか一項に記載のＡＤ変換回路。
【請求項６】
受信したアナログ信号を第１のクロック信号に同期してサンプリングし、制御信号に基づいて第１のアナログ電圧及び第２のアナログ電圧を生成し、
比較部が第２のクロック信号に同期して前記第１のアナログ電圧と前記第２のアナログ電圧の大きさを比較し、
前記第１のアナログ電圧と前記第２のアナログ電圧の電圧差を縮小させていき、前記比較部の比較結果に基づいて、前記第１のクロック信号に同期してサンプリングされたアナログ信号に応じたデジタル信号を生成し、
前記第２のクロック信号の信号遷移の回数が閾値以上になると、前記比較部の入力トランジスタに流れる電流が増加するように、前記第１のアナログ電圧と前記第２のアナログ電圧の中心電圧を調整する、
ことを特徴とするＡＤ変換方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１３−１０６１１６（Ｐ２０１３−１０６１１６Ａ）
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願番号】特願２０１１−２４７０４９（Ｐ２０１１−２４７０４９）
【出願日】平成２３年１１月１１日（２０１１．１１．１１）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願日】平成２３年１１月１１日（２０１１．１１．１１）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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