【課題】ビット判定時に比較部での比較時間が長くなることによりＡＤ変換時間が長くなることを抑制する。
【解決手段】アナログ電圧生成部１１が、受信したアナログ信号を外部クロック信号Φｓに同期してサンプリングし、制御信号に基づいて第１のアナログ電圧及び第２のアナログ電圧を生成し、比較部１２がクロック信号Φｃに同期して第１のアナログ電圧と第２のアナログ電圧の大きさを比較し、制御部１３が第１のアナログ電圧と第２のアナログ電圧の電圧差を縮小させていき、比較部１２の比較結果に基づいて、外部クロック信号Φｓに同期してサンプリングされたアナログ信号に応じたデジタル信号を生成し、中心電圧調整部１５が、クロック信号Φｃの信号遷移の回数が閾値以上になると、比較部１２の入力トランジスタに流れる電流が増加するように、第１のアナログ電圧と第２のアナログ電圧の中心電圧を調整する。 （もっと読む）

【課題】アナログ入力信号をデジタル出力信号に変換するためのシステム及び方法を提供する。
【解決手段】システムは、ＤＡＣ電流を供給するための電流モード（ＣＭ）デジタル・アナログ変換器（ＤＡＣ）回路２１０を含む。比較器回路２５０は、ＤＡＣ電流及びアナログ入力信号に基づいて決定されたエラー信号に応答して比較器信号を発生する。逐次近似レジスタ回路２７０は、比較器信号に応答して、ＤＡＣコード信号２７４又はデジタル出力信号２７２のうちの少なくとも１つを発生する。ＤＡＣコード信号をＣＭ ＤＡＣ回路によって用いて、ＤＡＣ電流を制御する。 （もっと読む）

【課題】いくつかの逐次比較サイクルでサイクル当たり１つよりも多いビットに変換するアナログ／デジタル変換器（ＡＤＣ）を提供する。
【解決手段】システムは、容量性サブＤＡＣ回路４１０及び比較器４３０を含み、スイッチＳ２は、１つ又はそれよりも多くの最初のサイクル中に容量性サブＤＡＣ回路を隔離し、かつ１つ又はそれよりも多くの最終サイクル中にサブＤＡＣ回路を融合し、逐次比較型レジスタ（ＳＡＲ）４４０は、デジタル出力信号又はＤＡＣデジタル信号を発生させる。また、システムは、ＤＡＣ回路を含み、アナログ入力信号及びＤＡＣアナログ信号のうちの少なくとも一方で入力キャパシタＣｉｎを予充電し、プログラマブル利得増幅器４２０は、誤差信号を増幅し、マルチビットＡＤＣは、増幅された誤差信号をマルチビットデジタル信号に変換し、ＳＡＲは、マルチビットデジタル信号を使用してＤＡＣデジタル信号又はデジタル出力信号を発生させる。 （もっと読む）

【課題】予測変換を行なう逐次変換方式のＡＤ変換装置において、従来よりも予測精度を向上させる。
【解決手段】アナログ・デジタル変換装置１において、変化量算出部２２は、変換部１１によって入力信号のＡＤ変換が実行される度に、新たに得られたＡＤ変換結果と１つ前に得られたＡＤ変換結果との変化量を算出する。変化量記憶部２３は、前回までのＡＤ変換結果に基づいて算出された所定数の変化量を記憶する。最大変化量抽出部２４は、変化量記憶部２３に記憶されている所定数の変化量のうちで最大変化量を抽出する。変換値予測部３０は、抽出された最大変化量に基づいて、ＡＤ変換によって求める全ビットのうちの１または複数ビットの予測値を決定する。変換部１１は、変換値予測部３０によって予測値が決定された１または複数ビットを除く残余のビットの値を逐次比較方式によって決定する。 （もっと読む）

【課題】 キャパシタの誤差の影響を少なくし、Ａ／Ｄ変換器の精度を高める。
【解決手段】 アナログ信号更新部１００は、キャパシタＣ１ＰおよびＣ１Ｎが差動増幅器１５０の入力側に入力キャパシタとして接続され、キャパシタＣ２ＰおよびＣ２Ｎが差動増幅器１５０の入出力間に帰還キャパシタとして接続された第１の状態またはキャパシタＣ２ＰおよびＣ２Ｎが差動増幅器１５０に入力キャパシタとして接続され、キャパシタＣ１ＰおよびＣ１Ｎが差動増幅器１５０に帰還キャパシタとして接続された第２の状態に切り換え可能である。制御部４００は、Ａ／Ｄ変換サイクル単位で、Ａ／Ｄ変換のための係数乗算処理時のアナログ信号更新部１００を交互に第１の状態とし、または第２の状態とする切り換えを行う。平均化部５０２は、所定回数に亙るＡ／Ｄ変換結果が得られる毎に、Ａ／Ｄ変換結果を平均化して出力する。 （もっと読む）

【課題】変換対象であるアナログ信号の信号特性に応じた分解能でデジタル信号に変換でき、かつ、その際の消費電力が削減できるようにする。
【解決手段】入力信号Ｇ１の所定の特性を検出する信号特性検出部６と、信号特性検出部により検出された信号特性に基づき分解能を設定し、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号Ｇ１０を生成し、出力する制御信号生成部７と、複数のレジスタ値が格納されて、レジスタ値に対応したレジスタ信号を出力する逐次比較レジスタと、レジスタ信号をアナログ信号に変換して、基準電圧信号として出力するデジタルアナログ変換器と、入力信号と基準電圧信号とを比較して比較結果信号を出力するコンパレータと、を備える。 （もっと読む）

【課題】ＳｕｂＤＡＣの出力端子につながる４端子コンパレータのトランジスタのゲート容量が所望の容量比となるように制御して補正し、高精度化を可能とする逐次比較型ＡＤ変換器を提供する。
【解決手段】探索範囲を設定するデジタル値ＤＳＲを受け、対応する電圧を出力するＭａｉｎＤＡＣ１０２，１０３と、探索範囲を設定するための制御信号を受け、対応する電圧を出力するＳｕｂＤＡＣ１０１と、ＭａｉｎＤＡＣ１０２，１０３とＳｕｂＤＡＣ１０１からの電圧の比較を行う４端子コンパレータ１０５，１０７、ＭａｉｎＤＡＣ＋（１０２）と、ＭａｉｎＤＡＣ−（１０３）の出力電圧を比較するコンパレータ１０６と、切替制御信号に基づきＳｕｂＤＡＣ１０１の出力Ａ１，Ｂ１，Ｄ１，Ｅ１又はコモン電圧ＶＣＭに切り替えるセレクタ１０４と、セレクタ１０４に切替制御信号を与える逐次比較レジスタロジック１０８を備える。 （もっと読む）

【課題】アナログ電圧を基準電圧と比較する比較器を有し、その比較器を構成するＭＯＳトランジスタの耐圧をアナログ入力信号の信号振幅の最大電圧より低くすることが可能な逐次変換型アナログデジタル変換器を提供する。
【解決手段】共通ノードに第１端子により接続し、２の巾乗の重み付けがされた複数の第１キャパシタ５０ａ〜５０ｅからなるキャパシタアレイ４０と、共通ノードの電圧減衰に寄与する第２キャパシタ７０と、それぞれの第１キャパシタに、第１基準電圧、第２基準電圧、又は、入力信号の電圧の内の一つの供給又は切断を行う、複数の第１スイッチからなるスイッチアレイと、共通ノードに第３基準電圧を供給又は切断を行う第２スイッチ３０と、共通ノードの電圧を、第３基準電圧と比較する比較器と、第１スイッチ、第２スイッチを制御する制御回路と、を備える。 （もっと読む）

【課題】動作速度の低下や回路所要面積の増大を抑えつつノイズ増加を防ぐことのできるＡＤ変換器、情報処理装置を提供する。
【解決手段】各々の一端が互いに接続され、それぞれ所定の比率で重み付けされた容量値を有し、容量値を低減可能な可変容量キャパシタを少なくとも１つ含む複数の重み付けキャパシタを有するＡＤ変換器は、複数の重み付けキャパシタの互いに接続された一端が入力と接続された比較器と、複数の重み付けキャパシタの互いに接続された一端と異なる他端それぞれを、入力信号が入力される入力端子、入力信号の逐次比較に用いる参照電圧源、グランドおよび開放端子のいずれか１つと接続する複数のスイッチとを有する。また、このＡＤ変換器は、重み付けキャパシタに入力信号をサンプリングするとともに、比較電圧を生成して処理を実行する逐次比較制御部と、可変容量キャパシタの容量値を低減させる容量制御部とを有する。 （もっと読む）

【課題】高精度で低電力のアナログ−デジタル変換器回路を提供する。
【解決手段】アナログ−デジタル変換器回路は、アナログ入力信号１を受信し、変換ビットの第１のセット３と第１の完了信号７とアナログ入力信号及び変換ビットの第１のセットにより表された信号の間の差を表す残差アナログ出力信号４とを発生する第１の変換器ステージ２と、第１の完了信号を受信しクロック信号を発生するクロック発生回路８と、各々が残差アナログ出力信号及び共通参照電圧を受信するよう構成されクロック信号により動作されて複数の比較器決定を出力する複数の比較器と、複数の比較器決定を受信し変換ビットの第２のセットを発生するデジタル処理ステージとを備える第２の変換器ステージ９と、変換ビットの第１及び第２のセットを組み合わせることにより、アナログ入力信号のデジタル表現を発生する手段とを備える。 （もっと読む）

【課題】システム全体でのオフセット補償とダイナミックレンジの確保を可能とするＡＤ変換装置を提供する。
【解決手段】ブリッジセンサＢ１から非測定検出信号が入力するとき、第１のサイクルにおいて、高利得差動増幅器２の基準電圧ＶＣＯＭとして初期値をセットして、逐次比較型ＡＤ変換本体部３でＡＤ変換データを求める。・・・。第ｍ（ｍは３以上の正の整数）のサイクルにおいて、第ｍ−１のサイクルで得られたＡＤ変換データの最上位ビットに応じて、ＡＤ変換データが零値に近づくように、基準電圧ＶＣＯＭとして、第ｍ−１の電圧を所定電圧だけ上昇又は下降させた第ｍの電圧をセットする。センサＢ１から実測定検出信号が入力するとき、基準電圧ＶＣＯＭとして第ｍの電圧をセットしてＡＤ変換データを求める。 （もっと読む）

【課題】コード変化による容量アレイの電位変化が規格範囲内であるか判定可能なＡ／Ｄ変換回路を提供すること。
【解決手段】本発明にかかるＡ／Ｄ変換回路は、外部からのアナログ信号又はデジタル信号に応じた電位をコンパレータ２００の非反転入力端子に供給する容量アレイ２０１と、第１テストモードの場合に第１デジタル信号を前記容量アレイに供給した後、第２テストモードの場合に第２デジタル信号を容量アレイ２０１に供給するテスト制御回路３０６と、第１テストモードから第２テストモードにモードが変化した場合に、コンパレータ２００の反転入力端子の電位を所定電圧分変化させる規格電圧発生回路３０５と、非反転入力端子及び反転入力端子に入力される各電位を比較して比較結果を出力する比較部と、を備え、テスト制御回路３０６は、第１及び第２テストモードにおけるそれぞれの比較結果に基づいて前記容量アレイの良否判定を行う。 （もっと読む）

【課題】ＡＤ変換結果に異常があった場合に、再変換の実行開始までの時間を短縮することのできるＡＤ変換回路を提供する。
【解決手段】実施形態のＡＤ変換回路１は、最上位ビットから順次値が確定する逐次比較レジスタ１１１を有する逐次比較ＡＤ変換部１１と、逐次比較ＡＤ変換部１１の前回の変換結果が書き込まれた変換結果レジスタ１２とを備える。このＡＤ変換回路１は、比較部１３が、ＡＤ変換の途中で、逐次比較レジスタ１１１の値の確定した範囲のビット値を変換結果レジスタ１２の同一範囲のビットの値と比較し、変換開始制御部１４が、比較部から比較結果が不一致であることを示す不一致信号ＵＭが出力されたときに、逐次比較ＡＤ変換部１１へ新たな変換の開始を指示する変換開始信号ＳＴを出力する。 （もっと読む）

【課題】変換精度の高いＡＤコンバータ、及び、電子装置を提供する。
【解決手段】ＡＤコンバータは、第１ビット数分の第１キャパシタで保持するデジタル信号をアナログ変換して得る残差信号を出力する第１ＤＡ変換部１０と、第２ビット数分の第２キャパシタで保持するデジタル信号をアナログ変換して得る残差信号を出力する第２ＤＡ変換部１５０と、第１ＤＡ変換部が出力する残差信号を増幅して第２ＤＡ変換部に転送する増幅部１４０と、第１ＤＡ変換部が出力する残差信号と所定の基準レベルとの第１比較結果と、第２ＤＡ変換部が出力する残差信号と所定の基準レベルとの第２比較結果とを表す二値信号を出力する比較部１２０と、第１比較結果を表す二値信号を第１ＤＡ変換部に入力するとともに、第２比較結果を表す二値信号を第２ＤＡ変換部に入力する逐次制御部１３０とを含み、第２ＤＡ変換部の第２キャパシタは、増幅部のキャパシタと共用である。 （もっと読む）

【課題】占有面積の大幅な増大を来すことなく、分解能を向上させることができるＡ／Ｄ変換器の提供を図る。
【解決手段】アナログの入力信号を受け取り、該入力信号の入力電圧Ｖin+，Ｖin-に応じた電荷を蓄積する複数のキャパシタＣＰ０〜ＣＰ１０，ＣＮ０〜ＣＮ１０と、前記各キャパシタに対して、前記入力電圧および基準電圧を切り替えて印加する複数のスイッチＳＷＰ１〜ＳＷＰ１０，ＳＷＮ１〜ＳＷＮ１０と、前記複数のスイッチを制御し、前記複数のキャパシタにより電荷再分配を行って逐次比較する比較回路２と、前記比較回路の出力を受け取り、前記複数のスイッチを制御してアナログの前記入力信号に対応したデジタルの出力信号を出力する制御回路３と、前記比較回路による比較時間を利用し、該比較回路の比較判定を超えた分解能で前記入力信号に対応したデジタルの出力信号を規定する分解能向上部４と、を有する。 （もっと読む）

【課題】画像生成処理の高速化と省電力化を図ることができる超音波診断装置を提供する。
【解決手段】アレイトランスデューサから出力される受信信号の振幅に応じて、受信信号処理部による受信信号のＡ／Ｄ変換可能範囲のうち実際にＡ／Ｄ変換が実行されるＡ／Ｄ変換実行範囲を限定し、受信信号のＡ／Ｄ変換を行う。Ａ／Ｄ変換実行範囲は、測定深度に関わらずに所定のビット幅を有し、Ａ／Ｄ開始ビットおよびＡ／Ｄ終了ビットで特定され、測定深度が増すほど、Ａ／Ｄ変換実行範囲のＡ／Ｄ開始ビットおよびＡ／Ｄ終了ビットが漸減される。 （もっと読む）

【課題】先行する先行入力信号に対する現在の入力信号の差分信号の大きさや符号に関わらずＡＤ変換を可能とするＡＤ変換器およびＡＤ変化何方法を提供すること。
【解決手段】サンプリング容量で先行入力信号に対する入力信号の差分信号をサンプリングする。オフセット回路でサンプリングされた差分信号にオフセットを付与する。検出回路でオフセットの付与された差分信号が規定の信号範囲にあるか否かを検出する。検出回路により規定の信号範囲にあると判断される場合には規定ビット分解能から規定の信号範囲に対応するビット数を縮小した縮小ビット分解能で差分信号のＡＤ変換を行なう。規定の信号範囲にないと判断される場合には、規定ビット分解能で入力信号のＡＤ変換を行なう。 （もっと読む）

【課題】ＡＤ変換中にアナログ入力の値が変動したことをより高精度に判別可能なＡ／Ｄコンバータを提供すること。
【解決手段】アナログ入力の下限値と上限値が登録された判定テーブル２８と、アナログ入力と、アナログ値に変換された基準値を比較する比較手段２４と、前記比較手段がアナログ入力の方が基準値より大きいと判定するとより大きい基準値に変更し、アナログ入力の方が基準値より小さいと判定するとより小さい基準値に変更する基準値変更手段２６と、比較結果及び基準値を取得し、アナログ入力の方が基準値より小さい場合は前記判定テーブルの前記上限値に基準値を設定し、アナログ入力の方が基準値より大きい場合は前記判定テーブルの前記下限値に基準値を設定するテーブル更新手段２７と、アナログ入力が前記下限値と前記上限値の範囲に入るか否かを判定する異常判定手段２９と、有する。 （もっと読む）

【課題】動作電圧に対して入力電圧範囲を拡大し、低消費電力化を図ること。
【解決手段】比較回路１０の電圧制御部１２は、キャパシタＣ１１の第１端子に、クロック信号ＣＫに応答して高電位電圧ＡＶＤと低電位電圧（グランドＧＮＤ）を供給する。キャパシタＣ１１の第２端子に接続されたトランジスタＴ２３は、反転クロック信号ＸＣＫに応答してオンオフする。入力トランジスタＴ１１，Ｔ１２のしきい値電圧と等しく設定されたトランジスタＴ２３は、グランドＧＮＤの電圧とノードＮ２１の電圧に応じて反転状態となり、比較部１１に供給する制御電圧ＶＣＭ（ノードＮ２１の電圧）をグランドＧＮＤからトランジスタＴ２３のしきい値電圧低い電圧に安定させる。 （もっと読む）

【課題】ＡＤコンバータの変換時間および検査時間を削減する。
【解決手段】
本発明にかかる逐次比較型ＡＤコンバータ１０は、アナログ入力をサンプルホールドするサンプルホールド回路１３と、サンプルホールド回路１３から出力された電位と基準電位とを逐次比較する比較器１４と、比較器１４による比較結果を記憶する逐次比較レジスタ１５と、逐次比較レジスタから出力された比較結果のうち上位ビットの値を記憶するＳＡＲ上位ビットレジスタ１７と、逐次比較レジスタ１５から出力された比較結果の下位ビットの値に基づいて、比較器１４における次回以降の逐次比較を全ビットについて行うか、または下位ビットについてのみ行うかを設定するスキップフラグ設定回路１８と、を備える。 （もっと読む）