アナログデジタル変換装置及びアナログデジタル変換方法
【課題】変換対象であるアナログ信号の信号特性に応じた分解能でデジタル信号に変換でき、かつ、その際の消費電力が削減できるようにする。
【解決手段】入力信号Ｇ１の所定の特性を検出する信号特性検出部６と、信号特性検出部により検出された信号特性に基づき分解能を設定し、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号Ｇ１０を生成し、出力する制御信号生成部７と、複数のレジスタ値が格納されて、レジスタ値に対応したレジスタ信号を出力する逐次比較レジスタと、レジスタ信号をアナログ信号に変換して、基準電圧信号として出力するデジタルアナログ変換器と、入力信号と基準電圧信号とを比較して比較結果信号を出力するコンパレータと、を備える。
【解決手段】入力信号Ｇ１の所定の特性を検出する信号特性検出部６と、信号特性検出部により検出された信号特性に基づき分解能を設定し、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号Ｇ１０を生成し、出力する制御信号生成部７と、複数のレジスタ値が格納されて、レジスタ値に対応したレジスタ信号を出力する逐次比較レジスタと、レジスタ信号をアナログ信号に変換して、基準電圧信号として出力するデジタルアナログ変換器と、入力信号と基準電圧信号とを比較して比較結果信号を出力するコンパレータと、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル信号に変換するアナログデジタル変換装置及びアナログデジタル変換方法に関する。
【背景技術】
【０００２】
アナログ信号をデジタル信号に変換して、デジタル回路等において種々の処理が行えるようにするために、アナログデジタル変換器（ＡＤＣ：Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）が有線・無線の電子機器のＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）等に多く用いられている。
【０００３】
ところが、ＡＤＣで消費される電力は多く、ＬＳＩで消費される電力の大部分を占めている。従って、例えば無線系携帯端末等の電子機器においては、長時間のバッテリー駆動を実現するために、低消費電力であることが強く望まれ、ＡＤＣで消費される電力を抑制する技術開発が希求されている。
【０００４】
そこで、特開２００３−１０１４１１号公報においては、デジタル出力信号のビット精度に応じてｍ個の参照電圧を出力する参照電圧発生回路と、ｎ個の比較器と、ｎ個の比較器の出力を符号化してデジタル出力信号を出力する符号器とを備えた、並列型ＡＤＣが提案されている。そして、比較器の数ｎを参照電圧の数ｍより小さい数に設定することで、回路規模を縮小して消費電力の低減を図っている。
【０００５】
また、特開２００４−２１４９０５号公報においては、サンプルホールド回路の後段に縦列接続された変換ステージから出力されるデジタル信号を合成してデジタル出力信号を得る可変分解能のＡＤＣが提案されている。サンプルホールド回路は必要とされる分解能に応じた個数のサンプルホールドユニットを含み、各サンプルホールドユニットは分解能に応じて個別に動停止する。これにより、停止するサンプルホールドユニットで消費される電力の削減を図っている。
【０００６】
特開２００８−１７７６３９号公報においては、同期確立用の第１の信号をデジタル信号に変換するときの第１の分解能と受信情報を含む第２の信号をデジタル信号に変換するときの第２の分解能とを切換可能に設け、第２の分解能によりデジタル信号に変換する際の消費電力が第１の分解能によりデジタル信号に変換する際の消費電力より大きいＡＤコンバータを備えた無線受信装置が提案されている。そして、第１の信号に基づき同期を確立するまでは、第１の分解能でデジタル信号に変換する。これにより、同期が確立されるまでの消費電力を抑制している。
【０００７】
さらに、特開２０１０−１６６４４７号公報においては、カスケード接続された複数の残差演算ステージのうちの最終段以外の残差演算ステージが、分解能を変えることができるように設けられたパイプライン型ＡＤ変換器が提案されている。そして、高いＳＮ比が要求されるときは各残差演算ステージにおける分解能を高くするように制御し、ＳＮ比を犠牲にして電力を下げる場合は、分解能を下げるように制御する。これにより、時間平均で見た時の電力の削減を図っている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−１０１４１１号公報
【特許文献２】特開２００４−２１４９０５号公報
【特許文献３】特開２００８−１７７６３９号公報
【特許文献４】特開２０１０−１６６４４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した各特許文献においては、下記のような問題があった。即ち、特開２００３−１０１４１１号公報が開示する並列型ＡＤＣにおいては、比較器の数ｎを参照電圧の数ｍより小さい数に設定しているため、フルスケールのアナログ信号を高分解能にデジタル変換することが困難となる。従って、変換対象であるアナログ信号の信号特性に応じた分解能でデジタル信号に変換しながら消費電力の削減を行うことができない問題がある。
【００１０】
また、特開２００４−２１４９０５号公報が開示する可変分解能のＡＤＣにおいては、分解能を可変にし、サンプルホールド回路に用いられている複数のサンプルホールドユニットを分解能に応じて個別に動停止させている。しかし、サンプルホールド回路に接続される各変換ステージは常時動作する構成であるため、電力消費の抑制が十分に行えない問題がある。
【００１１】
特開２００８−１７７６３９号公報においては、第２の信号のＳ／Ｎ比より大きいＳ／Ｎ比の第１の信号に基づき同期が確立するまでは、第１の信号を第２の分解能より小さい第１の分解能でデジタル信号に変換することにより、同期確立までの間の消費電力を削減している。しかし、同期確立後の消費電力の削減が行われない問題がある。
【００１２】
さらに、特開２０１０−１６６４４７号公報においては、電力消費を削減するために、高いＳＮ比が要求されるときは各残差演算ステージの分解能を高くするように制御し、ＳＮ比を犠牲にして電力消費を抑制する場合は、分解能を低くするように制御している。しかし、この制御では、分解能にかかわらず全ての残差演算ステージが動作していることになり、十分な消費電力の削減が行えない問題がある。
【００１３】
そこで、本発明の主目的は、変換対象であるアナログ信号の信号特性に応じた分解能でデジタル信号に変換でき、かつ、その際の消費電力が削減できるアナログデジタル変換装置及びアナログデジタル変換方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明にかかるアナログデジタル変換装置は、入力信号の所定の特性を検出する信号特性検出部と、信号特性検出部により検出された信号特性に基づき分解能を設定し、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号を生成し、出力する制御信号生成部と、制御信号に基づき動作を制限して、設定された分解能で入力信号をデジタル信号に変換するアナログデジタル変換ユニットと、を備え、アナログデジタル変換ユニットは、複数のレジスタ値が格納されて、レジスタ値に対応したレジスタ信号を出力する逐次比較レジスタと、レジスタ信号をアナログ信号に変換して、基準電圧信号として出力するデジタルアナログ変換器と、入力信号と基準電圧信号とを比較して比較結果信号を出力するコンパレータと、を備えて、比較結果信号が逐次比較レジスタに入力して、比較結果信号に基づきレジスタ値を設定して、レジスタ信号を出力することにより、逐次比較レジスタ、デジタルアナログ変換器、コンパレータのデータ処理のサイクルを分解能に応じて行うことを特徴とする。
【００１５】
また、入力信号の所定の特性を検出する信号特性検出部と、信号特性検出部により検出された信号特性に基づき分解能を設定し、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号を生成し、出力する制御信号生成部と、制御信号に基づき動作を制限して、設定された分解能で入力信号をデジタル信号に変換するアナログデジタル変換ユニットと、を備え、アナログデジタル変換ユニットは、所定ビット毎に入力信号をデジタル信号に変換する変換ステージがカスケード接続され、かつ、複数設けられて、制御信号に基づき少なくとも１つ以上の変換ステージを個別に動停止させることを特徴とする。
【００１６】
また、アナログデジタル変換方法は、入力信号の所定の特性を検出する信号特性検出手順と、信号特性検出手順において検出された信号特性に基づき分解能を設定し、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号を生成・出力する制御信号生成手順と、制御信号に基づき動作を制限して、設定された分解能で入力信号をデジタル信号に変換するアナログデジタル変換手順と、を含み、アナログデジタル変換手順は、格納されている複数のレジスタ値に対応したレジスタ信号を出力する逐次比較レジスタ手順と、レジスタ信号をアナログ信号に変換して、基準電圧信号として出力するデジタルアナログ変換手順と、入力信号と基準電圧信号とを比較して比較結果信号を出力するコンパレータ手順と、逐次比較レジスタ手順、デジタルアナログ変換手順、コンパレータ手順のからなるデータ処理手順のサイクルが分解能に応じて行なわせるサイクル手順と、を含むことを特徴とする。
【００１７】
また、入力信号の所定の特性を検出する信号特性検出手順と、信号特性検出手順により検出された信号特性に基づき分解能を設定し、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号を生成し、出力する制御信号生成手順と、制御信号に基づき動作を制限して、設定された分解能で入力信号をデジタル信号に変換するアナログデジタル変換手順と、を備え、アナログデジタル変換手順は、制御信号に基づき所定ビット毎に入力信号をデジタル信号に変換するカスケード接続された複数の変換ステージに対して少なくとも１つ以上を個別に動停止させることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、変換対象であるアナログ信号の特性に応じた分解能でデジタル信号に変換でき、かつ、その際の分解能に寄与しない部分を停止させるので消費電力が削減できるようになる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施形態にかかるアナログデジタル変換装置のブロック図である。
【図２】本発明の第２の実施形態にかかる並列型のアナログデジタル変換装置のブロック図である。
【図３】第２の実施形態にかかるアナログデジタル変換装置のフローチャートである。
【図４】本発明の第３の実施形態にかかる並列型のアナログデジタル変換装置のブロック図である。
【図５】本発明の第４の実施形態にかかる受信信号強度検出部を用いたアナログデジタル変換装置のブロック図である。
【図６】第４の実施形態にかかるアナログデジタル変換装置のフローチャートである。
【図７】第４の実施形態にかかるアイモニタ部を用いたアナログデジタル変換装置のブロック図である。
【図８】本発明の第５の実施形態にかかる受信信号強度検出部を用いたアナログデジタル変換装置のブロック図である。
【図９】第５の実施形態にかかる並列型のアナログデジタル変換装置における変換ステージのブロック図で、（ａ）は第１変換ステージのブロック図、（ｂ）は第ｋ変換ステージのブロック図、（ｃ）は第ｎ変換ステージのブロック図である。
【図１０】第５の実施形態にかかるアナログデジタル変換装置における第ｋ変換ステージのフローチャートである。
【図１１】第５の実施形態にかかるアイモニタ部を用いたアナログデジタル変換装置のブロック図である。
【発明を実施するための形態】
【００２０】
＜第１の実施形態＞
本発明の第１の実施形態を説明する。図１は、本発明の第１の実施形態にかかるアナログデジタル変換装置２Ａのブロック図である。
【００２１】
このアナログデジタル変換装置２Ａは、入力信号Ｇ１の特性を検出する信号特性検出部６と、信号特性検出部６により検出された信号特性に基づき分解能を設定して、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号Ｇ１０を生成・出力する制御信号生成部７と、制御信号Ｇ１０により動作制限されて、設定された分解能で入力信号Ｇ１をデジタル信号に変換するアナログデジタル変換ユニット４とを備える。
【００２２】
即ち、信号特性検出部６は、入力信号Ｇ１の信号特性を検出して、この検出結果を制御信号生成部７に出力する。制御信号生成部７は、信号特性検出部６からの信号特性に基づきアナログデジタル変換の分解能を設定し、この分解能を達成するために必要な機能を特定する情報を制御信号としてアナログデジタル変換ユニット４に出力する。
【００２３】
アナログデジタル変換ユニット４は、機能の部分動作が可変に設けられ、この機能の部分動作により分解能が変わる。そして、アナログデジタル変換ユニット４の機能の部分動作は、制御信号に基付いて行われる。従って、変換対象である入力信号Ｇ１の信号特性に応じた分解能によりアナログデジタル変換ユニット４が部分動作して、停止機能で消費される電力消費が防止できるようになる。
＜第２の実施形態＞
本発明の第２の実施形態を説明する。図２は、本発明の第２の実施形態にかかる並列型のアナログデジタル変換装置２Ｂのブロック図である。このアナログデジタル変換装置２Ｂは、サンプルホールド部１０、複数の抵抗器１２ａ〜１２（ｎ＋１）により形成された基準電圧生成部１２、複数のプレアンプ１４ａ〜１４ｎを含むプレアンプ部１４、複数のコンパレータ１６ａ〜１６ｎを含むコンパレータ部１６、信号合成部１８、制御信号生成部２０、受信信号強度検出部（信号特性検出部）２２を含んでいる。なお、基準電圧生成部１２、プレアンプ部１４及び、コンパレータ部１６がアナログデジタル変換ユニットを構成する。
【００２４】
サンプルホールド部１０は、クロック信号Ｇ３に同期してサンプルモードとホールドモードとが切替え可能に設けられている。そして、サンプリングモードにおいてはアナログ信号である入力信号Ｇ１をサンプリングし、ホールドモードにおいては、予め設定されたホールド時間の間サンプリングした入力信号Ｇ１をサンプリング信号Ｇ２としてプレアンプ部１４に出力する。なお、ホールド時間は、後段のプレアンプ部１４、コンパレータ部１６等におけるアナログデジタル変換処理に要する時間又はその時間より適宜長い時間である。
【００２５】
基準電圧生成部１２は、高電位側端子１３ａと低電位側端子１３ｂとの間に複数の抵抗器１２ａ〜１２（ｎ＋１）を直列接続して形成されて、これら高電位側端子１３ａと低電位側端子１３ｂとの間の電位差を各抵抗値に応じて分圧する。分圧された電圧値は、基準電圧信号Ｇ４としてプレアンプ部１４に出力される。
【００２６】
プレアンプ部１４は、複数のプレアンプ１４ａ〜１４ｎを備える。各プレアンプ１４ａ〜１４ｎには、サンプルホールド部１０からのサンプリング信号Ｇ２と、基準電圧生成部１２からの基準電圧信号Ｇ４とが入力する。なお、各プレアンプ１４ａ〜１４ｎに入力する基準電圧信号Ｇ４は、それぞれ異なる値である。
【００２７】
そして、各プレアンプ１４ａ〜１４ｎは、サンプリング信号Ｇ２と基準電圧信号Ｇ４との差分増幅値の電圧を、プレアンプ出力信号Ｇ５，Ｇ６として出力する。このときプレアンプ出力信号Ｇ５，Ｇ６は、値が同じで符号が逆の２つの信号が出力される。以下、正プレアンプ出力信号Ｇ５、負プレアンプ出力信号Ｇ６と記載する。但し、正プレアンプ出力信号Ｇ５は正値の信号であり、負プレアンプ出力信号Ｇ６は負値の信号であることを意味するものではない。
【００２８】
コンパレータ部１６の各コンパレータ１６ａ〜１６ｎには、プレアンプ部１４からの正プレアンプ出力信号Ｇ５及び負プレアンプ出力信号Ｇ６が入力する。そして、正プレアンプ出力信号Ｇ５と負プレアンプ出力信号Ｇ６との信号値の大小比較を行い、その比較結果を比較結果信号Ｇ７として信号合成部１８に出力される。比較結果信号Ｇ７は、例えば正プレアンプ出力信号Ｇ５が入力している各コンパレータ１６ａ〜１６ｎの端子電圧が、負プレアンプ出力信号Ｇ６が入力している各コンパレータ１６ａ〜１６ｎの端子電圧がより大きい場合には「１」、逆の場合には「０」の１ビット分の２値データとすることができる。
【００２９】
なお、各コンパレータ１６ａ〜１６ｎはクロック信号Ｇ３に同期して各比較結果信号Ｇ７の出力タイミングが調整されると共に、サンプルホールド部１０のモード間の切替タイミングと各比較結果信号Ｇ７の出力タイミングが同期するようになっている。
【００３０】
信号合成部１８は、各コンパレータ１６ａ〜１６ｎからの各比較結果信号Ｇ７を合成して、その処理結果を出力信号Ｇ８として出力する。
【００３１】
受信信号強度検出部２２には、入力信号Ｇ１が入力する。そして、受信信号強度検出部２２は入力信号Ｇ１の信号特性を検出する。この信号特性として、信号強度が例示できる。本実施形態では、信号特性を信号強度として説明する。
【００３２】
受信信号強度検出部２２により検出された信号強度は、２値データに変換されて、特性信号Ｇ９として制御信号生成部２０に出力される。なお、特性信号Ｇ９のビット数は、特に限定しない。また、受信信号強度検出部２２は、常時動作する必要はなく、所定時間毎に動作するようにしてもよい。
【００３３】
制御信号生成部２０は、受信信号強度検出部２２からの特性信号Ｇ９に基づき、分解能を判断し、この分解能に基づき動作させるプレアンプ１４ａ〜１４ｎ及びコンパレータ１６ａ〜１６ｎを特定する。即ち、各プレアンプ１４ａ〜１４ｎ及び各コンパレータ１６ａ〜１６ｎの動停止指令が作成される。この動停止指令は、制御信号Ｇ１０として各プレアンプ１４ａ〜１４ｎ及び各コンパレータ１６ａ〜１６ｎにパラレルに出力される。従って、制御信号Ｇ１０を受信したプレアンプ１４ａ〜１４ｎやコンパレータ１６ａ〜１６ｎは、この制御信号Ｇ１０に基づき動停止する。
【００３４】
全てのプレアンプ１４ａ〜１４ｎ及びコンパレータ１６ａ〜１６ｎが動作すると、分解能は最大となるが、消費電力も最大となる。一方、一部のプレアンプ１４ａ〜１４ｎ及びコンパレータ１６ａ〜１６ｎが停止すると、分解能は低下するが、その分消費電力を抑制することができる。
【００３５】
例えば、標準状態においてプレアンプ１４ａ〜１４ｍ及びコンパレータ１６ａ〜１６ｍが動作し、プレアンプ１４（ｍ＋１）〜１４ｎ及びコンパレータ１６（ｍ＋１）〜１６ｎが停止するように設定されているとする。
【００３６】
この状態で、入力信号の信号強度が大きいために分解能を低くする場合は、プレアンプ１４ａ〜１４ｍ＿１及びコンパレータ１６ａ〜１６ｍ＿１を動作させる。なお、ｍ＿１＞ｍである。一方、入力信号の信号強度が小さいために分解能を高くする場合は、プレアンプ１４ａ〜１４ｍ＿２及びコンパレータ１６ａ〜１６ｍ＿２を動作させる。なお、ｍ＿１＞ｍ＞ｍ＿２である。
【００３７】
停止状態のプレアンプ１４ａ〜１４ｎやコンパレータ１６ａ〜１６ｎには電力供給が行われないので、アナログデジタル変換装置２Ｂにおける電力消費は、分解能に応じて、即ち入力信号の信号特性に応じて削減できるようになる。また、プレアンプ及びコンパレータの一部が停止することにより、出力信号Ｇ８のビット数が変化するので、低分解能に設定した場合には、信号合成部１８における信号処理の負荷が緩和されるので、この信号合成部１８における電力消費も削減できるようになる。
【００３８】
次に、上記アナログデジタル変換装置２Ｂの動作を図３に示すフローチャートを参照して説明する。処理が開始されると、受信信号強度検出部２２は、入力信号Ｇ１の信号特性を検出する（ステップＳＡ１）。この検出結果は、特性信号Ｇ９として制御信号生成部２０に入力する。
【００３９】
制御信号生成部２０は、入力した特性信号Ｇ９に基づき分解能を低くするか否かの判断を行う（ステップＳＡ２）。分解能を低くする場合はステップＳＡ３に進むが、分解能を低くしない場合はステップＳＡ４に進む。
【００４０】
ステップＳＡ３に進んだ場合、制御信号生成部２０は、分解能を低くするために停止させるプレアンプ１４ａ〜１４ｎ及びコンパレータ１６ａ〜１６ｎを特定する。
【００４１】
ステップＳＡ２において分解能を低くしなと判断した場合は、制御信号生成部２０は、分解能を高くするか否かを判断する（ステップＳＡ４）。
【００４２】
この判断の結果、分解能を高くしない場合は、現状の分解能を維持することになるので、ステップＳＡ１に戻る。しかし、分解能を高くする場合は、再動作させるプレアンプ１４ａ〜１４ｎ及びコンパレータ１６ａ〜１６ｎを特定する（ステップＳＡ５）。
【００４３】
そして、制御信号生成部２０は、ステップＳＡ３及びステップＳＡ５で特定されたプレアンプ１４ａ〜１４ｎ及びコンパレータ１６ａ〜１６ｎの動停止指令を含む制御信号Ｇ１０を生成する（ステップＳＡ６）。
【００４４】
この制御信号Ｇ１０に基づき各プレアンプ１４ａ〜１４ｎ及びコンパレータ１６ａ〜１６ｎは、動停止する（ステップＳＡ７）。このようにして、各プレアンプ１４ａ〜１４ｎ及びコンパレータ１６ａ〜１６ｎが動停止した結果が、信号合成部１８において合成されてデジタルの出力信号Ｇ８として出力される（ステップＳＡ８）。
【００４５】
これにより、入力信号の信号特性（信号強度）に応じて分解能が設定され、この分解能でデジタル変換が行われるように、アナログデジタル変換ユニットの一部が動停止するので、必要な分解能を確保しながら消費電力を削減することが可能になる。
＜第３の実施形態＞
次に、本発明の第３の実施形態を説明する。なお、第２の実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。第１の実施形態においては、受信信号強度検出部により入力信号の信号強度を検出して、この信号強度に応じてプレアンプ及びコンパレータの一部を動停止させて消費電力の削減を行った。これに対して、本実施形態では受信信号強度検出部に代えてアイモニタ部を設けることにより、入力信号の信号特性を検出する。
【００４６】
図４は、本発明の第３の実施形態にかかる並列型のアナログデジタル変換装置２Ｃのブロック図である。このアナログデジタル変換装置２Ｃは、サンプルホールド部１０、複数の抵抗器１２ａ〜１２（ｎ＋１）により形成された基準電圧生成部１２、複数のプレアンプ１４ａ〜１４ｎを含むプレアンプ部１４、複数のコンパレータ１６ａ〜１６ｎを含むコンパレータ部１６、信号合成部１８、制御信号生成部２０及び、アイモニタ部（信号特性検出部）２４を含んでいる。なお、基準電圧生成部１２、プレアンプ部１４及び、コンパレータ部１６がアナログデジタル変換ユニットを構成する。即ち、第２の実施形態に対して、受信信号強度検出部に代えてアイモニタ部２４を用いた点が相違している。
【００４７】
入力信号Ｇ１がランダムパターンの場合、波長分散による信号劣化が起きる。そこで、この信号劣化量をアイモニタ部２４により検出する。そして、検出された信号劣化量は、２値データに変換されて、特性信号Ｇ９として制御信号生成部２０に出力される。なお、特性信号Ｇ９のビット数は特に限定するものはない。
【００４８】
制御信号生成部２０は、入力信号Ｇ１の劣化量が小さい場合は分解能を低くするように停止させるプレアンプ及びコンパレータの数を増やし、劣化量が大きい場合は分解能が高くなるように停止させるプレアンプ及びコンパレータの数を減らす制御信号Ｇ１０を生成する。そして、判断結果を制御信号Ｇ１０として、各プレアンプ１４ａ〜１４ｎ及びコンパレータ１６ａ〜１６ｎに出力する。
【００４９】
これにより、入力信号の信号特性（信号劣化量）に応じて分解能が設定され、この分解能でデジタル変換が行われるように、アナログデジタル変換ユニットの一部が動停止するので、必要な分解能を確保しながら消費電力を削減することが可能になる。
＜第４の実施形態＞
次に、本発明の第４の実施形態を説明する。なお、第２の実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。第２及び第３の実施形態においては並列型のアナログデジタル変換装置について説明した。これに対して、本実施形態においては、逐次比較型のアナログデジタル変換装置を用いてアナログデジタル変換する。
【００５０】
図５は、第４の実施形態にかかるアナログデジタル変換装置２Ｄのブロック図である。アナログデジタル変換装置２Ｄは、サンプルホールド部１０、逐次比較型ＡＤＣ（アナログデジタル変換ユニット）２６、制御信号生成部２０、受信信号強度検出部（信号特性検出部）２２を含んでいる。逐次比較型ＡＤＣ３１は、逐次比較レジスタ（ＳＡＲ；Ｓｕｃｃｅｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ Ｒｅｇｉｓｔｅｒ）２８、基準電圧生成部としてデジタルアナログ変換器（ＤＡＣ：Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）３０、コンパレータ３２、を含んでいる。
【００５１】
ＳＡＲ２８は、Ｎビットのレジスタを備え、各ビットの値は比較用クロック信号Ｇ２２に同期して、後述する手順に従いレジスタ値を上位から順に設定して、設定値を出力する機能を持つ。そして、コンパレータ３２から比較結果信号Ｇ１２がＳＡＲ２８に入力すると、ＳＡＲ２８は、比較用クロック信号Ｇ２２に同期してレジスタ値をレジスタ信号Ｇ２１としてＤＡＣ３０に出力する。
【００５２】
なお、比較用クロック信号Ｇ２２とクロック信号Ｇ３との関係は、比較用クロック信号Ｇ２２はクロック信号Ｇ３の１／（Ｎビット）（Ｎは正の整数）の周期に設定されている。これはＳＡＲ２８及びＤＡＣ３０がＮビット仕様であるためである。従って、ＳＡＲ２８及びＤＡＣ３０がＮビットであることは、本発明を限定しない。
【００５３】
ＤＡＣ３０は、入力したレジスタ信号Ｇ２１に対応したアナログの参照信号Ｇ２３をコンパレータ３２に出力する。
【００５４】
コンパレータ３２は、サンプリング信号Ｇ２と参照信号Ｇ２３とを比較し、比較結果に応じた比較結果信号Ｇ１２を出力する。
【００５５】
このような、ＳＡＲ２８→ＤＡＣ３０→コンパレータ３２の信号の流れを１サイクルとして、ＳＡＲ２８におけるＮビットのレジスタの各値が決まるまでサイクルが繰り返される。Ｎビットのレジスタ値が全て決まった状態は、最高の分解能となる。
【００５６】
そこで、制御信号生成部２０は、受信信号強度検出部２２で検出された入力信号Ｇ１の信号特性（信号強度）に基づき分解能を算出し、算出された分解能のデジタル変換を行うためのサイクル数を決定する。そして、決定されたサイクル数を含む制御信号Ｇ１０が、ＳＡＲ２８及びＤＡＣ３０に出力される。
【００５７】
アナログデジタル変換装置２Ｄの動作を図６のフローチャートに従い説明する。なお、説明を簡単にするために、アナログデジタル変換装置２Ｄのフルスケールを１Ｖとして、通常は０．５Ｖの分解能に設定されているとする。このときの電圧を標準強度、分解能を標準分解能と記載し、そのときのサイクル数を標準サイクル数Ｎｕｍ３とする。また、ＳＡＲ２８のレジスタに対する値が全て決定するように、サイクルが行われた際のサイクル数を最大サイクル数Ｎｕｍ＿ｍａｘ（１＜Ｎｕｍ３＜Ｎｕｍ＿ｍａｘ）とする。この最大サイクル数Ｎｕｍ＿ｍａｘが行われたとき、分解能は最も高くなる。
【００５８】
先ず、受信信号強度検出部２２は、信号特性を検出して、これを特性信号Ｇ９として出力する（ステップＳＢ１）。制御信号生成部２０は、入力信号Ｇ１の信号強度が標準強度より大きいか否かを特性信号Ｇ９に基づき判断する（ステップＳＢ２）。このとき、入力信号Ｇ１の信号強度が標準強度より大きい場合には、分解能を標準分解能より低くするように、サイクル数を演算する。演算されたサイクル数Ｎｕｍ１（１＜Ｎｕｍ１＜Ｎｕｍ３）は、目標サイクル数Ｎｕｍ０に設定される（ステップＳＢ３）。また、特性信号Ｇ９が標準強度より大きくない場合は、ステップＳＢ４に進む。
【００５９】
特性信号Ｇ９が標準強度より大きくない場合は、特性信号Ｇ９が標準強度より小さいか否かの判断が行われる（ステップＳＢ４）。特性信号Ｇ９が標準強度より小さい場合は、分解能を標準分解能より高くするように、サイクル数を演算する。演算されたサイクル数Ｎｕｍ２（Ｎｕｍ＿ｍａｘ＞Ｎｕｍ２＞Ｎｕｍ３＞０）は、目標サイクル数Ｎｕｍ０に設定される（ステップＳＢ５）。また、特性信号Ｇ９が標準強度より小さくない場合は、サイクル数は標準サイクル数Ｎｕｍ３となる。この場合には目標サイクル数Ｎｕｍ０にＮｕｍ３が設定される（ステップＳＢ６）。
【００６０】
このようにして、特性信号Ｇ９に基づき目標サイクル数が設定されると、制御信号生成部２０は、目標サイクル数を含んだ制御信号Ｇ１０を生成する（ステップＳＢ７）。生成された制御信号Ｇ１０は、ＳＡＲ２８，ＤＡＣ３０に出力される。
【００６１】
そして、制御信号Ｇ１０を受信したＤＡＣ３０及びＳＡＲ２８は、実行済サイクル数ＮｕｍをＮｕｍ＝１に設定する（ステップＳＢ８）。
【００６２】
ステップＳＢ９では、現在のサイクル数ＮｕｍがＮｕｍ＝１であるか否かを判断して、実行済サイクル数Ｎｕｍ＝１のときはステップＳＢ１０に進み、実行済サイクル数Ｎｕｍが１以外のときはステップＳＢ１１に進む。
【００６３】
実行済サイクル数Ｎｕｍ＝１のとき、比較用クロック信号Ｇ２２に同期してＳＡＲ２８の最上位の１ビット目（ＭＳＢ）が「１」に設定され（ステップＳＢ１０）、この設定に対応するレジスタ信号Ｇ２１がＤＡＣ３０に出力される（ステップＳＢ１４）。ＤＡＣ３０では、入力したレジスタ信号Ｇ２１の内容（この場合は、ＭＳＢ＝１）であるので、フルスケール（１Ｖ）の半分の値（０．５Ｖ）をアナログに変換して、参照信号Ｇ２３としてコンパレータ３２に出力する。
【００６４】
一方、ステップＳＢ９において、実行済サイクル数ＮｕｍがＮｕｍ＝１以外のときは、ＳＡＲ２８は、参照信号Ｇ２３とサンプリング信号Ｇ２との大小比較を行う（ステップＳＢ１１）。
【００６５】
そして、参照信号Ｇ２３がサンプリング信号Ｇ２より小さい場合は、現在のビットより１つ上のビット値を「１」に保持して、現在のビットを「１」に設定する（ステップＳＢ１２）。例えば、現在のビットが２ビット目の場合を考えると、１ビット目（ＭＳＢのビット）は、「１」に設定されているので、１ビット目を「１」に保持して、２ビット目を「１」に設定する。これにより、ＤＡＣ３０は、０．５Ｖ＋０．２５Ｖの値の参照信号Ｇ３をコンパレータ３２に出力する（ステップＳＢ１４）。
【００６６】
一方、参照信号Ｇ２３がサンプリング信号Ｇ２より大きいと判断した場合は、現在のビットより１つ上のビット値を「０」に変更して、現在のビットを「１」に設定する（ステップＳＢ１３）。例えば、現在のビットが２ビット目の場合を考えると、１ビット目（ＭＳＢのビット）は、「１」に設定されているので、１ビット目を「０」に変更して、２ビット目を「１」に設定する。これにより、ＤＡＣ３０は、０．２５Ｖの値を示す参照信号Ｇ３をコンパレータ３２に出力する（ステップＳＢ１４）。
【００６７】
そして、現在の実行済サイクル数Ｎｕｍが目標サイクル数Ｎｕｍ０に達したか否かの判断を行う（ステップＳＢ１５）。目標サイクル数Ｎｕｍ０に達した場合には、ステップＳＢ１６に進み、ＳＡＲ２８からデジタル変換された出力信号Ｇ８が出力される。一方、目標サイクル数Ｎｕｍ０に達しない場合は、ステップＳＢ１７に進み、実行済みサイクル数Ｎｕｍを１つ増やしてステップＳＢ９に戻る。
【００６８】
ステップＳＢ９〜ステップＳ１７が１サイクルの処理をなして、目標サイクル数Ｎｕｍ０だけサイクルを繰り返すことで、設定された分解能で変換されたデジタル信号が出力される。
【００６９】
なお、図７に示すように、受信信号強度検出部２２に変えてアイモニタ部２４を用いてもよい。この場合は、入力信号の信号特性は品質劣化量となる。そして、品質劣化量が大きい場合には、分解能を高くするように実行サイクル数を増加し、品質劣化量が小さい場合には、分解能を低くするように実行サイクル数を少なくする。
【００７０】
以上説明したように、入力信号の信号特性に応じて実行サイクル数Ｎｕｍが設定され、この実行サイクル数Ｎｕｍが最大サイクル数Ｎｕｍ＿ｍａｘより小さい値であるので、変換対象であるアナログ信号の信号特性に応じた分解能でデジタル信号に変換でき、かつ、その際の消費電力を削減することできる。
＜第５の実施形態＞
次に、本発明の第５の実施形態を説明する。本実施形態は、パイプライン型のアナログデジタル変換装置に関する。図８は、第５の実施形態にかかるアナログデジタル変換装置２Ｅのブロック図である。アナログデジタル変換装置２Ｅは、出力信号Ｇ８のビット数に対応した数の第１変換ステージ２５ａ〜第ｎ変換ステージ２５ｎがＮ段カスケード接続されたステージ変換部２５、信号合成部１８、制御信号生成部２０、受信信号強度検出部２２を含んでいる。なお、第２変換ステージ２５ｂ〜第（ｎ−１）変換ステージ２５（ｎ−１）は、同じ構成であり、同じように動作するので、以下のおいては第ｋ変換ステージ２５ｋと記載する。
【００７１】
図９（ａ）は第１変換ステージ２５ａのブロック図、図９（ｂ）は第ｋ変換ステージ２５ｋのブロック図、図９（ｃ）は第ｎ変換ステージ２５ｎのブロック図である。第１変換ステージ２５ａは、サンプルホールド部１０、減算器２６、増幅器２７、ＤＡＣ２８、サブＡＤＣ２９を備えている。
【００７２】
なお、第１変換ステージ２５ａは常時動作するため、制御信号Ｇ１０は入力していない。このため、制御信号Ｇ１０により動作するステージ電源制御部３０も設けられていない。第１変換ステージ２５ａを常時動作するようにしたのは、第１変換ステージ２５ａが停止すると、入力したアナログ信号がそのまま出力されることになり、アナログデジタル変換機能が喪失してしまう不都合を防止するためである。
【００７３】
これに対して、第ｋ変換ステージ２５ｋは、サンプルホールド部１０、減算器２６、増幅器２７、ＤＡＣ２８、サブＡＤＣ２９、ステージ電源制御部３０を備える。また、第ｎ変換ステージ２５ｎは、サブＡＤＣ２９、ステージ電源制御部３０を備えている。第ｎ変換ステージ２５ｎは、最終段であるため、それより前段の変換ステージにおけるように、後段の変換ステージに信号を供給する必要がない。このため、第ｎ変換ステージ２５ｎは、サンプルホールド部１０、減算器２６、増幅器２７、ＤＡＣ２８を備えていない。そして、第ｋ変換ステージ２５ｋ及び第ｎ変換ステージ２５ｎには、制御信号Ｇ１０が入力して、この制御信号Ｇ１０に基づき動停止する。
【００７４】
サンプルホールド部１０、制御信号生成部２０、受信信号強度検出部２２は、これまで説明したと同様の動作を行う。このとき、制御信号生成部２０は、受信信号強度検出部２２が検出した信号特性に基づき、分解能を設定し、この分解能のデジタル変換するために動作させる変換ステージを特定する。これにより、例えば、分解能を高くしたい場合には、動作させる変換ステージを多くし、分解能を低くしたい場合には動作させる変換ステージを少なくする。
【００７５】
具体的には、例えば標準的に第１変換ステージ２５ａ〜第ｊ変換ステージ２５ｊまで動作するように設定されている場合に、分解能を低くする場合は、第１変換ステージ２５ａ〜第ｊ＿１変換ステージ２５ｊ＿１まで（ｎ＞ｊ＿１＞ｊ）、動作させる。一方、分解能を高くする場合は、第１変換ステージ２５ａ〜第ｊ＿２変換ステージ２５ｊ＿２まで（ｊ＞ｊ＿２＞１）、動作させる。但し、ｊ、ｊ＿１、ｊ＿２は、ｎ＞ｊ＿１＞ｊ＞ｊ＿２＞１を満たす。このとき、ｊ＿１及びｊ＿２の具体的な数値は、特性信号に基づき決定される。
【００７６】
ステージ電源制御部３０は、変換ステージ２５ｂ〜２５ｎに、それぞれ設けられて、制御信号生成部２０からの制御信号Ｇ１０に基づき、配下のサンプルホールド部１０、減算器２６、増幅器２７、ＤＡＣ２８、サブＡＤＣ２９への電源の供給を制御する。即ち、制御信号Ｇ１０が電源供給の停止を指示する内容であれば、これらに電源供給を行わない。一方、制御信号Ｇ１０が電源供給を指示する内容であれば、これらに電源供給を行う。電源供給が停止されると、サンプルホールド部１０、減算器２６、増幅器２７、ＤＡＣ２８、サブＡＤＣ２９は停止するので、電力の消費が削減される。
【００７７】
サブＡＤＣ２９は、入力したステージ入力信号Ｇ２９を１．５ビットのデータに変換し、変換したビットデータをステージ出力信号Ｇ３０として信号合成部１８及び、ＤＡＣ２８に出力する。
【００７８】
ＤＡＣ２８は、サブＡＤＣ２９からのステージ出力信号Ｇ３０をアナログ信号に変換して、これを減算用信号Ｇ３１として減算器２６に出力する。なお、サンプルホールド部１０、サブＡＤＣ２９及びＤＡＣ２８は、クロック信号Ｇ３に同期して動作する。
【００７９】
減算器２６は、ステージサンプリング信号Ｇ３２から減算用信号Ｇ３１を減算して、残差信号Ｇ３３として増幅器２７に出力する。
【００８０】
増幅器２７は、減算器２６からの残差信号Ｇ３３を増幅して、後段の変換ステージに出力する。後段の変換ステージから見たとき、前段の変換ステージから出力された信号が、ステージ入力信号Ｇ２９となる。但し、前後する変換ステージに入力するステージ入力信号Ｇ２９は、１．５ビットに相当する値だけ異なるアナログ信号である。
【００８１】
そして、信号合成部１８は、各第１変換ステージ２５ａ〜２５ｎからのステージ出力信号Ｇ３０を合成して、入力信号Ｇ１をデジタル変換したＮビット＋１のデジタル信号の出力信号Ｇ８を出力する。
【００８２】
次に、第ｋ変換ステージ２５を例に変換ステージの動作を説明する。その際、第１の変換ステージ２５ａ及び第ｎ変換ステージ２５ｎにおける特異な点については、その都度説明する。図１０は、第ｋ変換ステージ２５ｋのフローチャートである。
【００８３】
先ず、第ｋ変換ステージ２５ｋのステージ電源制御部３０は、制御信号Ｇ１０の入力待ちとなっている（ステップＳＣ１）。制御信号Ｇ１０を受信すると、その制御信号Ｇ１０が「停止」又は「動作」のいずれを指示するかの判断が行われる（ステップＳＣ２）。
【００８４】
制御信号Ｇ１０が「停止」を指示する場合は、ステージ電源制御部３０は、サンプルホールド部１０、サブＡＤＣ２９、ＤＡＣ２８、減算器２６、増幅器２７への電力供給を停止する（ステップＳＣ３）。なお、第１変換ステージ２５ａには制御信号Ｇ１０が入力せず、かつ、ステージ電源制御部３０が設けられていないので、常時動作状態である。
【００８５】
一方、制御信号Ｇ１０が「動作」を指示する場合は、サブＡＤＣ２９はクロック信号に同期して、ステージ入力信号Ｇ２９を１．５ビット（＝２ビット−１）のデータに変換し、変換した１．５ビットデータをステージ出力信号Ｇ３０として信号合成部１８及びＤＡＣ２８に出力する（ステップＳＣ４）。
【００８６】
ＤＡＣ２８は、ステージ出力信号Ｇ３０をアナログ信号に変換して、減算用信号Ｇ３１として減算器２６に出力する（ステップＳＣ５）。
【００８７】
減算器２６は、ステージサンプリング信号Ｇ３２から減算用信号Ｇ３１を減算して、残差信号Ｇ３３として増幅器２７に出力する（ステップＳＣ６）。
【００８８】
増幅器２７は、残差信号Ｇ３３を２倍して、次段のステージに出力する（ステップＳＣ７）。なお、第ｎ変換ステージ２５ｎには、サンプルホールド部１０、減算器２６、増幅器２７、ＤＡＣ２８が設けられていないので、これらによるステップＳＣ５〜ステップＳＣ７の処理は行われない。
【００８９】
このような構成により、各変換ステージに入力するステージ入力信号の電圧範囲は、例えば第２の実施形態において説明したような基準電圧生成部における基準電圧信号と同じような電圧幅の範囲に設定することが可能になる。
【００９０】
なお、上記説明では、分解能の設定のために受信信号強度検出部を設けて、その信号強度を信号特性として検出した。しかし、図１１に示すように、受信信号強度検出部に代えてアイモニタ部２４を設けることにより信号特性を検出してもよい。なお、アイモニタ部２４は、第３の実施形態において説明したと同じ動作を行う。
【００９１】
以上説明したように、信号特性の検出結果に基づき分解能を設定し、この分解能に必要な変換ステージのみを動作させるため、必要とされる分解能を維持しながら消費電力の削減が可能になる。
【符号の説明】
【００９２】
２Ａ〜２Ｅ アナログデジタル変換装置
４ アナログデジタル変換ユニット
６ 信号特性検出部
７ 制御信号生成部
１０ サンプルホールド部
１２ 基準電圧生成部
１４ プレアンプ部
１６ コンパレータ部
１８ 信号合成部
２０ 制御信号生成部
２２ 受信信号強度検出部
２４ アイモニタ部
２５ ステージ変換部
２６ 減算器
３１ 逐次比較型ＡＤＣ
２７ 増幅器
２８ ＤＡＣ
２９ サブＡＤＣ
３０ ステージ電源制御部
３２ コンパレータ
【技術分野】
【０００１】
本発明は、アナログ信号をデジタル信号に変換するアナログデジタル変換装置及びアナログデジタル変換方法に関する。
【背景技術】
【０００２】
アナログ信号をデジタル信号に変換して、デジタル回路等において種々の処理が行えるようにするために、アナログデジタル変換器（ＡＤＣ：Ａｎａｌｏｇ ｔｏ Ｄｉｇｉｔａｌ Ｃｏｎｖｅｒｔｅｒ）が有線・無線の電子機器のＬＳＩ（Ｌａｒｇｅ Ｓｃａｌｅ Ｉｎｔｅｇｒａｔｉｏｎ）等に多く用いられている。
【０００３】
ところが、ＡＤＣで消費される電力は多く、ＬＳＩで消費される電力の大部分を占めている。従って、例えば無線系携帯端末等の電子機器においては、長時間のバッテリー駆動を実現するために、低消費電力であることが強く望まれ、ＡＤＣで消費される電力を抑制する技術開発が希求されている。
【０００４】
そこで、特開２００３−１０１４１１号公報においては、デジタル出力信号のビット精度に応じてｍ個の参照電圧を出力する参照電圧発生回路と、ｎ個の比較器と、ｎ個の比較器の出力を符号化してデジタル出力信号を出力する符号器とを備えた、並列型ＡＤＣが提案されている。そして、比較器の数ｎを参照電圧の数ｍより小さい数に設定することで、回路規模を縮小して消費電力の低減を図っている。
【０００５】
また、特開２００４−２１４９０５号公報においては、サンプルホールド回路の後段に縦列接続された変換ステージから出力されるデジタル信号を合成してデジタル出力信号を得る可変分解能のＡＤＣが提案されている。サンプルホールド回路は必要とされる分解能に応じた個数のサンプルホールドユニットを含み、各サンプルホールドユニットは分解能に応じて個別に動停止する。これにより、停止するサンプルホールドユニットで消費される電力の削減を図っている。
【０００６】
特開２００８−１７７６３９号公報においては、同期確立用の第１の信号をデジタル信号に変換するときの第１の分解能と受信情報を含む第２の信号をデジタル信号に変換するときの第２の分解能とを切換可能に設け、第２の分解能によりデジタル信号に変換する際の消費電力が第１の分解能によりデジタル信号に変換する際の消費電力より大きいＡＤコンバータを備えた無線受信装置が提案されている。そして、第１の信号に基づき同期を確立するまでは、第１の分解能でデジタル信号に変換する。これにより、同期が確立されるまでの消費電力を抑制している。
【０００７】
さらに、特開２０１０−１６６４４７号公報においては、カスケード接続された複数の残差演算ステージのうちの最終段以外の残差演算ステージが、分解能を変えることができるように設けられたパイプライン型ＡＤ変換器が提案されている。そして、高いＳＮ比が要求されるときは各残差演算ステージにおける分解能を高くするように制御し、ＳＮ比を犠牲にして電力を下げる場合は、分解能を下げるように制御する。これにより、時間平均で見た時の電力の削減を図っている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００３−１０１４１１号公報
【特許文献２】特開２００４−２１４９０５号公報
【特許文献３】特開２００８−１７７６３９号公報
【特許文献４】特開２０１０−１６６４４７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した各特許文献においては、下記のような問題があった。即ち、特開２００３−１０１４１１号公報が開示する並列型ＡＤＣにおいては、比較器の数ｎを参照電圧の数ｍより小さい数に設定しているため、フルスケールのアナログ信号を高分解能にデジタル変換することが困難となる。従って、変換対象であるアナログ信号の信号特性に応じた分解能でデジタル信号に変換しながら消費電力の削減を行うことができない問題がある。
【００１０】
また、特開２００４−２１４９０５号公報が開示する可変分解能のＡＤＣにおいては、分解能を可変にし、サンプルホールド回路に用いられている複数のサンプルホールドユニットを分解能に応じて個別に動停止させている。しかし、サンプルホールド回路に接続される各変換ステージは常時動作する構成であるため、電力消費の抑制が十分に行えない問題がある。
【００１１】
特開２００８−１７７６３９号公報においては、第２の信号のＳ／Ｎ比より大きいＳ／Ｎ比の第１の信号に基づき同期が確立するまでは、第１の信号を第２の分解能より小さい第１の分解能でデジタル信号に変換することにより、同期確立までの間の消費電力を削減している。しかし、同期確立後の消費電力の削減が行われない問題がある。
【００１２】
さらに、特開２０１０−１６６４４７号公報においては、電力消費を削減するために、高いＳＮ比が要求されるときは各残差演算ステージの分解能を高くするように制御し、ＳＮ比を犠牲にして電力消費を抑制する場合は、分解能を低くするように制御している。しかし、この制御では、分解能にかかわらず全ての残差演算ステージが動作していることになり、十分な消費電力の削減が行えない問題がある。
【００１３】
そこで、本発明の主目的は、変換対象であるアナログ信号の信号特性に応じた分解能でデジタル信号に変換でき、かつ、その際の消費電力が削減できるアナログデジタル変換装置及びアナログデジタル変換方法を提供することである。
【課題を解決するための手段】
【００１４】
本発明にかかるアナログデジタル変換装置は、入力信号の所定の特性を検出する信号特性検出部と、信号特性検出部により検出された信号特性に基づき分解能を設定し、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号を生成し、出力する制御信号生成部と、制御信号に基づき動作を制限して、設定された分解能で入力信号をデジタル信号に変換するアナログデジタル変換ユニットと、を備え、アナログデジタル変換ユニットは、複数のレジスタ値が格納されて、レジスタ値に対応したレジスタ信号を出力する逐次比較レジスタと、レジスタ信号をアナログ信号に変換して、基準電圧信号として出力するデジタルアナログ変換器と、入力信号と基準電圧信号とを比較して比較結果信号を出力するコンパレータと、を備えて、比較結果信号が逐次比較レジスタに入力して、比較結果信号に基づきレジスタ値を設定して、レジスタ信号を出力することにより、逐次比較レジスタ、デジタルアナログ変換器、コンパレータのデータ処理のサイクルを分解能に応じて行うことを特徴とする。
【００１５】
また、入力信号の所定の特性を検出する信号特性検出部と、信号特性検出部により検出された信号特性に基づき分解能を設定し、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号を生成し、出力する制御信号生成部と、制御信号に基づき動作を制限して、設定された分解能で入力信号をデジタル信号に変換するアナログデジタル変換ユニットと、を備え、アナログデジタル変換ユニットは、所定ビット毎に入力信号をデジタル信号に変換する変換ステージがカスケード接続され、かつ、複数設けられて、制御信号に基づき少なくとも１つ以上の変換ステージを個別に動停止させることを特徴とする。
【００１６】
また、アナログデジタル変換方法は、入力信号の所定の特性を検出する信号特性検出手順と、信号特性検出手順において検出された信号特性に基づき分解能を設定し、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号を生成・出力する制御信号生成手順と、制御信号に基づき動作を制限して、設定された分解能で入力信号をデジタル信号に変換するアナログデジタル変換手順と、を含み、アナログデジタル変換手順は、格納されている複数のレジスタ値に対応したレジスタ信号を出力する逐次比較レジスタ手順と、レジスタ信号をアナログ信号に変換して、基準電圧信号として出力するデジタルアナログ変換手順と、入力信号と基準電圧信号とを比較して比較結果信号を出力するコンパレータ手順と、逐次比較レジスタ手順、デジタルアナログ変換手順、コンパレータ手順のからなるデータ処理手順のサイクルが分解能に応じて行なわせるサイクル手順と、を含むことを特徴とする。
【００１７】
また、入力信号の所定の特性を検出する信号特性検出手順と、信号特性検出手順により検出された信号特性に基づき分解能を設定し、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号を生成し、出力する制御信号生成手順と、制御信号に基づき動作を制限して、設定された分解能で入力信号をデジタル信号に変換するアナログデジタル変換手順と、を備え、アナログデジタル変換手順は、制御信号に基づき所定ビット毎に入力信号をデジタル信号に変換するカスケード接続された複数の変換ステージに対して少なくとも１つ以上を個別に動停止させることを特徴とする。
【発明の効果】
【００１８】
本発明によれば、変換対象であるアナログ信号の特性に応じた分解能でデジタル信号に変換でき、かつ、その際の分解能に寄与しない部分を停止させるので消費電力が削減できるようになる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１の実施形態にかかるアナログデジタル変換装置のブロック図である。
【図２】本発明の第２の実施形態にかかる並列型のアナログデジタル変換装置のブロック図である。
【図３】第２の実施形態にかかるアナログデジタル変換装置のフローチャートである。
【図４】本発明の第３の実施形態にかかる並列型のアナログデジタル変換装置のブロック図である。
【図５】本発明の第４の実施形態にかかる受信信号強度検出部を用いたアナログデジタル変換装置のブロック図である。
【図６】第４の実施形態にかかるアナログデジタル変換装置のフローチャートである。
【図７】第４の実施形態にかかるアイモニタ部を用いたアナログデジタル変換装置のブロック図である。
【図８】本発明の第５の実施形態にかかる受信信号強度検出部を用いたアナログデジタル変換装置のブロック図である。
【図９】第５の実施形態にかかる並列型のアナログデジタル変換装置における変換ステージのブロック図で、（ａ）は第１変換ステージのブロック図、（ｂ）は第ｋ変換ステージのブロック図、（ｃ）は第ｎ変換ステージのブロック図である。
【図１０】第５の実施形態にかかるアナログデジタル変換装置における第ｋ変換ステージのフローチャートである。
【図１１】第５の実施形態にかかるアイモニタ部を用いたアナログデジタル変換装置のブロック図である。
【発明を実施するための形態】
【００２０】
＜第１の実施形態＞
本発明の第１の実施形態を説明する。図１は、本発明の第１の実施形態にかかるアナログデジタル変換装置２Ａのブロック図である。
【００２１】
このアナログデジタル変換装置２Ａは、入力信号Ｇ１の特性を検出する信号特性検出部６と、信号特性検出部６により検出された信号特性に基づき分解能を設定して、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号Ｇ１０を生成・出力する制御信号生成部７と、制御信号Ｇ１０により動作制限されて、設定された分解能で入力信号Ｇ１をデジタル信号に変換するアナログデジタル変換ユニット４とを備える。
【００２２】
即ち、信号特性検出部６は、入力信号Ｇ１の信号特性を検出して、この検出結果を制御信号生成部７に出力する。制御信号生成部７は、信号特性検出部６からの信号特性に基づきアナログデジタル変換の分解能を設定し、この分解能を達成するために必要な機能を特定する情報を制御信号としてアナログデジタル変換ユニット４に出力する。
【００２３】
アナログデジタル変換ユニット４は、機能の部分動作が可変に設けられ、この機能の部分動作により分解能が変わる。そして、アナログデジタル変換ユニット４の機能の部分動作は、制御信号に基付いて行われる。従って、変換対象である入力信号Ｇ１の信号特性に応じた分解能によりアナログデジタル変換ユニット４が部分動作して、停止機能で消費される電力消費が防止できるようになる。
＜第２の実施形態＞
本発明の第２の実施形態を説明する。図２は、本発明の第２の実施形態にかかる並列型のアナログデジタル変換装置２Ｂのブロック図である。このアナログデジタル変換装置２Ｂは、サンプルホールド部１０、複数の抵抗器１２ａ〜１２（ｎ＋１）により形成された基準電圧生成部１２、複数のプレアンプ１４ａ〜１４ｎを含むプレアンプ部１４、複数のコンパレータ１６ａ〜１６ｎを含むコンパレータ部１６、信号合成部１８、制御信号生成部２０、受信信号強度検出部（信号特性検出部）２２を含んでいる。なお、基準電圧生成部１２、プレアンプ部１４及び、コンパレータ部１６がアナログデジタル変換ユニットを構成する。
【００２４】
サンプルホールド部１０は、クロック信号Ｇ３に同期してサンプルモードとホールドモードとが切替え可能に設けられている。そして、サンプリングモードにおいてはアナログ信号である入力信号Ｇ１をサンプリングし、ホールドモードにおいては、予め設定されたホールド時間の間サンプリングした入力信号Ｇ１をサンプリング信号Ｇ２としてプレアンプ部１４に出力する。なお、ホールド時間は、後段のプレアンプ部１４、コンパレータ部１６等におけるアナログデジタル変換処理に要する時間又はその時間より適宜長い時間である。
【００２５】
基準電圧生成部１２は、高電位側端子１３ａと低電位側端子１３ｂとの間に複数の抵抗器１２ａ〜１２（ｎ＋１）を直列接続して形成されて、これら高電位側端子１３ａと低電位側端子１３ｂとの間の電位差を各抵抗値に応じて分圧する。分圧された電圧値は、基準電圧信号Ｇ４としてプレアンプ部１４に出力される。
【００２６】
プレアンプ部１４は、複数のプレアンプ１４ａ〜１４ｎを備える。各プレアンプ１４ａ〜１４ｎには、サンプルホールド部１０からのサンプリング信号Ｇ２と、基準電圧生成部１２からの基準電圧信号Ｇ４とが入力する。なお、各プレアンプ１４ａ〜１４ｎに入力する基準電圧信号Ｇ４は、それぞれ異なる値である。
【００２７】
そして、各プレアンプ１４ａ〜１４ｎは、サンプリング信号Ｇ２と基準電圧信号Ｇ４との差分増幅値の電圧を、プレアンプ出力信号Ｇ５，Ｇ６として出力する。このときプレアンプ出力信号Ｇ５，Ｇ６は、値が同じで符号が逆の２つの信号が出力される。以下、正プレアンプ出力信号Ｇ５、負プレアンプ出力信号Ｇ６と記載する。但し、正プレアンプ出力信号Ｇ５は正値の信号であり、負プレアンプ出力信号Ｇ６は負値の信号であることを意味するものではない。
【００２８】
コンパレータ部１６の各コンパレータ１６ａ〜１６ｎには、プレアンプ部１４からの正プレアンプ出力信号Ｇ５及び負プレアンプ出力信号Ｇ６が入力する。そして、正プレアンプ出力信号Ｇ５と負プレアンプ出力信号Ｇ６との信号値の大小比較を行い、その比較結果を比較結果信号Ｇ７として信号合成部１８に出力される。比較結果信号Ｇ７は、例えば正プレアンプ出力信号Ｇ５が入力している各コンパレータ１６ａ〜１６ｎの端子電圧が、負プレアンプ出力信号Ｇ６が入力している各コンパレータ１６ａ〜１６ｎの端子電圧がより大きい場合には「１」、逆の場合には「０」の１ビット分の２値データとすることができる。
【００２９】
なお、各コンパレータ１６ａ〜１６ｎはクロック信号Ｇ３に同期して各比較結果信号Ｇ７の出力タイミングが調整されると共に、サンプルホールド部１０のモード間の切替タイミングと各比較結果信号Ｇ７の出力タイミングが同期するようになっている。
【００３０】
信号合成部１８は、各コンパレータ１６ａ〜１６ｎからの各比較結果信号Ｇ７を合成して、その処理結果を出力信号Ｇ８として出力する。
【００３１】
受信信号強度検出部２２には、入力信号Ｇ１が入力する。そして、受信信号強度検出部２２は入力信号Ｇ１の信号特性を検出する。この信号特性として、信号強度が例示できる。本実施形態では、信号特性を信号強度として説明する。
【００３２】
受信信号強度検出部２２により検出された信号強度は、２値データに変換されて、特性信号Ｇ９として制御信号生成部２０に出力される。なお、特性信号Ｇ９のビット数は、特に限定しない。また、受信信号強度検出部２２は、常時動作する必要はなく、所定時間毎に動作するようにしてもよい。
【００３３】
制御信号生成部２０は、受信信号強度検出部２２からの特性信号Ｇ９に基づき、分解能を判断し、この分解能に基づき動作させるプレアンプ１４ａ〜１４ｎ及びコンパレータ１６ａ〜１６ｎを特定する。即ち、各プレアンプ１４ａ〜１４ｎ及び各コンパレータ１６ａ〜１６ｎの動停止指令が作成される。この動停止指令は、制御信号Ｇ１０として各プレアンプ１４ａ〜１４ｎ及び各コンパレータ１６ａ〜１６ｎにパラレルに出力される。従って、制御信号Ｇ１０を受信したプレアンプ１４ａ〜１４ｎやコンパレータ１６ａ〜１６ｎは、この制御信号Ｇ１０に基づき動停止する。
【００３４】
全てのプレアンプ１４ａ〜１４ｎ及びコンパレータ１６ａ〜１６ｎが動作すると、分解能は最大となるが、消費電力も最大となる。一方、一部のプレアンプ１４ａ〜１４ｎ及びコンパレータ１６ａ〜１６ｎが停止すると、分解能は低下するが、その分消費電力を抑制することができる。
【００３５】
例えば、標準状態においてプレアンプ１４ａ〜１４ｍ及びコンパレータ１６ａ〜１６ｍが動作し、プレアンプ１４（ｍ＋１）〜１４ｎ及びコンパレータ１６（ｍ＋１）〜１６ｎが停止するように設定されているとする。
【００３６】
この状態で、入力信号の信号強度が大きいために分解能を低くする場合は、プレアンプ１４ａ〜１４ｍ＿１及びコンパレータ１６ａ〜１６ｍ＿１を動作させる。なお、ｍ＿１＞ｍである。一方、入力信号の信号強度が小さいために分解能を高くする場合は、プレアンプ１４ａ〜１４ｍ＿２及びコンパレータ１６ａ〜１６ｍ＿２を動作させる。なお、ｍ＿１＞ｍ＞ｍ＿２である。
【００３７】
停止状態のプレアンプ１４ａ〜１４ｎやコンパレータ１６ａ〜１６ｎには電力供給が行われないので、アナログデジタル変換装置２Ｂにおける電力消費は、分解能に応じて、即ち入力信号の信号特性に応じて削減できるようになる。また、プレアンプ及びコンパレータの一部が停止することにより、出力信号Ｇ８のビット数が変化するので、低分解能に設定した場合には、信号合成部１８における信号処理の負荷が緩和されるので、この信号合成部１８における電力消費も削減できるようになる。
【００３８】
次に、上記アナログデジタル変換装置２Ｂの動作を図３に示すフローチャートを参照して説明する。処理が開始されると、受信信号強度検出部２２は、入力信号Ｇ１の信号特性を検出する（ステップＳＡ１）。この検出結果は、特性信号Ｇ９として制御信号生成部２０に入力する。
【００３９】
制御信号生成部２０は、入力した特性信号Ｇ９に基づき分解能を低くするか否かの判断を行う（ステップＳＡ２）。分解能を低くする場合はステップＳＡ３に進むが、分解能を低くしない場合はステップＳＡ４に進む。
【００４０】
ステップＳＡ３に進んだ場合、制御信号生成部２０は、分解能を低くするために停止させるプレアンプ１４ａ〜１４ｎ及びコンパレータ１６ａ〜１６ｎを特定する。
【００４１】
ステップＳＡ２において分解能を低くしなと判断した場合は、制御信号生成部２０は、分解能を高くするか否かを判断する（ステップＳＡ４）。
【００４２】
この判断の結果、分解能を高くしない場合は、現状の分解能を維持することになるので、ステップＳＡ１に戻る。しかし、分解能を高くする場合は、再動作させるプレアンプ１４ａ〜１４ｎ及びコンパレータ１６ａ〜１６ｎを特定する（ステップＳＡ５）。
【００４３】
そして、制御信号生成部２０は、ステップＳＡ３及びステップＳＡ５で特定されたプレアンプ１４ａ〜１４ｎ及びコンパレータ１６ａ〜１６ｎの動停止指令を含む制御信号Ｇ１０を生成する（ステップＳＡ６）。
【００４４】
この制御信号Ｇ１０に基づき各プレアンプ１４ａ〜１４ｎ及びコンパレータ１６ａ〜１６ｎは、動停止する（ステップＳＡ７）。このようにして、各プレアンプ１４ａ〜１４ｎ及びコンパレータ１６ａ〜１６ｎが動停止した結果が、信号合成部１８において合成されてデジタルの出力信号Ｇ８として出力される（ステップＳＡ８）。
【００４５】
これにより、入力信号の信号特性（信号強度）に応じて分解能が設定され、この分解能でデジタル変換が行われるように、アナログデジタル変換ユニットの一部が動停止するので、必要な分解能を確保しながら消費電力を削減することが可能になる。
＜第３の実施形態＞
次に、本発明の第３の実施形態を説明する。なお、第２の実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。第１の実施形態においては、受信信号強度検出部により入力信号の信号強度を検出して、この信号強度に応じてプレアンプ及びコンパレータの一部を動停止させて消費電力の削減を行った。これに対して、本実施形態では受信信号強度検出部に代えてアイモニタ部を設けることにより、入力信号の信号特性を検出する。
【００４６】
図４は、本発明の第３の実施形態にかかる並列型のアナログデジタル変換装置２Ｃのブロック図である。このアナログデジタル変換装置２Ｃは、サンプルホールド部１０、複数の抵抗器１２ａ〜１２（ｎ＋１）により形成された基準電圧生成部１２、複数のプレアンプ１４ａ〜１４ｎを含むプレアンプ部１４、複数のコンパレータ１６ａ〜１６ｎを含むコンパレータ部１６、信号合成部１８、制御信号生成部２０及び、アイモニタ部（信号特性検出部）２４を含んでいる。なお、基準電圧生成部１２、プレアンプ部１４及び、コンパレータ部１６がアナログデジタル変換ユニットを構成する。即ち、第２の実施形態に対して、受信信号強度検出部に代えてアイモニタ部２４を用いた点が相違している。
【００４７】
入力信号Ｇ１がランダムパターンの場合、波長分散による信号劣化が起きる。そこで、この信号劣化量をアイモニタ部２４により検出する。そして、検出された信号劣化量は、２値データに変換されて、特性信号Ｇ９として制御信号生成部２０に出力される。なお、特性信号Ｇ９のビット数は特に限定するものはない。
【００４８】
制御信号生成部２０は、入力信号Ｇ１の劣化量が小さい場合は分解能を低くするように停止させるプレアンプ及びコンパレータの数を増やし、劣化量が大きい場合は分解能が高くなるように停止させるプレアンプ及びコンパレータの数を減らす制御信号Ｇ１０を生成する。そして、判断結果を制御信号Ｇ１０として、各プレアンプ１４ａ〜１４ｎ及びコンパレータ１６ａ〜１６ｎに出力する。
【００４９】
これにより、入力信号の信号特性（信号劣化量）に応じて分解能が設定され、この分解能でデジタル変換が行われるように、アナログデジタル変換ユニットの一部が動停止するので、必要な分解能を確保しながら消費電力を削減することが可能になる。
＜第４の実施形態＞
次に、本発明の第４の実施形態を説明する。なお、第２の実施形態と同一構成に関しては同一符号を用いて説明を適宜省略する。第２及び第３の実施形態においては並列型のアナログデジタル変換装置について説明した。これに対して、本実施形態においては、逐次比較型のアナログデジタル変換装置を用いてアナログデジタル変換する。
【００５０】
図５は、第４の実施形態にかかるアナログデジタル変換装置２Ｄのブロック図である。アナログデジタル変換装置２Ｄは、サンプルホールド部１０、逐次比較型ＡＤＣ（アナログデジタル変換ユニット）２６、制御信号生成部２０、受信信号強度検出部（信号特性検出部）２２を含んでいる。逐次比較型ＡＤＣ３１は、逐次比較レジスタ（ＳＡＲ；Ｓｕｃｃｅｓｉｖｅ Ａｐｐｒｏｘｉｍａｔｉｏｎ Ｒｅｇｉｓｔｅｒ）２８、基準電圧生成部としてデジタルアナログ変換器（ＤＡＣ：Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ）３０、コンパレータ３２、を含んでいる。
【００５１】
ＳＡＲ２８は、Ｎビットのレジスタを備え、各ビットの値は比較用クロック信号Ｇ２２に同期して、後述する手順に従いレジスタ値を上位から順に設定して、設定値を出力する機能を持つ。そして、コンパレータ３２から比較結果信号Ｇ１２がＳＡＲ２８に入力すると、ＳＡＲ２８は、比較用クロック信号Ｇ２２に同期してレジスタ値をレジスタ信号Ｇ２１としてＤＡＣ３０に出力する。
【００５２】
なお、比較用クロック信号Ｇ２２とクロック信号Ｇ３との関係は、比較用クロック信号Ｇ２２はクロック信号Ｇ３の１／（Ｎビット）（Ｎは正の整数）の周期に設定されている。これはＳＡＲ２８及びＤＡＣ３０がＮビット仕様であるためである。従って、ＳＡＲ２８及びＤＡＣ３０がＮビットであることは、本発明を限定しない。
【００５３】
ＤＡＣ３０は、入力したレジスタ信号Ｇ２１に対応したアナログの参照信号Ｇ２３をコンパレータ３２に出力する。
【００５４】
コンパレータ３２は、サンプリング信号Ｇ２と参照信号Ｇ２３とを比較し、比較結果に応じた比較結果信号Ｇ１２を出力する。
【００５５】
このような、ＳＡＲ２８→ＤＡＣ３０→コンパレータ３２の信号の流れを１サイクルとして、ＳＡＲ２８におけるＮビットのレジスタの各値が決まるまでサイクルが繰り返される。Ｎビットのレジスタ値が全て決まった状態は、最高の分解能となる。
【００５６】
そこで、制御信号生成部２０は、受信信号強度検出部２２で検出された入力信号Ｇ１の信号特性（信号強度）に基づき分解能を算出し、算出された分解能のデジタル変換を行うためのサイクル数を決定する。そして、決定されたサイクル数を含む制御信号Ｇ１０が、ＳＡＲ２８及びＤＡＣ３０に出力される。
【００５７】
アナログデジタル変換装置２Ｄの動作を図６のフローチャートに従い説明する。なお、説明を簡単にするために、アナログデジタル変換装置２Ｄのフルスケールを１Ｖとして、通常は０．５Ｖの分解能に設定されているとする。このときの電圧を標準強度、分解能を標準分解能と記載し、そのときのサイクル数を標準サイクル数Ｎｕｍ３とする。また、ＳＡＲ２８のレジスタに対する値が全て決定するように、サイクルが行われた際のサイクル数を最大サイクル数Ｎｕｍ＿ｍａｘ（１＜Ｎｕｍ３＜Ｎｕｍ＿ｍａｘ）とする。この最大サイクル数Ｎｕｍ＿ｍａｘが行われたとき、分解能は最も高くなる。
【００５８】
先ず、受信信号強度検出部２２は、信号特性を検出して、これを特性信号Ｇ９として出力する（ステップＳＢ１）。制御信号生成部２０は、入力信号Ｇ１の信号強度が標準強度より大きいか否かを特性信号Ｇ９に基づき判断する（ステップＳＢ２）。このとき、入力信号Ｇ１の信号強度が標準強度より大きい場合には、分解能を標準分解能より低くするように、サイクル数を演算する。演算されたサイクル数Ｎｕｍ１（１＜Ｎｕｍ１＜Ｎｕｍ３）は、目標サイクル数Ｎｕｍ０に設定される（ステップＳＢ３）。また、特性信号Ｇ９が標準強度より大きくない場合は、ステップＳＢ４に進む。
【００５９】
特性信号Ｇ９が標準強度より大きくない場合は、特性信号Ｇ９が標準強度より小さいか否かの判断が行われる（ステップＳＢ４）。特性信号Ｇ９が標準強度より小さい場合は、分解能を標準分解能より高くするように、サイクル数を演算する。演算されたサイクル数Ｎｕｍ２（Ｎｕｍ＿ｍａｘ＞Ｎｕｍ２＞Ｎｕｍ３＞０）は、目標サイクル数Ｎｕｍ０に設定される（ステップＳＢ５）。また、特性信号Ｇ９が標準強度より小さくない場合は、サイクル数は標準サイクル数Ｎｕｍ３となる。この場合には目標サイクル数Ｎｕｍ０にＮｕｍ３が設定される（ステップＳＢ６）。
【００６０】
このようにして、特性信号Ｇ９に基づき目標サイクル数が設定されると、制御信号生成部２０は、目標サイクル数を含んだ制御信号Ｇ１０を生成する（ステップＳＢ７）。生成された制御信号Ｇ１０は、ＳＡＲ２８，ＤＡＣ３０に出力される。
【００６１】
そして、制御信号Ｇ１０を受信したＤＡＣ３０及びＳＡＲ２８は、実行済サイクル数ＮｕｍをＮｕｍ＝１に設定する（ステップＳＢ８）。
【００６２】
ステップＳＢ９では、現在のサイクル数ＮｕｍがＮｕｍ＝１であるか否かを判断して、実行済サイクル数Ｎｕｍ＝１のときはステップＳＢ１０に進み、実行済サイクル数Ｎｕｍが１以外のときはステップＳＢ１１に進む。
【００６３】
実行済サイクル数Ｎｕｍ＝１のとき、比較用クロック信号Ｇ２２に同期してＳＡＲ２８の最上位の１ビット目（ＭＳＢ）が「１」に設定され（ステップＳＢ１０）、この設定に対応するレジスタ信号Ｇ２１がＤＡＣ３０に出力される（ステップＳＢ１４）。ＤＡＣ３０では、入力したレジスタ信号Ｇ２１の内容（この場合は、ＭＳＢ＝１）であるので、フルスケール（１Ｖ）の半分の値（０．５Ｖ）をアナログに変換して、参照信号Ｇ２３としてコンパレータ３２に出力する。
【００６４】
一方、ステップＳＢ９において、実行済サイクル数ＮｕｍがＮｕｍ＝１以外のときは、ＳＡＲ２８は、参照信号Ｇ２３とサンプリング信号Ｇ２との大小比較を行う（ステップＳＢ１１）。
【００６５】
そして、参照信号Ｇ２３がサンプリング信号Ｇ２より小さい場合は、現在のビットより１つ上のビット値を「１」に保持して、現在のビットを「１」に設定する（ステップＳＢ１２）。例えば、現在のビットが２ビット目の場合を考えると、１ビット目（ＭＳＢのビット）は、「１」に設定されているので、１ビット目を「１」に保持して、２ビット目を「１」に設定する。これにより、ＤＡＣ３０は、０．５Ｖ＋０．２５Ｖの値の参照信号Ｇ３をコンパレータ３２に出力する（ステップＳＢ１４）。
【００６６】
一方、参照信号Ｇ２３がサンプリング信号Ｇ２より大きいと判断した場合は、現在のビットより１つ上のビット値を「０」に変更して、現在のビットを「１」に設定する（ステップＳＢ１３）。例えば、現在のビットが２ビット目の場合を考えると、１ビット目（ＭＳＢのビット）は、「１」に設定されているので、１ビット目を「０」に変更して、２ビット目を「１」に設定する。これにより、ＤＡＣ３０は、０．２５Ｖの値を示す参照信号Ｇ３をコンパレータ３２に出力する（ステップＳＢ１４）。
【００６７】
そして、現在の実行済サイクル数Ｎｕｍが目標サイクル数Ｎｕｍ０に達したか否かの判断を行う（ステップＳＢ１５）。目標サイクル数Ｎｕｍ０に達した場合には、ステップＳＢ１６に進み、ＳＡＲ２８からデジタル変換された出力信号Ｇ８が出力される。一方、目標サイクル数Ｎｕｍ０に達しない場合は、ステップＳＢ１７に進み、実行済みサイクル数Ｎｕｍを１つ増やしてステップＳＢ９に戻る。
【００６８】
ステップＳＢ９〜ステップＳ１７が１サイクルの処理をなして、目標サイクル数Ｎｕｍ０だけサイクルを繰り返すことで、設定された分解能で変換されたデジタル信号が出力される。
【００６９】
なお、図７に示すように、受信信号強度検出部２２に変えてアイモニタ部２４を用いてもよい。この場合は、入力信号の信号特性は品質劣化量となる。そして、品質劣化量が大きい場合には、分解能を高くするように実行サイクル数を増加し、品質劣化量が小さい場合には、分解能を低くするように実行サイクル数を少なくする。
【００７０】
以上説明したように、入力信号の信号特性に応じて実行サイクル数Ｎｕｍが設定され、この実行サイクル数Ｎｕｍが最大サイクル数Ｎｕｍ＿ｍａｘより小さい値であるので、変換対象であるアナログ信号の信号特性に応じた分解能でデジタル信号に変換でき、かつ、その際の消費電力を削減することできる。
＜第５の実施形態＞
次に、本発明の第５の実施形態を説明する。本実施形態は、パイプライン型のアナログデジタル変換装置に関する。図８は、第５の実施形態にかかるアナログデジタル変換装置２Ｅのブロック図である。アナログデジタル変換装置２Ｅは、出力信号Ｇ８のビット数に対応した数の第１変換ステージ２５ａ〜第ｎ変換ステージ２５ｎがＮ段カスケード接続されたステージ変換部２５、信号合成部１８、制御信号生成部２０、受信信号強度検出部２２を含んでいる。なお、第２変換ステージ２５ｂ〜第（ｎ−１）変換ステージ２５（ｎ−１）は、同じ構成であり、同じように動作するので、以下のおいては第ｋ変換ステージ２５ｋと記載する。
【００７１】
図９（ａ）は第１変換ステージ２５ａのブロック図、図９（ｂ）は第ｋ変換ステージ２５ｋのブロック図、図９（ｃ）は第ｎ変換ステージ２５ｎのブロック図である。第１変換ステージ２５ａは、サンプルホールド部１０、減算器２６、増幅器２７、ＤＡＣ２８、サブＡＤＣ２９を備えている。
【００７２】
なお、第１変換ステージ２５ａは常時動作するため、制御信号Ｇ１０は入力していない。このため、制御信号Ｇ１０により動作するステージ電源制御部３０も設けられていない。第１変換ステージ２５ａを常時動作するようにしたのは、第１変換ステージ２５ａが停止すると、入力したアナログ信号がそのまま出力されることになり、アナログデジタル変換機能が喪失してしまう不都合を防止するためである。
【００７３】
これに対して、第ｋ変換ステージ２５ｋは、サンプルホールド部１０、減算器２６、増幅器２７、ＤＡＣ２８、サブＡＤＣ２９、ステージ電源制御部３０を備える。また、第ｎ変換ステージ２５ｎは、サブＡＤＣ２９、ステージ電源制御部３０を備えている。第ｎ変換ステージ２５ｎは、最終段であるため、それより前段の変換ステージにおけるように、後段の変換ステージに信号を供給する必要がない。このため、第ｎ変換ステージ２５ｎは、サンプルホールド部１０、減算器２６、増幅器２７、ＤＡＣ２８を備えていない。そして、第ｋ変換ステージ２５ｋ及び第ｎ変換ステージ２５ｎには、制御信号Ｇ１０が入力して、この制御信号Ｇ１０に基づき動停止する。
【００７４】
サンプルホールド部１０、制御信号生成部２０、受信信号強度検出部２２は、これまで説明したと同様の動作を行う。このとき、制御信号生成部２０は、受信信号強度検出部２２が検出した信号特性に基づき、分解能を設定し、この分解能のデジタル変換するために動作させる変換ステージを特定する。これにより、例えば、分解能を高くしたい場合には、動作させる変換ステージを多くし、分解能を低くしたい場合には動作させる変換ステージを少なくする。
【００７５】
具体的には、例えば標準的に第１変換ステージ２５ａ〜第ｊ変換ステージ２５ｊまで動作するように設定されている場合に、分解能を低くする場合は、第１変換ステージ２５ａ〜第ｊ＿１変換ステージ２５ｊ＿１まで（ｎ＞ｊ＿１＞ｊ）、動作させる。一方、分解能を高くする場合は、第１変換ステージ２５ａ〜第ｊ＿２変換ステージ２５ｊ＿２まで（ｊ＞ｊ＿２＞１）、動作させる。但し、ｊ、ｊ＿１、ｊ＿２は、ｎ＞ｊ＿１＞ｊ＞ｊ＿２＞１を満たす。このとき、ｊ＿１及びｊ＿２の具体的な数値は、特性信号に基づき決定される。
【００７６】
ステージ電源制御部３０は、変換ステージ２５ｂ〜２５ｎに、それぞれ設けられて、制御信号生成部２０からの制御信号Ｇ１０に基づき、配下のサンプルホールド部１０、減算器２６、増幅器２７、ＤＡＣ２８、サブＡＤＣ２９への電源の供給を制御する。即ち、制御信号Ｇ１０が電源供給の停止を指示する内容であれば、これらに電源供給を行わない。一方、制御信号Ｇ１０が電源供給を指示する内容であれば、これらに電源供給を行う。電源供給が停止されると、サンプルホールド部１０、減算器２６、増幅器２７、ＤＡＣ２８、サブＡＤＣ２９は停止するので、電力の消費が削減される。
【００７７】
サブＡＤＣ２９は、入力したステージ入力信号Ｇ２９を１．５ビットのデータに変換し、変換したビットデータをステージ出力信号Ｇ３０として信号合成部１８及び、ＤＡＣ２８に出力する。
【００７８】
ＤＡＣ２８は、サブＡＤＣ２９からのステージ出力信号Ｇ３０をアナログ信号に変換して、これを減算用信号Ｇ３１として減算器２６に出力する。なお、サンプルホールド部１０、サブＡＤＣ２９及びＤＡＣ２８は、クロック信号Ｇ３に同期して動作する。
【００７９】
減算器２６は、ステージサンプリング信号Ｇ３２から減算用信号Ｇ３１を減算して、残差信号Ｇ３３として増幅器２７に出力する。
【００８０】
増幅器２７は、減算器２６からの残差信号Ｇ３３を増幅して、後段の変換ステージに出力する。後段の変換ステージから見たとき、前段の変換ステージから出力された信号が、ステージ入力信号Ｇ２９となる。但し、前後する変換ステージに入力するステージ入力信号Ｇ２９は、１．５ビットに相当する値だけ異なるアナログ信号である。
【００８１】
そして、信号合成部１８は、各第１変換ステージ２５ａ〜２５ｎからのステージ出力信号Ｇ３０を合成して、入力信号Ｇ１をデジタル変換したＮビット＋１のデジタル信号の出力信号Ｇ８を出力する。
【００８２】
次に、第ｋ変換ステージ２５を例に変換ステージの動作を説明する。その際、第１の変換ステージ２５ａ及び第ｎ変換ステージ２５ｎにおける特異な点については、その都度説明する。図１０は、第ｋ変換ステージ２５ｋのフローチャートである。
【００８３】
先ず、第ｋ変換ステージ２５ｋのステージ電源制御部３０は、制御信号Ｇ１０の入力待ちとなっている（ステップＳＣ１）。制御信号Ｇ１０を受信すると、その制御信号Ｇ１０が「停止」又は「動作」のいずれを指示するかの判断が行われる（ステップＳＣ２）。
【００８４】
制御信号Ｇ１０が「停止」を指示する場合は、ステージ電源制御部３０は、サンプルホールド部１０、サブＡＤＣ２９、ＤＡＣ２８、減算器２６、増幅器２７への電力供給を停止する（ステップＳＣ３）。なお、第１変換ステージ２５ａには制御信号Ｇ１０が入力せず、かつ、ステージ電源制御部３０が設けられていないので、常時動作状態である。
【００８５】
一方、制御信号Ｇ１０が「動作」を指示する場合は、サブＡＤＣ２９はクロック信号に同期して、ステージ入力信号Ｇ２９を１．５ビット（＝２ビット−１）のデータに変換し、変換した１．５ビットデータをステージ出力信号Ｇ３０として信号合成部１８及びＤＡＣ２８に出力する（ステップＳＣ４）。
【００８６】
ＤＡＣ２８は、ステージ出力信号Ｇ３０をアナログ信号に変換して、減算用信号Ｇ３１として減算器２６に出力する（ステップＳＣ５）。
【００８７】
減算器２６は、ステージサンプリング信号Ｇ３２から減算用信号Ｇ３１を減算して、残差信号Ｇ３３として増幅器２７に出力する（ステップＳＣ６）。
【００８８】
増幅器２７は、残差信号Ｇ３３を２倍して、次段のステージに出力する（ステップＳＣ７）。なお、第ｎ変換ステージ２５ｎには、サンプルホールド部１０、減算器２６、増幅器２７、ＤＡＣ２８が設けられていないので、これらによるステップＳＣ５〜ステップＳＣ７の処理は行われない。
【００８９】
このような構成により、各変換ステージに入力するステージ入力信号の電圧範囲は、例えば第２の実施形態において説明したような基準電圧生成部における基準電圧信号と同じような電圧幅の範囲に設定することが可能になる。
【００９０】
なお、上記説明では、分解能の設定のために受信信号強度検出部を設けて、その信号強度を信号特性として検出した。しかし、図１１に示すように、受信信号強度検出部に代えてアイモニタ部２４を設けることにより信号特性を検出してもよい。なお、アイモニタ部２４は、第３の実施形態において説明したと同じ動作を行う。
【００９１】
以上説明したように、信号特性の検出結果に基づき分解能を設定し、この分解能に必要な変換ステージのみを動作させるため、必要とされる分解能を維持しながら消費電力の削減が可能になる。
【符号の説明】
【００９２】
２Ａ〜２Ｅ アナログデジタル変換装置
４ アナログデジタル変換ユニット
６ 信号特性検出部
７ 制御信号生成部
１０ サンプルホールド部
１２ 基準電圧生成部
１４ プレアンプ部
１６ コンパレータ部
１８ 信号合成部
２０ 制御信号生成部
２２ 受信信号強度検出部
２４ アイモニタ部
２５ ステージ変換部
２６ 減算器
３１ 逐次比較型ＡＤＣ
２７ 増幅器
２８ ＤＡＣ
２９ サブＡＤＣ
３０ ステージ電源制御部
３２ コンパレータ
【特許請求の範囲】
【請求項１】
アナログの入力信号をデジタル信号に変換して出力するアナログデジタル変換装置において、
前記入力信号の所定の特性を検出する信号特性検出部と、
前記信号特性検出部により検出された信号特性に基づき分解能を設定し、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号を生成し、出力する制御信号生成部と、
前記制御信号に基づき動作を制限して、設定された分解能で前記入力信号をデジタル信号に変換するアナログデジタル変換ユニットと、を備え、
前記アナログデジタル変換ユニットは、
複数のレジスタ値が格納されて、前記レジスタ値に対応したレジスタ信号を出力する逐次比較レジスタと、
前記レジスタ信号をアナログ信号に変換して、基準電圧信号として出力するデジタルアナログ変換器と、
前記入力信号と前記基準電圧信号とを比較して比較結果信号を出力するコンパレータと、を備えて、
前記比較結果信号が前記逐次比較レジスタに入力して、前記比較結果信号に基づき前記レジスタ値を設定して、前記レジスタ信号を出力することにより、前記逐次比較レジスタ、前記デジタルアナログ変換器、前記コンパレータのデータ処理のサイクルを前記分解能に応じて行うことを特徴とするアナログデジタル変換装置。
【請求項２】
請求項１に記載のアナログデジタル変換装置であって、
前記制御信号生成部は、実行する前記サイクル数を指定することを特徴とするアナログデジタル変換装置。
【請求項３】
アナログの入力信号をデジタル信号に変換して出力するアナログデジタル変換装置において、
前記入力信号の所定の特性を検出する信号特性検出部と、
前記信号特性検出部により検出された信号特性に基づき分解能を設定し、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号を生成し、出力する制御信号生成部と、
前記制御信号に基づき動作を制限して、設定された分解能で前記入力信号をデジタル信号に変換するアナログデジタル変換ユニットと、を備え、
前記アナログデジタル変換ユニットは、所定ビット毎に入力信号をデジタル信号に変換する変換ステージがカスケード接続され、かつ、複数設けられて、前記制御信号に基づき少なくとも１つ以上の前記変換ステージを個別に動停止させることを特徴とするアナログデジタル変換装置。
【請求項４】
請求項３に記載のアナログデジタル変換装置であって、
前記変換ステージは、
所定ビットのデジタル信号をアナログ信号に変換して、ステージ出力信号として出力するサブアナログデジタル変換器と、
前記ステージ出力信号をアナログ信号に変換して、減算用信号を生成して出力するデジタルアナログ変換器と、
前記入力信号から前記減算用信号を減算する減算器と、
前記制御信号に基づき、前記サブアナログデジタル変換器、デジタルアナログ変換器、前記減算器に電源の給停止を行うステージ電源制御部と、を備えることを特徴とするアナログデジタル変換装置。
【請求項５】
請求項１乃至４のいずれか１項記載のアナログデジタル変換装置であって、
前記制御信号生成部は、入力信号の信号強度を信号特性として検出する受信信号強度検出部を備えることを特徴とするアナログデジタル変換装置。
【請求項６】
請求項１乃至４のいずれか１項記載のアナログデジタル変換装置であって、
前記制御信号生成部は、入力信号の信号劣化量を信号特性として検出するアイモニタ部を備えることを特徴とするアナログデジタル変換装置。
【請求項７】
アナログの入力信号をデジタル信号に変換して出力するアナログデジタル変換方法において、
前記入力信号の所定の特性を検出する信号特性検出手順と、
前記信号特性検出手順において検出された信号特性に基づき分解能を設定し、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号を生成・出力する制御信号生成手順と、
前記制御信号に基づき動作を制限して、設定された分解能で前記入力信号をデジタル信号に変換するアナログデジタル変換手順と、を含み、
前記アナログデジタル変換手順は、
格納されている複数のレジスタ値に対応したレジスタ信号を出力する逐次比較レジスタ手順と、
前記レジスタ信号をアナログ信号に変換して、基準電圧信号として出力するデジタルアナログ変換手順と、
前記入力信号と前記基準電圧信号とを比較して比較結果信号を出力するコンパレータ手順と、
前記逐次比較レジスタ手順、前記デジタルアナログ変換手順、前記コンパレータ手順のからなるデータ処理手順のサイクルを前記分解能に応じて行なわせるサイクル手順と、を含むことを特徴とするアナログデジタル変換方法。
【請求項８】
アナログの入力信号をデジタル信号に変換して出力するアナログデジタル変換方法において、
前記入力信号の所定の特性を検出する信号特性検出手順と、
前記信号特性検出手順により検出された信号特性に基づき分解能を設定し、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号を生成し、出力する制御信号生成手順と、
前記制御信号に基づき動作を制限して、設定された分解能で前記入力信号をデジタル信号に変換するアナログデジタル変換手順と、を備え、
前記アナログデジタル変換手順は、前記制御信号に基づき所定ビット毎に入力信号をデジタル信号に変換するカスケード接続された複数の変換ステージに対して少なくとも１つ以上を個別に動停止させることを特徴とするアナログデジタル変換方法。
【請求項９】
請求項８に記載のアナログデジタル変換方法であって、
前記変換ステージは、
所定ビットのデジタル信号をアナログ信号に変換して、ステージ出力信号として出力するサブアナログデジタル変換手順と、
前記ステージ出力信号をアナログ信号に変換して、減算用信号を生成して出力するデジタルアナログ変換手順と、
前記入力信号から前記減算用信号を減算する減算手順と、
前記制御信号に基づき、前記サブアナログデジタル変換手順、デジタルアナログ変換手順、前記減算手順に電源の給停止を行うステージ電源制御手順と、を含むことを特徴とするアナログデジタル変換方法。
【請求項１０】
請求項７乃至９のいずれか１項記載のアナログデジタル変換方法であって、
前記制御信号生成手順は、入力信号の信号強度を信号特性として検出する手順、又は、入力信号の信号劣化量を信号特性として検出する手順を含むことを特徴とするアナログデジタル変換方法。
【請求項１】
アナログの入力信号をデジタル信号に変換して出力するアナログデジタル変換装置において、
前記入力信号の所定の特性を検出する信号特性検出部と、
前記信号特性検出部により検出された信号特性に基づき分解能を設定し、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号を生成し、出力する制御信号生成部と、
前記制御信号に基づき動作を制限して、設定された分解能で前記入力信号をデジタル信号に変換するアナログデジタル変換ユニットと、を備え、
前記アナログデジタル変換ユニットは、
複数のレジスタ値が格納されて、前記レジスタ値に対応したレジスタ信号を出力する逐次比較レジスタと、
前記レジスタ信号をアナログ信号に変換して、基準電圧信号として出力するデジタルアナログ変換器と、
前記入力信号と前記基準電圧信号とを比較して比較結果信号を出力するコンパレータと、を備えて、
前記比較結果信号が前記逐次比較レジスタに入力して、前記比較結果信号に基づき前記レジスタ値を設定して、前記レジスタ信号を出力することにより、前記逐次比較レジスタ、前記デジタルアナログ変換器、前記コンパレータのデータ処理のサイクルを前記分解能に応じて行うことを特徴とするアナログデジタル変換装置。
【請求項２】
請求項１に記載のアナログデジタル変換装置であって、
前記制御信号生成部は、実行する前記サイクル数を指定することを特徴とするアナログデジタル変換装置。
【請求項３】
アナログの入力信号をデジタル信号に変換して出力するアナログデジタル変換装置において、
前記入力信号の所定の特性を検出する信号特性検出部と、
前記信号特性検出部により検出された信号特性に基づき分解能を設定し、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号を生成し、出力する制御信号生成部と、
前記制御信号に基づき動作を制限して、設定された分解能で前記入力信号をデジタル信号に変換するアナログデジタル変換ユニットと、を備え、
前記アナログデジタル変換ユニットは、所定ビット毎に入力信号をデジタル信号に変換する変換ステージがカスケード接続され、かつ、複数設けられて、前記制御信号に基づき少なくとも１つ以上の前記変換ステージを個別に動停止させることを特徴とするアナログデジタル変換装置。
【請求項４】
請求項３に記載のアナログデジタル変換装置であって、
前記変換ステージは、
所定ビットのデジタル信号をアナログ信号に変換して、ステージ出力信号として出力するサブアナログデジタル変換器と、
前記ステージ出力信号をアナログ信号に変換して、減算用信号を生成して出力するデジタルアナログ変換器と、
前記入力信号から前記減算用信号を減算する減算器と、
前記制御信号に基づき、前記サブアナログデジタル変換器、デジタルアナログ変換器、前記減算器に電源の給停止を行うステージ電源制御部と、を備えることを特徴とするアナログデジタル変換装置。
【請求項５】
請求項１乃至４のいずれか１項記載のアナログデジタル変換装置であって、
前記制御信号生成部は、入力信号の信号強度を信号特性として検出する受信信号強度検出部を備えることを特徴とするアナログデジタル変換装置。
【請求項６】
請求項１乃至４のいずれか１項記載のアナログデジタル変換装置であって、
前記制御信号生成部は、入力信号の信号劣化量を信号特性として検出するアイモニタ部を備えることを特徴とするアナログデジタル変換装置。
【請求項７】
アナログの入力信号をデジタル信号に変換して出力するアナログデジタル変換方法において、
前記入力信号の所定の特性を検出する信号特性検出手順と、
前記信号特性検出手順において検出された信号特性に基づき分解能を設定し、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号を生成・出力する制御信号生成手順と、
前記制御信号に基づき動作を制限して、設定された分解能で前記入力信号をデジタル信号に変換するアナログデジタル変換手順と、を含み、
前記アナログデジタル変換手順は、
格納されている複数のレジスタ値に対応したレジスタ信号を出力する逐次比較レジスタ手順と、
前記レジスタ信号をアナログ信号に変換して、基準電圧信号として出力するデジタルアナログ変換手順と、
前記入力信号と前記基準電圧信号とを比較して比較結果信号を出力するコンパレータ手順と、
前記逐次比較レジスタ手順、前記デジタルアナログ変換手順、前記コンパレータ手順のからなるデータ処理手順のサイクルを前記分解能に応じて行なわせるサイクル手順と、を含むことを特徴とするアナログデジタル変換方法。
【請求項８】
アナログの入力信号をデジタル信号に変換して出力するアナログデジタル変換方法において、
前記入力信号の所定の特性を検出する信号特性検出手順と、
前記信号特性検出手順により検出された信号特性に基づき分解能を設定し、該分解能のアナログデジタル変換に必要な動作のみを指示する制御信号を生成し、出力する制御信号生成手順と、
前記制御信号に基づき動作を制限して、設定された分解能で前記入力信号をデジタル信号に変換するアナログデジタル変換手順と、を備え、
前記アナログデジタル変換手順は、前記制御信号に基づき所定ビット毎に入力信号をデジタル信号に変換するカスケード接続された複数の変換ステージに対して少なくとも１つ以上を個別に動停止させることを特徴とするアナログデジタル変換方法。
【請求項９】
請求項８に記載のアナログデジタル変換方法であって、
前記変換ステージは、
所定ビットのデジタル信号をアナログ信号に変換して、ステージ出力信号として出力するサブアナログデジタル変換手順と、
前記ステージ出力信号をアナログ信号に変換して、減算用信号を生成して出力するデジタルアナログ変換手順と、
前記入力信号から前記減算用信号を減算する減算手順と、
前記制御信号に基づき、前記サブアナログデジタル変換手順、デジタルアナログ変換手順、前記減算手順に電源の給停止を行うステージ電源制御手順と、を含むことを特徴とするアナログデジタル変換方法。
【請求項１０】
請求項７乃至９のいずれか１項記載のアナログデジタル変換方法であって、
前記制御信号生成手順は、入力信号の信号強度を信号特性として検出する手順、又は、入力信号の信号劣化量を信号特性として検出する手順を含むことを特徴とするアナログデジタル変換方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−７０４２５（Ｐ２０１３−７０４２５Ａ）
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願番号】特願２０１２−２７５７７８（Ｐ２０１２−２７５７７８）
【出願日】平成２４年１２月１８日（２０１２．１２．１８）
【分割の表示】特願２０１０−２５１３８３（Ｐ２０１０−２５１３８３）の分割
【原出願日】平成２２年１１月１０日（２０１０．１１．１０）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
【公開日】平成２５年４月１８日（２０１３．４．１８）
【国際特許分類】
【出願日】平成２４年１２月１８日（２０１２．１２．１８）
【分割の表示】特願２０１０−２５１３８３（Ｐ２０１０−２５１３８３）の分割
【原出願日】平成２２年１１月１０日（２０１０．１１．１０）
【出願人】（０００００４２３７）日本電気株式会社 (19,353)
【Ｆターム（参考）】
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