【課題】エンコードエラーの発生を抑圧することができるAD変換回路および撮像装置を提供する。
【解決手段】VCO100aの出力信号CK0〜CK8のうち出力信号CK7が上位計数部101のカウントクロックとなる。演算部106は、出力信号CK7を基準として定義される出力信号CK0〜CK8の状態（状態0〜状態7）を検出するため、各出力信号の論理状態の変化位置を検出し、検出された変化位置に基づいて下位計数信号を生成する。演算部106がこの変化位置を検出する際の手順では、立下りエッジが略同時になる出力信号CK0と出力信号CK7の論理状態の比較は行われない。このため、エンコードエラーの発生を抑圧することができる。 （もっと読む）

【課題】従来よりも高精度かつ高速の変換が可能なカラムＡＤＣを内蔵した固体撮像装置を提供する。
【解決手段】固体撮像装置２００において、各変換部１２は、対応の垂直読出線９を介して出力された各画素の信号を第１〜第Ｎ（Ｎは３以上の整数）の変換ステージを順に実行することによってデジタル値に変換する。第１〜第Ｎ−１の変換ステージでは、各変換部１２は、画素の信号を保持する保持ノードＮＤ１の電圧を所定の電圧ステップずつ変化させながら参照電圧と比較することによって、デジタル値の最上位ビットを含む上位の複数ビットの値を決定する。第Ｎの変換ステージでは、各変換部１２は、第Ｎ−１の変換ステージにおける電圧ステップの範囲またはそれを超える範囲で、保持ノードＮＤ１の電圧を連続的に変化させながら参照電圧と比較することによって、残りの最下位ビットまでの値を決定する。 （もっと読む）

【課題】面積の増大を防止でき、かつサンプリングされるコース用ＡＤＣとファイン用ＡＤＣ間のアナログ信号に誤差が生じることを抑止できるＡＤ変換器および信号処理システムを提供する。
【解決手段】アナログ入力信号をＮビットのデジタル信号に変換する際に、上位ｍビットのデジタル信号に変換するコース（Coarse）ＡＤ変換器と、コースＡＤ変換器の変換結果に基づきアナログ入力信号の下位ｎビット（n=N-m）のデジタル信号に変換するファイン（Fine）ＡＤ変換器と、アナログ入力信号をサンプリングし、コース用参照電圧との比較電圧をコースＡＤ変換器に供給し、ファインＡＤ変換器の変換結果に応じたファイン用参照電圧との比較電圧を上記ファインＡＤ変換器に供給するＴＨ回路と、を含み、ＴＨ回路は、アナログ入力信号、コース用参照電圧、ファイン用参照電圧の選択的入力経路でサンプリング容量を共有する。 （もっと読む）

【課題】パワーおよびエリア比により良い変換率を有するアナログ／デジタル変換器を提供する。
【解決手段】ハイブリッド・アナログ／デジタル変換器１００は、複数の変換回路１０１ａ〜１０１ｎを含む。それぞれの変換回路は、逐次近似変換の結果として、デジタル信号１０３ａ〜１０３ｎの第１の数のビットを得るために逐次近似変換を実行することによって、さらに、デジタル信号の第２の数のビットを得るために共通可変基準電圧１０５に基づいて傾斜変換をその後に実行することによって、アナログ入力信号１０４ａ〜１０４ｎに基づいてデジタル信号を提供するように構成され、第２の数のビットは、アナログ入力信号および逐次近似変換の結果間の残差に対応する。ハイブリッド・アナログ／デジタル変換器は、複数の変換回路のそれぞれの変換回路に共通可変基準電圧を提供するように構成される共通可変基準電圧プロバイダ１０２をさらに含む。 （もっと読む）

【課題】同時サンプリング機能を有する逐次比較型Ａ／Ｄ変換器の回路面積の低減。
【解決手段】Ｎチャネルのアナログ信号を同時サンプリングし、Ａ／Ｄ変換する逐次比較型Ａ／Ｄ変換回路であって、Ｎ個の容量主ＤＡＣMDACCA,MDACB,MDACCと、抵抗副ＤＡＣSDACと、Ｎ個のコンパレータCMPA,CMPB,CMPCと、逐次比較制御回路SARP1と、を備え、逐次比較制御回路は、Ｎ個の容量主ＤＡＣおよびＮ個のコンパレータを制御して、Ｎチャネルのアナログ信号のＡＤ変換結果の上位側ビットの値をそれぞれ決定し、抵抗副ＤＡＣおよびＮ個のコンパレータを制御して、Ｎチャネルのアナログ信号のＡＤ変換結果の下位側ビットの値を、それぞれ決定する。 （もっと読む）

光は、第１の動作フェーズ中に受け取られる上記光の光・周波数変換を行うことにより、電気信号に変換される。第１の動作フェーズに続き、第２の動作フェーズ中に受け取られた光に対して光・時間変換が行われる。第２の動作フェーズに続き、光のディジタル表現が、光・周波数変換及び光・時間変換に応じて生成される。
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【課題】消費電力を抑制することができるアナログデジタル変換回路を提供する。
【解決手段】抵抗体３、上位コンパレータ４ａ、下位コンパレータ４ｂ、上位エンコーダ結果記憶手段６、前値上位コンパレータ７を備え、先発の入力信号の上位コードを上位エンコーダ結果記憶手段に記憶しておき、前値上位コンパレータで次発の入力信号の電圧値を判断し、先発の入力信号の上位コードと同一の上位コードである場合には、上位コンパレータ及び上位エンコーダを駆動することなく、上位エンコーダ結果記憶手段に記憶された上位コードを次発の入力信号の上位コードとして採用する。 （もっと読む）

【課題】 特性のバラツキに起因する変換精度の低下防止と回路規模の増大防止の両方を効果的に実現できるサブレンジング方式のＡ／Ｄ変換回路及び固体撮像装置を提供する。
【解決手段】 直列接続された容量素子Ｃ１〜Ｃ３と、容量素子Ｃ１の出力値と閾値電圧値Ｖｔｈを比較する電圧比較回路ＣＭＰと、容量素子Ｃ１とＣ２間のノードに被変換アナログ電圧信号Ｖｐｉｘを入力する第１入力回路と、容量素子Ｃ２とＣ３間のノードに、上位ビットの値を求める第１変換処理の実行期間中に、電圧値が単調変化する第１参照電圧を入力する第２入力回路と、容量素子Ｃ３の入力端に、第１変換処理終了後に未変換ビットの値を求める第２変換処理の実行期間中に、電圧値が単調変化する第２参照電圧を入力する第３入力回路と、第１変換処理における電圧比較回路ＣＭＰの出力変化時に、容量素子Ｃ３に第１参照電圧を保持する制御信号Ｖｃｔｌを生成する制御回路１２を備える。 （もっと読む）

【課題】電圧−周波数変換方式のＡ−Ｄ変換装置の精度を向上する。
【解決手段】２つの等価な鋸波発生回路１８Ａおよび１８Ｂと、その２つの鋸波発生回路１８Ａおよび１８Ｂを交互に切り替えるスイッチ回路１９と、を含む電圧制御型発振器２４を有する、電圧−周波数変換回路を備える。好ましくは、第１の周期の周期信号を出力する第１の電圧制御型発振器と、第１の周期と異なり、かつ第１の周期と一定の比を保つ第２の周期の周期信号を出力する第２の電圧制御型発振器とを備え、サンプリング周期内に含まれる第１の周期信号の波数に基づいて、入力であるアナログ信号に対応するディジタル信号の上位ビットを算出し、サンプリング信号の活性化時点から第１および第２の周期信号の位相が一致する時点までの間に含まれる周期信号の波数に基づいて、デジタル信号の下位ビットを算出する。 （もっと読む）

【課題】高速化を図ることができる直並列型アナログ／デジタル(ＡＤ)変換器を提供する。
【解決手段】アナログ信号の電圧をサンプリングするリセットモードとアナログ信号の電圧と参照電圧との比較を行う比較モードとを交互に行う比較段を有する上位及び下位ビット用比較部と、上位ビット用比較部の比較結果に応じた参照電圧を参照電圧生成器から選択して下位ビット用比較部に出力する参照電圧選択部とを有するＡＤ変換器において、下位ビット用比較部はインターリーブ動作する複数の比較段を有し、上位ビット用比較部のリセットモード時に複数の比較段のうち一つの比較段をリセットモードで動作させ、上位ビット用比較部の比較モード時に複数の比較段のうち一つの比較段を比較モードで動作させ、さらに、下位ビット用比較部の複数の比較段のうち一つの比較段がリセットモードのとき他の比較段に参照電圧選択部から参照電圧を入力する。 （もっと読む）

【課題】参照信号比較型ＡＤ変換方式を採用する固体撮像装置において、消費電力の低減が可能な仕組みを実現する。
【解決手段】高速クロックＣＫ１で動作する下位Ｍビットのカウンタ部と高速クロックＣＫ１を２＾Ｍ分周した低速クロックＣＫ２で動作する上位“Ｎ−Ｍ”ビットのカウンタ部に分け、下位Ｍビットと上位“Ｎ−Ｍ”ビットの各カウンタ部を選択的に動作させる。カウント動作有効期間ＴENに関する高速クロックＣＫ１でのカウント値に対する、低速クロックＣＫ２でカウントされた上位“Ｎ−Ｍ”ビットのデータＨの過不足分を、高速クロックＣＫ１でカウントされた下位ＭビットのデータＬで修正する。不足時にはカウント値Ｈにカウント値Ｌを加算する修正を行ない、超過時にはカウント値Ｈからカウント値Ｌを減算する修正を行なう。上位ビットカウンタ部でのカウント値Ｈと下位ビットカウンタ部でのカウント値Ｌとを繋ぎＮビットデジタルデータにする。 （もっと読む）

【課題】電磁放射線検出器が出力するアナログ量をデジタル化する方法を提供する。
【解決手段】元素センサのマトリクスを備える電磁放射線検出器が出力するアナログ量(V_E)をデジタル化する方法であって、マトリクスの各行または各列に関して、積分器ステージを使用してアナログ量の第１の積分段階を実行する処理と、積分されたアナログ量(V_S)を比較器ステージの出力端子に接続された２進カウンタ及びメモリ素子により第１の数値(B)に変換する処理と、第１の数値をアナログ信号(V_DAC)に変換する処理と、アナログ信号(V_DAC)をアナログ量(V_E)から減算する処理と、減算結果(V_E-V_DAC)を第１の数値に相当する利得で増幅する処理と、増幅されたアナログ信号“2^B・(V_E-V_DAC)”に比例する第２の数値(M)を生成するために、第２の積分段階を実行する処理と、アナログ量(V_E)に相当する数“N”を形成するために第１の数値と第２の数値とを加算する処理とを含む。 （もっと読む）

【課題】比較器のオフセット異常によるＡ／Ｄ変換器の歩留まり低減を回避する構成のパイプライン型Ａ／Ｄ変換器の提供。
【解決手段】カスケード接続され、前段より入力されたアナログ信号を所定ビットのデジタル信号に変換して出力する、第１乃至第Ｎ（ただし、Ｎは２以上の整数）のステージ（１０_１〜１０_Ｎ）を備え、第１乃至第Ｎ−１のステージ（１０_１〜１０_Ｎ−１）の各々が、アナログ信号を予め定められた互いに異なる基準電位と並列に比較する比較器を含むアナログデジタル変換回路を備え、第１乃至第Ｎ−１のステージは、該ステージの比較器が予備の比較器を備えた冗長構成とされ、前記冗長構成の比較器のうちの１つを選択的に活性化する比較器選択信号を出力する比較器選択回路（４０）を備え、冗長構成の比較器について、オフセットが許容値を超えている比較器であると判定された場合、前記比較器選択信号に基づき、オフセットが許容値を超えている比較器は予備の比較器で置き換えられる。 （もっと読む）

【課題】ゲイン誤差および歪みによる出力の誤差の補正を行い、ＡＤ変換回路のＡＤ変換精度を向上させるデジタル回路、並びにそれを備えたＡＤ変換回路を実現する。
【解決手段】ＡＤ変換回路３０は、デジタル回路２０を備えている。デジタル回路２０は、ゲイン誤差および歪みによる誤差を補正するための補正係数Ｓを算出する解算出部１４と、この解算出部１４にて算出された補正係数Ｓを用いて、上記誤差を補正するＡＤ出力補正部１６とを備えている。 （もっと読む）

【課題】小信号応答性がよく、クロック信号の負荷を軽減でき、面積の増大を防止することができるフォールディング回路およびアナログ−デジタル変換器を提供する。
【解決手段】複数の異なる電圧を基準電圧として発生させる基準電圧発生回路１２０と、基準電圧とアナログ入力電圧と差電圧を差電流に変換して出力する複数のアンプ１４０と、を有し、アンプの出力端が交互に接続され、アンプはカスコード出力トランジスタを有する差動アンプで構成されており、カスコードトランジスタの両ソース間に制御クロックに同期してオン状態となるスイッチが設けられている。
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【課題】全差動増幅回路に信号を巡回させてアナログ信号をディジタルデータに変換するアナログ−ディジタル変換回路に関し、変換精度を向上できるアナログ−ディジタル変換装置を提供することを目的とする。
【解決手段】本発明は、全差動増幅回路（１１３）に信号を巡回させてアナログ信号をディジタルデータに変換するアナログ−ディジタル変換回路において、全差動増幅回路（１１３）の接続極性を切り換える極性切換手段（１１５）と、第１巡目と第２巡目以降とで全差動増幅回路（１１３）の接続極性が切り換わるように極性切換手段（１１５）を制御する制御手段（１１６）とを有することを特徴とする。 （もっと読む）

【課題】Ａ／Ｄ変換器の内部でノイズが発生した場合にも、精度を損なうことなくＡ／Ｄ変換が可能なＡ／Ｄ変換器を提供する。
【解決手段】制御回路１０１、ＤＡコンバータ１０２、スイッチ付きコンパレータ１０３、逐次比較レジスタ１０４、及びＤＡコンバータ１０５によって、アナログ入力信号Ｓ００１を上位ビットと下位ビットに分けたうちの上位ビット部分を出力する上位ビット用ＡＤ変換部を構成し、また下位ビット用に並列型ＡＤコンバータ１０６を設ける。そして、多数決回路１０７によって、並列型ＡＤコンバータ１０６の出力（ＡＤ変換結果）を複数回サンプリングして、多数決により、下位ビットにおける各ビットの値を決定して出力する。 （もっと読む）

【課題】インターポレーション回路における複数の抵抗の直列接続するとき、接続配線に生じる寄生容量のばらつきを低減すること。
【解決手段】それぞれ位相の異なる正相信号及びその逆相信号を生成して出力する複数のフォールディングアンプと、フォールディングアンプの出力から複数の同相及び逆相の補間信号を生成するインターポレーション回路と、このインターポレーション回路によって生成される補間信号を入力する複数のコンパレータと、これらのコンパレータからの出力をエンコードするエンコーダ回路６とを備え、インターポレーション回路は、複数の抵抗を所定数毎に分けて、所定数の抵抗が直線上に直列接続される抵抗列を複数並設し、各抵抗列の一端部の抵抗同士を２つの列毎にそれぞれ接続し、各抵抗列の他端部の抵抗同士を前記２つの列の組み合わせとは異なる組み合わせの２つの列毎にそれぞれ接続して複数の抵抗を環状に接続した。 （もっと読む）

【課題】消費電力の増大を招くことなく、受動素子の数を削減しチップ占有面積を小さくして低コスト化を図ることが可能なＡＤ変換回路を提供すること。
【解決手段】ｎ次元ベクトルを表すｍ（ｎ＜ｍ＜２ｎ）個のアナログ信号のそれぞれを１ビット以上に量子化してｍ個並列の量子化信号を生成する量子化部と、このｍ個並列の量子化信号をそれぞれ復号してｍ個の復号アナログ信号を生成する復号部と、このｍ個のアナログ信号のそれぞれと上記ｍ個の復号アナログ信号のそれぞれとの差のそれぞれを定数倍してｍ個の増幅残差信号を出力する残差増幅部と、を有する変換ステージを複数縦続接続して備えた変換部と、この変換部の変換ステージそれぞれにおけるｍ個並列の量子化信号を該変換ステージの縦続位置に応じた遅延量を考慮して並列位置ごとに合成し、ｍ個並列のディジタル信号を生成する合成部とを具備する。 （もっと読む）

【課題】異なる仕様の複数のＡ／Ｄ変換器を同一チップに搭載する場合においてチップ面積を削減する。
【解決手段】Ａ／Ｄ変換器は、オペアンプに接続される入力コンデンサ、帰還コンデンサ、積分コンデンサのうち少なくとも１種類を含むコンデンサ群２と、異なる仕様の複数の半導体集積回路群１Ａ，１Ｂと、コンデンサ群２を複数の半導体集積回路群１Ａ，１Ｂのうちの何れか１つに選択的に接続して、選択した半導体集積回路群とコンデンサ群２にＡ／Ｄ変換を実行させる切替回路となるスイッチ群３Ａ，３Ｂとを有する。 （もっと読む）