Ａ−Ｄ変換装置
【課題】電圧−周波数変換方式のＡ−Ｄ変換装置の精度を向上する。
【解決手段】２つの等価な鋸波発生回路１８Ａおよび１８Ｂと、その２つの鋸波発生回路１８Ａおよび１８Ｂを交互に切り替えるスイッチ回路１９と、を含む電圧制御型発振器２４を有する、電圧−周波数変換回路を備える。好ましくは、第１の周期の周期信号を出力する第１の電圧制御型発振器と、第１の周期と異なり、かつ第１の周期と一定の比を保つ第２の周期の周期信号を出力する第２の電圧制御型発振器とを備え、サンプリング周期内に含まれる第１の周期信号の波数に基づいて、入力であるアナログ信号に対応するディジタル信号の上位ビットを算出し、サンプリング信号の活性化時点から第１および第２の周期信号の位相が一致する時点までの間に含まれる周期信号の波数に基づいて、デジタル信号の下位ビットを算出する。
【解決手段】２つの等価な鋸波発生回路１８Ａおよび１８Ｂと、その２つの鋸波発生回路１８Ａおよび１８Ｂを交互に切り替えるスイッチ回路１９と、を含む電圧制御型発振器２４を有する、電圧−周波数変換回路を備える。好ましくは、第１の周期の周期信号を出力する第１の電圧制御型発振器と、第１の周期と異なり、かつ第１の周期と一定の比を保つ第２の周期の周期信号を出力する第２の電圧制御型発振器とを備え、サンプリング周期内に含まれる第１の周期信号の波数に基づいて、入力であるアナログ信号に対応するディジタル信号の上位ビットを算出し、サンプリング信号の活性化時点から第１および第２の周期信号の位相が一致する時点までの間に含まれる周期信号の波数に基づいて、デジタル信号の下位ビットを算出する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ−Ｄ変換装置に関する。より詳しくは、電圧−周波数変換回路を備えるＡ−Ｄ変換装置に関する。
【背景技術】
【０００２】
非特許文献１には、電圧−周波数変換（以下、Ｖ−Ｆ（Voltage-Frequency）変換という）を利用したＡ−Ｄ変換器（アナログ−ディジタル変換器）が示されている。この型のＡ−Ｄ変換器においては、アナログ信号たる入力電圧の大小に応じて、Ｖ−Ｆ変換部から出力されるパルス信号の周波数が変動し、そのパルス信号に含まれるパルス数をカウンタにて計数することにより、ディジタル信号が生成される。
【０００３】
電圧−周波数変換を利用したＡ−Ｄ変換器であって、変換周波数を高めることなく、高精度にＡ−Ｄ変換を行うことが可能なものを実現する技術が提案されている（特許文献１）。特許文献１の技術は、二本のＶＣＯを設け、両ＶＣＯの周期差を利用して主ＶＣＯの周期未満のＶ−Ｆ変換値を求める。主ＶＣＯから出力されるパルス信号のパルス数をカウンタ４にて計数することにより、ディジタル信号の上位ビットを生成する。一方、下位ビットについては、第３レジスタ１０並びに第２および第３減算器１１、１２により、サンプリング周期ごとに、現在のサンプリング信号Ｐｓの活性化時点から主ＶＣＯおよび副ＶＣＯの出力の位相一致時点までの間に含まれる、主ＶＣＯの出力のパルス数に基づいて、サンプリング周期内初頭から主ＶＣＯの出力のサンプリング周期内最初のパルス発生までの位相差を算出することにより生成する。
【０００４】
一方、非特許文献２に、電流制御発振器を用いたΔΣ−ＡＤ変換器の技術が記載されている。非特許文献２の技術は、入力の電流を容量Ｃ１とＣ２に交互に充電し、パルスを得るマルチバイブレータ方式の電流制御型の発振器である。
【０００５】
また、特許文献２には、鋸波電圧を生成する技術が記載されている。特許文献２の鋸波発生回路は、基準電圧を決定する電圧源と、電圧源の基準電圧と鋸波の出力電圧とを比較する比較回路と、比較回路の比較結果に応じて交互に充放電を繰り返す２つのコンデンサと、鋸波の発振周波数を決定する大きさの電流により２つのコンデンサを充電する定電流回路と、２つのコンデンサに対して、それぞれ放電回路を形成するスイッチ回路と、２つのコンデンサを交互に充電するように定電流回路にそれぞれ接続するスイッチ回路とを備える。出力端子からは、上下の基準電圧に応じて所定の振幅を有する鋸波電圧を発生することができる。
【０００６】
【特許文献１】特許第３７０１６６８号公報
【特許文献２】特開２００４−２８２３５２号公報
【非特許文献１】ANALOG DEVICES AN-277 APPLICATION NOTE，III INSTRUMENTATION APPLICATIONS，Analog-to-Digital Conversion，Fig.9、インターネット＜ＵＲＬ：http: //www.analog.com/UploadedFiles/Application_Notes/511072672AN277.pdf＞
【非特許文献２】電子情報通信学会総合大会講演論文集、Vol.2000年.エレクトロニクス,No.2(20000307) p. 135、社団法人電子情報通信学会
【発明の開示】
【発明が解決しようとする課題】
【０００７】
電圧−周波数変換方式のＡ−Ｄ変換装置では、分解能は周波数で決定され、電圧制御発振器の電圧−周波数特性の直線性が重要である。電圧−周波数特性が直線でなくても、予め特性がわかっていれば補正することは可能であるが、補正処理のための回路が必要であり、また、補正処理の分、応答が遅くなる。特許文献１の技術では、発振器の周波数を高めることなく、分解能を向上できる。しかし、電圧制御発振器の電圧−周波数特性の直線性が重要であることは変わりない。
【０００８】
本発明はこうした状況に鑑みてなされたものであり、その目的は、電圧−周波数変換方式のＡ−Ｄ変換装置の精度を向上することである。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明の第１の観点に係るＡ−Ｄ変換装置は、２つの等価な鋸波発生回路と、その２つの鋸波発生回路を交互に切り替えるスイッチ回路と、を含む電圧制御型発振器を有する、電圧−周波数変換回路を備えることを特徴とする。
【００１０】
本発明によれば、電圧−周波数変換の直線性を向上できる。その結果、電圧−周波数変換方式のＡ−Ｄ変換装置の精度を向上できる。
【００１１】
好ましくは、前記電圧−周波数変換回路は、第１の周期で発振する第１の周期信号を出力する第１の前記電圧制御型発振器と、前記第１の周期と異なり、かつ、前記第１の周期と一定の比を保つ第２の周期で発振する第２の周期信号を出力する第２の前記電圧制御型発振器と、を備え、前記第１の電圧制御型発振器は、自走により前記第１の周期信号の発振を開始し、前記第２の電圧制御型発振器は、Ａ−Ｄ変換のサンプリング周期を示すサンプリング信号の活性化を契機として、前記第２の周期信号の発振を開始し、前記サンプリング周期内に含まれる前記第１の周期信号の波数に基づいて、入力であるアナログ信号に対応するディジタル信号の上位ビットを算出する上位ビット算出手段と、前記サンプリング信号の活性化時点から前記第１および第２の周期信号の位相が一致する時点までの間に含まれる前記第１または第２の周期信号の波数に基づいて、前記ディジタル信号の下位ビットを算出する下位ビット算出手段と、を備える。
【００１２】
その結果、変換周波数を高めることなく、高精度にＡ−Ｄ変換を行うことが可能である。
【００１３】
好ましくは、前記第１および第２の電圧制御型発振器の入力電圧をそれぞれ、同一の電圧を抵抗分割した電圧で与えることを特徴とする。
【００１４】
それによって、入力信号の電圧値によらず、２つの周期信号の周期比を一定に保つことができるので、Ａ−Ｄ変換の精度を向上させることができる。
【００１５】
好ましくは、前記２つの鋸波発生回路を有する電圧制御型発振器において、前記スイッチ回路は、Ｎチャンネルトランジスタのシングル構成の反転回路を用いるフリップフロップから構成されることを特徴とする。
【００１６】
Ｎチャンネルトランジスタのシングル構成の反転回路を用いることによって、電圧制御型発振器の２つの鋸波の切替動作を速くすることができる。その結果、よりよい周波数特性のＡ−Ｄ変換が得られる。
【００１７】
好ましくは、前記２つの鋸波発生回路を有する電圧制御型発振器において、鋸波電圧の基準電圧と比較した結果に応じて充放電動作を行うコンデンサと放電電圧端子との間に前記コンデンサと直列に、補償用のトランジスタを備えることを特徴とする。
【００１８】
これによって、充放電動作を行うコンデンサの放電基準電圧を少し高くし、２つの鋸波の切替動作の時間を補正して、電圧制御型発振器の電圧−周波数特性の直線性を向上することができる。
【００１９】
好ましくは、前記２つの鋸波発生回路を有する電圧制御型発振器において、前記スイッチ回路は、反転回路ループのフリップフロップを備えることを特徴とする。
【００２０】
これによって、電圧制御型発振器の回路の構成を簡単にし、ゲート数を減少させて、電圧制御型発振器の２つの鋸波の切替動作を速くすることができる。
【発明の効果】
【００２１】
本発明のＡ−Ｄ変換装置によれば、電圧−周波数変換方式のＡ−Ｄ変換装置の精度を向上できる。
【発明を実施するための最良の形態】
【００２２】
以下、この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
【００２３】
（実施の形態１）
図１は、本発明の一実施の形態に係るＡ−Ｄ変換装置２０の構成を示すブロック図である。図１に示すように、Ａ−Ｄ変換装置２０は、アナログの信号を入力する入力端子２１と、電圧制御発振器２４（ＶＣＯ（Voltage Controlled Oscillator）ともいう）と、カウンタ２５と、レジスタ２６と、サンプリングクロック発生部２３と、ディジタル値を出力する出力端子２２とから構成される。Ａ−Ｄ変換装置２０は、サンプリング周期ごとに、入力端子２１から入力されたアナログ信号に対応するレベルのディジタル値を、出力端子２２から出力する。
【００２４】
サンプリングクロック発生部２３は、Ａ−Ｄ変換の基準となるサンプリング周期Ｔを有する周期信号であるサンプリングクロックを発生する。サンプリング周期Ｔは、アナログ信号をディジタル値に変換する所定の周期である。
【００２５】
電圧制御発振器２４は、入力信号の電圧に比例した周波数の周期信号を発生する。カウンタ２５は、サンプリング周期Ｔごとに電圧制御発振器２４から出力される周期信号の波数を計数し、計数した値（ディジタル値）をレジスタ２６に出力する。レジスタ２６は、サンプリング周期Ｔの間、入力したディジタル値を保持し、出力端子２２に出力する。その結果、入力のアナログ信号のサンプリングクロックごとの電圧に比例したディジタル値が出力される。
【００２６】
Ａ−Ｄ変換装置２０の分解能は、入力電圧に対して電圧制御発振器２４が生成する周期信号の周波数で決定される。同じ入力電圧に対して周波数が高ければ、それだけ分解能が高くなる。アナログ信号を正しくディジタル値に変換するには、電圧制御発振器２４が生成する周期信号の周波数が、入力電圧に比例することが必要である。入力電圧−周波数の特性が直線からずれると、Ａ−Ｄ変換の精度が低下する。
【００２７】
図２は、実施の形態１に係る電圧制御発振器２４の構成の例を示すブロック図である。電圧制御発振器２４は、入力端子２７の入力電圧に応じた周期の鋸波を発生し、その鋸波の周期ごとにパルス（周期信号）を発生して、出力端子２８に出力する。鋸波を発生する基本部分は、電流源２９と、２つのコンデンサ３２Ａ、３２Ｂと、コンデンサ３２Ａ、３２Ｂを電流源２９に接続するスイッチ３１Ａ、３１Ｂと、コンデンサを放電電位（接地３４）に接続するスイッチ３３Ａ、３３Ｂから構成される。コンデンサ３２Ａ、３２Ｂの特性は同じである。電圧制御発振器２４は、定電圧源３５と、コンパレータ３６と、Ｔ−フリップフロップ３７とを備える。また、入力端子２７に接続する２つのコンパレータ３８Ａ、３８Ｂと、ＡＮＤ回路３９Ａ、３９Ｂを備える。
【００２８】
電圧制御発振器２４は、２つの鋸波発生回路１８Ａ、１８Ｂを備える。すなわち、電流源２９と、コンデンサ３２Ａと、スイッチ３１Ａ、３３Ａ、接地３４によって１つの鋸波発生回路１８Ａを形成し、同じく、電流源２９と、コンデンサ３２Ｂと、スイッチ３１Ｂ、３３Ｂ、接地３４によってもう１つの鋸波発生回路１８Ｂを形成している。図２では、電流源２９と接地３４は共通なので、理解を容易にするため鋸波発生回路１８Ａ、１８Ｂを示す枠の外に記載している。
【００２９】
スイッチ３３Ａを開いた状態で、スイッチ３１Ａを閉じて電流源２９からコンデンサ３２Ａに充電すると、端子電圧Ｖ１はコンデンサ３２Ａに蓄えられた電荷量に比例して上昇する。スイッチ３１Ａを開いて、スイッチ３３Ａを閉じると、コンデンサ３２Ａの電荷は接地３４に流れ、コンデンサは放電される。充電電流に比べて放電電流は大きいので、充電時間より放電時間のほうが短い。その結果、コンデンサ３２Ａの端子電圧Ｖ１は鋸波を呈する。コンデンサ３２Ｂについても同様に、スイッチ３３Ｂを開いた状態でスイッチ３１Ｂを閉じて充電し、スイッチ３１Ｂを開きスイッチ３３Ｂを閉じて放電することによって、コンデンサ３２Ｂの端子電圧Ｖ２は鋸波状になる。電圧制御発振器２４は、２つの鋸波発生回路１８Ａ、１８Ｂを交互に用いて、放電時間に無関係な連続する鋸波を発生する。
【００３０】
定電圧源３５、コンパレータ３６、Ｔ−フリップフロップ３７、コンパレータ３８Ａ、３８Ｂ、およびＡＮＤ回路３９Ａ、３９Ｂは２つの鋸波発生回路１８Ａ、１８Ｂを切り替えるスイッチ回路１９を構成する。スイッチ３１Ａおよび３１Ｂの電流源２９側は、コンパレータ３６の一方の入力に接続している。コンパレータ３６の他方の入力は、定電圧源３５に接続している。定電圧源３５の電圧はＶＨである。コンパレータ３６の出力は、Ｔ−フリップフロップ３７に接続している。コンパレータ３６は入力を比較して、スイッチ３１Ａ、３１Ｂ側が電圧ＶＨよりも小さいときは０、電圧ＶＨ以上のときに１を出力する。Ｔ−フリップフロップ３７は、端子Ｔに１パルスが入力されるごとに、出力Ｑの状態が１から０へ、または０から１へ切り替わる。
【００３１】
出力Ｑはスイッチ３１ＡとＡＮＤ回路３９Ｂに接続している。図２では、上線つきＱで表示されている出力Ｑの反転であるｎｏｔＱは、スイッチ３１ＢとＡＮＤ回路３９Ａに接続している。したがって、スイッチ３１Ａとスイッチ３１Ｂは交互にＯＮになり、一方が閉じているときは他方は開いている。
【００３２】
コンデンサ３２Ａ、３２Ｂの端子からコンパレータ３８Ａ、３８Ｂの一方の入力にそれぞれ接続している。コンパレータ３８Ａ、３８Ｂの他方の入力は、入力端子２７に接続している。定電圧源３５の電圧ＶＨは、入力の最大電圧より高く設定されている。コンパレータ３８Ａ、３８Ｂの出力は、それぞれＡＮＤ回路３９Ａ、３９Ｂの他方の入力に接続している。ＡＮＤ回路３９Ａ、３９Ｂの出力は、それぞれスイッチ３３Ａ、３３Ｂに接続している。コンパレータ３８Ａ、３８Ｂはそれぞれ、コンデンサ３２Ａ、３２Ｂの端子側が入力電圧より低い場合に０、入力電圧以上の場合に１を出力する。
【００３３】
ＡＮＤ回路３９Ａ、３９Ｂは、２つの入力がともに１のときに１を、それ以外は０を出力する。したがって、Ｑとコンパレータ３８Ｂの出力がともに１のときに限り、スイッチ３３Ｂが閉じる。また、ｎｏｔＱとコンパレータ３８Ａの出力がともに１のときに限り、スイッチ３３Ａが閉じる。
【００３４】
スイッチ３１Ａ、３１Ｂの電流源２９側はパルス発生器３０に接続している。パルス発生器３０は鋸波の立ち下がりエッジでパルスを発生し、出力端子２８に出力する。
【００３５】
つぎに、電圧制御発振器２４の作用を説明する。まず、Ｔ−フリップフロップ３７の出力Ｑが１であったとする。出力Ｑが１なので、スイッチ３１Ａが閉じ、スイッチ３１Ｂは開いた状態である。ｎｏｔＱは０なので、スイッチ３３Ａは開いた状態である。この状態で、コンデンサ３２Ａは電流源２９の電流によって充電され、端子電圧は上昇する。そのとき、コンデンサ３２Ｂの端子電圧が入力より高ければ、スイッチ３３Ｂが閉じてコンデンサ３２Ｂは放電する。
【００３６】
コンデンサ３２Ａの端子電圧が上昇して、Ｖｏｕｔが電圧ＶＨ以上になると、コンパレータ３６の出力が１になり、Ｔ−フリップフロップ３７の出力Ｑが０になる。すると今度は、スイッチ３１Ａが開いて、スイッチ３１Ｂが閉じる。そして、スイッチ３３Ｂは開いた状態になる。このとき、コンパレータ３６の出力は０に戻る。この状態で、コンデンサ３２Ｂは電流源２９の電流によって充電され、端子電圧は上昇する。
【００３７】
コンデンサ３２Ａの端子電圧はＶＨ以上で、入力電圧ＶＬより高いので、コンパレータ３８Ａの出力は１である。ｎｏｔＱが１でＡＮＤ回路３９Ａの出力が１になり、スイッチ３３Ａが閉じるので、コンデンサ３２Ａは放電する。コンデンサ３２Ａの端子電圧が入力電圧ＶＬより低くなると、コンパレータ３８Ａの出力は０になり、ＡＮＤ回路３９Ａの出力が０になって、スイッチ３３Ａは開く。したがって、コンデンサ３２Ａの端子電圧は入力電圧ＶＬ以下になったところで保持される。
【００３８】
コンデンサ３２Ｂの端子電圧が上昇して、Ｖｏｕｔが電圧ＶＨ以上になると、コンパレータ３６の出力が１になり、Ｔ−フリップフロップ３７の出力Ｑが１になる。すると最初の状態に戻って、スイッチ３１Ｂが開いて、スイッチ３１Ａが閉じる。このとき、コンパレータ３６の出力は０に戻る。この状態で、コンデンサ３２Ａは電流源２９の電流によって充電され、端子電圧は上昇する。
【００３９】
コンデンサ３２Ｂの端子電圧はＶＨ以上で、入力電圧ＶＬより高いので、コンパレータ３８Ｂの出力は１である。Ｑが１でＡＮＤ回路３９Ｂの出力が１になり、スイッチ３３Ｂが閉じるので、コンデンサ３２Ｂは放電する。コンデンサ３２Ｂの端子電圧が入力電圧ＶＬより低くなると、コンパレータ３８Ｂの出力は０になり、ＡＮＤ回路３９Ｂの出力が０になって、スイッチ３３Ｂは開く。したがって、コンデンサ３２Ｂの端子電圧は入力電圧ＶＬ以下になったところで保持される。
【００４０】
以上の動作を繰り返し、スイッチ３１Ａ、３１Ｂの電流源２９側は、下の電位がＶＬで上の電位がＶＨの鋸波を呈する。充電電流は電流源２９の電流によって一定なので、コンデンサ３２Ａ、３２Ｂの端子電圧が上昇する速さは一定である。入力電圧ＶＬが高いときには、コンデンサ３２Ａ、３２Ｂの端子電圧がＶＬからＶＨになるまでの時間は短く、入力電圧ＶＬが低いときには長くなる。したがって、鋸波の周波数は入力電圧ＶＬに比例する。
【００４１】
パルス発生器３０によって、鋸波の立ち下がりエッジでパルスを発生する。コンデンサ３２Ａ、３２Ｂの特性は同じで、電流源２９は共通なので、鋸波の形状は両者で同じである。すなわち、両者の鋸波の周期は等しい。従って、電圧制御発振器２４は入力電圧に比例した周波数のパルスを出力する。
【００４２】
図３は、実施の形態１に係る電圧制御発振器２４の異なる構成の例を示すブロック図である。電圧制御発振器２４は、２つの鋸波発生回路１８Ａ、１８Ｂを備える。すなわち、電流源である電圧−電流アンプ１７と、コンデンサ３２Ａと、スイッチ３１Ａ、３３Ａ、接地３４によって１つの鋸波発生回路１８Ａを形成し、同じく、電圧−電流アンプ１７と、コンデンサ３２Ｂと、スイッチ３１Ｂ、３３Ｂ、接地３４によってもう１つの鋸波発生回路１８Ｂを形成している。図３では、電圧−電流アンプ１７と接地３４は共通なので、理解を容易にするため鋸波発生回路１８Ａ、１８Ｂを示す枠の外に記載している。電流源である電圧−電流アンプ１７は、入力端子２７の電圧に比例した電流を発生する。
【００４３】
図３の電圧制御発振器２４では、コンデンサ３２Ａ、３２Ｂを充電する電流は一定ではなく、入力電圧に比例する。鋸波のピーク電位（ＶＨ）はトランジスタ４１Ａ、４１Ｂのスイッチング電圧で決定される。反転回路４２と４３は、反転回路ループを構成している。鋸波発生回路１８Ａ、１８Ｂの切替には、図２のＴ−フリップフロップ３７に代えて、反転回路ループを用いる。
【００４４】
コンデンサ３２Ａ、３２Ｂの端子電圧Ｖ１、Ｖ２がトランジスタ４１Ａ、４１Ｂのスイッチング電圧（ＶＨ）より高くなると、トランジスタ４１Ａ、４１Ｂが導通して反転回路ループの端子を低電位にするので、反転回路ループの両側の電位が切り替わる。反転回路ループの両側は、図２におけるＴ−フリップフロップ３７の出力ＱおよびｎｏｔＱに相当する。
【００４５】
充電電流は入力電圧に比例し、コンデンサ３２Ａ、３２Ｂを切り替えるピーク電圧ＶＨと放電電圧（接地３４）は一定なので、入力電圧が高いと、それだけ速く充電されて速くピーク電圧に達して切り替わり、入力電圧が低ければゆっくり充電されて、ピーク電圧に達するのが遅くなる。したがって、鋸波の周期は入力電圧に反比例し、周波数は入力電圧に比例する。
【００４６】
図２の回路では充電電流が一定なので、鋸波の立ち上がり傾斜は同じ角度であり、入力電圧が変化すると鋸波はほぼ相似形で変化する。図３の回路では、充電電流が入力電圧に比例しピーク電圧が一定なので、鋸波の高さが一定で周期が変化する。図４は１つの鋸波発生回路に着目して、２つの電圧制御発振器２４の鋸波の違いを示す。図４（ａ）は、２つの回路のある入力電圧における鋸波の波形を代表して示す。図４（ｂ）は、図２の電圧制御発振器２４において、入力電圧が２倍になったときの鋸波の波形を示す。図４（ｃ）は、図３の電圧制御発振器２４において、入力電圧が２倍になったときの鋸波の波形を示す。図４（ｂ）に示すように、図２の回路では、鋸波は相似形で変化する。図４（ｃ）に示すように、図３の回路では、鋸波は高さが一定で周期が変化する。いずれも、入力電圧に比例した周波数の周期信号を生成する。
【００４７】
図５は、実施の形態１に係るパルス信号生成の例を示すタイムチャートである。Ｔ−フリップフロップ３７の出力Ｑの状態が切り替わるごとに、充電されるコンデンサが切り替わることが示されている。パルス発生回路の入力であるＶｏｕｔの電圧は、コンデンサの放電時間を除いた、充電時間だけからなる鋸波になっている。
【００４８】
コンデンサ３２Ａ、３２Ｂの充電電流が充電時間の間一定であるのに対して、放電電流は一定ではなく、放電時間は電源電圧ＶＨと入力電圧ＶＬの電位差に比例しない。また、放電するスイッチのＯＮ抵抗によっても変化する。すなわち、図５のＶ１およびＶ２の鋸波の立ち下がり時間は、電圧には比例しない。したがって、電圧制御発振器（ＶＣＯ）２４の出力の周期にコンデンサの放電時間を含む場合は、周波数は正確には入力電圧に比例しないことになる。本実施の形態では、ＶＣＯ２４出力の周期にコンデンサの放電時間を含まないので、周期信号の周波数は入力電圧に比例し、電圧−周波数特性が直線に近くなる。その結果、Ａ−Ｄ変換の精度が向上する。
【００４９】
また、図３の回路では、フリップフロップに反転回路ループを用いるのでゲート数が少なく、スイッチング動作が速い。そのため、２つの鋸波発生回路１８Ａ、１８Ｂの切替動作が速くなる。その結果、電圧制御発振器２４の電圧−周波数特性の直線性が向上する。
【００５０】
（実施の形態２）
実施の形態２は、Ｖ−Ｆ変換を利用したＡ−Ｄ変換装置２０であって、二本のＶＣＯを備え、両ＶＣＯの周期差を利用して主ＶＣＯの周期未満のＶ−Ｆ変換値を求めることにより高精度にＡ−Ｄ変換を行うものである。
【００５１】
図６は、本発明の実施の形態２に係るＡ−Ｄ変換装置２０のブロック図である。図６に示すように、このＡ−Ｄ変換装置２０は、入力端子２１に入力されるアナログ信号である電圧Ｖｉｎをディジタル信号に変換するＡ−Ｄ変換装置２０であって、周期Ｔbaseで発振するパルス信号を出力する電圧制御発振器１（以下、ＢＡＳＥ−ＶＣＯ（Voltage Controlled Oscillator）という）と、周期Ｔbaseとは異なる周期Ｔjawで発振するパルス信号を出力する電圧制御発振器２（以下、ＪＡＷ−ＶＣＯという）とを備えている。ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２は、それぞれ実施の形態１で用いた電圧制御発振器２４と同様の構成である。すなわち、それぞれ２つの等価な鋸波発生回路１８Ａ、１８Ｂを備え、２つの鋸波発生回路１８Ａ、１８Ｂを交互に用いて、放電時間に無関係な連続する鋸波を発生する。
【００５２】
また、このＡ−Ｄ変換装置２０は、位相差判定回路３と、上位桁算出部であるカウンタ４および第１レジスタ５と、上下桁合成部６と、第２レジスタ７と、第１減算器８と、動作制御回路９と、下位桁算出部たる第３レジスタ１０および第２および第３減算器１１、１２とを備えている。位相差判定回路３、上位桁算出部（カウンタ４および第１レジスタ５）、上下桁合成部６、第２レジスタ７、第１減算器８、動作制御回路９、並びに、下位桁算出部（第３レジスタ１０、第２および第３減算器１１、１２）は、協同してディジタル値算出部として機能する。
【００５３】
本実施の形態においても基本的には、実施の形態１のＡ−Ｄ変換装置２０と同様、ＢＡＳＥ−ＶＣＯ１から出力されるパルス信号のパルス数をカウンタ４にて計数することにより、ディジタル信号を生成する。ＢＡＳＥ−ＶＣＯ１からの出力信号は、カウンタ４のクロック入力端Ｔに入力されており、カウンタ４はＢＡＳＥ−ＶＣＯ１の発振回数を計数することができる。
【００５４】
すなわち、ＢＡＳＥ−ＶＣＯ１の電圧制御信号としてアナログ信号たる入力電圧ＶｉｎがＢＡＳＥ−ＶＣＯ１に与えられる。そして、入力電圧ＶｉｎによりＢＡＳＥ−ＶＣＯ１の周期Ｔbaseは制御される。
【００５５】
入力電圧Ｖｉｎが高いほどＢＡＳＥ−ＶＣＯ１が高速動作をするため、その周期Ｔbaseが小さくなる。周期Ｔbaseが小さければ、単位時間当たりにＢＡＳＥ−ＶＣＯ１から出力されるパルス信号のパルス数は多くなる。一方、入力電圧Ｖｉｎが低いほどＢＡＳＥ−ＶＣＯ１が低速動作をするため、その周期Ｔbaseが大きくなる。周期Ｔbaseが大きければ、単位時間当たりにＢＡＳＥ−ＶＣＯ１から出力されるパルス信号のパルス数は少なくなる。
【００５６】
よって、サンプリングクロック発生部１３が生成する所定の期間（＝１サンプリング周期）中にＢＡＳＥ−ＶＣＯ１から出力されるパルス信号のパルス数をカウンタ４にて計数すれば、その計数値の大小がアナログ信号たる入力電圧Ｖｉｎの大小を示し、計数値そのものがアナログ信号たる入力電圧Ｖｉｎのディジタル信号への変換値に相当することになる。この計数値を出力すれば、Ｖ−Ｆ変換を利用したＡ−Ｄ変換が実現できる。なお、Ａ−Ｄ変換装置２０の分解能はＢＡＳＥ−ＶＣＯ１の発振周波数とサンプリング周波数とを用いて、Ａ−Ｄ分解能＝ｌｏｇ２ (ＢＡＳＥ−ＶＣＯ１の発振周波数／サンプリング周波数)として求められる。例えばＢＡＳＥ−ＶＣＯ１の発振周波数＝５０［MHz］、サンプリング周波数＝４４［kHz］の場合、分解能は１０bitと算出される。
【００５７】
しかし、上記課題にて述べたように、ＢＡＳＥ−ＶＣＯ１のパルス信号をカウントするだけでは、パルス信号に含まれるパルス数がそもそも少ない場合等において、カウンタ４における計数値にほとんど変動が見られず、高精度なＡ−Ｄ変換を行うことができない。
【００５８】
より具体的には、例えば入力電圧Ｖｉｎが４［Ｖ］以上５［Ｖ］未満のときにＢＡＳＥ−ＶＣＯ１から１サンプリング周期中に出力されるパルス信号のパルス数が４個であり、入力電圧Ｖｉｎが３［Ｖ］以上４［Ｖ］未満のときには１サンプリング周期中のパルス数が３個であるとすれば、入力電圧Ｖｉｎが４．２［Ｖ］であっても４．８［Ｖ］であっても、計数されるパルス数は４個とされるし、入力電圧Ｖｉｎが３．５［Ｖ］であっても３．９［Ｖ］であっても、計数されるパルス数は３個とされる、ということである。
【００５９】
すなわち、パルス数を計数してＡ−Ｄ変換を行う場合、計数するパルス数の小数部分まで区別することができないので、４．２［Ｖ］と４．８［Ｖ］のようにアナログ電圧において微小な相違を有するにも拘らず、いずれの場合も変換後のディジタル信号においては“４”との数値が出力されてしまうのである。もちろん、Ｖ−Ｆ変換の変換周波数を高める、すなわち、ＢＡＳＥ−ＶＣＯ１の発振周波数を高める（上記数値例の場合、例えば４［Ｖ］以上５［Ｖ］未満のときのパルス数を４０〜４９個のように高める）ことができれば、Ａ−Ｄ変換の高精度化は可能である（上記数値例の場合、例えば４２個と４８個のように区別可能である）。しかし、変換周波数は、回路の製造プロセス条件や許容周波数ジッター値等の制限により、容易に高められるものではない。
【００６０】
そこで、本実施の形態では、ＢＡＳＥ−ＶＣＯ１に対して周期差を有するＪＡＷ−ＶＣＯ２を用意し、両ＶＣＯ出力の位相差を計測してＢＡＳＥ−ＶＣＯ１の周期Ｔbase未満のＶ−Ｆ変換値を求める。Ｖ−Ｆ変換を利用したＡ−Ｄ変換において変換精度を高めるということは、ＢＡＳＥ−ＶＣＯ１から出力されるパルス信号のパルス数では計数しきれない、計数の小数部分を計測するということであり、このパルス数の小数部分計測のために、本実施の形態においてＪＡＷ−ＶＣＯ２を採用するのである。
【００６１】
なお、アナログ信号たる入力電圧Ｖｉｎは、ＪＡＷ−ＶＣＯ２の電圧制御信号としても機能する。そして、入力電圧ＶｉｎによりＪＡＷ−ＶＣＯ２の周期Ｔjawも制御される。ここで、周期Ｔbaseと周期Ｔjawとの比をＡ：Ｂ（Ａ≠Ｂ）とすると、このＡ：Ｂの比を保ったまま、入力電圧Ｖｉｎにより周期ＴbaseおよびＴjawの各値は制御される。
【００６２】
ＢＡＳＥ−ＶＣＯ１の周期とＪＡＷ−ＶＣＯ２の周期の比を一定に保つには、例えば、図６のように、一方のＶＣＯへの入力を抵抗１４および１５によって、入力端子２１と接地１６との電位差を抵抗分割して他方のＶＣＯに入力する。入力の電圧が変化しても、２つのＶＣＯに入力される電圧の比は一定である。ＶＣＯの特性が同じであれば、周期比は一定に保たれることになる。その他、増幅回路によって一定の比の入力を生成してもよい。
【００６３】
本実施の形態では、出力すべきディジタル信号の上位ビットについては、ＢＡＳＥ−ＶＣＯ１から１サンプリング周期中に出力されるパルス信号のパルス数に基づいて算出する。一方、ディジタル信号の下位ビットについては、ディジタル信号のサンプリング周期を示すサンプリング信号Ｐｓの活性化時点からＢＡＳＥ−ＶＣＯ１のパルス信号の位相とＪＡＷ−ＶＣＯ２のパルス信号の位相とが一致する時点までの間に含まれる、ＢＡＳＥ−ＶＣＯ１またはＪＡＷ−ＶＣＯ２のパルス信号のパルス数に基づいて算出する。
【００６４】
周期ＴbaseおよびＴjawを異なる値としておくと、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の２つのＶＣＯの発振出力の位相が一定間隔で一致する。この間隔をＭとする。ＢＡＳＥ−ＶＣＯ１については、自走によりその出力パルス信号の発振を開始させる。一方、ＪＡＷ−ＶＣＯ２については、サンプリング信号Ｐｓの活性化に伴って発振開始させる。すなわち、このＪＡＷ−ＶＣＯ２については、サンプリング信号Ｐｓの活性化と同時に発振を開始させ、サンプリング信号Ｐｓの活性化時点をＪＡＷ−ＶＣＯ２の発振起点とする。
【００６５】
図７は、ＢＡＳＥ−ＶＣＯ１のパルス信号とＪＡＷ−ＶＣＯ２のパルス信号との一例を示すタイミングチャートである。図７では、サンプリング信号Ｐｓの活性化時点（すなわちＪＡＷ−ＶＣＯ２の発振起点）が、ちょうどＢＡＳＥ−ＶＣＯ１のあるパルスの立ち上がりと同時であって、また、ＢＡＳＥ−ＶＣＯ１のパルス数９個に対してＪＡＷ−ＶＣＯ２のパルス数が８個となる場合を示している。この場合、周期Ｔbaseと周期Ｔjawとの比Ａ：Ｂは８：９である。
【００６６】
また、図８は、ＢＡＳＥ−ＶＣＯ１のパルス信号とＪＡＷ−ＶＣＯ２のパルス信号との他の一例を示すタイミングチャートである。図８でも、サンプリング信号Ｐｓの活性化時点（すなわちＪＡＷ−ＶＣＯ２の発振起点）が、ちょうどＢＡＳＥ−ＶＣＯ１のあるパルスの立ち上がりと同時である場合を示しているが、図８では、ＢＡＳＥ−ＶＣＯ１のパルス数８個に対してＪＡＷ−ＶＣＯ２のパルス数が９個となる場合を示している。この場合、周期Ｔbaseと周期Ｔjawとの比Ａ：Ｂは９：８である。
【００６７】
本実施の形態においては、ＢＡＳＥ−ＶＣＯ１とＪＡＷ−ＶＣＯ２との間での周期差を、図７のようにＪＡＷ−ＶＣＯ２の周期Ｔjawが大きくなるように設定してもよいし、図８のようにＢＡＳＥ−ＶＣＯ１の周期Ｔbaseが大きくなるように設定してもよい。ただし、ＪＡＷ−ＶＣＯ２の周期ＴjawをＢＡＳＥ−ＶＣＯ１の周期Ｔbaseよりも大きくする方が、両ＶＣＯ出力の位相差の検出が容易となるので、以下では、図７のように、ＢＡＳＥ−ＶＣＯ１のパルス数９個に対してＪＡＷ−ＶＣＯ２のパルス数が８個となる場合を例に採って、説明を行う。
【００６８】
図９は、ＢＡＳＥ−ＶＣＯ１とＪＡＷ−ＶＣＯ２とを用いることで周期Ｔbase未満のＶ−Ｆ変換値が求められる原理を説明するタイミングチャートである。
【００６９】
Ｖ−Ｆ変換を利用したＡ−Ｄ変換装置２０で生成されるべきディジタル値は、サンプリング信号Ｐｓの１サンプリング周期内におけるＢＡＳＥ−ＶＣＯ１からのパルス数の、整数および小数を含めた総パルス数である。図９を参照すれば、サンプリング信号Ｐｓの第１番目におけるサンプリング周期内には、サンプリング信号Ｐｓの活性化時点（すなわちサンプリング周期内の初頭）からサンプリング周期内のＢＡＳＥ−ＶＣＯ１の最初のパルス発生（ＢＡＳＥ−ＶＣＯ１の第“２”番目のパルスの立ち上がり時点）までの小数（ｉ）、サンプリング周期内のＢＡＳＥ−ＶＣＯ１の最初のパルス発生（ＢＡＳＥ−ＶＣＯ１の第“２”番目のパルスの立ち上がり時点）から次のサンプリング周期開始までのＢＡＳＥ−ＶＣＯ１のパルス数（正の数、ii）、および、サンプリング周期内のＢＡＳＥ−ＶＣＯ１の最後のパルス発生（ＢＡＳＥ−ＶＣＯ１の第“５”番目のパルスの立ち上がり時点）から次のサンプリング周期開始までの小数（iii）、という３部分が含まれていることが分かる。
【００７０】
図９のうち、正の数たるiiの部分については従来技術と同様、ＢＡＳＥ−ＶＣＯ１のパルス数を計数することで求めることができる。一方、本発明では、従来技術では求められなかった図９の小数たるｉおよびiiiの部分をも計数可能となる。
【００７１】
図９のｉの部分は、周期Ｔbaseと周期Ｔjawとの周期差をＴdiffとすると、例としてＴdiff×５の期間となっている。また、iiiの部分は、例としてＴdiff×７の期間となっている。なお、周期差Ｔdiffは、図８に示されているように、Ｔbase＝Ａ×Ｔdiff＝８×Ｔdiff、および、Ｔjaw＝Ｂ×Ｔdiff＝９×Ｔdiffとの関係を満たしている。よって、図９のｉの部分は、周期Ｔbaseの５／８の期間となっている。また、図９のiiiの部分は、Ｔdiff×７の期間、すなわち、周期Ｔbaseの７／８の期間となっている。
【００７２】
図９のｉないしiiiの部分を全て足せば、その値が１サンプリング周期内におけるＢＡＳＥ−ＶＣＯ１からのパルス数の、整数および小数を含めた総パルス数となる。すなわち、この値が、より高精度化されたＡ−Ｄ変換値となる。図９における最初のサンプリング周期においては、ｉの部分＝５／８、iiの部分＝３、iiiの部分＝７／８であるので、ｉないしiiiの総計は正の数４と小数４／８となる。同様に、図９における二回目のサンプリング周期においては、ｉの部分＝１／８、iiの部分＝４、iiiの部分＝４／８であるので、ｉないしiiiの総計は正の数４と小数５／８となる。同様に、図９における三回目のサンプリング周期においては、ｉの部分＝４／８、iiの部分＝４、iiiの部分＝０／８であるので、ｉないしiiiの総計は正の数４と小数４／８となる。
【００７３】
ここで、最初のサンプリング周期に示したように、ｉとiiiの部分が小数であっても、両者の合計に桁上がりが発生することがある。この場合、iiの部分だけを用いてパルス数の判定を行うわけにはいかない。そこで、このような桁上がりも含めた計数方法が必要となる。以下に、その方法を説明する。
【００７４】
まず、Ｎ回目のサンプリングにおいて、ｉにあたる部分については、Ｎ−１回目のサンプリングにおけるiiiの数値を用いて、（１−［iiiの数値］）として計算できる。例えば、図９における最初のサンプリング周期においては、ｉの部分＝１−３／８＝５／８として計算でき、二回目のサンプリング周期においては、ｉの部分＝１−７／８＝１／８として、三回目のサンプリング周期においては、ｉの部分＝１−４／８＝４／８として、それぞれ計算できる。
【００７５】
そして、Ｎ回目のサンプリングにおいて、ｉないしiiiの総計は、ＢＡＳＥ−ＶＣＯ１のＮ＋１回目のサンプリングにおける計数値にＮ回目のiiiの部分の小数値を加えた値と、ＢＡＳＥ−ＶＣＯ１のＮ回目のサンプリングにおける計数値にＮ−１回目のiiiの部分の小数値を加えた値との差により計算することができる。
【００７６】
例えば、図９における最初のサンプリング周期においては、二回目のサンプリング開始時におけるＢＡＳＥ−ＶＣＯ１の計数値“５”および最初のサンプリング周期におけるiiiの部分の小数値“７／８”の総計から、最初のサンプリング開始時におけるＢＡＳＥ−ＶＣＯ１の計数値“１”およびその１つ前のサンプリング周期（最初のサンプリングの前なので存在しないが）におけるiiiの部分の小数値“３／８”の総計を差し引くことによって、（５＋７／８）−（１＋３／８）＝４＋４／８と計算できる。
【００７７】
同様にして、図９における二回目のサンプリング周期においては、三回目のサンプリング開始時におけるＢＡＳＥ−ＶＣＯ１の計数値“１０”および二回目のサンプリング周期におけるiiiの部分の小数値“４／８”の総計から、二回目のサンプリング開始時におけるＢＡＳＥ−ＶＣＯ１の計数値“５”およびその前のサンプリング周期におけるiiiの部分の小数値“７／８”の総計を差し引くことによって、（１０＋４／８）−（５＋７／８）＝４＋５／８と計算でき、三回目のサンプリング周期においては、四回目のサンプリング開始時におけるＢＡＳＥ−ＶＣＯ１の計数値“１５”および三回目のサンプリング周期におけるiiiの部分の小数値“０／８” の総計から、三回目のサンプリング開始時におけるＢＡＳＥ−ＶＣＯ１の計数値“１０”およびその前のサンプリング周期におけるiiiの部分の小数値 “４／８”の総計を差し引くことによって、（１５＋０／８）−（１０＋４／８）＝４＋４／８と計算できる。
【００７８】
すなわち、１サンプリング周期ごとに、ＢＡＳＥ−ＶＣＯ１の計数値とiiiの部分の小数値とのペアを生成し、Ｎ＋１回目のペアの値からＮ回目のペアの値を減じることで、高精度にＡ−Ｄ変換されたディジタル値を生成することができる。そして、このように差分を計算することにより、Ａ−Ｄ変換装置２０が有する入力電圧に対するディジタル値の変換誤差を低減する効果もある。Ｎ＋１回目のペアの有する誤差とＮ回目のペアの有する誤差とが同じ量であるので、減算により誤差が帳消しとなるからである。
【００７９】
次に、図９におけるiiiの数値の算出方法について述べる。図９のうち、小数たるiiiの部分を求めるには、サンプリング開始時の直前のＢＡＳＥ−ＶＣＯ１の活性化時点と、サンプリング開始時点との間の位相差を計測すればよい。
【００８０】
例えば、図９におけるサンプリング信号Ｐｓの最初の活性化時点は、ＢＡＳＥ−ＶＣＯ１の第“１”番目のパルスの途中に存在する。すなわち、サンプリング信号Ｐｓの最初の活性化の直前のＢＡＳＥ−ＶＣＯ１の活性化時点は、第“１”番目のパルスの発振時点であり、サンプリング信号Ｐｓの最初の活性化時点は、ＢＡＳＥ−ＶＣＯ１の第“１”番目のパルスの発振時点より周期Ｔbaseの３／８の期間だけ遅れた位置に存在する。この３／８との数値は、ｉの期間たる５／８の補数にあたる。
【００８１】
ＪＡＷ−ＶＣＯ２は、サンプリング信号Ｐｓの活性化と同時に発振を開始するので、サンプリング信号Ｐｓの最初の活性化時点において、ＪＡＷ−ＶＣＯ２も発振することとなる。図８を参照すると、ＢＡＳＥ−ＶＣＯ１の立ち上がりに対して、ＪＡＷ−ＶＣＯ２の立ち上がりが周期Ｔbaseの３／８の期間だけ遅れた位置に存在するのは、ズレ量“３”と示されたパルスＰ３である。
【００８２】
図８において、この、ズレ量“３”と示されたパルスＰ３の立ち上がりをＪＡＷ−ＶＣＯ２の発振開始時点とみなせば、パルスＰ３から、両ＶＣＯのパルス信号の位相が一致する時点（ズレ量“８”または“０”と示された時点）までの間に含まれるパルス数は、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２のいずれにおいても、５個である。この数値は、最初のサンプリング周期におけるｉの期間たる５／８の分子“５”に相当する。また、この５／８との数値は、その１つ前のサンプリング周期（最初のサンプリングの前なので存在しないが）におけるiiiの期間たる３／８の補数にあたる。
【００８３】
すなわち、サンプリング信号Ｐｓの活性化時点からＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２のパルス信号の位相が一致する時点までの間に含まれるＢＡＳＥ−ＶＣＯ１またはＪＡＷ−ＶＣＯ２のパルス信号のパルス数に基づいて、Ｎ＋１回目のサンプリングにおけるｉの期間、および、Ｎ回目のサンプリングにおけるiiiの期間としての、周期Ｔbase未満の小数部分を計測することができる。
【００８４】
図９の最初のサンプリング周期におけるiiiの部分を求めるには、次の第２回目のサンプリング信号Ｐｓの活性化時点からＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２のパルス信号の位相一致時点までの間に含まれるＢＡＳＥ−ＶＣＯ１またはＪＡＷ−ＶＣＯ２のパルス数を計数して、第２回目のサンプリング信号Ｐｓにおける小数たるｉの部分を上記と同様に求め、１よりその値を差し引けばよい。
【００８５】
図９におけるサンプリング信号Ｐｓの第２回目の活性化時点は、ＢＡＳＥ−ＶＣＯ１の第“５”番目のパルスの途中に存在する。すなわち、サンプリング信号Ｐｓの第２回目の活性化時点は、ＢＡＳＥ−ＶＣＯ１の第“５”番目のパルスの発振時点より周期Ｔbaseの７／８の期間だけ遅れた位置に存在する。この７／８との数値は、第２回目のサンプリング周期の初頭に位置する小数の期間たる１／８の補数にあたる。
【００８６】
ＪＡＷ−ＶＣＯ２は、サンプリング信号Ｐｓの活性化と同時に発振を開始するので、サンプリング信号Ｐｓの第２回目の活性化時点において、ＪＡＷ−ＶＣＯ２も発振することとなる。図８を参照すると、ＢＡＳＥ−ＶＣＯ１の立ち上がりに対して、ＪＡＷ−ＶＣＯ２の立ち上がりが周期Ｔbaseの７／８の期間だけ遅れた位置に存在するのは、ズレ量“７”と示されたパルスＰ７である。
【００８７】
図８において、この、ズレ量“７”と示されたパルスＰ７から、両ＶＣＯのパルス信号の位相が一致する時点（ズレ量“８”または“０”と示された時点）までの間に含まれるパルス数は、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２のいずれにおいても、１個である。この数値は、第２回目のサンプリング周期におけるｉの期間たる１／８の分子に相当する。また、この１／８との数値は、その１つ前のサンプリング周期（最初のサンプリング周期）におけるiiiの期間たる７／８の補数にあたる。
【００８８】
すなわち、サンプリング信号Ｐｓの活性化時点からＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２のパルス信号の位相が一致する時点までの間に含まれるＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２のパルス信号のパルス数を計数することにより、そのパルス数に基づいて、周期Ｔbase未満の小数部分（Ｎ＋１回目のサンプリングにおけるｉの期間、および、Ｎ回目のサンプリングにおけるiiiの期間）を計測することができる。
【００８９】
上記を一般的に説明すると、以下のようになる。Ｔbase：Ｔjaw＝Ａ：Ｂなので、Ｔjaw／Ｔbase＝Ｂ／Ａ、よってＴjaw・Ａ＝Ｔbase・Ｂ＝Ｍとなり、ＪＡＷ−ＶＣＯ２の出力パルス信号の周期ＴjawのＡ周に対して、ＢＡＳＥ−ＶＣＯ１の出力パルス信号の周期ＴbaseのＢ周目ごとに、２つのＶＣＯの位相が一致する。
【００９０】
ＪＡＷ−ＶＣＯ２の出力パルス信号の発振開始が、その直前のＢＡＳＥ−ＶＣＯ１の出力パルス信号の発振開始よりＴdiff・Ｘだけ遅れた場合を考える。この遅延を伴って、ＪＡＷ−ＶＣＯ２の出力パルス信号がＸ回発振した時、図８を参照すれば、Ｔjaw・(Ａ−Ｘ)＋Ｔdiff・Ｘ = Ｔjaw・Ａ−(Ｔjaw−Ｔdiff)・Ｘ＝Ｔjaw・Ａ−Ｔbase・Ｘ＝Ｔbase・(Ｂ−Ｘ)と表せる。よって、両ＶＣＯの位相が一致するまでのパルス信号の計数値は、ＢＡＳＥ−ＶＣＯ１の出力パルス信号を用いての計数でＢ−Ｘ、ＪＡＷ−ＶＣＯ２の出力パルス信号を用いての計数でＡ−Ｘとなる。
【００９１】
なお、Ｔbase＝Ｔdiff・Ａより、Ｘの最大値ＸmaxはＡ−１である。Ｘ＝ＡとなるとＸ＝０の場合と区別できないからである。最大値Ｘmaxの値が大きいほど、Ａ−Ｄ変換の分解能は高くなる。また、ＴbaseやＴjawの数値例としては例えば、Ｔbase＝３２［nsec］、Ｔdiff＝２［nsec］、Ｔjaw＝３４［nsec］としたり、Ｔbase＝１６［nsec］、Ｔdiff＝２［nsec］、Ｔjaw＝１８［nsec］とすればよい。前者の場合はＡ：Ｂ＝１６：１７となり、後者の場合はＡ：Ｂ＝８：９となる。
【００９２】
次に、図７のＡ−Ｄ変換装置２０の動作について、図１０を用いて説明する。図１０は、本実施の形態に係るＡ−Ｄ変換装置２０の動作を示すタイミングチャートである。まず、ＢＡＳＥ−ＶＣＯ１の出力パルス信号は自走により発振し、カウンタ４はその発振数を計数する。図１０においては、カウンタ４の計数値が“８”〜“２３”まで変化する様子が示されている。
【００９３】
ＪＡＷ−ＶＣＯ２には、サンプリング信号Ｐｓが入力される。そして、ＪＡＷ−ＶＣＯ２は、サンプリング信号Ｐｓの活性化に伴って発振を開始する。なお、ＢＡＳＥ−ＶＣＯ１の発振出力の周期ＴbaseとＪＡＷ−ＶＣＯ２の発振出力の周期Ｔjawとの比Ａ：Ｂは、図８の場合と同様、８：９とされている。
【００９４】
上位桁算出部たるカウンタ４および第１レジスタ５は、サンプリング信号Ｐｓのサンプリング周期ごとに、ＢＡＳＥ−ＶＣＯ１の出力パルス信号の発振の開始から現在のサンプリング信号Ｐｓの活性化時点までにおけるＢＡＳＥ−ＶＣＯ１の出力パルス信号のパルス数を上位桁（図７では“上位ビット”と表示）として算出する。具体的には、第１レジスタ５のデータ入力端Ｄにはカウンタ４の出力が与えられ、第１レジスタ５のクロック入力端Ｔにはサンプリング信号Ｐｓが与えられており、サンプリング信号Ｐｓの活性化に伴って、第１レジスタ５はサンプリング信号Ｐｓの活性化時点におけるカウンタ４の出力値を保持する。
【００９５】
図１０においては、カウンタ４の計数値が“１０”のときにサンプリング信号Ｐｓが活性化しているので、第１レジスタ５には“１０”の情報が保持される。すなわち、第１レジスタ５は、１サンプリング周期ごとにサンプリング信号Ｐｓの活性化時点におけるカウンタ４のパルス数を保持して、上位桁として出力する。
【００９６】
一方、下位桁算出部たる、第３レジスタ１０並びに第２および第３減算器１１、１２は、サンプリング周期ごとに、現在のサンプリング信号Ｐｓの活性化時点からＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力パルス信号の位相が一致する時点までの間に含まれる、ＢＡＳＥ−ＶＣＯ１の出力パルス信号のパルス数に基づいて、ＢＡＳＥ−ＶＣＯ１の出力パルス信号のサンプリング周期内の最後のパルスからサンプリング周期の終点までの位相差（すなわち図９のiiiの部分）を、下位桁（図７では“下位ビット”と表示）として算出する。
【００９７】
位相差判定回路３は、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力パルス信号の立ち上がりの位相の一致を検出し、検出時にその出力を活性化させる回路である。位相差判定回路３は、一般的なＳ−Ｒ（Set-Reset）フリップフロップ回路にて構成される。また、動作制御回路９は、サンプリング信号Ｐｓの活性化に伴ってその出力Ｓ１を活性化し、位相差判定回路３におけるＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力パルス信号の位相一致検出に伴って、その出力Ｓ１を非活性化する回路である。動作制御回路９も、一般的なＳ−Ｒフリップフロップ回路にて構成される。
【００９８】
第３レジスタ１０のデータ入力端Ｄにはカウンタ４の出力が与えられ、第３レジスタ１０のクロック入力端ＴにはＢＡＳＥ−ＶＣＯ１の出力パルス信号が与えられている。また、第３レジスタ１０のイネーブル入力端enableには、動作制御回路９からの出力Ｓ１が与えられる。
【００９９】
第３レジスタ１０は、イネーブル入力端enableにおける信号がＨｉからＬｏｗへと切り替わった時にワンショット的に動作可能となり、かつ、ＢＡＳＥ−ＶＣＯ１の出力パルス信号の発振に伴って、第３レジスタ１０はＢＡＳＥ−ＶＣＯ１の出力パルス信号の立ち上がり時点におけるカウンタ４の出力値を保持する。
【０１００】
図１０においては、ＪＡＷ−ＶＣＯ２の出力パルス信号の発振開始が、その直前のＢＡＳＥ−ＶＣＯ１の出力パルス信号の発振開始よりＴdiff・Ｘだけ遅れたときの各場合（Ｘ＝０〜７）を、Delay0〜Delay7として示している。
【０１０１】
いま、Ｘ＝４とすると、カウンタ４の計数値が“１５”のときに、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力パルス信号の立ち上がりの位相が一致する。よって、このときＢＡＳＥ−ＶＣＯ１の出力パルス信号は立ち上がり、かつ、イネーブル入力端enableにおける信号Ｓ１がＨｉからＬｏｗへと切り替わるので、第３レジスタ１０は、カウンタ４の出力するパルス数“１５”を保持する。
【０１０２】
下位桁算出部の他の構成要素たる第２減算器１１は、第３レジスタ１０に保持された計数値“１５”から第１レジスタ５に保持された計数値“１０”を差し引く。よって、第２減算器１１の出力値は、この場合、１５−１０＝“５”となる。なお、第２減算器１１の出力値は、Delay0〜Delay7の各場合に応じて変動し、例えばDelay0の場合は第３レジスタ１０での保持値が“１９”となるため、その値は１９−１０＝“９”となり、Delay7の場合は第３レジスタ１０での保持値が“１２”となるため、その値は１２−１０＝“２”となる。
【０１０３】
そして、下位桁算出部の他の構成要素たる第３減算器１２は、所定の数値“９”（この“９”との数値は、比Ａ：Ｂ＝８：９の“９”からである）から第２減算器１１で算出された値“５”を差し引く。よって、第３減算器１２の出力値は、Ｘ＝４の場合、９−５＝“４”となる。この第３減算器１２の出力値が、ＢＡＳＥ−ＶＣＯ１の出力パルス信号のサンプリング周期内の最後のパルスからサンプリング周期の終点までの位相差（すなわち図９のiiiの部分）、すなわち下位桁となる。
【０１０４】
なお、第３減算器１２の出力値は、Delay0〜Delay7の各場合に応じて変動し、例えばDelay0の場合は第２減算器１１の値が“９”となるため、その値は９−９＝“０”となり、Delay7の場合は第２減算器１１の値が“２”となるため、その値は９−２＝“７”となる。
【０１０５】
上下桁合成部６は、第１レジスタ５から出力される上位桁の情報、および、第３減算器１２から出力される下位桁の情報を合成して、合成値を生成する。具体的には、上下桁合成部６は例えばシフトレジスタで構成され、その下位ビット側に下位桁の情報を保持し、その上位ビット側に上位桁の情報を保持する。この下位ビット側が、図９のiiiの部分の小数値に相当し、上位ビット側が、図９のサンプリング信号Ｐｓ活性化時点でのＢＡＳＥ−ＶＣＯ１の計数値に相当する。
【０１０６】
図１０においてＸ＝４の場合、上位桁は“１０”であり、下位桁は“４”であるため、上下桁合成部６における合成値は“１０＋４／８”となる。この合成値が、サンプリング信号Ｐｓの活性化時に第２レジスタ７に保持される。
【０１０７】
第２レジスタ７のデータ入力端Ｄには上下桁合成部６の出力が与えられ、第２レジスタ７のクロック入力端Ｔにはサンプリング信号Ｐｓが与えられており、サンプリング信号Ｐｓの活性化に伴って、第２レジスタ７は、Ｎ回目のサンプリング時における合成値“１０＋４／８”を保持する。なお、合成値“１０＋４／８” の保持前は、第２レジスタ７にはＮ−１回目のサンプリング時における合成値として“５＋７／８”の情報が保持されている。これらの値は、図９における二回目のサンプリング周期における各数値に対応している。
【０１０８】
そして、第１減算器８は、現在より一つ前のサンプリング周期（Ｎ−１回目のサンプリング周期）における第２レジスタ７の保持値“５＋７／８”と、現在の合成値“１０＋４／８”との差分値“４＋５／８”を、上位ビットおよび下位ビットで構成されるディジタル信号として出力する。
【０１０９】
なお、サンプリング周期内のＢＡＳＥ−ＶＣＯ１の最後のパルス発生から次のサンプリング周期開始までの小数（iii）を、ＢＡＳＥ−ＶＣＯ１とＪＡＷ−ＶＣＯ２の周期が最後に一致した時点から次のサンプリング周期開始までの、ＢＡＳＥ−ＶＣＯ１またはＪＡＷ−ＶＣＯ２のパルス数で計測してもよい。２つのＶＣＯの周期が最後に一致した時点からのパルス数によって、最後のパルスの位相差を知ることができる。また、次のサンプリング周期開始と、２つのＶＣＯのパルスのいずれかとが一致するとは限らない。サンプリング周期開始とＶＣＯのパルスの差は、量子化誤差である。
【０１１０】
本実施の形態においては、Ａ：Ｂの比を保ったまま、入力電圧ＶｉｎによりＢＡＳＥ−ＶＣＯ１の周期ＴbaseおよびＪＡＷ−ＶＣＯ２の周期Ｔjawの各値が制御される。２つのＶＣＯのアナログ入力電圧Ｖｉｎに対する感度が例えば１次式であれば、両ＶＣＯの周期差Ｔdiffの感度もまた１次式である。そして、この周期差Ｔdiffが、下位ビットの最小分解能に相当する。アナログ入力電圧Ｖｉｎに応じて周期Tbaseの幅は変化するが、周期差Ｔdiffの幅も同じ感度で変化するため、Ｔbase／Ｔdiffの値はアナログ入力電圧Ｖｉｎの値に関わらず一定となり、下位ビットの分解能はアナログ入力電圧Ｖｉｎに関わらず一定となる。
【０１１１】
（実施の形態の変形例１）
実施の形態１および２で用いた電圧制御発振器２４の動作について、図５で示すように、入力ＶＬと定電圧源３５の電圧ＶＨとの間で振動する鋸波を生成するように説明したが、実際は、コンパレータ３６とＴ−フリップフロップ３７などのスイッチング時間だけ、鋸波形はオーバーシュートまたはアンダーシュートする。一般に、オーバーシュートまたはアンダーシュートの時間は入力電圧に比例しないので、電圧−周波数特性はそれだけ直線から偏差を生じることになる。したがって、スイッチングの時間は短いことが望ましい。
【０１１２】
そこで、変形例１としてスイッチングにかかわる回路、特にフリップフロップの反転回路に、Ｎチャンネルトランジスタのシングル構成の反転回路を用いる。図１１は、反転回路の構成の一例を示す回路図である。一般には反転回路（インバータ回路）として、ＰチャンネルのトランジスタとＮチャンネルのトランジスタを用いるＣＭＯＳ（Complementary MOS）インバータ回路が使用されることが多い。図１１に示す回路は、ＣＭＯＳインバータのＰチャンネルトランジスタに代えて抵抗Ｒを用いる構成である。
【０１１３】
入力ＩがグランドＧに対して高電位のときは、トランジスタＮがオンになってソース−ドレイン間が導通し、抵抗Ｒの電流による電圧降下で出力Ｏは低電位になる。入力Ｉが低電位のときは、トランジスタＮがオフで導通せず、出力Ｏは電源電圧ＶＤＤに近い高電位になる。すなわち、出力Ｏは入力Ｉの反転になっている。
【０１１４】
Ｎチャンネルトランジスタのシングル構成によると、トランジスタＮのキャリアは電子のみであり、移動度が大きく、スイッチング動作が速い。その結果、図２および図３のいずれの電圧制御発振器２４においても、２つの鋸波生成回路の切替に要する時間を短くできる。
【０１１５】
（実施の形態の変形例２）
図１２は、電圧制御発振器２４の異なる例を示すブロック図である。図１２の電圧制御発振器２４では、充放電動作を行うコンデンサと放電電圧端子との間にコンデンサと直列に、補償用のトランジスタ４０Ａ、４０Ｂを備える。前述のとおり、鋸波のピーク電圧（ＶＨ）では、スイッチング時間だけオーバーシュートする。オーバーシュートする時間に相当する電圧だけ、コンデンサの基準電位を高くしておくと、充電時間がそれだけ短縮されるので、オーバーシュートの時間と相殺して、電圧−周波数特性を補償することができる。
【０１１６】
補償用のトランジスタ４０Ａ、４０Ｂは、スイッチング時間をちょうど補償するように設定する。なお、図１２の回路についても、図１１のＮチャンネルトランジスタのシングル構成の反転回路を用いてもよい。図１２の回路では、図２の電圧制御発振器２４を例に補償用のトランジスタ４０Ａ、４０Ｂを備える構成を示すが、図３の電圧制御発振器２４についても同様に、補償用トランジスタ４０Ａ、４０Ｂを備えても同様の効果を得る。
【０１１７】
（実施の形態の変形例３）
図１３は、電圧制御発振器２４の異なる例を示すブロック図である。図１３は、２つの鋸波発生回路１８Ａ、１８Ｂを左右対称に記載している。２つの鋸波発生回路１８Ａ、１８Ｂは、図１の電圧制御発振器２４と同じである。図１３の回路では、鋸波のピーク電位（ＶＨ）はトランジスタ４１Ａ、４１Ｂのスイッチング電圧で決定される。反転回路４２と４３は、反転回路ループを構成している。図２のＴ−フリップフロップ３７に代えて、反転回路ループを用いる。
【０１１８】
コンデンサ３２Ａ、３２Ｂの端子電圧Ｖ１、Ｖ２がトランジスタ４１Ａ、４１Ｂのスイッチング電圧（ＶＨ）より高くなると、トランジスタ４１Ａ、４１Ｂが導通して反転回路ループの端子を低電位にするので、反転回路ループの両側の電位が切り替わる。反転回路４４、４５、４６、４７は、スイッチ３１Ａ、３１ＢおよびＡＮＤ回路３９Ａ、３９Ｂを駆動するためのものである。反転回路ループの両側は、図２におけるＴ−フリップフロップ３７の出力ＱおよびｎｏｔＱに相当する。図１３の回路のコンパレータとＡＮＤ回路の構成は、図２と同じである。
【０１１９】
図１３の回路では、フリップフロップが反転回路ループでゲート数が少なく、スイッチング動作が速い。そのため、２つの鋸波発生回路１８Ａ、１８Ｂの切替動作が速くなる。その結果、電圧制御発振器２４の電圧−周波数特性の直線性が向上するのである。コンデンサ３２Ａ、３２Ｂに充電する電流を入力電圧に比例して変化させる回路について、反転回路ループを用いる構成は図３に示すとおりである。
【０１２０】
図１３の回路においても、反転回路にＮチャンネルトランジスタのシングル構成を用いると、さらにスイッチング動作を速くする効果がある。またさらに、コンデンサと放電電圧端子との間に、補償用のトランジスタ４０Ａ、４０Ｂを備えてもよい。
【０１２１】
なお、各実施の形態で説明したＡ−Ｄ変換装置２０の回路構成は一例であり、任意に変更および修正が可能である。電圧制御発振回路１３Ａないし１３Ｃ等の構成は、実施の形態で示したものがすべてではなく、これらに限定されるものではない。
【図面の簡単な説明】
【０１２２】
【図１】本発明の実施の形態１に係るＡ−Ｄ変換装置の構成を示すブロック図である。
【図２】実施の形態１に係る電圧制御発振器の構成の例を示すブロック図である。
【図３】実施の形態１に係る電圧制御発振器の異なる構成の例を示すブロック図である。
【図４】２つの電圧制御発振器の鋸波の違いを示す図である。
【図５】実施の形態１に係るパルス信号生成の例を示すタイムチャートである。
【図６】本発明の実施の形態２に係るＡ−Ｄ変換装置の構成を示すブロック図である。
【図７】ＢＡＳＥ−ＶＣＯのパルス信号とＪＡＷ−ＶＣＯのパルス信号との一例を示すタイミングチャートである。
【図８】ＢＡＳＥ−ＶＣＯのパルス信号とＪＡＷ−ＶＣＯのパルス信号との他の一例を示すタイミングチャートである。
【図９】ＶＣＯの周期未満のＶ−Ｆ変換値が求められる原理を説明するタイミングチャートである。
【図１０】実施の形態２に係るＡ−Ｄ変換装置の動作を示すタイミングチャートである。
【図１１】反転回路の構成例を示す回路図である。
【図１２】補償用トランジスタを用いる場合の電圧制御発振器の構成例を示すブロック図である。
【図１３】反転回路ループのフリップフロップを備える電圧制御発振器の構成例を示すブロック図である。
【符号の説明】
【０１２３】
１ ＢＡＳＥ−ＶＣＯ
２ ＪＡＷ−ＶＣＯ
３ 位相差判定回路
４ カウンタ
５ 第１レジスタ
６ 上下桁合成部
７ 第２レジスタ
８ 第１減算器
９ 動作制御回路
１０ 第３レジスタ
１１ 第２減算器
１２ 第３減算器
１３ サンプリングクロック発生部
１４、１５ 抵抗
１６ 接地
１７ 電圧−電流アンプ
１８Ａ、１８Ｂ 鋸波発生回路
１９ スイッチ回路
２０ Ａ−Ｄ変換装置
２１ 入力端子
２２ 出力端子
２３ サンプリングクロック発生部
２４ 電圧制御発振器
２５ カウンタ
２６ レジスタ
２７ 入力端子
２８ 出力端子
２９ 電流源
３０ パルス発生器
３１Ａ、３１Ｂ スイッチ（充電）
３２Ａ、３２Ｂ コンデンサ
３３Ａ、３３Ｂ スイッチ（放電）
３４ 接地
３５ 定電圧源
３６ コンパレータ
３７ Ｔ−フリップフロップ
３８Ａ、３８Ｂ コンパレータ
３９Ａ、３９Ｂ ＡＮＤ回路
４０Ａ、４０Ｂ 補償用トランジスタ
４１Ａ、４１Ｂ トランジスタ
４２、４３ 反転回路
【技術分野】
【０００１】
本発明は、Ａ−Ｄ変換装置に関する。より詳しくは、電圧−周波数変換回路を備えるＡ−Ｄ変換装置に関する。
【背景技術】
【０００２】
非特許文献１には、電圧−周波数変換（以下、Ｖ−Ｆ（Voltage-Frequency）変換という）を利用したＡ−Ｄ変換器（アナログ−ディジタル変換器）が示されている。この型のＡ−Ｄ変換器においては、アナログ信号たる入力電圧の大小に応じて、Ｖ−Ｆ変換部から出力されるパルス信号の周波数が変動し、そのパルス信号に含まれるパルス数をカウンタにて計数することにより、ディジタル信号が生成される。
【０００３】
電圧−周波数変換を利用したＡ−Ｄ変換器であって、変換周波数を高めることなく、高精度にＡ−Ｄ変換を行うことが可能なものを実現する技術が提案されている（特許文献１）。特許文献１の技術は、二本のＶＣＯを設け、両ＶＣＯの周期差を利用して主ＶＣＯの周期未満のＶ−Ｆ変換値を求める。主ＶＣＯから出力されるパルス信号のパルス数をカウンタ４にて計数することにより、ディジタル信号の上位ビットを生成する。一方、下位ビットについては、第３レジスタ１０並びに第２および第３減算器１１、１２により、サンプリング周期ごとに、現在のサンプリング信号Ｐｓの活性化時点から主ＶＣＯおよび副ＶＣＯの出力の位相一致時点までの間に含まれる、主ＶＣＯの出力のパルス数に基づいて、サンプリング周期内初頭から主ＶＣＯの出力のサンプリング周期内最初のパルス発生までの位相差を算出することにより生成する。
【０００４】
一方、非特許文献２に、電流制御発振器を用いたΔΣ−ＡＤ変換器の技術が記載されている。非特許文献２の技術は、入力の電流を容量Ｃ１とＣ２に交互に充電し、パルスを得るマルチバイブレータ方式の電流制御型の発振器である。
【０００５】
また、特許文献２には、鋸波電圧を生成する技術が記載されている。特許文献２の鋸波発生回路は、基準電圧を決定する電圧源と、電圧源の基準電圧と鋸波の出力電圧とを比較する比較回路と、比較回路の比較結果に応じて交互に充放電を繰り返す２つのコンデンサと、鋸波の発振周波数を決定する大きさの電流により２つのコンデンサを充電する定電流回路と、２つのコンデンサに対して、それぞれ放電回路を形成するスイッチ回路と、２つのコンデンサを交互に充電するように定電流回路にそれぞれ接続するスイッチ回路とを備える。出力端子からは、上下の基準電圧に応じて所定の振幅を有する鋸波電圧を発生することができる。
【０００６】
【特許文献１】特許第３７０１６６８号公報
【特許文献２】特開２００４−２８２３５２号公報
【非特許文献１】ANALOG DEVICES AN-277 APPLICATION NOTE，III INSTRUMENTATION APPLICATIONS，Analog-to-Digital Conversion，Fig.9、インターネット＜ＵＲＬ：http: //www.analog.com/UploadedFiles/Application_Notes/511072672AN277.pdf＞
【非特許文献２】電子情報通信学会総合大会講演論文集、Vol.2000年.エレクトロニクス,No.2(20000307) p. 135、社団法人電子情報通信学会
【発明の開示】
【発明が解決しようとする課題】
【０００７】
電圧−周波数変換方式のＡ−Ｄ変換装置では、分解能は周波数で決定され、電圧制御発振器の電圧−周波数特性の直線性が重要である。電圧−周波数特性が直線でなくても、予め特性がわかっていれば補正することは可能であるが、補正処理のための回路が必要であり、また、補正処理の分、応答が遅くなる。特許文献１の技術では、発振器の周波数を高めることなく、分解能を向上できる。しかし、電圧制御発振器の電圧−周波数特性の直線性が重要であることは変わりない。
【０００８】
本発明はこうした状況に鑑みてなされたものであり、その目的は、電圧−周波数変換方式のＡ−Ｄ変換装置の精度を向上することである。
【課題を解決するための手段】
【０００９】
上記目的を達成するため、本発明の第１の観点に係るＡ−Ｄ変換装置は、２つの等価な鋸波発生回路と、その２つの鋸波発生回路を交互に切り替えるスイッチ回路と、を含む電圧制御型発振器を有する、電圧−周波数変換回路を備えることを特徴とする。
【００１０】
本発明によれば、電圧−周波数変換の直線性を向上できる。その結果、電圧−周波数変換方式のＡ−Ｄ変換装置の精度を向上できる。
【００１１】
好ましくは、前記電圧−周波数変換回路は、第１の周期で発振する第１の周期信号を出力する第１の前記電圧制御型発振器と、前記第１の周期と異なり、かつ、前記第１の周期と一定の比を保つ第２の周期で発振する第２の周期信号を出力する第２の前記電圧制御型発振器と、を備え、前記第１の電圧制御型発振器は、自走により前記第１の周期信号の発振を開始し、前記第２の電圧制御型発振器は、Ａ−Ｄ変換のサンプリング周期を示すサンプリング信号の活性化を契機として、前記第２の周期信号の発振を開始し、前記サンプリング周期内に含まれる前記第１の周期信号の波数に基づいて、入力であるアナログ信号に対応するディジタル信号の上位ビットを算出する上位ビット算出手段と、前記サンプリング信号の活性化時点から前記第１および第２の周期信号の位相が一致する時点までの間に含まれる前記第１または第２の周期信号の波数に基づいて、前記ディジタル信号の下位ビットを算出する下位ビット算出手段と、を備える。
【００１２】
その結果、変換周波数を高めることなく、高精度にＡ−Ｄ変換を行うことが可能である。
【００１３】
好ましくは、前記第１および第２の電圧制御型発振器の入力電圧をそれぞれ、同一の電圧を抵抗分割した電圧で与えることを特徴とする。
【００１４】
それによって、入力信号の電圧値によらず、２つの周期信号の周期比を一定に保つことができるので、Ａ−Ｄ変換の精度を向上させることができる。
【００１５】
好ましくは、前記２つの鋸波発生回路を有する電圧制御型発振器において、前記スイッチ回路は、Ｎチャンネルトランジスタのシングル構成の反転回路を用いるフリップフロップから構成されることを特徴とする。
【００１６】
Ｎチャンネルトランジスタのシングル構成の反転回路を用いることによって、電圧制御型発振器の２つの鋸波の切替動作を速くすることができる。その結果、よりよい周波数特性のＡ−Ｄ変換が得られる。
【００１７】
好ましくは、前記２つの鋸波発生回路を有する電圧制御型発振器において、鋸波電圧の基準電圧と比較した結果に応じて充放電動作を行うコンデンサと放電電圧端子との間に前記コンデンサと直列に、補償用のトランジスタを備えることを特徴とする。
【００１８】
これによって、充放電動作を行うコンデンサの放電基準電圧を少し高くし、２つの鋸波の切替動作の時間を補正して、電圧制御型発振器の電圧−周波数特性の直線性を向上することができる。
【００１９】
好ましくは、前記２つの鋸波発生回路を有する電圧制御型発振器において、前記スイッチ回路は、反転回路ループのフリップフロップを備えることを特徴とする。
【００２０】
これによって、電圧制御型発振器の回路の構成を簡単にし、ゲート数を減少させて、電圧制御型発振器の２つの鋸波の切替動作を速くすることができる。
【発明の効果】
【００２１】
本発明のＡ−Ｄ変換装置によれば、電圧−周波数変換方式のＡ−Ｄ変換装置の精度を向上できる。
【発明を実施するための最良の形態】
【００２２】
以下、この発明の実施の形態について図面を参照しながら詳細に説明する。なお、図中同一または相当部分には同一符号を付し、その説明は繰り返さない。
【００２３】
（実施の形態１）
図１は、本発明の一実施の形態に係るＡ−Ｄ変換装置２０の構成を示すブロック図である。図１に示すように、Ａ−Ｄ変換装置２０は、アナログの信号を入力する入力端子２１と、電圧制御発振器２４（ＶＣＯ（Voltage Controlled Oscillator）ともいう）と、カウンタ２５と、レジスタ２６と、サンプリングクロック発生部２３と、ディジタル値を出力する出力端子２２とから構成される。Ａ−Ｄ変換装置２０は、サンプリング周期ごとに、入力端子２１から入力されたアナログ信号に対応するレベルのディジタル値を、出力端子２２から出力する。
【００２４】
サンプリングクロック発生部２３は、Ａ−Ｄ変換の基準となるサンプリング周期Ｔを有する周期信号であるサンプリングクロックを発生する。サンプリング周期Ｔは、アナログ信号をディジタル値に変換する所定の周期である。
【００２５】
電圧制御発振器２４は、入力信号の電圧に比例した周波数の周期信号を発生する。カウンタ２５は、サンプリング周期Ｔごとに電圧制御発振器２４から出力される周期信号の波数を計数し、計数した値（ディジタル値）をレジスタ２６に出力する。レジスタ２６は、サンプリング周期Ｔの間、入力したディジタル値を保持し、出力端子２２に出力する。その結果、入力のアナログ信号のサンプリングクロックごとの電圧に比例したディジタル値が出力される。
【００２６】
Ａ−Ｄ変換装置２０の分解能は、入力電圧に対して電圧制御発振器２４が生成する周期信号の周波数で決定される。同じ入力電圧に対して周波数が高ければ、それだけ分解能が高くなる。アナログ信号を正しくディジタル値に変換するには、電圧制御発振器２４が生成する周期信号の周波数が、入力電圧に比例することが必要である。入力電圧−周波数の特性が直線からずれると、Ａ−Ｄ変換の精度が低下する。
【００２７】
図２は、実施の形態１に係る電圧制御発振器２４の構成の例を示すブロック図である。電圧制御発振器２４は、入力端子２７の入力電圧に応じた周期の鋸波を発生し、その鋸波の周期ごとにパルス（周期信号）を発生して、出力端子２８に出力する。鋸波を発生する基本部分は、電流源２９と、２つのコンデンサ３２Ａ、３２Ｂと、コンデンサ３２Ａ、３２Ｂを電流源２９に接続するスイッチ３１Ａ、３１Ｂと、コンデンサを放電電位（接地３４）に接続するスイッチ３３Ａ、３３Ｂから構成される。コンデンサ３２Ａ、３２Ｂの特性は同じである。電圧制御発振器２４は、定電圧源３５と、コンパレータ３６と、Ｔ−フリップフロップ３７とを備える。また、入力端子２７に接続する２つのコンパレータ３８Ａ、３８Ｂと、ＡＮＤ回路３９Ａ、３９Ｂを備える。
【００２８】
電圧制御発振器２４は、２つの鋸波発生回路１８Ａ、１８Ｂを備える。すなわち、電流源２９と、コンデンサ３２Ａと、スイッチ３１Ａ、３３Ａ、接地３４によって１つの鋸波発生回路１８Ａを形成し、同じく、電流源２９と、コンデンサ３２Ｂと、スイッチ３１Ｂ、３３Ｂ、接地３４によってもう１つの鋸波発生回路１８Ｂを形成している。図２では、電流源２９と接地３４は共通なので、理解を容易にするため鋸波発生回路１８Ａ、１８Ｂを示す枠の外に記載している。
【００２９】
スイッチ３３Ａを開いた状態で、スイッチ３１Ａを閉じて電流源２９からコンデンサ３２Ａに充電すると、端子電圧Ｖ１はコンデンサ３２Ａに蓄えられた電荷量に比例して上昇する。スイッチ３１Ａを開いて、スイッチ３３Ａを閉じると、コンデンサ３２Ａの電荷は接地３４に流れ、コンデンサは放電される。充電電流に比べて放電電流は大きいので、充電時間より放電時間のほうが短い。その結果、コンデンサ３２Ａの端子電圧Ｖ１は鋸波を呈する。コンデンサ３２Ｂについても同様に、スイッチ３３Ｂを開いた状態でスイッチ３１Ｂを閉じて充電し、スイッチ３１Ｂを開きスイッチ３３Ｂを閉じて放電することによって、コンデンサ３２Ｂの端子電圧Ｖ２は鋸波状になる。電圧制御発振器２４は、２つの鋸波発生回路１８Ａ、１８Ｂを交互に用いて、放電時間に無関係な連続する鋸波を発生する。
【００３０】
定電圧源３５、コンパレータ３６、Ｔ−フリップフロップ３７、コンパレータ３８Ａ、３８Ｂ、およびＡＮＤ回路３９Ａ、３９Ｂは２つの鋸波発生回路１８Ａ、１８Ｂを切り替えるスイッチ回路１９を構成する。スイッチ３１Ａおよび３１Ｂの電流源２９側は、コンパレータ３６の一方の入力に接続している。コンパレータ３６の他方の入力は、定電圧源３５に接続している。定電圧源３５の電圧はＶＨである。コンパレータ３６の出力は、Ｔ−フリップフロップ３７に接続している。コンパレータ３６は入力を比較して、スイッチ３１Ａ、３１Ｂ側が電圧ＶＨよりも小さいときは０、電圧ＶＨ以上のときに１を出力する。Ｔ−フリップフロップ３７は、端子Ｔに１パルスが入力されるごとに、出力Ｑの状態が１から０へ、または０から１へ切り替わる。
【００３１】
出力Ｑはスイッチ３１ＡとＡＮＤ回路３９Ｂに接続している。図２では、上線つきＱで表示されている出力Ｑの反転であるｎｏｔＱは、スイッチ３１ＢとＡＮＤ回路３９Ａに接続している。したがって、スイッチ３１Ａとスイッチ３１Ｂは交互にＯＮになり、一方が閉じているときは他方は開いている。
【００３２】
コンデンサ３２Ａ、３２Ｂの端子からコンパレータ３８Ａ、３８Ｂの一方の入力にそれぞれ接続している。コンパレータ３８Ａ、３８Ｂの他方の入力は、入力端子２７に接続している。定電圧源３５の電圧ＶＨは、入力の最大電圧より高く設定されている。コンパレータ３８Ａ、３８Ｂの出力は、それぞれＡＮＤ回路３９Ａ、３９Ｂの他方の入力に接続している。ＡＮＤ回路３９Ａ、３９Ｂの出力は、それぞれスイッチ３３Ａ、３３Ｂに接続している。コンパレータ３８Ａ、３８Ｂはそれぞれ、コンデンサ３２Ａ、３２Ｂの端子側が入力電圧より低い場合に０、入力電圧以上の場合に１を出力する。
【００３３】
ＡＮＤ回路３９Ａ、３９Ｂは、２つの入力がともに１のときに１を、それ以外は０を出力する。したがって、Ｑとコンパレータ３８Ｂの出力がともに１のときに限り、スイッチ３３Ｂが閉じる。また、ｎｏｔＱとコンパレータ３８Ａの出力がともに１のときに限り、スイッチ３３Ａが閉じる。
【００３４】
スイッチ３１Ａ、３１Ｂの電流源２９側はパルス発生器３０に接続している。パルス発生器３０は鋸波の立ち下がりエッジでパルスを発生し、出力端子２８に出力する。
【００３５】
つぎに、電圧制御発振器２４の作用を説明する。まず、Ｔ−フリップフロップ３７の出力Ｑが１であったとする。出力Ｑが１なので、スイッチ３１Ａが閉じ、スイッチ３１Ｂは開いた状態である。ｎｏｔＱは０なので、スイッチ３３Ａは開いた状態である。この状態で、コンデンサ３２Ａは電流源２９の電流によって充電され、端子電圧は上昇する。そのとき、コンデンサ３２Ｂの端子電圧が入力より高ければ、スイッチ３３Ｂが閉じてコンデンサ３２Ｂは放電する。
【００３６】
コンデンサ３２Ａの端子電圧が上昇して、Ｖｏｕｔが電圧ＶＨ以上になると、コンパレータ３６の出力が１になり、Ｔ−フリップフロップ３７の出力Ｑが０になる。すると今度は、スイッチ３１Ａが開いて、スイッチ３１Ｂが閉じる。そして、スイッチ３３Ｂは開いた状態になる。このとき、コンパレータ３６の出力は０に戻る。この状態で、コンデンサ３２Ｂは電流源２９の電流によって充電され、端子電圧は上昇する。
【００３７】
コンデンサ３２Ａの端子電圧はＶＨ以上で、入力電圧ＶＬより高いので、コンパレータ３８Ａの出力は１である。ｎｏｔＱが１でＡＮＤ回路３９Ａの出力が１になり、スイッチ３３Ａが閉じるので、コンデンサ３２Ａは放電する。コンデンサ３２Ａの端子電圧が入力電圧ＶＬより低くなると、コンパレータ３８Ａの出力は０になり、ＡＮＤ回路３９Ａの出力が０になって、スイッチ３３Ａは開く。したがって、コンデンサ３２Ａの端子電圧は入力電圧ＶＬ以下になったところで保持される。
【００３８】
コンデンサ３２Ｂの端子電圧が上昇して、Ｖｏｕｔが電圧ＶＨ以上になると、コンパレータ３６の出力が１になり、Ｔ−フリップフロップ３７の出力Ｑが１になる。すると最初の状態に戻って、スイッチ３１Ｂが開いて、スイッチ３１Ａが閉じる。このとき、コンパレータ３６の出力は０に戻る。この状態で、コンデンサ３２Ａは電流源２９の電流によって充電され、端子電圧は上昇する。
【００３９】
コンデンサ３２Ｂの端子電圧はＶＨ以上で、入力電圧ＶＬより高いので、コンパレータ３８Ｂの出力は１である。Ｑが１でＡＮＤ回路３９Ｂの出力が１になり、スイッチ３３Ｂが閉じるので、コンデンサ３２Ｂは放電する。コンデンサ３２Ｂの端子電圧が入力電圧ＶＬより低くなると、コンパレータ３８Ｂの出力は０になり、ＡＮＤ回路３９Ｂの出力が０になって、スイッチ３３Ｂは開く。したがって、コンデンサ３２Ｂの端子電圧は入力電圧ＶＬ以下になったところで保持される。
【００４０】
以上の動作を繰り返し、スイッチ３１Ａ、３１Ｂの電流源２９側は、下の電位がＶＬで上の電位がＶＨの鋸波を呈する。充電電流は電流源２９の電流によって一定なので、コンデンサ３２Ａ、３２Ｂの端子電圧が上昇する速さは一定である。入力電圧ＶＬが高いときには、コンデンサ３２Ａ、３２Ｂの端子電圧がＶＬからＶＨになるまでの時間は短く、入力電圧ＶＬが低いときには長くなる。したがって、鋸波の周波数は入力電圧ＶＬに比例する。
【００４１】
パルス発生器３０によって、鋸波の立ち下がりエッジでパルスを発生する。コンデンサ３２Ａ、３２Ｂの特性は同じで、電流源２９は共通なので、鋸波の形状は両者で同じである。すなわち、両者の鋸波の周期は等しい。従って、電圧制御発振器２４は入力電圧に比例した周波数のパルスを出力する。
【００４２】
図３は、実施の形態１に係る電圧制御発振器２４の異なる構成の例を示すブロック図である。電圧制御発振器２４は、２つの鋸波発生回路１８Ａ、１８Ｂを備える。すなわち、電流源である電圧−電流アンプ１７と、コンデンサ３２Ａと、スイッチ３１Ａ、３３Ａ、接地３４によって１つの鋸波発生回路１８Ａを形成し、同じく、電圧−電流アンプ１７と、コンデンサ３２Ｂと、スイッチ３１Ｂ、３３Ｂ、接地３４によってもう１つの鋸波発生回路１８Ｂを形成している。図３では、電圧−電流アンプ１７と接地３４は共通なので、理解を容易にするため鋸波発生回路１８Ａ、１８Ｂを示す枠の外に記載している。電流源である電圧−電流アンプ１７は、入力端子２７の電圧に比例した電流を発生する。
【００４３】
図３の電圧制御発振器２４では、コンデンサ３２Ａ、３２Ｂを充電する電流は一定ではなく、入力電圧に比例する。鋸波のピーク電位（ＶＨ）はトランジスタ４１Ａ、４１Ｂのスイッチング電圧で決定される。反転回路４２と４３は、反転回路ループを構成している。鋸波発生回路１８Ａ、１８Ｂの切替には、図２のＴ−フリップフロップ３７に代えて、反転回路ループを用いる。
【００４４】
コンデンサ３２Ａ、３２Ｂの端子電圧Ｖ１、Ｖ２がトランジスタ４１Ａ、４１Ｂのスイッチング電圧（ＶＨ）より高くなると、トランジスタ４１Ａ、４１Ｂが導通して反転回路ループの端子を低電位にするので、反転回路ループの両側の電位が切り替わる。反転回路ループの両側は、図２におけるＴ−フリップフロップ３７の出力ＱおよびｎｏｔＱに相当する。
【００４５】
充電電流は入力電圧に比例し、コンデンサ３２Ａ、３２Ｂを切り替えるピーク電圧ＶＨと放電電圧（接地３４）は一定なので、入力電圧が高いと、それだけ速く充電されて速くピーク電圧に達して切り替わり、入力電圧が低ければゆっくり充電されて、ピーク電圧に達するのが遅くなる。したがって、鋸波の周期は入力電圧に反比例し、周波数は入力電圧に比例する。
【００４６】
図２の回路では充電電流が一定なので、鋸波の立ち上がり傾斜は同じ角度であり、入力電圧が変化すると鋸波はほぼ相似形で変化する。図３の回路では、充電電流が入力電圧に比例しピーク電圧が一定なので、鋸波の高さが一定で周期が変化する。図４は１つの鋸波発生回路に着目して、２つの電圧制御発振器２４の鋸波の違いを示す。図４（ａ）は、２つの回路のある入力電圧における鋸波の波形を代表して示す。図４（ｂ）は、図２の電圧制御発振器２４において、入力電圧が２倍になったときの鋸波の波形を示す。図４（ｃ）は、図３の電圧制御発振器２４において、入力電圧が２倍になったときの鋸波の波形を示す。図４（ｂ）に示すように、図２の回路では、鋸波は相似形で変化する。図４（ｃ）に示すように、図３の回路では、鋸波は高さが一定で周期が変化する。いずれも、入力電圧に比例した周波数の周期信号を生成する。
【００４７】
図５は、実施の形態１に係るパルス信号生成の例を示すタイムチャートである。Ｔ−フリップフロップ３７の出力Ｑの状態が切り替わるごとに、充電されるコンデンサが切り替わることが示されている。パルス発生回路の入力であるＶｏｕｔの電圧は、コンデンサの放電時間を除いた、充電時間だけからなる鋸波になっている。
【００４８】
コンデンサ３２Ａ、３２Ｂの充電電流が充電時間の間一定であるのに対して、放電電流は一定ではなく、放電時間は電源電圧ＶＨと入力電圧ＶＬの電位差に比例しない。また、放電するスイッチのＯＮ抵抗によっても変化する。すなわち、図５のＶ１およびＶ２の鋸波の立ち下がり時間は、電圧には比例しない。したがって、電圧制御発振器（ＶＣＯ）２４の出力の周期にコンデンサの放電時間を含む場合は、周波数は正確には入力電圧に比例しないことになる。本実施の形態では、ＶＣＯ２４出力の周期にコンデンサの放電時間を含まないので、周期信号の周波数は入力電圧に比例し、電圧−周波数特性が直線に近くなる。その結果、Ａ−Ｄ変換の精度が向上する。
【００４９】
また、図３の回路では、フリップフロップに反転回路ループを用いるのでゲート数が少なく、スイッチング動作が速い。そのため、２つの鋸波発生回路１８Ａ、１８Ｂの切替動作が速くなる。その結果、電圧制御発振器２４の電圧−周波数特性の直線性が向上する。
【００５０】
（実施の形態２）
実施の形態２は、Ｖ−Ｆ変換を利用したＡ−Ｄ変換装置２０であって、二本のＶＣＯを備え、両ＶＣＯの周期差を利用して主ＶＣＯの周期未満のＶ−Ｆ変換値を求めることにより高精度にＡ−Ｄ変換を行うものである。
【００５１】
図６は、本発明の実施の形態２に係るＡ−Ｄ変換装置２０のブロック図である。図６に示すように、このＡ−Ｄ変換装置２０は、入力端子２１に入力されるアナログ信号である電圧Ｖｉｎをディジタル信号に変換するＡ−Ｄ変換装置２０であって、周期Ｔbaseで発振するパルス信号を出力する電圧制御発振器１（以下、ＢＡＳＥ−ＶＣＯ（Voltage Controlled Oscillator）という）と、周期Ｔbaseとは異なる周期Ｔjawで発振するパルス信号を出力する電圧制御発振器２（以下、ＪＡＷ−ＶＣＯという）とを備えている。ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２は、それぞれ実施の形態１で用いた電圧制御発振器２４と同様の構成である。すなわち、それぞれ２つの等価な鋸波発生回路１８Ａ、１８Ｂを備え、２つの鋸波発生回路１８Ａ、１８Ｂを交互に用いて、放電時間に無関係な連続する鋸波を発生する。
【００５２】
また、このＡ−Ｄ変換装置２０は、位相差判定回路３と、上位桁算出部であるカウンタ４および第１レジスタ５と、上下桁合成部６と、第２レジスタ７と、第１減算器８と、動作制御回路９と、下位桁算出部たる第３レジスタ１０および第２および第３減算器１１、１２とを備えている。位相差判定回路３、上位桁算出部（カウンタ４および第１レジスタ５）、上下桁合成部６、第２レジスタ７、第１減算器８、動作制御回路９、並びに、下位桁算出部（第３レジスタ１０、第２および第３減算器１１、１２）は、協同してディジタル値算出部として機能する。
【００５３】
本実施の形態においても基本的には、実施の形態１のＡ−Ｄ変換装置２０と同様、ＢＡＳＥ−ＶＣＯ１から出力されるパルス信号のパルス数をカウンタ４にて計数することにより、ディジタル信号を生成する。ＢＡＳＥ−ＶＣＯ１からの出力信号は、カウンタ４のクロック入力端Ｔに入力されており、カウンタ４はＢＡＳＥ−ＶＣＯ１の発振回数を計数することができる。
【００５４】
すなわち、ＢＡＳＥ−ＶＣＯ１の電圧制御信号としてアナログ信号たる入力電圧ＶｉｎがＢＡＳＥ−ＶＣＯ１に与えられる。そして、入力電圧ＶｉｎによりＢＡＳＥ−ＶＣＯ１の周期Ｔbaseは制御される。
【００５５】
入力電圧Ｖｉｎが高いほどＢＡＳＥ−ＶＣＯ１が高速動作をするため、その周期Ｔbaseが小さくなる。周期Ｔbaseが小さければ、単位時間当たりにＢＡＳＥ−ＶＣＯ１から出力されるパルス信号のパルス数は多くなる。一方、入力電圧Ｖｉｎが低いほどＢＡＳＥ−ＶＣＯ１が低速動作をするため、その周期Ｔbaseが大きくなる。周期Ｔbaseが大きければ、単位時間当たりにＢＡＳＥ−ＶＣＯ１から出力されるパルス信号のパルス数は少なくなる。
【００５６】
よって、サンプリングクロック発生部１３が生成する所定の期間（＝１サンプリング周期）中にＢＡＳＥ−ＶＣＯ１から出力されるパルス信号のパルス数をカウンタ４にて計数すれば、その計数値の大小がアナログ信号たる入力電圧Ｖｉｎの大小を示し、計数値そのものがアナログ信号たる入力電圧Ｖｉｎのディジタル信号への変換値に相当することになる。この計数値を出力すれば、Ｖ−Ｆ変換を利用したＡ−Ｄ変換が実現できる。なお、Ａ−Ｄ変換装置２０の分解能はＢＡＳＥ−ＶＣＯ１の発振周波数とサンプリング周波数とを用いて、Ａ−Ｄ分解能＝ｌｏｇ２ (ＢＡＳＥ−ＶＣＯ１の発振周波数／サンプリング周波数)として求められる。例えばＢＡＳＥ−ＶＣＯ１の発振周波数＝５０［MHz］、サンプリング周波数＝４４［kHz］の場合、分解能は１０bitと算出される。
【００５７】
しかし、上記課題にて述べたように、ＢＡＳＥ−ＶＣＯ１のパルス信号をカウントするだけでは、パルス信号に含まれるパルス数がそもそも少ない場合等において、カウンタ４における計数値にほとんど変動が見られず、高精度なＡ−Ｄ変換を行うことができない。
【００５８】
より具体的には、例えば入力電圧Ｖｉｎが４［Ｖ］以上５［Ｖ］未満のときにＢＡＳＥ−ＶＣＯ１から１サンプリング周期中に出力されるパルス信号のパルス数が４個であり、入力電圧Ｖｉｎが３［Ｖ］以上４［Ｖ］未満のときには１サンプリング周期中のパルス数が３個であるとすれば、入力電圧Ｖｉｎが４．２［Ｖ］であっても４．８［Ｖ］であっても、計数されるパルス数は４個とされるし、入力電圧Ｖｉｎが３．５［Ｖ］であっても３．９［Ｖ］であっても、計数されるパルス数は３個とされる、ということである。
【００５９】
すなわち、パルス数を計数してＡ−Ｄ変換を行う場合、計数するパルス数の小数部分まで区別することができないので、４．２［Ｖ］と４．８［Ｖ］のようにアナログ電圧において微小な相違を有するにも拘らず、いずれの場合も変換後のディジタル信号においては“４”との数値が出力されてしまうのである。もちろん、Ｖ−Ｆ変換の変換周波数を高める、すなわち、ＢＡＳＥ−ＶＣＯ１の発振周波数を高める（上記数値例の場合、例えば４［Ｖ］以上５［Ｖ］未満のときのパルス数を４０〜４９個のように高める）ことができれば、Ａ−Ｄ変換の高精度化は可能である（上記数値例の場合、例えば４２個と４８個のように区別可能である）。しかし、変換周波数は、回路の製造プロセス条件や許容周波数ジッター値等の制限により、容易に高められるものではない。
【００６０】
そこで、本実施の形態では、ＢＡＳＥ−ＶＣＯ１に対して周期差を有するＪＡＷ−ＶＣＯ２を用意し、両ＶＣＯ出力の位相差を計測してＢＡＳＥ−ＶＣＯ１の周期Ｔbase未満のＶ−Ｆ変換値を求める。Ｖ−Ｆ変換を利用したＡ−Ｄ変換において変換精度を高めるということは、ＢＡＳＥ−ＶＣＯ１から出力されるパルス信号のパルス数では計数しきれない、計数の小数部分を計測するということであり、このパルス数の小数部分計測のために、本実施の形態においてＪＡＷ−ＶＣＯ２を採用するのである。
【００６１】
なお、アナログ信号たる入力電圧Ｖｉｎは、ＪＡＷ−ＶＣＯ２の電圧制御信号としても機能する。そして、入力電圧ＶｉｎによりＪＡＷ−ＶＣＯ２の周期Ｔjawも制御される。ここで、周期Ｔbaseと周期Ｔjawとの比をＡ：Ｂ（Ａ≠Ｂ）とすると、このＡ：Ｂの比を保ったまま、入力電圧Ｖｉｎにより周期ＴbaseおよびＴjawの各値は制御される。
【００６２】
ＢＡＳＥ−ＶＣＯ１の周期とＪＡＷ−ＶＣＯ２の周期の比を一定に保つには、例えば、図６のように、一方のＶＣＯへの入力を抵抗１４および１５によって、入力端子２１と接地１６との電位差を抵抗分割して他方のＶＣＯに入力する。入力の電圧が変化しても、２つのＶＣＯに入力される電圧の比は一定である。ＶＣＯの特性が同じであれば、周期比は一定に保たれることになる。その他、増幅回路によって一定の比の入力を生成してもよい。
【００６３】
本実施の形態では、出力すべきディジタル信号の上位ビットについては、ＢＡＳＥ−ＶＣＯ１から１サンプリング周期中に出力されるパルス信号のパルス数に基づいて算出する。一方、ディジタル信号の下位ビットについては、ディジタル信号のサンプリング周期を示すサンプリング信号Ｐｓの活性化時点からＢＡＳＥ−ＶＣＯ１のパルス信号の位相とＪＡＷ−ＶＣＯ２のパルス信号の位相とが一致する時点までの間に含まれる、ＢＡＳＥ−ＶＣＯ１またはＪＡＷ−ＶＣＯ２のパルス信号のパルス数に基づいて算出する。
【００６４】
周期ＴbaseおよびＴjawを異なる値としておくと、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の２つのＶＣＯの発振出力の位相が一定間隔で一致する。この間隔をＭとする。ＢＡＳＥ−ＶＣＯ１については、自走によりその出力パルス信号の発振を開始させる。一方、ＪＡＷ−ＶＣＯ２については、サンプリング信号Ｐｓの活性化に伴って発振開始させる。すなわち、このＪＡＷ−ＶＣＯ２については、サンプリング信号Ｐｓの活性化と同時に発振を開始させ、サンプリング信号Ｐｓの活性化時点をＪＡＷ−ＶＣＯ２の発振起点とする。
【００６５】
図７は、ＢＡＳＥ−ＶＣＯ１のパルス信号とＪＡＷ−ＶＣＯ２のパルス信号との一例を示すタイミングチャートである。図７では、サンプリング信号Ｐｓの活性化時点（すなわちＪＡＷ−ＶＣＯ２の発振起点）が、ちょうどＢＡＳＥ−ＶＣＯ１のあるパルスの立ち上がりと同時であって、また、ＢＡＳＥ−ＶＣＯ１のパルス数９個に対してＪＡＷ−ＶＣＯ２のパルス数が８個となる場合を示している。この場合、周期Ｔbaseと周期Ｔjawとの比Ａ：Ｂは８：９である。
【００６６】
また、図８は、ＢＡＳＥ−ＶＣＯ１のパルス信号とＪＡＷ−ＶＣＯ２のパルス信号との他の一例を示すタイミングチャートである。図８でも、サンプリング信号Ｐｓの活性化時点（すなわちＪＡＷ−ＶＣＯ２の発振起点）が、ちょうどＢＡＳＥ−ＶＣＯ１のあるパルスの立ち上がりと同時である場合を示しているが、図８では、ＢＡＳＥ−ＶＣＯ１のパルス数８個に対してＪＡＷ−ＶＣＯ２のパルス数が９個となる場合を示している。この場合、周期Ｔbaseと周期Ｔjawとの比Ａ：Ｂは９：８である。
【００６７】
本実施の形態においては、ＢＡＳＥ−ＶＣＯ１とＪＡＷ−ＶＣＯ２との間での周期差を、図７のようにＪＡＷ−ＶＣＯ２の周期Ｔjawが大きくなるように設定してもよいし、図８のようにＢＡＳＥ−ＶＣＯ１の周期Ｔbaseが大きくなるように設定してもよい。ただし、ＪＡＷ−ＶＣＯ２の周期ＴjawをＢＡＳＥ−ＶＣＯ１の周期Ｔbaseよりも大きくする方が、両ＶＣＯ出力の位相差の検出が容易となるので、以下では、図７のように、ＢＡＳＥ−ＶＣＯ１のパルス数９個に対してＪＡＷ−ＶＣＯ２のパルス数が８個となる場合を例に採って、説明を行う。
【００６８】
図９は、ＢＡＳＥ−ＶＣＯ１とＪＡＷ−ＶＣＯ２とを用いることで周期Ｔbase未満のＶ−Ｆ変換値が求められる原理を説明するタイミングチャートである。
【００６９】
Ｖ−Ｆ変換を利用したＡ−Ｄ変換装置２０で生成されるべきディジタル値は、サンプリング信号Ｐｓの１サンプリング周期内におけるＢＡＳＥ−ＶＣＯ１からのパルス数の、整数および小数を含めた総パルス数である。図９を参照すれば、サンプリング信号Ｐｓの第１番目におけるサンプリング周期内には、サンプリング信号Ｐｓの活性化時点（すなわちサンプリング周期内の初頭）からサンプリング周期内のＢＡＳＥ−ＶＣＯ１の最初のパルス発生（ＢＡＳＥ−ＶＣＯ１の第“２”番目のパルスの立ち上がり時点）までの小数（ｉ）、サンプリング周期内のＢＡＳＥ−ＶＣＯ１の最初のパルス発生（ＢＡＳＥ−ＶＣＯ１の第“２”番目のパルスの立ち上がり時点）から次のサンプリング周期開始までのＢＡＳＥ−ＶＣＯ１のパルス数（正の数、ii）、および、サンプリング周期内のＢＡＳＥ−ＶＣＯ１の最後のパルス発生（ＢＡＳＥ−ＶＣＯ１の第“５”番目のパルスの立ち上がり時点）から次のサンプリング周期開始までの小数（iii）、という３部分が含まれていることが分かる。
【００７０】
図９のうち、正の数たるiiの部分については従来技術と同様、ＢＡＳＥ−ＶＣＯ１のパルス数を計数することで求めることができる。一方、本発明では、従来技術では求められなかった図９の小数たるｉおよびiiiの部分をも計数可能となる。
【００７１】
図９のｉの部分は、周期Ｔbaseと周期Ｔjawとの周期差をＴdiffとすると、例としてＴdiff×５の期間となっている。また、iiiの部分は、例としてＴdiff×７の期間となっている。なお、周期差Ｔdiffは、図８に示されているように、Ｔbase＝Ａ×Ｔdiff＝８×Ｔdiff、および、Ｔjaw＝Ｂ×Ｔdiff＝９×Ｔdiffとの関係を満たしている。よって、図９のｉの部分は、周期Ｔbaseの５／８の期間となっている。また、図９のiiiの部分は、Ｔdiff×７の期間、すなわち、周期Ｔbaseの７／８の期間となっている。
【００７２】
図９のｉないしiiiの部分を全て足せば、その値が１サンプリング周期内におけるＢＡＳＥ−ＶＣＯ１からのパルス数の、整数および小数を含めた総パルス数となる。すなわち、この値が、より高精度化されたＡ−Ｄ変換値となる。図９における最初のサンプリング周期においては、ｉの部分＝５／８、iiの部分＝３、iiiの部分＝７／８であるので、ｉないしiiiの総計は正の数４と小数４／８となる。同様に、図９における二回目のサンプリング周期においては、ｉの部分＝１／８、iiの部分＝４、iiiの部分＝４／８であるので、ｉないしiiiの総計は正の数４と小数５／８となる。同様に、図９における三回目のサンプリング周期においては、ｉの部分＝４／８、iiの部分＝４、iiiの部分＝０／８であるので、ｉないしiiiの総計は正の数４と小数４／８となる。
【００７３】
ここで、最初のサンプリング周期に示したように、ｉとiiiの部分が小数であっても、両者の合計に桁上がりが発生することがある。この場合、iiの部分だけを用いてパルス数の判定を行うわけにはいかない。そこで、このような桁上がりも含めた計数方法が必要となる。以下に、その方法を説明する。
【００７４】
まず、Ｎ回目のサンプリングにおいて、ｉにあたる部分については、Ｎ−１回目のサンプリングにおけるiiiの数値を用いて、（１−［iiiの数値］）として計算できる。例えば、図９における最初のサンプリング周期においては、ｉの部分＝１−３／８＝５／８として計算でき、二回目のサンプリング周期においては、ｉの部分＝１−７／８＝１／８として、三回目のサンプリング周期においては、ｉの部分＝１−４／８＝４／８として、それぞれ計算できる。
【００７５】
そして、Ｎ回目のサンプリングにおいて、ｉないしiiiの総計は、ＢＡＳＥ−ＶＣＯ１のＮ＋１回目のサンプリングにおける計数値にＮ回目のiiiの部分の小数値を加えた値と、ＢＡＳＥ−ＶＣＯ１のＮ回目のサンプリングにおける計数値にＮ−１回目のiiiの部分の小数値を加えた値との差により計算することができる。
【００７６】
例えば、図９における最初のサンプリング周期においては、二回目のサンプリング開始時におけるＢＡＳＥ−ＶＣＯ１の計数値“５”および最初のサンプリング周期におけるiiiの部分の小数値“７／８”の総計から、最初のサンプリング開始時におけるＢＡＳＥ−ＶＣＯ１の計数値“１”およびその１つ前のサンプリング周期（最初のサンプリングの前なので存在しないが）におけるiiiの部分の小数値“３／８”の総計を差し引くことによって、（５＋７／８）−（１＋３／８）＝４＋４／８と計算できる。
【００７７】
同様にして、図９における二回目のサンプリング周期においては、三回目のサンプリング開始時におけるＢＡＳＥ−ＶＣＯ１の計数値“１０”および二回目のサンプリング周期におけるiiiの部分の小数値“４／８”の総計から、二回目のサンプリング開始時におけるＢＡＳＥ−ＶＣＯ１の計数値“５”およびその前のサンプリング周期におけるiiiの部分の小数値“７／８”の総計を差し引くことによって、（１０＋４／８）−（５＋７／８）＝４＋５／８と計算でき、三回目のサンプリング周期においては、四回目のサンプリング開始時におけるＢＡＳＥ−ＶＣＯ１の計数値“１５”および三回目のサンプリング周期におけるiiiの部分の小数値“０／８” の総計から、三回目のサンプリング開始時におけるＢＡＳＥ−ＶＣＯ１の計数値“１０”およびその前のサンプリング周期におけるiiiの部分の小数値 “４／８”の総計を差し引くことによって、（１５＋０／８）−（１０＋４／８）＝４＋４／８と計算できる。
【００７８】
すなわち、１サンプリング周期ごとに、ＢＡＳＥ−ＶＣＯ１の計数値とiiiの部分の小数値とのペアを生成し、Ｎ＋１回目のペアの値からＮ回目のペアの値を減じることで、高精度にＡ−Ｄ変換されたディジタル値を生成することができる。そして、このように差分を計算することにより、Ａ−Ｄ変換装置２０が有する入力電圧に対するディジタル値の変換誤差を低減する効果もある。Ｎ＋１回目のペアの有する誤差とＮ回目のペアの有する誤差とが同じ量であるので、減算により誤差が帳消しとなるからである。
【００７９】
次に、図９におけるiiiの数値の算出方法について述べる。図９のうち、小数たるiiiの部分を求めるには、サンプリング開始時の直前のＢＡＳＥ−ＶＣＯ１の活性化時点と、サンプリング開始時点との間の位相差を計測すればよい。
【００８０】
例えば、図９におけるサンプリング信号Ｐｓの最初の活性化時点は、ＢＡＳＥ−ＶＣＯ１の第“１”番目のパルスの途中に存在する。すなわち、サンプリング信号Ｐｓの最初の活性化の直前のＢＡＳＥ−ＶＣＯ１の活性化時点は、第“１”番目のパルスの発振時点であり、サンプリング信号Ｐｓの最初の活性化時点は、ＢＡＳＥ−ＶＣＯ１の第“１”番目のパルスの発振時点より周期Ｔbaseの３／８の期間だけ遅れた位置に存在する。この３／８との数値は、ｉの期間たる５／８の補数にあたる。
【００８１】
ＪＡＷ−ＶＣＯ２は、サンプリング信号Ｐｓの活性化と同時に発振を開始するので、サンプリング信号Ｐｓの最初の活性化時点において、ＪＡＷ−ＶＣＯ２も発振することとなる。図８を参照すると、ＢＡＳＥ−ＶＣＯ１の立ち上がりに対して、ＪＡＷ−ＶＣＯ２の立ち上がりが周期Ｔbaseの３／８の期間だけ遅れた位置に存在するのは、ズレ量“３”と示されたパルスＰ３である。
【００８２】
図８において、この、ズレ量“３”と示されたパルスＰ３の立ち上がりをＪＡＷ−ＶＣＯ２の発振開始時点とみなせば、パルスＰ３から、両ＶＣＯのパルス信号の位相が一致する時点（ズレ量“８”または“０”と示された時点）までの間に含まれるパルス数は、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２のいずれにおいても、５個である。この数値は、最初のサンプリング周期におけるｉの期間たる５／８の分子“５”に相当する。また、この５／８との数値は、その１つ前のサンプリング周期（最初のサンプリングの前なので存在しないが）におけるiiiの期間たる３／８の補数にあたる。
【００８３】
すなわち、サンプリング信号Ｐｓの活性化時点からＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２のパルス信号の位相が一致する時点までの間に含まれるＢＡＳＥ−ＶＣＯ１またはＪＡＷ−ＶＣＯ２のパルス信号のパルス数に基づいて、Ｎ＋１回目のサンプリングにおけるｉの期間、および、Ｎ回目のサンプリングにおけるiiiの期間としての、周期Ｔbase未満の小数部分を計測することができる。
【００８４】
図９の最初のサンプリング周期におけるiiiの部分を求めるには、次の第２回目のサンプリング信号Ｐｓの活性化時点からＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２のパルス信号の位相一致時点までの間に含まれるＢＡＳＥ−ＶＣＯ１またはＪＡＷ−ＶＣＯ２のパルス数を計数して、第２回目のサンプリング信号Ｐｓにおける小数たるｉの部分を上記と同様に求め、１よりその値を差し引けばよい。
【００８５】
図９におけるサンプリング信号Ｐｓの第２回目の活性化時点は、ＢＡＳＥ−ＶＣＯ１の第“５”番目のパルスの途中に存在する。すなわち、サンプリング信号Ｐｓの第２回目の活性化時点は、ＢＡＳＥ−ＶＣＯ１の第“５”番目のパルスの発振時点より周期Ｔbaseの７／８の期間だけ遅れた位置に存在する。この７／８との数値は、第２回目のサンプリング周期の初頭に位置する小数の期間たる１／８の補数にあたる。
【００８６】
ＪＡＷ−ＶＣＯ２は、サンプリング信号Ｐｓの活性化と同時に発振を開始するので、サンプリング信号Ｐｓの第２回目の活性化時点において、ＪＡＷ−ＶＣＯ２も発振することとなる。図８を参照すると、ＢＡＳＥ−ＶＣＯ１の立ち上がりに対して、ＪＡＷ−ＶＣＯ２の立ち上がりが周期Ｔbaseの７／８の期間だけ遅れた位置に存在するのは、ズレ量“７”と示されたパルスＰ７である。
【００８７】
図８において、この、ズレ量“７”と示されたパルスＰ７から、両ＶＣＯのパルス信号の位相が一致する時点（ズレ量“８”または“０”と示された時点）までの間に含まれるパルス数は、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２のいずれにおいても、１個である。この数値は、第２回目のサンプリング周期におけるｉの期間たる１／８の分子に相当する。また、この１／８との数値は、その１つ前のサンプリング周期（最初のサンプリング周期）におけるiiiの期間たる７／８の補数にあたる。
【００８８】
すなわち、サンプリング信号Ｐｓの活性化時点からＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２のパルス信号の位相が一致する時点までの間に含まれるＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２のパルス信号のパルス数を計数することにより、そのパルス数に基づいて、周期Ｔbase未満の小数部分（Ｎ＋１回目のサンプリングにおけるｉの期間、および、Ｎ回目のサンプリングにおけるiiiの期間）を計測することができる。
【００８９】
上記を一般的に説明すると、以下のようになる。Ｔbase：Ｔjaw＝Ａ：Ｂなので、Ｔjaw／Ｔbase＝Ｂ／Ａ、よってＴjaw・Ａ＝Ｔbase・Ｂ＝Ｍとなり、ＪＡＷ−ＶＣＯ２の出力パルス信号の周期ＴjawのＡ周に対して、ＢＡＳＥ−ＶＣＯ１の出力パルス信号の周期ＴbaseのＢ周目ごとに、２つのＶＣＯの位相が一致する。
【００９０】
ＪＡＷ−ＶＣＯ２の出力パルス信号の発振開始が、その直前のＢＡＳＥ−ＶＣＯ１の出力パルス信号の発振開始よりＴdiff・Ｘだけ遅れた場合を考える。この遅延を伴って、ＪＡＷ−ＶＣＯ２の出力パルス信号がＸ回発振した時、図８を参照すれば、Ｔjaw・(Ａ−Ｘ)＋Ｔdiff・Ｘ = Ｔjaw・Ａ−(Ｔjaw−Ｔdiff)・Ｘ＝Ｔjaw・Ａ−Ｔbase・Ｘ＝Ｔbase・(Ｂ−Ｘ)と表せる。よって、両ＶＣＯの位相が一致するまでのパルス信号の計数値は、ＢＡＳＥ−ＶＣＯ１の出力パルス信号を用いての計数でＢ−Ｘ、ＪＡＷ−ＶＣＯ２の出力パルス信号を用いての計数でＡ−Ｘとなる。
【００９１】
なお、Ｔbase＝Ｔdiff・Ａより、Ｘの最大値ＸmaxはＡ−１である。Ｘ＝ＡとなるとＸ＝０の場合と区別できないからである。最大値Ｘmaxの値が大きいほど、Ａ−Ｄ変換の分解能は高くなる。また、ＴbaseやＴjawの数値例としては例えば、Ｔbase＝３２［nsec］、Ｔdiff＝２［nsec］、Ｔjaw＝３４［nsec］としたり、Ｔbase＝１６［nsec］、Ｔdiff＝２［nsec］、Ｔjaw＝１８［nsec］とすればよい。前者の場合はＡ：Ｂ＝１６：１７となり、後者の場合はＡ：Ｂ＝８：９となる。
【００９２】
次に、図７のＡ−Ｄ変換装置２０の動作について、図１０を用いて説明する。図１０は、本実施の形態に係るＡ−Ｄ変換装置２０の動作を示すタイミングチャートである。まず、ＢＡＳＥ−ＶＣＯ１の出力パルス信号は自走により発振し、カウンタ４はその発振数を計数する。図１０においては、カウンタ４の計数値が“８”〜“２３”まで変化する様子が示されている。
【００９３】
ＪＡＷ−ＶＣＯ２には、サンプリング信号Ｐｓが入力される。そして、ＪＡＷ−ＶＣＯ２は、サンプリング信号Ｐｓの活性化に伴って発振を開始する。なお、ＢＡＳＥ−ＶＣＯ１の発振出力の周期ＴbaseとＪＡＷ−ＶＣＯ２の発振出力の周期Ｔjawとの比Ａ：Ｂは、図８の場合と同様、８：９とされている。
【００９４】
上位桁算出部たるカウンタ４および第１レジスタ５は、サンプリング信号Ｐｓのサンプリング周期ごとに、ＢＡＳＥ−ＶＣＯ１の出力パルス信号の発振の開始から現在のサンプリング信号Ｐｓの活性化時点までにおけるＢＡＳＥ−ＶＣＯ１の出力パルス信号のパルス数を上位桁（図７では“上位ビット”と表示）として算出する。具体的には、第１レジスタ５のデータ入力端Ｄにはカウンタ４の出力が与えられ、第１レジスタ５のクロック入力端Ｔにはサンプリング信号Ｐｓが与えられており、サンプリング信号Ｐｓの活性化に伴って、第１レジスタ５はサンプリング信号Ｐｓの活性化時点におけるカウンタ４の出力値を保持する。
【００９５】
図１０においては、カウンタ４の計数値が“１０”のときにサンプリング信号Ｐｓが活性化しているので、第１レジスタ５には“１０”の情報が保持される。すなわち、第１レジスタ５は、１サンプリング周期ごとにサンプリング信号Ｐｓの活性化時点におけるカウンタ４のパルス数を保持して、上位桁として出力する。
【００９６】
一方、下位桁算出部たる、第３レジスタ１０並びに第２および第３減算器１１、１２は、サンプリング周期ごとに、現在のサンプリング信号Ｐｓの活性化時点からＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力パルス信号の位相が一致する時点までの間に含まれる、ＢＡＳＥ−ＶＣＯ１の出力パルス信号のパルス数に基づいて、ＢＡＳＥ−ＶＣＯ１の出力パルス信号のサンプリング周期内の最後のパルスからサンプリング周期の終点までの位相差（すなわち図９のiiiの部分）を、下位桁（図７では“下位ビット”と表示）として算出する。
【００９７】
位相差判定回路３は、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力パルス信号の立ち上がりの位相の一致を検出し、検出時にその出力を活性化させる回路である。位相差判定回路３は、一般的なＳ−Ｒ（Set-Reset）フリップフロップ回路にて構成される。また、動作制御回路９は、サンプリング信号Ｐｓの活性化に伴ってその出力Ｓ１を活性化し、位相差判定回路３におけるＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力パルス信号の位相一致検出に伴って、その出力Ｓ１を非活性化する回路である。動作制御回路９も、一般的なＳ−Ｒフリップフロップ回路にて構成される。
【００９８】
第３レジスタ１０のデータ入力端Ｄにはカウンタ４の出力が与えられ、第３レジスタ１０のクロック入力端ＴにはＢＡＳＥ−ＶＣＯ１の出力パルス信号が与えられている。また、第３レジスタ１０のイネーブル入力端enableには、動作制御回路９からの出力Ｓ１が与えられる。
【００９９】
第３レジスタ１０は、イネーブル入力端enableにおける信号がＨｉからＬｏｗへと切り替わった時にワンショット的に動作可能となり、かつ、ＢＡＳＥ−ＶＣＯ１の出力パルス信号の発振に伴って、第３レジスタ１０はＢＡＳＥ−ＶＣＯ１の出力パルス信号の立ち上がり時点におけるカウンタ４の出力値を保持する。
【０１００】
図１０においては、ＪＡＷ−ＶＣＯ２の出力パルス信号の発振開始が、その直前のＢＡＳＥ−ＶＣＯ１の出力パルス信号の発振開始よりＴdiff・Ｘだけ遅れたときの各場合（Ｘ＝０〜７）を、Delay0〜Delay7として示している。
【０１０１】
いま、Ｘ＝４とすると、カウンタ４の計数値が“１５”のときに、ＢＡＳＥ−ＶＣＯ１およびＪＡＷ−ＶＣＯ２の出力パルス信号の立ち上がりの位相が一致する。よって、このときＢＡＳＥ−ＶＣＯ１の出力パルス信号は立ち上がり、かつ、イネーブル入力端enableにおける信号Ｓ１がＨｉからＬｏｗへと切り替わるので、第３レジスタ１０は、カウンタ４の出力するパルス数“１５”を保持する。
【０１０２】
下位桁算出部の他の構成要素たる第２減算器１１は、第３レジスタ１０に保持された計数値“１５”から第１レジスタ５に保持された計数値“１０”を差し引く。よって、第２減算器１１の出力値は、この場合、１５−１０＝“５”となる。なお、第２減算器１１の出力値は、Delay0〜Delay7の各場合に応じて変動し、例えばDelay0の場合は第３レジスタ１０での保持値が“１９”となるため、その値は１９−１０＝“９”となり、Delay7の場合は第３レジスタ１０での保持値が“１２”となるため、その値は１２−１０＝“２”となる。
【０１０３】
そして、下位桁算出部の他の構成要素たる第３減算器１２は、所定の数値“９”（この“９”との数値は、比Ａ：Ｂ＝８：９の“９”からである）から第２減算器１１で算出された値“５”を差し引く。よって、第３減算器１２の出力値は、Ｘ＝４の場合、９−５＝“４”となる。この第３減算器１２の出力値が、ＢＡＳＥ−ＶＣＯ１の出力パルス信号のサンプリング周期内の最後のパルスからサンプリング周期の終点までの位相差（すなわち図９のiiiの部分）、すなわち下位桁となる。
【０１０４】
なお、第３減算器１２の出力値は、Delay0〜Delay7の各場合に応じて変動し、例えばDelay0の場合は第２減算器１１の値が“９”となるため、その値は９−９＝“０”となり、Delay7の場合は第２減算器１１の値が“２”となるため、その値は９−２＝“７”となる。
【０１０５】
上下桁合成部６は、第１レジスタ５から出力される上位桁の情報、および、第３減算器１２から出力される下位桁の情報を合成して、合成値を生成する。具体的には、上下桁合成部６は例えばシフトレジスタで構成され、その下位ビット側に下位桁の情報を保持し、その上位ビット側に上位桁の情報を保持する。この下位ビット側が、図９のiiiの部分の小数値に相当し、上位ビット側が、図９のサンプリング信号Ｐｓ活性化時点でのＢＡＳＥ−ＶＣＯ１の計数値に相当する。
【０１０６】
図１０においてＸ＝４の場合、上位桁は“１０”であり、下位桁は“４”であるため、上下桁合成部６における合成値は“１０＋４／８”となる。この合成値が、サンプリング信号Ｐｓの活性化時に第２レジスタ７に保持される。
【０１０７】
第２レジスタ７のデータ入力端Ｄには上下桁合成部６の出力が与えられ、第２レジスタ７のクロック入力端Ｔにはサンプリング信号Ｐｓが与えられており、サンプリング信号Ｐｓの活性化に伴って、第２レジスタ７は、Ｎ回目のサンプリング時における合成値“１０＋４／８”を保持する。なお、合成値“１０＋４／８” の保持前は、第２レジスタ７にはＮ−１回目のサンプリング時における合成値として“５＋７／８”の情報が保持されている。これらの値は、図９における二回目のサンプリング周期における各数値に対応している。
【０１０８】
そして、第１減算器８は、現在より一つ前のサンプリング周期（Ｎ−１回目のサンプリング周期）における第２レジスタ７の保持値“５＋７／８”と、現在の合成値“１０＋４／８”との差分値“４＋５／８”を、上位ビットおよび下位ビットで構成されるディジタル信号として出力する。
【０１０９】
なお、サンプリング周期内のＢＡＳＥ−ＶＣＯ１の最後のパルス発生から次のサンプリング周期開始までの小数（iii）を、ＢＡＳＥ−ＶＣＯ１とＪＡＷ−ＶＣＯ２の周期が最後に一致した時点から次のサンプリング周期開始までの、ＢＡＳＥ−ＶＣＯ１またはＪＡＷ−ＶＣＯ２のパルス数で計測してもよい。２つのＶＣＯの周期が最後に一致した時点からのパルス数によって、最後のパルスの位相差を知ることができる。また、次のサンプリング周期開始と、２つのＶＣＯのパルスのいずれかとが一致するとは限らない。サンプリング周期開始とＶＣＯのパルスの差は、量子化誤差である。
【０１１０】
本実施の形態においては、Ａ：Ｂの比を保ったまま、入力電圧ＶｉｎによりＢＡＳＥ−ＶＣＯ１の周期ＴbaseおよびＪＡＷ−ＶＣＯ２の周期Ｔjawの各値が制御される。２つのＶＣＯのアナログ入力電圧Ｖｉｎに対する感度が例えば１次式であれば、両ＶＣＯの周期差Ｔdiffの感度もまた１次式である。そして、この周期差Ｔdiffが、下位ビットの最小分解能に相当する。アナログ入力電圧Ｖｉｎに応じて周期Tbaseの幅は変化するが、周期差Ｔdiffの幅も同じ感度で変化するため、Ｔbase／Ｔdiffの値はアナログ入力電圧Ｖｉｎの値に関わらず一定となり、下位ビットの分解能はアナログ入力電圧Ｖｉｎに関わらず一定となる。
【０１１１】
（実施の形態の変形例１）
実施の形態１および２で用いた電圧制御発振器２４の動作について、図５で示すように、入力ＶＬと定電圧源３５の電圧ＶＨとの間で振動する鋸波を生成するように説明したが、実際は、コンパレータ３６とＴ−フリップフロップ３７などのスイッチング時間だけ、鋸波形はオーバーシュートまたはアンダーシュートする。一般に、オーバーシュートまたはアンダーシュートの時間は入力電圧に比例しないので、電圧−周波数特性はそれだけ直線から偏差を生じることになる。したがって、スイッチングの時間は短いことが望ましい。
【０１１２】
そこで、変形例１としてスイッチングにかかわる回路、特にフリップフロップの反転回路に、Ｎチャンネルトランジスタのシングル構成の反転回路を用いる。図１１は、反転回路の構成の一例を示す回路図である。一般には反転回路（インバータ回路）として、ＰチャンネルのトランジスタとＮチャンネルのトランジスタを用いるＣＭＯＳ（Complementary MOS）インバータ回路が使用されることが多い。図１１に示す回路は、ＣＭＯＳインバータのＰチャンネルトランジスタに代えて抵抗Ｒを用いる構成である。
【０１１３】
入力ＩがグランドＧに対して高電位のときは、トランジスタＮがオンになってソース−ドレイン間が導通し、抵抗Ｒの電流による電圧降下で出力Ｏは低電位になる。入力Ｉが低電位のときは、トランジスタＮがオフで導通せず、出力Ｏは電源電圧ＶＤＤに近い高電位になる。すなわち、出力Ｏは入力Ｉの反転になっている。
【０１１４】
Ｎチャンネルトランジスタのシングル構成によると、トランジスタＮのキャリアは電子のみであり、移動度が大きく、スイッチング動作が速い。その結果、図２および図３のいずれの電圧制御発振器２４においても、２つの鋸波生成回路の切替に要する時間を短くできる。
【０１１５】
（実施の形態の変形例２）
図１２は、電圧制御発振器２４の異なる例を示すブロック図である。図１２の電圧制御発振器２４では、充放電動作を行うコンデンサと放電電圧端子との間にコンデンサと直列に、補償用のトランジスタ４０Ａ、４０Ｂを備える。前述のとおり、鋸波のピーク電圧（ＶＨ）では、スイッチング時間だけオーバーシュートする。オーバーシュートする時間に相当する電圧だけ、コンデンサの基準電位を高くしておくと、充電時間がそれだけ短縮されるので、オーバーシュートの時間と相殺して、電圧−周波数特性を補償することができる。
【０１１６】
補償用のトランジスタ４０Ａ、４０Ｂは、スイッチング時間をちょうど補償するように設定する。なお、図１２の回路についても、図１１のＮチャンネルトランジスタのシングル構成の反転回路を用いてもよい。図１２の回路では、図２の電圧制御発振器２４を例に補償用のトランジスタ４０Ａ、４０Ｂを備える構成を示すが、図３の電圧制御発振器２４についても同様に、補償用トランジスタ４０Ａ、４０Ｂを備えても同様の効果を得る。
【０１１７】
（実施の形態の変形例３）
図１３は、電圧制御発振器２４の異なる例を示すブロック図である。図１３は、２つの鋸波発生回路１８Ａ、１８Ｂを左右対称に記載している。２つの鋸波発生回路１８Ａ、１８Ｂは、図１の電圧制御発振器２４と同じである。図１３の回路では、鋸波のピーク電位（ＶＨ）はトランジスタ４１Ａ、４１Ｂのスイッチング電圧で決定される。反転回路４２と４３は、反転回路ループを構成している。図２のＴ−フリップフロップ３７に代えて、反転回路ループを用いる。
【０１１８】
コンデンサ３２Ａ、３２Ｂの端子電圧Ｖ１、Ｖ２がトランジスタ４１Ａ、４１Ｂのスイッチング電圧（ＶＨ）より高くなると、トランジスタ４１Ａ、４１Ｂが導通して反転回路ループの端子を低電位にするので、反転回路ループの両側の電位が切り替わる。反転回路４４、４５、４６、４７は、スイッチ３１Ａ、３１ＢおよびＡＮＤ回路３９Ａ、３９Ｂを駆動するためのものである。反転回路ループの両側は、図２におけるＴ−フリップフロップ３７の出力ＱおよびｎｏｔＱに相当する。図１３の回路のコンパレータとＡＮＤ回路の構成は、図２と同じである。
【０１１９】
図１３の回路では、フリップフロップが反転回路ループでゲート数が少なく、スイッチング動作が速い。そのため、２つの鋸波発生回路１８Ａ、１８Ｂの切替動作が速くなる。その結果、電圧制御発振器２４の電圧−周波数特性の直線性が向上するのである。コンデンサ３２Ａ、３２Ｂに充電する電流を入力電圧に比例して変化させる回路について、反転回路ループを用いる構成は図３に示すとおりである。
【０１２０】
図１３の回路においても、反転回路にＮチャンネルトランジスタのシングル構成を用いると、さらにスイッチング動作を速くする効果がある。またさらに、コンデンサと放電電圧端子との間に、補償用のトランジスタ４０Ａ、４０Ｂを備えてもよい。
【０１２１】
なお、各実施の形態で説明したＡ−Ｄ変換装置２０の回路構成は一例であり、任意に変更および修正が可能である。電圧制御発振回路１３Ａないし１３Ｃ等の構成は、実施の形態で示したものがすべてではなく、これらに限定されるものではない。
【図面の簡単な説明】
【０１２２】
【図１】本発明の実施の形態１に係るＡ−Ｄ変換装置の構成を示すブロック図である。
【図２】実施の形態１に係る電圧制御発振器の構成の例を示すブロック図である。
【図３】実施の形態１に係る電圧制御発振器の異なる構成の例を示すブロック図である。
【図４】２つの電圧制御発振器の鋸波の違いを示す図である。
【図５】実施の形態１に係るパルス信号生成の例を示すタイムチャートである。
【図６】本発明の実施の形態２に係るＡ−Ｄ変換装置の構成を示すブロック図である。
【図７】ＢＡＳＥ−ＶＣＯのパルス信号とＪＡＷ−ＶＣＯのパルス信号との一例を示すタイミングチャートである。
【図８】ＢＡＳＥ−ＶＣＯのパルス信号とＪＡＷ−ＶＣＯのパルス信号との他の一例を示すタイミングチャートである。
【図９】ＶＣＯの周期未満のＶ−Ｆ変換値が求められる原理を説明するタイミングチャートである。
【図１０】実施の形態２に係るＡ−Ｄ変換装置の動作を示すタイミングチャートである。
【図１１】反転回路の構成例を示す回路図である。
【図１２】補償用トランジスタを用いる場合の電圧制御発振器の構成例を示すブロック図である。
【図１３】反転回路ループのフリップフロップを備える電圧制御発振器の構成例を示すブロック図である。
【符号の説明】
【０１２３】
１ ＢＡＳＥ−ＶＣＯ
２ ＪＡＷ−ＶＣＯ
３ 位相差判定回路
４ カウンタ
５ 第１レジスタ
６ 上下桁合成部
７ 第２レジスタ
８ 第１減算器
９ 動作制御回路
１０ 第３レジスタ
１１ 第２減算器
１２ 第３減算器
１３ サンプリングクロック発生部
１４、１５ 抵抗
１６ 接地
１７ 電圧−電流アンプ
１８Ａ、１８Ｂ 鋸波発生回路
１９ スイッチ回路
２０ Ａ−Ｄ変換装置
２１ 入力端子
２２ 出力端子
２３ サンプリングクロック発生部
２４ 電圧制御発振器
２５ カウンタ
２６ レジスタ
２７ 入力端子
２８ 出力端子
２９ 電流源
３０ パルス発生器
３１Ａ、３１Ｂ スイッチ（充電）
３２Ａ、３２Ｂ コンデンサ
３３Ａ、３３Ｂ スイッチ（放電）
３４ 接地
３５ 定電圧源
３６ コンパレータ
３７ Ｔ−フリップフロップ
３８Ａ、３８Ｂ コンパレータ
３９Ａ、３９Ｂ ＡＮＤ回路
４０Ａ、４０Ｂ 補償用トランジスタ
４１Ａ、４１Ｂ トランジスタ
４２、４３ 反転回路
【特許請求の範囲】
【請求項１】
２つの等価な鋸波発生回路と、
その２つの鋸波発生回路を交互に切り替えるスイッチ回路と、
を含む電圧制御型発振器を有する、
電圧−周波数変換回路を備えることを特徴とするＡ−Ｄ変換装置。
【請求項２】
前記電圧−周波数変換回路は、
第１の周期で発振する第１の周期信号を出力する第１の前記電圧制御型発振器と、
前記第１の周期と異なり、かつ、前記第１の周期と一定の比を保つ第２の周期で発振する第２の周期信号を出力する第２の前記電圧制御型発振器と、
を備え、
前記第１の電圧制御型発振器は、自走により前記第１の周期信号の発振を開始し、
前記第２の電圧制御型発振器は、Ａ−Ｄ変換のサンプリング周期を示すサンプリング信号の活性化を契機として、前記第２の周期信号の発振を開始し、
前記サンプリング周期内に含まれる前記第１の周期信号の波数に基づいて、入力であるアナログ信号に対応するディジタル信号の上位ビットを算出する上位ビット算出手段と、
前記サンプリング信号の活性化時点から前記第１および第２の周期信号の位相が一致する時点までの間に含まれる前記第１または第２の周期信号の波数に基づいて、前記ディジタル信号の下位ビットを算出する下位ビット算出手段と、
を備えることを特徴とする請求項１に記載のＡ−Ｄ変換装置。
【請求項３】
前記第１および第２の電圧制御型発振器の入力電圧をそれぞれ、同一の電圧を抵抗分割した電圧で与えることを特徴とする請求項２に記載のＡ−Ｄ変換装置。
【請求項４】
前記２つの鋸波発生回路を有する電圧制御型発振器において、前記スイッチ回路は、Ｎチャンネルトランジスタのシングル構成の反転回路を用いるフリップフロップから構成されることを特徴とする請求項１に記載のＡ−Ｄ変換装置。
【請求項５】
前記２つの鋸波発生回路を有する電圧制御型発振器において、鋸波電圧の基準電圧と比較した結果に応じて充放電動作を行うコンデンサと放電電圧端子との間に前記コンデンサと直列に、補償用のトランジスタを備えることを特徴とする請求項１に記載のＡ−Ｄ変換装置。
【請求項６】
前記２つの鋸波発生回路を有する電圧制御型発振器において、前記スイッチ回路は、反転回路ループのフリップフロップを備えることを特徴とする請求項１に記載のＡ−Ｄ変換装置。
【請求項１】
２つの等価な鋸波発生回路と、
その２つの鋸波発生回路を交互に切り替えるスイッチ回路と、
を含む電圧制御型発振器を有する、
電圧−周波数変換回路を備えることを特徴とするＡ−Ｄ変換装置。
【請求項２】
前記電圧−周波数変換回路は、
第１の周期で発振する第１の周期信号を出力する第１の前記電圧制御型発振器と、
前記第１の周期と異なり、かつ、前記第１の周期と一定の比を保つ第２の周期で発振する第２の周期信号を出力する第２の前記電圧制御型発振器と、
を備え、
前記第１の電圧制御型発振器は、自走により前記第１の周期信号の発振を開始し、
前記第２の電圧制御型発振器は、Ａ−Ｄ変換のサンプリング周期を示すサンプリング信号の活性化を契機として、前記第２の周期信号の発振を開始し、
前記サンプリング周期内に含まれる前記第１の周期信号の波数に基づいて、入力であるアナログ信号に対応するディジタル信号の上位ビットを算出する上位ビット算出手段と、
前記サンプリング信号の活性化時点から前記第１および第２の周期信号の位相が一致する時点までの間に含まれる前記第１または第２の周期信号の波数に基づいて、前記ディジタル信号の下位ビットを算出する下位ビット算出手段と、
を備えることを特徴とする請求項１に記載のＡ−Ｄ変換装置。
【請求項３】
前記第１および第２の電圧制御型発振器の入力電圧をそれぞれ、同一の電圧を抵抗分割した電圧で与えることを特徴とする請求項２に記載のＡ−Ｄ変換装置。
【請求項４】
前記２つの鋸波発生回路を有する電圧制御型発振器において、前記スイッチ回路は、Ｎチャンネルトランジスタのシングル構成の反転回路を用いるフリップフロップから構成されることを特徴とする請求項１に記載のＡ−Ｄ変換装置。
【請求項５】
前記２つの鋸波発生回路を有する電圧制御型発振器において、鋸波電圧の基準電圧と比較した結果に応じて充放電動作を行うコンデンサと放電電圧端子との間に前記コンデンサと直列に、補償用のトランジスタを備えることを特徴とする請求項１に記載のＡ−Ｄ変換装置。
【請求項６】
前記２つの鋸波発生回路を有する電圧制御型発振器において、前記スイッチ回路は、反転回路ループのフリップフロップを備えることを特徴とする請求項１に記載のＡ−Ｄ変換装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２００９−１１８３６２（Ｐ２００９−１１８３６２Ａ）
【公開日】平成２１年５月２８日（２００９．５．２８）
【国際特許分類】
【出願番号】特願２００７−２９１４７２（Ｐ２００７−２９１４７２）
【出願日】平成１９年１１月９日（２００７．１１．９）
【出願人】（３０００３４５２９）株式会社フュートレック (16)
【Ｆターム（参考）】
【公開日】平成２１年５月２８日（２００９．５．２８）
【国際特許分類】
【出願日】平成１９年１１月９日（２００７．１１．９）
【出願人】（３０００３４５２９）株式会社フュートレック (16)
【Ｆターム（参考）】
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