【課題】従来よりも高精度かつ高速の変換が可能なカラムＡＤＣを内蔵した固体撮像装置を提供する。
【解決手段】固体撮像装置２００において、各変換部１２は、対応の垂直読出線９を介して出力された各画素の信号を第１〜第Ｎ（Ｎは３以上の整数）の変換ステージを順に実行することによってデジタル値に変換する。第１〜第Ｎ−１の変換ステージでは、各変換部１２は、画素の信号を保持する保持ノードＮＤ１の電圧を所定の電圧ステップずつ変化させながら参照電圧と比較することによって、デジタル値の最上位ビットを含む上位の複数ビットの値を決定する。第Ｎの変換ステージでは、各変換部１２は、第Ｎ−１の変換ステージにおける電圧ステップの範囲またはそれを超える範囲で、保持ノードＮＤ１の電圧を連続的に変化させながら参照電圧と比較することによって、残りの最下位ビットまでの値を決定する。 （もっと読む）

【課題】 並列型ＡＤ変換器におけるカウンター回路の動作を精度良く制御する。
【解決手段】 第１クロック信号を計数してカウント信号を出力するカウンター回路と、第１クロック信号に基づいて、第２クロック信号を生成する第２クロック信号生成部と、カウント開始信号を前記第２クロック信号に同期して出力するクロック同期化部と、を有し、カウンター回路は、第２クロックに同期したカウント開始信号に応じて計数を行う。 （もっと読む）

【課題】予測変換を行なう逐次変換方式のＡＤ変換装置において、従来よりも予測精度を向上させる。
【解決手段】アナログ・デジタル変換装置１において、変化量算出部２２は、変換部１１によって入力信号のＡＤ変換が実行される度に、新たに得られたＡＤ変換結果と１つ前に得られたＡＤ変換結果との変化量を算出する。変化量記憶部２３は、前回までのＡＤ変換結果に基づいて算出された所定数の変化量を記憶する。最大変化量抽出部２４は、変化量記憶部２３に記憶されている所定数の変化量のうちで最大変化量を抽出する。変換値予測部３０は、抽出された最大変化量に基づいて、ＡＤ変換によって求める全ビットのうちの１または複数ビットの予測値を決定する。変換部１１は、変換値予測部３０によって予測値が決定された１または複数ビットを除く残余のビットの値を逐次比較方式によって決定する。 （もっと読む）

【課題】カウントした計数値の誤差の発生を抑制することができるAD変換回路および撮像装置を提供する。
【解決手段】上位カウンタ101は、遅延回路から出力される第1の下位位相信号を構成する1つの出力信号をカウントクロックとしてカウントを行って第1の上位計数値を取得する。第1の上位計数値を構成する各ビットの値が反転された後、上位カウンタ101は、遅延回路から出力される第2の下位位相信号を構成する1つの出力信号をカウントクロックとしてカウントを行い、さらに下位カウンタ104から出力される上位用カウントクロックに基づいてカウントを行って第2の上位計数値を取得する。変更部103は、上位カウンタ101のカウントクロックの切換えの際に、カウントクロックの論理状態を所定の状態に変更する。 （もっと読む）

【課題】入射光の光強度をディジタル信号値に変換するのに要する時間を、得られるディジタル信号値が大きな誤差を含むのを回避しつつ短縮することができるＡ／Ｄ変換器を実現する。
【解決手段】固体撮像装置１００を構成するＡ／Ｄ変換器１２０において、一定値ずつ変化するディジタル値を出力するカウンタ１２４と、該ディジタル値の二乗と該ディジタル値の和に比例させてランプ電圧を発生する二次ランプ発生回路１２３と、アナログ入力電圧と該ランプ電圧とを比較して大小関係の反転時を検出する比較回路１２１と、該比較回路１２１が該反転時を検出したとき、該カウンタから得られる時間情報から、該アナログ入力電圧の平方根を変換して得られるディジタル変換値を取り出すラッチ１２２とを備え、該アナログ入力電圧の平方根を該ディジタル変換値に変換する。 （もっと読む）

【課題】画素数の増大に伴うバッファの数の増大、微細化に伴うプロセスばらつきの増大により、このクロック信号のデューティ比の崩れを抑制する。
【解決手段】固体撮像装置１は、複数の画素１０がアレイ状に配置された画素部２０と、少なくとも一つのアナログデジタル変換部３０を含む第１グループおよび第２グループを有する変換部と、直列に接続された第１のクロックバッファおよび第２のクロックバッファを有するクロック供給部とを含み、第１グループおよび第２グループのアナログデジタル変換部のそれぞれは、比較部およびカウンタ部を有し、第１のクロックバッファは、補正されたクロック信号を偶数段のＣＭＯＳインバータ回路を介して、第１グループのカウンタ部のそれぞれと第２のクロックバッファに出力し、第２のクロックバッファは、補正されたクロック信号を偶数段のＣＭＯＳインバータ回路を介して第２グループのカウンタ部のそれぞれに出力する。 （もっと読む）

【課題】高精度で低電力のアナログ−デジタル変換器回路を提供する。
【解決手段】アナログ−デジタル変換器回路は、アナログ入力信号１を受信し、変換ビットの第１のセット３と第１の完了信号７とアナログ入力信号及び変換ビットの第１のセットにより表された信号の間の差を表す残差アナログ出力信号４とを発生する第１の変換器ステージ２と、第１の完了信号を受信しクロック信号を発生するクロック発生回路８と、各々が残差アナログ出力信号及び共通参照電圧を受信するよう構成されクロック信号により動作されて複数の比較器決定を出力する複数の比較器と、複数の比較器決定を受信し変換ビットの第２のセットを発生するデジタル処理ステージとを備える第２の変換器ステージ９と、変換ビットの第１及び第２のセットを組み合わせることにより、アナログ入力信号のデジタル表現を発生する手段とを備える。 （もっと読む）

【課題】偶数個（段）の反転回路をリング状に連結した構成でも、安定した発振動作を行うリングオシュレータ回路、これを用いたＡ／Ｄ変換回路、およびこれを用いた固体撮像装置を提供する。
【解決手段】反転回路が偶数個リング状に連結された円周上でパルス信号を周回させるリングオシュレータ回路であって、反転回路の内の一つが、制御信号に応じて第１のパルス信号を駆動する第１の起動用反転回路であり、他の一つが、第１のパルス信号の先頭エッジに基づいて第２のパルス信号を駆動する第２の起動用反転回路であり、さらに他の一つが、第２のパルス信号を駆動後の第１のパルス信号の先頭エッジに基づいて第３のパルス信号を駆動する第３の起動用反転回路であり、第１〜第３のパルス信号が円周上に同時に存在するとき、パルス信号の進行方向に対して第３、第２、第１の順になるように、第１〜第３の起動用反転回路を反転回路の円周内に配置する。 （もっと読む）

【課題】 回路規模の増加を抑制しつつ、複数ビットの量子化信号を生成する。
【解決手段】 量子化装置は、第１クロックの１周期前の量子化信号に基づく量子化誤差と第１信号とに基づいて、第２信号を生成する信号処理部と、第１クロックより高速の第２クロックに同期して動作し、第２信号を第１クロックの１周期以内に量子化し、量子化信号を生成する量子化部とを有している。 （もっと読む）

【課題】高速に、かつ高精度で動作する比較器及びＡＤＣ等を構築すること。
【解決手段】従来の比較器は、比較器に入力される２つの入力電圧の差が小さいほど、安定した比較結果を得るまでに時間がかかり、また、２値の出力しか得られない。安定した比較結果が得られるまでの状態を、通常メタステーブル状態と呼んでいる。本発明は、このメタステーブル状態を積極的に利用する。すなわち、メタステーブル状態を検出することで、ハイとロウの中間レベルの判定を合わせて行える。これによって、３値以上を出力する比較器が容易に実現できる。本発明の比較器は、比較器の数を減少させることができると同時に、通常では判定が終了していない状態で比較動作を終了させることが可能になるため、速度向上にも役立ち、高速、高精度のＡＤＣ（アナログデジタル変換器）等の機器に応用できる。 （もっと読む）

【課題】低照度から高照度までの入力に対してリニアな出力を得ることが可能であるとともに、フォトダイオードの出力電流の温度依存性を補正することができる光センサを実現する。
【解決手段】光センサ（１）において、第１のアナログ−デジタル変換回路（１１）に、第１のフォトダイオード（ＰＤ１）の出力電流の温度依存性を補正する温度係数を有する抵抗を備えた第１の基準電流源が備えられ、第２のアナログ−デジタル変換回路（１２）に、第２のフォトダイオード（ＰＤ２）の出力電流の温度依存性を補正する温度係数を有する抵抗を備えた第２の基準電流源が備えられ、第１の基準電流源を用いて出力された第１の検出結果（ＡＤＣＯＵＴ１）と、第２の基準電流源を用いて出力された第２の検出結果（ＡＤＣＯＵＴ１）とから、第２のフォトダイオード（１２）による可視波長域の受光強度を検出することによって照度を測定する。 （もっと読む）

【課題】汎用のＶ−Ｆ変換器を用いて広い周波数帯域においても高精度なパルスカウントができるＶ−Ｆ変換装置を提供する。
【解決手段】入力する信号量に応じたアナログ電圧値を出力するアナログ電圧出力回路１と、アナログ電圧出力回路１が出力するアナログ電圧値を周波数に変換して周波数に応じたパルスを出力する複数のＶ−Ｆ変換器２１ａ、２１ｂ、・・・２１ｎと、該複数のＶ−Ｆ変換器から入力する複数のパルスをフィルタリングし、このフィルタリングされたパルスの数をカウントする演算手段３１とを備える。 （もっと読む）

【課題】常に信頼性の高いパラレルデータ出力制御が行えるをパラレルデータ出力制御回路を得る。
【解決手段】ＣＰＵ１２はバッファ１３からのリクエストＲＱに応答して内蔵ＲＡＭ１１よりデジタルデータをバッファ１３に出力する。バッファ１３は複数段構成のＦＩＦＯを有し、ＦＩＦＯの各段は１単位（１０ビット）のデジタルデータを格納可能であり、バッファ１３全体としてＦＩＦＯの構成段数単位分のデジタルデータを格納することができる。レジスタ１４は出力制御クロックＣＫ１５に同期して、バッファ１３内部に格納したデジタルデータを１単位ごとに取り込む。レジスタ１４に格納されたデジタルデータがＤ／Ａ変換用データＤａｔａとしてパラレルＤＡＣ２に出力される。ＷＲ信号出力タイマ１７は出力制御クロックＣＫ１５に同期して“Ｌ”の１ショットパルスを有する書き込み制御信号ＷＲを生成する。 （もっと読む）

【課題】 可変容量素子の容量を制御するための制御電圧を発生する電圧発生回路において、より簡易で、かつ、より低価格な構成を提供する。
【解決手段】 電圧発生回路３を、抵抗回２０と、複数の入力ポート１１〜１８と、出力ポート３０とで構成する。抵抗回路２０は、複数の抵抗２１〜２７を有し、複数の抵抗２１〜２７を直列又は並列に接続して構成される。複数の入力ポート１１〜１８には、電位状態をハイ状態、ロー状態及び開放状態のいずれかに制御する制御信号がそれぞれ入力される。そして、出力ポート３０は、複数の入力ポート１１〜１８のそれぞれの電位状態の組み合わせに対応した電圧値の電圧信号Ｖｃを出力する。 （もっと読む）

【課題】見かけ上の容量比精度を高めて変換精度を向上できるＤ／Ａ変換回路、及びこれを含むＡ／Ｄ変換回路、電子機器等の提供。
【解決手段】Ｄ／Ａ変換回路は、出力ノードＮＣに接続される第１のＤ／Ａ変換部ＤＡＣ１と、出力ノードＮＣと第１のノードＮ１との間に設けられる第１の直列キャパシターＣＳ１と、第１のノードＮ１に接続される第２のＤ／Ａ変換部ＤＡＣ２と、制御回路２０を含む。第１のＤ／Ａ変換部ＤＡＣ１は第１のキャパシターアレイ部ＣＡＲ１と第１のスイッチアレイ部ＳＡＲ１を含む。第２のＤ／Ａ変換部ＤＡＣ２は第２のキャパシターアレイ部ＣＡＲ２と第２のスイッチアレイ部ＳＡＲ２を含む。制御回路２０は、入力デジタルデータの各ビットに対するキャパシターの割り当てを動的に変化させるスイッチ制御を第１のＤ／Ａ変換部ＤＡＣ１の第１のスイッチアレイ部ＳＡＲ１に対して行う。 （もっと読む）

【課題】チャージインジェクションによる信号誤差を抑制できるサンプル・ホールド回路、回路装置、Ａ／Ｄ変換回路及び電子機器を提供すること。
【解決手段】サンプル・ホールド回路は、一端が第１のノードＮ１に接続されるサンプリング用キャパシターＣｓと、第１のノードＮ１と第２のノードＮ２の間に設けられるメイントランジスターＴＭと、メイントランジスターＴＭと並列に設けられるサブトランジスターＴＳと、を含む。サブトランジスターＴＳのゲート面積は、メイントランジスターＴＭのゲート面積よりも小さい。サンプリング期間からホールド期間への切り替わりにおいて、メイントランジスターＴＭがオフになった後にサブトランジスターＴＳがオフになる。 （もっと読む）

【課題】半導体集積回路に内蔵されたアナログ／デジタル変換器をテストするためのテスト信号発生器として半導体集積回路に内蔵されたデジタル／アナログ変換器を使用する際に、デジタル／アナログ変換器が正常なデジタル／アナログ変換動作を実行可能であるか否か動作検証することを可能とすること。
【解決手段】半導体集積回路１は、アナログ／デジタル変換器(ＡＤＣ)５とデジタル／アナログ変換器(ＤＡＣ)６とを内蔵する。ＤＡＣ６は、ＡＤＣ５をテストするためのテスト信号生成器として使用可能とされる。半導体集積回路１は、ＤＡＣ６の出力端子とＡＤＣ５の入力端子の間に入力端子と出力端子とが接続されたバッファ増幅器７を更に具備する。バッファ増幅器７の出力端子とＡＤＣ５の入力端子のいずれか一方は、半導体集積回路１の外部端子(Ｔ_１、Ｔ_２)として外部に導出される。 （もっと読む）

【課題】処理負荷の増大を抑制しつつ、アナログ信号の出力レベルの精度を向上させる。
【解決手段】本発明のデジタルアナログ変換装置は、Ｎビットのデジタル信号をアナログ信号に変換して出力するＤＡコンバータと、所定のサンプリング周期で入力されるＭ（Ｍ＞Ｎ）ビットのデジタル信号に示される第１の値を、Ｎビットのデジタル信号で示される範囲内の第２の値となるように所定比で縮小して出力するスケール変換部と、第２の値をＮビットのデジタル信号で示される第３の値に変換して出力するビット長変換部と、所定のサンプリング周期内で、第２の値と第３の値との誤差を示す第４の値を入力値とする所定の演算を複数回行い、演算結果が０である場合には第３の値を、演算結果が正である場合には、第３の値から１を減算した第５の値を、演算結果が負である場合には、第３の値に１を加算した第６の値を、ＤＡコンバータに出力する出力値決定部と、を有する。 （もっと読む）

【課題】より一層の高精度化が可能なＡ／Ｄ変換器を提供する。
【解決手段】制御回路（制御手段）５は、積分器１において入力電圧Ｖ_inを第１積分期間だけ積分した後に参照電圧Ｖ_REFを第２積分期間だけ積分する第１の二重積分と第１の基準電圧（グラウンド電圧）Ｖ_AGNDを第１積分期間だけ積分した後に参照電圧Ｖ_REFを第２積分期間だけ積分する第２の二重積分とが選択的に行われるように入力切替部２を制御する機能を有する。第１の二重積分における第２積分期間に対応したカウント値からなる第１のカウント値と第２の二重積分における第２積分期間に対応したカウント値からなる第２のカウント値とが入力されるディジタル回路７を備える。ディジタル回路７は、第１のカウント値ごとに、第１のカウント値の前後１つずつの第２のカウント値の平均値を第１のカウント値から減算した差分値を求めてディジタル値として出力する機能を有する。 （もっと読む）

【課題】従来の四重積分型Ａ／Ｄ変換器に比べて、精度の低下を防止しつつ単位時間当たりの変換回数を増やすことが可能なＡ／Ｄ変換器を提供する。
【解決手段】積分器１において入力電圧Ｖ_inを第１積分期間だけ積分した後に参照電圧Ｖ_REFを第２積分期間だけ積分する第１の二重積分と第１の基準電圧（グラウンド電圧）Ｖ_AGNDを第１積分期間だけ積分した後に参照電圧Ｖ_REFを第２積分期間だけ積分する第２の二重積分とが選択的に行われる。ディジタル回路７は、第１の二重積分における第２積分期間に対応した第１のカウント値を被減数、第２の二重積分における第２積分期間に対応した第２のカウント値を減数として被減数から減数を減算して得た差分値をディジタル値として出力する機能を有し、差分値を求めるにあたり、第２のカウント値を時系列で入力される２つの第１のカウント値に対する減数として共用する。 （もっと読む）