サンプル・ホールド回路、回路装置、Ａ／Ｄ変換回路及び電子機器
【課題】チャージインジェクションによる信号誤差を抑制できるサンプル・ホールド回路、回路装置、Ａ／Ｄ変換回路及び電子機器を提供すること。
【解決手段】サンプル・ホールド回路は、一端が第１のノードＮ１に接続されるサンプリング用キャパシターＣｓと、第１のノードＮ１と第２のノードＮ２の間に設けられるメイントランジスターＴＭと、メイントランジスターＴＭと並列に設けられるサブトランジスターＴＳと、を含む。サブトランジスターＴＳのゲート面積は、メイントランジスターＴＭのゲート面積よりも小さい。サンプリング期間からホールド期間への切り替わりにおいて、メイントランジスターＴＭがオフになった後にサブトランジスターＴＳがオフになる。
【解決手段】サンプル・ホールド回路は、一端が第１のノードＮ１に接続されるサンプリング用キャパシターＣｓと、第１のノードＮ１と第２のノードＮ２の間に設けられるメイントランジスターＴＭと、メイントランジスターＴＭと並列に設けられるサブトランジスターＴＳと、を含む。サブトランジスターＴＳのゲート面積は、メイントランジスターＴＭのゲート面積よりも小さい。サンプリング期間からホールド期間への切り替わりにおいて、メイントランジスターＴＭがオフになった後にサブトランジスターＴＳがオフになる。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サンプル・ホールド回路、回路装置、Ａ／Ｄ変換回路及び電子機器等に関する。
【背景技術】
【０００２】
従来より、アナログ信号をデジタルデータに変換するＡ／Ｄ変換回路として、逐次比較型のＡ／Ｄ変換回路が知られている。この逐次比較型のＡ／Ｄ変換回路は、比較回路と、逐次比較レジスターと、Ｄ／Ａ変換回路を備え、入力信号をサンプル・ホールドした信号を逐次比較動作によりＡ／Ｄ変換することでデジタルデータを出力する。このような逐次比較型のＡ／Ｄ変換回路の従来技術としては特許文献１等に開示される技術が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−３２１７７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
さて、入力信号をサンプル・ホールドするサンプル・ホールド回路では、サンプリング終了時にスイッチ素子がオフになり、キャパシターに入力信号がホールドされる。このようなサンプル・ホールド回路では、スイッチ素子がオフになる際にチャージインジェクションが生じ、キャパシターにサンプリングされる信号に誤差が生じるという課題がある。例えば、上述のＡ／Ｄ変換回路では、このサンプル・ホールド回路における信号誤差が変換精度に影響を与えてしまう。
【０００５】
本発明の幾つかの態様によれば、チャージインジェクションによる信号誤差を抑制できるサンプル・ホールド回路、回路装置、Ａ／Ｄ変換回路及び電子機器等を提供できる。
【課題を解決するための手段】
【０００６】
本発明の一態様は、一端が第１のノードに接続されるサンプリング用キャパシターと、前記第１のノードと第２のノードの間に設けられるメイントランジスターと、前記メイントランジスターと並列に設けられるサブトランジスターと、を含み、前記サブトランジスターのゲート面積は、前記メイントランジスターのゲート面積よりも小さく、サンプリング期間からホールド期間への切り替わりにおいて、前記メイントランジスターがオフになった後に前記サブトランジスターがオフになるサンプル・ホールド回路に関係する。
【０００７】
本発明の一態様によれば、サンプリング期間からホールド期間への切り替わりにおいて、メイントランジスターがオフになった後に、メイントランジスターよりもゲート面積が小さいサブトランジスターがオフになる。これにより、チャージインジェクションによるサンプリング信号の誤差を抑制すること等が可能になる。すなわち、メイントランジスターがオフになるときのチャージインジェクションによる誤差が、サブトランジスターにより低減される。また、サブトランジスターがオフになるときのチャージインジェクションは、メイントランジスターのチャージインジェクションよりも小さい。
【０００８】
また本発明の一態様では、トランジスターのゲート幅をＷ、ゲート長をＬと表した場合に、前記サブトランジスターのゲートのＷ／Ｌは、前記メイントランジスターのゲートのＷ／Ｌよりも小さくてもよい。
【０００９】
このようにすれば、サブトランジスターのオン抵抗をメイントランジスターのオン抵抗よりも大きくできる。これにより、入力信号のサンプリングに必要な時定数をメイントランジスターにより確保でき、サブトランジスターのゲート面積を小さくできる。
【００１０】
また本発明の一態様では、前記サンプリング用キャパシターの容量をＣｓとし、前記メイントランジスターのチャージインジェクションにより前記第１のノードへ注入される電荷をｑｍとし、前記サブトランジスターのチャージインジェクションにより前記第１のノードへ注入される電荷をｑｓとし、前記サブトランジスターのオン抵抗をｒｓとし、サンプリング電圧の許容誤差をΔＶｅｒとした場合に、前記メイントランジスターがオフになってから前記サブトランジスターがオフになるまでの期間Ｔｄは、
【００１１】
【数１】
を満たしてもよい。
【００１２】
このようにすれば、チャージインジェクションによるサンプリング電圧の誤差を、許容誤差ΔＶｅｒよりも小さくすることができる。
【００１３】
また本発明の一態様では、前記メイントランジスターに対応して設けられ、ソース及びドレインが前記第１のノードに接続される第１の電荷相殺用トランジスターと、前記サブトランジスターに対応して設けられ、ソース及びドレインが前記第１のノードに接続される第２の電荷相殺用トランジスターと、を含んでもよい。
【００１４】
このようにすれば、メイントランジスターからサンプリング用キャパシターへのチャージインジェクションを第１の電荷相殺用トランジスターにより相殺できる。また、サブトランジスターからサンプリング用キャパシターへのチャージインジェクションを第２の電荷相殺用トランジスターにより相殺できる。
【００１５】
また本発明の一態様では、前記メイントランジスターとして、並列接続される第１のメイントランジスター及び第２のメイントランジスターが設けられ、前記サブトランジスターとして、並列接続される第１のサブトランジスター及び第２のサブトランジスターが設けられ、前記第１の電荷相殺用トランジスターのゲート幅及びゲート長は、前記第１、第２のメイントランジスターのゲート幅及びゲート長と同じであり、前記第２の電荷相殺用トランジスターのゲート幅及びゲート長は、前記第１、第２のサブトランジスターのゲート幅及びゲート長と同じであってもよい。
【００１６】
このようにすれば、第１の電荷相殺用トランジスターと第１、第２のメイントランジスターのゲート寄生容量を同一にすることが可能になる。これにより、第１の電荷相殺用トランジスターが相殺できる電荷と、メイントランジスターからのチャージインジェクションを同一にすることが可能になる。また第２の電荷相殺用トランジスターと第１、第２のサブトランジスターのゲート寄生容量を同一にすることが可能になる。これにより、第２の電荷相殺用トランジスターが相殺できる電荷と、サブトランジスターからのチャージインジェクションを同一にすることが可能になる。
【００１７】
また本発明の一態様では、前記メイントランジスターに対応して設けられ、ソース及びドレインが前記第２のノードに接続される第３の電荷相殺用トランジスターと、前記サブトランジスターに対応して設けられ、ソース及びドレインが前記第２のノードに接続される第４の電荷相殺用トランジスターと、を含んでもよい。
【００１８】
このようにすれば、メイントランジスターから第２のノードへのチャージインジェクションを第３の電荷相殺用トランジスターにより相殺できる。また、サブトランジスターから第２のノードへのチャージインジェクションを第４の電荷相殺用トランジスターにより相殺できる。
【００１９】
また本発明の一態様では、前記メイントランジスターに対応して設けられ、ソース及びドレインが前記第１のノードに接続される第１の電荷相殺用トランジスターと、前記メイントランジスターに対応して設けられ、ソース及びドレインが前記第２のノードに接続される第３の電荷相殺用トランジスターと、を含み、前記メイントランジスターとして、並列接続される第１のメイントランジスター及び第２のメイントランジスターが設けられ、前記第１のメイントランジスターは、前記第１の電荷相殺用トランジスターと共通の拡散領域に形成され、前記第２のメイントランジスターは、前記第３の電荷相殺用トランジスターと共通の拡散領域に形成されてもよい。
【００２０】
このようにすれば、第１のメイントランジスターから第１の電荷相殺用トランジスターを見たときのインピーダンスと、第２のメイントランジスターから第３の電荷相殺用トランジスターを見たときのインピーダンスを、近づけることが可能になる。
【００２１】
また本発明の他の態様は、上記のいずれかに記載のサンプル・ホールド回路と、前記サンプリング用キャパシターにサンプリングされる電圧を出力する電圧出力回路と、を含み、前記電圧出力回路は、前記メイントランジスターがオフになってから前記サブトランジスターがオフになるまでの期間を遷移期間とする場合に、少なくとも前記遷移期間において、出力電圧をホールドする回路装置に関係する。
【００２２】
また本発明の他の態様は、上記のいずれかに記載のサンプル・ホールド回路を含むＡ／Ｄ変換回路に関係する。
【００２３】
また本発明の他の態様では、前記第１のノードを比較ノードとするコンパレーターと、前記コンパレーターの比較結果に基づいて更新される逐次比較用データを記憶する逐次比較レジスターと、前記サンプル・ホールド回路を有し、前記逐次比較用データのＤ／Ａ変換を行うことを特徴とするＤ／Ａ変換回路を含んでもよい。
【００２４】
また本発明の他の態様は、上記のいずれかに記載のサンプル・ホールド回路を含む電子機器に関係する。
【図面の簡単な説明】
【００２５】
【図１】本実施形態のサンプル・ホールド回路の構成例。
【図２】本実施形態の動作説明図。
【図３】本実施形態のサンプル・ホールド回路の比較例。
【図４】本実施形態の動作説明図。
【図５】本実施形態のサンプル・ホールド回路のレイアウト配置例。
【図６】Ａ／Ｄ変換回路の構成例。
【図７】Ａ／Ｄ変換回路の詳細な構成例。
【図８】Ａ／Ｄ変換回路の動作説明図。
【図９】電子機器の構成例。
【発明を実施するための形態】
【００２６】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２７】
１．構成
図１に本実施形態のサンプル・ホールド回路の構成例を示す。このサンプル・ホールド回路は、メイントランジスターＴＭ（第１のスイッチ素子）、サブトランジスターＴＳ（第２のスイッチ素子）、サンプリング用キャパシターＣｓを含む。またサンプル・ホールド回路は、第１〜第４の電荷相殺用トランジスターＴＲ１〜ＴＲ４、入力用トランジスターＴＶＰ，ＴＶＮ、リファレンス用トランジスターＴＦＰ，ＴＧＮを含むことができる。
【００２８】
なお、本実施形態のサンプル・ホールド回路は図１の構成に限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば電荷相殺用トランジスターＴＲ３，ＴＲ４を省略してもよい。また、メイントランジスターＴＭやサブトランジスターＴＳ、電荷相殺用トランジスターＴＲ１〜ＴＲ４を、Ｐ型トランジスターのみ又はＮ型トランジスターのみで構成してもよい。
【００２９】
サンプリング用キャパシターＣｓは、第１のノードＮ１（サンプリングノード）と入力ノードＮＷの間に設けられる。すなわち、キャパシターＣｓの一端はノードＮ１に接続され、他端はノードＮＷに接続される。キャパシターＣｓは、入力信号ＶＩＮをサンプリングするためのキャパシターであり、サンプリング後にはＶＩＮに対応する電荷をホールドする。
【００３０】
メイントランジスターＴＭは、第１のノードＮ１と第２のノードＮ２の間に設けられる。具体的には、メイントランジスターＴＭは、Ｐ型トランジスターＴＭＰ（ＰＭＯＳトランジスター）とＮ型トランジスターＴＭＮ（ＮＭＯＳトランジスター）により構成される。ＴＭＰのソース（又はドレイン）とＴＭＮのドレイン（ソース）はノードＮ２に接続され、ＴＭＰのドレイン（ソース）とＴＭＮのソース（ドレイン）はノードＮ１に接続される。なお、ノードＮ２には中間信号ＶＣＭ（例えば（ＶＲＥＦ＋ＧＮＤ）／２）が供給される。
【００３１】
サブトランジスターＴＳは、メイントランジスターＴＭからのチャージインジェクションによるサンプリング信号の誤差を低減するためのトランジスターである。サブトランジスターＴＳは、第１のノードＮ１と第２のノードＮ２の間に（ＴＭに並列に）設けられる。具体的には、トランジスターＴＳは、Ｐ型トランジスターＴＳＰとＮ型トランジスターＴＳＮにより構成される。ＴＳＰのソース（又はドレイン）とＴＳＮのドレイン（ソース）はノードＮ２に接続され、ＴＳＰのドレイン（ソース）とＴＳＮのソース（ドレイン）はノードＮ１に接続される。
【００３２】
より具体的には、サブトランジスターＴＳのゲートのＷ／ＬはメイントランジスターＴＭのゲートのＷ／Ｌよりも小さい。すなわちＴＳのオン抵抗はＴＭのオン抵抗よりも大きい。例えばＴＳのゲートのＷ／Ｌは、ＭＳのゲートのＷ／Ｌの１／２以下である。望ましくはＴＳのオン抵抗は、後述する下式（４）を満たすオン抵抗ｒｓである。ここで、Ｗ／ＬのＷはトランジスターのゲート幅を表し、Ｌはトランジスターのゲート長を表す。
【００３３】
第１の電荷相殺用トランジスターＴＲ１と第３の電荷相殺用トランジスターＴＲ３は、メイントランジスターＴＭに対応し、ＴＭからのチャージインジェクションを相殺する。具体的には、トランジスターＴＲ１はＰ型トランジスターＴＰ１とＮ型トランジスターＴＮ１により構成される。トランジスターＴＲ３はＰ型トランジスターＴＰ３とＮ型トランジスターＴＮ３により構成される。トランジスターＴＰ１，ＴＮ１のソース及びドレインはノードＮ１に接続される。トランジスターＴＰ３，ＴＮ３のソース及びドレインはノードＮ２に接続される。トランジスターＴＰ１，ＴＰ３のゲートサイズ（ゲート面積）はトランジスターＴＭＰのゲートサイズの１／２である。トランジスターＴＮ１，ＴＮ３のゲートサイズはトランジスターＴＭＮのゲートサイズの１／２である。
【００３４】
第２の電荷相殺用トランジスターＴＲ２と第４の電荷相殺用トランジスターＴＲ４は、サブトランジスターＴＳに対応し、ＴＳからのチャージインジェクションを相殺する。具体的には、トランジスターＴＲ２はＰ型トランジスターＴＰ２とＮ型トランジスターＴＮ２により構成される。トランジスターＴＲ４はＰ型トランジスターＴＰ４とＮ型トランジスターＴＮ４により構成される。トランジスターＴＰ２，ＴＮ２のソース及びドレインはノードＮ１に接続される。トランジスターＴＰ４，ＴＮ４のソース及びドレインはノードＮ２に接続される。トランジスターＴＰ２，ＴＰ４のゲートサイズ（ゲート面積）はトランジスターＴＳＰのゲートサイズの１／２である。トランジスターＴＮ２，ＴＮ４のゲートサイズはトランジスターＴＳＮのゲートサイズの１／２である。
【００３５】
入力用トランジスターＴＶＰ，ＴＶＮは、入力信号ＶＩＮをノードＮＷに供給するためのスイッチ素子である。リファレンス用トランジスターＴＦＰは、第２基準信号ＶＲＥＦ（例えば電源電圧）をノードＮＷに供給するためのスイッチ素子である。リファレンス用トランジスターＴＧＮは、第１基準信号ＧＮＤ（例えばグランド電圧）をノードＮＷに供給するためのトランジスターである。
【００３６】
２．動作
次に、図２を用いて本実施形態の動作について説明する。図２に示すように、サンプリング期間からホールド期間への切り替わりにおいて、メイントランジスターＴＭがオフした後にサブトランジスターＴＳがオフする。
【００３７】
具体的には、サンプリング期間において制御信号ＳＭ，ＳＳがアクティブ（例えばハイレベル）になり、メイントランジスターＴＭとサブトランジスターＴＳがともにオンになる。キャパシターＣｓの一端のノードＮ１はＶＣＭに設定される。また入力用トランジスターＴＶＰ，ＴＶＮがオンになり、キャパシターＣｓの他端のノードＮＷがＶＩＮに設定され、ＶＩＮに対応する電荷がキャパシターＣｓにチャージされる。
【００３８】
次に、制御信号ＳＭが非アクティブ（例えばローレベル）になり、メイントランジスターＴＭがオフになる。このときＴＭからチャージインジェクションが発生するため、キャパシターＣｓの電荷にはＶＩＮに対応する電荷からの誤差が生じる。遷移期間ＴｄではサブトランジスターＴＳがオンしており、キャパシターＣｓの電荷はＶＩＮに対応する電荷に漸近していく。そして遷移期間Ｔｄが経過した後に制御信号ＳＳが非アクティブになり、サブトランジスターＴＳがオフになる。
【００３９】
ホールド期間ではメイントランジスターＴＭとサブトランジスターＴＳがともにオフしており、キャパシターＣｓの電荷がホールドされる。入力用トランジスターＴＶＰ，ＴＶＮがオフになり、リファレンス用トランジスターＴＦＰ又はリファレンス用トランジスターＴＧＮがオンになる。ノードＮＷはＶＲＥＦ又はＧＮＤに設定される。
【００４０】
またサンプリング期間において制御信号ＳＭ，ＳＳがアクティブになり、電荷相殺用トランジスターＴＲ１〜ＴＲ４はオフになる。
【００４１】
次に、制御信号ＳＭが非アクティブになり、電荷相殺用トランジスターＴＲ１，ＴＲ３がオンになる。メイントランジスターＴＭがオフした際に生じるチャージインジェクションは、ＴＲ１，ＴＲ３がオンすることで吸収される。次に、制御信号ＳＳが非アクティブになり、電荷相殺用トランジスターＴＲ２，ＴＲ４がオンになる。サブトランジスターＴＳがオフした際に生じるチャージインジェクションは、ＴＲ２，ＴＲ４がオンすることで吸収される。
【００４２】
このようにして電荷相殺用トランジスターＴＲ１，ＴＲ３は、メイントランジスターＴＭのチャージインジェクションを相殺し、電荷相殺用トランジスターＴＲ２，ＴＲ４は、サブトランジスターＴＳのチャージインジェクションを相殺する。なお図１における制御信号ＳＭＢ，ＳＳＢは、それぞれ制御信号ＳＭ，ＳＳの論理レベルを反転した信号である。
【００４３】
図３にサンプル・ホールド回路の比較例を示す。このサンプル・ホールド回路は、メイントランジスターＴＭ、サンプリング用キャパシターＣｓ、入力用トランジスターＴＶＰ，ＴＶＮを含む。
【００４４】
この比較例では、サブトランジスターＴＳや電荷相殺用トランジスターＴＲ１〜ＴＲ４が設けられていない。そのため、サンプリング期間が終了したときにメイントランジスターＴＭから生じるチャージインジェクションの電荷がキャパシターＣｓに蓄積されてしまい、キャパシターＣｓにホールドされる電荷に誤差が生じてしまう。例えばこのサンプル・ホールド回路を図６で後述するＡ／Ｄ変換回路に適用した場合、入力信号ＶＩＮをサンプリングしたサンプリング信号ＳＩＮにはＶＩＮからの誤差が生じる。そうすると、逐次比較結果に誤差が生じるため、Ａ／Ｄ変換の変換精度が劣化してしまう。
【００４５】
この点本実施形態によれば、メイントランジスターＴＭがオフした後の遷移期間ＴｄにおいてサブトランジスターＴＳがオンしているため、ＴＭからのチャージインジェクションをノードＮ２（ＶＣＭ）へ逃すことができる。また、メイントランジスターＴＭよりもサブトランジスターＴＳのゲートサイズが小さいため、ＴＭよりもＴＳのチャージインジェクションを小さくできる。これにより、メイントランジスターＴＭのみの場合に比べてチャージインジェクションによる誤差を小さくできる。
【００４６】
また、電荷相殺用トランジスターＴＲ１〜ＴＲ４が設けられているため、メイントランジスターＴＭやサブトランジスターＴＳからのチャージインジェクションをさらに低減することが可能になる。このようにして、キャパシターＣｓにホールドされる電荷を入力信号ＶＩＮに対応する電荷に近づけ、サンプリング信号の誤差を抑制することができる。
【００４７】
図４を用いて、サブトランジスターＴＳによる誤差抑制について更に詳細に説明する。図４に示すように、サンプリング用キャパシターの容量値をＣｓとし、メイントランジスターＴＭがオンからオフに遷移する際にチャージインジェクションによりＣｓに注入される電荷をｑｍとする。また、サブトランジスターＴＳがオンからオフに遷移する際にチャージインジェクションによりＣｓに注入される電荷をｑｓとし、ＴＳのオン抵抗をｒｓとする。
【００４８】
メイントランジスターＴＭがオフしたときのノードＮ１（サンプリングノード）の電圧ＶＳ０は下式（１）となる。
【００４９】
【数２】
【００５０】
サブトランジスターＴＳがオフになる直前のノードＮ１の電圧ＶＳ１は下式（２）となる。ここで、Ｔｄは図２で上述の遷移期間である。
【００５１】
【数３】
【００５２】
サブトランジスターＴＳがオフになった直後のノードＮ１の電圧ＶＳ２は下式（３）となる。
【００５３】
【数４】
【００５４】
上式（３）より、サンプリング電圧に許容される電圧誤差をΔＶｅｒとすると下式（４）を満たす必要がある。ここで許容電圧誤差ΔＶｅｒは、サンプル・ホールド回路が適用された回路の仕様等を満たすための許容誤差であり、例えばＡ／Ｄ変換回路の変換特性に応じた許容誤差である。例えばΔＶｅｒは、Ａ／Ｄ変換回路の１ＬＳＢに対応する電圧よりも低い電圧である。
【００５５】
【数５】
【００５６】
さて、下式（５）を満たすサンプル・ホールド回路を設計したとする。下式（５）は、トランジスターＴＳに比べてＴＭのチャージインジェクションによる影響を小さくする場合の一例である。
【００５７】
【数６】
【００５８】
メイントランジスターＴＭのＷ／ＬがサブトランジスターＴＳのＷ／Ｌのｋ倍であるすると、注入電荷量も比例するためｋ・ｑｓ＝ｑｍを満たす。上式（５）にｋ・ｑｓ＝ｑｍを代入して整理すると下式（６）となる。
【００５９】
【数７】
【００６０】
以上より、上式（４）や（６）を満たすようにトランジスターＴＭ，ＴＳのサイズや遷移期間Ｔｄを設計することで、チャージインジェクションによるサンプリング電圧誤差を抑制できる。すなわち、上式（４）を満たすことでサンプリング電圧誤差をΔＶｅｒよりも小さくできる。また、上式（６）を満たすことでトランジスターＴＳに比べてＴＭのチャージインジェクションによる影響を小さくできる。
【００６１】
３．レイアウト
図５に本実施形態のサンプル・ホールド回路のレイアウト配置例を示す。図５は、図１のサブトランジスターＴＳと電荷相殺用トランジスターＴＲ２，ＴＲ４のレイアウト配置例を示すものである。
【００６２】
図５に示すように、サブトランジスターは、並列に接続される第１のサブトランジスターＴＳ１と第２のサブトランジスターＴＳ２により構成される。ＴＳ１とＴＳ２のゲート幅及びゲート長（ゲートサイズ）は同一である。
【００６３】
電荷相殺用トランジスターＴＲ２のゲート幅及びゲート長は、第１のサブトランジスターＴＳ１のゲート幅及びゲート長と同一である。ＴＲ２とＴＳ１のゲートは共通の拡散領域上に形成される。
【００６４】
電荷相殺用トランジスターＴＲ４のゲート幅及びゲート長は、第２のサブトランジスターＴＳ２のゲート幅及びゲート長と同一である。ＴＲ４とＴＳ２のゲートは共通の拡散領域上に形成される。
【００６５】
より具体的には、第１のサブトランジスターＴＳ１は、Ｐ型トランジスターＴＳＰ１とＮ型トランジスターＴＳＮ１により構成される。第２のサブトランジスターＴＳ２は、Ｐ型トランジスターＴＳＰ２とＮ型トランジスターＴＳＮ２により構成される。ＴＳＰ１とＴＳＰ２のゲート幅ＷＰ及びゲート長ＬＰは同一である。ＴＳＮ１とＴＳＮ２のゲート幅ＷＮ及びゲート長ＬＮは同一である。
【００６６】
電荷相殺用トランジスターＴＲ２は、Ｐ型トランジスターＴＰ２とＮ型トランジスターＴＮ２により構成される。ＴＰ２のゲートＧＰ２のゲート幅及びゲート長は、ＴＳＰ１のゲートＧＳＰ１のゲート幅ＷＰ及びゲート長ＬＰと同一である。ゲートＧＰ２とゲートＧＳＰ１は、共通の拡散領域ＤＰ１上に形成される。ＴＮ２のゲートＧＮ２のゲート幅及びゲート長は、ＴＳＮ１のゲートＧＳＮ１のゲート幅ＷＮ及びゲート長ＬＮと同一である。ゲートＧＮ２とゲートＧＳＮ１は、共通の拡散領域ＤＮ１上に形成される。
【００６７】
電荷相殺用トランジスターＴＲ４は、Ｐ型トランジスターＴＰ４とＮ型トランジスターＴＮ４により構成される。ＴＰ４のゲートＧＰ４のゲート幅及びゲート長は、ＴＳＰ２のゲートＧＳＰ２のゲート幅ＷＰ及びゲート長ＬＰと同一である。ゲートＧＰ４とゲートＧＳＰ２は、共通の拡散領域ＤＰ２上に形成される。ＴＮ４のゲートＧＮ４のゲート幅及びゲート長は、ＴＳＮ２のゲートＧＳＮ２のゲート幅ＷＮ及びゲート長ＬＮと同一である。ゲートＧＮ４とゲートＧＳＮ２は、共通の拡散領域ＤＮ２上に形成される。
【００６８】
以上により、電荷相殺を高精度に行うことが可能になる。すなわち、サブトランジスターを２串に分け、ＴＳ１とＴＲ２のゲートサイズを同一にすることで、ＴＳ１とＴＲ２の寄生容量を同一（ほぼ同一）にできる。これによりＴＳ１とＴＲ２のチャージインジェクションを同一（ほぼ同一）にできる。またＴＳ２とＴＲ４のゲートサイズを同一にすることで、ＴＳ２とＴＲ４の寄生容量を同一（ほぼ同一）にできる。これによりＴＳ２とＴＲ４のチャージインジェクションを同一（ほぼ同一）にできる。
【００６９】
また、ＴＳ１とＴＲ２を共通の拡散領域上に形成し、ＴＳ２とＴＲ４を共通の拡散領域上に形成することで、ＴＳ１、ＴＲ２のペアとＴＳ２、ＴＲ４のペアを対称に配置することが可能になる。これにより、ＴＳ１からＴＲ２を見たときのインピーダンスと、ＴＳ２からＴＲ４を見たときのインピーダンスを同一（ほぼ同一）にできるため、ドレイン側とソース側に対称にチャージインジェクションが生じることが期待できる。
【００７０】
４．Ａ／Ｄ変換回路
図６に、本実施形態のサンプル・ホールド回路が適用されたＡ／Ｄ変換回路の構成例を示す。このＡ／Ｄ変換回路は、比較回路１０、制御回路２０、Ｓ／Ｈ（サンプル・ホールド）回路３０、Ｄ／Ａ変換回路ＤＡＣを含む。また入力選択回路ＭＵＸ、電圧出力回路ＡＭＰ（増幅回路）を含むことができる。
【００７１】
なお、本実施形態のＡ／Ｄ変換回路は図６の構成に限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば後述する電荷再分配型等のＤ／Ａ変換回路では、Ｓ／Ｈ回路３０をＤ／Ａ変換回路ＤＡＣに含む構成としてもよい。また入力選択回路ＭＵＸ、電圧出力回路ＡＭＰを省略してもよい。
【００７２】
入力選択回路ＭＵＸは、入力信号ＭＩＮ１，ＭＩＮ２のいずれかを選択し、選択した信号を信号ＭＱとして出力する。
【００７３】
電圧出力回路ＡＭＰは、ＭＵＸからの信号ＭＱを増幅し、増幅した信号を信号ＶＩＮ（出力電圧）として出力する。また電圧出力回路ＡＭＰは、サンプル・ホールド機能を有し、少なくとも図２に示す遷移期間Ｔｄにおいて出力信号ＶＩＮをホールドする。例えば図２に示すサンプリング期間と遷移期間Ｔｄにおいて出力信号ＶＩＮをホールドする。
【００７４】
Ｓ／Ｈ回路３０は、Ａ／Ｄ変換の対象となる入力信号ＶＩＮ（入力電圧）をサンプル・ホールドし、ＶＩＮをサンプル・ホールドした信号ＳＩＮ（サンプリング電圧）を出力する。Ｓ／Ｈ回路３０は、図１のメイントランジスターＴＭ、サブトランジスターＴＳ、サンプリング用キャパシターＣｓを含む。
【００７５】
比較回路１０は、コンパレーターにより実現され、例えば信号ＳＩＮと信号ＤＱの比較処理を行う。例えば、コンパレーターはラッチ型コンパレーターである。
【００７６】
制御回路２０は、逐次比較レジスターＳＡＲ（Successive Approximation Register）を有し、逐次比較用データＲＤＡ（Ｄ／Ａ入力データ）を出力する。逐次比較レジスターＳＡＲは、比較回路１０からの比較結果信号ＣＰＱによりそのレジスター値が設定されるレジスターである。例えば比較回路１０が、ＭＳＢのビットからＬＳＢのビットに至るまでの逐次比較処理を行った場合に、各ビットにおける比較処理結果（「１」、「０」）が、逐次比較レジスターＳＡＲの各レジスター値として記憶される。
【００７７】
なお制御回路２０は、Ａ／Ｄ変換回路の各回路ブロックの制御処理も行うこともできる。例えばＤ／Ａ変換回路ＤＡＣやＳ／Ｈ回路３０に含まれるスイッチ素子（スイッチアレイ）のオン・オフ制御を行う。
【００７８】
Ｄ／Ａ変換回路ＤＡＣは、制御回路２０からの逐次比較用データＲＤＡのＤ／Ａ変換を行い、ＲＤＡに対応するＤ／Ａ出力信号ＤＱ（ＲＤＡをＤ／Ａ変換したアナログ信号）を出力する。このＤ／Ａ変換回路ＤＡＣは、キャパシターアレイを用いた電荷再分配型であってもよいし、その一部又は全部がラダー抵抗型であってもよい。
【００７９】
比較回路１０は、入力信号ＶＩＮのサンプリング信号ＳＩＮとＤ／Ａ出力信号ＤＱとを比較する処理を行う。具体的には比較回路１０は、第１の入力端子に入力されるサンプリング信号ＳＩＮと第２の入力端子に入力されるＤ／Ａ出力信号ＤＱ（Ｄ／Ａ変換電圧）を比較する。なお、電荷再分配型の場合等では、比較回路１０は、サンプリング信号ＳＩＮとＤ／Ａ出力信号ＤＱの差分信号と、基準信号（例えばグランド電圧）を比較する処理を行ってもよい。また、差動の場合には、比較回路１０は、ＳＩＮとＤＱの差分信号の正信号と負信号を比較する処理を行ってもよい。
【００８０】
そして制御回路２０は、逐次比較レジスターＳＡＲからの逐次比較結果データ（最終的なデータ）を出力データＤＯＵＴ（出力コード）として出力する。ＤＯＵＴは、入力信号ＶＩＮのＡ／Ｄ変換データである。
【００８１】
以上によれば、本実施形態のサンプル・ホールド回路を有する逐次比較型のＡ／Ｄ変換回路を構成できる。また、電圧出力回路ＡＭＰが遷移期間Ｔｄにおいて信号ＶＩＮをホールドすることで、サブトランジスターのオン抵抗を大きくすることが可能になる。すなわち、遷移期間ＴｄにおいてＶＩＮが変化しないため、サブトランジスターはメイントランジスターのチャージインジェクションを逃がすことさえできればよい。そして、サブトランジスターのゲート面積を小さくできるため、サブトランジスターがオフする際のチャージインジェクションを最小限にすることが可能になる。
【００８２】
５．Ａ／Ｄ変換回路の詳細な構成
図７に本実施形態のＡ／Ｄ変換回路の詳細な構成例を示す。図７は、図６の比較回路１０、Ｓ／Ｈ回路３０、Ｄ／Ａ変換回路ＤＡＣの詳細な構成例を示すものであり、ＤＡＣは電荷再分配型のＤ／Ａ変換回路により構成される。なお図７のスイッチ素子ＳＳ１Ｎが、図１のメイントランジスターＴＭとサブトランジスターＴＳに対応する。またキャパシターアレイ部５１、直列キャパシターＣＳ１Ｎ、キャパシターアレイ部５２が、図１のサンプリング用キャパシターＣｓに対応する。非反転側のＤＡＣＰにおいても同様である。
【００８３】
このＡ／Ｄ変換回路は、比較回路１０と、比較回路１０の反転入力端子（第１の入力端子）に接続される第１のＤ／Ａ変換回路ＤＡＣＮと、比較回路１０の非反転入力端子（第２の入力端子）に接続される第２のＤ／Ａ変換回路ＤＡＣＰを含む。
【００８４】
なお、本実施形態は図７の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。例えばＤＡＣをシングルエンドのＤ／Ａ変換回路により構成してもよい。またＤＡＣＰとＤＡＣＮの直列キャパシターＣＳ１Ｐ，ＣＳ１Ｎを省略してもよい。
【００８５】
反転側（負側）のＤ／Ａ変換回路ＤＡＣＮは、第１のキャパシターアレイ部５１と第１のスイッチアレイ部４１を含む。また第１の比較ノードＮ１ＮとノードＮ３Ｎとの間に設けられる第１の直列キャパシターＣＳ１Ｎを含む。またＤＡＣＮは、第２のキャパシターアレイ部５２と第２のスイッチアレイ部４２を含む。またＤＡＣＮは、ノードＮ１ＮとノードＮ２との間に設けられるスイッチ素子ＳＳ１Ｎを含む。ＳＳ１Ｎは、サンプリング期間において、ノードＮ１Ｎを中間電圧ＶＣＭに設定するためのスイッチ素子である。
【００８６】
なお、ノードＮ３Ｎに対して第３の直列キャパシターの一端を接続し、この第３の直列キャパシターの他端側に、キャパシターアレイ部５２、スイッチアレイ部４２と同様の構成のキャパシターアレイ部、スイッチアレイ部を設けてもよい。
【００８７】
ＤＡＣＮの第１のキャパシターアレイ部５１は、複数のキャパシターＣＡ１Ｎ〜ＣＡ４Ｎを含む。これらのキャパシターＣＡ１Ｎ〜ＣＡ４Ｎは、その一端が比較回路１０の第１の比較ノードＮ１Ｎに接続される。ここで第１の比較ノードＮ１Ｎ（第１のサンプリングノード）は、比較回路１０の第１の入力端子（反転入力端子）に接続されるノードである。キャパシターＣＡ１Ｎ〜ＣＡ４Ｎはバイナリで重み付けされており、例えばＣＡ１Ｎ、ＣＡ２Ｎ、ＣＡ３Ｎ、ＣＡ４Ｎの容量値は、４ビットの場合にはＣ、２Ｃ、４Ｃ、８Ｃになっている。
【００８８】
ＤＡＣＮの第１のスイッチアレイ部４１は、複数のスイッチ素子ＳＡ１Ｎ〜ＳＡ４Ｎを含む。これらのスイッチ素子ＳＡ１Ｎ〜ＳＡ４Ｎは、第１のキャパシターアレイ部５１のキャパシターＣＡ１Ｎ〜ＣＡ４Ｎの他端に接続される。そしてスイッチ素子ＳＡ１Ｎ〜ＳＡ４Ｎは、逐次比較用データＲＤＡの上位ビットのデータ（例えばＲＤＡが８ビットの場合には上位の４ビットのデータ）に基づきスイッチ制御される。
【００８９】
ＤＡＣＮの第２のキャパシターアレイ部５２は、複数のキャパシターＣＢ１Ｎ〜ＣＢ４Ｎを含む。これらのキャパシターＣＢ１Ｎ〜ＣＢ４Ｎは、その一端がノードＮ３Ｎに接続される。ここでノードＮ３Ｎは、一端が第１の比較ノードＮ１Ｎに接続される第１の直列キャパシターＣＳ１Ｎの他端側のノードである。キャパシターＣＢ１Ｎ〜ＣＢ４Ｎはバイナリで重み付けされており、例えばＣＢ１Ｎ、ＣＢ２Ｎ、ＣＢ３Ｎ、ＣＢ４Ｎの容量値は、４ビットの場合にはＣ、２Ｃ、４Ｃ、８Ｃになっている。
【００９０】
ＤＡＣＮの第２のスイッチアレイ部４２は、複数のスイッチ素子ＳＢ１Ｎ〜ＳＢ４Ｎを含む。これらのスイッチ素子ＳＢ１Ｎ〜ＳＢ４Ｎは、第２のキャパシターアレイ部５２のキャパシターＣＢ１Ｎ〜ＣＢ４Ｎの他端に接続される。そしてスイッチ素子ＳＢ１Ｎ〜ＳＢ４Ｎは、逐次比較用データＲＤＡの下位ビットのデータ（例えばＲＤＡが８ビットの場合には下位の４ビットのデータ）に基づきスイッチ制御される。
【００９１】
非反転側（正側）のＤ／Ａ変換回路ＤＡＣＰの構成は、ＤＡＣＮと同様である。すなわちＤＡＣＰは、第３のキャパシターアレイ部５３と第３のスイッチアレイ部４３を含む。また第２の比較ノードＮ１ＰとノードＮ３Ｐとの間に設けられる第２の直列キャパシターＣＳ１Ｐを含む。またＤＡＣＰは、第４のキャパシターアレイ部５４と第４のスイッチアレイ部４４を含む。またＤＡＣＰは、ノードＮ１ＰとノードＮ２との間に設けられるスイッチ素子ＳＳ１Ｐを含む。ここで第２の比較ノードＮ１Ｐ（第２のサンプリングノード）は、比較回路１０の第２の入力端子（非反転入力端子）に接続されるノードである。
【００９２】
次に、図８を用いて本実施形態の動作について詳細に説明する。以下では反転側のＤ／Ａ変換回路ＤＡＣＮを例に説明するが、非反転側のＤ／Ａ変換回路ＤＡＣＰについても同様である。
【００９３】
図８に示すように、第１の入力信号ＮＩＮ（反転入力信号）のサンプリング期間では、Ｄ／Ａ変換回路ＤＡＣＮのスイッチ素子ＳＳ１Ｎがオンになり、ノードＮ１Ｎが中間信号ＶＣＭ（例えば（ＶＲＥＦ＋ＧＮＤ）／２）に設定される。またＤ／Ａ変換回路ＤＡＣＮのスイッチ素子ＳＡ１Ｎ〜ＳＡ４Ｎ、ＳＢ１Ｎ〜ＳＢ４Ｎを介して、キャパシターＣＡ１Ｎ〜ＣＡ４Ｎ、ＣＢ１Ｎ〜ＣＢ４Ｎの他端がＮＩＮの電圧レベルに設定される。
【００９４】
これにより入力信号ＮＩＮのサンプリングが行われる。そしてスイッチ素子ＳＳ１Ｎがオフすると、そのタイミングでの入力信号ＮＩＮの電圧がホールドされる。このとき、スイッチ素子ＳＳ１Ｎのメイントランジスターがオフした後にサブトランジスターがオフする。ここで第１の入力信号ＮＩＮは、差動入力信号を構成する一方の入力信号である。ＤＡＣＰに入力される第２の入力信号ＰＩＮ（非反転入力信号）は、入力差動入力信号を構成する他方の入力信号である。
【００９５】
次に、Ａ／Ｄ変換の逐次比較期間になると、逐次比較用データＲＤＡの各ビットに基づいて、ＤＡＣＮのスイッチ素子ＳＡ１Ｎ〜ＳＡ４Ｎ、ＳＢ１Ｎ〜ＳＢ４Ｎがスイッチ制御され、キャパシターＣＡ１Ｎ〜ＣＡ４Ｎ、ＣＢ１Ｎ〜ＣＢ４Ｎの他端は電源電圧ＶＲＥＦ（第２の基準電圧）又はグランド電圧ＧＮＤ（第１の基準電圧）に設定される。
【００９６】
例えば逐次比較用データがＲＤＡ＝１０００００００である場合には、ＲＤＡのＭＳＢに対応するキャパシターＣＡ４Ｎの他端は基準電圧ＶＲＥＦに設定される。また、他のキャパシターＣＡ３Ｎ〜ＣＡ１Ｎ、ＣＢ４Ｎ〜ＣＢ１Ｎの他端はＧＮＤに設定される。
【００９７】
また逐次比較用データがＲＤＡ＝１０００１０００である場合には、キャパシターＣＡ４ＮとＣＢ４Ｎの他端はＶＲＥＦに設定される。また、他のキャパシターＣＡ３Ｎ〜ＣＡ１Ｎ、ＣＢ３Ｎ〜ＣＢ１Ｎの他端はＧＮＤに設定される。
【００９８】
６．電子機器
図９に本実施形態のＡ／Ｄ変換回路を含む電子機器の構成例を示す。この電子機器は、センサー５１０、検出回路５２０、Ａ／Ｄ変換回路５３０、処理部５４０を含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば検出回路５２０、Ａ／Ｄ変換回路５３０、処理部５４０は集積回路装置により実現できる。
【００９９】
図９の電子機器としては、例えば生体計測機器（脈拍計、歩数計等）、携帯型情報端末、映像機器（デジタルカメラ、ビデオカメラ）、時計などの種々の機器を想定できる。
【０１００】
センサー５１０は、ジャイロセンサー、加速度センサー、フォトセンサー、圧力センサー等であって、電子機器の用途に応じた様々なセンサーが用いられる。検出回路５２０はセンサー５１０から出力されるセンサー信号を増幅して、所望信号を抽出する。またＡ／Ｄ変換回路５３０は検出回路５２０からの検出信号（所望信号）をデジタルデータに変換して、処理部５４０へ出力する。
【０１０１】
処理部５４０は、Ａ／Ｄ変換回路５３０からのデジタルデータに対して必要なデジタル信号処理を実行する。また処理部５４０は、検出回路５２０のゲイン制御等を行ってもよい。ここで処理部５４０で行われるデジタル信号処理としては、センサー信号から適正な所望信号を抽出するための高速フーリエ変換等の種々の処理を想定できる。
【０１０２】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またサンプル・ホールド回路、Ｄ／Ａ変換回路、比較回路、制御回路、Ａ／Ｄ変換回路、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【符号の説明】
【０１０３】
１０ 比較回路、２０ 制御回路、３０ Ｓ／Ｈ回路、
４１〜４４ 第１〜第４のスイッチアレイ部、
５１〜５４ 第１〜第４のキャパシターアレイ部、
５１０ センサー、５２０ 検出回路、５３０ Ａ／Ｄ変換回路、５４０ 処理部、
ＡＭＰ 電圧出力回路、ＣＡ１Ｎ〜ＣＡ４Ｎ キャパシター、
ＣＢ１Ｎ〜ＣＢ４Ｎ キャパシター、ＣＰＱ 比較結果信号、
ＣＳ１Ｎ 第１の直列キャパシター、ＣＳ１Ｐ 第２の直列キャパシター、
Ｃｓ サンプリング用キャパシター、ＤＡＣ Ｄ／Ａ変換回路、
ＤＡＣＮ 第１のＤ／Ａ変換回路、ＤＡＣＰ 第２のＤ／Ａ変換回路、
ＤＮ１，ＤＮ２，ＤＰ１，ＤＰ２ 拡散領域、ＤＯＵＴ 出力データ、
ＤＱ Ｄ／Ａ出力信号、ＧＮ１〜ＧＮ４，ＧＰ１〜ＧＰ４ ゲート、
ＧＮＤ グランド電圧、ＧＳＮ１，ＧＳＮ２，ＧＳＰ１，ＧＳＰ２ ゲート、
ＭＩＮ１，ＭＩＮ２ 入力信号、ＭＵＸ 入力選択回路、Ｎ１ 第１のノード、
Ｎ１Ｎ 第１の比較ノード、Ｎ１Ｐ 第２の比較ノード、Ｎ２ 第２のノード、
ＮＩＮ 第１の入力信号、ＰＩＮ 第２の入力信号、ＲＤＡ 逐次比較用データ、
ＳＡ１Ｎ〜ＳＡ４Ｎ スイッチ素子、ＳＡＲ 逐次比較レジスター、
ＳＢ１Ｎ〜ＳＢ４Ｎ スイッチ素子、ＳＩＮ サンプリング信号、
ＳＭ，ＳＳ 制御信号、ＳＳ１Ｎ，ＳＳ１Ｐ スイッチ素子、
ＴＦＰ，ＴＧＮ リファレンス用トランジスター、ＴＭ メイントランジスター、
ＴＲ１〜ＴＲ４ 第１〜第４の電荷相殺用トランジスター、
ＴＳ サブトランジスター、ＴＳ１ 第１のサブトランジスター、
ＴＳ２ 第２のサブトランジスター、ＴＶＰ，ＴＶＮ 入力用トランジスター、
Ｔｄ 遷移期間、ＶＣＭ 中間信号、ＶＩＮ 入力信号、ＶＲＥＦ 電源電圧、
ＷＰ，ＬＰ，ＷＮ，ＬＮ ゲートサイズ、ｑｍ，ｑｓ 電荷、ｒｓ オン抵抗、
ΔＶｅｒ 許容電圧誤差
【技術分野】
【０００１】
本発明は、サンプル・ホールド回路、回路装置、Ａ／Ｄ変換回路及び電子機器等に関する。
【背景技術】
【０００２】
従来より、アナログ信号をデジタルデータに変換するＡ／Ｄ変換回路として、逐次比較型のＡ／Ｄ変換回路が知られている。この逐次比較型のＡ／Ｄ変換回路は、比較回路と、逐次比較レジスターと、Ｄ／Ａ変換回路を備え、入力信号をサンプル・ホールドした信号を逐次比較動作によりＡ／Ｄ変換することでデジタルデータを出力する。このような逐次比較型のＡ／Ｄ変換回路の従来技術としては特許文献１等に開示される技術が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−３２１７７９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
さて、入力信号をサンプル・ホールドするサンプル・ホールド回路では、サンプリング終了時にスイッチ素子がオフになり、キャパシターに入力信号がホールドされる。このようなサンプル・ホールド回路では、スイッチ素子がオフになる際にチャージインジェクションが生じ、キャパシターにサンプリングされる信号に誤差が生じるという課題がある。例えば、上述のＡ／Ｄ変換回路では、このサンプル・ホールド回路における信号誤差が変換精度に影響を与えてしまう。
【０００５】
本発明の幾つかの態様によれば、チャージインジェクションによる信号誤差を抑制できるサンプル・ホールド回路、回路装置、Ａ／Ｄ変換回路及び電子機器等を提供できる。
【課題を解決するための手段】
【０００６】
本発明の一態様は、一端が第１のノードに接続されるサンプリング用キャパシターと、前記第１のノードと第２のノードの間に設けられるメイントランジスターと、前記メイントランジスターと並列に設けられるサブトランジスターと、を含み、前記サブトランジスターのゲート面積は、前記メイントランジスターのゲート面積よりも小さく、サンプリング期間からホールド期間への切り替わりにおいて、前記メイントランジスターがオフになった後に前記サブトランジスターがオフになるサンプル・ホールド回路に関係する。
【０００７】
本発明の一態様によれば、サンプリング期間からホールド期間への切り替わりにおいて、メイントランジスターがオフになった後に、メイントランジスターよりもゲート面積が小さいサブトランジスターがオフになる。これにより、チャージインジェクションによるサンプリング信号の誤差を抑制すること等が可能になる。すなわち、メイントランジスターがオフになるときのチャージインジェクションによる誤差が、サブトランジスターにより低減される。また、サブトランジスターがオフになるときのチャージインジェクションは、メイントランジスターのチャージインジェクションよりも小さい。
【０００８】
また本発明の一態様では、トランジスターのゲート幅をＷ、ゲート長をＬと表した場合に、前記サブトランジスターのゲートのＷ／Ｌは、前記メイントランジスターのゲートのＷ／Ｌよりも小さくてもよい。
【０００９】
このようにすれば、サブトランジスターのオン抵抗をメイントランジスターのオン抵抗よりも大きくできる。これにより、入力信号のサンプリングに必要な時定数をメイントランジスターにより確保でき、サブトランジスターのゲート面積を小さくできる。
【００１０】
また本発明の一態様では、前記サンプリング用キャパシターの容量をＣｓとし、前記メイントランジスターのチャージインジェクションにより前記第１のノードへ注入される電荷をｑｍとし、前記サブトランジスターのチャージインジェクションにより前記第１のノードへ注入される電荷をｑｓとし、前記サブトランジスターのオン抵抗をｒｓとし、サンプリング電圧の許容誤差をΔＶｅｒとした場合に、前記メイントランジスターがオフになってから前記サブトランジスターがオフになるまでの期間Ｔｄは、
【００１１】
【数１】
を満たしてもよい。
【００１２】
このようにすれば、チャージインジェクションによるサンプリング電圧の誤差を、許容誤差ΔＶｅｒよりも小さくすることができる。
【００１３】
また本発明の一態様では、前記メイントランジスターに対応して設けられ、ソース及びドレインが前記第１のノードに接続される第１の電荷相殺用トランジスターと、前記サブトランジスターに対応して設けられ、ソース及びドレインが前記第１のノードに接続される第２の電荷相殺用トランジスターと、を含んでもよい。
【００１４】
このようにすれば、メイントランジスターからサンプリング用キャパシターへのチャージインジェクションを第１の電荷相殺用トランジスターにより相殺できる。また、サブトランジスターからサンプリング用キャパシターへのチャージインジェクションを第２の電荷相殺用トランジスターにより相殺できる。
【００１５】
また本発明の一態様では、前記メイントランジスターとして、並列接続される第１のメイントランジスター及び第２のメイントランジスターが設けられ、前記サブトランジスターとして、並列接続される第１のサブトランジスター及び第２のサブトランジスターが設けられ、前記第１の電荷相殺用トランジスターのゲート幅及びゲート長は、前記第１、第２のメイントランジスターのゲート幅及びゲート長と同じであり、前記第２の電荷相殺用トランジスターのゲート幅及びゲート長は、前記第１、第２のサブトランジスターのゲート幅及びゲート長と同じであってもよい。
【００１６】
このようにすれば、第１の電荷相殺用トランジスターと第１、第２のメイントランジスターのゲート寄生容量を同一にすることが可能になる。これにより、第１の電荷相殺用トランジスターが相殺できる電荷と、メイントランジスターからのチャージインジェクションを同一にすることが可能になる。また第２の電荷相殺用トランジスターと第１、第２のサブトランジスターのゲート寄生容量を同一にすることが可能になる。これにより、第２の電荷相殺用トランジスターが相殺できる電荷と、サブトランジスターからのチャージインジェクションを同一にすることが可能になる。
【００１７】
また本発明の一態様では、前記メイントランジスターに対応して設けられ、ソース及びドレインが前記第２のノードに接続される第３の電荷相殺用トランジスターと、前記サブトランジスターに対応して設けられ、ソース及びドレインが前記第２のノードに接続される第４の電荷相殺用トランジスターと、を含んでもよい。
【００１８】
このようにすれば、メイントランジスターから第２のノードへのチャージインジェクションを第３の電荷相殺用トランジスターにより相殺できる。また、サブトランジスターから第２のノードへのチャージインジェクションを第４の電荷相殺用トランジスターにより相殺できる。
【００１９】
また本発明の一態様では、前記メイントランジスターに対応して設けられ、ソース及びドレインが前記第１のノードに接続される第１の電荷相殺用トランジスターと、前記メイントランジスターに対応して設けられ、ソース及びドレインが前記第２のノードに接続される第３の電荷相殺用トランジスターと、を含み、前記メイントランジスターとして、並列接続される第１のメイントランジスター及び第２のメイントランジスターが設けられ、前記第１のメイントランジスターは、前記第１の電荷相殺用トランジスターと共通の拡散領域に形成され、前記第２のメイントランジスターは、前記第３の電荷相殺用トランジスターと共通の拡散領域に形成されてもよい。
【００２０】
このようにすれば、第１のメイントランジスターから第１の電荷相殺用トランジスターを見たときのインピーダンスと、第２のメイントランジスターから第３の電荷相殺用トランジスターを見たときのインピーダンスを、近づけることが可能になる。
【００２１】
また本発明の他の態様は、上記のいずれかに記載のサンプル・ホールド回路と、前記サンプリング用キャパシターにサンプリングされる電圧を出力する電圧出力回路と、を含み、前記電圧出力回路は、前記メイントランジスターがオフになってから前記サブトランジスターがオフになるまでの期間を遷移期間とする場合に、少なくとも前記遷移期間において、出力電圧をホールドする回路装置に関係する。
【００２２】
また本発明の他の態様は、上記のいずれかに記載のサンプル・ホールド回路を含むＡ／Ｄ変換回路に関係する。
【００２３】
また本発明の他の態様では、前記第１のノードを比較ノードとするコンパレーターと、前記コンパレーターの比較結果に基づいて更新される逐次比較用データを記憶する逐次比較レジスターと、前記サンプル・ホールド回路を有し、前記逐次比較用データのＤ／Ａ変換を行うことを特徴とするＤ／Ａ変換回路を含んでもよい。
【００２４】
また本発明の他の態様は、上記のいずれかに記載のサンプル・ホールド回路を含む電子機器に関係する。
【図面の簡単な説明】
【００２５】
【図１】本実施形態のサンプル・ホールド回路の構成例。
【図２】本実施形態の動作説明図。
【図３】本実施形態のサンプル・ホールド回路の比較例。
【図４】本実施形態の動作説明図。
【図５】本実施形態のサンプル・ホールド回路のレイアウト配置例。
【図６】Ａ／Ｄ変換回路の構成例。
【図７】Ａ／Ｄ変換回路の詳細な構成例。
【図８】Ａ／Ｄ変換回路の動作説明図。
【図９】電子機器の構成例。
【発明を実施するための形態】
【００２６】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００２７】
１．構成
図１に本実施形態のサンプル・ホールド回路の構成例を示す。このサンプル・ホールド回路は、メイントランジスターＴＭ（第１のスイッチ素子）、サブトランジスターＴＳ（第２のスイッチ素子）、サンプリング用キャパシターＣｓを含む。またサンプル・ホールド回路は、第１〜第４の電荷相殺用トランジスターＴＲ１〜ＴＲ４、入力用トランジスターＴＶＰ，ＴＶＮ、リファレンス用トランジスターＴＦＰ，ＴＧＮを含むことができる。
【００２８】
なお、本実施形態のサンプル・ホールド回路は図１の構成に限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば電荷相殺用トランジスターＴＲ３，ＴＲ４を省略してもよい。また、メイントランジスターＴＭやサブトランジスターＴＳ、電荷相殺用トランジスターＴＲ１〜ＴＲ４を、Ｐ型トランジスターのみ又はＮ型トランジスターのみで構成してもよい。
【００２９】
サンプリング用キャパシターＣｓは、第１のノードＮ１（サンプリングノード）と入力ノードＮＷの間に設けられる。すなわち、キャパシターＣｓの一端はノードＮ１に接続され、他端はノードＮＷに接続される。キャパシターＣｓは、入力信号ＶＩＮをサンプリングするためのキャパシターであり、サンプリング後にはＶＩＮに対応する電荷をホールドする。
【００３０】
メイントランジスターＴＭは、第１のノードＮ１と第２のノードＮ２の間に設けられる。具体的には、メイントランジスターＴＭは、Ｐ型トランジスターＴＭＰ（ＰＭＯＳトランジスター）とＮ型トランジスターＴＭＮ（ＮＭＯＳトランジスター）により構成される。ＴＭＰのソース（又はドレイン）とＴＭＮのドレイン（ソース）はノードＮ２に接続され、ＴＭＰのドレイン（ソース）とＴＭＮのソース（ドレイン）はノードＮ１に接続される。なお、ノードＮ２には中間信号ＶＣＭ（例えば（ＶＲＥＦ＋ＧＮＤ）／２）が供給される。
【００３１】
サブトランジスターＴＳは、メイントランジスターＴＭからのチャージインジェクションによるサンプリング信号の誤差を低減するためのトランジスターである。サブトランジスターＴＳは、第１のノードＮ１と第２のノードＮ２の間に（ＴＭに並列に）設けられる。具体的には、トランジスターＴＳは、Ｐ型トランジスターＴＳＰとＮ型トランジスターＴＳＮにより構成される。ＴＳＰのソース（又はドレイン）とＴＳＮのドレイン（ソース）はノードＮ２に接続され、ＴＳＰのドレイン（ソース）とＴＳＮのソース（ドレイン）はノードＮ１に接続される。
【００３２】
より具体的には、サブトランジスターＴＳのゲートのＷ／ＬはメイントランジスターＴＭのゲートのＷ／Ｌよりも小さい。すなわちＴＳのオン抵抗はＴＭのオン抵抗よりも大きい。例えばＴＳのゲートのＷ／Ｌは、ＭＳのゲートのＷ／Ｌの１／２以下である。望ましくはＴＳのオン抵抗は、後述する下式（４）を満たすオン抵抗ｒｓである。ここで、Ｗ／ＬのＷはトランジスターのゲート幅を表し、Ｌはトランジスターのゲート長を表す。
【００３３】
第１の電荷相殺用トランジスターＴＲ１と第３の電荷相殺用トランジスターＴＲ３は、メイントランジスターＴＭに対応し、ＴＭからのチャージインジェクションを相殺する。具体的には、トランジスターＴＲ１はＰ型トランジスターＴＰ１とＮ型トランジスターＴＮ１により構成される。トランジスターＴＲ３はＰ型トランジスターＴＰ３とＮ型トランジスターＴＮ３により構成される。トランジスターＴＰ１，ＴＮ１のソース及びドレインはノードＮ１に接続される。トランジスターＴＰ３，ＴＮ３のソース及びドレインはノードＮ２に接続される。トランジスターＴＰ１，ＴＰ３のゲートサイズ（ゲート面積）はトランジスターＴＭＰのゲートサイズの１／２である。トランジスターＴＮ１，ＴＮ３のゲートサイズはトランジスターＴＭＮのゲートサイズの１／２である。
【００３４】
第２の電荷相殺用トランジスターＴＲ２と第４の電荷相殺用トランジスターＴＲ４は、サブトランジスターＴＳに対応し、ＴＳからのチャージインジェクションを相殺する。具体的には、トランジスターＴＲ２はＰ型トランジスターＴＰ２とＮ型トランジスターＴＮ２により構成される。トランジスターＴＲ４はＰ型トランジスターＴＰ４とＮ型トランジスターＴＮ４により構成される。トランジスターＴＰ２，ＴＮ２のソース及びドレインはノードＮ１に接続される。トランジスターＴＰ４，ＴＮ４のソース及びドレインはノードＮ２に接続される。トランジスターＴＰ２，ＴＰ４のゲートサイズ（ゲート面積）はトランジスターＴＳＰのゲートサイズの１／２である。トランジスターＴＮ２，ＴＮ４のゲートサイズはトランジスターＴＳＮのゲートサイズの１／２である。
【００３５】
入力用トランジスターＴＶＰ，ＴＶＮは、入力信号ＶＩＮをノードＮＷに供給するためのスイッチ素子である。リファレンス用トランジスターＴＦＰは、第２基準信号ＶＲＥＦ（例えば電源電圧）をノードＮＷに供給するためのスイッチ素子である。リファレンス用トランジスターＴＧＮは、第１基準信号ＧＮＤ（例えばグランド電圧）をノードＮＷに供給するためのトランジスターである。
【００３６】
２．動作
次に、図２を用いて本実施形態の動作について説明する。図２に示すように、サンプリング期間からホールド期間への切り替わりにおいて、メイントランジスターＴＭがオフした後にサブトランジスターＴＳがオフする。
【００３７】
具体的には、サンプリング期間において制御信号ＳＭ，ＳＳがアクティブ（例えばハイレベル）になり、メイントランジスターＴＭとサブトランジスターＴＳがともにオンになる。キャパシターＣｓの一端のノードＮ１はＶＣＭに設定される。また入力用トランジスターＴＶＰ，ＴＶＮがオンになり、キャパシターＣｓの他端のノードＮＷがＶＩＮに設定され、ＶＩＮに対応する電荷がキャパシターＣｓにチャージされる。
【００３８】
次に、制御信号ＳＭが非アクティブ（例えばローレベル）になり、メイントランジスターＴＭがオフになる。このときＴＭからチャージインジェクションが発生するため、キャパシターＣｓの電荷にはＶＩＮに対応する電荷からの誤差が生じる。遷移期間ＴｄではサブトランジスターＴＳがオンしており、キャパシターＣｓの電荷はＶＩＮに対応する電荷に漸近していく。そして遷移期間Ｔｄが経過した後に制御信号ＳＳが非アクティブになり、サブトランジスターＴＳがオフになる。
【００３９】
ホールド期間ではメイントランジスターＴＭとサブトランジスターＴＳがともにオフしており、キャパシターＣｓの電荷がホールドされる。入力用トランジスターＴＶＰ，ＴＶＮがオフになり、リファレンス用トランジスターＴＦＰ又はリファレンス用トランジスターＴＧＮがオンになる。ノードＮＷはＶＲＥＦ又はＧＮＤに設定される。
【００４０】
またサンプリング期間において制御信号ＳＭ，ＳＳがアクティブになり、電荷相殺用トランジスターＴＲ１〜ＴＲ４はオフになる。
【００４１】
次に、制御信号ＳＭが非アクティブになり、電荷相殺用トランジスターＴＲ１，ＴＲ３がオンになる。メイントランジスターＴＭがオフした際に生じるチャージインジェクションは、ＴＲ１，ＴＲ３がオンすることで吸収される。次に、制御信号ＳＳが非アクティブになり、電荷相殺用トランジスターＴＲ２，ＴＲ４がオンになる。サブトランジスターＴＳがオフした際に生じるチャージインジェクションは、ＴＲ２，ＴＲ４がオンすることで吸収される。
【００４２】
このようにして電荷相殺用トランジスターＴＲ１，ＴＲ３は、メイントランジスターＴＭのチャージインジェクションを相殺し、電荷相殺用トランジスターＴＲ２，ＴＲ４は、サブトランジスターＴＳのチャージインジェクションを相殺する。なお図１における制御信号ＳＭＢ，ＳＳＢは、それぞれ制御信号ＳＭ，ＳＳの論理レベルを反転した信号である。
【００４３】
図３にサンプル・ホールド回路の比較例を示す。このサンプル・ホールド回路は、メイントランジスターＴＭ、サンプリング用キャパシターＣｓ、入力用トランジスターＴＶＰ，ＴＶＮを含む。
【００４４】
この比較例では、サブトランジスターＴＳや電荷相殺用トランジスターＴＲ１〜ＴＲ４が設けられていない。そのため、サンプリング期間が終了したときにメイントランジスターＴＭから生じるチャージインジェクションの電荷がキャパシターＣｓに蓄積されてしまい、キャパシターＣｓにホールドされる電荷に誤差が生じてしまう。例えばこのサンプル・ホールド回路を図６で後述するＡ／Ｄ変換回路に適用した場合、入力信号ＶＩＮをサンプリングしたサンプリング信号ＳＩＮにはＶＩＮからの誤差が生じる。そうすると、逐次比較結果に誤差が生じるため、Ａ／Ｄ変換の変換精度が劣化してしまう。
【００４５】
この点本実施形態によれば、メイントランジスターＴＭがオフした後の遷移期間ＴｄにおいてサブトランジスターＴＳがオンしているため、ＴＭからのチャージインジェクションをノードＮ２（ＶＣＭ）へ逃すことができる。また、メイントランジスターＴＭよりもサブトランジスターＴＳのゲートサイズが小さいため、ＴＭよりもＴＳのチャージインジェクションを小さくできる。これにより、メイントランジスターＴＭのみの場合に比べてチャージインジェクションによる誤差を小さくできる。
【００４６】
また、電荷相殺用トランジスターＴＲ１〜ＴＲ４が設けられているため、メイントランジスターＴＭやサブトランジスターＴＳからのチャージインジェクションをさらに低減することが可能になる。このようにして、キャパシターＣｓにホールドされる電荷を入力信号ＶＩＮに対応する電荷に近づけ、サンプリング信号の誤差を抑制することができる。
【００４７】
図４を用いて、サブトランジスターＴＳによる誤差抑制について更に詳細に説明する。図４に示すように、サンプリング用キャパシターの容量値をＣｓとし、メイントランジスターＴＭがオンからオフに遷移する際にチャージインジェクションによりＣｓに注入される電荷をｑｍとする。また、サブトランジスターＴＳがオンからオフに遷移する際にチャージインジェクションによりＣｓに注入される電荷をｑｓとし、ＴＳのオン抵抗をｒｓとする。
【００４８】
メイントランジスターＴＭがオフしたときのノードＮ１（サンプリングノード）の電圧ＶＳ０は下式（１）となる。
【００４９】
【数２】
【００５０】
サブトランジスターＴＳがオフになる直前のノードＮ１の電圧ＶＳ１は下式（２）となる。ここで、Ｔｄは図２で上述の遷移期間である。
【００５１】
【数３】
【００５２】
サブトランジスターＴＳがオフになった直後のノードＮ１の電圧ＶＳ２は下式（３）となる。
【００５３】
【数４】
【００５４】
上式（３）より、サンプリング電圧に許容される電圧誤差をΔＶｅｒとすると下式（４）を満たす必要がある。ここで許容電圧誤差ΔＶｅｒは、サンプル・ホールド回路が適用された回路の仕様等を満たすための許容誤差であり、例えばＡ／Ｄ変換回路の変換特性に応じた許容誤差である。例えばΔＶｅｒは、Ａ／Ｄ変換回路の１ＬＳＢに対応する電圧よりも低い電圧である。
【００５５】
【数５】
【００５６】
さて、下式（５）を満たすサンプル・ホールド回路を設計したとする。下式（５）は、トランジスターＴＳに比べてＴＭのチャージインジェクションによる影響を小さくする場合の一例である。
【００５７】
【数６】
【００５８】
メイントランジスターＴＭのＷ／ＬがサブトランジスターＴＳのＷ／Ｌのｋ倍であるすると、注入電荷量も比例するためｋ・ｑｓ＝ｑｍを満たす。上式（５）にｋ・ｑｓ＝ｑｍを代入して整理すると下式（６）となる。
【００５９】
【数７】
【００６０】
以上より、上式（４）や（６）を満たすようにトランジスターＴＭ，ＴＳのサイズや遷移期間Ｔｄを設計することで、チャージインジェクションによるサンプリング電圧誤差を抑制できる。すなわち、上式（４）を満たすことでサンプリング電圧誤差をΔＶｅｒよりも小さくできる。また、上式（６）を満たすことでトランジスターＴＳに比べてＴＭのチャージインジェクションによる影響を小さくできる。
【００６１】
３．レイアウト
図５に本実施形態のサンプル・ホールド回路のレイアウト配置例を示す。図５は、図１のサブトランジスターＴＳと電荷相殺用トランジスターＴＲ２，ＴＲ４のレイアウト配置例を示すものである。
【００６２】
図５に示すように、サブトランジスターは、並列に接続される第１のサブトランジスターＴＳ１と第２のサブトランジスターＴＳ２により構成される。ＴＳ１とＴＳ２のゲート幅及びゲート長（ゲートサイズ）は同一である。
【００６３】
電荷相殺用トランジスターＴＲ２のゲート幅及びゲート長は、第１のサブトランジスターＴＳ１のゲート幅及びゲート長と同一である。ＴＲ２とＴＳ１のゲートは共通の拡散領域上に形成される。
【００６４】
電荷相殺用トランジスターＴＲ４のゲート幅及びゲート長は、第２のサブトランジスターＴＳ２のゲート幅及びゲート長と同一である。ＴＲ４とＴＳ２のゲートは共通の拡散領域上に形成される。
【００６５】
より具体的には、第１のサブトランジスターＴＳ１は、Ｐ型トランジスターＴＳＰ１とＮ型トランジスターＴＳＮ１により構成される。第２のサブトランジスターＴＳ２は、Ｐ型トランジスターＴＳＰ２とＮ型トランジスターＴＳＮ２により構成される。ＴＳＰ１とＴＳＰ２のゲート幅ＷＰ及びゲート長ＬＰは同一である。ＴＳＮ１とＴＳＮ２のゲート幅ＷＮ及びゲート長ＬＮは同一である。
【００６６】
電荷相殺用トランジスターＴＲ２は、Ｐ型トランジスターＴＰ２とＮ型トランジスターＴＮ２により構成される。ＴＰ２のゲートＧＰ２のゲート幅及びゲート長は、ＴＳＰ１のゲートＧＳＰ１のゲート幅ＷＰ及びゲート長ＬＰと同一である。ゲートＧＰ２とゲートＧＳＰ１は、共通の拡散領域ＤＰ１上に形成される。ＴＮ２のゲートＧＮ２のゲート幅及びゲート長は、ＴＳＮ１のゲートＧＳＮ１のゲート幅ＷＮ及びゲート長ＬＮと同一である。ゲートＧＮ２とゲートＧＳＮ１は、共通の拡散領域ＤＮ１上に形成される。
【００６７】
電荷相殺用トランジスターＴＲ４は、Ｐ型トランジスターＴＰ４とＮ型トランジスターＴＮ４により構成される。ＴＰ４のゲートＧＰ４のゲート幅及びゲート長は、ＴＳＰ２のゲートＧＳＰ２のゲート幅ＷＰ及びゲート長ＬＰと同一である。ゲートＧＰ４とゲートＧＳＰ２は、共通の拡散領域ＤＰ２上に形成される。ＴＮ４のゲートＧＮ４のゲート幅及びゲート長は、ＴＳＮ２のゲートＧＳＮ２のゲート幅ＷＮ及びゲート長ＬＮと同一である。ゲートＧＮ４とゲートＧＳＮ２は、共通の拡散領域ＤＮ２上に形成される。
【００６８】
以上により、電荷相殺を高精度に行うことが可能になる。すなわち、サブトランジスターを２串に分け、ＴＳ１とＴＲ２のゲートサイズを同一にすることで、ＴＳ１とＴＲ２の寄生容量を同一（ほぼ同一）にできる。これによりＴＳ１とＴＲ２のチャージインジェクションを同一（ほぼ同一）にできる。またＴＳ２とＴＲ４のゲートサイズを同一にすることで、ＴＳ２とＴＲ４の寄生容量を同一（ほぼ同一）にできる。これによりＴＳ２とＴＲ４のチャージインジェクションを同一（ほぼ同一）にできる。
【００６９】
また、ＴＳ１とＴＲ２を共通の拡散領域上に形成し、ＴＳ２とＴＲ４を共通の拡散領域上に形成することで、ＴＳ１、ＴＲ２のペアとＴＳ２、ＴＲ４のペアを対称に配置することが可能になる。これにより、ＴＳ１からＴＲ２を見たときのインピーダンスと、ＴＳ２からＴＲ４を見たときのインピーダンスを同一（ほぼ同一）にできるため、ドレイン側とソース側に対称にチャージインジェクションが生じることが期待できる。
【００７０】
４．Ａ／Ｄ変換回路
図６に、本実施形態のサンプル・ホールド回路が適用されたＡ／Ｄ変換回路の構成例を示す。このＡ／Ｄ変換回路は、比較回路１０、制御回路２０、Ｓ／Ｈ（サンプル・ホールド）回路３０、Ｄ／Ａ変換回路ＤＡＣを含む。また入力選択回路ＭＵＸ、電圧出力回路ＡＭＰ（増幅回路）を含むことができる。
【００７１】
なお、本実施形態のＡ／Ｄ変換回路は図６の構成に限定されず、その一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば後述する電荷再分配型等のＤ／Ａ変換回路では、Ｓ／Ｈ回路３０をＤ／Ａ変換回路ＤＡＣに含む構成としてもよい。また入力選択回路ＭＵＸ、電圧出力回路ＡＭＰを省略してもよい。
【００７２】
入力選択回路ＭＵＸは、入力信号ＭＩＮ１，ＭＩＮ２のいずれかを選択し、選択した信号を信号ＭＱとして出力する。
【００７３】
電圧出力回路ＡＭＰは、ＭＵＸからの信号ＭＱを増幅し、増幅した信号を信号ＶＩＮ（出力電圧）として出力する。また電圧出力回路ＡＭＰは、サンプル・ホールド機能を有し、少なくとも図２に示す遷移期間Ｔｄにおいて出力信号ＶＩＮをホールドする。例えば図２に示すサンプリング期間と遷移期間Ｔｄにおいて出力信号ＶＩＮをホールドする。
【００７４】
Ｓ／Ｈ回路３０は、Ａ／Ｄ変換の対象となる入力信号ＶＩＮ（入力電圧）をサンプル・ホールドし、ＶＩＮをサンプル・ホールドした信号ＳＩＮ（サンプリング電圧）を出力する。Ｓ／Ｈ回路３０は、図１のメイントランジスターＴＭ、サブトランジスターＴＳ、サンプリング用キャパシターＣｓを含む。
【００７５】
比較回路１０は、コンパレーターにより実現され、例えば信号ＳＩＮと信号ＤＱの比較処理を行う。例えば、コンパレーターはラッチ型コンパレーターである。
【００７６】
制御回路２０は、逐次比較レジスターＳＡＲ（Successive Approximation Register）を有し、逐次比較用データＲＤＡ（Ｄ／Ａ入力データ）を出力する。逐次比較レジスターＳＡＲは、比較回路１０からの比較結果信号ＣＰＱによりそのレジスター値が設定されるレジスターである。例えば比較回路１０が、ＭＳＢのビットからＬＳＢのビットに至るまでの逐次比較処理を行った場合に、各ビットにおける比較処理結果（「１」、「０」）が、逐次比較レジスターＳＡＲの各レジスター値として記憶される。
【００７７】
なお制御回路２０は、Ａ／Ｄ変換回路の各回路ブロックの制御処理も行うこともできる。例えばＤ／Ａ変換回路ＤＡＣやＳ／Ｈ回路３０に含まれるスイッチ素子（スイッチアレイ）のオン・オフ制御を行う。
【００７８】
Ｄ／Ａ変換回路ＤＡＣは、制御回路２０からの逐次比較用データＲＤＡのＤ／Ａ変換を行い、ＲＤＡに対応するＤ／Ａ出力信号ＤＱ（ＲＤＡをＤ／Ａ変換したアナログ信号）を出力する。このＤ／Ａ変換回路ＤＡＣは、キャパシターアレイを用いた電荷再分配型であってもよいし、その一部又は全部がラダー抵抗型であってもよい。
【００７９】
比較回路１０は、入力信号ＶＩＮのサンプリング信号ＳＩＮとＤ／Ａ出力信号ＤＱとを比較する処理を行う。具体的には比較回路１０は、第１の入力端子に入力されるサンプリング信号ＳＩＮと第２の入力端子に入力されるＤ／Ａ出力信号ＤＱ（Ｄ／Ａ変換電圧）を比較する。なお、電荷再分配型の場合等では、比較回路１０は、サンプリング信号ＳＩＮとＤ／Ａ出力信号ＤＱの差分信号と、基準信号（例えばグランド電圧）を比較する処理を行ってもよい。また、差動の場合には、比較回路１０は、ＳＩＮとＤＱの差分信号の正信号と負信号を比較する処理を行ってもよい。
【００８０】
そして制御回路２０は、逐次比較レジスターＳＡＲからの逐次比較結果データ（最終的なデータ）を出力データＤＯＵＴ（出力コード）として出力する。ＤＯＵＴは、入力信号ＶＩＮのＡ／Ｄ変換データである。
【００８１】
以上によれば、本実施形態のサンプル・ホールド回路を有する逐次比較型のＡ／Ｄ変換回路を構成できる。また、電圧出力回路ＡＭＰが遷移期間Ｔｄにおいて信号ＶＩＮをホールドすることで、サブトランジスターのオン抵抗を大きくすることが可能になる。すなわち、遷移期間ＴｄにおいてＶＩＮが変化しないため、サブトランジスターはメイントランジスターのチャージインジェクションを逃がすことさえできればよい。そして、サブトランジスターのゲート面積を小さくできるため、サブトランジスターがオフする際のチャージインジェクションを最小限にすることが可能になる。
【００８２】
５．Ａ／Ｄ変換回路の詳細な構成
図７に本実施形態のＡ／Ｄ変換回路の詳細な構成例を示す。図７は、図６の比較回路１０、Ｓ／Ｈ回路３０、Ｄ／Ａ変換回路ＤＡＣの詳細な構成例を示すものであり、ＤＡＣは電荷再分配型のＤ／Ａ変換回路により構成される。なお図７のスイッチ素子ＳＳ１Ｎが、図１のメイントランジスターＴＭとサブトランジスターＴＳに対応する。またキャパシターアレイ部５１、直列キャパシターＣＳ１Ｎ、キャパシターアレイ部５２が、図１のサンプリング用キャパシターＣｓに対応する。非反転側のＤＡＣＰにおいても同様である。
【００８３】
このＡ／Ｄ変換回路は、比較回路１０と、比較回路１０の反転入力端子（第１の入力端子）に接続される第１のＤ／Ａ変換回路ＤＡＣＮと、比較回路１０の非反転入力端子（第２の入力端子）に接続される第２のＤ／Ａ変換回路ＤＡＣＰを含む。
【００８４】
なお、本実施形態は図７の構成に限定されず、その構成要素の一部を省略したり、他の構成要素を追加したりする等の種々の変形実施が可能である。例えばＤＡＣをシングルエンドのＤ／Ａ変換回路により構成してもよい。またＤＡＣＰとＤＡＣＮの直列キャパシターＣＳ１Ｐ，ＣＳ１Ｎを省略してもよい。
【００８５】
反転側（負側）のＤ／Ａ変換回路ＤＡＣＮは、第１のキャパシターアレイ部５１と第１のスイッチアレイ部４１を含む。また第１の比較ノードＮ１ＮとノードＮ３Ｎとの間に設けられる第１の直列キャパシターＣＳ１Ｎを含む。またＤＡＣＮは、第２のキャパシターアレイ部５２と第２のスイッチアレイ部４２を含む。またＤＡＣＮは、ノードＮ１ＮとノードＮ２との間に設けられるスイッチ素子ＳＳ１Ｎを含む。ＳＳ１Ｎは、サンプリング期間において、ノードＮ１Ｎを中間電圧ＶＣＭに設定するためのスイッチ素子である。
【００８６】
なお、ノードＮ３Ｎに対して第３の直列キャパシターの一端を接続し、この第３の直列キャパシターの他端側に、キャパシターアレイ部５２、スイッチアレイ部４２と同様の構成のキャパシターアレイ部、スイッチアレイ部を設けてもよい。
【００８７】
ＤＡＣＮの第１のキャパシターアレイ部５１は、複数のキャパシターＣＡ１Ｎ〜ＣＡ４Ｎを含む。これらのキャパシターＣＡ１Ｎ〜ＣＡ４Ｎは、その一端が比較回路１０の第１の比較ノードＮ１Ｎに接続される。ここで第１の比較ノードＮ１Ｎ（第１のサンプリングノード）は、比較回路１０の第１の入力端子（反転入力端子）に接続されるノードである。キャパシターＣＡ１Ｎ〜ＣＡ４Ｎはバイナリで重み付けされており、例えばＣＡ１Ｎ、ＣＡ２Ｎ、ＣＡ３Ｎ、ＣＡ４Ｎの容量値は、４ビットの場合にはＣ、２Ｃ、４Ｃ、８Ｃになっている。
【００８８】
ＤＡＣＮの第１のスイッチアレイ部４１は、複数のスイッチ素子ＳＡ１Ｎ〜ＳＡ４Ｎを含む。これらのスイッチ素子ＳＡ１Ｎ〜ＳＡ４Ｎは、第１のキャパシターアレイ部５１のキャパシターＣＡ１Ｎ〜ＣＡ４Ｎの他端に接続される。そしてスイッチ素子ＳＡ１Ｎ〜ＳＡ４Ｎは、逐次比較用データＲＤＡの上位ビットのデータ（例えばＲＤＡが８ビットの場合には上位の４ビットのデータ）に基づきスイッチ制御される。
【００８９】
ＤＡＣＮの第２のキャパシターアレイ部５２は、複数のキャパシターＣＢ１Ｎ〜ＣＢ４Ｎを含む。これらのキャパシターＣＢ１Ｎ〜ＣＢ４Ｎは、その一端がノードＮ３Ｎに接続される。ここでノードＮ３Ｎは、一端が第１の比較ノードＮ１Ｎに接続される第１の直列キャパシターＣＳ１Ｎの他端側のノードである。キャパシターＣＢ１Ｎ〜ＣＢ４Ｎはバイナリで重み付けされており、例えばＣＢ１Ｎ、ＣＢ２Ｎ、ＣＢ３Ｎ、ＣＢ４Ｎの容量値は、４ビットの場合にはＣ、２Ｃ、４Ｃ、８Ｃになっている。
【００９０】
ＤＡＣＮの第２のスイッチアレイ部４２は、複数のスイッチ素子ＳＢ１Ｎ〜ＳＢ４Ｎを含む。これらのスイッチ素子ＳＢ１Ｎ〜ＳＢ４Ｎは、第２のキャパシターアレイ部５２のキャパシターＣＢ１Ｎ〜ＣＢ４Ｎの他端に接続される。そしてスイッチ素子ＳＢ１Ｎ〜ＳＢ４Ｎは、逐次比較用データＲＤＡの下位ビットのデータ（例えばＲＤＡが８ビットの場合には下位の４ビットのデータ）に基づきスイッチ制御される。
【００９１】
非反転側（正側）のＤ／Ａ変換回路ＤＡＣＰの構成は、ＤＡＣＮと同様である。すなわちＤＡＣＰは、第３のキャパシターアレイ部５３と第３のスイッチアレイ部４３を含む。また第２の比較ノードＮ１ＰとノードＮ３Ｐとの間に設けられる第２の直列キャパシターＣＳ１Ｐを含む。またＤＡＣＰは、第４のキャパシターアレイ部５４と第４のスイッチアレイ部４４を含む。またＤＡＣＰは、ノードＮ１ＰとノードＮ２との間に設けられるスイッチ素子ＳＳ１Ｐを含む。ここで第２の比較ノードＮ１Ｐ（第２のサンプリングノード）は、比較回路１０の第２の入力端子（非反転入力端子）に接続されるノードである。
【００９２】
次に、図８を用いて本実施形態の動作について詳細に説明する。以下では反転側のＤ／Ａ変換回路ＤＡＣＮを例に説明するが、非反転側のＤ／Ａ変換回路ＤＡＣＰについても同様である。
【００９３】
図８に示すように、第１の入力信号ＮＩＮ（反転入力信号）のサンプリング期間では、Ｄ／Ａ変換回路ＤＡＣＮのスイッチ素子ＳＳ１Ｎがオンになり、ノードＮ１Ｎが中間信号ＶＣＭ（例えば（ＶＲＥＦ＋ＧＮＤ）／２）に設定される。またＤ／Ａ変換回路ＤＡＣＮのスイッチ素子ＳＡ１Ｎ〜ＳＡ４Ｎ、ＳＢ１Ｎ〜ＳＢ４Ｎを介して、キャパシターＣＡ１Ｎ〜ＣＡ４Ｎ、ＣＢ１Ｎ〜ＣＢ４Ｎの他端がＮＩＮの電圧レベルに設定される。
【００９４】
これにより入力信号ＮＩＮのサンプリングが行われる。そしてスイッチ素子ＳＳ１Ｎがオフすると、そのタイミングでの入力信号ＮＩＮの電圧がホールドされる。このとき、スイッチ素子ＳＳ１Ｎのメイントランジスターがオフした後にサブトランジスターがオフする。ここで第１の入力信号ＮＩＮは、差動入力信号を構成する一方の入力信号である。ＤＡＣＰに入力される第２の入力信号ＰＩＮ（非反転入力信号）は、入力差動入力信号を構成する他方の入力信号である。
【００９５】
次に、Ａ／Ｄ変換の逐次比較期間になると、逐次比較用データＲＤＡの各ビットに基づいて、ＤＡＣＮのスイッチ素子ＳＡ１Ｎ〜ＳＡ４Ｎ、ＳＢ１Ｎ〜ＳＢ４Ｎがスイッチ制御され、キャパシターＣＡ１Ｎ〜ＣＡ４Ｎ、ＣＢ１Ｎ〜ＣＢ４Ｎの他端は電源電圧ＶＲＥＦ（第２の基準電圧）又はグランド電圧ＧＮＤ（第１の基準電圧）に設定される。
【００９６】
例えば逐次比較用データがＲＤＡ＝１０００００００である場合には、ＲＤＡのＭＳＢに対応するキャパシターＣＡ４Ｎの他端は基準電圧ＶＲＥＦに設定される。また、他のキャパシターＣＡ３Ｎ〜ＣＡ１Ｎ、ＣＢ４Ｎ〜ＣＢ１Ｎの他端はＧＮＤに設定される。
【００９７】
また逐次比較用データがＲＤＡ＝１０００１０００である場合には、キャパシターＣＡ４ＮとＣＢ４Ｎの他端はＶＲＥＦに設定される。また、他のキャパシターＣＡ３Ｎ〜ＣＡ１Ｎ、ＣＢ３Ｎ〜ＣＢ１Ｎの他端はＧＮＤに設定される。
【００９８】
６．電子機器
図９に本実施形態のＡ／Ｄ変換回路を含む電子機器の構成例を示す。この電子機器は、センサー５１０、検出回路５２０、Ａ／Ｄ変換回路５３０、処理部５４０を含む。なおこれらの一部の構成要素を省略したり、他の構成要素を追加するなどの種々の変形実施が可能である。例えば検出回路５２０、Ａ／Ｄ変換回路５３０、処理部５４０は集積回路装置により実現できる。
【００９９】
図９の電子機器としては、例えば生体計測機器（脈拍計、歩数計等）、携帯型情報端末、映像機器（デジタルカメラ、ビデオカメラ）、時計などの種々の機器を想定できる。
【０１００】
センサー５１０は、ジャイロセンサー、加速度センサー、フォトセンサー、圧力センサー等であって、電子機器の用途に応じた様々なセンサーが用いられる。検出回路５２０はセンサー５１０から出力されるセンサー信号を増幅して、所望信号を抽出する。またＡ／Ｄ変換回路５３０は検出回路５２０からの検出信号（所望信号）をデジタルデータに変換して、処理部５４０へ出力する。
【０１０１】
処理部５４０は、Ａ／Ｄ変換回路５３０からのデジタルデータに対して必要なデジタル信号処理を実行する。また処理部５４０は、検出回路５２０のゲイン制御等を行ってもよい。ここで処理部５４０で行われるデジタル信号処理としては、センサー信号から適正な所望信号を抽出するための高速フーリエ変換等の種々の処理を想定できる。
【０１０２】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。またサンプル・ホールド回路、Ｄ／Ａ変換回路、比較回路、制御回路、Ａ／Ｄ変換回路、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【符号の説明】
【０１０３】
１０ 比較回路、２０ 制御回路、３０ Ｓ／Ｈ回路、
４１〜４４ 第１〜第４のスイッチアレイ部、
５１〜５４ 第１〜第４のキャパシターアレイ部、
５１０ センサー、５２０ 検出回路、５３０ Ａ／Ｄ変換回路、５４０ 処理部、
ＡＭＰ 電圧出力回路、ＣＡ１Ｎ〜ＣＡ４Ｎ キャパシター、
ＣＢ１Ｎ〜ＣＢ４Ｎ キャパシター、ＣＰＱ 比較結果信号、
ＣＳ１Ｎ 第１の直列キャパシター、ＣＳ１Ｐ 第２の直列キャパシター、
Ｃｓ サンプリング用キャパシター、ＤＡＣ Ｄ／Ａ変換回路、
ＤＡＣＮ 第１のＤ／Ａ変換回路、ＤＡＣＰ 第２のＤ／Ａ変換回路、
ＤＮ１，ＤＮ２，ＤＰ１，ＤＰ２ 拡散領域、ＤＯＵＴ 出力データ、
ＤＱ Ｄ／Ａ出力信号、ＧＮ１〜ＧＮ４，ＧＰ１〜ＧＰ４ ゲート、
ＧＮＤ グランド電圧、ＧＳＮ１，ＧＳＮ２，ＧＳＰ１，ＧＳＰ２ ゲート、
ＭＩＮ１，ＭＩＮ２ 入力信号、ＭＵＸ 入力選択回路、Ｎ１ 第１のノード、
Ｎ１Ｎ 第１の比較ノード、Ｎ１Ｐ 第２の比較ノード、Ｎ２ 第２のノード、
ＮＩＮ 第１の入力信号、ＰＩＮ 第２の入力信号、ＲＤＡ 逐次比較用データ、
ＳＡ１Ｎ〜ＳＡ４Ｎ スイッチ素子、ＳＡＲ 逐次比較レジスター、
ＳＢ１Ｎ〜ＳＢ４Ｎ スイッチ素子、ＳＩＮ サンプリング信号、
ＳＭ，ＳＳ 制御信号、ＳＳ１Ｎ，ＳＳ１Ｐ スイッチ素子、
ＴＦＰ，ＴＧＮ リファレンス用トランジスター、ＴＭ メイントランジスター、
ＴＲ１〜ＴＲ４ 第１〜第４の電荷相殺用トランジスター、
ＴＳ サブトランジスター、ＴＳ１ 第１のサブトランジスター、
ＴＳ２ 第２のサブトランジスター、ＴＶＰ，ＴＶＮ 入力用トランジスター、
Ｔｄ 遷移期間、ＶＣＭ 中間信号、ＶＩＮ 入力信号、ＶＲＥＦ 電源電圧、
ＷＰ，ＬＰ，ＷＮ，ＬＮ ゲートサイズ、ｑｍ，ｑｓ 電荷、ｒｓ オン抵抗、
ΔＶｅｒ 許容電圧誤差
【特許請求の範囲】
【請求項１】
一端が第１のノードに接続されるサンプリング用キャパシターと、
前記第１のノードと第２のノードの間に設けられるメイントランジスターと、
前記メイントランジスターと並列に設けられるサブトランジスターと、
を含み、
前記サブトランジスターのゲート面積は、
前記メイントランジスターのゲート面積よりも小さく、
サンプリング期間からホールド期間への切り替わりにおいて、前記メイントランジスターがオフになった後に前記サブトランジスターがオフになることを特徴とするサンプル・ホールド回路。
【請求項２】
請求項１において、
トランジスターのゲート幅をＷ、ゲート長をＬと表した場合に、
前記サブトランジスターのゲートのＷ／Ｌは、
前記メイントランジスターのゲートのＷ／Ｌよりも小さいことを特徴とするサンプル・ホールド回路。
【請求項３】
請求項２において、
前記サンプリング用キャパシターの容量をＣｓとし、前記メイントランジスターのチャージインジェクションにより前記第１のノードへ注入される電荷をｑｍとし、前記サブトランジスターのチャージインジェクションにより前記第１のノードへ注入される電荷をｑｓとし、前記サブトランジスターのオン抵抗をｒｓとし、サンプリング電圧の許容誤差をΔＶｅｒとした場合に、
前記メイントランジスターがオフになってから前記サブトランジスターがオフになるまでの期間Ｔｄは、
【数１】
を満たすことを特徴とするサンプル・ホールド回路。
【請求項４】
請求項２において、
前記メイントランジスターに対応して設けられ、ソース及びドレインが前記第１のノードに接続される第１の電荷相殺用トランジスターと、
前記サブトランジスターに対応して設けられ、ソース及びドレインが前記第１のノードに接続される第２の電荷相殺用トランジスターと、
を含むことを特徴とするサンプル・ホールド回路。
【請求項５】
請求項４において、
前記メイントランジスターとして、
並列接続される第１のメイントランジスター及び第２のメイントランジスターが設けられ、
前記サブトランジスターとして、
並列接続される第１のサブトランジスター及び第２のサブトランジスターが設けられ、
前記第１の電荷相殺用トランジスターのゲート幅及びゲート長は、
前記第１、第２のメイントランジスターのゲート幅及びゲート長と同じであり、
前記第２の電荷相殺用トランジスターのゲート幅及びゲート長は、
前記第１、第２のサブトランジスターのゲート幅及びゲート長と同じであることを特徴とするサンプル・ホールド回路。
【請求項６】
請求項４において、
前記メイントランジスターに対応して設けられ、ソース及びドレインが前記第２のノードに接続される第３の電荷相殺用トランジスターと、
前記サブトランジスターに対応して設けられ、ソース及びドレインが前記第２のノードに接続される第４の電荷相殺用トランジスターと、
を含むことを特徴とするサンプル・ホールド回路。
【請求項７】
請求項２において、
前記メイントランジスターに対応して設けられ、ソース及びドレインが前記第１のノードに接続される第１の電荷相殺用トランジスターと、
前記メイントランジスターに対応して設けられ、ソース及びドレインが前記第２のノードに接続される第３の電荷相殺用トランジスターと、
を含み、
前記メイントランジスターとして、
並列接続される第１のメイントランジスター及び第２のメイントランジスターが設けられ、
前記第１のメイントランジスターは、
前記第１の電荷相殺用トランジスターと共通の拡散領域に形成され、
前記第２のメイントランジスターは、
前記第３の電荷相殺用トランジスターと共通の拡散領域に形成されることを特徴とするサンプル・ホールド回路。
【請求項８】
請求項１乃至７のいずれかに記載のサンプル・ホールド回路と、
前記サンプリング用キャパシターにサンプリングされる電圧を出力する電圧出力回路と、
を含み、
前記電圧出力回路は、
前記メイントランジスターがオフになってから前記サブトランジスターがオフになるまでの期間を遷移期間とする場合に、少なくとも前記遷移期間において、出力電圧をホールドすることを特徴とする回路装置。
【請求項９】
請求項１乃至７のいずれかに記載のサンプル・ホールド回路を含むことを特徴とするＡ／Ｄ変換回路。
【請求項１０】
請求項９において、
前記第１のノードを比較ノードとするコンパレーターと、
前記コンパレーターの比較結果に基づいて更新される逐次比較用データを記憶する逐次比較レジスターと、
前記サンプル・ホールド回路を有し、前記逐次比較用データのＤ／Ａ変換を行うことを特徴とするＤ／Ａ変換回路を含むことを特徴とするＡ／Ｄ変換回路。
【請求項１１】
請求項１乃至７のいずれかに記載のサンプル・ホールド回路を含むことを特徴とする電子機器。
【請求項１】
一端が第１のノードに接続されるサンプリング用キャパシターと、
前記第１のノードと第２のノードの間に設けられるメイントランジスターと、
前記メイントランジスターと並列に設けられるサブトランジスターと、
を含み、
前記サブトランジスターのゲート面積は、
前記メイントランジスターのゲート面積よりも小さく、
サンプリング期間からホールド期間への切り替わりにおいて、前記メイントランジスターがオフになった後に前記サブトランジスターがオフになることを特徴とするサンプル・ホールド回路。
【請求項２】
請求項１において、
トランジスターのゲート幅をＷ、ゲート長をＬと表した場合に、
前記サブトランジスターのゲートのＷ／Ｌは、
前記メイントランジスターのゲートのＷ／Ｌよりも小さいことを特徴とするサンプル・ホールド回路。
【請求項３】
請求項２において、
前記サンプリング用キャパシターの容量をＣｓとし、前記メイントランジスターのチャージインジェクションにより前記第１のノードへ注入される電荷をｑｍとし、前記サブトランジスターのチャージインジェクションにより前記第１のノードへ注入される電荷をｑｓとし、前記サブトランジスターのオン抵抗をｒｓとし、サンプリング電圧の許容誤差をΔＶｅｒとした場合に、
前記メイントランジスターがオフになってから前記サブトランジスターがオフになるまでの期間Ｔｄは、
【数１】
を満たすことを特徴とするサンプル・ホールド回路。
【請求項４】
請求項２において、
前記メイントランジスターに対応して設けられ、ソース及びドレインが前記第１のノードに接続される第１の電荷相殺用トランジスターと、
前記サブトランジスターに対応して設けられ、ソース及びドレインが前記第１のノードに接続される第２の電荷相殺用トランジスターと、
を含むことを特徴とするサンプル・ホールド回路。
【請求項５】
請求項４において、
前記メイントランジスターとして、
並列接続される第１のメイントランジスター及び第２のメイントランジスターが設けられ、
前記サブトランジスターとして、
並列接続される第１のサブトランジスター及び第２のサブトランジスターが設けられ、
前記第１の電荷相殺用トランジスターのゲート幅及びゲート長は、
前記第１、第２のメイントランジスターのゲート幅及びゲート長と同じであり、
前記第２の電荷相殺用トランジスターのゲート幅及びゲート長は、
前記第１、第２のサブトランジスターのゲート幅及びゲート長と同じであることを特徴とするサンプル・ホールド回路。
【請求項６】
請求項４において、
前記メイントランジスターに対応して設けられ、ソース及びドレインが前記第２のノードに接続される第３の電荷相殺用トランジスターと、
前記サブトランジスターに対応して設けられ、ソース及びドレインが前記第２のノードに接続される第４の電荷相殺用トランジスターと、
を含むことを特徴とするサンプル・ホールド回路。
【請求項７】
請求項２において、
前記メイントランジスターに対応して設けられ、ソース及びドレインが前記第１のノードに接続される第１の電荷相殺用トランジスターと、
前記メイントランジスターに対応して設けられ、ソース及びドレインが前記第２のノードに接続される第３の電荷相殺用トランジスターと、
を含み、
前記メイントランジスターとして、
並列接続される第１のメイントランジスター及び第２のメイントランジスターが設けられ、
前記第１のメイントランジスターは、
前記第１の電荷相殺用トランジスターと共通の拡散領域に形成され、
前記第２のメイントランジスターは、
前記第３の電荷相殺用トランジスターと共通の拡散領域に形成されることを特徴とするサンプル・ホールド回路。
【請求項８】
請求項１乃至７のいずれかに記載のサンプル・ホールド回路と、
前記サンプリング用キャパシターにサンプリングされる電圧を出力する電圧出力回路と、
を含み、
前記電圧出力回路は、
前記メイントランジスターがオフになってから前記サブトランジスターがオフになるまでの期間を遷移期間とする場合に、少なくとも前記遷移期間において、出力電圧をホールドすることを特徴とする回路装置。
【請求項９】
請求項１乃至７のいずれかに記載のサンプル・ホールド回路を含むことを特徴とするＡ／Ｄ変換回路。
【請求項１０】
請求項９において、
前記第１のノードを比較ノードとするコンパレーターと、
前記コンパレーターの比較結果に基づいて更新される逐次比較用データを記憶する逐次比較レジスターと、
前記サンプル・ホールド回路を有し、前記逐次比較用データのＤ／Ａ変換を行うことを特徴とするＤ／Ａ変換回路を含むことを特徴とするＡ／Ｄ変換回路。
【請求項１１】
請求項１乃至７のいずれかに記載のサンプル・ホールド回路を含むことを特徴とする電子機器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【公開番号】特開２０１２−１５６６７８（Ｐ２０１２−１５６６７８Ａ）
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願番号】特願２０１１−１２７９６（Ｐ２０１１−１２７９６）
【出願日】平成２３年１月２５日（２０１１．１．２５）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
【公開日】平成２４年８月１６日（２０１２．８．１６）
【国際特許分類】
【出願日】平成２３年１月２５日（２０１１．１．２５）
【出願人】（０００００２３６９）セイコーエプソン株式会社 (51,324)
【Ｆターム（参考）】
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