【課題】 高周波信号を帯域分割して複数のＡＤ変換素子によって分担してカバーするダイレクトコンバージョン方式の方式の受信装置を実現する場合において、ＡＤ変換素子のナイキスト周波数の境界にかかわらず任意の周波数の帯域を観測帯域として選択でき、選択された１個の観測帯域を１個のＡＤ変換素子でサンプリングできるような手段を提供する
【解決手段】 複数のＡＤ変換素子によって帯域を分割してサンプリングする場合に生じるナイキスト周波数の境界を、別なサンプリング周波数で動作する補助的なＡＤ変換素子を組み合わせて使用することによって回避し、１個の任意の観測帯域を１個のＡＤ変換素子でサンプリングする。 （もっと読む）

【課題】ＲＦサンプリングシステムの動的資源割り当てのための方法および装置を提供すること。
【解決手段】
受信した無線周波数（ＲＦ）信号から、タイムインタリーブされた複数のサンプルを生成し、そのタイムインタリーブされた複数のサンプルを組み合わせて信号品質を生成することにより決定された信号品質測定値に基づいた、ＲＦサンプリングシステムの動的資源割り当てのための方法および装置。 （もっと読む）

【課題】従来よりも高精度かつ高速の変換が可能なカラムＡＤＣを内蔵した固体撮像装置を提供する。
【解決手段】固体撮像装置２００において、各変換部１２は、対応の垂直読出線９を介して出力された各画素の信号を第１〜第Ｎ（Ｎは３以上の整数）の変換ステージを順に実行することによってデジタル値に変換する。第１〜第Ｎ−１の変換ステージでは、各変換部１２は、画素の信号を保持する保持ノードＮＤ１の電圧を所定の電圧ステップずつ変化させながら参照電圧と比較することによって、デジタル値の最上位ビットを含む上位の複数ビットの値を決定する。第Ｎの変換ステージでは、各変換部１２は、第Ｎ−１の変換ステージにおける電圧ステップの範囲またはそれを超える範囲で、保持ノードＮＤ１の電圧を連続的に変化させながら参照電圧と比較することによって、残りの最下位ビットまでの値を決定する。 （もっと読む）

【課題】受信特性に悪影響を及ぼすことなく、受信動作中にバックグランドキャリブレーションを実施可能とする半導体装置を提供する。
【解決手段】受信動作中に、利得や受信チャンネルの切り替えに伴って無効な受信信号が発生するタイミングを検出して、このタイミングに合わせてバックグランドキャリブレーションを行う。このとき、受信信号はもともと無効なのでキャリブレーションに伴うさらなる受信精度の悪化は表面化しない。また、バックグランドキャリブレーションを一定の周期で行う際に発生する不要信号成分も、バックグランドキャリブレーションをランダムなタイミングで行えば発生しない。 （もっと読む）

【課題】いくつかの逐次比較サイクルでサイクル当たり１つよりも多いビットに変換するアナログ／デジタル変換器（ＡＤＣ）を提供する。
【解決手段】システムは、容量性サブＤＡＣ回路４１０及び比較器４３０を含み、スイッチＳ２は、１つ又はそれよりも多くの最初のサイクル中に容量性サブＤＡＣ回路を隔離し、かつ１つ又はそれよりも多くの最終サイクル中にサブＤＡＣ回路を融合し、逐次比較型レジスタ（ＳＡＲ）４４０は、デジタル出力信号又はＤＡＣデジタル信号を発生させる。また、システムは、ＤＡＣ回路を含み、アナログ入力信号及びＤＡＣアナログ信号のうちの少なくとも一方で入力キャパシタＣｉｎを予充電し、プログラマブル利得増幅器４２０は、誤差信号を増幅し、マルチビットＡＤＣは、増幅された誤差信号をマルチビットデジタル信号に変換し、ＳＡＲは、マルチビットデジタル信号を使用してＤＡＣデジタル信号又はデジタル出力信号を発生させる。 （もっと読む）

【課題】低周波ノイズ除去に伴う消費電力の増加を最小限に抑えることができる固体撮像装置を提供する。
【解決手段】画素部100は、入射した光の大きさに応じた画素信号を出力する画素101と、補正用基準電圧に応じた補正用画素信号を出力する補正用画素102とを有する。AD変換回路105は、複数の遅延素子が接続された遅延回路を有し、画素信号または補正用画素信号のレベルに対応する数の遅延素子をパルス信号が通過すると、パルス信号が通過した遅延素子の数に応じたデジタル信号を出力する。制御部111は、1フレーム内でｍ（mは2以上の自然数）行の画素信号のAD変換に対応して1行の補正用画素信号のAD変換を行うように垂直走査部103およびAD変換部105を制御する。ノイズ除去部109は、補正用画素信号のAD変換結果を用いて画素信号のAD変換結果からノイズを除去する。 （もっと読む）

【課題】多様な応用、および超広帯域の応用において使用されることができるアナログローパスフィルタを提供する。
【解決手段】ディジタル信号２０１を処理する電子回路は、各々がディジタル信号の遅延されたレプリカを生成するように構成されている複数のディジタル遅延回路２０３，２０５，２０７と、各々がディジタル信号または遅延回路の１つからの遅延されたレプリカをアナログ信号へ変換するように構成されている複数のディジタル対アナログコンバータ２１１，２１３，２１５，２１７と、各々がディジタル対アナログコンバータからのアナログ信号を利得係数によって調節するように構成されていて、かつ各々が出力をもつ複数のアナログ利得回路２２１，２２３，２２５，２２７と、アナログ利得回路の出力を加算するように構成されているアナログ加算器２３１とを含む。 （もっと読む）

【課題】 差動信号のＡ／Ｄ変換を行うＡ／Ｄ変換器においてチャージインジェクションやクロックフィードスルーに起因したＡ／Ｄ変換の誤差を少なくする。
【解決手段】 各Ａ／Ｄ変換サイクルにおいて、正相アナログ入力部５０Ｐおよび逆相アナログ入力部５０Ｎは、正相アナログ入力信号ＩＮＰおよび逆相アナログ入力信号ＩＮＮをサンプリングし、正相アナログ入力信号ＩＮＰを正相入力ノードＣ１ＰＢまたは逆相入力ノードＣ１ＮＢに、逆相アナログ入力信号ＩＮＮを逆相入力ノードＣ１ＮＢまたは正相入力ノードＣ１ＰＢに供給する。制御部４００は、このサンプリングした各信号の供給先をＡ／Ｄ変換サイクル単位で切り換える。Ａ／Ｄ変換器では、正相入力ノードＣ１ＰＢおよび逆相入力ノードＣ１ＮＢ間の電圧のＡ／Ｄ変換が行われる。平均化部５０２は、所定回数に亙るＡ／Ｄ変換結果が得られる毎に、Ａ／Ｄ変換結果を平均化して出力する。 （もっと読む）

【課題】制御電源のＯＮ、ＯＦＦの状態に関係なく、また外部に放電用機材が無くてもフィルタ回路、フライングキャパシタ回路内コンデンサの放電を短時間で可能にするためのアナログ入力回路またはアナログ／ディジタル変換装置を提供する。
【解決手段】縦列接続されたフィルタ回路とフライングキャパシタ回路を複数組備え、複数組のフライングキャパシタ回路の後段を増幅器の入力端子に共通に接続し、増幅器の後段にアナログ／ディジタル変換器を備えるとともに、外部制御電源に接続された基板上に構成されたアナログ／ディジタル変換装置において、フィルタ回路とフライングキャパシタ回路は、並列コンデンサとこれに並列に接続された抵抗と常閉接点の直列回路とを備えており、常閉接点は、制御電源の端子間に接続され、制御用接点を介して励磁される補助リレーにより駆動されているアナログ／ディジタル変換装置。 （もっと読む）

【課題】 キャパシタの誤差の影響を少なくし、Ａ／Ｄ変換器の精度を高める。
【解決手段】 アナログ信号更新部１００は、キャパシタＣ１ＰおよびＣ１Ｎが差動増幅器１５０の入力側に入力キャパシタとして接続され、キャパシタＣ２ＰおよびＣ２Ｎが差動増幅器１５０の入出力間に帰還キャパシタとして接続された第１の状態またはキャパシタＣ２ＰおよびＣ２Ｎが差動増幅器１５０に入力キャパシタとして接続され、キャパシタＣ１ＰおよびＣ１Ｎが差動増幅器１５０に帰還キャパシタとして接続された第２の状態に切り換え可能である。制御部４００は、Ａ／Ｄ変換サイクル単位で、Ａ／Ｄ変換のための係数乗算処理時のアナログ信号更新部１００を交互に第１の状態とし、または第２の状態とする切り換えを行う。平均化部５０２は、所定回数に亙るＡ／Ｄ変換結果が得られる毎に、Ａ／Ｄ変換結果を平均化して出力する。 （もっと読む）

【課題】製造ばらつきによる誤動作が少ないＡＤ変換器を提供することを目的とする。
【解決手段】本発明に係るＡＤ変換器１は、アナログ入力信号を所定の分解能を有するデジタル信号に変換するサイクリック型のアナログデジタル変換器であって、入力される第１アナログ信号の大きさとしきい値とを比較して該比較結果を示すデジタル値を出力する比較部１３と、第１アナログ信号を１よりも大きく２よりも小さいβ倍に増幅するとともに比較部の比較結果に応じて所定の演算を実行して第２アナログ信号を出力するＭＤＡＣ部１４とを備えるデジタル近似部１０と、ＭＳＢを演算するときはアナログ入力信号を、又ＭＳＢを演算するとき以外は第２アナログ信号を第１アナログ信号として出力するマルチプレクサ２０と、βの値を推定するβ推定部３０と、比較部が出力するデジタル値を順次取り込んでデジタル信号として出力するデジタル信号出力部４０とを有する。 （もっと読む）

【課題】ディジタルＰＧＡを含むパイプライン型Ａ／Ｄコンバータであっても、ディジタルＰＧＡの利得に関係なく、線形性エラーが発生することを抑えて、パイプライン型Ａ／Ｄコンバータで生成された信号だけを増幅することができるパイプライン型Ａ／Ｄコンバータを提供する。
【解決手段】ディジタル出力信号ＤｏｕｔのＭＳＢ側を処理するＡ／Ｄコンバータ１０２−１´は、制御部１０５´から出力されたコンパレータ出力制御信号ＣＰ１，ＣＰ１´によって導通状態が制御される出力値固定用スイッチング素子１５１，１５２を有している。ディジタルＰＧＡ２０２によって所定の利得に応じてそれらのスイッチング素子の導通状態を制御することによって、Ａ／Ｄコンバータ１０２−１´，１０２−２´のコンパレータ出力値を固定させておき、通常動作状態のように処理途中の信号に加減算される基準電圧が切り替わらないようにしている。 （もっと読む）

【課題】アナログ電圧を基準電圧と比較する比較器を有し、その比較器を構成するＭＯＳトランジスタの耐圧をアナログ入力信号の信号振幅の最大電圧より低くすることが可能な逐次変換型アナログデジタル変換器を提供する。
【解決手段】共通ノードに第１端子により接続し、２の巾乗の重み付けがされた複数の第１キャパシタ５０ａ〜５０ｅからなるキャパシタアレイ４０と、共通ノードの電圧減衰に寄与する第２キャパシタ７０と、それぞれの第１キャパシタに、第１基準電圧、第２基準電圧、又は、入力信号の電圧の内の一つの供給又は切断を行う、複数の第１スイッチからなるスイッチアレイと、共通ノードに第３基準電圧を供給又は切断を行う第２スイッチ３０と、共通ノードの電圧を、第３基準電圧と比較する比較器と、第１スイッチ、第２スイッチを制御する制御回路と、を備える。 （もっと読む）

【課題】マルチプレクサの切り替えによってフィルタ回路の収束時間が変化したとしても正確な出力信号を取得することができる電子制御装置を提供する。
【解決手段】電子制御装置は、複数の信号を選択的に出力信号として出力するマルチプレクサ２７を備えている。また、マルチプレクサ２７の後段に接続され、マルチプレクサ２７が前回出力した出力信号が示す電圧値とマルチプレクサ２７が今回出力した出力信号が示す電圧値との電圧差に応じた収束時間で今回の出力信号を出力するフィルタ回路２８を備えている。さらに、マルチプレクサ２７の切り替え制御を行ってフィルタ回路２８から出力信号を取得するマイコン２４を備えている。そして、マイコン２４は、マルチプレクサ２７の切り替えにおけるフィルタ回路２８の収束時間に合わせて、マルチプレクサ２７の接続先毎に異なる切り替え時間を設定する。 （もっと読む）

【課題】パルス変調を用いてデジタル値をアナログ信号に変換する。
【解決手段】デジタル・アナログ・コンバータは、第１及び第２デジタル値Ｄ１，Ｄ２に応じて第１及び第２パルス変調信号Ｐ１，Ｐ２を生成する第１及び第２パルス・モジュレータ２０，２２と、第３デジタル値Ｄ３に応じて第３パルス変調信号Ｐ３を生成する第３パルス・モジュレータ２４と、第３パルス変調信号に応じて第１及び第２パルス変調信号を組み合わせることによってアナログ信号Ａ１を生成するスイッチ／フィルタ回路２６を含む。第１及び第２パルス変調信号は、組み合わせる前にローパス・フィルタ処理しても良い。第３デジタル値は、第１及び第２デジタル値の遷移の間、一方向に増加するとしても良く、第３デジタル値は、第１及び第２デジタル値の交互の遷移の間で、夫々反対方向に増加するとしても良い。 （もっと読む）

【課題】精度の高いＤＡ変換結果を出力する。
【解決手段】入力される２値の論理値に応じて充電され、充電電荷が再分配されることでＤＡ変換結果を第１および第２の容量素子Ｃ１、Ｃ２１（Ｃ２２）における電圧として得る電荷再分配型のＤＡ変換回路であって、第２の容量素子Ｃ２１（Ｃ２２）に電荷として保持されたＤＡ変換結果を出力する増幅器ＡＭＰと、第１の容量素子Ｃ１の一端と増幅器ＡＭＰの入力端とを短絡可能とするスイッチ素子φ４と、第２の容量素子Ｃ２１（Ｃ２２）に保持されたＤＡ変換結果を増幅器ＡＭＰの入力端に与える前に、スイッチ素子φ４を一時的に短絡するように各部を制御するタイミング信号群を生成するタイミング制御回路ＣＮＴと、を備える。 （もっと読む）

【課題】入射光の光強度をディジタル信号値に変換するのに要する時間を、得られるディジタル信号値が大きな誤差を含むのを回避しつつ短縮することができるＡ／Ｄ変換器を実現する。
【解決手段】固体撮像装置１００を構成するＡ／Ｄ変換器１２０において、一定値ずつ変化するディジタル値を出力するカウンタ１２４と、該ディジタル値の二乗と該ディジタル値の和に比例させてランプ電圧を発生する二次ランプ発生回路１２３と、アナログ入力電圧と該ランプ電圧とを比較して大小関係の反転時を検出する比較回路１２１と、該比較回路１２１が該反転時を検出したとき、該カウンタから得られる時間情報から、該アナログ入力電圧の平方根を変換して得られるディジタル変換値を取り出すラッチ１２２とを備え、該アナログ入力電圧の平方根を該ディジタル変換値に変換する。 （もっと読む）

【課題】スイッチトキャパシタ積分回路に用いられる第１のコンデンサと第２のコンデンサの電圧依存性の影響の低減及び小型化が可能な、新規な構造のスイッチトキャパシタ積分回路を提供すること。
【解決手段】第１のコンデンサ１８と、前記第１のコンデンサ１８の一端と入力端子１６との間に接続される第１のスイッチ１２と、前記第１のコンデンサ１８の他端に出力端２０が接続され、非反転入力端子２８が定電位源に接続される差動増幅器２４と、前記第１のコンデンサ１８の一端と前記差動増幅器２４の反転入力端子２６との間に接続される第２のスイッチ１４と、前記差動増幅器２４の出力端２０と反転入力端子２６の間に接続される第２のコンデンサ２２とを備えた。 （もっと読む）

【課題】アナログ入力信号に対する周波数の制限を抑制したバックグランドキャリブレーションを行うADCとその補正回路を提供する。
【解決手段】アナログ入力信号をサンプリング周波数（以下fs）でサンプリングしてデジタル出力信号に変換するADCであって，アナログ入力信号をタイムインタリーブでデジタル出力信号に変換するN個のアナログデジタル変換（以下ADC）チャネルと，N個のADCチャネルがそれぞれ出力するチャネルデジタル信号を合成して前記デジタル出力信号を生成するチャネル合成器と，N個のADCチャネルの少なくとも一つの出力に設けられた適応フィルタと，デジタル出力信号に応じて前記適応フィルタの係数を生成する補正回路とを有し，補正回路は，デジタル出力信号に含まれるアナログ入力信号成分と誤差に対応するイメージ信号成分のうち，イメージ信号成分の直流成分を演算し，直流成分に基づいて当該直流成分が抑制されるように前記係数を演算する。 （もっと読む）