アナログデジタル回路及びそのアナログデジタル回路を用いた受信機
【課題】アナログ電圧を基準電圧と比較する比較器を有し、その比較器を構成するＭＯＳトランジスタの耐圧をアナログ入力信号の信号振幅の最大電圧より低くすることが可能な逐次変換型アナログデジタル変換器を提供する。
【解決手段】共通ノードに第１端子により接続し、２の巾乗の重み付けがされた複数の第１キャパシタ５０ａ〜５０ｅからなるキャパシタアレイ４０と、共通ノードの電圧減衰に寄与する第２キャパシタ７０と、それぞれの第１キャパシタに、第１基準電圧、第２基準電圧、又は、入力信号の電圧の内の一つの供給又は切断を行う、複数の第１スイッチからなるスイッチアレイと、共通ノードに第３基準電圧を供給又は切断を行う第２スイッチ３０と、共通ノードの電圧を、第３基準電圧と比較する比較器と、第１スイッチ、第２スイッチを制御する制御回路と、を備える。
【解決手段】共通ノードに第１端子により接続し、２の巾乗の重み付けがされた複数の第１キャパシタ５０ａ〜５０ｅからなるキャパシタアレイ４０と、共通ノードの電圧減衰に寄与する第２キャパシタ７０と、それぞれの第１キャパシタに、第１基準電圧、第２基準電圧、又は、入力信号の電圧の内の一つの供給又は切断を行う、複数の第１スイッチからなるスイッチアレイと、共通ノードに第３基準電圧を供給又は切断を行う第２スイッチ３０と、共通ノードの電圧を、第３基準電圧と比較する比較器と、第１スイッチ、第２スイッチを制御する制御回路と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
容量アレイを用いた逐次変換型アナログデジタル回路及びそのアナログデジタル回路を用いた受信機。
【背景技術】
【０００２】
ＲＦ（Radio Frequency）受信機は、アンテナで受信した受信信号を検波した後、増幅し、アナログデジタル変換してデータ信号とし、ＤＳＰ（digital signal processor）に入力して復調データを出力する装置である。
そこで、受信機の小型化のため、増幅器、アナログデジタル変換器、ＤＳＰからなるシステムを１チップ化するＳＯＣ(system on chip)化が図られている。
【０００３】
ここで、ＤＳＰはロジック回路であり、ロジック回路に含まれるＭＯＳトランジスタを駆動する電圧は、近年の微細化技術の適用により、例えば、１．２Ｖ程度の低電圧である。すなわち、ロジック回路に使用されているＭＯＳトランジスタはいわゆる低電圧型ＭＯＳトランジスタである。一方、増幅器に含まれるＭＯＳトランジスタを駆動する電圧は、信号振幅とノイズとに関連するＳ／Ｎ比を大きくとる必要があることから、例えば、３．３Ｖの高電圧である。すなわち、増幅器に使用されるＭＯＳトランジスタはいわゆる高電圧型ＭＯＳトランジスタである。
そこで、上記のＳＯＣ化を図る場合に、アナログデジタル変換器によって、アナログ信号をロジック信号に変換した後に、信号電圧を変換することが望ましい。アナログデジタル変換器は、信号振幅とノイズとに関連するＳ／Ｎ比を維持し、デジタル変換の精度をあげるため、増幅器から出力される、振幅が大きい信号を、そのまま扱うことが望ましいからである。
【０００４】
ここで、容量アレイを用い、２の巾乗で大きさが変化する電圧を発生し、その電圧と入力されたアナログ信号の電圧とを逐次比較することにより、アナログ信号をデジタル化する、いわゆる、容量アレイを用いた逐次変換型アナログデジタル変換器が、比較的簡単な回路構成であることから、アナログデジタル変換器として使用されている（例えば、特許文献１参照。）。
容量アレイを用いた逐次変換型アナログデジタル変換器において、容量アレイ、比較器、及び、その他の制御回路を設計する際に、高電圧ＭＯＳトランジスタが使用されることになる。
しかし、高電圧ＭＯＳトランジスタに対しては微細化技術の適用は困難である。微細化技術では、駆動電圧の低下を前提として、ＭＯＳトランジスタに使用されるゲート電極の縮小、及び、ゲート絶縁膜の薄膜化が図られているからである。高電圧ＭＯＳトランジスタが占める面積は、低電圧ＭＯＳトランジスタが占める面積より増大する。また、微細化技術が適用されないとすると、容量アレイで使用されるキャパシタにもちいる絶縁膜が厚くなり、容量を確保するためのキャパシタの面積も増大する。従って、扱う信号の振幅が大きい場合には、容量アレイ型逐次変換アナログデジタル変換器が占める面積は増大する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１４２８６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、アナログ入力信号を受け、そのアナログ電圧を基準電圧と比較する比較器を有するアナログデジタル変換器であって、その比較器を構成するＭＯＳトランジスタの耐圧をアナログ入力信号の信号振幅の最大電圧より低くすることが可能な逐次変換型アナログデジタル変換器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の課題を解決するため、本発明の一側面によれば、共通ノードに第１端子により接続され、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタを含むキャパシタアレイと、
共通ノードに接続され、共通ノードの電圧減衰に寄与する第２キャパシタと、
それぞれの前記第１キャパシタの第２端子に、第１基準電圧、第２基準電圧、又は、入力信号の電圧の内の一つの供給又は切り離しを行う第１スイッチ複数個を含むスイッチアレイと、
共通ノードに接続し、第３基準電圧の供給又は切り離しを行う第２スイッチと、
共通ノードの電圧を、第３基準電圧と比較する比較器と、
第１スイッチによる供給又は切り離し、及び、第２スイッチによる供給又は切り離しを制御する制御回路と、を備えることを特徴とするアナログデジタル回路が提供される。
【発明の効果】
【０００８】
本発明によれば、アナログ入力信号を受け、そのアナログ電圧を基準電圧と比較する比較器を有するアナログデジタル変換器であって、その比較器を構成するＭＯＳトランジスタの耐圧をアナログ入力信号の信号振幅の最大電圧より低くすることが可能な逐次変換型アナログデジタル変換器が提供される。その結果、逐次変換型アナログデジタル変換器のレイアウト面積が縮小される。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施例１のアナログデジタル回路４が使用されているＲＦ受信機１を示す図である。
【図２】図２は、実施例１のアナログデジタル回路４を示す図である。
【図３】図３は実施例１におけるＣＤＡＣ回路１０を示す図である。
【図４】図４は実施例１におけるスイッチ回路６０ａ、６０ｂを示す回路図である。
【図５】図５はＳＡＲ論理回路１００の制御動作を説明するフローチャートである。
【図６】図６は、ＳＡＲ論理回路１００の動作を示すタイミングチャ−トである。
【図７】図７は実施例２のアナログデジタル回路４の変形例におけるＣＤＡＣ回路１１を示す図である。
【図８】図８は実施例３のアナログデジタル回路４００を示す図である。
【図９】図９は、実施例３のＣＤＡＣ回路４１０を示す図である。
【図１０】図１０はＳＡＲ論理回路５００の制御動作を説明するフローチャートである。
【図１１】図１１は、ＳＡＲ論理回路５００の動作を示すタイミングチャ−トである。
【図１２】図１２は、実施例４のＣＤＡＣ回路４２０を示す。
【図１３】図１３は、実施例５のＣＤＡＣ回路４３０を示す。
【図１４】図１４は、実施例６のＣＤＡＣ回路４４０を示す。
【図１５】図１５は、実施例７のＣＤＡＣ回路４５０を示す。
【発明を実施するための形態】
【００１０】
本発明は、実施例に対し、当業者が想到可能な、設計上の変更が加えられたもの、及び、実施例に現れた構成要素の組み換えが行われたものも含む。また、本発明は、その構成要素が同一の作用効果を及ぼす他の構成要素へ置き換えられたもの等も含み、実施例に限定されない。
【実施例１】
【００１１】
図１は、実施例１のアナログデジタル回路４が使用されているＲＦ受信機１を示す図である。ＲＦ受信機１は、フィルタ回路及び増幅器３、アナログデジタル回路(ＡＤＣ)４、ＤＳＰ(digital signal processor)復調器５を備える。ＲＦ受信機１は、アンテナ２により受信した変調信号を、もとの信号を復元する装置である。フィルタ回路及び増幅器３は、変調信号のノイズを減衰させて増幅する回路である。アナログデジタル回路４は入力された変調信号をデジタル信号に変換する回路である。ＤＳＰ復調器５は、アナログデジタル回路４によりデジタル化された信号を受け、変調前の信号を復元して、表示装置６又は音声発生装置７に出力する回路である。ここで、変調前の信号とは、表示装置６用の画像データに関する信号、音声発生装置７用の音声に関する信号等をいう。
【００１２】
図２は、実施例１のアナログデジタル回路４を示す図である。アナログデジタル回路４は、ＣＤＡＣ（capacitor digital analog converter）回路１０、比較器９０、ＳＡＲ（successive approximation register:逐次比較レジスタ）論理回路１００、及び、レベルシフト回路８０ａ、８０ｂ、８０ｃ、８０ｄ、８０ｅ、８０ｆを備える。
レベルシフト回路８０ａ、８０ｂ、８０ｃ、８０ｄ、８０ｅ、８０ｆは、振幅が小さく、振幅の上限が低電圧な信号を受けると、その信号に同期した、振幅が大きく、振幅の上限が高電圧な信号を出力する回路である。
【００１３】
ＣＤＡＣ回路１０は、アナログデジタル回路４に入力される入力信号Ｖｉｎのアナログ電圧Ｖｉｎｓに対応するデジタル信号の特定において、入力信号Ｖｉｎをサンプリングし、次いで、デジタル信号の各ビットの論理を決定するために用いられる逐次比較信号Ｖｏｕｔを、サンプリングした入力信号Ｖｉｎに基づいて発生し、比較器９０に対して出力する回路である。逐次比較信号Ｖｏｕｔの信号電圧Ｖｏｕｔｓは、サンプリングした入力信号Ｖｉｎの電圧を一定の比率により減衰させた電圧である。ＣＤＡＣ回路１０は、逐次比較信号Ｖｏｕｔの発生を、ＳＡＲ論理回路１００の制御に基づいて行い、ＳＡＲ論理回路から、制御のために用いられる信号、信号ＳＷ−ＶＣＭ、信号ＳＷ−ａｎａｌｏｇ、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３を受け取る。また、ＣＤＡＣ回路１０は、逐次比較信号Ｖｏｕｔの発生のため、一定の高電圧を有する高電圧信号ＶＲＨ、その高電圧より低い一定の低電圧を有する低電圧信号ＶＲＬ、その高電圧と低電圧の中間の基準電圧を有する基準信号Ｖｃｍの入力を受ける。ＣＤＡＣ回路１０の動作及び逐次比較信号Ｖｏｕｔについて、後に図３を用いて詳細に説明する。
【００１４】
比較器９０は、ＣＤＡＣ回路１０から出力される逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓ及び基準信号Ｖｃｍの基準電圧Ｖｃｍｓを比較し、電圧Ｖｏｕｔｓが基準電圧Ｖｃｍｓより高ければ論理“Ｌ”を有し、電圧Ｖｏｕｔｓが基準電圧Ｖｃｍｓより低ければ論理“Ｈ”を有する逐次比較結果信号を出力する回路である。
ＳＡＲ論理回路１００は、入力されたクロック信号に同期して、ＣＤＡＣ回路１０によってサンプリングされた入力信号Ｖｉｎに基づいて、ＣＤＡＣ回路１０から逐次比較信号Ｖｏｕｔを発生させ、ＣＤＡＣ回路１０に逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓを記憶させる、制御を行う回路である。
なお、ＣＤＡＣ回路１０を制御するために、ＳＡＲ論理回路１００は、ＣＤＡＣ回路１０に対して、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３、信号ＳＷ−ａｎａｌｏｇ、信号ＳＷ−ｖｃｍを出力する。
また、逐次比較信号Ｖｏｕｔを受けた比較器９０から出力された逐次比較結果信号の論理に基づいて、ＳＡＲ論理回路１００は、サンプリングされた入力信号Ｖｉｎのアナログ電圧に対応する、デジタル信号Ｄ［３：０］の各ビットを確定し、各ビットに対応する論理信号（信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３）及び信号状態を示す信号ＥＯＣを出力する回路である。ＳＡＲ論理回路１００が行うＣＤＡＣ回路１０の制御、及び、デジタル信号の特定については、後に図５、図６を用いて説明する。
【００１５】
図３は実施例１におけるＣＤＡＣ回路１０を示す図である。ＣＤＡＣ回路１０は、反転信号を出力する反転回路２０と、スイッチ回路３０と、キャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅを備えるキャパシタアレイ４０と、キャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅに対応したスイッチ回路６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅと、キャパシタ７０とを備える。
【００１６】
反転回路２０は、ＳＷ−ｖｃｍ信号を入力端子で受け、その論理を反転したＳＷ−ｖｃｍ反転信号を出力する。
スイッチ回路３０は、入力端子と出力端子間に並列に接続された、Ｐ型ＭＯＳトランジスタと、Ｎ型ＭＯＳトランジスタとを有する。Ｐ型ＭＯＳトランジスタのゲート電極にはＳＷ−ｖｃｍ反転信号が接続され、Ｎ型ＭＯＳトランジスタのゲート電極にはＳＷ−ｖｃｍ信号が接続されている。入力端子には基準電圧を有する基準信号Ｖｃｍが接続され、出力端子には、キャパシタアレイ４０の共通ノードが接続されている。
【００１７】
キャパシタアレイ４０は、複数のキャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅを備える。キャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅは、その一方の電極が共通ノードに接続され、キャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅが有する容量の内の最小容量を１とした場合、他のキャパシタの容量は、２ｎ乗（ｎは正の整数）により表される。すなわち、キャパシタアレイ４０は、いわゆる、バイナリ重み付け容量値を有するキャパシタを備える。具体的には、キャパシタ５０ａの容量を１×Ｃｏ（Ｃｏは正の定数）とした場合に、キャパシタ５０ｂの容量は１×Ｃｏ、キャパシタ５０ｃの容量は２×Ｃｏ、キャパシタ５０ｄの容量は４×Ｃｏ、キャパシタ５０ｅの容量は８×Ｃｏである。
なお、共通ノードは、逐次比較信号Ｖｏｕｔを出力する端子に接続し、共通ノードの電圧は逐次比較信号Ｖｏｕｔの電圧と等しい。
【００１８】
スイッチ回路６０ｂ、６０ｃ、６０ｄ、６０ｅそれぞれは、端子Ｃｏｕｔにより、キャパシタ５０ｂ、５０ｃ、５０ｄ、５０ｅそれぞれの他方の電極（共通ノードと接続していない電極）と接続する。スイッチ回路６０ｂ、６０ｃ、６０ｄ、６０ｅそれぞれは、端子ＣＯＤＥにより、ＳＡＲ論理回路１００から出力される信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３と接続する。スイッチ回路６０ｂ、６０ｃ、６０ｄ、６０ｅそれぞれは、端子ＳＷ−ａｎａｌｏｇＳにより、ＳＡＲ論理回路１００から出力される信号ＳＷ−ａｎａｌｏｇと接続する。スイッチ回路６０ｂ、６０ｃ、６０ｄ、６０ｅそれぞれは、端子ＶｉｎＳ、端子ＶＲＨＳ、端子ＶＲＬＳにより、入力信号Ｖｉｎ、高電圧信号ＶＲＨ、低電圧信号ＶＲＬと接続する。なお、スイッチ回路６０ｂ、６０ｃ、６０ｄ、６０ｅの詳細については、図４を用いて説明する。
スイッチ回路６０ａは、端子Ｃｏｕｔにより、キャパシタ５０ａの他方の電極（共通ノードと接続していない電極）と接続する。スイッチ回路６０ａは、端子ＳＷ−ａｎａｌｏｇＳにより、ＳＡＲ論理回路１００から出力される信号ＳＷ−ａｎａｌｏｇと接続する。スイッチ回路６０ａは、端子ＶｉｎＳ、端子ＶＲＬＳにより、入力信号Ｖｉｎ、低電圧信号ＶＲＬと接続する。なお、スイッチ回路６０ａの詳細については、図４を用いて説明する。
キャパシタ７０は、一方の電極により、共通ノードと接続し、他方の電極により、一定電圧を有する信号ＡＶＳと接続する。ここで、信号ＡＶＳが有する一定電圧は、入力信号Ｖｉｎが有する電圧振幅の最低電圧より低い電圧である。そして、キャパシタ７０は、キャパシタ７０の容量と、キャパシタアレイ４０に含まれる複数のキャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅの合計容量とに応じて、共通ノードの電圧を減衰する役割をもつ。キャパシタ７０による、共通ノードの電圧減衰への寄与は、後に、（３）式、或いは、（１３）式により説明する。
【００１９】
図４は実施例１におけるスイッチ回路６０ａ、６０ｂを示す回路図である。スイッチ回路６０ｂと、スイッチ回路６０ｃ、６０ｄ、６０ｅとは同様な回路であるから、スイッチ回路６０ｂの説明により、それらの回路に対しても説明したこととする。
【００２０】
スイッチ回路６０ｂは、スイッチ６０ｂ１、スイッチ６０ｂ２、インバータ６０ｂ３、アンド６０ｂ４、オア６０ｂ５を備える。
インバータ６０ｂ３は、信号ＳＷ−ａｎａｌｏｇを受け、その信号とは論理が反転している反転信号ＳＷ−ａｎａｌｏｇを出力する反転回路である。
スイッチ６０ｂ１は第１端子及び第２端子を有し、第１端子及び第２端子を共有し、第１端子と第２端子間に並列に配置されたＰ型トランジスタ及びＮ型トランジスタを備える。第１端子は入力信号Ｖｉｎを受け、第２端子はキャパシタアレイ４０を構成するキャパシタ５０ｂと接続する。Ｐ型トランジスタのゲート電極は反転信号ＳＷ−ａｎａｌｏｇを受け、Ｎ型トランジスタのゲート電極は信号ＳＷ−ａｎａｌｏｇを受ける。ここで、入力信号Ｖｉｎの電圧振幅が大きいので、その、オン／オフを行うため、スイッチ６０ｂ１のＰ型トランジスタ及びＮ型トランジスタは高耐圧ＭＯＳトランジスタである。従って、それにともない、その他の構成要素、スイッチ６０ｂ２、インバータ６０ｂ３、アンド６０ｂ４、オア６０ｂ５も、高耐圧ＭＯＳを備える。そうすると、信号ＳＷ−ａｎａｌｏｇ、信号Ｂｉｔ−１、Ｂｉｔ−２、Ｂｉｔ−３も高電圧振幅を有する信号である必要がある。ここで、ＳＡＲ論理回路１００のＭＯＳトランジスタは低耐圧ＭＯＳトランジスタであるため、低電圧振幅しか扱うことができない。従って、ＳＡＲ論理回路１００からの信号ＳＷ−ａｎａｌｏｇ、信号Ｂｉｔ−１、Ｂｉｔ−２、Ｂｉｔ−３に対応する信号のレベルを、レベルシフト回路８０ａ、８０ｂ、８０ｃ、８０ｄ、８０ｅ、８０ｆによって、高レベル信号に変換している。
【００２１】
スイッチ６０ｂ２は第１端子、第２端子及び第３端子を有し、第１端子と第３端子間に配置されたＰ型トランジスタ及び第２端子と第３端子間に配置されたＮ型トランジスタを備える。第１端子は低電圧信号ＶＲＬを受け、第２端子は高電圧信号ＶＲＨを受け、第３端子はキャパシタアレイ４０を構成するキャパシタ５０ｂと接続する。Ｐ型トランジスタのゲート電極はオア回路６０ｂ５からの出力信号を受け、Ｎ型トランジスタのゲート電極はアンド６０ｂ４からの出力信号を受ける。
【００２２】
アンド６０ｂ４は、一方の入力端子に反転信号ＳＷ−ａｎａｌｏｇを受け、他方の入力端子にＣＯＤＥ信号を受ける。ここで、スイッチ回路６０ｂにおけるＣＯＤＥ信号は信号Ｂｉｔ−０である。そして、アンド６０ｂ４は反転信号ＳＷ−ａｎａｌｏｇの論理とＣＯＤＥ信号の論理との論理積に相当する論理を有する信号を出力する回路である。
オア６０ｂ５は、一方の入力端子に反転信号ＳＷ−ａｎａｌｏｇを受け、他方の入力端子にＣＯＤＥ信号を受ける。ここで、スイッチ回路６０ｂにおけるＣＯＤＥ信号は信号Ｂｉｔ−０である。そして、アンド６０ｂ４は反転信号ＳＷ−ａｎａｌｏｇの論理とＣＯＤＥ信号の論理との論理和に相当する論理を有する信号を出力する回路である。
【００２３】
上記より、スイッチ回路６０ｂは、ＳＡＲ論理回路１００からの信号Ｂｉｔ−０及び信号ＳＷ−ａｎａｌｏｇに応じて、入力信号Ｖｉｎ、低電圧信号ＶＲＬ、高電圧信号ＶＲＨのいずれかを、キャパシタ５０ｂと接続する回路である。同様に、スイッチ回路６０ｃは、ＳＡＲ論理回路１００からの信号Ｂｉｔ−１及び信号ＳＷ−ａｎａｌｏｇに応じて、入力信号Ｖｉｎ、低電圧信号ＶＲＬ、高電圧信号ＶＲＨのいずれかを、キャパシタ５０ｃと接続する回路である。同様に、スイッチ回路６０ｄは、ＳＡＲ論理回路１００からの信号Ｂｉｔ−２及び信号ＳＷ−ａｎａｌｏｇに応じて、入力信号Ｖｉｎ、低電圧信号ＶＲＬ、高電圧信号ＶＲＨのいずれかを、キャパシタ５０ｄと接続する回路である。同様に、スイッチ回路６０ｅは、ＳＡＲ論理回路１００からの信号Ｂｉｔ−３及び信号ＳＷ−ａｎａｌｏｇに応じて、入力信号Ｖｉｎ、低電圧信号ＶＲＬ、高電圧信号ＶＲＨのいずれかを、キャパシタ５０ｅと接続する回路である。
なお、スイッチ回路６０ｂ、６０ｃ、６０ｄ、６０ｅの動作の詳細については、図５、６を用いて、ＳＡＲ論理回路１００の制御動作とともに説明する。
【００２４】
スイッチ回路６０ａは、スイッチ６０ａ１、スイッチ６０ａ２、インバータ６０ａ３、を備える。
インバータ６０ａ３は、信号ＳＷ−ａｎａｌｏｇを受け、その信号とは論理が反転している反転信号ＳＷ−ａｎａｌｏｇを出力する反転回路である。
スイッチ６０ａ１は第１端子及び第２端子を有し、第１端子及び第２端子を共有し、第１端子と第２端子間に並列に配置されたＰ型トランジスタ及びＮ型トランジスタを備える。第１端子は入力信号Ｖｉｎを受け、第２端子はキャパシタアレイ４０を構成するキャパシタ５０ａと接続する。Ｐ型トランジスタのゲート電極は反転信号ＳＷ−ａｎａｌｏｇを受け、Ｎ型トランジスタのゲート電極は信号ＳＷ−ａｎａｌｏｇを受ける。
【００２５】
スイッチ６０ａ２は第１端子、及び、第２端子を有し、第１端子及び第２端子を共有し、第１端子と第２端子間に並列に配置されたＰ型トランジスタ及びＮ型トランジスタを備える。第１端子は低電圧信号ＶＲＬを受け、第２端子はキャパシタアレイ４０を構成するキャパシタ５０ａと接続する。Ｐ型トランジスタのゲート電極は信号ＳＷ−ａｎａｌｏｇを受け、Ｎ型トランジスタのゲート電極は反転信号ＳＷ−ａｎａｌｏｇを受ける。
上記より、スイッチ回路６０ａは、ＳＡＲ論理回路１００からの信号ＳＷ−ａｎａｌｏｇに応じて、入力信号Ｖｉｎ、低電圧信号ＶＲＬ、のいずれかを、キャパシタ５０ａと接続する回路である。なお、スイッチ回路６０ｂ、６０ｃ、６０ｄ、６０ｅの動作の詳細については、図５、６を用いて、ＳＡＲ論理回路１００の制御動作とともに説明する。
【００２６】
図５はＳＡＲ論理回路１００の制御動作を説明するフローチャートである。
初期状態１１０において、ＳＡＲ論理回路１００は、アナログ電圧を有する入力信号Ｖｉｎに対応するデジタル信号の各ビットを保持する４つレジスタＲｅｇ０、１、２、３をリセットする。
【００２７】
サンプル動作１（１１１）において、ホールド動作４の結果を残すため、ＳＡＲ論理回路１００は、ＣＤＡＣ回路１０の共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓと、基準信号Ｖｃｍの電圧Ｖｃｍｓとを比較した結果得られた、比較器９０から出力される比較結果信号の論理をレジスタＲｅｇ０に保持させる。次いで、ＳＡＲ論理回路１００は、論理”Ｈ”の信号ＳＷ−ｖｃｍ、論理”Ｈ”の信号ＳＷ−ａｎａｌｏｇを出力する。共通ノードには基準信号Ｖｃｍがスイッチ回路３０を介して接続する。また、入力信号Ｖｉｎが、スイッチ回路６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅによって、キャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅと接続する。
ここで、キャパシタ７０の容量をＣ1、キャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅの容量をそれぞれ、Ｃ０、Ｃ０、２Ｃ０、４Ｃ０、８Ｃ０、信号ＡＶＳの電圧Ｖａｖｓ、基準信号Ｖｃｍの電圧Ｖｃｍｓ、信号ＶＲＨの電圧Ｖｒｈｓ、信号ＶＲＬの電圧Ｖｒｌｓ、入力信号Ｖｉｎの電圧Ｖｉｎｓ、共通ノードに現れる逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓとする。
そこで、入力信号Ｖｉｎをサンプリングした時の共通ノードに蓄積される電荷Ｑ１は、以下のように表される。
Ｑ１＝（Ｖｃｍｓ−Ｖｉｎｓ）×１６Ｃ０＋（Ｖｃｍｓ−Ｖａｖｓ）×Ｃ１------（１）式
なお、キャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅの容量の合計が、上記では１６Ｃ０であったが、さらに、上記のキャパシタアレイ４０のキャパシタの数が増え、容量の合計がＢ×Ｃ０であってもよい。ここで、Ｂは２のｎ乗（ｎは正の整数）の整数である。
その場合は、Ｑ１は以下のように表される。
Ｑ１＝（Ｖｃｍｓ−Ｖｉｎｓ）×ＢＣ０＋（Ｖｃｍｓ−Ｖａｖｓ）×Ｃ１-----（１１）式
【００２８】
サンプル動作２（１１２）において、ＳＡＲ論理回路１００は、信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３として、レジスタＲｅｇ０、１、２、３が保持するデータを出力する。また、ＳＡＲ論理回路１００は、論理”Ｈ”の信号ＥＯＣを出力する。
【００２９】
ホールド動作１（１１３）において、ＳＡＲ論理回路１００は、論理”Ｌ”の信号ＳＷ−ｖｃｍ、論理”Ｌ”の信号ＳＷ−ａｎａｌｏｇを出力する。その結果、共通ノードと基準信号Ｖｃｍは分離され、入力信号Ｖｉｎと、キャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅとは、スイッチ回路６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅによって、分離される。次いで、ＳＡＲ論理回路１００は、論理”Ｌ”の信号Ｂｉｔ−０、論理”Ｌ”の信号Ｂｉｔ−１、論理”Ｌ”の信号Ｂｉｔ−２、論理”Ｈ”の信号Ｂｉｔ−３を出力する。なお、上記のような場合、以下、ビット信号を｛１０００｝に設定するという。｛ ｝内の左のデジットから順に、信号Ｂｉｔ−３の論理、信号Ｂｉｔ−２の論理、信号Ｂｉｔ−１の論理、信号Ｂｉｔ−０の論理、を表す。その結果、スイッチ回路６０ｅによって、高電圧信号ＶＲＨがキャパシタ５０ｅに接続し、スイッチ回路６０ａ、６０ｂ、６０ｃ、６０ｄによって、低電圧信号ＶＲＬがキャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄに接続する。
そこで、ホールド動作１を行った時の共通ノードに蓄積される電荷Ｑ２は、以下のように表される。
Ｑ２＝（Ｖｏｕｔｓ−Ｖｒｈｓ）×Ａ×Ｃ０＋（１６−Ａ）（Ｖｏｕｔｓ−Ｖｒｌｓ）×Ｃ０＋（Ｖｏｕｔｓ−Ｖａｖｓ）×Ｃ１--------（２）式
そして、Ａは、キャパシタ５０ｂ、５０ｃ、５０ｄ、５０ｅの内、高電圧信号ＶＲＨが接続されているキャパシタの容量の合計をＣ０で除して得た定数である。なお、ホールド動作１では、Ａは８である。
なお、キャパシタアレイ４０のキャパシタの数が増え、上記のように容量の合計がＢＣ０であったときには、Ｑ２は以下である。
Ｑ２＝（Ｖｏｕｔｓ−Ｖｒｈｓ）×Ａ×Ｃ０＋（Ｂ−Ａ）（Ｖｏｕｔｓ−Ｖｒｌｓ）×Ｃ０＋（Ｖｏｕｔｓ−Ｖａｖｓ）×Ｃ１--------（１２）式
ここで、電荷保存の法則より、Ｑ１とＱ２は等しい。そこで、Ｑ１＝Ｑ２として、（１）式及び（２）式から、Ｖｏｕｔｓについて導くと、以下のようになる。
Ｖｏｕｔｓ＝Ｖｃｍｓ−（１６・Ｖｉｎｓ−Ａ・Ｖｒｈｓ−（１６−Ａ）・Ｖｒｌｓ）×Ｃ０／（１６・Ｃ０＋Ｃ１）--------（３）式
なお、同様に、キャパシタアレイ４０のキャパシタの数が増え、上記のように容量の合計がＢＣ０であったときには、Ｑ３は以下である。
Ｖｏｕｔｓ＝Ｖｃｍｓ−（Ｂ・Ｖｉｎｓ−Ａ・Ｖｒｈｓ−（Ｂ−Ａ）・Ｖｒｌｓ）×Ｃ０／（Ｂ・Ｃ０＋Ｃ１）--------（１３）式
上記の（３）式より、共通ノードに現れる逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓは、共通ノードにキャパシタ７０が接続していることにより、キャパシタ７０の容量Ｃ１が大きい程、Ｖｃｍｓ以外の項の値が小さくなるため、減衰することがわかる。
ホールド動作１の後、ＣＤＡＣ回路１０の共通ノードの電圧と基準電圧Ｖｃｍの電圧Ｖｃｍｓとを比較した結果、共通ノードの電圧が高ければ、比較器９０の比較結果信号の論理は”Ｌ”になり、デジタル信号の最上位ビットを表す信号Ｄ３の論理は”Ｌ”となる。一方、共通ノードの電圧が低ければ、比較器９０の比較結果信号の論理は”Ｈ”になり、デジタル信号の最上位ビットを表す信号Ｄ３の論理は”Ｈ”となる。
【００３０】
ホールド動作２（１１４）において、ＳＡＲ論理回路１００は、ＣＤＡＣ回路１０の共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓと、基準信号Ｖｃｍの電圧Ｖｃｍｓとを比較した結果得られた、比較器９０から出力された比較結果信号の論理を、最上位ビットＤ３に対応するレジスタＲｅｇ３に保持させる。
次いで、ＳＡＲ論理回路１００は、論理”Ｈ”の信号Ｂｉｔ−２を出力し、また、比較器９０から出力される比較結果信号の論理と逆の論理を有する信号Ｂｉｔ−３を出力する。その結果、ホールド動作１の後に、共通ノードの電圧が、Ｖｃｍｓより高い場合には、ホールド動作２では、ビット信号は｛０１００｝に設定される。共通ノードの電圧が、Ｖｃｍｓより低い場合には、ホールド動作２では、ビット信号は｛１１００｝に設定される。その結果、（３）式において、ビット信号が｛１１００｝に設定されたときには、Ａは１２、ビット信号が｛０１００｝に設定されたときには、Ａは４となる。
ホールド動作２の後、ＣＤＡＣ回路１０の共通ノードの電圧と基準電圧Ｖｃｍの電圧Ｖｃｍｓとを比較した結果、共通ノードの電圧が高ければ、比較器９０の比較結果信号の論理は”Ｌ”になり、デジタル信号の３ビット目を表す信号Ｄ２の論理は”Ｈ”になる。一方、共通ノードの電圧が低ければ、比較器９０の比較結果信号の論理は”Ｈ”になり、デジタル信号の３ビット目を表す信号Ｄ２の論理は”Ｌ”となる。
【００３１】
ホールド動作３（１１５）において、ＳＡＲ論理回路１００は、ＣＤＡＣ回路１０の共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓと、基準信号Ｖｃｍの電圧Ｖｃｍｓとを比較した結果得られた、比較器９０から出力される比較結果信号の論理を、ビットＤ２に対応するレジスタＲｅｇ２に保持させる。
次いで、ＳＡＲ論理回路１００は、論理”Ｈ”の信号Ｂｉｔ−１を出力し、また、比較器９０から出力された比較結果信号の論理と逆の論理を有する信号Ｂｉｔ−２を出力する。その結果、ホールド動作２の後に、共通ノードの電圧（逐次比較信号Ｖｏｕｔｓ）が、Ｖｃｍｓより高い場合には、ホールド動作３では、ビット信号は｛Ｘ１１０｝に設定される。共通ノードの電圧が、Ｖｃｍｓより低い場合には、ホールド動作３では、ビット信号は｛Ｘ０１０｝に設定される。ここで、Ｘは１又は０の整数である。
その結果、（３）式において、ビット信号が｛０１１０｝、｛００１０｝に設定されたときには、Ａは６、２となる。ビット信号が｛１１１０｝、｛１０１０｝に設定されたときには、Ａは１４、１０となる。
ホールド動作３の後、ＣＤＡＣ回路１０の共通ノードの電圧と基準電圧Ｖｃｍの電圧Ｖｃｍｓとを比較した結果、共通ノードの電圧が高ければ、比較器９０の比較結果信号の論理は”Ｌ”になり、デジタル信号の２ビット目を表す信号Ｄ１の論理は”Ｈ”になる。一方、共通ノードの電圧が低ければ、比較器９０の比較結果信号の論理は”Ｈ”になり、デジタル信号の２ビット目を表す信号Ｄ１の論理は”Ｌ”となる。
【００３２】
ホールド動作４（１１６）において、ＳＡＲ論理回路１００は、ＣＤＡＣ回路１０の共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓと、基準信号Ｖｃｍの電圧Ｖｃｍｓとを比較した結果得られた、比較器９０から出力された比較結果信号を、ビットＤ１に対応するレジスタＲｅｇ１に保持させる。
次いで、ＳＡＲ論理回路１００は、論理”Ｌ”の信号Ｂｉｔ−０を出力し、また、比較器９０からの比較結果信号の論理と逆の論理を有する信号Ｂｉｔ−１を出力する。その結果、ホールド動作３の後に、共通ノードの電圧が、Ｖｃｍｓより高い場合には、ホールド動作４では、ビット信号は｛ＸＸ０１｝に設定される。共通ノードの電圧が、Ｖｃｍｓより低い場合には、ホールド動作３では、ビット信号は｛ＸＸ１１｝に設定される。ここで、Ｘは１又は０の整数である。
その結果、（３）式において、ビット信号が｛１１０１｝、｛１００１｝、｛０１０１｝、｛０００１｝に設定されたときには、Ａは１３、９、５、１となる。ビット信号が｛１１１１｝、｛１０１１｝、｛０１１１｝、｛００１１｝に設定されたときには、Ａは１５、１１、７、３となる。
ホールド動作４の後、ＣＤＡＣ回路１０の共通ノードの電圧と基準電圧Ｖｃｍの電圧Ｖｃｍｓとを比較した結果、共通ノードの電圧が高ければ、比較器９０の比較結果信号の論理は”Ｌ”になり、デジタル信号の１ビットを表す信号Ｄ０の論理は”Ｈ”となる。一方、共通ノードの電圧が低ければ、比較器９０の比較結果信号の論理は”Ｌ”になり、デジタル信号の１ビット目を表す信号Ｄ０の論理は”Ｈ”となる。
【００３３】
上記を簡単にまとめると、まず、ＳＡＲ論理回路１００は、ＣＤＡＣ回路１０に制御信号（信号ＳＷ−ｖｃｍ、信号ＳＷ−ａｎａｌｏｇ、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３）を出力する。
その結果、信号ＳＷ−ｖｃｍ、信号ＳＷ−ａｎａｌｏｇの双方が論理”Ｈ”であるときに、共通ノードと基準信号Ｖｃｍは接続し、共通ノードの電圧はVｃｍｓになるとともに、（１）式で表された電荷が蓄積される。すなわち、入力信号Ｖｉｎの電圧Ｖｉｎｓに応じた電荷が、共通ノードにサンプリングされることになる。
次いで、ＳＡＲ論理回路１００は、信号ＳＷ−ｖｃｍ、信号ＳＷ−ａｎａｌｏｇの論理を”Ｌ”とする。その結果、キャパシタアレイ４０のキャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅに接続する信号は、入力信号Ｖｉｎから、高電圧信号ＶＲＨと低電圧信号ＶＲＬとに変更される。また、ＳＡＲ論理回路１００は、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３の論理を変更することにより、キャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅに接続する高電圧信号ＶＲＨと低電圧信号ＶＲＬとの組み合わせを変更する。
キャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅの容量は、Ｃ０、Ｃ０、２Ｃ０、４Ｃ０、８Ｃ０なので、高電圧信号ＶＲＨと低電圧信号ＶＲＬとの接続組み合わせを換えると、共通ノードと高電圧信号ＶＲＨとの間の容量がＡ×Ｃ０であるときに、共通ノードと低電圧信号ＶＲＬとの間の容量は（１６−Ａ）×Ｃ０となる。また、Ａは０から１５までの整数値となる。なお、キャパシタアレイ４０全体の容量をＢＣ０としたときには、共通ノードと低電圧信号ＶＲＬとの間の容量は（Ｂ−Ａ）×Ｃ０である。
そうすると、（３）式からわかるように、基準信号Ｖｃｍの電圧Ｖｃｍｓと、入力信号Ｖｉｎの電圧Ｖｉｎｓを１／（１＋Ｃ１／１６／Ｃ０）（全体容量をＢＣ０としたときには、１／（１＋Ｃ１／Ｂ／Ｃ０）である。）の割合で減衰した電圧との差電圧に対して、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３の論理の組み合わせによって決められた電圧が加わって、共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓとなる。また、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３の論理の組み合わせによって決められた電圧は、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３の論理によって、１６段階で調節される。
そこで、ＳＡＲ論理回路１００が、ホールド動作１、２、３、４をすることによって、基準信号Ｖｃｍの電圧Ｖｃｍｓと、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓとを、クロック信号ＣＬＫに同期して、比較器９０によって逐次比較すると、（３）式の第２項の括弧内（１６・Ｖｉｎｓ−Ａ・Ｖｒｈｓ−（１６−Ａ）・Ｖｒｌｓ）（全体容量をＢＣ０としたときには、Ｂ・Ｖｉｎｓ−Ａ・Ｖｒｈｓ−（Ｂ−Ａ）・Ｖｒｌｓ）である。）が正か負かを判断することになる。そして、（ＳＡＲ論理回路１００は、ホールド動作１、２、３、４を通じて、１６・Ｖｉｎｓ−Ａ・Ｖｒｈｓ−（１６−Ａ）・Ｖｒｌｓ）（全体容量をＢＣ０としたときには、Ｂ・Ｖｉｎｓ−Ａ・Ｖｒｈｓ−（Ｂ−Ａ）・Ｖｒｌｓ）である。）が０に漸近するように、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３の論理の組み合わせを制御する。すなわち、いわゆる、漸近動作を行うように、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３の論理の組み合わせを制御する。
その結果、ＳＡＲ論理回路１００によって、ホールド動作４が終了した時点で、（３）式の第２項の括弧内の数値が０に一番漸近する数値Ａが選択される。その結果、ＳＡＲ論理回路１００はそのＡを２進数で表したデジタル信号Ｄ［３：０］を出力する。
【００３４】
図６は、ＳＡＲ論理回路１００の動作を示すタイミングチャ−トである。図６において、クロック信号ＣＬＫ、入力信号Ｖｉｎ、逐次比較信号Ｖｏｕｔ、信号ＳＷ−ｖｃｍ、信号ＳＷ−ａｎａｌｏｇ、比較結果信号、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３、信号ＥＯＣ、デジタル信号Ｄ［３：０］（信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３）、ＣＤＡＣ動作を示す。
【００３５】
クロック信号ＣＬＫは、一定の周期で、論理”Ｈ”と論理”Ｌ”を繰り返す信号であり、ＳＡＲ論理回路１００の動作において、同期をとるための信号である。
ＣＤＡＣ動作は、図５に示した、サンプル動作及びホールド動作をどの期間で行っているかを示すものである。また、サンプル動作期間における、○の中の数字は、サンプル動作１、２を表している。また、ホールド期間における、○の中の数字は、ホールド動作１、２、３、４を表している。
比較結果信号については、比較器９０から出力される信号であり、図２のおける比較器９０における説明とともに、説明を行っているので、説明を省略する。
入力信号Ｖｉｎ、逐次比較信号Ｖｏｕｔ、信号ＳＷ−ｖｃｍ、信号ＳＷ−ａｎａｌｏｇ、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３、信号ＥＯＣ、デジタル信号Ｄ［３：０］（信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３）については、図２、図５におけるＳＡＲ論理回路１００の説明とともに、説明を行っているので、説明を省略する。
なお、入力信号Ｖｉｎの振幅電圧は、図６においては、ＧＮＤレベル（０ｖ）から電源レベル（３．３ｖ）である。また、逐次比較信号Ｖｏｕｔの振幅電圧は、図６においては、ＧＮＤレベル（０ｖ）から電源レベル（１．２ｖ）である。
【００３６】
時刻Ｔ２から時刻Ｔ３において、ＳＡＲ論理回路１００は、サンプル動作１を行う。ＳＡＲ論理回路１００は、論理”Ｈ”の信号ＳＷ−ｖｃｍ、論理”Ｈ”の信号ＳＷ−ａｎａｌｏｇを出力する。その結果、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３の論理に関わらず、共通ノードには基準信号Ｖｃｍがスイッチ回路３０を介して接続する。また、入力信号Ｖｉｎが、スイッチ回路６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅによって、キャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅと接続する。
【００３７】
時刻Ｔ３から時刻Ｔ４において、ＳＡＲ論理回路１００は、サンプル動作２を行う。ＳＡＲ論理回路１００は、信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３として、レジスタＲｅｇ０、１、２、３が保持するデータを出力する。また、ＳＡＲ論理回路１００は、論理”Ｈ”の信号ＥＯＣを出力する。
【００３８】
時刻Ｔ４から時刻Ｔ５において、ＳＡＲ論理回路１００は、ホールド動作１を行う。ＳＡＲ論理回路１００は、論理”Ｌ”の信号ＳＷ−ｖｃｍ、論理”Ｌ”の信号ＳＷ−ａｎａｌｏｇを出力する。次いで、ＳＡＲ論理回路１００は、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３から構成されるビット信号を｛１０００｝に設定する。
【００３９】
時刻Ｔ５から時刻Ｔ６において、ＳＡＲ論理回路１００は、ホールド動作２を行う。ＳＡＲ論理回路１００は、ＣＤＡＣ回路１０の共通ノードの電圧、すなわち、Ｖｏｕｔの電圧と、基準信号Ｖｃｍの電圧とを比較した結果得られた、比較器９０から出力された比較結果信号の論理を、最上位ビットＤ３に対応するレジスタＲｅｇ３に保持させる。
次いで、ＳＡＲ論理回路１００は、論理”Ｈ”の信号Ｂｉｔ−２を出力する。また、比較器９０から出力される比較結果信号の論理は、論理”Ｈ”なので、ＳＡＲ論理回路１００は、その逆の論理”Ｌ”を有する信号Ｂｉｔ−３を出力する。すなわち、ＳＡＲ論理回路１００は、ビット信号を｛０１００｝に設定する。
【００４０】
時刻Ｔ６から時刻Ｔ７において、ＳＡＲ論理回路１００は、ホールド動作３を行う。ＳＡＲ論理回路１００は、ＣＤＡＣ回路１０の共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓと、基準信号Ｖｃｍの電圧Ｖｃｍｓとを比較した結果得られた、比較器９０から出力される比較結果信号の論理を、ビットＤ２に対応するレジスタＲｅｇ２に保持させる。
次いで、ＳＡＲ論理回路１００は、論理”Ｈ”の信号Ｂｉｔ−１を出力し、また、比較器９０から出力された比較結果信号の論理と逆の論理を有する信号Ｂｉｔ−２を出力する。比較器９０から出力される比較結果信号の論理は、論理”Ｌ”なので、ＳＡＲ論理回路１００は、その逆の論理”Ｈ”を有する信号Ｂｉｔ−２を出力する。すなわち、ＳＡＲ論理回路１００は、ビット信号を｛０１１０｝に設定する。
【００４１】
時刻Ｔ７から時刻Ｔ８において、ＳＡＲ論理回路１００は、ホールド動作４を行う。ＳＡＲ論理回路１００は、ＣＤＡＣ回路１０の共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓと、基準信号Ｖｃｍの電圧Ｖｃｍｓとを比較した結果得られた、比較器９０から出力される比較結果信号の論理を、ビットＤ１に対応するレジスタＲｅｇ１に保持させる。
次いで、ＳＡＲ論理回路１００は、論理”Ｈ”のＢｉｔ−０信号を出力し、また、比較器９０から出力された比較結果信号の論理と逆の論理を有する信号Ｂｉｔ−１を出力する。比較器９０から出力される比較結果信号の論理は、論理”Ｌ”なので、ＳＡＲ論理回路１００は、その逆の論理”Ｈ”を有する信号Ｂｉｔ−１を出力する。すなわち、ＳＡＲ論理回路１００は、ビット信号を｛０１１１｝に設定する。
【００４２】
時刻Ｔ８から時刻Ｔ９において、ＳＡＲ論理回路１００は、サンプル動作１を行う。ホールド動作４の結果を残すため、ＳＡＲ論理回路１００は、ＣＤＡＣ回路１０の共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓと、基準信号Ｖｃｍの電圧Ｖｃｍｓとを比較した結果得られた、比較器９０から出力される比較結果信号の論理をレジスタＲｅｇ０に保持させる。
【００４３】
時刻Ｔ９から時刻Ｔ１０において、ＳＡＲ論理回路１００は、サンプル動作２を行う。その結果、レジスタＲｅｇ３からレジスタＲｅｇ０までに記憶されていた、“０１００”が、時刻Ｔ１０において、デジタル信号Ｄ［３：０］の各ビット（信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３）として、ＳＡＲ論理回路１００から出力される。
ＳＡＲ論理回路１００は、時刻Ｔ２から時刻Ｔ８までに行われた動作を繰り返す。
【００４４】
以上より、実施例１に係るデジタルアナログ回路４は、
共通ノードに第１端子により接続し、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタ（キャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅ）からなるキャパシタアレイ（キャパシタアレイ４０）と、
共通ノードに接続し、共通ノードの電圧減衰に寄与する第２キャパシタ（キャパシタ７０）と、
第１キャパシタの第２端子それぞれに、第１基準電圧（高電圧ＶＲＨＳ）、第２基準電圧（低電圧ＶＲＬＳ）、又は、入力信号の電圧（Ｖｉｎｓ）の内の一つの供給又は切断を行う複数の第１スイッチ（６０ｂ中の６０ｂ２、６０ｃ中の第２スイッチ、６０ｄ中の第２スイッチ、６０ｅ中の第２スイッチ）からなるスイッチアレイと、
共通ノードに接続し、第３基準電圧（Ｖｃｍｓ）を供給又は切断を行う第２スイッチ（スイッチ３０）と、
共通ノードの電圧（Ｖｏｕｔｓ）を、第３基準電圧（Ｖｃｍｓ）と比較する比較器（比較器９０）と、
第１スイッチの供給又は切断、及び、第２スイッチの供給又は切断を制御する制御回路と、を備えるアナログデジタル回路である。
そして、制御回路は第１スイッチによる入力信号の電圧の供給と第２スイッチによる第３基準電圧の供給を同時に行うように制御する回路である。
また、制御回路は第１スイッチによる第１キャパシタへの第１基準電圧又は第２基準電圧の供給を行うときには、第２スイッチによる共通ノードへの第３基準電圧の分離を行うように制御する回路である。
さらに、制御回路は、比較器からの出力される信号の論理に基づいて、複数の第１スイッチの内、第１基準電圧の供給を行う前記第１スイッチと、第２基準電圧の供給を行う第１スイッチを選択するように制御する回路である。
また、キャパシタアレイの全体容量が最小容量のＢ倍、第１基準電圧を供給する第１キャパシタの全体容量が最小容量のＡ倍であるとすると、制御回路は、（Ｂ・Ｖｉｎｓ−Ａ・Ｖｒｈｓ−（Ｂ−Ａ）・Ｖｒｌｓ）が正か負かを判断することにより、（Ｂ・Ｖｉｎｓ−Ａ・Ｖｒｈｓ−（Ｂ−Ａ）・Ｖｒｌｓ）の数値が０に漸近するように第１基準電圧を供給する第１キャパシタの選択を行い、（Ｂ・Ｖｉｎｓ−Ａ・Ｖｒｈｓ−（Ｂ−Ａ）・Ｖｒｌｓ）が最小となる数値Ａを２進数で表したデジタル信号を出力する。
また、キャパシタアレイの全体容量が最小容量のＢ倍、第１基準電圧を供給された第１キャパシタの容量が最小容量のＡ倍であるとすると、制御回路は、（Ｂ・Ｖｉｎｓ−Ａ・Ｖｒｈｓ−（Ｂ−Ａ）・Ｖｒｌｓ）が正か負かを、比較器から出力される信号の論理に基づいて判断し、（Ｂ・Ｖｉｎｓ−Ａ・Ｖｒｈｓ−（Ｂ−Ａ）・Ｖｒｌｓ）の数値が０に漸近するように前記第１基準電圧の供給を行う前記第１スイッチの選択をするような制御を行い、（Ｂ・Ｖｉｎｓ−Ａ・Ｖｒｈｓ−（Ｂ−Ａ）・Ｖｒｌｓ）が最小となる数値Ａを２進数で表したデジタル信号を出力する回路である。
そうすると、上記のアナログデジタル回路４において、第２キャパシタ（キャパシタ７０）の寄与によって、共通ノードに係る最大電圧が低下する。それによって、共通ノードの電圧を受け、そのアナログ電圧を基準電圧と比較する比較器９０を構成するＭＯＳトランジスタの耐圧を、アナログ入力信号Ｖｉｎの信号振幅の最大電圧より低くすることが可能となる。
その結果、共通ノードにおける信号を受ける比較器（比較器９０）が備えるＭＯＳトランジスタや、ＭＯＳ型容量に対して、駆動電圧の低下を前提とした、微細化技術を適用することが可能となり、ＭＯＳトランジスタのゲート電極の縮小、ソース／ドレイン領域の縮小、及び、ゲート絶縁膜の薄膜化が可能となる。さらに、キャパシタアレイ（キャパシタアレイ４０）が複数のキャパシタ（キャパシタ５０ａ等）の両端にかかる最大電圧も低下する。その結果、ＭＯＳ型容量のゲート絶縁膜の薄膜化及び電極の縮小が可能となる。
従って、アナログデジタル回路４を構成するＭＯＳトランジスタやＭＯＳ容量のレイアウト面積を縮小させることができる。
ＲＦ受信機１は、実施例１のアナログデジタル回路４を使用したシステムであって、ＲＦ受信機１は、受信信号からノイズを除去するフィルタ回路と、ノイズを除去した受信信号を増幅する増幅器３と、受信信号をデジタル信号に変換する、上記のアナログデジタル回路４と、受信信号から変調前の信号を復元するＤＳＰ復調器を備える。
上記より、ＲＦ受信機１の機能を有するＳＯＣにおいて、半導体基板上のアナログデジタル回路４が占めるレイアウト面積は小さくなる。また、アナログデジタル回路４自体により、入力信号のアナログ電圧の減衰が行われるため、アナログデジタル回路と、ＤＳＰ復調器との間に、信号電圧を減衰する減衰器が不要となる。その結果、ＳＯＣ全体のチップ面積が縮小する。
一方、入力信号のアナログ電圧を減衰が、容量による、共通ノードの電荷配分の変更によってなされるため、アナログ電圧中のノイズ成分も同時に同じ比率で減衰するため、入力信号のアナログ振幅が減衰しても、実際の信号とノイズのＳ／Ｎ比は維持される。
実施例１のアナログデジタル回路４においては、共通ノードの電圧の減衰に使用される、ＣＤＡＣ回路１０のキャパシタ７０が共通ノードに接続した。しかし、入力信号Ｖｉｎの電圧Ｖｉｎｓの減衰に使用されるキャパシタを、入力端子と、スイッチ６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅとの間に双方に接続されるように配置しても、共通ノードの電圧の減衰を行うことができる。そのような例を実施例２に示す。
【実施例２】
【００４５】
図７は実施例２のアナログデジタル回路４の変形例におけるＣＤＡＣ回路１１を示す図である。アナログデジタル回路４の変形例は、実施例１のアナログデジタル回路４において、ＣＤＡＣ回路１０をＣＤＡＣ回路１１に置き換えて得られるものである。ＣＤＡＣ回路１１は、反転信号を出力する反転回路２０と、スイッチ回路３０と、共通ノードに接続するキャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅを備えるキャパシタアレイ４０と、キャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅに対応したスイッチ回路６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅと、キャパシタ７１、コモン電圧固定用抵抗７２とを備える。
【００４６】
実施例２のアナログデジタル回路におけるＣＤＡＣ回路１１において、実施例１のアナログデジタル回路におけるＣＤＡＣ回路１０における、反転信号を出力する反転回路２０、スイッチ回路３０、共通ノードに接続するキャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅを備えるキャパシタアレイ４０、及び、キャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅに対応したスイッチ回路６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅと、同様な番号が振られている回路については、同様な回路であるため、その説明を省略する。
【００４７】
キャパシタ７１は、スイッチ６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅのＶｉｎｓ端子と、入力端子Ｖｉとの双方に接続し、入力信号Ｖｉｎは、キャパシタ７１を介して、スイッチ６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅのＶｉｎ端子に伝搬する。なお、キャパシタ７１の容量はＣ２とする。
コモン電圧固定用抵抗７２は、一方の端子によって、キャパシタ７１及びスイッチ６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅと接続し、他方の端子によって基準信号Ｖｃｍと接続する。
【００４８】
ここで、アナログデジタル回路４の変形例は、実施例１のアナログデジタル回路４のＳＡＲ論理回路１００と同様なＳＡＲ論理回路１００及び比較器９０を有する。
従って、アナログデジタル回路４の変形例においても、ＳＡＲ論理回路１００と比較器９０は同様な動作をする。
ただし、ＳＡＲ論理回路１００のサンプル動作１において、ＣＤＡＣ回路１１の共有ノードに蓄積されるＱ４は以下のようになる。
Ｑ４＝Ｂ×Ｃ０×Ｃ２×（Ｖｃｍｓ−Ｖｉｎｓ）／（Ｂ×Ｃ０＋Ｃ２）-------（４）式
一方、ＳＡＲ論理回路１００のホールド動作１からホールド動作４において、
Ｑ５＝（Ｖｏｕｔｓ−Ｖｒｈｓ）×Ａ×Ｃ０＋（Ｂ−Ａ）（Ｖｏｕｔｓ−Ｖｒｌｓ）×Ｃ０--------（５）式
（Ｂは、キャパシタアレイ４０におけるキャパシタの合計容量をＣ０で割ったものである。Ａは、高電圧信号ＶＲＨが印加されているキャパシタアレイ４０におけるキャパシタの合計容量をＣ０で割ったものである。）
そうすると、（４）式、（５）式より、
Ｖｏｕｔｓ＝Ｃ２×（Ｖｃｍｓ−Ｖｉｎｓ）／（Ｂ×Ｃ０＋Ｃ２）＋Ａ×Ｖｒｈｓ／Ｂ＋（Ｂ−Ａ）×Ｖｒｌｓ／Ｂ------（６）式
そうすると、（６）式からわかるように、入力信号Ｖｉｎの振幅電圧Ｖｉｎｓは減衰用のキャパシタ７１によって、Ｃ２／（Ｂ×Ｃ０＋Ｃ２）に減衰して、共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓに寄与する。
なお、実施例２では、比較器９０の他方の端子（逐次比較信号Ｖｏｕｔｓが入力されない側）に入力される基準信号の電圧はＣ２×Ｖｃｍｓ／（Ｂ×Ｃ０＋Ｃ２）である。そして、実施例２においても、ＳＡＲ論理回路１００は、ＣＤＡＣ回路１１に漸近動作を行わせるように、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３の論理の組み合わせを制御する。すなわち、ＳＡＲ論理回路１００は、（Ｃ２・Ｖｉｎｓ／（ＢＣ０＋Ｃ２）−Ａ・Ｖｒｈｓ／Ｂ−（Ｂ−Ａ）・Ｖｒｌｓ／Ｂ）が正か負かを判断することにより、（Ｃ２・Ｖｉｎｓ／（ＢＣ０＋Ｃ２）−Ａ・Ｖｒｈｓ／Ｂ−（Ｂ−Ａ）・Ｖｒｌｓ／Ｂ）の数値が０に漸近するように高電圧信号ＶＲＨを供給するキャパシタアレイ４０のキャパシタの選択を行い、（Ｃ２・Ｖｉｎｓ／（ＢＣ０＋Ｃ２）−Ａ・Ｖｒｈｓ／Ｂ−（Ｂ−Ａ）・Ｖｒｌｓ／Ｂ）が最小となる数値Ａを２進数で表したデジタル信号を出力する。
【００４９】
以上より、実施例２に係るデジタルアナログ回路４の変形例は、
共通ノードに第１端子により接続し、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタ（キャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅ）からなるキャパシタアレイ（キャパシタアレイ４０）と、
第１キャパシタの第２端子それぞれに、第１基準電圧（高電圧ＶＲＨＳ）、又は、第２基準電圧（低電圧ＶＲＬＳ）の供給又は切断を行う複数の第１スイッチ（６０ｂ中の６０ｂ２、６０ｃ中の第２スイッチ、６０ｄ中の第２スイッチ、６０ｅ中の第２スイッチ）からなるスイッチアレイと、
共通ノードに接続し、第３基準電圧（Ｖｃｍｓ）を供給又は切断を行う第２スイッチ（スイッチ３０）と、
入力信号と直列に接続し、入力信号の減衰に寄与する第２キャパシタ（キャパシタ７１）と、
第１キャパシタの第２端子それぞれに、第２キャパシタを電気的に接続又は分離する第３スイッチ（６０ｂ中の６０ｂ１、６０ｃ中の第１スイッチ、６０ｄ中の第１スイッチ、６０ｅ中の第１スイッチ）と、
共通ノードの電圧（Ｖｏｕｔｓ）を、第４基準電圧（Ｖｃｍｓに減衰率を掛けたもの）と比較する比較器（比較器９０）と、
第１スイッチの供給又は切断、第２スイッチの供給又は切断、第３スイッチの接続又は分離を制御する制御回路と、を備えるアナログデジタル回路である。
そして、制御回路は第３スイッチによる第２キャパシタの接続と第２スイッチによる第３基準電圧の供給を同時に行うように制御する回路である。
また、制御回路は第１スイッチによる第１キャパシタへの第１基準電圧又は第２基準電圧の供給を行うときには、第２スイッチによる共通ノードへの第３基準電圧の分離を行うように制御する回路である。
さらに、制御回路は、第１基準電圧を供給する第１キャパシタの選択と、第２基準電圧を供給する第１キャパシタの選択を制御する回路である。
また、キャパシタアレイの全体容量が最小容量のＢ倍、第１基準電圧を供給する第１キャパシタの全体容量が最小容量のＡ倍であるとすると、制御回路は、（Ｃ２・Ｖｉｎｓ／（ＢＣ０＋Ｃ２）−Ａ・Ｖｒｈｓ／Ｂ−（Ｂ−Ａ）・Ｖｒｌｓ／Ｂ）が正か負かを比較器９０から出力される信号の論理により判断することにより、（Ｃ２・Ｖｉｎｓ／（ＢＣ０＋Ｃ２）−Ａ・Ｖｒｈｓ／Ｂ−（Ｂ−Ａ）・Ｖｒｌｓ／Ｂ）の数値が０に漸近するように第１基準電圧を供給する第１スイッチの選択を行い、（Ｃ２・Ｖｉｎｓ／（ＢＣ０＋Ｃ２）−Ａ・Ｖｒｈｓ／Ｂ−（Ｂ−Ａ）・Ｖｒｌｓ／Ｂ）が最小となる数値Ａを２進数で表したデジタル信号を出力する。
そうすると、上記のアナログデジタル回路４の変形例において、実施例１のアナログデジタル回路４と同様な効果がある。
ＲＦ受信機１が、実施例１のアナログデジタル回路４の変形を使用したシステムであって、ＲＦ受信機１は、受信信号からノイズを除去するフィルタ回路と、ノイズを除去した受信信号を増幅する増幅器３と、受信信号をデジタル信号に変換する、上記のアナログデジタル回路４と、受信信号から変調前の信号を復元するＤＳＰ復調器を備えるものとする。
上記より、ＲＦ受信機１の機能を有するＳＯＣにおいて、実施例１のアナログデジタル回路４を使用した場合と同様な効果がある。
実施例１のアナログデジタル回路４においては、共通ノードの電圧の減衰に使用される、ＣＤＡＣ回路１０のキャパシタ７０が共通ノードに接続した。しかし、実施例２の変形例に示すように、入力信号Ｖｉｎの電圧Ｖｉｎｓの減衰に使用されるキャパシタ７１を、入力端子と、スイッチ６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅとの間に双方に接続されるように配置しても、共通ノードの電圧の減衰を行うことができた。さらに、共通ノードの電圧の減衰に使用される、キャパシタを共通ノードとともに、そのキャパシタを介して入力信号を入力することとして、入力信号の周波数に対する制限を減少させることもできる。そのような例を実施例３に示す。
【実施例３】
【００５０】
図８は実施例３のアナログデジタル回路４００を示す図である。アナログデジタル回路４００は、ＣＤＡＣ回路４１０、比較器４９０、レベルシフト回路４８０、ＳＡＲ論理回路５００を備える。
レベルシフト回路４８０、比較器４９０については、実施例１のレベルシフト回路８０ａ、比較器９０と同様な回路であるため、説明を省略する。
ＣＤＡＣ回路４１０については、図９を用いて説明する。
ＳＡＲ論理回路５００は、入力されたクロック信号に同期して、ＣＤＡＣ回路４１０によってサンプリングされた入力信号Ｖｉｎに基づいて、ＣＤＡＣ回路４１０から逐次比較信号Ｖｏｕｔを発生させ、ＣＤＡＣ回路４１０に逐次比較信号Ｖｏｕｔの比較電圧を記憶させる、制御を行う回路である。
なお、ＣＤＡＣ回路４１０を制御するために、ＳＡＲ論理回路１００は、ＣＤＡＣ回路１０に対して、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３、信号ｂｉｔ−Ｄｕｍｍｙ、信号ＳＷ−ａｎａｌｏｇ、信号ＳＷ−ｖｃｍを出力する。
また、ＳＡＲ論理回路５００は、逐次比較信号Ｖｏｕｔを受けた比較器４９０から出力された逐次比較結果信号の論理に基づいて、サンプリングされた入力信号Ｖｉｎのアナログ電圧に対応する、デジタル信号Ｄ［３：０］の各ビットを確定し、各ビットに対応する論理信号（信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３）及び信号状態を示す信号ＥＯＣを出力する回路である。ＳＡＲ論理回路５００が行うＣＤＡＣ回路４１０の制御、及び、デジタル信号の特定については、後に図１０、図１１を用いて説明する。
【００５１】
図９は、実施例３のＣＤＡＣ回路４１０を示す図である。ＣＤＡＣ回路４１０は、スイッチ４１１、キャパシタ４１２、キャパシタアレイ４１４、スイッチアレイ４１５、スイッチ４１８を備える。
キャパシタ４１２は、一方の電極によって、キャパシタアレイ４１４の共通ノードと接続する。
スイッチ４１１は、一方の端子によって、キャパシタ４１２の他方の電極と接続する。また、スイッチ４１１は、他方の２つの端子によって、基準信号Ｖｃｍｈ及び入力信号Ｖｉｎと接続する。そして、スイッチ４１１は、ＳＡＲ論理回路５００から出力される、ＳＷ−Ａｎａｌｏｇ信号を受け、その論理に応じて、基準信号Ｖｃｍｈ又は入力信号Ｖｉｎを、キャパシタ４１２の他方の電極に供給する。
スイッチ４１８は、ＳＷ−Ｖｃｍ信号を受け、その論理に応じて、基準電圧を有する基準信号Ｖｃｍと、キャパシタアレイ４０の共通ノードとを、接続分離するスイッチである。
【００５２】
キャパシタアレイ４１４は、複数のキャパシタ４１６ａ、４１６ｂ、４１６ｃ、４１６ｄ、４１６ｅを備える。
キャパシタ４１６ａ、４１６ｂ、４１６ｃ、４１６ｄ、４１６ｅは、その一方の電極が共通ノードに接続され、キャパシタ４１６ａ、４１６ｂ、４１６ｃ、４１６ｄ、４１６ｅが有する容量の内の最小容量を１とした場合、他のキャパシタの容量は、２ｎ乗（ｎは正の整数）により表される。すなわち、キャパシタアレイ４１６は、いわゆる、バイナリ重み付け容量値を有するキャパシタを備える。具体的には、キャパシタ４１６ａの容量を１×Ｃｏ（Ｃｏは正の定数）とした場合に、キャパシタ４１６ｂの容量は１×Ｃｏ、キャパシタ４１６ｃの容量は２×Ｃｏ、キャパシタ４１６ｄの容量は４×Ｃｏ、キャパシタ４１６ｅの容量は８×Ｃｏである。
なお、共通ノードは、逐次比較信号Ｖｏｕｔを出力する端子に接続し、共通ノードの電圧は逐次比較信号Ｖｏｕｔの電圧と等しい。
【００５３】
スイッチアレイ４１５は、スイッチ４１７ａ、４１７ｂ、４１７ｃ、４１７ｄ、４１７ｅを備える。スイッチ４１７ａ、４１７ｂ、４１７ｃ、４１７ｄ、４１７ｅそれぞれは、一方の端子によって、キャパシタ４１６ａ、４１６ｂ、４１６ｃ、４１６ｄ、４１６ｅそれぞれの他方の電極（共通ノードと接続していない電極）と接続する。
スイッチ４１７ａ、４１７ｂ、４１７ｃ、４１７ｄ、４１７ｅそれぞれは、他方の２つの端子において、基準信号ＶＲＨ及び基準信号ＶＲＬと接続する。そして、スイッチ４１７ａ、４１７ｂ、４１７ｃ、４１７ｄ、４１７ｅそれぞれは、ＳＡＲ論理回路５００から出力される、信号Ｂｉｔ−Ｄｕｍｍｙ、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３の論理に応じて基準信号ＶＲＨ又は基準信号ＶＲＬの内の一つを、キャパシタ４１６ａ、４１６ｂ、４１６ｃ、４１６ｄ、４１６ｅそれぞれの他方の電極に供給する。
ここで、基準信号ＶＲＨ及び基準信号ＶＲＬの電圧を低耐圧ＭＯＳトランジスタの耐圧以下にしても問題がない。微細化技術を適用したＭＯＳトランジスタを使用した場合、比較器４９０の電圧比較特性が向上するからである。
そうすると、スイッチ４１７ａ、４１７ｂ、４１７ｃ、４１７ｄ、４１７ｅは微細化技術を適用した低耐圧ＭＯＳトランジスタを使用して構成することができる。その結果、スイッチ４１７ａ、４１７ｂ、４１７ｃ、４１７ｄ、４１７ｅの供給及び切断を制御するための信号、信号Ｂｉｔ−Ｄｕｍｍｙ、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３の電圧振幅も低耐圧ＭＯＳトランジスタの耐圧以下にすることができる。また、信号Ｂｉｔ−Ｄｕｍｍｙ、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３を出力するＳＡＲ論理回路５００と、スイッチ４１７ａ、４１７ｂ、４１７ｃ、４１７ｄ、４１７ｅとは、レベルシフト回路を介さずに、直接接続することができる。
ただし、スイッチ４１１は、入力信号Ｖｉｎの供給及び切断を行うため、入力信号Ｖｉｎの電圧振幅の最大電圧に耐えることができるＭＯＳトランジスタを使用する必要がある。また、スイッチ４１１がＭＯＳトランジスタで構成された場合、そのゲート電極には、入力信号Ｖｉｎの最大電圧と同程度の電圧を印加する必要がある。従って、ＳＡＲ論理回路５００から出力される信号ＳＷ−Ａｎａｌｏｇの振幅電圧を、レベルシフタ４８０を介することにより、大きくする必要がある。
【００５４】
ここで、アナログデジタル回路４００において、ＳＡＲ論理回路５００及び比較器４９０は、実施例１のアナログデジタル回路４のＳＡＲ論理回路１００及び９０と同様に動作し、ＣＤＡＣ回路４１０を制御する。ただし、ＣＤＡＣ回路４１０の構成が、実施例１のＣＤＡＣ回路１０と異なるため、ＳＡＲ論理回路５００が出力する信号及びその論理は、ＳＡＲ論理回路１００とは異なる。ＳＡＲ論理回路５００の動作については、図１０、図１１で詳細に説明する。
【００５５】
そして、ＳＡＲ論理回路５００のサンプル動作１において、ＣＤＡＣ回路４１０の共有ノードに蓄積される電荷Ｑ７は以下のようになる。
Ｑ７＝Ｃ３×（Ｖｃｍｓ−Ｖｉｎｓ）＋Ｂ×Ｃ０×（Ｖｃｍｓ−Ｖｒｈｓ）／２＋Ｂ×Ｃ０×（Ｖｃｍｓ−Ｖｒｌｓ）／２-------（７）式
なお、Ｃ３はキャパシタ４１２の容量である。Ｂは、キャパシタアレイ４１４におけるキャパシタの合計容量をＣ０で割ったものである。
【００５６】
一方、ＳＡＲ論理回路５００のホールド動作１からホールド動作４において、蓄積される電荷Ｑ８は以下である。
Ｑ８＝（Ｖｏｕｔｓ−Ｖｒｈｓ）×Ａ×Ｃ０＋（Ｂ−Ａ）（Ｖｏｕｔｓ−Ｖｒｌｓ）×Ｃ０＋（Ｖｏｕｔｓ−Ｖｃｍｈｓ）×Ｃ３--------（８）式
なお、Ａは、高電圧信号ＶＲＨが印加されているキャパシタアレイ４１４におけるキャパシタの合計容量をＣ０で割ったものである。Ｖｃｍｈｓは基準信号Ｖｃｍｈの電圧である。
【００５７】
そうすると、電荷Ｑ７と電荷Ｑ８は等しいので、（７）式、（８）式より、
Ｖｏｕｔｓ＝Ｖｃｍｓ−Ｃ３×（Ｖｉｎｓ−Ｖｃｍｈｓ）／（Ｂ×Ｃ０＋Ｃ３）＋（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ）／（Ｂ×Ｃ０＋Ｃ３）------（９）式
そうすると、（９）式からわかるように、入力信号Ｖｉｎの振幅電圧Ｖｉｎｓは減衰用のキャパシタ４１２によって、Ｃ３／（Ｂ×Ｃ０＋Ｃ３）に減衰して、共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓに寄与する。
【００５８】
なお、実施例３では、比較器４９０の他方の端子（逐次比較信号Ｖｏｕｔｓが入力されない側）に入力される基準信号の電圧はＶｃｍｓである。
【００５９】
図１０はＳＡＲ論理回路５００の制御動作を説明するフローチャートである。
初期状態２１０において、ＳＡＲ論理回路５００は、アナログ電圧を有する入力信号Ｖｉｎに対応するデジタル信号の各ビットを保持する４つレジスタＲｅｇ０、１、２、３をリセットする。
【００６０】
サンプル動作１（２１１）において、ホールド動作４の結果を残すため、ＳＡＲ論理回路５００は、ＣＤＡＣ回路４１０の逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓと、基準信号Ｖｃｍの電圧Ｖｃｍｓとを比較した結果得られた、比較器４９０から出力される比較結果信号の論理をレジスタＲｅｇ０に保持させる。次いで、ＳＡＲ論理回路５００は、論理”Ｈ”のＳＷ−ｖｃｍ信号、論理”Ｌ”のＳＷ−ａｎａｌｏｇ信号を出力する。さらに、ＳＡＲ論理回路５００は、論理”Ｈ”の信号Ｂｉｔ−０、論理”Ｈ”の信号Ｂｉｔ−１、論理”Ｈ”の信号Ｂｉｔ−２、論理”Ｌ”の信号Ｂｉｔ−３を出力する。なお、上記のような場合、以下、ビット信号を｛０１１１｝に設定するという。｛ ｝内の左のデジットから順に、信号Ｂｉｔ−３の論理、信号Ｂｉｔ−２の論理、信号Ｂｉｔ−１の論理、信号Ｂｉｔ−０の論理、を表す。さらに、ＳＡＲ論理回路５００は論理”Ｈ”の信号Ｂｉｔ−Ｄｕｍｍｙを出力する。
共通ノードには基準信号Ｖｃｍがスイッチ回路４１８を介して接続する。また、入力信号Ｖｉｎが、スイッチ４１１によって、キャパシタ４１２と接続する。
一方、キャパシタ４１６ｅは基準電圧ＶＲＨに接続し、その他のキャパシタ４１６ａ、４１６ｂ、４１６ｃ、４１６ｄは基準電圧ＶＲＬに接続する。その結果、ＣＤＡＣ回路４１０の共有ノードに蓄積される電荷Ｑ７は（７）式であらわされるようになる。
【００６１】
サンプル動作２（２１２）において、ＳＡＲ論理回路５００は、信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３として、レジスタＲｅｇ０、１、２、３が保持するデータを出力する。また、ＳＡＲ論理回路５００は、論理”Ｈ”の信号ＥＯＣを出力する。
【００６２】
ホールド動作１（２１３）において、ＳＡＲ論理回路５００は、論理”Ｌ”の信号ＳＷ−ｖｃｍ、論理”Ｈ”の信号ＳＷ−ａｎａｌｏｇを出力する。その結果、共通ノードと基準信号Ｖｃｍは分離される。また、入力信号Ｖｉｎはキャパシタ４１２から分離し、基準電圧Ｖｃｍｈがスイッチ４１１によってキャパシタ４１２と接続する。
ＳＡＲ論理回路５００から出力される信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３の論理は、すなわち、ビット信号は｛０１１１｝を保持する。ＳＡＲ論理回路５００は論理”Ｈ”の信号Ｂｉｔ−Ｄｕｍｍｙを出力する。
その結果、共通ノードに蓄積される電荷Ｑ８は（８）式であらわされるようになる。そして、共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓは（９）式であらわされる。
【００６３】
ホールド動作２（２１４）において、ＳＡＲ論理回路５００は、ＣＤＡＣ回路４１０の共通ノードの電圧、すなわち、Ｖｏｕｔの電圧と、基準信号Ｖｃｍの電圧とを比較した結果得られた、比較器９０から出力された比較結果信号の論理を、最上位ビットＤ３に対応するレジスタＲｅｇ３に保持させる。ＳＡＲ論理回路５００は論理”Ｈ”の信号Ｂｉｔ−Ｄｕｍｍｙを出力する。
次いで、ＳＡＲ論理回路１００は、論理”Ｌ”の信号Ｂｉｔ−２を出力し、また、比較器９０から出力される比較結果信号の論理と同様の論理を有する信号Ｂｉｔ−３を出力する。
その結果、ホールド動作１の後に、共通ノードの電圧が、Ｖｃｍｓより高い場合には、ホールド動作２では、ビット信号は｛１０１１｝に設定される。共通ノードの電圧が、Ｖｃｍｓより低い場合には、ホールド動作２では、ビット信号は｛００１１｝に設定される。
その結果、（９）式において、ビット信号が｛１１００｝に設定されたときには、Ａは１２、ビット信号が｛０１００｝に設定されたときには、Ａは４となる。
ホールド動作２の後、ＣＤＡＣ回路４１０の共通ノードの電圧と基準電圧Ｖｃｍの電圧Ｖｃｍｓとを比較した結果、共通ノードの電圧が高ければ、比較器４９０の比較結果信号の論理は”Ｌ”になり、デジタル信号の３ビット目を表す信号Ｄ２の論理は”Ｌ”になる。一方、共通ノードの電圧が低ければ、比較器９０の比較結果信号の論理は”Ｈ”になり、デジタル信号の３ビット目を表す信号Ｄ２の論理は”Ｈ”となる。
【００６４】
ホールド動作３（２１５）において、ＳＡＲ論理回路５００は、ＣＤＡＣ回路４１０の共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓと、基準信号Ｖｃｍの電圧Ｖｃｍｓとを比較した結果得られた、比較器９０から出力される比較結果信号の論理を、ビットＤ２に対応するレジスタＲｅｇ２に保持させる。ＳＡＲ論理回路５００は論理”Ｈ”の信号Ｂｉｔ−Ｄｕｍｍｙを出力する。
次いで、ＳＡＲ論理回路５００は、論理”Ｈ”の信号Ｂｉｔ−１を出力し、また、比較器４９０から出力された比較結果信号の論理と同様の論理を有する信号Ｂｉｔ−２を出力する。
その結果、ホールド動作２の後に、共通ノードの電圧（逐次比較信号Ｖｏｕｔｓ）が、Ｖｃｍｓより高い場合には、ホールド動作３では、ビット信号は｛Ｘ００１｝に設定される。共通ノードの電圧が、Ｖｃｍｓより低い場合には、ホールド動作３では、ビット信号は｛Ｘ１０１｝に設定される。ここで、Ｘは１又は０の整数である。
その結果、（９）式において、ビット信号が｛１００１｝、｛１１０１｝に設定されたときには、Ａは６、２となる。ビット信号が｛１１０１｝、｛０１０１｝に設定されたときには、Ａは１４、１０となる。
ホールド動作３（２１５）の後、ＣＤＡＣ回路１０の共通ノードの電圧と基準電圧Ｖｃｍの電圧Ｖｃｍｓとを比較した結果、共通ノードの電圧が高ければ、比較器４９０の比較結果信号の論理は”Ｌ”になり、デジタル信号の２ビット目を表す信号Ｄ１の論理は”Ｌ”になる。一方、共通ノードの電圧が低ければ、比較器９０の比較結果信号の論理は”Ｈ”になり、デジタル信号の２ビット目を表す信号Ｄ１の論理は”Ｈ”となる。
【００６５】
ホールド動作４（２１６）において、ＳＡＲ論理回路５００は、ＣＤＡＣ回路４１０の共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓと、基準信号Ｖｃｍの電圧Ｖｃｍｓとを比較した結果得られた、比較器９０から出力された比較結果信号を、ビットＤ１に対応するレジスタＲｅｇ１に保持させる。ＳＡＲ論理回路５００は論理”Ｈ”の信号Ｂｉｔ−Ｄｕｍｍｙを出力する。
次いで、ＳＡＲ論理回路５００は、論理”Ｌ”の信号Ｂｉｔ−０を出力し、また、比較器４９０からの比較結果信号の論理と逆の論理を有する信号Ｂｉｔ−１を出力する。その結果、ホールド動作３の後に、共通ノードの電圧が、Ｖｃｍｓより高い場合には、ホールド動作４では、ビット信号は｛ＸＸ１０｝に設定される。共通ノードの電圧が、Ｖｃｍｓより低い場合には、ホールド動作３では、ビット信号は｛ＸＸ００｝に設定される。ここで、Ｘは１又は０の整数である。
その結果、（９）式において、ビット信号が｛００１０｝、｛０１１０｝、｛１０１０｝、｛１１１０｝に設定されたときには、Ａは１３、９、５、１となる。ビット信号が｛００００｝、｛０１００｝、｛１０００｝、｛１１００｝に設定されたときには、Ａは１５、１１、７、３となる。
ホールド動作４の後、ＣＤＡＣ回路１０の共通ノードの電圧と基準電圧Ｖｃｍの電圧Ｖｃｍｓとを比較した結果、共通ノードの電圧が高ければ、比較器４９０の比較結果信号の論理は”Ｌ”になり、デジタル信号の１ビットを表す信号Ｄ０の論理は”Ｌ”となる。一方、共通ノードの電圧が低ければ、比較器４９０の比較結果信号の論理は”Ｈ”になり、デジタル信号の１ビットを表す信号Ｄ０の論理は”Ｈ”となる。
【００６６】
上記を簡単にまとめると、ＳＡＲ論理回路５００は、ＣＤＡＣ回路４１０に漸近動作を行わせるように、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３の論理の組み合わせを制御する。すなわち、比較器４９０の他方の端子（逐次比較信号Ｖｏｕｔｓが入力されない側）に入力される基準信号の電圧はＶｃｍｓであるから、ＳＡＲ論理回路５００は、（Ｃ３×（Ｖｉｎｓ−Ｖｃｍｈｓ）−（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ））が正か負かを判断することにより、（Ｃ３×（Ｖｉｎｓ−Ｖｃｍｈｓ）−（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ））の数値が０に漸近するように高電圧信号ＶＲＨを供給するキャパシタアレイ４１４内のキャパシタの選択を行い、（Ｃ３×（Ｖｉｎｓ−Ｖｃｍｈｓ）−（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ））が最小となる数値Ａを２進数で表したデジタル信号を出力する。
【００６７】
図１１は、ＳＡＲ論理回路５００の動作を示すタイミングチャ−トである。図６において、クロック信号、入力信号Ｖｉｎ、逐次比較信号Ｖｏｕｔ、信号ＳＷ−ｖｃｍ、信号ＳＷ−ａｎａｌｏｇ、比較結果信号、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３、信号ＥＯＣ、デジタル信号Ｄ［３：０］（信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３）、ＣＤＡＣ動作を示す。
【００６８】
クロック信号は、一定の周期で、論理”Ｈ”と論理”Ｌ”を繰り返す信号であり、SAR論理回路５００の動作において、同期をとるための信号である。
ＣＤＡＣ動作は、図１０に示した、サンプル動作及びホールド動作をどの期間で行っているかを示すものである。また、サンプル動作期間における、○の中の数字は、サンプル動作１、２を表している。また、ホールド期間における、○の中の数字は、ホールド動作１、２、３、４を表している。
比較結果信号については、比較器４９０から出力される信号である。
入力信号Ｖｉｎ、逐次比較信号Ｖｏｕｔ、信号ＳＷ−ｖｃｍ、信号ＳＷ−ａｎａｌｏｇ、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３、ｂｉｔ−Ｄｕｍｍｙ信号、信号ＥＯＣ、デジタル信号Ｄ［３：０］（信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３）については、図８、図１０におけるＳＡＲ論理回路５００の説明とともに、説明を行っているので、説明を省略する。
なお、入力信号Ｖｉｎの振幅電圧は、図１１においては、ＧＮＤレベル（０ｖ）から電源レベル（３．３ｖ）である。また、逐次比較信号Ｖｏｕｔの振幅電圧は、図１１においては、ＧＮＤレベル（０ｖ）から電源レベル（１．２ｖ）である。
【００６９】
時刻Ｔ２から時刻Ｔ３において、ＳＡＲ論理回路５００は、サンプル動作１を行う。ＳＡＲ論理回路５００は、論理”Ｈ”の信号ＳＷ−ｖｃｍ、論理”Ｌ”の信号ＳＷ−ａｎａｌｏｇを出力する。信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３について、ビット信号を｛０１１１｝に設定する。ｂｉｔ−Ｄｕｍｍｙ信号の論理は”Ｈ”である。
【００７０】
時刻Ｔ３から時刻Ｔ４において、ＳＡＲ論理回路５００は、サンプル動作２を行う。ＳＡＲ論理回路５００は、信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３として、レジスタＲｅｇ０、１、２、３が保持するデータを出力する。また、ＳＡＲ論理回路５００は、論理”Ｈ”の信号ＥＯＣを出力する。
【００７１】
時刻Ｔ４から時刻Ｔ５において、ＳＡＲ論理回路５００は、ホールド動作１を行う。ＳＡＲ論理回路１００は、論理”Ｌ”の信号ＳＷ−ｖｃｍ、論理”Ｈ”の信号ＳＷ−ａｎａｌｏｇを出力する。
【００７２】
時刻Ｔ５から時刻Ｔ６において、ＳＡＲ論理回路５００は、ホールド動作２を行う。ＳＡＲ論理回路５００は、ＣＤＡＣ回路１０の共通ノードの電圧、すなわち、Ｖｏｕｔの電圧と、基準信号Ｖｃｍの電圧とを比較した結果得られた、比較器９０から出力された比較結果信号の論理を、最上位ビットＤ３に対応するレジスタＲｅｇ３に保持させる。
次いで、ＳＡＲ論理回路５００は、論理”Ｌ”の信号Ｂｉｔ−２を出力する。また、比較器４９０から出力される比較結果信号の論理は、論理”Ｈ”なので、ＳＡＲ論理回路５００は、その逆の論理”Ｈ”を有する信号Ｂｉｔ−３を出力する。すなわち、ＳＡＲ論理回路５００は、ビット信号を｛１０１１｝に設定する。
【００７３】
時刻Ｔ６から時刻Ｔ７において、ＳＡＲ論理回路５００は、ホールド動作３を行う。ＳＡＲ論理回路５００は、ＣＤＡＣ回路４１０の共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓと、基準信号Ｖｃｍの電圧Ｖｃｍｓとを比較した結果得られた、比較器４９０から出力される比較結果信号の論理を、ビットＤ２に対応するレジスタＲｅｇ２に保持させる。
次いで、ＳＡＲ論理回路５００は、論理”Ｌ”の信号Ｂｉｔ−１を出力する。比較器４９０から出力される比較結果信号の論理は、論理”Ｌ”なので、ＳＡＲ論理回路５００は、論理”Ｌ”を有する信号Ｂｉｔ−２を出力する。すなわち、ＳＡＲ論理回路１００は、ビット信号を｛１００１｝に設定する。
【００７４】
時刻Ｔ７から時刻Ｔ８において、ＳＡＲ論理回路５００は、ホールド動作４を行う。ＳＡＲ論理回路５００は、ＣＤＡＣ回路１０の共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓと、基準信号Ｖｃｍの電圧Ｖｃｍｓとを比較した結果得られた、比較器４９０から出力される比較結果信号の論理を、ビットＤ１に対応するレジスタＲｅｇ１に保持させる。
次いで、ＳＡＲ論理回路５００は、論理”Ｌ”の信号Ｂｉｔ−０を出力し、比較器４９０から出力される比較結果信号の論理は、論理”Ｌ”なので、ＳＡＲ論理回路５００は、論理”Ｌ”を有する信号Ｂｉｔ−１を出力する。すなわち、ＳＡＲ論理回路１００は、ビット信号を｛１０００｝に設定する。
【００７５】
時刻Ｔ８から時刻Ｔ９において、ＳＡＲ論理回路５００は、サンプル動作１を行う。ホールド動作４の結果を残すため、ＳＡＲ論理回路５００は、ＣＤＡＣ回路４１０の共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓと、基準信号Ｖｃｍの電圧Ｖｃｍｓとを比較した結果得られた、比較器４９０から出力される比較結果信号の論理をレジスタＲｅｇ０に保持させる。
【００７６】
時刻Ｔ９から時刻Ｔ１０において、ＳＡＲ論理回路５００は、サンプル動作２を行う。その結果、レジスタＲｅｇ３からレジスタＲｅｇ０までに記憶されていた、“１０００”が、時刻Ｔ１０において、デジタル信号Ｄ［３：０］の各ビット（信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３）として、ＳＡＲ論理回路５００から出力される。
その後、ＳＡＲ論理回路５００は、時刻Ｔ２から時刻Ｔ８までに行われた動作を繰り返す。
【００７７】
以上より、実施例３に係るデジタルアナログ回路４００は、
共通ノードに第１端子により接続し、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタ（キャパシタ４１６ａ、４１６ｂ、４１６ｃ、４１６ｄ、４１６ｅ）からなるキャパシタアレイ（キャパシタアレイ４１４）と、
第１キャパシタの第２端子それぞれに、第１基準電圧（高電圧ＶＲＨＳ）、又は、第２基準電圧（低電圧ＶＲＬＳ）、の内の一つの供給又は切断を行う複数の第１スイッチ（４１７ａ、４１７ｂ、４１７ｃ、４１７ｄ、４１７ｅ）からなるスイッチアレイと、
共通ノードに第３端子により接続し、共通ノードの電圧減衰に寄与する第２キャパシタ（キャパシタ４１２）と、
第２キャパシタの第４端子に接続し、入力信号（Ｖｉｎ）又は第３基準電圧（Ｖｃｍｈ）の供給を行う第２スイッチと、
共通ノードに接続し、第３基準電圧（Ｖｃｍｓ）を供給又は切断を行う第３スイッチ（スイッチ３０）と、
共通ノードの電圧（Ｖｏｕｔｓ）を、第４基準電圧（Ｖｃｍｓ）と比較する比較器（比較器４９０）と、
第１スイッチの供給又は切断、第２スイッチの供給、第３スイッチの供給又は切断を制御する制御回路（ＳＡＲ制御回路５００）と、
を備えるアナログデジタル回路である。
【００７８】
そして、制御回路は第２スイッチによる入力信号の電圧の供給と第３スイッチによる第４基準電圧の供給を同時に行うように制御する回路である。
また、制御回路は第１スイッチによる第１キャパシタへの第１基準電圧又は第２基準電圧の供給を行うときには、第３スイッチによる共通ノードへの第４基準電圧の切断を行うように制御する回路である。
さらに、制御回路は、比較器からの出力される信号の論理に基づいて、複数の第１スイッチの内、第１基準電圧の供給を行う第１スイッチと、第２基準電圧の供給を行う第１スイッチを選択するように制御する回路である。
また、キャパシタアレイの全体容量が最小容量のＢ倍、第１基準電圧を供給する第１キャパシタの全体容量が最小容量のＡ倍であるとすると、制御回路は、（Ｃ３×（Ｖｉｎｓ−Ｖｃｍｈｓ）−（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ））が正か負かを、比較器から出力される信号の論理に基づいて判断し、（Ｃ３×（Ｖｉｎｓ−Ｖｃｍｈｓ）−（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ））の数値が０に漸近するように第１基準電圧を供給する第１スイッチの選択を行い、（Ｃ３×（Ｖｉｎｓ−Ｖｃｍｈｓ）−（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ））が最小となる数値Ａを２進数で表したデジタル信号を出力する。
【００７９】
そうすると、上記のアナログデジタル回路４００において、第２キャパシタ（キャパシタ４１２）の寄与によって、共通ノードに係る最大電圧が低下する。それによって、共通ノードの電圧を受け、そのアナログ電圧を基準電圧と比較する比較器４９０を構成するＭＯＳトランジスタの耐圧を、アナログ入力信号Ｖｉｎの信号振幅の最大電圧より低くすることが可能となる。
その結果、共通ノードにおける信号を受ける比較器（比較器４９０）が備えるＭＯＳトランジスタや、ＭＯＳ型容量に対して、駆動電圧の低下を前提とした、微細化技術を適用することが可能となり、ＭＯＳトランジスタのゲート電極の縮小、ソース／ドレイン領域の縮小、及び、ゲート絶縁膜の薄膜化が可能となる。さらに、キャパシタアレイ（キャパシタアレイ４１４）が複数のキャパシタ（キャパシタ４１６ａ等）の両端にかかる最大電圧も低下する。その結果、ＭＯＳ型容量のゲート絶縁膜の薄膜化及び電極の縮小が可能となる。
従って、アナログデジタル回路４００を構成するＭＯＳトランジスタやＭＯＳ容量のレイアウト面積を縮小させることができる。
また、ＳＡＲ論理回路５００から出力される信号Ｂｉｔ−Ｄｕｍｍｙ、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３に対しては、レベルシフト回路が不要なため、アナログデジタル回路４００のレイアウト面積を縮小させることができる。
【００８０】
また、実施例１では、入力信号を、キャパシタアレイを介して、サンプリングしていたため、入力信号は比較的大きな容量を駆動する必要があった。一方、実施例３では減衰用のキャパシタ４１２を介して、入力信号をサンプリングするため、入力信号は小さな容量を駆動するのみでよい。従って、入力信号の周波数帯域が、実施例３では大幅に広がる効果がある。
【００８１】
ＲＦ受信機１において、実施例１のアナログデジタル回路４に代えて、実施例３のアナログデジタル回路４００を用いることも可能である。その場合にも、ＲＦ受信機１の機能を有するＳＯＣにおいて、半導体基板上のアナログデジタル回路４が占めるレイアウト面積は小さくなる。また、アナログデジタル回路４自体により、入力信号のアナログ電圧の減衰が行われるため、アナログデジタル回路と、ＤＳＰ復調器との間に、信号電圧を減衰する減衰器が不要となる。その結果、ＳＯＣ全体のチップ面積が縮小する。
一方、入力信号のアナログ電圧を減衰が、容量による、共通ノードの電荷配分の変更によってなされるため、アナログ電圧中のノイズ成分も同時に同じ比率で減衰するため、入力信号のアナログ振幅が減衰しても、実際の信号とノイズのＳ／Ｎ比は維持される。
実施例３のアナログデジタル回路４００のＣＤＡＣ回路４１０では、共通ノードへ基準信号Ｖｃｍを供給するのに、スイッチを使用していた。しかし、入力信号Ｖｉｎ、逐次比較信号Ｖｏｕｔが交流であることを考えると、スイッチの代わりに抵抗であってもよい。そのような例を実施例４に示す。
【実施例４】
【００８２】
図１２は、実施例４のＣＤＡＣ回路４２０を示す。ＣＤＡＣ回路４２０は、スイッチ４２１、キャパシタ４２２、抵抗４２３、抵抗４２４、キャパシタアレイ４２８、スイッチアレイ４２９を備える。なお、ＣＤＡＣ回路４２０は、ＳＡＲ論理回路５００の第１変形例によって制御される。そして、実施例４のアナログデジタル回路４００の第１変形例はアナログデジタル回路４００において、ＣＤＡＣ回路４１０をＣＤＡＣ回路４１０で置き換え、ＳＡＲ論理回路５００をＳＡＲ論理回路５００の第１変形例で置き換えた回路である。
キャパシタ４２２は、一方の電極によって、キャパシタアレイ４２８の共通ノードと接続する。
スイッチ４２１は、一方の端子によって、キャパシタ４２２の他方の電極と接続する。また、スイッチ４２１は、他方の２つの端子によって、基準信号ＡＶＳ及び入力信号Ｖｉｎと接続する。そして、スイッチ４２１は、ＳＡＲ論理回路５００の第１変形例から出力される、ＳＷ−Ａｎａｌｏｇ信号を受け、その論理に応じて、基準信号ＡＶＳ又は入力信号Ｖｉｎを、キャパシタ４２２の他方の電極に供給する。
抵抗４２３は、基準信号Ｖｃｍを一方の端子で受け、他方の端子でキャパシタアレイ４２８の共通ノードに接続し、基準信号Ｖｃｍの基準電圧Ｖｃｍｓを供給する。
抵抗４２４は、基準信号ＡＶＤＨを一方の端子で受け、他方の端子でキャパシタアレイ４２８の共通ノードに接続し、基準信号ＡＶＤＨの基準電圧を供給する。
ここで、抵抗４２３、４２４はそれぞれ、直流的にキャパシタアレイ４２８の共通ノードに接続している。従って、ＳＡＲ論理回路５００の第１変形例からの制御による、入力信号Ｖｉｎのデジタル化のための、共通ノードの電圧漸近動作、すなわち、共通ノードの交流的な動作の際には、抵抗４２３、４２４は、基準信号Ｖｃｍ及び基準信号ＡＶＤＨを共通ノードから分離することになる。
【００８３】
キャパシタアレイ４２８は、複数のキャパシタ４２６ａ、４２６ｂ、４２６ｃ、４２６ｄ、４２６ｅを備える。
キャパシタ４２６ａ、４２６ｂ、４２６ｃ、４２６ｄ、４２６ｅは、その一方の電極が共通ノードに接続されている。キャパシタ４２６ａ、４２６ｂ、４２６ｃ、４２６ｄ、４２６ｅが有する容量の内の最小容量を１とした場合、他のキャパシタの容量は、２ｎ乗（ｎは正の整数）により表される。すなわち、キャパシタアレイ４２８は、いわゆる、バイナリ重み付け容量値を有するキャパシタを備える。具体的には、キャパシタ４２６ａの容量を１×Ｃｏ（Ｃｏは正の定数）とした場合に、キャパシタ４２６ｂの容量は１×Ｃｏ、キャパシタ４２６ｃの容量は２×Ｃｏ、キャパシタ４２６ｄの容量は４×Ｃｏ、キャパシタ４２６ｅの容量は８×Ｃｏである。
なお、共通ノードは、逐次比較信号Ｖｏｕｔを出力する端子に接続し、共通ノードの電圧は逐次比較信号Ｖｏｕｔの電圧と等しい。
【００８４】
スイッチアレイ４２９は、スイッチ４２７ａ、４２７ｂ、４２７ｃ、４２７ｄ、４２７ｅを備える。スイッチ４２７ａ、４２７ｂ、４２７ｃ、４２７ｄ、４２７ｅそれぞれは、一方の端子によって、キャパシタ４２６ａ、４２６ｂ、４２６ｃ、４２６ｄ、４２６ｅそれぞれの他方の電極（共通ノードと接続していない電極）と接続する。
スイッチ４２７ａ、４２７ｂ、４２７ｃ、４２７ｄ、４２７ｅそれぞれは、他方の２つの端子において、基準信号ＶＲＨ及び基準信号ＶＲＬと接続する。そして、スイッチ４２７ａ、４２７ｂ、４２７ｃ、４２７ｄ、４２７ｅそれぞれは、ＳＡＲ論理回路５００の第１変形例から出力される、信号Ｂｉｔ−Ｄｕｍｍｙ、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３の論理に応じて基準信号ＶＲＨ又は基準信号ＶＲＬの内の一つを、キャパシタ４２６ａ、４２６ｂ、４２６ｃ、４２６ｄ、４２６ｅそれぞれの他方の電極に供給する。
【００８５】
ここで、アナログデジタル回路４００の第１変形例において、ＳＡＲ論理回路５００の第１変形例及び比較器４９０は、ＳＡＲ論理回路５００及び４９０と同様に動作し、ＣＤＡＣ回路４２０を制御する。ただし、ＣＤＡＣ回路４２０の構成が、ＣＤＡＣ回路４１０と異なるため、ＳＡＲ論理回路５００の第１変形例が出力する信号及びその論理は、ＳＡＲ論理回路５００とは異なる。
具体的には、ＣＤＡＣ回路４２０では、基準信号Ｖｃｍと共通ノードとを接続分離する必要がないため、ＳＡＲ論理回路５００の第１変形例は、信号ＳＷ−ｖｃｍの出力を行わない。なお、ＳＡＲ論理回路５００の第１変形例は、その他の信号ＳＷ−Ａｎａｌｏｇ、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３、信号ｂｉｔ−Ｄｕｍｍｙ、信号ＥＯＣ、デジタル信号Ｄ［３：０］（信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３）については、同様に出力する。
【００８６】
そして、ＳＡＲ論理回路５００の第１変形例のサンプル動作１において、ＣＤＡＣ回路４２０の共有ノードに蓄積される電荷Ｑ２７はＣＤＡＣ回路４１０の共通ノードの蓄積電荷Ｑ７と同様に求めることができる。
Ｑ２７＝Ｃ３×（Ｖａａ−Ｖｉｎｓ）＋Ｂ×Ｃ０×（Ｖａａ−Ｖｒｈｓ）／２＋Ｂ×Ｃ０×（Ｖａａ−Ｖｒｌｓ）／２-------（２７）式
なお、（２７）式において、Ｃ３はキャパシタ４２２の容量である。Ｂは、キャパシタアレイ４２８におけるキャパシタの合計容量をＣ０で割ったものである。また、Ｖａａは、Ｖｃｍｓ＋（Ｖａｖｄｈ−Ｖｃｍｓ）×Ｒ４２３／（Ｒ４２３＋Ｒ４２４）である。ここで、Ｖａｖｄｈは、基準信号ＡＶＤＨの電圧、Ｒ４２３は抵抗４２３の抵抗値、Ｒ４２４は抵抗４２４の抵抗値である。
【００８７】
一方、ＳＡＲ論理回路５００の第１変形例のホールド動作１からホールド動作４において、共通ノードに蓄積される電荷Ｑ２８は、ＣＤＡＣ回路４１０の共通ノードの蓄積電荷と同様に求めることができる。
Ｑ２８＝（Ｖｏｕｔｓ−Ｖｒｈｓ）×Ａ×Ｃ０＋（Ｂ−Ａ）（Ｖｏｕｔｓ−Ｖｒｌｓ）×Ｃ０＋（Ｖｏｕｔｓ−Ｖａｖｓ）×Ｃ３--------（２８）式
なお、Ａは、高電圧信号ＶＲＨが印加されているキャパシタアレイ４２８におけるキャパシタの合計容量をＣ０で割ったものである。Ｖａｖｓは基準信号ＡＶＳの電圧である。
【００８８】
そうすると、（２７）式、（２８）式より、
Ｖｏｕｔｓ＝Ｖａａ−Ｃ３×（Ｖｉｎｓ−Ｖａｖｓ）／（Ｂ×Ｃ０＋Ｃ３）＋（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ）／（Ｂ×Ｃ０＋Ｃ３）------（２９）式
そうすると、（２９）式からわかるように、入力信号Ｖｉｎの振幅電圧Ｖｉｎｓは減衰用のキャパシタ４２２によって、Ｃ３／（Ｂ×Ｃ０＋Ｃ３）に減衰され、共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓとして出力される。それによって、共通ノードの電圧を受け、そのアナログ電圧を基準電圧と比較する比較器４９０を構成するＭＯＳトランジスタの耐圧を、アナログ入力信号Ｖｉｎの信号振幅の最大電圧より低くすることが可能となる。
【００８９】
なお、実施例４では、比較器４９０の他方の端子（逐次比較信号Ｖｏｕｔｓが入力されない側）に入力される基準信号の電圧はＶａａである。ここで、（Ｖａｖｄｈ−Ｖｃｍｓ）×Ｒ４２３／（Ｒ４２３＋Ｒ４２４）がＶａｖｓ×Ｃ３／（Ｂ×Ｃ０＋Ｃ３）であるならば、比較器４９０の他方の端子（逐次比較信号Ｖｏｕｔｓが入力されない側）に入力される基準信号の電圧はＶｃｍｓである。
【００９０】
以上より、実施例４において示すように、アナログデジタル回路４００において、ＳＡＲ論理回路５００の第１変形例及びＣＤＡＣ回路４２０を用いた、アナログデジタル回路４００の第１変形例は、
共通ノードに第１端子により接続し、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタ（キャパシタ４２６ａ、４２６ｂ、４２６ｃ、４２６ｄ、４２６ｅ）からなるキャパシタアレイ（キャパシタアレイ４２８）と、
第１キャパシタの第２端子それぞれに、第１基準電圧（高電圧ＶＲＨＳ）、又は、第２基準電圧（低電圧ＶＲＬＳ）、の内の一つの供給又は切断を行う複数の第１スイッチ（４２７ａ、４２７ｂ、４２７ｃ、４２７ｄ、４２７ｅ）からなるスイッチアレイ（スイッチアレイ４２９）と、
共通ノードに第３端子により接続し、共通ノードの電圧減衰に寄与する第２キャパシタ（キャパシタ４２２）と、
第２キャパシタの第４端子に接続し、入力信号（Ｖｉｎ）又は第３基準電圧（Ｖａｖｓ）の供給を行う第２スイッチと、
共通ノードに接続し、第３基準電圧（Ｖｃｍｓ）の供給を行う第１抵抗（抵抗４２３）と、
共通ノードに接続し、第４基準電圧（Ｖａｖｄｈ）の供給を行う第２抵抗（抵抗４２４）と、
共通ノードの電圧（Ｖｏｕｔｓ）を、第５基準電圧（Ｖｃｍｓ）と比較する比較器（比較器４９０）と、
第１スイッチの供給又は切断、又は、第２スイッチの供給を制御する制御回路（ＳＡＲ制御回路５００の変形例）と、
を備えるアナログデジタル回路である。
実施例４のアナログデジタル回路４００の第１変形例は、実施例３に示したアナログデジタル回路４００と同様に動作する。
従って、実施例４のアナログ回路４００の第１変形例は実施例３に示したアナログデジタル回路４００と同様な効果を生じる。
さらに、基準信号Ｖｃｍと共通ノード接続するスイッチが不要なため、ＣＤＡＣ回路４２０の回路レイアウト面積は減少し、実施例４のアナログ回路４００の第１変形例のレイアウト面積も減少する。
【実施例５】
【００９１】
図１３は、実施例５のＣＤＡＣ回路４３０を示す。ＣＤＡＣ回路４３０は、スイッチ４３１、スイッチ４３２、キャパシタ４３３、キャパシタ４３４、スイッチ４３５、キャパシタアレイ４３８、スイッチアレイ４３９を備える。なお、ＣＤＡＣ回路４３０は、ＳＡＲ論理回路５００の第２変形例によって制御される。そして、実施例５のアナログデジタル回路４００の第２変形例はアナログデジタル回路４００において、ＣＤＡＣ回路４１０をＣＤＡＣ回路４３０で置き換え、ＳＡＲ論理回路５００をＳＡＲ論理回路５００の第２変形例で置き換えた回路である。
キャパシタ４３３は、一方の電極によって、キャパシタアレイ４３８の共通ノードと接続する。
スイッチ４３２は、一方の端子によって、キャパシタ４３３の他方の電極と接続する。また、スイッチ４３２は、他方の２つの端子によって、基準信号ＡＶＤＨ及び入力信号Ｖｉｎと接続する。そして、スイッチ４３２は、ＳＡＲ論理回路５００の第２変形例から出力される、信号ＳＷ−Ａｎａｌｏｇを受け、その論理に応じて、基準信号ＡＶＤＨ又は入力信号Ｖｉｎを、キャパシタ４３２の他方の電極に供給する。
キャパシタ４３４は、一方の電極によって、キャパシタアレイ４３８の共通ノードと接続する。
スイッチ４３１は、一方の端子によって、キャパシタ４３４の他方の電極と接続する。また、スイッチ４３１は、他方の２つの端子によって、基準信号ＡＶＳＨ及び入力信号Ｖｉｎと接続する。そして、スイッチ４３１は、ＳＡＲ論理回路５００の第２変形例から出力される、ＳＷ−Ａｎａｌｏｇ信号を受け、その論理に応じて、基準信号ＡＶＳＨ又は入力信号Ｖｉｎを、キャパシタ４３４の他方の電極に供給する。
【００９２】
キャパシタアレイ４３８は、複数のキャパシタ４３６ａ、４３６ｂ、４３６ｃ、４３６ｄ、４３６ｅを備える。
キャパシタ４３６ａ、４３６ｂ、４３６ｃ、４３６ｄ、４３６ｅは、その一方の電極が共通ノードに接続されている。キャパシタ４３６ａ、４３６ｂ、４３６ｃ、４３６ｄ、４３６ｅが有する容量の内の最小容量を１とした場合、他のキャパシタの容量は、２ｎ乗（ｎは正の整数）により表される。すなわち、キャパシタアレイ４３８は、いわゆる、バイナリ重み付け容量値を有するキャパシタを備える。具体的には、キャパシタ４３６ａの容量を１×Ｃｏ（Ｃｏは正の定数）とした場合に、キャパシタ４３６ｂ、４３６ｃ、４３６ｄ、４３６ｅの容量、１×Ｃｏ、２×Ｃｏ、４×Ｃｏ、８×Ｃｏである。
なお、共通ノードは、逐次比較信号Ｖｏｕｔを出力する端子に接続し、共通ノードの電圧は逐次比較信号Ｖｏｕｔの電圧と等しい。
【００９３】
スイッチアレイ４３９は、スイッチ４３７ａ、４３７ｂ、４３７ｃ、４３７ｄ、４３７ｅを備える。スイッチ４３７ａ、４３７ｂ、４３７ｃ、４３７ｄ、４３７ｅそれぞれは、一方の端子によって、キャパシタ４３６ａ、４３６ｂ、４３６ｃ、４３６ｄ、４３６ｅそれぞれの他方の電極（共通ノードと接続していない電極）と接続する。
スイッチ４３７ａ、４３７ｂ、４３７ｃ、４３７ｄ、４３７ｅそれぞれは、他方の２つの端子において、基準信号ＶＲＨ及び基準信号ＶＲＬと接続する。そして、スイッチ４３７ａ、４３７ｂ、４３７ｃ、４３７ｄ、４３７ｅそれぞれは、ＳＡＲ論理回路５００の第２変形例から出力される、Ｂｉｔ−Ｄｕｍｍｙ信号、Ｂｉｔ−０信号、Ｂｉｔ−１信号、Ｂｉｔ−２信号、Ｂｉｔ−３信号の論理に応じて基準信号ＶＲＨ又は基準信号ＶＲＬの内の一つを、キャパシタ４３６ａ、４３６ｂ、４３６ｃ、４３６ｄ、４３６ｅそれぞれの他方の電極に供給する。
スイッチ４３５は一方の端子に基準信号Ｖｃｍを受け、他方の端子でキャパシタアレイ４３８の共通ノードに接続する。スイッチ４３５は、信号ＳＷ−Ｖｃｍの論理に応じて、基準信号Ｖｃｍと共通ノードを接続又は分離する。
【００９４】
ここで、アナログデジタル回路４００の第２変形例において、ＳＡＲ論理回路５００の第２変形例及び比較器４９０は、ＳＡＲ論理回路５００及び４９０と同様に動作し、ＣＤＡＣ回路４３０を制御する。ただし、ＣＤＡＣ回路４３０の構成が、ＣＤＡＣ回路４１０と異なるが、ＳＡＲ論理回路５００の第２変形例が出力する信号及びその論理は、ＳＡＲ論理回路５００と同様な信号である。
具体的には、ＳＡＲ論理回路５００の第２変形例は、信号ＳＷ−ｖｃｍ、信号ＳＷ−Ａｎａｌｏｇ、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３、信号ｂｉｔ−Ｄｕｍｍｙ、信号ＥＯＣ、デジタル信号Ｄ［３：０］（信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３）を出力する。
【００９５】
そして、ＳＡＲ論理回路５００の第２変形例のサンプル動作１において、ＣＤＡＣ回路４３０の共有ノードに蓄積される電荷Ｑ３７はＣＤＡＣ回路４３０の共通ノードの蓄積電荷Ｑ７と同様に求めることができる。
Ｑ３７＝（Ｃ４＋Ｃ５）×（Ｖｃｍｓ−Ｖｉｎｓ）＋Ｂ×Ｃ０×（Ｖｃｍｓ−Ｖｒｈｓ）／２＋Ｂ×Ｃ０×（Ｖｃｍｓ−Ｖｒｌｓ）／２-------（３７）式
なお、（３７）式において、Ｃ４はキャパシタ４３３の容量、Ｃ５はキャパシタ４３４の容量である。Ｂは、キャパシタアレイ４３８におけるキャパシタの合計容量をＣ０で割ったものである。
【００９６】
一方、ＳＡＲ論理回路５００の第２変形例のホールド動作１からホールド動作４において、共通ノードに蓄積される電荷Ｑ３８は、ＣＤＡＣ回路４３０の共通ノードの蓄積専科と同様に求めることができる。
Ｑ３８＝（Ｖｏｕｔｓ−Ｖｒｈｓ）×Ａ×Ｃ０＋（Ｂ−Ａ）（Ｖｏｕｔｓ−Ｖｒｌｓ）×Ｃ０＋（Ｖｏｕｔｓ−Ｖａｖｓｈ）×Ｃ４＋（Ｖｏｕｔｓ−Ｖａｖｄｈ）×Ｃ５-（３８）式
なお、Ａは、高電圧信号ＶＲＨが印加されているキャパシタアレイ４３９におけるキャパシタの合計容量をＣ０で割ったものである。Ｖａｖｓｈは基準信号ＡＶＳＨの電圧である。Ｖａｖｄｈは基準信号ＡＶＤＨの電圧である。
【００９７】
そうすると、（３７）式、（３８）式より、
Ｖｏｕｔｓ＝Ｖｃｍｓ−（Ｃ４＋Ｃ５）×（Ｖｉｎｓ−Ｖａｖｓ）／（Ｂ×Ｃ０＋Ｃ４＋Ｃ５）＋（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ）／（Ｂ×Ｃ０＋Ｃ４＋Ｃ５）＋（Ｖａｖｓｈ×Ｃ４＋Ｖａｖｄｈ×Ｃ５）／（Ｂ×Ｃ０＋Ｃ４＋Ｃ５）------（３９）式
そうすると、（３９）式からわかるように、入力信号Ｖｉｎの振幅電圧Ｖｉｎｓは減衰用のキャパシタ４３３、４３４によって、（Ｃ４＋Ｃ５）／（Ｂ×Ｃ０＋Ｃ４＋Ｃ５）に減衰して、共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓとなる。それによって、共通ノードの電圧を受け、そのアナログ電圧を基準電圧と比較する比較器４９０を構成するＭＯＳトランジスタの耐圧を、アナログ入力信号Ｖｉｎの信号振幅の最大電圧より低くすることが可能となる。
【００９８】
なお、実施例５では、比較器４９０の他方の端子（逐次比較信号Ｖｏｕｔｓが入力されない側）に入力される基準信号の電圧はＶｃｍｓである。
【００９９】
以上より、実施例５において示すように、アナログデジタル回路４００において、ＳＡＲ論理回路５００の第２変形例及びＣＤＡＣ回路４３０を用いた、アナログデジタル回路４００の第２変形例は、
共通ノードに第１端子により接続し、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタ（キャパシタ４３６ａ、４３６ｂ、４３６ｃ、４３６ｄ、４３６ｅ）からなるキャパシタアレイ（キャパシタアレイ４３８）と、
第１キャパシタの第２端子それぞれに、第１基準電圧（高電圧ＶＲＨＳ）、又は、第２基準電圧（低電圧ＶＲＬＳ）、の内の一つの供給又は切断を行う複数の第１スイッチ（４３７ａ、４３７ｂ、４３７ｃ、４３７ｄ、４３７ｅ）からなるスイッチアレイ（スイッチアレイ４３９）と、
共通ノードに接続し、第３基準電圧（Ｖｃｍｓ）を供給又は切断を行う第２スイッチ（スイッチ４３５）と、
共通ノードに第３端子により接続し、共通ノードの電圧減衰に寄与する第２キャパシタ（キャパシタ４３３）と、
第２キャパシタの第４端子に接続し、入力信号（Ｖｉｎ）又は第４基準電圧（Ｖａｖｓｈ）の供給を行う第３スイッチ（４３１）と、
共通ノードに第５端子により接続し、共通ノードの電圧減衰に寄与する第３キャパシタ（キャパシタ４３４）と、
第３キャパシタの第６端子に接続し、入力信号（Ｖｉｎ）又は第５基準電圧（Ｖａｖｄｈ）の供給を行う第４スイッチ（４３２）と、
共通ノードの電圧（Ｖｏｕｔｓ）を、第６基準電圧（Ｖｃｍｓ）と比較する比較器（比較器４９０）と、
第１スイッチの供給又は切断、第２スイッチの供給又は切断、第３スイッチの供給又は切断、又は、第４スイッチの供給又は切断を制御する制御回路（ＳＡＲ制御回路５００の第２変形例）と、
を備えるアナログデジタル回路である。
実施例４のアナログデジタル回路４００の第２変形例は、実施例３に示したアナログデジタル回路４００と同様に動作する。
従って、実施例４のアナログ回路４００の第２変形例は実施例３に示したアナログデジタル回路４００と同様な効果を生じる。
【実施例６】
【０１００】
図１４は、実施例６のＣＤＡＣ回路４４０を示す。ＣＤＡＣ回路４４０は、複数のサンプル＆ホールド回路４４１ｎ（ｎは正の整数であり、存在するサンプル＆ホールド回路の追番である。）、スイッチ４４５、キャパシタアレイ４４８、スイッチアレイ４４９を備える。なお、ＣＤＡＣ回路４４０は、ＳＡＲ論理回路５００の第３変形例によって制御される。そして、実施例６のアナログデジタル回路４００の第３変形例はアナログデジタル回路４００において、ＣＤＡＣ回路４１０をＣＤＡＣ回路４４０で置き換え、ＳＡＲ論理回路５００をＳＡＲ論理回路５００の第３変形例で置き換えた回路である。
サンプル＆ホールド回路４４１ｎは、スイッチ４４２ｎ、キャパシタ４４３ｎ、スイッチ４４４ｎを備える。
キャパシタ４４３ｎは、一方の電極によって、キャパシタアレイ４４８の共通ノードと接続する。
スイッチ４４２ｎは、一方の端子によって、キャパシタ４４３ｎの他方の電極と接続する。また、スイッチ４４２ｎは、他方の２つの端子によって、基準信号ＶＣＭＨ及び入力信号Ｖｉｎと接続する。そして、スイッチ４４２ｎは、スイッチ４４４ｎの一方の端子からの信号の論理に応じて、基準信号ＶＣＭＨ又は入力信号Ｖｉｎを、キャパシタ４４３ｎの他方の電極に供給する。
スイッチ４４４ｎは、他方の端子によって、ＳＡＲ論理回路５００の第３変形例から出力される、ＳＷ−Ａｎａｌｏｇ信号を受ける。スイッチ４４４ｎは、ＳＡＲ論理回路５００の第３変形例から出力される、信号Ｅｎ−ａｔｔｎ（ｎは正の整数であり、存在するサンプル＆ホールド回路の追番に対応する数である。）の論理に応じて、一方の端子より、スイッチ４４２ｎへ信号を出力する。
信号Ｅｎ−ａｔｔｎ（ｎは正の整数であり、存在するサンプル＆ホールド回路の追番に対応する数である。）は、サンプル＆ホールド回路４４１ｎを活性化する信号である。本実施例では、サンプル＆ホールド回路４４１ｎは５個あり、その内のどれを活性化するかを信号Ｅｎ−ａｔｔｎ（ｎは正の整数であり、存在するサンプル＆ホールド回路の追番に対応する数である。）の論理で決定する。その活性化は、スイッチ４４４ｎに信号ＳＷ−ａｎａｌｏｇを通過させることで行われる。
【０１０１】
キャパシタアレイ４４８は、複数のキャパシタ４４６ａ、４４６ｂ、４４６ｃ、４４６ｄ、４４６ｅを備える。
キャパシタ４４６ａ、４４６ｂ、４４６ｃ、４４６ｄ、４４６ｅは、その一方の電極が共通ノードに接続されている。キャパシタ４４６ａ、４４６ｂ、４４６ｃ、４４６ｄ、４４６ｅが有する容量の内の最小容量を１とした場合、他のキャパシタの容量は、２ｎ乗（ｎは正の整数）により表される。すなわち、キャパシタアレイ４４８は、いわゆる、バイナリ重み付け容量値を有するキャパシタを備える。具体的には、キャパシタ４４６ａの容量を１×Ｃｏ（Ｃｏは正の定数）とした場合に、キャパシタ４４６ｂ、４４６ｃ、４４６ｄ、４４６ｅの容量、１×Ｃｏ、２×Ｃｏ、４×Ｃｏ、８×Ｃｏである。
なお、共通ノードは、逐次比較信号Ｖｏｕｔを出力する端子に接続し、共通ノードの電圧は逐次比較信号Ｖｏｕｔの電圧と等しい。
【０１０２】
スイッチアレイ４４９は、スイッチ４４７ａ、４４７ｂ、４４７ｃ、４４７ｄ、４４７ｅを備える。スイッチ４４７ａ、４４７ｂ、４４７ｃ、４４７ｄ、４４７ｅそれぞれは、一方の端子によって、キャパシタ４４６ａ、４４６ｂ、４４６ｃ、４４６ｄ、４４６ｅそれぞれの他方の電極（共通ノードと接続していない電極）と接続する。
スイッチ４４７ａ、４４７ｂ、４４７ｃ、４４７ｄ、４４７ｅそれぞれは、他方の２つの端子において、基準信号ＶＲＨ及び基準信号ＶＲＬと接続する。そして、スイッチ４４７ａ、４４７ｂ、４４７ｃ、４４７ｄ、４４７ｅそれぞれは、ＳＡＲ論理回路５００の第３変形例から出力される、Ｂｉｔ−Ｄｕｍｍｙ信号、Ｂｉｔ−０信号、Ｂｉｔ−１信号、Ｂｉｔ−２信号、Ｂｉｔ−３信号の論理に応じて基準信号ＶＲＨ又は基準信号ＶＲＬの内の一つを、キャパシタ４４６ａ、４４６ｂ、４４６ｃ、４４６ｄ、４６７ｅそれぞれの他方の電極に供給する。
スイッチ４４５は一方の端子に基準信号Ｖｃｍを受け、他方の端子でキャパシタアレイ４４８の共通ノードに接続する。スイッチ４４５は、信号ＳＷ−Ｖｃｍの論理に応じて、基準信号Ｖｃｍと共通ノードを接続又は分離する。
【０１０３】
ここで、アナログデジタル回路４００の第３変形例において、ＳＡＲ論理回路５００の第３変形例及び比較器４９０は、ＳＡＲ論理回路５００及び４９０と同様に動作し、ＣＤＡＣ回路４４０を制御する。ただし、ＣＤＡＣ回路４４０の構成が、ＣＤＡＣ回路４１０と異なるので、ＳＡＲ論理回路５００の第３変形例が信号Ｅｎ−ａｔｔｎをさらに出力する点でことなる。その他の信号については、ＳＡＲ論理回路５００の第３変形例はＳＡＲ論理回路５００と同様な信号を出力する。
具体的には、ＳＡＲ論理回路５００の第３変形例は、信号ＳＷ−ｖｃｍ、信号ＳＷ−Ａｎａｌｏｇ、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３、信号ｂｉｔ−Ｄｕｍｍｙ、信号ＥＯＣ、デジタル信号Ｄ［３：０］（信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３）を出力する。
【０１０４】
そして、ＳＡＲ論理回路５００の第３変形例のサンプル動作１において、ＣＤＡＣ回路４４０の共有ノードに蓄積される電荷Ｑ４７はＣＤＡＣ回路４１０の共通ノードの蓄積電荷Ｑ７と同様に求めることができる。
Ｑ４７＝Ｃ６×（Ｖｃｍｓ−Ｖｉｎｓ）＋Ｂ×Ｃ０×（Ｖｃｍｓ−Ｖｒｈｓ）／２＋Ｂ×Ｃ０×（Ｖｃｍｓ−Ｖｒｌｓ）／２-------（４７）式
なお、（４７）式において、Ｃ６はキャパシタ４４３ａの容量に活性化したサンプル＆ホールド回路４４１ｎの数を掛けたものである。Ｂは、キャパシタアレイ４４８におけるキャパシタの合計容量をＣ０で割ったものである。
【０１０５】
一方、ＳＡＲ論理回路５００の第３変形例のホールド動作１からホールド動作４において、共通ノードに蓄積される電荷Ｑ４８は、ＣＤＡＣ回路４４０の共通ノードの蓄積専科と同様に求めることができる。
Ｑ４８＝（Ｖｏｕｔｓ−Ｖｒｈｓ）×Ａ×Ｃ０＋（Ｂ−Ａ）（Ｖｏｕｔｓ−Ｖｒｌｓ）×Ｃ０＋（Ｖｏｕｔｓ−Ｖｃｍｈｓ）×Ｃ６--------（４８）式
なお、Ａは、高電圧信号ＶＲＨが印加されているキャパシタアレイ４４９におけるキャパシタの合計容量をＣ０で割ったものである。Ｖｃｍｈｓは基準信号Ｖｃｍｈの電圧である。
【０１０６】
そうすると、（４７）式、（４８）式より、
そうすると、電荷Ｑ４７と電荷Ｑ４８は等しいので、（４７）式、（４８）式より、
Ｖｏｕｔｓ＝Ｖｃｍｓ−Ｃ６×（Ｖｉｎｓ−Ｖｃｍｈｓ）／（Ｂ×Ｃ０＋Ｃ６）＋（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ）／（Ｂ×Ｃ０＋Ｃ６）------（４９）式
そうすると、（４９）式からわかるように、入力信号Ｖｉｎの振幅電圧Ｖｉｎｓは減衰用のキャパシタ４４３ａによって、Ｃ６／（Ｂ×Ｃ０＋Ｃ６）に減衰され、共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓとなる。それによって、共通ノードの電圧を受け、そのアナログ電圧を基準電圧と比較する比較器４９０を構成するＭＯＳトランジスタの耐圧を、アナログ入力信号Ｖｉｎの信号振幅の最大電圧より低くすることが可能となる。
【０１０７】
なお、実施例６では、比較器４９０の他方の端子（逐次比較信号Ｖｏｕｔｓが入力されない側）に入力される基準信号の電圧はＶｃｍｓである。
【０１０８】
以上より、実施例６において示すように、アナログデジタル回路４００において、ＳＡＲ論理回路５００の第３変形例及びＣＤＡＣ回路４４０を用いた、アナログデジタル回路４００の第３変形例は、
共通ノードに第１端子により接続し、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタ（キャパシタ４４６ａ、４４６ｂ、４４６ｃ、４４６ｄ、４４６ｅ）からなるキャパシタアレイ（キャパシタアレイ４４８）と、
第１キャパシタの第２端子それぞれに、第１基準電圧（高電圧ＶＲＨＳ）、又は、第２基準電圧（低電圧ＶＲＬＳ）、の内の一つの供給又は切断を行う複数の第１スイッチ（４４７ａ、４４７ｂ、４４７ｃ、４４７ｄ、４４７ｅ）からなるスイッチアレイ（スイッチアレイ４４９）と、
共通ノードに接続し、第３基準電圧（Ｖｃｍｓ）を供給又は切断を行う第２スイッチ（スイッチ４４５）と、
共通ノードに第３端子により接続し、共通ノードの電圧減衰に寄与する第２キャパシタ（キャパシタ４４３ａ）と、
第２キャパシタの第４端子に接続し、入力信号（Ｖｉｎ）又は第４基準電圧（Ｖｃｍｈ）の供給を行う第３スイッチと、
共通ノードの電圧（Ｖｏｕｔｓ）を、第５基準電圧（Ｖｃｍｓ）と比較する比較器（比較器４９０）と、
第１スイッチの供給又は切断、第２スイッチの供給又は切断、又は、第３スイッチの供給又は切断を制御する制御回路（ＳＡＲ制御回路５００の第３変形例）と、
を備えるアナログデジタル回路である。
実施例６のアナログデジタル回路４００の第３変形例は、実施例３に示したアナログデジタル回路４００と同様に動作する。
従って、実施例６のアナログ回路４００の第３変形例は実施例３に示したアナログデジタル回路４００と同様な効果を生じる。
【実施例７】
【０１０９】
図１５は、実施例７のＣＤＡＣ回路４５０を示す。ＣＤＡＣ回路４５０は、インバータ４５１、複数のサンプル＆ホールド回路４６０ｎ（ｎは正の整数であり、存在するサンプル＆ホールド回路の追番である。）、スイッチ４５５、キャパシタアレイ４５８、スイッチアレイ４５９を備える。なお、ＣＤＡＣ回路４５０は、ＳＡＲ論理回路５００の第４変形例によって制御される。そして、実施例７のアナログデジタル回路４００の第４変形例はアナログデジタル回路４００において、ＣＤＡＣ回路４１０をＣＤＡＣ回路４５０で置き換え、ＳＡＲ論理回路５００をＳＡＲ論理回路５００の第４変形例で置き換えた回路である。
サンプル＆ホールド回路４６０ｎは、インバータ４６１ｎ、４６２ｎ、ＡＮＤ４６３ｎ、４６６ｎ、ＯＲ４６４ｎ、４６５ｎ、スイッチ４６７ｎ、４６８ｎ、Ｐ型トランジスタ４７１ｎ、Ｎ型トランジスタ４７２ｎ、及び、キャパシタ４７３ｎ、４７４ｎを備える。
インバータ４６２ｎは信号ＥＮ−ａｔｔｎを受け、その反転信号ＩＮＶＥＮ−ａｔｔｎを出力する。
インバータ４６１ｎは信号ＳＷ−ａｎａｌｏｇを受け、その反転信号ＩＮＶＳＷ−ａｎａｌｏｇを出力する。
ＡＮＤ４６３ｎは信号ＥＮ−ａｔｔｎ及び反転信号ＩＮＶＳＷ−ａｎａｌｏｇを受け、その論理積をあらわす信号論理積ａｔｔｎ−ａｎａｌｏｇを出力する。
ＯＲ４６４ｎは信号ＳＷ−ａｎａｌｏｇ及び反転信号ＩＮＶＥＮ−ａｔｔｎを受け、その論理和をあらわす信号論理和ａｔｔｎ−ａｎａｌｏｇを出力する。
ＡＮＤ４６５ｎは反転信号ＩＮＶＥＮ−ａｔｔｎ及び信号論理積ａｔｔｎ−ａｎａｌｏｇを受け、その論理積をあらわす信号論理積ａｔｔｎ−論理積ａｔｔｎ−ａｎａｌｏｇを出力する。
ＯＲ４６６ｎは信号ＥＮ−ａｔｔｎ及び信号論理和ａｔｔｎ−ａｎａｌｏｇを受け、その論理和をあらわす信号論理和ａｔｔｎ−論理和ａｔｔｎ−ａｎａｌｏｇを出力する。
スイッチ４６７ｎ、４６８ｎは、入力端子と出力端子間に並列に配置されたＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを備え、Ｐ型ＭＯＳトランジスタのゲート電極で信号論理和ａｔｔｎ−ａｎａｌｏｇを受け、Ｎ型ＭＯＳトランジスタのゲート電極で信号論理積ａｔｔｎ−ａｎａｌｏｇを受ける。スイッチ４６７ｎは、信号ＳＷ−ａｎａｌｏｇの論理が”Ｌ”であり、かつ、信号ＥＮ−ａｔｔｎの論理が”Ｈ”である場合に、入力信号Ｖｉｎをキャパシタ４７３ｎ、４７４ｎの一方の電極に供給する。
キャパシタ４７３ｎ、４７４ｎは、他方の電極によって、キャパシタアレイ４５８の共通ノードと接続する。
Ｐ型ＭＯＳトランジスタ４７１ｎはそのゲート電極で、信号論理積ａｔｔｎ−論理積ａｔｔｎ−ａｎａｌｏｇを受け、信号ＥＮ−ａｔｔｎの論理が”Ｌ”又は信号ＳＷ−ａｎａｌｏｇの論理が”Ｈ”であるときに、信号ＡＶＤＨの電圧Ｖａｖｄｈｓをキャパシタ４７３ｎの一方の電極に供給する。
Ｎ型ＭＯＳトランジスタ４７２ｎはそのゲート電極で、信号論理和ａｔｔｎ−論理和ａｔｔｎ−ａｎａｌｏｇを受け、信号ＥＮ−ａｔｔｎの論理が”Ｌ”又は信号ＳＷ−ａｎａｌｏｇの論理が”Ｈ”であるときに、信号ＡＶＳＨの電圧Ｖａｖｓｈｓをキャパシタ４７４ｎの一方の電極に供給する。
信号Ｅｎ−ａｔｔｎ（ｎは正の整数であり、存在するサンプル＆ホールド回路の追番に対応する数である。）は、サンプル＆ホールド回路４６０ｎを活性化する信号である。本実施例では、サンプル＆ホールド回路４６０ｎは５個あり、その内のどれを活性化するかを信号Ｅｎ−ａｔｔｎ（ｎは正の整数であり、存在するサンプル＆ホールド回路の追番に対応する数である。）の論理で決定する。
【０１１０】
キャパシタアレイ４５８は、複数のキャパシタ４５６ａ、４５６ｂ、４５６ｃ、４５６ｄ、４５６ｅを備える。
キャパシタ４５６ａ、４５６ｂ、４５６ｃ、４５６ｄ、４５６ｅは、その一方の電極が共通ノードに接続されている。キャパシタ４５６ａ、４５６ｂ、４５６ｃ、４５６ｄ、４５６ｅが有する容量の内の最小容量を１とした場合、他のキャパシタの容量は、２ｎ乗（ｎは正の整数）により表される。すなわち、キャパシタアレイ４５８は、いわゆる、バイナリ重み付け容量値を有するキャパシタを備える。具体的には、キャパシタ４５６ａの容量を１×Ｃｏ（Ｃｏは正の定数）とした場合に、キャパシタ４５６ｂ、４５６ｃ、４５６ｄ、４５６ｅの容量、１×Ｃｏ、２×Ｃｏ、４×Ｃｏ、８×Ｃｏである。
なお、共通ノードは、逐次比較信号Ｖｏｕｔを出力する端子に接続し、共通ノードの電圧は逐次比較信号Ｖｏｕｔの電圧と等しい。
【０１１１】
スイッチアレイ４５９は、スイッチ４５７ａ、４５７ｂ、４５７ｃ、４５７ｄ、４５７ｅを備える。スイッチ４５７ａ、４５７ｂ、４５７ｃ、４５７ｄ、４５７ｅそれぞれは、一方の端子によって、キャパシタ４５６ａ、４５６ｂ、４５６ｃ、４５６ｄ、４５６ｅそれぞれの他方の電極（共通ノードと接続していない電極）と接続する。
スイッチ４５７ａ、４５７ｂ、４５７ｃ、４５７ｄ、４５７ｅそれぞれは、他方の２つの端子において、基準信号ＶＲＨ及び基準信号ＶＲＬと接続する。そして、スイッチ４５７ａ、４５７ｂ、４５７ｃ、４５７ｄ、４５７ｅそれぞれは、ＳＡＲ論理回路５００の第４変形例から出力される、Ｂｉｔ−Ｄｕｍｍｙ信号、Ｂｉｔ−０信号、Ｂｉｔ−１信号、Ｂｉｔ−２信号、Ｂｉｔ−３信号の論理に応じて基準信号ＶＲＨ又は基準信号ＶＲＬの内の一つを、キャパシタ４５６ａ、４５６ｂ、４５６ｃ、４５６ｄ、４５７ｅそれぞれの他方の電極に供給する。スイッチ４５７ａ、４５７ｂ、４５７ｃ、４５７ｄ、４５７ｅは、Ｂｉｔ−Ｄｕｍｍｙ信号、Ｂｉｔ−０信号、Ｂｉｔ−１信号、Ｂｉｔ−２信号、Ｂｉｔ−３信号をゲート電極で受ける、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタを備える。上記のＰ型ＭＯＳトランジスタはソース電極に基準信号ＶＲＨを受け、ドレイン電極により、キャパシタ４５６ａ、４５６ｂ、４５６ｃ、４５６ｄ、４５７ｅそれぞれに接続する。上記のＮ型ＭＯＳトランジスタはソース電極に基準信号ＶＲＬを受け、ドレイン電極により、キャパシタ４５６ａ、４５６ｂ、４５６ｃ、４５６ｄ、４５７ｅそれぞれに接続する。
インバータ４５１は、信号ＳＷ−ｖｃｍを受け、その反転信号ＩＮＶＳＷ−ｖｃｍを出力する。
スイッチ４５５は一方の端子に基準信号Ｖｃｍを受け、他方の端子でキャパシタアレイ４５８の共通ノードに接続する。スイッチ４５５は、信号ＳＷ−Ｖｃｍの論理に応じて、基準信号Ｖｃｍと共通ノードを接続又は分離する。スイッチ４５５は一方の端子及び他方の端子間に並列に配置された、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタを備える。そのＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタは、それぞれのゲート電極で反転信号ＩＮＶＳＷ−ｖｃｍ、信号ＳＷ−ｖｃｍを受ける。
【０１１２】
ここで、アナログデジタル回路４００の第４変形例において、ＳＡＲ論理回路５００の第４変形例及び比較器４９０は、ＳＡＲ論理回路５００及び４９０と同様に動作し、ＣＤＡＣ回路４５０を制御する。ただし、ＣＤＡＣ回路４５０の構成が、ＣＤＡＣ回路４１０と異なるので、ＳＡＲ論理回路５００の第４変形例が信号Ｅｎ−ａｔｔｎをさらに出力する点でことなる。その他の信号については、ＳＡＲ論理回路５００の第３変形例はＳＡＲ論理回路５００と同様な信号を出力する。
具体的には、ＳＡＲ論理回路５００の第４変形例は、信号ＳＷ−ｖｃｍ、信号ＳＷ−Ａｎａｌｏｇ、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３、信号ｂｉｔ−Ｄｕｍｍｙ、信号ＥＯＣ、デジタル信号Ｄ［３：０］（信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３）を出力する。
【０１１３】
そして、ＳＡＲ論理回路５００の第４変形例のサンプル動作１において、ＣＤＡＣ回路４５０の共有ノードに蓄積される電荷Ｑ５７はＣＤＡＣ回路４１０の共通ノードの蓄積電荷Ｑ７と同様に求めることができる。
Ｑ５７＝Ｃ７×（Ｖｃｍｓ−Ｖｉｎｓ）＋Ｂ×Ｃ０×（Ｖｃｍｓ−Ｖｒｈｓ）／２＋Ｂ×Ｃ０×（Ｖｃｍｓ−Ｖｒｌｓ）／２-------（５７）式
なお、（５７）式において、Ｃ７はキャパシタ４７３ｎ、４７４ｎの容量に活性化したサンプル＆ホールド回路４６０ｎの数を掛けたものである。Ｂは、キャパシタアレイ４５８におけるキャパシタの合計容量をＣ０で割ったものである。
【０１１４】
一方、ＳＡＲ論理回路５００の第４変形例のホールド動作１からホールド動作４において、共通ノードに蓄積される電荷Ｑ５８は、ＣＤＡＣ回路４５０の共通ノードの蓄積専科と同様に求めることができる。
Ｑ５８＝（Ｖｏｕｔｓ−Ｖｒｈｓ）×Ａ×Ｃ０＋（Ｂ−Ａ）（Ｖｏｕｔｓ−Ｖｒｌｓ）×Ｃ０＋（Ｖｏｕｔｓ−Ｖｃｍｈｓ）×Ｃ６--------（５８）式
なお、Ａは、高電圧信号ＶＲＨが印加されているキャパシタアレイ４５９におけるキャパシタの合計容量をＣ０で割ったものである。Ｖｃｍｈｓは基準信号Ｖｃｍｈの電圧である。
【０１１５】
そうすると、（５７）式、（５８）式より、
そうすると、電荷Ｑ５７と電荷Ｑ５８は等しいので、（５７）式、（５８）式より、
Ｖｏｕｔｓ＝Ｖｃｍｓ−Ｃ７×（Ｖｉｎｓ−Ｖｃｍｈｓ）／（Ｂ×Ｃ０＋Ｃ７）＋（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ）／（Ｂ×Ｃ０＋Ｃ７）------（５９）式
そうすると、（５９）式からわかるように、入力信号Ｖｉｎの振幅電圧Ｖｉｎｓは減衰用のキャパシタ４７３、４７４によって、Ｃ７／（Ｂ×Ｃ０＋Ｃ７）に減衰され、共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓとなる。それによって、共通ノードの電圧を受け、そのアナログ電圧を基準電圧と比較する比較器４９０を構成するＭＯＳトランジスタの耐圧を、アナログ入力信号Ｖｉｎの信号振幅の最大電圧より低くすることが可能となる。
【０１１６】
なお、実施例７では、比較器４９０の他方の端子（逐次比較信号Ｖｏｕｔｓが入力されない側）に入力される基準信号の電圧はＶｃｍｓである。
【０１１７】
以上より、実施例７において示すように、アナログデジタル回路４００において、ＳＡＲ論理回路５００の第４変形例及びＣＤＡＣ回路４５０を用いた、アナログデジタル回路４００の第４変形例は、
共通ノードに第１端子により接続し、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタ（キャパシタ４５６ａ、４５６ｂ、４５６ｃ、４５６ｄ、４５６ｅ）からなるキャパシタアレイ（キャパシタアレイ４５８）と、
第１キャパシタの第２端子それぞれに、第１基準電圧（高電圧ＶＲＨＳ）、又は、第２基準電圧（低電圧ＶＲＬＳ）、の内の一つの供給又は切断を行う複数の第１スイッチ（４５７ａ、４５７ｂ、４５７ｃ、４５７ｄ、４５７ｅ）からなるスイッチアレイ（スイッチアレイ４５９）と、
共通ノードに接続し、第３基準電圧（Ｖｃｍｓ）を供給又は切断を行う第２スイッチ（スイッチ４５５）と、
共通ノードに第３端子により接続し、共通ノードの電圧減衰に寄与する第２キャパシタ（キャパシタ４７３）と、
第２キャパシタの第４端子に接続し、入力信号（Ｖｉｎ）又は第４基準電圧（Ｖａｖｄｈｓ）の供給を行う第３スイッチと、
共通ノードに第５端子により接続し、共通ノードの電圧減衰に寄与する第３キャパシタ（キャパシタ４７４）と、
第２キャパシタの第６端子に接続し、入力信号（Ｖｉｎ）又は第５基準電圧（Ｖａｖｓｈｓ）の供給を行う第４スイッチと、
共通ノードの電圧（Ｖｏｕｔｓ）を、第６基準電圧（Ｖｃｍｓ）と比較する比較器（比較器４９０）と、
第１スイッチの供給又は切断、第２スイッチの供給又は切断、第３スイッチの供給又は切断、又は、第４スイッチの供給又は切断を制御する制御回路（ＳＡＲ制御回路５００の第４変形例）と、
を備えるアナログデジタル回路である。
実施例７のアナログデジタル回路４００の第４変形例は、実施例３に示したアナログデジタル回路４００と同様に動作する。
従って、実施例７のアナログ回路４００の第４変形例は実施例３に示したアナログデジタル回路４００と同様な効果を生じる。
【０１１８】
以下に本発明の特徴を付記する。
（付記１）
共通ノードに第１端子により接続され、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタを含むキャパシタアレイと、
前記共通ノードに接続され、前記共通ノードの電圧減衰に寄与する第２キャパシタと、
それぞれの前記第１キャパシタの第２端子に、第１基準電圧、第２基準電圧、又は、入力信号の電圧の内の一つの供給又は切り離しを行う第１スイッチ複数個を含むスイッチアレイと、
前記共通ノードに接続し、第３基準電圧の供給又は切り離しを行う第２スイッチと、
前記共通ノードの電圧を、前記第３基準電圧と比較する比較器と、
前記第１スイッチによる供給又は切り離し、及び、前記第２スイッチによる供給又は切り離しを制御する制御回路と、
を備えることを特徴とするアナログデジタル回路。
（付記２）
前記制御回路は、前記第１スイッチによる入力信号の電圧の供給と、前記第２スイッチによる第３基準電圧の供給を同時に行うように制御することを特徴とする付記１記載のアナログデジタル回路。
（付記３）
前記制御回路は、前記キャパシタアレイの前記共有ノードに、前記第１スイッチによる第１基準電圧又は第２基準電圧の供給を行うときには、前記第２スイッチにより、前記共通ノードへの前記第３基準電圧の切り離しを行うように制御することを特徴とする付記２記載のアナログデジタル回路。
（付記４）
前記制御回路は、前記比較器からの出力される信号の論理に基づいて、前記複数の第１スイッチの内、前記第１基準電圧の供給を行う前記第１スイッチと、前記第２基準電圧の供給を行う第１スイッチを選択するように制御することを特徴とする付記１記載のアナログデジタル回路。
（付記５）
前記キャパシタアレイの全体容量が最小容量のＢ倍、前記第１基準電圧を供給された前記第１キャパシタの容量が最小容量のＡ倍であるとすると、前記制御回路は、（Ｂ・Ｖｉｎｓ−Ａ・Ｖｒｈｓ−（Ｂ−Ａ）・Ｖｒｌｓ）が正か負かを、前記比較器から出力される信号の論理に基づいて判断し、（Ｂ・Ｖｉｎｓ−Ａ・Ｖｒｈｓ−（Ｂ−Ａ）・Ｖｒｌｓ）の数値が０に漸近するように前記第１基準電圧の供給を行う前記第１スイッチの選択をするような制御を行い、（Ｂ・Ｖｉｎｓ−Ａ・Ｖｒｈｓ−（Ｂ−Ａ）・Ｖｒｌｓ）が最小となる数値Ａを２進数で表したデジタル信号を出力することを特徴とする付記４記載のアナログデジタル回路。
（付記６）
共通ノードに第１端子により接続され、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタからなるキャパシタアレイと、
それぞれの前記第１キャパシタの第２端子に、第１基準電圧又は第２基準電圧の供給、又は、切り離しを行う第１スイッチ複数個からなるスイッチアレイと、
前記共通ノードに接続され、第３基準電圧の供給又は切り離しを行う第２スイッチと、
入力信号と直列に接続され、入力信号の減衰に寄与する第２キャパシタと、
前記第１キャパシタの第２端子それぞれに、前記第２キャパシタを電気的に接続又は分離する第３スイッチと、
前記共通ノードの電圧を、第４基準電圧と比較する比較器と、
第１スイッチの供給又は切り離し、第２スイッチの供給又は切り離し、第３スイッチの接続又は分離を制御する制御回路と、を備えることを特徴とするアナログデジタル回路。
（付記７）
共通ノードに第１端子により接続され、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタからなるキャパシタアレイと、
第１キャパシタの第２端子それぞれに、第１基準電圧又は第２基準電圧の内の一つの供給又は切断を行う複数の第１スイッチからなるスイッチアレイと、
前記共通ノードに第３端子により接続され、前記共通ノードの電圧減衰に寄与する第２キャパシタと、
前記第２キャパシタの第４端子に接続され、入力信号又は第３基準電圧の供給を行う第２スイッチと、
前記共通ノードに接続され、前記第３基準電圧を供給又は切り離しを行う第３スイッチと、
前記共通ノードの電圧を、前記第４基準電圧と比較する比較器と、
前記第１スイッチの供給又は切り離し、前記第２スイッチの供給、前記第３スイッチの供給又は切り離しを制御する制御回路と、
を備えることを特徴とするアナログデジタル回路。
（付記８）
前記制御回路は前記第２スイッチによる前記入力信号の電圧の供給と、前記第３スイッチによる前記第４基準電圧の供給を同時に行うように制御することを特徴とする付記７記載のアナログデジタル回路。
（付記９）
前記制御回路は、前記第１スイッチによる前記第１キャパシタへの前記第１基準電圧又は前記第２基準電圧の供給を行うときには、前記第３スイッチによる前記共通ノードへの前記第４基準電圧の切り離しを行うように制御することを特徴とする付記８記載のアナログデジタル回路。
（付記１０）
前記制御回路は、前記比較器からの出力される信号の論理に基づいて、複数の第１スイッチの内、第１基準電圧の供給を行う第１スイッチと、第２基準電圧の供給を行う第１スイッチを選択するように制御することを特徴とする付記７記載のアナログデジタル回路。
（付記１１）
前記キャパシタアレイの全体容量が最小容量のＢ倍、前記第１基準電圧を供給する第１キャパシタの容量が最小容量のＡ倍であるとすると、前記制御回路は、（Ｃ３×（Ｖｉｎｓ−Ｖｃｍｈｓ）−（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ））が正か負かを、前記比較器から出力される信号の論理に基づいて判断し、（Ｃ３×（Ｖｉｎｓ−Ｖｃｍｈｓ）−（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ））の数値が０に漸近するように前記第１基準電圧を供給する前記第１スイッチの選択をするように制御を行い、（Ｃ３×（Ｖｉｎｓ−Ｖｃｍｈｓ）−（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ））が最小となる数値Ａを２進数で表したデジタル信号を出力することを特徴とする付記１０記載のアナログデジタル回路。
（付記１２）
共通ノードに第１端子により接続され、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタからなるキャパシタアレイと、
第１キャパシタの第２端子それぞれに、第１基準電圧又は第２基準電圧の内の一つの供給又は切り離しを行う複数の第１スイッチからなるスイッチアレイと、
前記共通ノードに第３端子により接続され、前記共通ノードの電圧減衰に寄与する第２キャパシタと、
前記第２キャパシタの第４端子に接続され、入力信号又は第３基準電圧の供給を行う第２スイッチと、
前記共通ノードに接続され、前記第３基準電圧の供給を行う第１抵抗と、
前記共通ノードに接続され、前記第４基準電圧の供給を行う第２抵抗と、
前記共通ノードの電圧を、第５基準電圧と比較する比較器と、
前記第１スイッチの供給又は切り離し、又は、前記第２スイッチの供給を制御する制御回路と、を備えることを特徴とするアナログデジタル回路。
（付記１３）
共通ノードに第１端子により接続され、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタからなるキャパシタアレイと、
第１キャパシタの第２端子それぞれに、第１基準電圧又は第２基準電圧の内の一つの供給又は切り離しを行う複数の第１スイッチからなるスイッチアレイと、
前記共通ノードに接続され、第３基準電圧を供給又は切り離しを行う第２スイッチと、
前記共通ノードに第３端子により接続され、前記共通ノードの電圧減衰に寄与する第２キャパシタと、
前記第２キャパシタの第４端子に接続され、入力信号又は第４基準電圧の供給を行う第３スイッチと、
前記共通ノードに第５端子により接続され、前記共通ノードの電圧減衰に寄与する第３キャパシタと、
前記第３キャパシタの第６端子に接続され、前記入力信号又は第５基準電圧の供給を行う第４スイッチと、
前記共通ノードの電圧を、第６基準電圧と比較する比較器と、
前記第１スイッチの供給又は切り離し、前記第２スイッチの供給又は切り離し、前記第３スイッチの供給、又は、第４スイッチの供給を制御する制御回路と、
を備えることを特徴とするアナログデジタル回路。
（付記１４）
共通ノードに第１端子により接続され、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタからなるキャパシタアレイと、
第１キャパシタの第２端子それぞれに、第１基準電圧又は第２基準電圧の内の一つの供給又は切り離しを行う複数の第１スイッチからなるスイッチアレイと、
前記共通ノードに接続され、第３基準電圧を供給又は切り離しを行う第２スイッチと、
前記共通ノードに第３端子により接続され、共通ノードの電圧減衰に寄与する第２キャパシタと、
前記第２キャパシタの第４端子に接続され、入力信号又は第４基準電圧の供給を行う第３スイッチと、
前記共通ノードの電圧を、第５基準電圧と比較する比較器と、
前記第１スイッチの供給又は切り離し、前記第２スイッチの供給又は切り離し、又は、前記第３スイッチの供給又は切断を制御する制御回路と、
を備えることを特徴とするアナログデジタル回路。
（付記１５）
共通ノードに第１端子により接続され、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタからなるキャパシタアレイと、
第１キャパシタの第２端子それぞれに、第１基準電圧又は第２基準電圧の内の一つの供給又は切り離しを行う複数の第１スイッチからなるスイッチアレイと、
前記共通ノードに接続され、第３基準電圧を供給又は切り離しを行う第２スイッチと、
前記共通ノードに第３端子により接続され、前記共通ノードの電圧減衰に寄与する第２キャパシタと、
前記第２キャパシタの第４端子に接続され、入力信号又は第４基準電圧の供給を行う第３スイッチと、
前記共通ノードに第５端子により接続され、前記共通ノードの電圧減衰に寄与する第３キャパシタと、
前記第２キャパシタの第６端子に接続され、前記入力信号又は第５基準電圧の供給を行う第４スイッチと、
前記共通ノードの電圧を、第６基準電圧と比較する比較器と、
前記第１スイッチの供給又は切り離し、前記第２スイッチの供給又は切り離し、第３スイッチの供給、又は、第４スイッチの供給を制御する制御回路と、
を備えることを特徴とするアナログデジタル回路。
（付記１６）
アナログ受信信号からノイズを除去するフィルタ回路と、
ノイズを除去した受信信号を増幅する増幅器と、
前記ノイズを除去した受信信号をデジタル信号に変換する、付記１乃至付記１５の内の一つに記載されたアナログデジタル回路と、
前記ノイズを除去した受信信号から変調前の信号を復元するＤＳＰ復調器と、
を備えることを特徴とする受信機。
【産業上の利用可能性】
【０１１９】
本発明によれば、アナログ入力信号を受け、そのアナログ電圧を基準電圧と比較する比較器を有するアナログデジタル変換器であって、その比較器を構成するＭＯＳトランジスタの耐圧をアナログ入力信号の信号振幅の最大電圧より低くすることが可能なとなり、その結果、逐次変換型アナログデジタル変換器のレイアウト面積の縮小することが可能となる。
【符号の説明】
【０１２０】
１ ＲＦ受信機、２ アンテナ、３ フィルタ回路及び増幅器、４ アナログデジタル回路、５ ＤＳＰ復調器、６ 表示装置、７ 音声発生装置
１０ ＣＤＡＣ回路、８０ａ、８０ｂ、８０ｃ、８０ｄ、８０ｅ、８０ｆ レベルシフト回路、９０ 比較器、１００ ＳＡＲ論理回路、３０ スイッチ回路、４０ キャパシタアレイ、５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅ キャパシタ、６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅ スイッチ回路、７０ キャパシタ、２０ 反転回路、６０ｂ１ スイッチ、６０ｂ２ スイッチ、６０ｂ３ インバータ、６０ｂ４ アンド、６０ｂ５ オア、６０ａ１ スイッチ、６０ａ２ スイッチ、６０ａ３ インバータ
ＳＷ−ｖｃｍ、ＳＷ−ａｎａｌｏｇ、Ｂｉｔ−０、Ｂｉｔ−１、Ｂｉｔ−２、Ｂｉｔ−３、ＥＯＣ、Ｄ０、Ｄ１、Ｄ２、Ｄ３ 信号、Ｄ［３：０］ デジタル信号、７１ コモン電圧固定用抵抗、７２ キャパシタ、１１ ＣＤＡＣ回路
１１０ 初期状態、１１１ サンプル動作１、１１２ サンプル動作２、１１３ ホールド動作１、１１４ ホールド動作２、１１５ ホールド動作３、１１６ ホールド動作４
４００ アナログデジタル回路、４１０ ＣＤＡＣ回路、４８０ レベルシフト回路、５００ ＳＡＲ論理回路、４１１ スイッチ、４１２ キャパシタ、４１４ キャパシタアレイ ４１５ スイッチアレイ、４１８ スイッチ、４１６ａ、４１６ｂ、４１６ｃ、４１６ｄ、４１６ｅスイッチ４１７ａ、４１７ｂ、４１７ｃ、４１７ｄ、４１７ｅ キャパシタ
２１０ 初期状態、２１１ サンプル動作１、２１２ サンプル動作２、２１３ ホールド動作１、２１４ ホールド動作２、２１５ ホールド動作３、２１６ ホールド動作４
４２６ａ、４２６ｂ、４２６ｃ、４２６ｄ、４２６ｅ キャパシタ、４２１ スイッチ、４２２ キャパシタ、４２３ 抵抗、４２４ 抵抗、４２８ キャパシタアレイ、４２９ スイッチアレイ、４２７ａ、４２７ｂ、４２７ｃ、４２７ｄ、４２７ｅ スイッチ
４３１ スイッチ、４３２ スイッチ、４３３ キャパシタ、４３４ キャパシタ、４３５ スイッチ、４３８ キャパシタアレイ、４３９ スイッチアレイ、４３６ａ、４３６ｂ、４３６ｃ、４３６ｄ、４３６ｅスイッチ４３７ａ、４３７ｂ、４３７ｃ、４３７ｄ、４３７ｅ キャパシタ
４４１ｎ サンプル＆ホールド回路、４４５ スイッチ、４４８ キャパシタアレイ、４４９ スイッチアレイ、４４２ｎ スイッチ、４４３ｎ キャパシタ、４４４ｎ スイッチ、４４６ａ、４４６ｂ、４４６ｃ、４４６ｄ、４４６ｅ スイッチ、４４７ａ、４４７ｂ、４４７ｃ、４４７ｄ、４４７ｅ キャパシタ
４５１ インバータ、４６０ｎ サンプル＆ホールド回路、４５５ スイッチ、４５８ キャパシタアレイ、４５９ スイッチアレイ、４６１ｎ、４６２ｎ インバータ、４６３ｎ、４６６ｎ ＡＮＤ、４６４ｎ、４６５ｎ ＯＲ、４６７ｎ、４６８ｎ スイッチ、４７１ｎ Ｐ型トランジスタ、４７２ｎ Ｎ型トランジスタ、４７３ｎ、４７４ｎ キャパシタ、４５６ａ、４５６ｂ、４５６ｃ、４５６ｄ、４５６ｅ キャパシタ、４５７ａ、４５７ｂ、４５７ｃ、４５７ｄ、４５７ｅ スイッチ
【技術分野】
【０００１】
容量アレイを用いた逐次変換型アナログデジタル回路及びそのアナログデジタル回路を用いた受信機。
【背景技術】
【０００２】
ＲＦ（Radio Frequency）受信機は、アンテナで受信した受信信号を検波した後、増幅し、アナログデジタル変換してデータ信号とし、ＤＳＰ（digital signal processor）に入力して復調データを出力する装置である。
そこで、受信機の小型化のため、増幅器、アナログデジタル変換器、ＤＳＰからなるシステムを１チップ化するＳＯＣ(system on chip)化が図られている。
【０００３】
ここで、ＤＳＰはロジック回路であり、ロジック回路に含まれるＭＯＳトランジスタを駆動する電圧は、近年の微細化技術の適用により、例えば、１．２Ｖ程度の低電圧である。すなわち、ロジック回路に使用されているＭＯＳトランジスタはいわゆる低電圧型ＭＯＳトランジスタである。一方、増幅器に含まれるＭＯＳトランジスタを駆動する電圧は、信号振幅とノイズとに関連するＳ／Ｎ比を大きくとる必要があることから、例えば、３．３Ｖの高電圧である。すなわち、増幅器に使用されるＭＯＳトランジスタはいわゆる高電圧型ＭＯＳトランジスタである。
そこで、上記のＳＯＣ化を図る場合に、アナログデジタル変換器によって、アナログ信号をロジック信号に変換した後に、信号電圧を変換することが望ましい。アナログデジタル変換器は、信号振幅とノイズとに関連するＳ／Ｎ比を維持し、デジタル変換の精度をあげるため、増幅器から出力される、振幅が大きい信号を、そのまま扱うことが望ましいからである。
【０００４】
ここで、容量アレイを用い、２の巾乗で大きさが変化する電圧を発生し、その電圧と入力されたアナログ信号の電圧とを逐次比較することにより、アナログ信号をデジタル化する、いわゆる、容量アレイを用いた逐次変換型アナログデジタル変換器が、比較的簡単な回路構成であることから、アナログデジタル変換器として使用されている（例えば、特許文献１参照。）。
容量アレイを用いた逐次変換型アナログデジタル変換器において、容量アレイ、比較器、及び、その他の制御回路を設計する際に、高電圧ＭＯＳトランジスタが使用されることになる。
しかし、高電圧ＭＯＳトランジスタに対しては微細化技術の適用は困難である。微細化技術では、駆動電圧の低下を前提として、ＭＯＳトランジスタに使用されるゲート電極の縮小、及び、ゲート絶縁膜の薄膜化が図られているからである。高電圧ＭＯＳトランジスタが占める面積は、低電圧ＭＯＳトランジスタが占める面積より増大する。また、微細化技術が適用されないとすると、容量アレイで使用されるキャパシタにもちいる絶縁膜が厚くなり、容量を確保するためのキャパシタの面積も増大する。従って、扱う信号の振幅が大きい場合には、容量アレイ型逐次変換アナログデジタル変換器が占める面積は増大する。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００７−１４２８６３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、アナログ入力信号を受け、そのアナログ電圧を基準電圧と比較する比較器を有するアナログデジタル変換器であって、その比較器を構成するＭＯＳトランジスタの耐圧をアナログ入力信号の信号振幅の最大電圧より低くすることが可能な逐次変換型アナログデジタル変換器を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記の課題を解決するため、本発明の一側面によれば、共通ノードに第１端子により接続され、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタを含むキャパシタアレイと、
共通ノードに接続され、共通ノードの電圧減衰に寄与する第２キャパシタと、
それぞれの前記第１キャパシタの第２端子に、第１基準電圧、第２基準電圧、又は、入力信号の電圧の内の一つの供給又は切り離しを行う第１スイッチ複数個を含むスイッチアレイと、
共通ノードに接続し、第３基準電圧の供給又は切り離しを行う第２スイッチと、
共通ノードの電圧を、第３基準電圧と比較する比較器と、
第１スイッチによる供給又は切り離し、及び、第２スイッチによる供給又は切り離しを制御する制御回路と、を備えることを特徴とするアナログデジタル回路が提供される。
【発明の効果】
【０００８】
本発明によれば、アナログ入力信号を受け、そのアナログ電圧を基準電圧と比較する比較器を有するアナログデジタル変換器であって、その比較器を構成するＭＯＳトランジスタの耐圧をアナログ入力信号の信号振幅の最大電圧より低くすることが可能な逐次変換型アナログデジタル変換器が提供される。その結果、逐次変換型アナログデジタル変換器のレイアウト面積が縮小される。
【図面の簡単な説明】
【０００９】
【図１】図１は、実施例１のアナログデジタル回路４が使用されているＲＦ受信機１を示す図である。
【図２】図２は、実施例１のアナログデジタル回路４を示す図である。
【図３】図３は実施例１におけるＣＤＡＣ回路１０を示す図である。
【図４】図４は実施例１におけるスイッチ回路６０ａ、６０ｂを示す回路図である。
【図５】図５はＳＡＲ論理回路１００の制御動作を説明するフローチャートである。
【図６】図６は、ＳＡＲ論理回路１００の動作を示すタイミングチャ−トである。
【図７】図７は実施例２のアナログデジタル回路４の変形例におけるＣＤＡＣ回路１１を示す図である。
【図８】図８は実施例３のアナログデジタル回路４００を示す図である。
【図９】図９は、実施例３のＣＤＡＣ回路４１０を示す図である。
【図１０】図１０はＳＡＲ論理回路５００の制御動作を説明するフローチャートである。
【図１１】図１１は、ＳＡＲ論理回路５００の動作を示すタイミングチャ−トである。
【図１２】図１２は、実施例４のＣＤＡＣ回路４２０を示す。
【図１３】図１３は、実施例５のＣＤＡＣ回路４３０を示す。
【図１４】図１４は、実施例６のＣＤＡＣ回路４４０を示す。
【図１５】図１５は、実施例７のＣＤＡＣ回路４５０を示す。
【発明を実施するための形態】
【００１０】
本発明は、実施例に対し、当業者が想到可能な、設計上の変更が加えられたもの、及び、実施例に現れた構成要素の組み換えが行われたものも含む。また、本発明は、その構成要素が同一の作用効果を及ぼす他の構成要素へ置き換えられたもの等も含み、実施例に限定されない。
【実施例１】
【００１１】
図１は、実施例１のアナログデジタル回路４が使用されているＲＦ受信機１を示す図である。ＲＦ受信機１は、フィルタ回路及び増幅器３、アナログデジタル回路(ＡＤＣ)４、ＤＳＰ(digital signal processor)復調器５を備える。ＲＦ受信機１は、アンテナ２により受信した変調信号を、もとの信号を復元する装置である。フィルタ回路及び増幅器３は、変調信号のノイズを減衰させて増幅する回路である。アナログデジタル回路４は入力された変調信号をデジタル信号に変換する回路である。ＤＳＰ復調器５は、アナログデジタル回路４によりデジタル化された信号を受け、変調前の信号を復元して、表示装置６又は音声発生装置７に出力する回路である。ここで、変調前の信号とは、表示装置６用の画像データに関する信号、音声発生装置７用の音声に関する信号等をいう。
【００１２】
図２は、実施例１のアナログデジタル回路４を示す図である。アナログデジタル回路４は、ＣＤＡＣ（capacitor digital analog converter）回路１０、比較器９０、ＳＡＲ（successive approximation register:逐次比較レジスタ）論理回路１００、及び、レベルシフト回路８０ａ、８０ｂ、８０ｃ、８０ｄ、８０ｅ、８０ｆを備える。
レベルシフト回路８０ａ、８０ｂ、８０ｃ、８０ｄ、８０ｅ、８０ｆは、振幅が小さく、振幅の上限が低電圧な信号を受けると、その信号に同期した、振幅が大きく、振幅の上限が高電圧な信号を出力する回路である。
【００１３】
ＣＤＡＣ回路１０は、アナログデジタル回路４に入力される入力信号Ｖｉｎのアナログ電圧Ｖｉｎｓに対応するデジタル信号の特定において、入力信号Ｖｉｎをサンプリングし、次いで、デジタル信号の各ビットの論理を決定するために用いられる逐次比較信号Ｖｏｕｔを、サンプリングした入力信号Ｖｉｎに基づいて発生し、比較器９０に対して出力する回路である。逐次比較信号Ｖｏｕｔの信号電圧Ｖｏｕｔｓは、サンプリングした入力信号Ｖｉｎの電圧を一定の比率により減衰させた電圧である。ＣＤＡＣ回路１０は、逐次比較信号Ｖｏｕｔの発生を、ＳＡＲ論理回路１００の制御に基づいて行い、ＳＡＲ論理回路から、制御のために用いられる信号、信号ＳＷ−ＶＣＭ、信号ＳＷ−ａｎａｌｏｇ、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３を受け取る。また、ＣＤＡＣ回路１０は、逐次比較信号Ｖｏｕｔの発生のため、一定の高電圧を有する高電圧信号ＶＲＨ、その高電圧より低い一定の低電圧を有する低電圧信号ＶＲＬ、その高電圧と低電圧の中間の基準電圧を有する基準信号Ｖｃｍの入力を受ける。ＣＤＡＣ回路１０の動作及び逐次比較信号Ｖｏｕｔについて、後に図３を用いて詳細に説明する。
【００１４】
比較器９０は、ＣＤＡＣ回路１０から出力される逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓ及び基準信号Ｖｃｍの基準電圧Ｖｃｍｓを比較し、電圧Ｖｏｕｔｓが基準電圧Ｖｃｍｓより高ければ論理“Ｌ”を有し、電圧Ｖｏｕｔｓが基準電圧Ｖｃｍｓより低ければ論理“Ｈ”を有する逐次比較結果信号を出力する回路である。
ＳＡＲ論理回路１００は、入力されたクロック信号に同期して、ＣＤＡＣ回路１０によってサンプリングされた入力信号Ｖｉｎに基づいて、ＣＤＡＣ回路１０から逐次比較信号Ｖｏｕｔを発生させ、ＣＤＡＣ回路１０に逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓを記憶させる、制御を行う回路である。
なお、ＣＤＡＣ回路１０を制御するために、ＳＡＲ論理回路１００は、ＣＤＡＣ回路１０に対して、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３、信号ＳＷ−ａｎａｌｏｇ、信号ＳＷ−ｖｃｍを出力する。
また、逐次比較信号Ｖｏｕｔを受けた比較器９０から出力された逐次比較結果信号の論理に基づいて、ＳＡＲ論理回路１００は、サンプリングされた入力信号Ｖｉｎのアナログ電圧に対応する、デジタル信号Ｄ［３：０］の各ビットを確定し、各ビットに対応する論理信号（信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３）及び信号状態を示す信号ＥＯＣを出力する回路である。ＳＡＲ論理回路１００が行うＣＤＡＣ回路１０の制御、及び、デジタル信号の特定については、後に図５、図６を用いて説明する。
【００１５】
図３は実施例１におけるＣＤＡＣ回路１０を示す図である。ＣＤＡＣ回路１０は、反転信号を出力する反転回路２０と、スイッチ回路３０と、キャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅを備えるキャパシタアレイ４０と、キャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅに対応したスイッチ回路６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅと、キャパシタ７０とを備える。
【００１６】
反転回路２０は、ＳＷ−ｖｃｍ信号を入力端子で受け、その論理を反転したＳＷ−ｖｃｍ反転信号を出力する。
スイッチ回路３０は、入力端子と出力端子間に並列に接続された、Ｐ型ＭＯＳトランジスタと、Ｎ型ＭＯＳトランジスタとを有する。Ｐ型ＭＯＳトランジスタのゲート電極にはＳＷ−ｖｃｍ反転信号が接続され、Ｎ型ＭＯＳトランジスタのゲート電極にはＳＷ−ｖｃｍ信号が接続されている。入力端子には基準電圧を有する基準信号Ｖｃｍが接続され、出力端子には、キャパシタアレイ４０の共通ノードが接続されている。
【００１７】
キャパシタアレイ４０は、複数のキャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅを備える。キャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅは、その一方の電極が共通ノードに接続され、キャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅが有する容量の内の最小容量を１とした場合、他のキャパシタの容量は、２ｎ乗（ｎは正の整数）により表される。すなわち、キャパシタアレイ４０は、いわゆる、バイナリ重み付け容量値を有するキャパシタを備える。具体的には、キャパシタ５０ａの容量を１×Ｃｏ（Ｃｏは正の定数）とした場合に、キャパシタ５０ｂの容量は１×Ｃｏ、キャパシタ５０ｃの容量は２×Ｃｏ、キャパシタ５０ｄの容量は４×Ｃｏ、キャパシタ５０ｅの容量は８×Ｃｏである。
なお、共通ノードは、逐次比較信号Ｖｏｕｔを出力する端子に接続し、共通ノードの電圧は逐次比較信号Ｖｏｕｔの電圧と等しい。
【００１８】
スイッチ回路６０ｂ、６０ｃ、６０ｄ、６０ｅそれぞれは、端子Ｃｏｕｔにより、キャパシタ５０ｂ、５０ｃ、５０ｄ、５０ｅそれぞれの他方の電極（共通ノードと接続していない電極）と接続する。スイッチ回路６０ｂ、６０ｃ、６０ｄ、６０ｅそれぞれは、端子ＣＯＤＥにより、ＳＡＲ論理回路１００から出力される信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３と接続する。スイッチ回路６０ｂ、６０ｃ、６０ｄ、６０ｅそれぞれは、端子ＳＷ−ａｎａｌｏｇＳにより、ＳＡＲ論理回路１００から出力される信号ＳＷ−ａｎａｌｏｇと接続する。スイッチ回路６０ｂ、６０ｃ、６０ｄ、６０ｅそれぞれは、端子ＶｉｎＳ、端子ＶＲＨＳ、端子ＶＲＬＳにより、入力信号Ｖｉｎ、高電圧信号ＶＲＨ、低電圧信号ＶＲＬと接続する。なお、スイッチ回路６０ｂ、６０ｃ、６０ｄ、６０ｅの詳細については、図４を用いて説明する。
スイッチ回路６０ａは、端子Ｃｏｕｔにより、キャパシタ５０ａの他方の電極（共通ノードと接続していない電極）と接続する。スイッチ回路６０ａは、端子ＳＷ−ａｎａｌｏｇＳにより、ＳＡＲ論理回路１００から出力される信号ＳＷ−ａｎａｌｏｇと接続する。スイッチ回路６０ａは、端子ＶｉｎＳ、端子ＶＲＬＳにより、入力信号Ｖｉｎ、低電圧信号ＶＲＬと接続する。なお、スイッチ回路６０ａの詳細については、図４を用いて説明する。
キャパシタ７０は、一方の電極により、共通ノードと接続し、他方の電極により、一定電圧を有する信号ＡＶＳと接続する。ここで、信号ＡＶＳが有する一定電圧は、入力信号Ｖｉｎが有する電圧振幅の最低電圧より低い電圧である。そして、キャパシタ７０は、キャパシタ７０の容量と、キャパシタアレイ４０に含まれる複数のキャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅの合計容量とに応じて、共通ノードの電圧を減衰する役割をもつ。キャパシタ７０による、共通ノードの電圧減衰への寄与は、後に、（３）式、或いは、（１３）式により説明する。
【００１９】
図４は実施例１におけるスイッチ回路６０ａ、６０ｂを示す回路図である。スイッチ回路６０ｂと、スイッチ回路６０ｃ、６０ｄ、６０ｅとは同様な回路であるから、スイッチ回路６０ｂの説明により、それらの回路に対しても説明したこととする。
【００２０】
スイッチ回路６０ｂは、スイッチ６０ｂ１、スイッチ６０ｂ２、インバータ６０ｂ３、アンド６０ｂ４、オア６０ｂ５を備える。
インバータ６０ｂ３は、信号ＳＷ−ａｎａｌｏｇを受け、その信号とは論理が反転している反転信号ＳＷ−ａｎａｌｏｇを出力する反転回路である。
スイッチ６０ｂ１は第１端子及び第２端子を有し、第１端子及び第２端子を共有し、第１端子と第２端子間に並列に配置されたＰ型トランジスタ及びＮ型トランジスタを備える。第１端子は入力信号Ｖｉｎを受け、第２端子はキャパシタアレイ４０を構成するキャパシタ５０ｂと接続する。Ｐ型トランジスタのゲート電極は反転信号ＳＷ−ａｎａｌｏｇを受け、Ｎ型トランジスタのゲート電極は信号ＳＷ−ａｎａｌｏｇを受ける。ここで、入力信号Ｖｉｎの電圧振幅が大きいので、その、オン／オフを行うため、スイッチ６０ｂ１のＰ型トランジスタ及びＮ型トランジスタは高耐圧ＭＯＳトランジスタである。従って、それにともない、その他の構成要素、スイッチ６０ｂ２、インバータ６０ｂ３、アンド６０ｂ４、オア６０ｂ５も、高耐圧ＭＯＳを備える。そうすると、信号ＳＷ−ａｎａｌｏｇ、信号Ｂｉｔ−１、Ｂｉｔ−２、Ｂｉｔ−３も高電圧振幅を有する信号である必要がある。ここで、ＳＡＲ論理回路１００のＭＯＳトランジスタは低耐圧ＭＯＳトランジスタであるため、低電圧振幅しか扱うことができない。従って、ＳＡＲ論理回路１００からの信号ＳＷ−ａｎａｌｏｇ、信号Ｂｉｔ−１、Ｂｉｔ−２、Ｂｉｔ−３に対応する信号のレベルを、レベルシフト回路８０ａ、８０ｂ、８０ｃ、８０ｄ、８０ｅ、８０ｆによって、高レベル信号に変換している。
【００２１】
スイッチ６０ｂ２は第１端子、第２端子及び第３端子を有し、第１端子と第３端子間に配置されたＰ型トランジスタ及び第２端子と第３端子間に配置されたＮ型トランジスタを備える。第１端子は低電圧信号ＶＲＬを受け、第２端子は高電圧信号ＶＲＨを受け、第３端子はキャパシタアレイ４０を構成するキャパシタ５０ｂと接続する。Ｐ型トランジスタのゲート電極はオア回路６０ｂ５からの出力信号を受け、Ｎ型トランジスタのゲート電極はアンド６０ｂ４からの出力信号を受ける。
【００２２】
アンド６０ｂ４は、一方の入力端子に反転信号ＳＷ−ａｎａｌｏｇを受け、他方の入力端子にＣＯＤＥ信号を受ける。ここで、スイッチ回路６０ｂにおけるＣＯＤＥ信号は信号Ｂｉｔ−０である。そして、アンド６０ｂ４は反転信号ＳＷ−ａｎａｌｏｇの論理とＣＯＤＥ信号の論理との論理積に相当する論理を有する信号を出力する回路である。
オア６０ｂ５は、一方の入力端子に反転信号ＳＷ−ａｎａｌｏｇを受け、他方の入力端子にＣＯＤＥ信号を受ける。ここで、スイッチ回路６０ｂにおけるＣＯＤＥ信号は信号Ｂｉｔ−０である。そして、アンド６０ｂ４は反転信号ＳＷ−ａｎａｌｏｇの論理とＣＯＤＥ信号の論理との論理和に相当する論理を有する信号を出力する回路である。
【００２３】
上記より、スイッチ回路６０ｂは、ＳＡＲ論理回路１００からの信号Ｂｉｔ−０及び信号ＳＷ−ａｎａｌｏｇに応じて、入力信号Ｖｉｎ、低電圧信号ＶＲＬ、高電圧信号ＶＲＨのいずれかを、キャパシタ５０ｂと接続する回路である。同様に、スイッチ回路６０ｃは、ＳＡＲ論理回路１００からの信号Ｂｉｔ−１及び信号ＳＷ−ａｎａｌｏｇに応じて、入力信号Ｖｉｎ、低電圧信号ＶＲＬ、高電圧信号ＶＲＨのいずれかを、キャパシタ５０ｃと接続する回路である。同様に、スイッチ回路６０ｄは、ＳＡＲ論理回路１００からの信号Ｂｉｔ−２及び信号ＳＷ−ａｎａｌｏｇに応じて、入力信号Ｖｉｎ、低電圧信号ＶＲＬ、高電圧信号ＶＲＨのいずれかを、キャパシタ５０ｄと接続する回路である。同様に、スイッチ回路６０ｅは、ＳＡＲ論理回路１００からの信号Ｂｉｔ−３及び信号ＳＷ−ａｎａｌｏｇに応じて、入力信号Ｖｉｎ、低電圧信号ＶＲＬ、高電圧信号ＶＲＨのいずれかを、キャパシタ５０ｅと接続する回路である。
なお、スイッチ回路６０ｂ、６０ｃ、６０ｄ、６０ｅの動作の詳細については、図５、６を用いて、ＳＡＲ論理回路１００の制御動作とともに説明する。
【００２４】
スイッチ回路６０ａは、スイッチ６０ａ１、スイッチ６０ａ２、インバータ６０ａ３、を備える。
インバータ６０ａ３は、信号ＳＷ−ａｎａｌｏｇを受け、その信号とは論理が反転している反転信号ＳＷ−ａｎａｌｏｇを出力する反転回路である。
スイッチ６０ａ１は第１端子及び第２端子を有し、第１端子及び第２端子を共有し、第１端子と第２端子間に並列に配置されたＰ型トランジスタ及びＮ型トランジスタを備える。第１端子は入力信号Ｖｉｎを受け、第２端子はキャパシタアレイ４０を構成するキャパシタ５０ａと接続する。Ｐ型トランジスタのゲート電極は反転信号ＳＷ−ａｎａｌｏｇを受け、Ｎ型トランジスタのゲート電極は信号ＳＷ−ａｎａｌｏｇを受ける。
【００２５】
スイッチ６０ａ２は第１端子、及び、第２端子を有し、第１端子及び第２端子を共有し、第１端子と第２端子間に並列に配置されたＰ型トランジスタ及びＮ型トランジスタを備える。第１端子は低電圧信号ＶＲＬを受け、第２端子はキャパシタアレイ４０を構成するキャパシタ５０ａと接続する。Ｐ型トランジスタのゲート電極は信号ＳＷ−ａｎａｌｏｇを受け、Ｎ型トランジスタのゲート電極は反転信号ＳＷ−ａｎａｌｏｇを受ける。
上記より、スイッチ回路６０ａは、ＳＡＲ論理回路１００からの信号ＳＷ−ａｎａｌｏｇに応じて、入力信号Ｖｉｎ、低電圧信号ＶＲＬ、のいずれかを、キャパシタ５０ａと接続する回路である。なお、スイッチ回路６０ｂ、６０ｃ、６０ｄ、６０ｅの動作の詳細については、図５、６を用いて、ＳＡＲ論理回路１００の制御動作とともに説明する。
【００２６】
図５はＳＡＲ論理回路１００の制御動作を説明するフローチャートである。
初期状態１１０において、ＳＡＲ論理回路１００は、アナログ電圧を有する入力信号Ｖｉｎに対応するデジタル信号の各ビットを保持する４つレジスタＲｅｇ０、１、２、３をリセットする。
【００２７】
サンプル動作１（１１１）において、ホールド動作４の結果を残すため、ＳＡＲ論理回路１００は、ＣＤＡＣ回路１０の共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓと、基準信号Ｖｃｍの電圧Ｖｃｍｓとを比較した結果得られた、比較器９０から出力される比較結果信号の論理をレジスタＲｅｇ０に保持させる。次いで、ＳＡＲ論理回路１００は、論理”Ｈ”の信号ＳＷ−ｖｃｍ、論理”Ｈ”の信号ＳＷ−ａｎａｌｏｇを出力する。共通ノードには基準信号Ｖｃｍがスイッチ回路３０を介して接続する。また、入力信号Ｖｉｎが、スイッチ回路６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅによって、キャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅと接続する。
ここで、キャパシタ７０の容量をＣ1、キャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅの容量をそれぞれ、Ｃ０、Ｃ０、２Ｃ０、４Ｃ０、８Ｃ０、信号ＡＶＳの電圧Ｖａｖｓ、基準信号Ｖｃｍの電圧Ｖｃｍｓ、信号ＶＲＨの電圧Ｖｒｈｓ、信号ＶＲＬの電圧Ｖｒｌｓ、入力信号Ｖｉｎの電圧Ｖｉｎｓ、共通ノードに現れる逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓとする。
そこで、入力信号Ｖｉｎをサンプリングした時の共通ノードに蓄積される電荷Ｑ１は、以下のように表される。
Ｑ１＝（Ｖｃｍｓ−Ｖｉｎｓ）×１６Ｃ０＋（Ｖｃｍｓ−Ｖａｖｓ）×Ｃ１------（１）式
なお、キャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅの容量の合計が、上記では１６Ｃ０であったが、さらに、上記のキャパシタアレイ４０のキャパシタの数が増え、容量の合計がＢ×Ｃ０であってもよい。ここで、Ｂは２のｎ乗（ｎは正の整数）の整数である。
その場合は、Ｑ１は以下のように表される。
Ｑ１＝（Ｖｃｍｓ−Ｖｉｎｓ）×ＢＣ０＋（Ｖｃｍｓ−Ｖａｖｓ）×Ｃ１-----（１１）式
【００２８】
サンプル動作２（１１２）において、ＳＡＲ論理回路１００は、信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３として、レジスタＲｅｇ０、１、２、３が保持するデータを出力する。また、ＳＡＲ論理回路１００は、論理”Ｈ”の信号ＥＯＣを出力する。
【００２９】
ホールド動作１（１１３）において、ＳＡＲ論理回路１００は、論理”Ｌ”の信号ＳＷ−ｖｃｍ、論理”Ｌ”の信号ＳＷ−ａｎａｌｏｇを出力する。その結果、共通ノードと基準信号Ｖｃｍは分離され、入力信号Ｖｉｎと、キャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅとは、スイッチ回路６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅによって、分離される。次いで、ＳＡＲ論理回路１００は、論理”Ｌ”の信号Ｂｉｔ−０、論理”Ｌ”の信号Ｂｉｔ−１、論理”Ｌ”の信号Ｂｉｔ−２、論理”Ｈ”の信号Ｂｉｔ−３を出力する。なお、上記のような場合、以下、ビット信号を｛１０００｝に設定するという。｛ ｝内の左のデジットから順に、信号Ｂｉｔ−３の論理、信号Ｂｉｔ−２の論理、信号Ｂｉｔ−１の論理、信号Ｂｉｔ−０の論理、を表す。その結果、スイッチ回路６０ｅによって、高電圧信号ＶＲＨがキャパシタ５０ｅに接続し、スイッチ回路６０ａ、６０ｂ、６０ｃ、６０ｄによって、低電圧信号ＶＲＬがキャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄに接続する。
そこで、ホールド動作１を行った時の共通ノードに蓄積される電荷Ｑ２は、以下のように表される。
Ｑ２＝（Ｖｏｕｔｓ−Ｖｒｈｓ）×Ａ×Ｃ０＋（１６−Ａ）（Ｖｏｕｔｓ−Ｖｒｌｓ）×Ｃ０＋（Ｖｏｕｔｓ−Ｖａｖｓ）×Ｃ１--------（２）式
そして、Ａは、キャパシタ５０ｂ、５０ｃ、５０ｄ、５０ｅの内、高電圧信号ＶＲＨが接続されているキャパシタの容量の合計をＣ０で除して得た定数である。なお、ホールド動作１では、Ａは８である。
なお、キャパシタアレイ４０のキャパシタの数が増え、上記のように容量の合計がＢＣ０であったときには、Ｑ２は以下である。
Ｑ２＝（Ｖｏｕｔｓ−Ｖｒｈｓ）×Ａ×Ｃ０＋（Ｂ−Ａ）（Ｖｏｕｔｓ−Ｖｒｌｓ）×Ｃ０＋（Ｖｏｕｔｓ−Ｖａｖｓ）×Ｃ１--------（１２）式
ここで、電荷保存の法則より、Ｑ１とＱ２は等しい。そこで、Ｑ１＝Ｑ２として、（１）式及び（２）式から、Ｖｏｕｔｓについて導くと、以下のようになる。
Ｖｏｕｔｓ＝Ｖｃｍｓ−（１６・Ｖｉｎｓ−Ａ・Ｖｒｈｓ−（１６−Ａ）・Ｖｒｌｓ）×Ｃ０／（１６・Ｃ０＋Ｃ１）--------（３）式
なお、同様に、キャパシタアレイ４０のキャパシタの数が増え、上記のように容量の合計がＢＣ０であったときには、Ｑ３は以下である。
Ｖｏｕｔｓ＝Ｖｃｍｓ−（Ｂ・Ｖｉｎｓ−Ａ・Ｖｒｈｓ−（Ｂ−Ａ）・Ｖｒｌｓ）×Ｃ０／（Ｂ・Ｃ０＋Ｃ１）--------（１３）式
上記の（３）式より、共通ノードに現れる逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓは、共通ノードにキャパシタ７０が接続していることにより、キャパシタ７０の容量Ｃ１が大きい程、Ｖｃｍｓ以外の項の値が小さくなるため、減衰することがわかる。
ホールド動作１の後、ＣＤＡＣ回路１０の共通ノードの電圧と基準電圧Ｖｃｍの電圧Ｖｃｍｓとを比較した結果、共通ノードの電圧が高ければ、比較器９０の比較結果信号の論理は”Ｌ”になり、デジタル信号の最上位ビットを表す信号Ｄ３の論理は”Ｌ”となる。一方、共通ノードの電圧が低ければ、比較器９０の比較結果信号の論理は”Ｈ”になり、デジタル信号の最上位ビットを表す信号Ｄ３の論理は”Ｈ”となる。
【００３０】
ホールド動作２（１１４）において、ＳＡＲ論理回路１００は、ＣＤＡＣ回路１０の共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓと、基準信号Ｖｃｍの電圧Ｖｃｍｓとを比較した結果得られた、比較器９０から出力された比較結果信号の論理を、最上位ビットＤ３に対応するレジスタＲｅｇ３に保持させる。
次いで、ＳＡＲ論理回路１００は、論理”Ｈ”の信号Ｂｉｔ−２を出力し、また、比較器９０から出力される比較結果信号の論理と逆の論理を有する信号Ｂｉｔ−３を出力する。その結果、ホールド動作１の後に、共通ノードの電圧が、Ｖｃｍｓより高い場合には、ホールド動作２では、ビット信号は｛０１００｝に設定される。共通ノードの電圧が、Ｖｃｍｓより低い場合には、ホールド動作２では、ビット信号は｛１１００｝に設定される。その結果、（３）式において、ビット信号が｛１１００｝に設定されたときには、Ａは１２、ビット信号が｛０１００｝に設定されたときには、Ａは４となる。
ホールド動作２の後、ＣＤＡＣ回路１０の共通ノードの電圧と基準電圧Ｖｃｍの電圧Ｖｃｍｓとを比較した結果、共通ノードの電圧が高ければ、比較器９０の比較結果信号の論理は”Ｌ”になり、デジタル信号の３ビット目を表す信号Ｄ２の論理は”Ｈ”になる。一方、共通ノードの電圧が低ければ、比較器９０の比較結果信号の論理は”Ｈ”になり、デジタル信号の３ビット目を表す信号Ｄ２の論理は”Ｌ”となる。
【００３１】
ホールド動作３（１１５）において、ＳＡＲ論理回路１００は、ＣＤＡＣ回路１０の共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓと、基準信号Ｖｃｍの電圧Ｖｃｍｓとを比較した結果得られた、比較器９０から出力される比較結果信号の論理を、ビットＤ２に対応するレジスタＲｅｇ２に保持させる。
次いで、ＳＡＲ論理回路１００は、論理”Ｈ”の信号Ｂｉｔ−１を出力し、また、比較器９０から出力された比較結果信号の論理と逆の論理を有する信号Ｂｉｔ−２を出力する。その結果、ホールド動作２の後に、共通ノードの電圧（逐次比較信号Ｖｏｕｔｓ）が、Ｖｃｍｓより高い場合には、ホールド動作３では、ビット信号は｛Ｘ１１０｝に設定される。共通ノードの電圧が、Ｖｃｍｓより低い場合には、ホールド動作３では、ビット信号は｛Ｘ０１０｝に設定される。ここで、Ｘは１又は０の整数である。
その結果、（３）式において、ビット信号が｛０１１０｝、｛００１０｝に設定されたときには、Ａは６、２となる。ビット信号が｛１１１０｝、｛１０１０｝に設定されたときには、Ａは１４、１０となる。
ホールド動作３の後、ＣＤＡＣ回路１０の共通ノードの電圧と基準電圧Ｖｃｍの電圧Ｖｃｍｓとを比較した結果、共通ノードの電圧が高ければ、比較器９０の比較結果信号の論理は”Ｌ”になり、デジタル信号の２ビット目を表す信号Ｄ１の論理は”Ｈ”になる。一方、共通ノードの電圧が低ければ、比較器９０の比較結果信号の論理は”Ｈ”になり、デジタル信号の２ビット目を表す信号Ｄ１の論理は”Ｌ”となる。
【００３２】
ホールド動作４（１１６）において、ＳＡＲ論理回路１００は、ＣＤＡＣ回路１０の共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓと、基準信号Ｖｃｍの電圧Ｖｃｍｓとを比較した結果得られた、比較器９０から出力された比較結果信号を、ビットＤ１に対応するレジスタＲｅｇ１に保持させる。
次いで、ＳＡＲ論理回路１００は、論理”Ｌ”の信号Ｂｉｔ−０を出力し、また、比較器９０からの比較結果信号の論理と逆の論理を有する信号Ｂｉｔ−１を出力する。その結果、ホールド動作３の後に、共通ノードの電圧が、Ｖｃｍｓより高い場合には、ホールド動作４では、ビット信号は｛ＸＸ０１｝に設定される。共通ノードの電圧が、Ｖｃｍｓより低い場合には、ホールド動作３では、ビット信号は｛ＸＸ１１｝に設定される。ここで、Ｘは１又は０の整数である。
その結果、（３）式において、ビット信号が｛１１０１｝、｛１００１｝、｛０１０１｝、｛０００１｝に設定されたときには、Ａは１３、９、５、１となる。ビット信号が｛１１１１｝、｛１０１１｝、｛０１１１｝、｛００１１｝に設定されたときには、Ａは１５、１１、７、３となる。
ホールド動作４の後、ＣＤＡＣ回路１０の共通ノードの電圧と基準電圧Ｖｃｍの電圧Ｖｃｍｓとを比較した結果、共通ノードの電圧が高ければ、比較器９０の比較結果信号の論理は”Ｌ”になり、デジタル信号の１ビットを表す信号Ｄ０の論理は”Ｈ”となる。一方、共通ノードの電圧が低ければ、比較器９０の比較結果信号の論理は”Ｌ”になり、デジタル信号の１ビット目を表す信号Ｄ０の論理は”Ｈ”となる。
【００３３】
上記を簡単にまとめると、まず、ＳＡＲ論理回路１００は、ＣＤＡＣ回路１０に制御信号（信号ＳＷ−ｖｃｍ、信号ＳＷ−ａｎａｌｏｇ、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３）を出力する。
その結果、信号ＳＷ−ｖｃｍ、信号ＳＷ−ａｎａｌｏｇの双方が論理”Ｈ”であるときに、共通ノードと基準信号Ｖｃｍは接続し、共通ノードの電圧はVｃｍｓになるとともに、（１）式で表された電荷が蓄積される。すなわち、入力信号Ｖｉｎの電圧Ｖｉｎｓに応じた電荷が、共通ノードにサンプリングされることになる。
次いで、ＳＡＲ論理回路１００は、信号ＳＷ−ｖｃｍ、信号ＳＷ−ａｎａｌｏｇの論理を”Ｌ”とする。その結果、キャパシタアレイ４０のキャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅに接続する信号は、入力信号Ｖｉｎから、高電圧信号ＶＲＨと低電圧信号ＶＲＬとに変更される。また、ＳＡＲ論理回路１００は、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３の論理を変更することにより、キャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅに接続する高電圧信号ＶＲＨと低電圧信号ＶＲＬとの組み合わせを変更する。
キャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅの容量は、Ｃ０、Ｃ０、２Ｃ０、４Ｃ０、８Ｃ０なので、高電圧信号ＶＲＨと低電圧信号ＶＲＬとの接続組み合わせを換えると、共通ノードと高電圧信号ＶＲＨとの間の容量がＡ×Ｃ０であるときに、共通ノードと低電圧信号ＶＲＬとの間の容量は（１６−Ａ）×Ｃ０となる。また、Ａは０から１５までの整数値となる。なお、キャパシタアレイ４０全体の容量をＢＣ０としたときには、共通ノードと低電圧信号ＶＲＬとの間の容量は（Ｂ−Ａ）×Ｃ０である。
そうすると、（３）式からわかるように、基準信号Ｖｃｍの電圧Ｖｃｍｓと、入力信号Ｖｉｎの電圧Ｖｉｎｓを１／（１＋Ｃ１／１６／Ｃ０）（全体容量をＢＣ０としたときには、１／（１＋Ｃ１／Ｂ／Ｃ０）である。）の割合で減衰した電圧との差電圧に対して、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３の論理の組み合わせによって決められた電圧が加わって、共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓとなる。また、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３の論理の組み合わせによって決められた電圧は、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３の論理によって、１６段階で調節される。
そこで、ＳＡＲ論理回路１００が、ホールド動作１、２、３、４をすることによって、基準信号Ｖｃｍの電圧Ｖｃｍｓと、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓとを、クロック信号ＣＬＫに同期して、比較器９０によって逐次比較すると、（３）式の第２項の括弧内（１６・Ｖｉｎｓ−Ａ・Ｖｒｈｓ−（１６−Ａ）・Ｖｒｌｓ）（全体容量をＢＣ０としたときには、Ｂ・Ｖｉｎｓ−Ａ・Ｖｒｈｓ−（Ｂ−Ａ）・Ｖｒｌｓ）である。）が正か負かを判断することになる。そして、（ＳＡＲ論理回路１００は、ホールド動作１、２、３、４を通じて、１６・Ｖｉｎｓ−Ａ・Ｖｒｈｓ−（１６−Ａ）・Ｖｒｌｓ）（全体容量をＢＣ０としたときには、Ｂ・Ｖｉｎｓ−Ａ・Ｖｒｈｓ−（Ｂ−Ａ）・Ｖｒｌｓ）である。）が０に漸近するように、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３の論理の組み合わせを制御する。すなわち、いわゆる、漸近動作を行うように、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３の論理の組み合わせを制御する。
その結果、ＳＡＲ論理回路１００によって、ホールド動作４が終了した時点で、（３）式の第２項の括弧内の数値が０に一番漸近する数値Ａが選択される。その結果、ＳＡＲ論理回路１００はそのＡを２進数で表したデジタル信号Ｄ［３：０］を出力する。
【００３４】
図６は、ＳＡＲ論理回路１００の動作を示すタイミングチャ−トである。図６において、クロック信号ＣＬＫ、入力信号Ｖｉｎ、逐次比較信号Ｖｏｕｔ、信号ＳＷ−ｖｃｍ、信号ＳＷ−ａｎａｌｏｇ、比較結果信号、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３、信号ＥＯＣ、デジタル信号Ｄ［３：０］（信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３）、ＣＤＡＣ動作を示す。
【００３５】
クロック信号ＣＬＫは、一定の周期で、論理”Ｈ”と論理”Ｌ”を繰り返す信号であり、ＳＡＲ論理回路１００の動作において、同期をとるための信号である。
ＣＤＡＣ動作は、図５に示した、サンプル動作及びホールド動作をどの期間で行っているかを示すものである。また、サンプル動作期間における、○の中の数字は、サンプル動作１、２を表している。また、ホールド期間における、○の中の数字は、ホールド動作１、２、３、４を表している。
比較結果信号については、比較器９０から出力される信号であり、図２のおける比較器９０における説明とともに、説明を行っているので、説明を省略する。
入力信号Ｖｉｎ、逐次比較信号Ｖｏｕｔ、信号ＳＷ−ｖｃｍ、信号ＳＷ−ａｎａｌｏｇ、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３、信号ＥＯＣ、デジタル信号Ｄ［３：０］（信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３）については、図２、図５におけるＳＡＲ論理回路１００の説明とともに、説明を行っているので、説明を省略する。
なお、入力信号Ｖｉｎの振幅電圧は、図６においては、ＧＮＤレベル（０ｖ）から電源レベル（３．３ｖ）である。また、逐次比較信号Ｖｏｕｔの振幅電圧は、図６においては、ＧＮＤレベル（０ｖ）から電源レベル（１．２ｖ）である。
【００３６】
時刻Ｔ２から時刻Ｔ３において、ＳＡＲ論理回路１００は、サンプル動作１を行う。ＳＡＲ論理回路１００は、論理”Ｈ”の信号ＳＷ−ｖｃｍ、論理”Ｈ”の信号ＳＷ−ａｎａｌｏｇを出力する。その結果、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３の論理に関わらず、共通ノードには基準信号Ｖｃｍがスイッチ回路３０を介して接続する。また、入力信号Ｖｉｎが、スイッチ回路６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅによって、キャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅと接続する。
【００３７】
時刻Ｔ３から時刻Ｔ４において、ＳＡＲ論理回路１００は、サンプル動作２を行う。ＳＡＲ論理回路１００は、信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３として、レジスタＲｅｇ０、１、２、３が保持するデータを出力する。また、ＳＡＲ論理回路１００は、論理”Ｈ”の信号ＥＯＣを出力する。
【００３８】
時刻Ｔ４から時刻Ｔ５において、ＳＡＲ論理回路１００は、ホールド動作１を行う。ＳＡＲ論理回路１００は、論理”Ｌ”の信号ＳＷ−ｖｃｍ、論理”Ｌ”の信号ＳＷ−ａｎａｌｏｇを出力する。次いで、ＳＡＲ論理回路１００は、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３から構成されるビット信号を｛１０００｝に設定する。
【００３９】
時刻Ｔ５から時刻Ｔ６において、ＳＡＲ論理回路１００は、ホールド動作２を行う。ＳＡＲ論理回路１００は、ＣＤＡＣ回路１０の共通ノードの電圧、すなわち、Ｖｏｕｔの電圧と、基準信号Ｖｃｍの電圧とを比較した結果得られた、比較器９０から出力された比較結果信号の論理を、最上位ビットＤ３に対応するレジスタＲｅｇ３に保持させる。
次いで、ＳＡＲ論理回路１００は、論理”Ｈ”の信号Ｂｉｔ−２を出力する。また、比較器９０から出力される比較結果信号の論理は、論理”Ｈ”なので、ＳＡＲ論理回路１００は、その逆の論理”Ｌ”を有する信号Ｂｉｔ−３を出力する。すなわち、ＳＡＲ論理回路１００は、ビット信号を｛０１００｝に設定する。
【００４０】
時刻Ｔ６から時刻Ｔ７において、ＳＡＲ論理回路１００は、ホールド動作３を行う。ＳＡＲ論理回路１００は、ＣＤＡＣ回路１０の共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓと、基準信号Ｖｃｍの電圧Ｖｃｍｓとを比較した結果得られた、比較器９０から出力される比較結果信号の論理を、ビットＤ２に対応するレジスタＲｅｇ２に保持させる。
次いで、ＳＡＲ論理回路１００は、論理”Ｈ”の信号Ｂｉｔ−１を出力し、また、比較器９０から出力された比較結果信号の論理と逆の論理を有する信号Ｂｉｔ−２を出力する。比較器９０から出力される比較結果信号の論理は、論理”Ｌ”なので、ＳＡＲ論理回路１００は、その逆の論理”Ｈ”を有する信号Ｂｉｔ−２を出力する。すなわち、ＳＡＲ論理回路１００は、ビット信号を｛０１１０｝に設定する。
【００４１】
時刻Ｔ７から時刻Ｔ８において、ＳＡＲ論理回路１００は、ホールド動作４を行う。ＳＡＲ論理回路１００は、ＣＤＡＣ回路１０の共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓと、基準信号Ｖｃｍの電圧Ｖｃｍｓとを比較した結果得られた、比較器９０から出力される比較結果信号の論理を、ビットＤ１に対応するレジスタＲｅｇ１に保持させる。
次いで、ＳＡＲ論理回路１００は、論理”Ｈ”のＢｉｔ−０信号を出力し、また、比較器９０から出力された比較結果信号の論理と逆の論理を有する信号Ｂｉｔ−１を出力する。比較器９０から出力される比較結果信号の論理は、論理”Ｌ”なので、ＳＡＲ論理回路１００は、その逆の論理”Ｈ”を有する信号Ｂｉｔ−１を出力する。すなわち、ＳＡＲ論理回路１００は、ビット信号を｛０１１１｝に設定する。
【００４２】
時刻Ｔ８から時刻Ｔ９において、ＳＡＲ論理回路１００は、サンプル動作１を行う。ホールド動作４の結果を残すため、ＳＡＲ論理回路１００は、ＣＤＡＣ回路１０の共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓと、基準信号Ｖｃｍの電圧Ｖｃｍｓとを比較した結果得られた、比較器９０から出力される比較結果信号の論理をレジスタＲｅｇ０に保持させる。
【００４３】
時刻Ｔ９から時刻Ｔ１０において、ＳＡＲ論理回路１００は、サンプル動作２を行う。その結果、レジスタＲｅｇ３からレジスタＲｅｇ０までに記憶されていた、“０１００”が、時刻Ｔ１０において、デジタル信号Ｄ［３：０］の各ビット（信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３）として、ＳＡＲ論理回路１００から出力される。
ＳＡＲ論理回路１００は、時刻Ｔ２から時刻Ｔ８までに行われた動作を繰り返す。
【００４４】
以上より、実施例１に係るデジタルアナログ回路４は、
共通ノードに第１端子により接続し、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタ（キャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅ）からなるキャパシタアレイ（キャパシタアレイ４０）と、
共通ノードに接続し、共通ノードの電圧減衰に寄与する第２キャパシタ（キャパシタ７０）と、
第１キャパシタの第２端子それぞれに、第１基準電圧（高電圧ＶＲＨＳ）、第２基準電圧（低電圧ＶＲＬＳ）、又は、入力信号の電圧（Ｖｉｎｓ）の内の一つの供給又は切断を行う複数の第１スイッチ（６０ｂ中の６０ｂ２、６０ｃ中の第２スイッチ、６０ｄ中の第２スイッチ、６０ｅ中の第２スイッチ）からなるスイッチアレイと、
共通ノードに接続し、第３基準電圧（Ｖｃｍｓ）を供給又は切断を行う第２スイッチ（スイッチ３０）と、
共通ノードの電圧（Ｖｏｕｔｓ）を、第３基準電圧（Ｖｃｍｓ）と比較する比較器（比較器９０）と、
第１スイッチの供給又は切断、及び、第２スイッチの供給又は切断を制御する制御回路と、を備えるアナログデジタル回路である。
そして、制御回路は第１スイッチによる入力信号の電圧の供給と第２スイッチによる第３基準電圧の供給を同時に行うように制御する回路である。
また、制御回路は第１スイッチによる第１キャパシタへの第１基準電圧又は第２基準電圧の供給を行うときには、第２スイッチによる共通ノードへの第３基準電圧の分離を行うように制御する回路である。
さらに、制御回路は、比較器からの出力される信号の論理に基づいて、複数の第１スイッチの内、第１基準電圧の供給を行う前記第１スイッチと、第２基準電圧の供給を行う第１スイッチを選択するように制御する回路である。
また、キャパシタアレイの全体容量が最小容量のＢ倍、第１基準電圧を供給する第１キャパシタの全体容量が最小容量のＡ倍であるとすると、制御回路は、（Ｂ・Ｖｉｎｓ−Ａ・Ｖｒｈｓ−（Ｂ−Ａ）・Ｖｒｌｓ）が正か負かを判断することにより、（Ｂ・Ｖｉｎｓ−Ａ・Ｖｒｈｓ−（Ｂ−Ａ）・Ｖｒｌｓ）の数値が０に漸近するように第１基準電圧を供給する第１キャパシタの選択を行い、（Ｂ・Ｖｉｎｓ−Ａ・Ｖｒｈｓ−（Ｂ−Ａ）・Ｖｒｌｓ）が最小となる数値Ａを２進数で表したデジタル信号を出力する。
また、キャパシタアレイの全体容量が最小容量のＢ倍、第１基準電圧を供給された第１キャパシタの容量が最小容量のＡ倍であるとすると、制御回路は、（Ｂ・Ｖｉｎｓ−Ａ・Ｖｒｈｓ−（Ｂ−Ａ）・Ｖｒｌｓ）が正か負かを、比較器から出力される信号の論理に基づいて判断し、（Ｂ・Ｖｉｎｓ−Ａ・Ｖｒｈｓ−（Ｂ−Ａ）・Ｖｒｌｓ）の数値が０に漸近するように前記第１基準電圧の供給を行う前記第１スイッチの選択をするような制御を行い、（Ｂ・Ｖｉｎｓ−Ａ・Ｖｒｈｓ−（Ｂ−Ａ）・Ｖｒｌｓ）が最小となる数値Ａを２進数で表したデジタル信号を出力する回路である。
そうすると、上記のアナログデジタル回路４において、第２キャパシタ（キャパシタ７０）の寄与によって、共通ノードに係る最大電圧が低下する。それによって、共通ノードの電圧を受け、そのアナログ電圧を基準電圧と比較する比較器９０を構成するＭＯＳトランジスタの耐圧を、アナログ入力信号Ｖｉｎの信号振幅の最大電圧より低くすることが可能となる。
その結果、共通ノードにおける信号を受ける比較器（比較器９０）が備えるＭＯＳトランジスタや、ＭＯＳ型容量に対して、駆動電圧の低下を前提とした、微細化技術を適用することが可能となり、ＭＯＳトランジスタのゲート電極の縮小、ソース／ドレイン領域の縮小、及び、ゲート絶縁膜の薄膜化が可能となる。さらに、キャパシタアレイ（キャパシタアレイ４０）が複数のキャパシタ（キャパシタ５０ａ等）の両端にかかる最大電圧も低下する。その結果、ＭＯＳ型容量のゲート絶縁膜の薄膜化及び電極の縮小が可能となる。
従って、アナログデジタル回路４を構成するＭＯＳトランジスタやＭＯＳ容量のレイアウト面積を縮小させることができる。
ＲＦ受信機１は、実施例１のアナログデジタル回路４を使用したシステムであって、ＲＦ受信機１は、受信信号からノイズを除去するフィルタ回路と、ノイズを除去した受信信号を増幅する増幅器３と、受信信号をデジタル信号に変換する、上記のアナログデジタル回路４と、受信信号から変調前の信号を復元するＤＳＰ復調器を備える。
上記より、ＲＦ受信機１の機能を有するＳＯＣにおいて、半導体基板上のアナログデジタル回路４が占めるレイアウト面積は小さくなる。また、アナログデジタル回路４自体により、入力信号のアナログ電圧の減衰が行われるため、アナログデジタル回路と、ＤＳＰ復調器との間に、信号電圧を減衰する減衰器が不要となる。その結果、ＳＯＣ全体のチップ面積が縮小する。
一方、入力信号のアナログ電圧を減衰が、容量による、共通ノードの電荷配分の変更によってなされるため、アナログ電圧中のノイズ成分も同時に同じ比率で減衰するため、入力信号のアナログ振幅が減衰しても、実際の信号とノイズのＳ／Ｎ比は維持される。
実施例１のアナログデジタル回路４においては、共通ノードの電圧の減衰に使用される、ＣＤＡＣ回路１０のキャパシタ７０が共通ノードに接続した。しかし、入力信号Ｖｉｎの電圧Ｖｉｎｓの減衰に使用されるキャパシタを、入力端子と、スイッチ６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅとの間に双方に接続されるように配置しても、共通ノードの電圧の減衰を行うことができる。そのような例を実施例２に示す。
【実施例２】
【００４５】
図７は実施例２のアナログデジタル回路４の変形例におけるＣＤＡＣ回路１１を示す図である。アナログデジタル回路４の変形例は、実施例１のアナログデジタル回路４において、ＣＤＡＣ回路１０をＣＤＡＣ回路１１に置き換えて得られるものである。ＣＤＡＣ回路１１は、反転信号を出力する反転回路２０と、スイッチ回路３０と、共通ノードに接続するキャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅを備えるキャパシタアレイ４０と、キャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅに対応したスイッチ回路６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅと、キャパシタ７１、コモン電圧固定用抵抗７２とを備える。
【００４６】
実施例２のアナログデジタル回路におけるＣＤＡＣ回路１１において、実施例１のアナログデジタル回路におけるＣＤＡＣ回路１０における、反転信号を出力する反転回路２０、スイッチ回路３０、共通ノードに接続するキャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅを備えるキャパシタアレイ４０、及び、キャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅに対応したスイッチ回路６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅと、同様な番号が振られている回路については、同様な回路であるため、その説明を省略する。
【００４７】
キャパシタ７１は、スイッチ６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅのＶｉｎｓ端子と、入力端子Ｖｉとの双方に接続し、入力信号Ｖｉｎは、キャパシタ７１を介して、スイッチ６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅのＶｉｎ端子に伝搬する。なお、キャパシタ７１の容量はＣ２とする。
コモン電圧固定用抵抗７２は、一方の端子によって、キャパシタ７１及びスイッチ６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅと接続し、他方の端子によって基準信号Ｖｃｍと接続する。
【００４８】
ここで、アナログデジタル回路４の変形例は、実施例１のアナログデジタル回路４のＳＡＲ論理回路１００と同様なＳＡＲ論理回路１００及び比較器９０を有する。
従って、アナログデジタル回路４の変形例においても、ＳＡＲ論理回路１００と比較器９０は同様な動作をする。
ただし、ＳＡＲ論理回路１００のサンプル動作１において、ＣＤＡＣ回路１１の共有ノードに蓄積されるＱ４は以下のようになる。
Ｑ４＝Ｂ×Ｃ０×Ｃ２×（Ｖｃｍｓ−Ｖｉｎｓ）／（Ｂ×Ｃ０＋Ｃ２）-------（４）式
一方、ＳＡＲ論理回路１００のホールド動作１からホールド動作４において、
Ｑ５＝（Ｖｏｕｔｓ−Ｖｒｈｓ）×Ａ×Ｃ０＋（Ｂ−Ａ）（Ｖｏｕｔｓ−Ｖｒｌｓ）×Ｃ０--------（５）式
（Ｂは、キャパシタアレイ４０におけるキャパシタの合計容量をＣ０で割ったものである。Ａは、高電圧信号ＶＲＨが印加されているキャパシタアレイ４０におけるキャパシタの合計容量をＣ０で割ったものである。）
そうすると、（４）式、（５）式より、
Ｖｏｕｔｓ＝Ｃ２×（Ｖｃｍｓ−Ｖｉｎｓ）／（Ｂ×Ｃ０＋Ｃ２）＋Ａ×Ｖｒｈｓ／Ｂ＋（Ｂ−Ａ）×Ｖｒｌｓ／Ｂ------（６）式
そうすると、（６）式からわかるように、入力信号Ｖｉｎの振幅電圧Ｖｉｎｓは減衰用のキャパシタ７１によって、Ｃ２／（Ｂ×Ｃ０＋Ｃ２）に減衰して、共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓに寄与する。
なお、実施例２では、比較器９０の他方の端子（逐次比較信号Ｖｏｕｔｓが入力されない側）に入力される基準信号の電圧はＣ２×Ｖｃｍｓ／（Ｂ×Ｃ０＋Ｃ２）である。そして、実施例２においても、ＳＡＲ論理回路１００は、ＣＤＡＣ回路１１に漸近動作を行わせるように、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３の論理の組み合わせを制御する。すなわち、ＳＡＲ論理回路１００は、（Ｃ２・Ｖｉｎｓ／（ＢＣ０＋Ｃ２）−Ａ・Ｖｒｈｓ／Ｂ−（Ｂ−Ａ）・Ｖｒｌｓ／Ｂ）が正か負かを判断することにより、（Ｃ２・Ｖｉｎｓ／（ＢＣ０＋Ｃ２）−Ａ・Ｖｒｈｓ／Ｂ−（Ｂ−Ａ）・Ｖｒｌｓ／Ｂ）の数値が０に漸近するように高電圧信号ＶＲＨを供給するキャパシタアレイ４０のキャパシタの選択を行い、（Ｃ２・Ｖｉｎｓ／（ＢＣ０＋Ｃ２）−Ａ・Ｖｒｈｓ／Ｂ−（Ｂ−Ａ）・Ｖｒｌｓ／Ｂ）が最小となる数値Ａを２進数で表したデジタル信号を出力する。
【００４９】
以上より、実施例２に係るデジタルアナログ回路４の変形例は、
共通ノードに第１端子により接続し、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタ（キャパシタ５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅ）からなるキャパシタアレイ（キャパシタアレイ４０）と、
第１キャパシタの第２端子それぞれに、第１基準電圧（高電圧ＶＲＨＳ）、又は、第２基準電圧（低電圧ＶＲＬＳ）の供給又は切断を行う複数の第１スイッチ（６０ｂ中の６０ｂ２、６０ｃ中の第２スイッチ、６０ｄ中の第２スイッチ、６０ｅ中の第２スイッチ）からなるスイッチアレイと、
共通ノードに接続し、第３基準電圧（Ｖｃｍｓ）を供給又は切断を行う第２スイッチ（スイッチ３０）と、
入力信号と直列に接続し、入力信号の減衰に寄与する第２キャパシタ（キャパシタ７１）と、
第１キャパシタの第２端子それぞれに、第２キャパシタを電気的に接続又は分離する第３スイッチ（６０ｂ中の６０ｂ１、６０ｃ中の第１スイッチ、６０ｄ中の第１スイッチ、６０ｅ中の第１スイッチ）と、
共通ノードの電圧（Ｖｏｕｔｓ）を、第４基準電圧（Ｖｃｍｓに減衰率を掛けたもの）と比較する比較器（比較器９０）と、
第１スイッチの供給又は切断、第２スイッチの供給又は切断、第３スイッチの接続又は分離を制御する制御回路と、を備えるアナログデジタル回路である。
そして、制御回路は第３スイッチによる第２キャパシタの接続と第２スイッチによる第３基準電圧の供給を同時に行うように制御する回路である。
また、制御回路は第１スイッチによる第１キャパシタへの第１基準電圧又は第２基準電圧の供給を行うときには、第２スイッチによる共通ノードへの第３基準電圧の分離を行うように制御する回路である。
さらに、制御回路は、第１基準電圧を供給する第１キャパシタの選択と、第２基準電圧を供給する第１キャパシタの選択を制御する回路である。
また、キャパシタアレイの全体容量が最小容量のＢ倍、第１基準電圧を供給する第１キャパシタの全体容量が最小容量のＡ倍であるとすると、制御回路は、（Ｃ２・Ｖｉｎｓ／（ＢＣ０＋Ｃ２）−Ａ・Ｖｒｈｓ／Ｂ−（Ｂ−Ａ）・Ｖｒｌｓ／Ｂ）が正か負かを比較器９０から出力される信号の論理により判断することにより、（Ｃ２・Ｖｉｎｓ／（ＢＣ０＋Ｃ２）−Ａ・Ｖｒｈｓ／Ｂ−（Ｂ−Ａ）・Ｖｒｌｓ／Ｂ）の数値が０に漸近するように第１基準電圧を供給する第１スイッチの選択を行い、（Ｃ２・Ｖｉｎｓ／（ＢＣ０＋Ｃ２）−Ａ・Ｖｒｈｓ／Ｂ−（Ｂ−Ａ）・Ｖｒｌｓ／Ｂ）が最小となる数値Ａを２進数で表したデジタル信号を出力する。
そうすると、上記のアナログデジタル回路４の変形例において、実施例１のアナログデジタル回路４と同様な効果がある。
ＲＦ受信機１が、実施例１のアナログデジタル回路４の変形を使用したシステムであって、ＲＦ受信機１は、受信信号からノイズを除去するフィルタ回路と、ノイズを除去した受信信号を増幅する増幅器３と、受信信号をデジタル信号に変換する、上記のアナログデジタル回路４と、受信信号から変調前の信号を復元するＤＳＰ復調器を備えるものとする。
上記より、ＲＦ受信機１の機能を有するＳＯＣにおいて、実施例１のアナログデジタル回路４を使用した場合と同様な効果がある。
実施例１のアナログデジタル回路４においては、共通ノードの電圧の減衰に使用される、ＣＤＡＣ回路１０のキャパシタ７０が共通ノードに接続した。しかし、実施例２の変形例に示すように、入力信号Ｖｉｎの電圧Ｖｉｎｓの減衰に使用されるキャパシタ７１を、入力端子と、スイッチ６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅとの間に双方に接続されるように配置しても、共通ノードの電圧の減衰を行うことができた。さらに、共通ノードの電圧の減衰に使用される、キャパシタを共通ノードとともに、そのキャパシタを介して入力信号を入力することとして、入力信号の周波数に対する制限を減少させることもできる。そのような例を実施例３に示す。
【実施例３】
【００５０】
図８は実施例３のアナログデジタル回路４００を示す図である。アナログデジタル回路４００は、ＣＤＡＣ回路４１０、比較器４９０、レベルシフト回路４８０、ＳＡＲ論理回路５００を備える。
レベルシフト回路４８０、比較器４９０については、実施例１のレベルシフト回路８０ａ、比較器９０と同様な回路であるため、説明を省略する。
ＣＤＡＣ回路４１０については、図９を用いて説明する。
ＳＡＲ論理回路５００は、入力されたクロック信号に同期して、ＣＤＡＣ回路４１０によってサンプリングされた入力信号Ｖｉｎに基づいて、ＣＤＡＣ回路４１０から逐次比較信号Ｖｏｕｔを発生させ、ＣＤＡＣ回路４１０に逐次比較信号Ｖｏｕｔの比較電圧を記憶させる、制御を行う回路である。
なお、ＣＤＡＣ回路４１０を制御するために、ＳＡＲ論理回路１００は、ＣＤＡＣ回路１０に対して、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３、信号ｂｉｔ−Ｄｕｍｍｙ、信号ＳＷ−ａｎａｌｏｇ、信号ＳＷ−ｖｃｍを出力する。
また、ＳＡＲ論理回路５００は、逐次比較信号Ｖｏｕｔを受けた比較器４９０から出力された逐次比較結果信号の論理に基づいて、サンプリングされた入力信号Ｖｉｎのアナログ電圧に対応する、デジタル信号Ｄ［３：０］の各ビットを確定し、各ビットに対応する論理信号（信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３）及び信号状態を示す信号ＥＯＣを出力する回路である。ＳＡＲ論理回路５００が行うＣＤＡＣ回路４１０の制御、及び、デジタル信号の特定については、後に図１０、図１１を用いて説明する。
【００５１】
図９は、実施例３のＣＤＡＣ回路４１０を示す図である。ＣＤＡＣ回路４１０は、スイッチ４１１、キャパシタ４１２、キャパシタアレイ４１４、スイッチアレイ４１５、スイッチ４１８を備える。
キャパシタ４１２は、一方の電極によって、キャパシタアレイ４１４の共通ノードと接続する。
スイッチ４１１は、一方の端子によって、キャパシタ４１２の他方の電極と接続する。また、スイッチ４１１は、他方の２つの端子によって、基準信号Ｖｃｍｈ及び入力信号Ｖｉｎと接続する。そして、スイッチ４１１は、ＳＡＲ論理回路５００から出力される、ＳＷ−Ａｎａｌｏｇ信号を受け、その論理に応じて、基準信号Ｖｃｍｈ又は入力信号Ｖｉｎを、キャパシタ４１２の他方の電極に供給する。
スイッチ４１８は、ＳＷ−Ｖｃｍ信号を受け、その論理に応じて、基準電圧を有する基準信号Ｖｃｍと、キャパシタアレイ４０の共通ノードとを、接続分離するスイッチである。
【００５２】
キャパシタアレイ４１４は、複数のキャパシタ４１６ａ、４１６ｂ、４１６ｃ、４１６ｄ、４１６ｅを備える。
キャパシタ４１６ａ、４１６ｂ、４１６ｃ、４１６ｄ、４１６ｅは、その一方の電極が共通ノードに接続され、キャパシタ４１６ａ、４１６ｂ、４１６ｃ、４１６ｄ、４１６ｅが有する容量の内の最小容量を１とした場合、他のキャパシタの容量は、２ｎ乗（ｎは正の整数）により表される。すなわち、キャパシタアレイ４１６は、いわゆる、バイナリ重み付け容量値を有するキャパシタを備える。具体的には、キャパシタ４１６ａの容量を１×Ｃｏ（Ｃｏは正の定数）とした場合に、キャパシタ４１６ｂの容量は１×Ｃｏ、キャパシタ４１６ｃの容量は２×Ｃｏ、キャパシタ４１６ｄの容量は４×Ｃｏ、キャパシタ４１６ｅの容量は８×Ｃｏである。
なお、共通ノードは、逐次比較信号Ｖｏｕｔを出力する端子に接続し、共通ノードの電圧は逐次比較信号Ｖｏｕｔの電圧と等しい。
【００５３】
スイッチアレイ４１５は、スイッチ４１７ａ、４１７ｂ、４１７ｃ、４１７ｄ、４１７ｅを備える。スイッチ４１７ａ、４１７ｂ、４１７ｃ、４１７ｄ、４１７ｅそれぞれは、一方の端子によって、キャパシタ４１６ａ、４１６ｂ、４１６ｃ、４１６ｄ、４１６ｅそれぞれの他方の電極（共通ノードと接続していない電極）と接続する。
スイッチ４１７ａ、４１７ｂ、４１７ｃ、４１７ｄ、４１７ｅそれぞれは、他方の２つの端子において、基準信号ＶＲＨ及び基準信号ＶＲＬと接続する。そして、スイッチ４１７ａ、４１７ｂ、４１７ｃ、４１７ｄ、４１７ｅそれぞれは、ＳＡＲ論理回路５００から出力される、信号Ｂｉｔ−Ｄｕｍｍｙ、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３の論理に応じて基準信号ＶＲＨ又は基準信号ＶＲＬの内の一つを、キャパシタ４１６ａ、４１６ｂ、４１６ｃ、４１６ｄ、４１６ｅそれぞれの他方の電極に供給する。
ここで、基準信号ＶＲＨ及び基準信号ＶＲＬの電圧を低耐圧ＭＯＳトランジスタの耐圧以下にしても問題がない。微細化技術を適用したＭＯＳトランジスタを使用した場合、比較器４９０の電圧比較特性が向上するからである。
そうすると、スイッチ４１７ａ、４１７ｂ、４１７ｃ、４１７ｄ、４１７ｅは微細化技術を適用した低耐圧ＭＯＳトランジスタを使用して構成することができる。その結果、スイッチ４１７ａ、４１７ｂ、４１７ｃ、４１７ｄ、４１７ｅの供給及び切断を制御するための信号、信号Ｂｉｔ−Ｄｕｍｍｙ、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３の電圧振幅も低耐圧ＭＯＳトランジスタの耐圧以下にすることができる。また、信号Ｂｉｔ−Ｄｕｍｍｙ、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３を出力するＳＡＲ論理回路５００と、スイッチ４１７ａ、４１７ｂ、４１７ｃ、４１７ｄ、４１７ｅとは、レベルシフト回路を介さずに、直接接続することができる。
ただし、スイッチ４１１は、入力信号Ｖｉｎの供給及び切断を行うため、入力信号Ｖｉｎの電圧振幅の最大電圧に耐えることができるＭＯＳトランジスタを使用する必要がある。また、スイッチ４１１がＭＯＳトランジスタで構成された場合、そのゲート電極には、入力信号Ｖｉｎの最大電圧と同程度の電圧を印加する必要がある。従って、ＳＡＲ論理回路５００から出力される信号ＳＷ−Ａｎａｌｏｇの振幅電圧を、レベルシフタ４８０を介することにより、大きくする必要がある。
【００５４】
ここで、アナログデジタル回路４００において、ＳＡＲ論理回路５００及び比較器４９０は、実施例１のアナログデジタル回路４のＳＡＲ論理回路１００及び９０と同様に動作し、ＣＤＡＣ回路４１０を制御する。ただし、ＣＤＡＣ回路４１０の構成が、実施例１のＣＤＡＣ回路１０と異なるため、ＳＡＲ論理回路５００が出力する信号及びその論理は、ＳＡＲ論理回路１００とは異なる。ＳＡＲ論理回路５００の動作については、図１０、図１１で詳細に説明する。
【００５５】
そして、ＳＡＲ論理回路５００のサンプル動作１において、ＣＤＡＣ回路４１０の共有ノードに蓄積される電荷Ｑ７は以下のようになる。
Ｑ７＝Ｃ３×（Ｖｃｍｓ−Ｖｉｎｓ）＋Ｂ×Ｃ０×（Ｖｃｍｓ−Ｖｒｈｓ）／２＋Ｂ×Ｃ０×（Ｖｃｍｓ−Ｖｒｌｓ）／２-------（７）式
なお、Ｃ３はキャパシタ４１２の容量である。Ｂは、キャパシタアレイ４１４におけるキャパシタの合計容量をＣ０で割ったものである。
【００５６】
一方、ＳＡＲ論理回路５００のホールド動作１からホールド動作４において、蓄積される電荷Ｑ８は以下である。
Ｑ８＝（Ｖｏｕｔｓ−Ｖｒｈｓ）×Ａ×Ｃ０＋（Ｂ−Ａ）（Ｖｏｕｔｓ−Ｖｒｌｓ）×Ｃ０＋（Ｖｏｕｔｓ−Ｖｃｍｈｓ）×Ｃ３--------（８）式
なお、Ａは、高電圧信号ＶＲＨが印加されているキャパシタアレイ４１４におけるキャパシタの合計容量をＣ０で割ったものである。Ｖｃｍｈｓは基準信号Ｖｃｍｈの電圧である。
【００５７】
そうすると、電荷Ｑ７と電荷Ｑ８は等しいので、（７）式、（８）式より、
Ｖｏｕｔｓ＝Ｖｃｍｓ−Ｃ３×（Ｖｉｎｓ−Ｖｃｍｈｓ）／（Ｂ×Ｃ０＋Ｃ３）＋（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ）／（Ｂ×Ｃ０＋Ｃ３）------（９）式
そうすると、（９）式からわかるように、入力信号Ｖｉｎの振幅電圧Ｖｉｎｓは減衰用のキャパシタ４１２によって、Ｃ３／（Ｂ×Ｃ０＋Ｃ３）に減衰して、共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓに寄与する。
【００５８】
なお、実施例３では、比較器４９０の他方の端子（逐次比較信号Ｖｏｕｔｓが入力されない側）に入力される基準信号の電圧はＶｃｍｓである。
【００５９】
図１０はＳＡＲ論理回路５００の制御動作を説明するフローチャートである。
初期状態２１０において、ＳＡＲ論理回路５００は、アナログ電圧を有する入力信号Ｖｉｎに対応するデジタル信号の各ビットを保持する４つレジスタＲｅｇ０、１、２、３をリセットする。
【００６０】
サンプル動作１（２１１）において、ホールド動作４の結果を残すため、ＳＡＲ論理回路５００は、ＣＤＡＣ回路４１０の逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓと、基準信号Ｖｃｍの電圧Ｖｃｍｓとを比較した結果得られた、比較器４９０から出力される比較結果信号の論理をレジスタＲｅｇ０に保持させる。次いで、ＳＡＲ論理回路５００は、論理”Ｈ”のＳＷ−ｖｃｍ信号、論理”Ｌ”のＳＷ−ａｎａｌｏｇ信号を出力する。さらに、ＳＡＲ論理回路５００は、論理”Ｈ”の信号Ｂｉｔ−０、論理”Ｈ”の信号Ｂｉｔ−１、論理”Ｈ”の信号Ｂｉｔ−２、論理”Ｌ”の信号Ｂｉｔ−３を出力する。なお、上記のような場合、以下、ビット信号を｛０１１１｝に設定するという。｛ ｝内の左のデジットから順に、信号Ｂｉｔ−３の論理、信号Ｂｉｔ−２の論理、信号Ｂｉｔ−１の論理、信号Ｂｉｔ−０の論理、を表す。さらに、ＳＡＲ論理回路５００は論理”Ｈ”の信号Ｂｉｔ−Ｄｕｍｍｙを出力する。
共通ノードには基準信号Ｖｃｍがスイッチ回路４１８を介して接続する。また、入力信号Ｖｉｎが、スイッチ４１１によって、キャパシタ４１２と接続する。
一方、キャパシタ４１６ｅは基準電圧ＶＲＨに接続し、その他のキャパシタ４１６ａ、４１６ｂ、４１６ｃ、４１６ｄは基準電圧ＶＲＬに接続する。その結果、ＣＤＡＣ回路４１０の共有ノードに蓄積される電荷Ｑ７は（７）式であらわされるようになる。
【００６１】
サンプル動作２（２１２）において、ＳＡＲ論理回路５００は、信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３として、レジスタＲｅｇ０、１、２、３が保持するデータを出力する。また、ＳＡＲ論理回路５００は、論理”Ｈ”の信号ＥＯＣを出力する。
【００６２】
ホールド動作１（２１３）において、ＳＡＲ論理回路５００は、論理”Ｌ”の信号ＳＷ−ｖｃｍ、論理”Ｈ”の信号ＳＷ−ａｎａｌｏｇを出力する。その結果、共通ノードと基準信号Ｖｃｍは分離される。また、入力信号Ｖｉｎはキャパシタ４１２から分離し、基準電圧Ｖｃｍｈがスイッチ４１１によってキャパシタ４１２と接続する。
ＳＡＲ論理回路５００から出力される信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３の論理は、すなわち、ビット信号は｛０１１１｝を保持する。ＳＡＲ論理回路５００は論理”Ｈ”の信号Ｂｉｔ−Ｄｕｍｍｙを出力する。
その結果、共通ノードに蓄積される電荷Ｑ８は（８）式であらわされるようになる。そして、共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓは（９）式であらわされる。
【００６３】
ホールド動作２（２１４）において、ＳＡＲ論理回路５００は、ＣＤＡＣ回路４１０の共通ノードの電圧、すなわち、Ｖｏｕｔの電圧と、基準信号Ｖｃｍの電圧とを比較した結果得られた、比較器９０から出力された比較結果信号の論理を、最上位ビットＤ３に対応するレジスタＲｅｇ３に保持させる。ＳＡＲ論理回路５００は論理”Ｈ”の信号Ｂｉｔ−Ｄｕｍｍｙを出力する。
次いで、ＳＡＲ論理回路１００は、論理”Ｌ”の信号Ｂｉｔ−２を出力し、また、比較器９０から出力される比較結果信号の論理と同様の論理を有する信号Ｂｉｔ−３を出力する。
その結果、ホールド動作１の後に、共通ノードの電圧が、Ｖｃｍｓより高い場合には、ホールド動作２では、ビット信号は｛１０１１｝に設定される。共通ノードの電圧が、Ｖｃｍｓより低い場合には、ホールド動作２では、ビット信号は｛００１１｝に設定される。
その結果、（９）式において、ビット信号が｛１１００｝に設定されたときには、Ａは１２、ビット信号が｛０１００｝に設定されたときには、Ａは４となる。
ホールド動作２の後、ＣＤＡＣ回路４１０の共通ノードの電圧と基準電圧Ｖｃｍの電圧Ｖｃｍｓとを比較した結果、共通ノードの電圧が高ければ、比較器４９０の比較結果信号の論理は”Ｌ”になり、デジタル信号の３ビット目を表す信号Ｄ２の論理は”Ｌ”になる。一方、共通ノードの電圧が低ければ、比較器９０の比較結果信号の論理は”Ｈ”になり、デジタル信号の３ビット目を表す信号Ｄ２の論理は”Ｈ”となる。
【００６４】
ホールド動作３（２１５）において、ＳＡＲ論理回路５００は、ＣＤＡＣ回路４１０の共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓと、基準信号Ｖｃｍの電圧Ｖｃｍｓとを比較した結果得られた、比較器９０から出力される比較結果信号の論理を、ビットＤ２に対応するレジスタＲｅｇ２に保持させる。ＳＡＲ論理回路５００は論理”Ｈ”の信号Ｂｉｔ−Ｄｕｍｍｙを出力する。
次いで、ＳＡＲ論理回路５００は、論理”Ｈ”の信号Ｂｉｔ−１を出力し、また、比較器４９０から出力された比較結果信号の論理と同様の論理を有する信号Ｂｉｔ−２を出力する。
その結果、ホールド動作２の後に、共通ノードの電圧（逐次比較信号Ｖｏｕｔｓ）が、Ｖｃｍｓより高い場合には、ホールド動作３では、ビット信号は｛Ｘ００１｝に設定される。共通ノードの電圧が、Ｖｃｍｓより低い場合には、ホールド動作３では、ビット信号は｛Ｘ１０１｝に設定される。ここで、Ｘは１又は０の整数である。
その結果、（９）式において、ビット信号が｛１００１｝、｛１１０１｝に設定されたときには、Ａは６、２となる。ビット信号が｛１１０１｝、｛０１０１｝に設定されたときには、Ａは１４、１０となる。
ホールド動作３（２１５）の後、ＣＤＡＣ回路１０の共通ノードの電圧と基準電圧Ｖｃｍの電圧Ｖｃｍｓとを比較した結果、共通ノードの電圧が高ければ、比較器４９０の比較結果信号の論理は”Ｌ”になり、デジタル信号の２ビット目を表す信号Ｄ１の論理は”Ｌ”になる。一方、共通ノードの電圧が低ければ、比較器９０の比較結果信号の論理は”Ｈ”になり、デジタル信号の２ビット目を表す信号Ｄ１の論理は”Ｈ”となる。
【００６５】
ホールド動作４（２１６）において、ＳＡＲ論理回路５００は、ＣＤＡＣ回路４１０の共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓと、基準信号Ｖｃｍの電圧Ｖｃｍｓとを比較した結果得られた、比較器９０から出力された比較結果信号を、ビットＤ１に対応するレジスタＲｅｇ１に保持させる。ＳＡＲ論理回路５００は論理”Ｈ”の信号Ｂｉｔ−Ｄｕｍｍｙを出力する。
次いで、ＳＡＲ論理回路５００は、論理”Ｌ”の信号Ｂｉｔ−０を出力し、また、比較器４９０からの比較結果信号の論理と逆の論理を有する信号Ｂｉｔ−１を出力する。その結果、ホールド動作３の後に、共通ノードの電圧が、Ｖｃｍｓより高い場合には、ホールド動作４では、ビット信号は｛ＸＸ１０｝に設定される。共通ノードの電圧が、Ｖｃｍｓより低い場合には、ホールド動作３では、ビット信号は｛ＸＸ００｝に設定される。ここで、Ｘは１又は０の整数である。
その結果、（９）式において、ビット信号が｛００１０｝、｛０１１０｝、｛１０１０｝、｛１１１０｝に設定されたときには、Ａは１３、９、５、１となる。ビット信号が｛００００｝、｛０１００｝、｛１０００｝、｛１１００｝に設定されたときには、Ａは１５、１１、７、３となる。
ホールド動作４の後、ＣＤＡＣ回路１０の共通ノードの電圧と基準電圧Ｖｃｍの電圧Ｖｃｍｓとを比較した結果、共通ノードの電圧が高ければ、比較器４９０の比較結果信号の論理は”Ｌ”になり、デジタル信号の１ビットを表す信号Ｄ０の論理は”Ｌ”となる。一方、共通ノードの電圧が低ければ、比較器４９０の比較結果信号の論理は”Ｈ”になり、デジタル信号の１ビットを表す信号Ｄ０の論理は”Ｈ”となる。
【００６６】
上記を簡単にまとめると、ＳＡＲ論理回路５００は、ＣＤＡＣ回路４１０に漸近動作を行わせるように、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３の論理の組み合わせを制御する。すなわち、比較器４９０の他方の端子（逐次比較信号Ｖｏｕｔｓが入力されない側）に入力される基準信号の電圧はＶｃｍｓであるから、ＳＡＲ論理回路５００は、（Ｃ３×（Ｖｉｎｓ−Ｖｃｍｈｓ）−（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ））が正か負かを判断することにより、（Ｃ３×（Ｖｉｎｓ−Ｖｃｍｈｓ）−（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ））の数値が０に漸近するように高電圧信号ＶＲＨを供給するキャパシタアレイ４１４内のキャパシタの選択を行い、（Ｃ３×（Ｖｉｎｓ−Ｖｃｍｈｓ）−（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ））が最小となる数値Ａを２進数で表したデジタル信号を出力する。
【００６７】
図１１は、ＳＡＲ論理回路５００の動作を示すタイミングチャ−トである。図６において、クロック信号、入力信号Ｖｉｎ、逐次比較信号Ｖｏｕｔ、信号ＳＷ−ｖｃｍ、信号ＳＷ−ａｎａｌｏｇ、比較結果信号、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３、信号ＥＯＣ、デジタル信号Ｄ［３：０］（信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３）、ＣＤＡＣ動作を示す。
【００６８】
クロック信号は、一定の周期で、論理”Ｈ”と論理”Ｌ”を繰り返す信号であり、SAR論理回路５００の動作において、同期をとるための信号である。
ＣＤＡＣ動作は、図１０に示した、サンプル動作及びホールド動作をどの期間で行っているかを示すものである。また、サンプル動作期間における、○の中の数字は、サンプル動作１、２を表している。また、ホールド期間における、○の中の数字は、ホールド動作１、２、３、４を表している。
比較結果信号については、比較器４９０から出力される信号である。
入力信号Ｖｉｎ、逐次比較信号Ｖｏｕｔ、信号ＳＷ−ｖｃｍ、信号ＳＷ−ａｎａｌｏｇ、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３、ｂｉｔ−Ｄｕｍｍｙ信号、信号ＥＯＣ、デジタル信号Ｄ［３：０］（信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３）については、図８、図１０におけるＳＡＲ論理回路５００の説明とともに、説明を行っているので、説明を省略する。
なお、入力信号Ｖｉｎの振幅電圧は、図１１においては、ＧＮＤレベル（０ｖ）から電源レベル（３．３ｖ）である。また、逐次比較信号Ｖｏｕｔの振幅電圧は、図１１においては、ＧＮＤレベル（０ｖ）から電源レベル（１．２ｖ）である。
【００６９】
時刻Ｔ２から時刻Ｔ３において、ＳＡＲ論理回路５００は、サンプル動作１を行う。ＳＡＲ論理回路５００は、論理”Ｈ”の信号ＳＷ−ｖｃｍ、論理”Ｌ”の信号ＳＷ−ａｎａｌｏｇを出力する。信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３について、ビット信号を｛０１１１｝に設定する。ｂｉｔ−Ｄｕｍｍｙ信号の論理は”Ｈ”である。
【００７０】
時刻Ｔ３から時刻Ｔ４において、ＳＡＲ論理回路５００は、サンプル動作２を行う。ＳＡＲ論理回路５００は、信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３として、レジスタＲｅｇ０、１、２、３が保持するデータを出力する。また、ＳＡＲ論理回路５００は、論理”Ｈ”の信号ＥＯＣを出力する。
【００７１】
時刻Ｔ４から時刻Ｔ５において、ＳＡＲ論理回路５００は、ホールド動作１を行う。ＳＡＲ論理回路１００は、論理”Ｌ”の信号ＳＷ−ｖｃｍ、論理”Ｈ”の信号ＳＷ−ａｎａｌｏｇを出力する。
【００７２】
時刻Ｔ５から時刻Ｔ６において、ＳＡＲ論理回路５００は、ホールド動作２を行う。ＳＡＲ論理回路５００は、ＣＤＡＣ回路１０の共通ノードの電圧、すなわち、Ｖｏｕｔの電圧と、基準信号Ｖｃｍの電圧とを比較した結果得られた、比較器９０から出力された比較結果信号の論理を、最上位ビットＤ３に対応するレジスタＲｅｇ３に保持させる。
次いで、ＳＡＲ論理回路５００は、論理”Ｌ”の信号Ｂｉｔ−２を出力する。また、比較器４９０から出力される比較結果信号の論理は、論理”Ｈ”なので、ＳＡＲ論理回路５００は、その逆の論理”Ｈ”を有する信号Ｂｉｔ−３を出力する。すなわち、ＳＡＲ論理回路５００は、ビット信号を｛１０１１｝に設定する。
【００７３】
時刻Ｔ６から時刻Ｔ７において、ＳＡＲ論理回路５００は、ホールド動作３を行う。ＳＡＲ論理回路５００は、ＣＤＡＣ回路４１０の共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓと、基準信号Ｖｃｍの電圧Ｖｃｍｓとを比較した結果得られた、比較器４９０から出力される比較結果信号の論理を、ビットＤ２に対応するレジスタＲｅｇ２に保持させる。
次いで、ＳＡＲ論理回路５００は、論理”Ｌ”の信号Ｂｉｔ−１を出力する。比較器４９０から出力される比較結果信号の論理は、論理”Ｌ”なので、ＳＡＲ論理回路５００は、論理”Ｌ”を有する信号Ｂｉｔ−２を出力する。すなわち、ＳＡＲ論理回路１００は、ビット信号を｛１００１｝に設定する。
【００７４】
時刻Ｔ７から時刻Ｔ８において、ＳＡＲ論理回路５００は、ホールド動作４を行う。ＳＡＲ論理回路５００は、ＣＤＡＣ回路１０の共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓと、基準信号Ｖｃｍの電圧Ｖｃｍｓとを比較した結果得られた、比較器４９０から出力される比較結果信号の論理を、ビットＤ１に対応するレジスタＲｅｇ１に保持させる。
次いで、ＳＡＲ論理回路５００は、論理”Ｌ”の信号Ｂｉｔ−０を出力し、比較器４９０から出力される比較結果信号の論理は、論理”Ｌ”なので、ＳＡＲ論理回路５００は、論理”Ｌ”を有する信号Ｂｉｔ−１を出力する。すなわち、ＳＡＲ論理回路１００は、ビット信号を｛１０００｝に設定する。
【００７５】
時刻Ｔ８から時刻Ｔ９において、ＳＡＲ論理回路５００は、サンプル動作１を行う。ホールド動作４の結果を残すため、ＳＡＲ論理回路５００は、ＣＤＡＣ回路４１０の共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓと、基準信号Ｖｃｍの電圧Ｖｃｍｓとを比較した結果得られた、比較器４９０から出力される比較結果信号の論理をレジスタＲｅｇ０に保持させる。
【００７６】
時刻Ｔ９から時刻Ｔ１０において、ＳＡＲ論理回路５００は、サンプル動作２を行う。その結果、レジスタＲｅｇ３からレジスタＲｅｇ０までに記憶されていた、“１０００”が、時刻Ｔ１０において、デジタル信号Ｄ［３：０］の各ビット（信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３）として、ＳＡＲ論理回路５００から出力される。
その後、ＳＡＲ論理回路５００は、時刻Ｔ２から時刻Ｔ８までに行われた動作を繰り返す。
【００７７】
以上より、実施例３に係るデジタルアナログ回路４００は、
共通ノードに第１端子により接続し、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタ（キャパシタ４１６ａ、４１６ｂ、４１６ｃ、４１６ｄ、４１６ｅ）からなるキャパシタアレイ（キャパシタアレイ４１４）と、
第１キャパシタの第２端子それぞれに、第１基準電圧（高電圧ＶＲＨＳ）、又は、第２基準電圧（低電圧ＶＲＬＳ）、の内の一つの供給又は切断を行う複数の第１スイッチ（４１７ａ、４１７ｂ、４１７ｃ、４１７ｄ、４１７ｅ）からなるスイッチアレイと、
共通ノードに第３端子により接続し、共通ノードの電圧減衰に寄与する第２キャパシタ（キャパシタ４１２）と、
第２キャパシタの第４端子に接続し、入力信号（Ｖｉｎ）又は第３基準電圧（Ｖｃｍｈ）の供給を行う第２スイッチと、
共通ノードに接続し、第３基準電圧（Ｖｃｍｓ）を供給又は切断を行う第３スイッチ（スイッチ３０）と、
共通ノードの電圧（Ｖｏｕｔｓ）を、第４基準電圧（Ｖｃｍｓ）と比較する比較器（比較器４９０）と、
第１スイッチの供給又は切断、第２スイッチの供給、第３スイッチの供給又は切断を制御する制御回路（ＳＡＲ制御回路５００）と、
を備えるアナログデジタル回路である。
【００７８】
そして、制御回路は第２スイッチによる入力信号の電圧の供給と第３スイッチによる第４基準電圧の供給を同時に行うように制御する回路である。
また、制御回路は第１スイッチによる第１キャパシタへの第１基準電圧又は第２基準電圧の供給を行うときには、第３スイッチによる共通ノードへの第４基準電圧の切断を行うように制御する回路である。
さらに、制御回路は、比較器からの出力される信号の論理に基づいて、複数の第１スイッチの内、第１基準電圧の供給を行う第１スイッチと、第２基準電圧の供給を行う第１スイッチを選択するように制御する回路である。
また、キャパシタアレイの全体容量が最小容量のＢ倍、第１基準電圧を供給する第１キャパシタの全体容量が最小容量のＡ倍であるとすると、制御回路は、（Ｃ３×（Ｖｉｎｓ−Ｖｃｍｈｓ）−（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ））が正か負かを、比較器から出力される信号の論理に基づいて判断し、（Ｃ３×（Ｖｉｎｓ−Ｖｃｍｈｓ）−（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ））の数値が０に漸近するように第１基準電圧を供給する第１スイッチの選択を行い、（Ｃ３×（Ｖｉｎｓ−Ｖｃｍｈｓ）−（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ））が最小となる数値Ａを２進数で表したデジタル信号を出力する。
【００７９】
そうすると、上記のアナログデジタル回路４００において、第２キャパシタ（キャパシタ４１２）の寄与によって、共通ノードに係る最大電圧が低下する。それによって、共通ノードの電圧を受け、そのアナログ電圧を基準電圧と比較する比較器４９０を構成するＭＯＳトランジスタの耐圧を、アナログ入力信号Ｖｉｎの信号振幅の最大電圧より低くすることが可能となる。
その結果、共通ノードにおける信号を受ける比較器（比較器４９０）が備えるＭＯＳトランジスタや、ＭＯＳ型容量に対して、駆動電圧の低下を前提とした、微細化技術を適用することが可能となり、ＭＯＳトランジスタのゲート電極の縮小、ソース／ドレイン領域の縮小、及び、ゲート絶縁膜の薄膜化が可能となる。さらに、キャパシタアレイ（キャパシタアレイ４１４）が複数のキャパシタ（キャパシタ４１６ａ等）の両端にかかる最大電圧も低下する。その結果、ＭＯＳ型容量のゲート絶縁膜の薄膜化及び電極の縮小が可能となる。
従って、アナログデジタル回路４００を構成するＭＯＳトランジスタやＭＯＳ容量のレイアウト面積を縮小させることができる。
また、ＳＡＲ論理回路５００から出力される信号Ｂｉｔ−Ｄｕｍｍｙ、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３に対しては、レベルシフト回路が不要なため、アナログデジタル回路４００のレイアウト面積を縮小させることができる。
【００８０】
また、実施例１では、入力信号を、キャパシタアレイを介して、サンプリングしていたため、入力信号は比較的大きな容量を駆動する必要があった。一方、実施例３では減衰用のキャパシタ４１２を介して、入力信号をサンプリングするため、入力信号は小さな容量を駆動するのみでよい。従って、入力信号の周波数帯域が、実施例３では大幅に広がる効果がある。
【００８１】
ＲＦ受信機１において、実施例１のアナログデジタル回路４に代えて、実施例３のアナログデジタル回路４００を用いることも可能である。その場合にも、ＲＦ受信機１の機能を有するＳＯＣにおいて、半導体基板上のアナログデジタル回路４が占めるレイアウト面積は小さくなる。また、アナログデジタル回路４自体により、入力信号のアナログ電圧の減衰が行われるため、アナログデジタル回路と、ＤＳＰ復調器との間に、信号電圧を減衰する減衰器が不要となる。その結果、ＳＯＣ全体のチップ面積が縮小する。
一方、入力信号のアナログ電圧を減衰が、容量による、共通ノードの電荷配分の変更によってなされるため、アナログ電圧中のノイズ成分も同時に同じ比率で減衰するため、入力信号のアナログ振幅が減衰しても、実際の信号とノイズのＳ／Ｎ比は維持される。
実施例３のアナログデジタル回路４００のＣＤＡＣ回路４１０では、共通ノードへ基準信号Ｖｃｍを供給するのに、スイッチを使用していた。しかし、入力信号Ｖｉｎ、逐次比較信号Ｖｏｕｔが交流であることを考えると、スイッチの代わりに抵抗であってもよい。そのような例を実施例４に示す。
【実施例４】
【００８２】
図１２は、実施例４のＣＤＡＣ回路４２０を示す。ＣＤＡＣ回路４２０は、スイッチ４２１、キャパシタ４２２、抵抗４２３、抵抗４２４、キャパシタアレイ４２８、スイッチアレイ４２９を備える。なお、ＣＤＡＣ回路４２０は、ＳＡＲ論理回路５００の第１変形例によって制御される。そして、実施例４のアナログデジタル回路４００の第１変形例はアナログデジタル回路４００において、ＣＤＡＣ回路４１０をＣＤＡＣ回路４１０で置き換え、ＳＡＲ論理回路５００をＳＡＲ論理回路５００の第１変形例で置き換えた回路である。
キャパシタ４２２は、一方の電極によって、キャパシタアレイ４２８の共通ノードと接続する。
スイッチ４２１は、一方の端子によって、キャパシタ４２２の他方の電極と接続する。また、スイッチ４２１は、他方の２つの端子によって、基準信号ＡＶＳ及び入力信号Ｖｉｎと接続する。そして、スイッチ４２１は、ＳＡＲ論理回路５００の第１変形例から出力される、ＳＷ−Ａｎａｌｏｇ信号を受け、その論理に応じて、基準信号ＡＶＳ又は入力信号Ｖｉｎを、キャパシタ４２２の他方の電極に供給する。
抵抗４２３は、基準信号Ｖｃｍを一方の端子で受け、他方の端子でキャパシタアレイ４２８の共通ノードに接続し、基準信号Ｖｃｍの基準電圧Ｖｃｍｓを供給する。
抵抗４２４は、基準信号ＡＶＤＨを一方の端子で受け、他方の端子でキャパシタアレイ４２８の共通ノードに接続し、基準信号ＡＶＤＨの基準電圧を供給する。
ここで、抵抗４２３、４２４はそれぞれ、直流的にキャパシタアレイ４２８の共通ノードに接続している。従って、ＳＡＲ論理回路５００の第１変形例からの制御による、入力信号Ｖｉｎのデジタル化のための、共通ノードの電圧漸近動作、すなわち、共通ノードの交流的な動作の際には、抵抗４２３、４２４は、基準信号Ｖｃｍ及び基準信号ＡＶＤＨを共通ノードから分離することになる。
【００８３】
キャパシタアレイ４２８は、複数のキャパシタ４２６ａ、４２６ｂ、４２６ｃ、４２６ｄ、４２６ｅを備える。
キャパシタ４２６ａ、４２６ｂ、４２６ｃ、４２６ｄ、４２６ｅは、その一方の電極が共通ノードに接続されている。キャパシタ４２６ａ、４２６ｂ、４２６ｃ、４２６ｄ、４２６ｅが有する容量の内の最小容量を１とした場合、他のキャパシタの容量は、２ｎ乗（ｎは正の整数）により表される。すなわち、キャパシタアレイ４２８は、いわゆる、バイナリ重み付け容量値を有するキャパシタを備える。具体的には、キャパシタ４２６ａの容量を１×Ｃｏ（Ｃｏは正の定数）とした場合に、キャパシタ４２６ｂの容量は１×Ｃｏ、キャパシタ４２６ｃの容量は２×Ｃｏ、キャパシタ４２６ｄの容量は４×Ｃｏ、キャパシタ４２６ｅの容量は８×Ｃｏである。
なお、共通ノードは、逐次比較信号Ｖｏｕｔを出力する端子に接続し、共通ノードの電圧は逐次比較信号Ｖｏｕｔの電圧と等しい。
【００８４】
スイッチアレイ４２９は、スイッチ４２７ａ、４２７ｂ、４２７ｃ、４２７ｄ、４２７ｅを備える。スイッチ４２７ａ、４２７ｂ、４２７ｃ、４２７ｄ、４２７ｅそれぞれは、一方の端子によって、キャパシタ４２６ａ、４２６ｂ、４２６ｃ、４２６ｄ、４２６ｅそれぞれの他方の電極（共通ノードと接続していない電極）と接続する。
スイッチ４２７ａ、４２７ｂ、４２７ｃ、４２７ｄ、４２７ｅそれぞれは、他方の２つの端子において、基準信号ＶＲＨ及び基準信号ＶＲＬと接続する。そして、スイッチ４２７ａ、４２７ｂ、４２７ｃ、４２７ｄ、４２７ｅそれぞれは、ＳＡＲ論理回路５００の第１変形例から出力される、信号Ｂｉｔ−Ｄｕｍｍｙ、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３の論理に応じて基準信号ＶＲＨ又は基準信号ＶＲＬの内の一つを、キャパシタ４２６ａ、４２６ｂ、４２６ｃ、４２６ｄ、４２６ｅそれぞれの他方の電極に供給する。
【００８５】
ここで、アナログデジタル回路４００の第１変形例において、ＳＡＲ論理回路５００の第１変形例及び比較器４９０は、ＳＡＲ論理回路５００及び４９０と同様に動作し、ＣＤＡＣ回路４２０を制御する。ただし、ＣＤＡＣ回路４２０の構成が、ＣＤＡＣ回路４１０と異なるため、ＳＡＲ論理回路５００の第１変形例が出力する信号及びその論理は、ＳＡＲ論理回路５００とは異なる。
具体的には、ＣＤＡＣ回路４２０では、基準信号Ｖｃｍと共通ノードとを接続分離する必要がないため、ＳＡＲ論理回路５００の第１変形例は、信号ＳＷ−ｖｃｍの出力を行わない。なお、ＳＡＲ論理回路５００の第１変形例は、その他の信号ＳＷ−Ａｎａｌｏｇ、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３、信号ｂｉｔ−Ｄｕｍｍｙ、信号ＥＯＣ、デジタル信号Ｄ［３：０］（信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３）については、同様に出力する。
【００８６】
そして、ＳＡＲ論理回路５００の第１変形例のサンプル動作１において、ＣＤＡＣ回路４２０の共有ノードに蓄積される電荷Ｑ２７はＣＤＡＣ回路４１０の共通ノードの蓄積電荷Ｑ７と同様に求めることができる。
Ｑ２７＝Ｃ３×（Ｖａａ−Ｖｉｎｓ）＋Ｂ×Ｃ０×（Ｖａａ−Ｖｒｈｓ）／２＋Ｂ×Ｃ０×（Ｖａａ−Ｖｒｌｓ）／２-------（２７）式
なお、（２７）式において、Ｃ３はキャパシタ４２２の容量である。Ｂは、キャパシタアレイ４２８におけるキャパシタの合計容量をＣ０で割ったものである。また、Ｖａａは、Ｖｃｍｓ＋（Ｖａｖｄｈ−Ｖｃｍｓ）×Ｒ４２３／（Ｒ４２３＋Ｒ４２４）である。ここで、Ｖａｖｄｈは、基準信号ＡＶＤＨの電圧、Ｒ４２３は抵抗４２３の抵抗値、Ｒ４２４は抵抗４２４の抵抗値である。
【００８７】
一方、ＳＡＲ論理回路５００の第１変形例のホールド動作１からホールド動作４において、共通ノードに蓄積される電荷Ｑ２８は、ＣＤＡＣ回路４１０の共通ノードの蓄積電荷と同様に求めることができる。
Ｑ２８＝（Ｖｏｕｔｓ−Ｖｒｈｓ）×Ａ×Ｃ０＋（Ｂ−Ａ）（Ｖｏｕｔｓ−Ｖｒｌｓ）×Ｃ０＋（Ｖｏｕｔｓ−Ｖａｖｓ）×Ｃ３--------（２８）式
なお、Ａは、高電圧信号ＶＲＨが印加されているキャパシタアレイ４２８におけるキャパシタの合計容量をＣ０で割ったものである。Ｖａｖｓは基準信号ＡＶＳの電圧である。
【００８８】
そうすると、（２７）式、（２８）式より、
Ｖｏｕｔｓ＝Ｖａａ−Ｃ３×（Ｖｉｎｓ−Ｖａｖｓ）／（Ｂ×Ｃ０＋Ｃ３）＋（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ）／（Ｂ×Ｃ０＋Ｃ３）------（２９）式
そうすると、（２９）式からわかるように、入力信号Ｖｉｎの振幅電圧Ｖｉｎｓは減衰用のキャパシタ４２２によって、Ｃ３／（Ｂ×Ｃ０＋Ｃ３）に減衰され、共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓとして出力される。それによって、共通ノードの電圧を受け、そのアナログ電圧を基準電圧と比較する比較器４９０を構成するＭＯＳトランジスタの耐圧を、アナログ入力信号Ｖｉｎの信号振幅の最大電圧より低くすることが可能となる。
【００８９】
なお、実施例４では、比較器４９０の他方の端子（逐次比較信号Ｖｏｕｔｓが入力されない側）に入力される基準信号の電圧はＶａａである。ここで、（Ｖａｖｄｈ−Ｖｃｍｓ）×Ｒ４２３／（Ｒ４２３＋Ｒ４２４）がＶａｖｓ×Ｃ３／（Ｂ×Ｃ０＋Ｃ３）であるならば、比較器４９０の他方の端子（逐次比較信号Ｖｏｕｔｓが入力されない側）に入力される基準信号の電圧はＶｃｍｓである。
【００９０】
以上より、実施例４において示すように、アナログデジタル回路４００において、ＳＡＲ論理回路５００の第１変形例及びＣＤＡＣ回路４２０を用いた、アナログデジタル回路４００の第１変形例は、
共通ノードに第１端子により接続し、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタ（キャパシタ４２６ａ、４２６ｂ、４２６ｃ、４２６ｄ、４２６ｅ）からなるキャパシタアレイ（キャパシタアレイ４２８）と、
第１キャパシタの第２端子それぞれに、第１基準電圧（高電圧ＶＲＨＳ）、又は、第２基準電圧（低電圧ＶＲＬＳ）、の内の一つの供給又は切断を行う複数の第１スイッチ（４２７ａ、４２７ｂ、４２７ｃ、４２７ｄ、４２７ｅ）からなるスイッチアレイ（スイッチアレイ４２９）と、
共通ノードに第３端子により接続し、共通ノードの電圧減衰に寄与する第２キャパシタ（キャパシタ４２２）と、
第２キャパシタの第４端子に接続し、入力信号（Ｖｉｎ）又は第３基準電圧（Ｖａｖｓ）の供給を行う第２スイッチと、
共通ノードに接続し、第３基準電圧（Ｖｃｍｓ）の供給を行う第１抵抗（抵抗４２３）と、
共通ノードに接続し、第４基準電圧（Ｖａｖｄｈ）の供給を行う第２抵抗（抵抗４２４）と、
共通ノードの電圧（Ｖｏｕｔｓ）を、第５基準電圧（Ｖｃｍｓ）と比較する比較器（比較器４９０）と、
第１スイッチの供給又は切断、又は、第２スイッチの供給を制御する制御回路（ＳＡＲ制御回路５００の変形例）と、
を備えるアナログデジタル回路である。
実施例４のアナログデジタル回路４００の第１変形例は、実施例３に示したアナログデジタル回路４００と同様に動作する。
従って、実施例４のアナログ回路４００の第１変形例は実施例３に示したアナログデジタル回路４００と同様な効果を生じる。
さらに、基準信号Ｖｃｍと共通ノード接続するスイッチが不要なため、ＣＤＡＣ回路４２０の回路レイアウト面積は減少し、実施例４のアナログ回路４００の第１変形例のレイアウト面積も減少する。
【実施例５】
【００９１】
図１３は、実施例５のＣＤＡＣ回路４３０を示す。ＣＤＡＣ回路４３０は、スイッチ４３１、スイッチ４３２、キャパシタ４３３、キャパシタ４３４、スイッチ４３５、キャパシタアレイ４３８、スイッチアレイ４３９を備える。なお、ＣＤＡＣ回路４３０は、ＳＡＲ論理回路５００の第２変形例によって制御される。そして、実施例５のアナログデジタル回路４００の第２変形例はアナログデジタル回路４００において、ＣＤＡＣ回路４１０をＣＤＡＣ回路４３０で置き換え、ＳＡＲ論理回路５００をＳＡＲ論理回路５００の第２変形例で置き換えた回路である。
キャパシタ４３３は、一方の電極によって、キャパシタアレイ４３８の共通ノードと接続する。
スイッチ４３２は、一方の端子によって、キャパシタ４３３の他方の電極と接続する。また、スイッチ４３２は、他方の２つの端子によって、基準信号ＡＶＤＨ及び入力信号Ｖｉｎと接続する。そして、スイッチ４３２は、ＳＡＲ論理回路５００の第２変形例から出力される、信号ＳＷ−Ａｎａｌｏｇを受け、その論理に応じて、基準信号ＡＶＤＨ又は入力信号Ｖｉｎを、キャパシタ４３２の他方の電極に供給する。
キャパシタ４３４は、一方の電極によって、キャパシタアレイ４３８の共通ノードと接続する。
スイッチ４３１は、一方の端子によって、キャパシタ４３４の他方の電極と接続する。また、スイッチ４３１は、他方の２つの端子によって、基準信号ＡＶＳＨ及び入力信号Ｖｉｎと接続する。そして、スイッチ４３１は、ＳＡＲ論理回路５００の第２変形例から出力される、ＳＷ−Ａｎａｌｏｇ信号を受け、その論理に応じて、基準信号ＡＶＳＨ又は入力信号Ｖｉｎを、キャパシタ４３４の他方の電極に供給する。
【００９２】
キャパシタアレイ４３８は、複数のキャパシタ４３６ａ、４３６ｂ、４３６ｃ、４３６ｄ、４３６ｅを備える。
キャパシタ４３６ａ、４３６ｂ、４３６ｃ、４３６ｄ、４３６ｅは、その一方の電極が共通ノードに接続されている。キャパシタ４３６ａ、４３６ｂ、４３６ｃ、４３６ｄ、４３６ｅが有する容量の内の最小容量を１とした場合、他のキャパシタの容量は、２ｎ乗（ｎは正の整数）により表される。すなわち、キャパシタアレイ４３８は、いわゆる、バイナリ重み付け容量値を有するキャパシタを備える。具体的には、キャパシタ４３６ａの容量を１×Ｃｏ（Ｃｏは正の定数）とした場合に、キャパシタ４３６ｂ、４３６ｃ、４３６ｄ、４３６ｅの容量、１×Ｃｏ、２×Ｃｏ、４×Ｃｏ、８×Ｃｏである。
なお、共通ノードは、逐次比較信号Ｖｏｕｔを出力する端子に接続し、共通ノードの電圧は逐次比較信号Ｖｏｕｔの電圧と等しい。
【００９３】
スイッチアレイ４３９は、スイッチ４３７ａ、４３７ｂ、４３７ｃ、４３７ｄ、４３７ｅを備える。スイッチ４３７ａ、４３７ｂ、４３７ｃ、４３７ｄ、４３７ｅそれぞれは、一方の端子によって、キャパシタ４３６ａ、４３６ｂ、４３６ｃ、４３６ｄ、４３６ｅそれぞれの他方の電極（共通ノードと接続していない電極）と接続する。
スイッチ４３７ａ、４３７ｂ、４３７ｃ、４３７ｄ、４３７ｅそれぞれは、他方の２つの端子において、基準信号ＶＲＨ及び基準信号ＶＲＬと接続する。そして、スイッチ４３７ａ、４３７ｂ、４３７ｃ、４３７ｄ、４３７ｅそれぞれは、ＳＡＲ論理回路５００の第２変形例から出力される、Ｂｉｔ−Ｄｕｍｍｙ信号、Ｂｉｔ−０信号、Ｂｉｔ−１信号、Ｂｉｔ−２信号、Ｂｉｔ−３信号の論理に応じて基準信号ＶＲＨ又は基準信号ＶＲＬの内の一つを、キャパシタ４３６ａ、４３６ｂ、４３６ｃ、４３６ｄ、４３６ｅそれぞれの他方の電極に供給する。
スイッチ４３５は一方の端子に基準信号Ｖｃｍを受け、他方の端子でキャパシタアレイ４３８の共通ノードに接続する。スイッチ４３５は、信号ＳＷ−Ｖｃｍの論理に応じて、基準信号Ｖｃｍと共通ノードを接続又は分離する。
【００９４】
ここで、アナログデジタル回路４００の第２変形例において、ＳＡＲ論理回路５００の第２変形例及び比較器４９０は、ＳＡＲ論理回路５００及び４９０と同様に動作し、ＣＤＡＣ回路４３０を制御する。ただし、ＣＤＡＣ回路４３０の構成が、ＣＤＡＣ回路４１０と異なるが、ＳＡＲ論理回路５００の第２変形例が出力する信号及びその論理は、ＳＡＲ論理回路５００と同様な信号である。
具体的には、ＳＡＲ論理回路５００の第２変形例は、信号ＳＷ−ｖｃｍ、信号ＳＷ−Ａｎａｌｏｇ、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３、信号ｂｉｔ−Ｄｕｍｍｙ、信号ＥＯＣ、デジタル信号Ｄ［３：０］（信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３）を出力する。
【００９５】
そして、ＳＡＲ論理回路５００の第２変形例のサンプル動作１において、ＣＤＡＣ回路４３０の共有ノードに蓄積される電荷Ｑ３７はＣＤＡＣ回路４３０の共通ノードの蓄積電荷Ｑ７と同様に求めることができる。
Ｑ３７＝（Ｃ４＋Ｃ５）×（Ｖｃｍｓ−Ｖｉｎｓ）＋Ｂ×Ｃ０×（Ｖｃｍｓ−Ｖｒｈｓ）／２＋Ｂ×Ｃ０×（Ｖｃｍｓ−Ｖｒｌｓ）／２-------（３７）式
なお、（３７）式において、Ｃ４はキャパシタ４３３の容量、Ｃ５はキャパシタ４３４の容量である。Ｂは、キャパシタアレイ４３８におけるキャパシタの合計容量をＣ０で割ったものである。
【００９６】
一方、ＳＡＲ論理回路５００の第２変形例のホールド動作１からホールド動作４において、共通ノードに蓄積される電荷Ｑ３８は、ＣＤＡＣ回路４３０の共通ノードの蓄積専科と同様に求めることができる。
Ｑ３８＝（Ｖｏｕｔｓ−Ｖｒｈｓ）×Ａ×Ｃ０＋（Ｂ−Ａ）（Ｖｏｕｔｓ−Ｖｒｌｓ）×Ｃ０＋（Ｖｏｕｔｓ−Ｖａｖｓｈ）×Ｃ４＋（Ｖｏｕｔｓ−Ｖａｖｄｈ）×Ｃ５-（３８）式
なお、Ａは、高電圧信号ＶＲＨが印加されているキャパシタアレイ４３９におけるキャパシタの合計容量をＣ０で割ったものである。Ｖａｖｓｈは基準信号ＡＶＳＨの電圧である。Ｖａｖｄｈは基準信号ＡＶＤＨの電圧である。
【００９７】
そうすると、（３７）式、（３８）式より、
Ｖｏｕｔｓ＝Ｖｃｍｓ−（Ｃ４＋Ｃ５）×（Ｖｉｎｓ−Ｖａｖｓ）／（Ｂ×Ｃ０＋Ｃ４＋Ｃ５）＋（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ）／（Ｂ×Ｃ０＋Ｃ４＋Ｃ５）＋（Ｖａｖｓｈ×Ｃ４＋Ｖａｖｄｈ×Ｃ５）／（Ｂ×Ｃ０＋Ｃ４＋Ｃ５）------（３９）式
そうすると、（３９）式からわかるように、入力信号Ｖｉｎの振幅電圧Ｖｉｎｓは減衰用のキャパシタ４３３、４３４によって、（Ｃ４＋Ｃ５）／（Ｂ×Ｃ０＋Ｃ４＋Ｃ５）に減衰して、共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓとなる。それによって、共通ノードの電圧を受け、そのアナログ電圧を基準電圧と比較する比較器４９０を構成するＭＯＳトランジスタの耐圧を、アナログ入力信号Ｖｉｎの信号振幅の最大電圧より低くすることが可能となる。
【００９８】
なお、実施例５では、比較器４９０の他方の端子（逐次比較信号Ｖｏｕｔｓが入力されない側）に入力される基準信号の電圧はＶｃｍｓである。
【００９９】
以上より、実施例５において示すように、アナログデジタル回路４００において、ＳＡＲ論理回路５００の第２変形例及びＣＤＡＣ回路４３０を用いた、アナログデジタル回路４００の第２変形例は、
共通ノードに第１端子により接続し、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタ（キャパシタ４３６ａ、４３６ｂ、４３６ｃ、４３６ｄ、４３６ｅ）からなるキャパシタアレイ（キャパシタアレイ４３８）と、
第１キャパシタの第２端子それぞれに、第１基準電圧（高電圧ＶＲＨＳ）、又は、第２基準電圧（低電圧ＶＲＬＳ）、の内の一つの供給又は切断を行う複数の第１スイッチ（４３７ａ、４３７ｂ、４３７ｃ、４３７ｄ、４３７ｅ）からなるスイッチアレイ（スイッチアレイ４３９）と、
共通ノードに接続し、第３基準電圧（Ｖｃｍｓ）を供給又は切断を行う第２スイッチ（スイッチ４３５）と、
共通ノードに第３端子により接続し、共通ノードの電圧減衰に寄与する第２キャパシタ（キャパシタ４３３）と、
第２キャパシタの第４端子に接続し、入力信号（Ｖｉｎ）又は第４基準電圧（Ｖａｖｓｈ）の供給を行う第３スイッチ（４３１）と、
共通ノードに第５端子により接続し、共通ノードの電圧減衰に寄与する第３キャパシタ（キャパシタ４３４）と、
第３キャパシタの第６端子に接続し、入力信号（Ｖｉｎ）又は第５基準電圧（Ｖａｖｄｈ）の供給を行う第４スイッチ（４３２）と、
共通ノードの電圧（Ｖｏｕｔｓ）を、第６基準電圧（Ｖｃｍｓ）と比較する比較器（比較器４９０）と、
第１スイッチの供給又は切断、第２スイッチの供給又は切断、第３スイッチの供給又は切断、又は、第４スイッチの供給又は切断を制御する制御回路（ＳＡＲ制御回路５００の第２変形例）と、
を備えるアナログデジタル回路である。
実施例４のアナログデジタル回路４００の第２変形例は、実施例３に示したアナログデジタル回路４００と同様に動作する。
従って、実施例４のアナログ回路４００の第２変形例は実施例３に示したアナログデジタル回路４００と同様な効果を生じる。
【実施例６】
【０１００】
図１４は、実施例６のＣＤＡＣ回路４４０を示す。ＣＤＡＣ回路４４０は、複数のサンプル＆ホールド回路４４１ｎ（ｎは正の整数であり、存在するサンプル＆ホールド回路の追番である。）、スイッチ４４５、キャパシタアレイ４４８、スイッチアレイ４４９を備える。なお、ＣＤＡＣ回路４４０は、ＳＡＲ論理回路５００の第３変形例によって制御される。そして、実施例６のアナログデジタル回路４００の第３変形例はアナログデジタル回路４００において、ＣＤＡＣ回路４１０をＣＤＡＣ回路４４０で置き換え、ＳＡＲ論理回路５００をＳＡＲ論理回路５００の第３変形例で置き換えた回路である。
サンプル＆ホールド回路４４１ｎは、スイッチ４４２ｎ、キャパシタ４４３ｎ、スイッチ４４４ｎを備える。
キャパシタ４４３ｎは、一方の電極によって、キャパシタアレイ４４８の共通ノードと接続する。
スイッチ４４２ｎは、一方の端子によって、キャパシタ４４３ｎの他方の電極と接続する。また、スイッチ４４２ｎは、他方の２つの端子によって、基準信号ＶＣＭＨ及び入力信号Ｖｉｎと接続する。そして、スイッチ４４２ｎは、スイッチ４４４ｎの一方の端子からの信号の論理に応じて、基準信号ＶＣＭＨ又は入力信号Ｖｉｎを、キャパシタ４４３ｎの他方の電極に供給する。
スイッチ４４４ｎは、他方の端子によって、ＳＡＲ論理回路５００の第３変形例から出力される、ＳＷ−Ａｎａｌｏｇ信号を受ける。スイッチ４４４ｎは、ＳＡＲ論理回路５００の第３変形例から出力される、信号Ｅｎ−ａｔｔｎ（ｎは正の整数であり、存在するサンプル＆ホールド回路の追番に対応する数である。）の論理に応じて、一方の端子より、スイッチ４４２ｎへ信号を出力する。
信号Ｅｎ−ａｔｔｎ（ｎは正の整数であり、存在するサンプル＆ホールド回路の追番に対応する数である。）は、サンプル＆ホールド回路４４１ｎを活性化する信号である。本実施例では、サンプル＆ホールド回路４４１ｎは５個あり、その内のどれを活性化するかを信号Ｅｎ−ａｔｔｎ（ｎは正の整数であり、存在するサンプル＆ホールド回路の追番に対応する数である。）の論理で決定する。その活性化は、スイッチ４４４ｎに信号ＳＷ−ａｎａｌｏｇを通過させることで行われる。
【０１０１】
キャパシタアレイ４４８は、複数のキャパシタ４４６ａ、４４６ｂ、４４６ｃ、４４６ｄ、４４６ｅを備える。
キャパシタ４４６ａ、４４６ｂ、４４６ｃ、４４６ｄ、４４６ｅは、その一方の電極が共通ノードに接続されている。キャパシタ４４６ａ、４４６ｂ、４４６ｃ、４４６ｄ、４４６ｅが有する容量の内の最小容量を１とした場合、他のキャパシタの容量は、２ｎ乗（ｎは正の整数）により表される。すなわち、キャパシタアレイ４４８は、いわゆる、バイナリ重み付け容量値を有するキャパシタを備える。具体的には、キャパシタ４４６ａの容量を１×Ｃｏ（Ｃｏは正の定数）とした場合に、キャパシタ４４６ｂ、４４６ｃ、４４６ｄ、４４６ｅの容量、１×Ｃｏ、２×Ｃｏ、４×Ｃｏ、８×Ｃｏである。
なお、共通ノードは、逐次比較信号Ｖｏｕｔを出力する端子に接続し、共通ノードの電圧は逐次比較信号Ｖｏｕｔの電圧と等しい。
【０１０２】
スイッチアレイ４４９は、スイッチ４４７ａ、４４７ｂ、４４７ｃ、４４７ｄ、４４７ｅを備える。スイッチ４４７ａ、４４７ｂ、４４７ｃ、４４７ｄ、４４７ｅそれぞれは、一方の端子によって、キャパシタ４４６ａ、４４６ｂ、４４６ｃ、４４６ｄ、４４６ｅそれぞれの他方の電極（共通ノードと接続していない電極）と接続する。
スイッチ４４７ａ、４４７ｂ、４４７ｃ、４４７ｄ、４４７ｅそれぞれは、他方の２つの端子において、基準信号ＶＲＨ及び基準信号ＶＲＬと接続する。そして、スイッチ４４７ａ、４４７ｂ、４４７ｃ、４４７ｄ、４４７ｅそれぞれは、ＳＡＲ論理回路５００の第３変形例から出力される、Ｂｉｔ−Ｄｕｍｍｙ信号、Ｂｉｔ−０信号、Ｂｉｔ−１信号、Ｂｉｔ−２信号、Ｂｉｔ−３信号の論理に応じて基準信号ＶＲＨ又は基準信号ＶＲＬの内の一つを、キャパシタ４４６ａ、４４６ｂ、４４６ｃ、４４６ｄ、４６７ｅそれぞれの他方の電極に供給する。
スイッチ４４５は一方の端子に基準信号Ｖｃｍを受け、他方の端子でキャパシタアレイ４４８の共通ノードに接続する。スイッチ４４５は、信号ＳＷ−Ｖｃｍの論理に応じて、基準信号Ｖｃｍと共通ノードを接続又は分離する。
【０１０３】
ここで、アナログデジタル回路４００の第３変形例において、ＳＡＲ論理回路５００の第３変形例及び比較器４９０は、ＳＡＲ論理回路５００及び４９０と同様に動作し、ＣＤＡＣ回路４４０を制御する。ただし、ＣＤＡＣ回路４４０の構成が、ＣＤＡＣ回路４１０と異なるので、ＳＡＲ論理回路５００の第３変形例が信号Ｅｎ−ａｔｔｎをさらに出力する点でことなる。その他の信号については、ＳＡＲ論理回路５００の第３変形例はＳＡＲ論理回路５００と同様な信号を出力する。
具体的には、ＳＡＲ論理回路５００の第３変形例は、信号ＳＷ−ｖｃｍ、信号ＳＷ−Ａｎａｌｏｇ、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３、信号ｂｉｔ−Ｄｕｍｍｙ、信号ＥＯＣ、デジタル信号Ｄ［３：０］（信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３）を出力する。
【０１０４】
そして、ＳＡＲ論理回路５００の第３変形例のサンプル動作１において、ＣＤＡＣ回路４４０の共有ノードに蓄積される電荷Ｑ４７はＣＤＡＣ回路４１０の共通ノードの蓄積電荷Ｑ７と同様に求めることができる。
Ｑ４７＝Ｃ６×（Ｖｃｍｓ−Ｖｉｎｓ）＋Ｂ×Ｃ０×（Ｖｃｍｓ−Ｖｒｈｓ）／２＋Ｂ×Ｃ０×（Ｖｃｍｓ−Ｖｒｌｓ）／２-------（４７）式
なお、（４７）式において、Ｃ６はキャパシタ４４３ａの容量に活性化したサンプル＆ホールド回路４４１ｎの数を掛けたものである。Ｂは、キャパシタアレイ４４８におけるキャパシタの合計容量をＣ０で割ったものである。
【０１０５】
一方、ＳＡＲ論理回路５００の第３変形例のホールド動作１からホールド動作４において、共通ノードに蓄積される電荷Ｑ４８は、ＣＤＡＣ回路４４０の共通ノードの蓄積専科と同様に求めることができる。
Ｑ４８＝（Ｖｏｕｔｓ−Ｖｒｈｓ）×Ａ×Ｃ０＋（Ｂ−Ａ）（Ｖｏｕｔｓ−Ｖｒｌｓ）×Ｃ０＋（Ｖｏｕｔｓ−Ｖｃｍｈｓ）×Ｃ６--------（４８）式
なお、Ａは、高電圧信号ＶＲＨが印加されているキャパシタアレイ４４９におけるキャパシタの合計容量をＣ０で割ったものである。Ｖｃｍｈｓは基準信号Ｖｃｍｈの電圧である。
【０１０６】
そうすると、（４７）式、（４８）式より、
そうすると、電荷Ｑ４７と電荷Ｑ４８は等しいので、（４７）式、（４８）式より、
Ｖｏｕｔｓ＝Ｖｃｍｓ−Ｃ６×（Ｖｉｎｓ−Ｖｃｍｈｓ）／（Ｂ×Ｃ０＋Ｃ６）＋（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ）／（Ｂ×Ｃ０＋Ｃ６）------（４９）式
そうすると、（４９）式からわかるように、入力信号Ｖｉｎの振幅電圧Ｖｉｎｓは減衰用のキャパシタ４４３ａによって、Ｃ６／（Ｂ×Ｃ０＋Ｃ６）に減衰され、共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓとなる。それによって、共通ノードの電圧を受け、そのアナログ電圧を基準電圧と比較する比較器４９０を構成するＭＯＳトランジスタの耐圧を、アナログ入力信号Ｖｉｎの信号振幅の最大電圧より低くすることが可能となる。
【０１０７】
なお、実施例６では、比較器４９０の他方の端子（逐次比較信号Ｖｏｕｔｓが入力されない側）に入力される基準信号の電圧はＶｃｍｓである。
【０１０８】
以上より、実施例６において示すように、アナログデジタル回路４００において、ＳＡＲ論理回路５００の第３変形例及びＣＤＡＣ回路４４０を用いた、アナログデジタル回路４００の第３変形例は、
共通ノードに第１端子により接続し、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタ（キャパシタ４４６ａ、４４６ｂ、４４６ｃ、４４６ｄ、４４６ｅ）からなるキャパシタアレイ（キャパシタアレイ４４８）と、
第１キャパシタの第２端子それぞれに、第１基準電圧（高電圧ＶＲＨＳ）、又は、第２基準電圧（低電圧ＶＲＬＳ）、の内の一つの供給又は切断を行う複数の第１スイッチ（４４７ａ、４４７ｂ、４４７ｃ、４４７ｄ、４４７ｅ）からなるスイッチアレイ（スイッチアレイ４４９）と、
共通ノードに接続し、第３基準電圧（Ｖｃｍｓ）を供給又は切断を行う第２スイッチ（スイッチ４４５）と、
共通ノードに第３端子により接続し、共通ノードの電圧減衰に寄与する第２キャパシタ（キャパシタ４４３ａ）と、
第２キャパシタの第４端子に接続し、入力信号（Ｖｉｎ）又は第４基準電圧（Ｖｃｍｈ）の供給を行う第３スイッチと、
共通ノードの電圧（Ｖｏｕｔｓ）を、第５基準電圧（Ｖｃｍｓ）と比較する比較器（比較器４９０）と、
第１スイッチの供給又は切断、第２スイッチの供給又は切断、又は、第３スイッチの供給又は切断を制御する制御回路（ＳＡＲ制御回路５００の第３変形例）と、
を備えるアナログデジタル回路である。
実施例６のアナログデジタル回路４００の第３変形例は、実施例３に示したアナログデジタル回路４００と同様に動作する。
従って、実施例６のアナログ回路４００の第３変形例は実施例３に示したアナログデジタル回路４００と同様な効果を生じる。
【実施例７】
【０１０９】
図１５は、実施例７のＣＤＡＣ回路４５０を示す。ＣＤＡＣ回路４５０は、インバータ４５１、複数のサンプル＆ホールド回路４６０ｎ（ｎは正の整数であり、存在するサンプル＆ホールド回路の追番である。）、スイッチ４５５、キャパシタアレイ４５８、スイッチアレイ４５９を備える。なお、ＣＤＡＣ回路４５０は、ＳＡＲ論理回路５００の第４変形例によって制御される。そして、実施例７のアナログデジタル回路４００の第４変形例はアナログデジタル回路４００において、ＣＤＡＣ回路４１０をＣＤＡＣ回路４５０で置き換え、ＳＡＲ論理回路５００をＳＡＲ論理回路５００の第４変形例で置き換えた回路である。
サンプル＆ホールド回路４６０ｎは、インバータ４６１ｎ、４６２ｎ、ＡＮＤ４６３ｎ、４６６ｎ、ＯＲ４６４ｎ、４６５ｎ、スイッチ４６７ｎ、４６８ｎ、Ｐ型トランジスタ４７１ｎ、Ｎ型トランジスタ４７２ｎ、及び、キャパシタ４７３ｎ、４７４ｎを備える。
インバータ４６２ｎは信号ＥＮ−ａｔｔｎを受け、その反転信号ＩＮＶＥＮ−ａｔｔｎを出力する。
インバータ４６１ｎは信号ＳＷ−ａｎａｌｏｇを受け、その反転信号ＩＮＶＳＷ−ａｎａｌｏｇを出力する。
ＡＮＤ４６３ｎは信号ＥＮ−ａｔｔｎ及び反転信号ＩＮＶＳＷ−ａｎａｌｏｇを受け、その論理積をあらわす信号論理積ａｔｔｎ−ａｎａｌｏｇを出力する。
ＯＲ４６４ｎは信号ＳＷ−ａｎａｌｏｇ及び反転信号ＩＮＶＥＮ−ａｔｔｎを受け、その論理和をあらわす信号論理和ａｔｔｎ−ａｎａｌｏｇを出力する。
ＡＮＤ４６５ｎは反転信号ＩＮＶＥＮ−ａｔｔｎ及び信号論理積ａｔｔｎ−ａｎａｌｏｇを受け、その論理積をあらわす信号論理積ａｔｔｎ−論理積ａｔｔｎ−ａｎａｌｏｇを出力する。
ＯＲ４６６ｎは信号ＥＮ−ａｔｔｎ及び信号論理和ａｔｔｎ−ａｎａｌｏｇを受け、その論理和をあらわす信号論理和ａｔｔｎ−論理和ａｔｔｎ−ａｎａｌｏｇを出力する。
スイッチ４６７ｎ、４６８ｎは、入力端子と出力端子間に並列に配置されたＰ型ＭＯＳトランジスタ及びＮ型ＭＯＳトランジスタを備え、Ｐ型ＭＯＳトランジスタのゲート電極で信号論理和ａｔｔｎ−ａｎａｌｏｇを受け、Ｎ型ＭＯＳトランジスタのゲート電極で信号論理積ａｔｔｎ−ａｎａｌｏｇを受ける。スイッチ４６７ｎは、信号ＳＷ−ａｎａｌｏｇの論理が”Ｌ”であり、かつ、信号ＥＮ−ａｔｔｎの論理が”Ｈ”である場合に、入力信号Ｖｉｎをキャパシタ４７３ｎ、４７４ｎの一方の電極に供給する。
キャパシタ４７３ｎ、４７４ｎは、他方の電極によって、キャパシタアレイ４５８の共通ノードと接続する。
Ｐ型ＭＯＳトランジスタ４７１ｎはそのゲート電極で、信号論理積ａｔｔｎ−論理積ａｔｔｎ−ａｎａｌｏｇを受け、信号ＥＮ−ａｔｔｎの論理が”Ｌ”又は信号ＳＷ−ａｎａｌｏｇの論理が”Ｈ”であるときに、信号ＡＶＤＨの電圧Ｖａｖｄｈｓをキャパシタ４７３ｎの一方の電極に供給する。
Ｎ型ＭＯＳトランジスタ４７２ｎはそのゲート電極で、信号論理和ａｔｔｎ−論理和ａｔｔｎ−ａｎａｌｏｇを受け、信号ＥＮ−ａｔｔｎの論理が”Ｌ”又は信号ＳＷ−ａｎａｌｏｇの論理が”Ｈ”であるときに、信号ＡＶＳＨの電圧Ｖａｖｓｈｓをキャパシタ４７４ｎの一方の電極に供給する。
信号Ｅｎ−ａｔｔｎ（ｎは正の整数であり、存在するサンプル＆ホールド回路の追番に対応する数である。）は、サンプル＆ホールド回路４６０ｎを活性化する信号である。本実施例では、サンプル＆ホールド回路４６０ｎは５個あり、その内のどれを活性化するかを信号Ｅｎ−ａｔｔｎ（ｎは正の整数であり、存在するサンプル＆ホールド回路の追番に対応する数である。）の論理で決定する。
【０１１０】
キャパシタアレイ４５８は、複数のキャパシタ４５６ａ、４５６ｂ、４５６ｃ、４５６ｄ、４５６ｅを備える。
キャパシタ４５６ａ、４５６ｂ、４５６ｃ、４５６ｄ、４５６ｅは、その一方の電極が共通ノードに接続されている。キャパシタ４５６ａ、４５６ｂ、４５６ｃ、４５６ｄ、４５６ｅが有する容量の内の最小容量を１とした場合、他のキャパシタの容量は、２ｎ乗（ｎは正の整数）により表される。すなわち、キャパシタアレイ４５８は、いわゆる、バイナリ重み付け容量値を有するキャパシタを備える。具体的には、キャパシタ４５６ａの容量を１×Ｃｏ（Ｃｏは正の定数）とした場合に、キャパシタ４５６ｂ、４５６ｃ、４５６ｄ、４５６ｅの容量、１×Ｃｏ、２×Ｃｏ、４×Ｃｏ、８×Ｃｏである。
なお、共通ノードは、逐次比較信号Ｖｏｕｔを出力する端子に接続し、共通ノードの電圧は逐次比較信号Ｖｏｕｔの電圧と等しい。
【０１１１】
スイッチアレイ４５９は、スイッチ４５７ａ、４５７ｂ、４５７ｃ、４５７ｄ、４５７ｅを備える。スイッチ４５７ａ、４５７ｂ、４５７ｃ、４５７ｄ、４５７ｅそれぞれは、一方の端子によって、キャパシタ４５６ａ、４５６ｂ、４５６ｃ、４５６ｄ、４５６ｅそれぞれの他方の電極（共通ノードと接続していない電極）と接続する。
スイッチ４５７ａ、４５７ｂ、４５７ｃ、４５７ｄ、４５７ｅそれぞれは、他方の２つの端子において、基準信号ＶＲＨ及び基準信号ＶＲＬと接続する。そして、スイッチ４５７ａ、４５７ｂ、４５７ｃ、４５７ｄ、４５７ｅそれぞれは、ＳＡＲ論理回路５００の第４変形例から出力される、Ｂｉｔ−Ｄｕｍｍｙ信号、Ｂｉｔ−０信号、Ｂｉｔ−１信号、Ｂｉｔ−２信号、Ｂｉｔ−３信号の論理に応じて基準信号ＶＲＨ又は基準信号ＶＲＬの内の一つを、キャパシタ４５６ａ、４５６ｂ、４５６ｃ、４５６ｄ、４５７ｅそれぞれの他方の電極に供給する。スイッチ４５７ａ、４５７ｂ、４５７ｃ、４５７ｄ、４５７ｅは、Ｂｉｔ−Ｄｕｍｍｙ信号、Ｂｉｔ−０信号、Ｂｉｔ−１信号、Ｂｉｔ−２信号、Ｂｉｔ−３信号をゲート電極で受ける、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタを備える。上記のＰ型ＭＯＳトランジスタはソース電極に基準信号ＶＲＨを受け、ドレイン電極により、キャパシタ４５６ａ、４５６ｂ、４５６ｃ、４５６ｄ、４５７ｅそれぞれに接続する。上記のＮ型ＭＯＳトランジスタはソース電極に基準信号ＶＲＬを受け、ドレイン電極により、キャパシタ４５６ａ、４５６ｂ、４５６ｃ、４５６ｄ、４５７ｅそれぞれに接続する。
インバータ４５１は、信号ＳＷ−ｖｃｍを受け、その反転信号ＩＮＶＳＷ−ｖｃｍを出力する。
スイッチ４５５は一方の端子に基準信号Ｖｃｍを受け、他方の端子でキャパシタアレイ４５８の共通ノードに接続する。スイッチ４５５は、信号ＳＷ−Ｖｃｍの論理に応じて、基準信号Ｖｃｍと共通ノードを接続又は分離する。スイッチ４５５は一方の端子及び他方の端子間に並列に配置された、Ｐ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタを備える。そのＰ型ＭＯＳトランジスタとＮ型ＭＯＳトランジスタは、それぞれのゲート電極で反転信号ＩＮＶＳＷ−ｖｃｍ、信号ＳＷ−ｖｃｍを受ける。
【０１１２】
ここで、アナログデジタル回路４００の第４変形例において、ＳＡＲ論理回路５００の第４変形例及び比較器４９０は、ＳＡＲ論理回路５００及び４９０と同様に動作し、ＣＤＡＣ回路４５０を制御する。ただし、ＣＤＡＣ回路４５０の構成が、ＣＤＡＣ回路４１０と異なるので、ＳＡＲ論理回路５００の第４変形例が信号Ｅｎ−ａｔｔｎをさらに出力する点でことなる。その他の信号については、ＳＡＲ論理回路５００の第３変形例はＳＡＲ論理回路５００と同様な信号を出力する。
具体的には、ＳＡＲ論理回路５００の第４変形例は、信号ＳＷ−ｖｃｍ、信号ＳＷ−Ａｎａｌｏｇ、信号Ｂｉｔ−０、信号Ｂｉｔ−１、信号Ｂｉｔ−２、信号Ｂｉｔ−３、信号ｂｉｔ−Ｄｕｍｍｙ、信号ＥＯＣ、デジタル信号Ｄ［３：０］（信号Ｄ０、信号Ｄ１、信号Ｄ２、信号Ｄ３）を出力する。
【０１１３】
そして、ＳＡＲ論理回路５００の第４変形例のサンプル動作１において、ＣＤＡＣ回路４５０の共有ノードに蓄積される電荷Ｑ５７はＣＤＡＣ回路４１０の共通ノードの蓄積電荷Ｑ７と同様に求めることができる。
Ｑ５７＝Ｃ７×（Ｖｃｍｓ−Ｖｉｎｓ）＋Ｂ×Ｃ０×（Ｖｃｍｓ−Ｖｒｈｓ）／２＋Ｂ×Ｃ０×（Ｖｃｍｓ−Ｖｒｌｓ）／２-------（５７）式
なお、（５７）式において、Ｃ７はキャパシタ４７３ｎ、４７４ｎの容量に活性化したサンプル＆ホールド回路４６０ｎの数を掛けたものである。Ｂは、キャパシタアレイ４５８におけるキャパシタの合計容量をＣ０で割ったものである。
【０１１４】
一方、ＳＡＲ論理回路５００の第４変形例のホールド動作１からホールド動作４において、共通ノードに蓄積される電荷Ｑ５８は、ＣＤＡＣ回路４５０の共通ノードの蓄積専科と同様に求めることができる。
Ｑ５８＝（Ｖｏｕｔｓ−Ｖｒｈｓ）×Ａ×Ｃ０＋（Ｂ−Ａ）（Ｖｏｕｔｓ−Ｖｒｌｓ）×Ｃ０＋（Ｖｏｕｔｓ−Ｖｃｍｈｓ）×Ｃ６--------（５８）式
なお、Ａは、高電圧信号ＶＲＨが印加されているキャパシタアレイ４５９におけるキャパシタの合計容量をＣ０で割ったものである。Ｖｃｍｈｓは基準信号Ｖｃｍｈの電圧である。
【０１１５】
そうすると、（５７）式、（５８）式より、
そうすると、電荷Ｑ５７と電荷Ｑ５８は等しいので、（５７）式、（５８）式より、
Ｖｏｕｔｓ＝Ｖｃｍｓ−Ｃ７×（Ｖｉｎｓ−Ｖｃｍｈｓ）／（Ｂ×Ｃ０＋Ｃ７）＋（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ）／（Ｂ×Ｃ０＋Ｃ７）------（５９）式
そうすると、（５９）式からわかるように、入力信号Ｖｉｎの振幅電圧Ｖｉｎｓは減衰用のキャパシタ４７３、４７４によって、Ｃ７／（Ｂ×Ｃ０＋Ｃ７）に減衰され、共通ノードの電圧、すなわち、逐次比較信号Ｖｏｕｔの電圧Ｖｏｕｔｓとなる。それによって、共通ノードの電圧を受け、そのアナログ電圧を基準電圧と比較する比較器４９０を構成するＭＯＳトランジスタの耐圧を、アナログ入力信号Ｖｉｎの信号振幅の最大電圧より低くすることが可能となる。
【０１１６】
なお、実施例７では、比較器４９０の他方の端子（逐次比較信号Ｖｏｕｔｓが入力されない側）に入力される基準信号の電圧はＶｃｍｓである。
【０１１７】
以上より、実施例７において示すように、アナログデジタル回路４００において、ＳＡＲ論理回路５００の第４変形例及びＣＤＡＣ回路４５０を用いた、アナログデジタル回路４００の第４変形例は、
共通ノードに第１端子により接続し、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタ（キャパシタ４５６ａ、４５６ｂ、４５６ｃ、４５６ｄ、４５６ｅ）からなるキャパシタアレイ（キャパシタアレイ４５８）と、
第１キャパシタの第２端子それぞれに、第１基準電圧（高電圧ＶＲＨＳ）、又は、第２基準電圧（低電圧ＶＲＬＳ）、の内の一つの供給又は切断を行う複数の第１スイッチ（４５７ａ、４５７ｂ、４５７ｃ、４５７ｄ、４５７ｅ）からなるスイッチアレイ（スイッチアレイ４５９）と、
共通ノードに接続し、第３基準電圧（Ｖｃｍｓ）を供給又は切断を行う第２スイッチ（スイッチ４５５）と、
共通ノードに第３端子により接続し、共通ノードの電圧減衰に寄与する第２キャパシタ（キャパシタ４７３）と、
第２キャパシタの第４端子に接続し、入力信号（Ｖｉｎ）又は第４基準電圧（Ｖａｖｄｈｓ）の供給を行う第３スイッチと、
共通ノードに第５端子により接続し、共通ノードの電圧減衰に寄与する第３キャパシタ（キャパシタ４７４）と、
第２キャパシタの第６端子に接続し、入力信号（Ｖｉｎ）又は第５基準電圧（Ｖａｖｓｈｓ）の供給を行う第４スイッチと、
共通ノードの電圧（Ｖｏｕｔｓ）を、第６基準電圧（Ｖｃｍｓ）と比較する比較器（比較器４９０）と、
第１スイッチの供給又は切断、第２スイッチの供給又は切断、第３スイッチの供給又は切断、又は、第４スイッチの供給又は切断を制御する制御回路（ＳＡＲ制御回路５００の第４変形例）と、
を備えるアナログデジタル回路である。
実施例７のアナログデジタル回路４００の第４変形例は、実施例３に示したアナログデジタル回路４００と同様に動作する。
従って、実施例７のアナログ回路４００の第４変形例は実施例３に示したアナログデジタル回路４００と同様な効果を生じる。
【０１１８】
以下に本発明の特徴を付記する。
（付記１）
共通ノードに第１端子により接続され、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタを含むキャパシタアレイと、
前記共通ノードに接続され、前記共通ノードの電圧減衰に寄与する第２キャパシタと、
それぞれの前記第１キャパシタの第２端子に、第１基準電圧、第２基準電圧、又は、入力信号の電圧の内の一つの供給又は切り離しを行う第１スイッチ複数個を含むスイッチアレイと、
前記共通ノードに接続し、第３基準電圧の供給又は切り離しを行う第２スイッチと、
前記共通ノードの電圧を、前記第３基準電圧と比較する比較器と、
前記第１スイッチによる供給又は切り離し、及び、前記第２スイッチによる供給又は切り離しを制御する制御回路と、
を備えることを特徴とするアナログデジタル回路。
（付記２）
前記制御回路は、前記第１スイッチによる入力信号の電圧の供給と、前記第２スイッチによる第３基準電圧の供給を同時に行うように制御することを特徴とする付記１記載のアナログデジタル回路。
（付記３）
前記制御回路は、前記キャパシタアレイの前記共有ノードに、前記第１スイッチによる第１基準電圧又は第２基準電圧の供給を行うときには、前記第２スイッチにより、前記共通ノードへの前記第３基準電圧の切り離しを行うように制御することを特徴とする付記２記載のアナログデジタル回路。
（付記４）
前記制御回路は、前記比較器からの出力される信号の論理に基づいて、前記複数の第１スイッチの内、前記第１基準電圧の供給を行う前記第１スイッチと、前記第２基準電圧の供給を行う第１スイッチを選択するように制御することを特徴とする付記１記載のアナログデジタル回路。
（付記５）
前記キャパシタアレイの全体容量が最小容量のＢ倍、前記第１基準電圧を供給された前記第１キャパシタの容量が最小容量のＡ倍であるとすると、前記制御回路は、（Ｂ・Ｖｉｎｓ−Ａ・Ｖｒｈｓ−（Ｂ−Ａ）・Ｖｒｌｓ）が正か負かを、前記比較器から出力される信号の論理に基づいて判断し、（Ｂ・Ｖｉｎｓ−Ａ・Ｖｒｈｓ−（Ｂ−Ａ）・Ｖｒｌｓ）の数値が０に漸近するように前記第１基準電圧の供給を行う前記第１スイッチの選択をするような制御を行い、（Ｂ・Ｖｉｎｓ−Ａ・Ｖｒｈｓ−（Ｂ−Ａ）・Ｖｒｌｓ）が最小となる数値Ａを２進数で表したデジタル信号を出力することを特徴とする付記４記載のアナログデジタル回路。
（付記６）
共通ノードに第１端子により接続され、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタからなるキャパシタアレイと、
それぞれの前記第１キャパシタの第２端子に、第１基準電圧又は第２基準電圧の供給、又は、切り離しを行う第１スイッチ複数個からなるスイッチアレイと、
前記共通ノードに接続され、第３基準電圧の供給又は切り離しを行う第２スイッチと、
入力信号と直列に接続され、入力信号の減衰に寄与する第２キャパシタと、
前記第１キャパシタの第２端子それぞれに、前記第２キャパシタを電気的に接続又は分離する第３スイッチと、
前記共通ノードの電圧を、第４基準電圧と比較する比較器と、
第１スイッチの供給又は切り離し、第２スイッチの供給又は切り離し、第３スイッチの接続又は分離を制御する制御回路と、を備えることを特徴とするアナログデジタル回路。
（付記７）
共通ノードに第１端子により接続され、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタからなるキャパシタアレイと、
第１キャパシタの第２端子それぞれに、第１基準電圧又は第２基準電圧の内の一つの供給又は切断を行う複数の第１スイッチからなるスイッチアレイと、
前記共通ノードに第３端子により接続され、前記共通ノードの電圧減衰に寄与する第２キャパシタと、
前記第２キャパシタの第４端子に接続され、入力信号又は第３基準電圧の供給を行う第２スイッチと、
前記共通ノードに接続され、前記第３基準電圧を供給又は切り離しを行う第３スイッチと、
前記共通ノードの電圧を、前記第４基準電圧と比較する比較器と、
前記第１スイッチの供給又は切り離し、前記第２スイッチの供給、前記第３スイッチの供給又は切り離しを制御する制御回路と、
を備えることを特徴とするアナログデジタル回路。
（付記８）
前記制御回路は前記第２スイッチによる前記入力信号の電圧の供給と、前記第３スイッチによる前記第４基準電圧の供給を同時に行うように制御することを特徴とする付記７記載のアナログデジタル回路。
（付記９）
前記制御回路は、前記第１スイッチによる前記第１キャパシタへの前記第１基準電圧又は前記第２基準電圧の供給を行うときには、前記第３スイッチによる前記共通ノードへの前記第４基準電圧の切り離しを行うように制御することを特徴とする付記８記載のアナログデジタル回路。
（付記１０）
前記制御回路は、前記比較器からの出力される信号の論理に基づいて、複数の第１スイッチの内、第１基準電圧の供給を行う第１スイッチと、第２基準電圧の供給を行う第１スイッチを選択するように制御することを特徴とする付記７記載のアナログデジタル回路。
（付記１１）
前記キャパシタアレイの全体容量が最小容量のＢ倍、前記第１基準電圧を供給する第１キャパシタの容量が最小容量のＡ倍であるとすると、前記制御回路は、（Ｃ３×（Ｖｉｎｓ−Ｖｃｍｈｓ）−（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ））が正か負かを、前記比較器から出力される信号の論理に基づいて判断し、（Ｃ３×（Ｖｉｎｓ−Ｖｃｍｈｓ）−（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ））の数値が０に漸近するように前記第１基準電圧を供給する前記第１スイッチの選択をするように制御を行い、（Ｃ３×（Ｖｉｎｓ−Ｖｃｍｈｓ）−（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ））が最小となる数値Ａを２進数で表したデジタル信号を出力することを特徴とする付記１０記載のアナログデジタル回路。
（付記１２）
共通ノードに第１端子により接続され、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタからなるキャパシタアレイと、
第１キャパシタの第２端子それぞれに、第１基準電圧又は第２基準電圧の内の一つの供給又は切り離しを行う複数の第１スイッチからなるスイッチアレイと、
前記共通ノードに第３端子により接続され、前記共通ノードの電圧減衰に寄与する第２キャパシタと、
前記第２キャパシタの第４端子に接続され、入力信号又は第３基準電圧の供給を行う第２スイッチと、
前記共通ノードに接続され、前記第３基準電圧の供給を行う第１抵抗と、
前記共通ノードに接続され、前記第４基準電圧の供給を行う第２抵抗と、
前記共通ノードの電圧を、第５基準電圧と比較する比較器と、
前記第１スイッチの供給又は切り離し、又は、前記第２スイッチの供給を制御する制御回路と、を備えることを特徴とするアナログデジタル回路。
（付記１３）
共通ノードに第１端子により接続され、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタからなるキャパシタアレイと、
第１キャパシタの第２端子それぞれに、第１基準電圧又は第２基準電圧の内の一つの供給又は切り離しを行う複数の第１スイッチからなるスイッチアレイと、
前記共通ノードに接続され、第３基準電圧を供給又は切り離しを行う第２スイッチと、
前記共通ノードに第３端子により接続され、前記共通ノードの電圧減衰に寄与する第２キャパシタと、
前記第２キャパシタの第４端子に接続され、入力信号又は第４基準電圧の供給を行う第３スイッチと、
前記共通ノードに第５端子により接続され、前記共通ノードの電圧減衰に寄与する第３キャパシタと、
前記第３キャパシタの第６端子に接続され、前記入力信号又は第５基準電圧の供給を行う第４スイッチと、
前記共通ノードの電圧を、第６基準電圧と比較する比較器と、
前記第１スイッチの供給又は切り離し、前記第２スイッチの供給又は切り離し、前記第３スイッチの供給、又は、第４スイッチの供給を制御する制御回路と、
を備えることを特徴とするアナログデジタル回路。
（付記１４）
共通ノードに第１端子により接続され、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタからなるキャパシタアレイと、
第１キャパシタの第２端子それぞれに、第１基準電圧又は第２基準電圧の内の一つの供給又は切り離しを行う複数の第１スイッチからなるスイッチアレイと、
前記共通ノードに接続され、第３基準電圧を供給又は切り離しを行う第２スイッチと、
前記共通ノードに第３端子により接続され、共通ノードの電圧減衰に寄与する第２キャパシタと、
前記第２キャパシタの第４端子に接続され、入力信号又は第４基準電圧の供給を行う第３スイッチと、
前記共通ノードの電圧を、第５基準電圧と比較する比較器と、
前記第１スイッチの供給又は切り離し、前記第２スイッチの供給又は切り離し、又は、前記第３スイッチの供給又は切断を制御する制御回路と、
を備えることを特徴とするアナログデジタル回路。
（付記１５）
共通ノードに第１端子により接続され、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタからなるキャパシタアレイと、
第１キャパシタの第２端子それぞれに、第１基準電圧又は第２基準電圧の内の一つの供給又は切り離しを行う複数の第１スイッチからなるスイッチアレイと、
前記共通ノードに接続され、第３基準電圧を供給又は切り離しを行う第２スイッチと、
前記共通ノードに第３端子により接続され、前記共通ノードの電圧減衰に寄与する第２キャパシタと、
前記第２キャパシタの第４端子に接続され、入力信号又は第４基準電圧の供給を行う第３スイッチと、
前記共通ノードに第５端子により接続され、前記共通ノードの電圧減衰に寄与する第３キャパシタと、
前記第２キャパシタの第６端子に接続され、前記入力信号又は第５基準電圧の供給を行う第４スイッチと、
前記共通ノードの電圧を、第６基準電圧と比較する比較器と、
前記第１スイッチの供給又は切り離し、前記第２スイッチの供給又は切り離し、第３スイッチの供給、又は、第４スイッチの供給を制御する制御回路と、
を備えることを特徴とするアナログデジタル回路。
（付記１６）
アナログ受信信号からノイズを除去するフィルタ回路と、
ノイズを除去した受信信号を増幅する増幅器と、
前記ノイズを除去した受信信号をデジタル信号に変換する、付記１乃至付記１５の内の一つに記載されたアナログデジタル回路と、
前記ノイズを除去した受信信号から変調前の信号を復元するＤＳＰ復調器と、
を備えることを特徴とする受信機。
【産業上の利用可能性】
【０１１９】
本発明によれば、アナログ入力信号を受け、そのアナログ電圧を基準電圧と比較する比較器を有するアナログデジタル変換器であって、その比較器を構成するＭＯＳトランジスタの耐圧をアナログ入力信号の信号振幅の最大電圧より低くすることが可能なとなり、その結果、逐次変換型アナログデジタル変換器のレイアウト面積の縮小することが可能となる。
【符号の説明】
【０１２０】
１ ＲＦ受信機、２ アンテナ、３ フィルタ回路及び増幅器、４ アナログデジタル回路、５ ＤＳＰ復調器、６ 表示装置、７ 音声発生装置
１０ ＣＤＡＣ回路、８０ａ、８０ｂ、８０ｃ、８０ｄ、８０ｅ、８０ｆ レベルシフト回路、９０ 比較器、１００ ＳＡＲ論理回路、３０ スイッチ回路、４０ キャパシタアレイ、５０ａ、５０ｂ、５０ｃ、５０ｄ、５０ｅ キャパシタ、６０ａ、６０ｂ、６０ｃ、６０ｄ、６０ｅ スイッチ回路、７０ キャパシタ、２０ 反転回路、６０ｂ１ スイッチ、６０ｂ２ スイッチ、６０ｂ３ インバータ、６０ｂ４ アンド、６０ｂ５ オア、６０ａ１ スイッチ、６０ａ２ スイッチ、６０ａ３ インバータ
ＳＷ−ｖｃｍ、ＳＷ−ａｎａｌｏｇ、Ｂｉｔ−０、Ｂｉｔ−１、Ｂｉｔ−２、Ｂｉｔ−３、ＥＯＣ、Ｄ０、Ｄ１、Ｄ２、Ｄ３ 信号、Ｄ［３：０］ デジタル信号、７１ コモン電圧固定用抵抗、７２ キャパシタ、１１ ＣＤＡＣ回路
１１０ 初期状態、１１１ サンプル動作１、１１２ サンプル動作２、１１３ ホールド動作１、１１４ ホールド動作２、１１５ ホールド動作３、１１６ ホールド動作４
４００ アナログデジタル回路、４１０ ＣＤＡＣ回路、４８０ レベルシフト回路、５００ ＳＡＲ論理回路、４１１ スイッチ、４１２ キャパシタ、４１４ キャパシタアレイ ４１５ スイッチアレイ、４１８ スイッチ、４１６ａ、４１６ｂ、４１６ｃ、４１６ｄ、４１６ｅスイッチ４１７ａ、４１７ｂ、４１７ｃ、４１７ｄ、４１７ｅ キャパシタ
２１０ 初期状態、２１１ サンプル動作１、２１２ サンプル動作２、２１３ ホールド動作１、２１４ ホールド動作２、２１５ ホールド動作３、２１６ ホールド動作４
４２６ａ、４２６ｂ、４２６ｃ、４２６ｄ、４２６ｅ キャパシタ、４２１ スイッチ、４２２ キャパシタ、４２３ 抵抗、４２４ 抵抗、４２８ キャパシタアレイ、４２９ スイッチアレイ、４２７ａ、４２７ｂ、４２７ｃ、４２７ｄ、４２７ｅ スイッチ
４３１ スイッチ、４３２ スイッチ、４３３ キャパシタ、４３４ キャパシタ、４３５ スイッチ、４３８ キャパシタアレイ、４３９ スイッチアレイ、４３６ａ、４３６ｂ、４３６ｃ、４３６ｄ、４３６ｅスイッチ４３７ａ、４３７ｂ、４３７ｃ、４３７ｄ、４３７ｅ キャパシタ
４４１ｎ サンプル＆ホールド回路、４４５ スイッチ、４４８ キャパシタアレイ、４４９ スイッチアレイ、４４２ｎ スイッチ、４４３ｎ キャパシタ、４４４ｎ スイッチ、４４６ａ、４４６ｂ、４４６ｃ、４４６ｄ、４４６ｅ スイッチ、４４７ａ、４４７ｂ、４４７ｃ、４４７ｄ、４４７ｅ キャパシタ
４５１ インバータ、４６０ｎ サンプル＆ホールド回路、４５５ スイッチ、４５８ キャパシタアレイ、４５９ スイッチアレイ、４６１ｎ、４６２ｎ インバータ、４６３ｎ、４６６ｎ ＡＮＤ、４６４ｎ、４６５ｎ ＯＲ、４６７ｎ、４６８ｎ スイッチ、４７１ｎ Ｐ型トランジスタ、４７２ｎ Ｎ型トランジスタ、４７３ｎ、４７４ｎ キャパシタ、４５６ａ、４５６ｂ、４５６ｃ、４５６ｄ、４５６ｅ キャパシタ、４５７ａ、４５７ｂ、４５７ｃ、４５７ｄ、４５７ｅ スイッチ
【特許請求の範囲】
【請求項１】
共通ノードに第１端子により接続され、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタからなるキャパシタアレイと、
第１キャパシタの第２端子それぞれに、第１基準電圧又は第２基準電圧の内の一つの供給又は切断を行う複数の第１スイッチからなるスイッチアレイと、
前記共通ノードに第３端子により接続され、前記共通ノードの電圧減衰に寄与する第２キャパシタと、
前記第２キャパシタの第４端子に接続され、入力信号又は第３基準電圧の供給を行う第２スイッチと、
前記共通ノードに接続され、前記第３基準電圧を供給又は切り離しを行う第３スイッチと、
前記共通ノードの電圧を、前記第４基準電圧と比較する比較器と、
前記第１スイッチの供給又は切り離し、前記第２スイッチの供給、前記第３スイッチの供給又は切り離しを制御する制御回路と、
を備えることを特徴とするアナログデジタル回路。
【請求項２】
前記制御回路は、前記第１スイッチによる前記第１キャパシタへの前記第１基準電圧又は前記第２基準電圧の供給を行うときには、前記第３スイッチによる前記共通ノードへの前記第４基準電圧の切り離しを行うように制御することを特徴とする請求項１記載のアナログデジタル回路。
【請求項３】
前記制御回路は、前記第１スイッチによる前記第１キャパシタへの前記第１基準電圧又は前記第２基準電圧の供給を行うときには、前記第３スイッチによる前記共通ノードへの前記第４基準電圧の切り離しを行うように制御することを特徴とする請求項２記載のアナログデジタル回路。
【請求項４】
前記制御回路は、前記比較器からの出力される信号の論理に基づいて、複数の第１スイッチの内、第１基準電圧の供給を行う第１スイッチと、第２基準電圧の供給を行う第１スイッチを選択するように制御することを特徴とする請求項１記載のアナログデジタル回路。
【請求項５】
前記キャパシタアレイの全体容量が最小容量のＢ倍、前記第１基準電圧を供給する第１キャパシタの容量が最小容量のＡ倍であるとすると、前記制御回路は、（Ｃ３×（Ｖｉｎｓ−Ｖｃｍｈｓ）−（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ））（Ｖｉｎｓは入力信号の電圧、Ｖｃｍｈｓは前記第３基準電圧、Ｖｒｈｓは前記第２基準電圧、Ｖｒｌｓは前記第１基準電圧を示す。）が正か負かを、前記比較器から出力される信号の論理に基づいて判断し、（Ｃ３×（Ｖｉｎｓ−Ｖｃｍｈｓ）−（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ））の数値が０に漸近するように前記第１基準電圧を供給する前記第１スイッチの選択をするように制御を行い、（Ｃ３×（Ｖｉｎｓ−Ｖｃｍｈｓ）−（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ））が最小となる数値Ａを２進数で表したデジタル信号を出力することを特徴とする請求項４記載のアナログデジタル回路。
【請求項６】
共通ノードに第１端子により接続され、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタからなるキャパシタアレイと、
第１キャパシタの第２端子それぞれに、第１基準電圧又は第２基準電圧の内の一つの供給又は切り離しを行う複数の第１スイッチからなるスイッチアレイと、
前記共通ノードに第３端子により接続され、前記共通ノードの電圧減衰に寄与する第２キャパシタと、
前記第２キャパシタの第４端子に接続され、入力信号又は第３基準電圧の供給を行う第２スイッチと、
前記共通ノードに接続され、前記第３基準電圧の供給を行う第１抵抗と、
前記共通ノードに接続され、前記第４基準電圧の供給を行う第２抵抗と、
前記共通ノードの電圧を、第５基準電圧と比較する比較器と、
前記第１スイッチの供給又は切り離し、又は、前記第２スイッチの供給を制御する制御回路と、を備えることを特徴とするアナログデジタル回路。
【請求項７】
共通ノードに第１端子により接続され、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタからなるキャパシタアレイと、
第１キャパシタの第２端子それぞれに、第１基準電圧又は第２基準電圧の内の一つの供給又は切り離しを行う複数の第１スイッチからなるスイッチアレイと、
前記共通ノードに接続され、第３基準電圧を供給又は切り離しを行う第２スイッチと、
前記共通ノードに第３端子により接続され、前記共通ノードの電圧減衰に寄与する第２キャパシタと、
前記第２キャパシタの第４端子に接続され、入力信号又は第４基準電圧の供給を行う第３スイッチと、
前記共通ノードに第５端子により接続され、前記共通ノードの電圧減衰に寄与する第３キャパシタと、
前記第３キャパシタの第６端子に接続され、前記入力信号又は第５基準電圧の供給を行う第４スイッチと、
前記共通ノードの電圧を、第６基準電圧と比較する比較器と、
前記第１スイッチの供給又は切り離し、前記第２スイッチの供給又は切り離し、前記第３スイッチの供給、又は、第４スイッチの供給を制御する制御回路と、
を備えることを特徴とするアナログデジタル回路。
【請求項８】
共通ノードに第１端子により接続され、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタからなるキャパシタアレイと、
第１キャパシタの第２端子それぞれに、第１基準電圧又は第２基準電圧の内の一つの供給又は切り離しを行う複数の第１スイッチからなるスイッチアレイと、
前記共通ノードに接続され、第３基準電圧を供給又は切り離しを行う第２スイッチと、
前記共通ノードに第３端子により接続され、前記共通ノードの電圧減衰に寄与する第２キャパシタと、
前記第２キャパシタの第４端子に接続され、入力信号又は第４基準電圧の供給を行う第３スイッチと、
前記共通ノードに第５端子により接続され、前記共通ノードの電圧減衰に寄与する第３キャパシタと、
前記第２キャパシタの第６端子に接続され、前記入力信号又は第５基準電圧の供給を行う第４スイッチと、
前記共通ノードの電圧を、第６基準電圧と比較する比較器と、
前記第１スイッチの供給又は切り離し、前記第２スイッチの供給又は切り離し、第３スイッチの供給、又は、第４スイッチの供給を制御する制御回路と、
を備えることを特徴とするアナログデジタル回路。
【請求項１】
共通ノードに第１端子により接続され、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタからなるキャパシタアレイと、
第１キャパシタの第２端子それぞれに、第１基準電圧又は第２基準電圧の内の一つの供給又は切断を行う複数の第１スイッチからなるスイッチアレイと、
前記共通ノードに第３端子により接続され、前記共通ノードの電圧減衰に寄与する第２キャパシタと、
前記第２キャパシタの第４端子に接続され、入力信号又は第３基準電圧の供給を行う第２スイッチと、
前記共通ノードに接続され、前記第３基準電圧を供給又は切り離しを行う第３スイッチと、
前記共通ノードの電圧を、前記第４基準電圧と比較する比較器と、
前記第１スイッチの供給又は切り離し、前記第２スイッチの供給、前記第３スイッチの供給又は切り離しを制御する制御回路と、
を備えることを特徴とするアナログデジタル回路。
【請求項２】
前記制御回路は、前記第１スイッチによる前記第１キャパシタへの前記第１基準電圧又は前記第２基準電圧の供給を行うときには、前記第３スイッチによる前記共通ノードへの前記第４基準電圧の切り離しを行うように制御することを特徴とする請求項１記載のアナログデジタル回路。
【請求項３】
前記制御回路は、前記第１スイッチによる前記第１キャパシタへの前記第１基準電圧又は前記第２基準電圧の供給を行うときには、前記第３スイッチによる前記共通ノードへの前記第４基準電圧の切り離しを行うように制御することを特徴とする請求項２記載のアナログデジタル回路。
【請求項４】
前記制御回路は、前記比較器からの出力される信号の論理に基づいて、複数の第１スイッチの内、第１基準電圧の供給を行う第１スイッチと、第２基準電圧の供給を行う第１スイッチを選択するように制御することを特徴とする請求項１記載のアナログデジタル回路。
【請求項５】
前記キャパシタアレイの全体容量が最小容量のＢ倍、前記第１基準電圧を供給する第１キャパシタの容量が最小容量のＡ倍であるとすると、前記制御回路は、（Ｃ３×（Ｖｉｎｓ−Ｖｃｍｈｓ）−（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ））（Ｖｉｎｓは入力信号の電圧、Ｖｃｍｈｓは前記第３基準電圧、Ｖｒｈｓは前記第２基準電圧、Ｖｒｌｓは前記第１基準電圧を示す。）が正か負かを、前記比較器から出力される信号の論理に基づいて判断し、（Ｃ３×（Ｖｉｎｓ−Ｖｃｍｈｓ）−（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ））の数値が０に漸近するように前記第１基準電圧を供給する前記第１スイッチの選択をするように制御を行い、（Ｃ３×（Ｖｉｎｓ−Ｖｃｍｈｓ）−（Ａ−Ｂ／２）×Ｃ０×（Ｖｒｈｓ−Ｖｒｌｓ））が最小となる数値Ａを２進数で表したデジタル信号を出力することを特徴とする請求項４記載のアナログデジタル回路。
【請求項６】
共通ノードに第１端子により接続され、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタからなるキャパシタアレイと、
第１キャパシタの第２端子それぞれに、第１基準電圧又は第２基準電圧の内の一つの供給又は切り離しを行う複数の第１スイッチからなるスイッチアレイと、
前記共通ノードに第３端子により接続され、前記共通ノードの電圧減衰に寄与する第２キャパシタと、
前記第２キャパシタの第４端子に接続され、入力信号又は第３基準電圧の供給を行う第２スイッチと、
前記共通ノードに接続され、前記第３基準電圧の供給を行う第１抵抗と、
前記共通ノードに接続され、前記第４基準電圧の供給を行う第２抵抗と、
前記共通ノードの電圧を、第５基準電圧と比較する比較器と、
前記第１スイッチの供給又は切り離し、又は、前記第２スイッチの供給を制御する制御回路と、を備えることを特徴とするアナログデジタル回路。
【請求項７】
共通ノードに第１端子により接続され、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタからなるキャパシタアレイと、
第１キャパシタの第２端子それぞれに、第１基準電圧又は第２基準電圧の内の一つの供給又は切り離しを行う複数の第１スイッチからなるスイッチアレイと、
前記共通ノードに接続され、第３基準電圧を供給又は切り離しを行う第２スイッチと、
前記共通ノードに第３端子により接続され、前記共通ノードの電圧減衰に寄与する第２キャパシタと、
前記第２キャパシタの第４端子に接続され、入力信号又は第４基準電圧の供給を行う第３スイッチと、
前記共通ノードに第５端子により接続され、前記共通ノードの電圧減衰に寄与する第３キャパシタと、
前記第３キャパシタの第６端子に接続され、前記入力信号又は第５基準電圧の供給を行う第４スイッチと、
前記共通ノードの電圧を、第６基準電圧と比較する比較器と、
前記第１スイッチの供給又は切り離し、前記第２スイッチの供給又は切り離し、前記第３スイッチの供給、又は、第４スイッチの供給を制御する制御回路と、
を備えることを特徴とするアナログデジタル回路。
【請求項８】
共通ノードに第１端子により接続され、最小容量を１としたときに、それぞれの容量が２ｎ乗（ｎは正の整数）で表される複数の第１キャパシタからなるキャパシタアレイと、
第１キャパシタの第２端子それぞれに、第１基準電圧又は第２基準電圧の内の一つの供給又は切り離しを行う複数の第１スイッチからなるスイッチアレイと、
前記共通ノードに接続され、第３基準電圧を供給又は切り離しを行う第２スイッチと、
前記共通ノードに第３端子により接続され、前記共通ノードの電圧減衰に寄与する第２キャパシタと、
前記第２キャパシタの第４端子に接続され、入力信号又は第４基準電圧の供給を行う第３スイッチと、
前記共通ノードに第５端子により接続され、前記共通ノードの電圧減衰に寄与する第３キャパシタと、
前記第２キャパシタの第６端子に接続され、前記入力信号又は第５基準電圧の供給を行う第４スイッチと、
前記共通ノードの電圧を、第６基準電圧と比較する比較器と、
前記第１スイッチの供給又は切り離し、前記第２スイッチの供給又は切り離し、第３スイッチの供給、又は、第４スイッチの供給を制御する制御回路と、
を備えることを特徴とするアナログデジタル回路。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【公開番号】特開２０１３−５９１０５（Ｐ２０１３−５９１０５Ａ）
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願番号】特願２０１２−２５３７５０（Ｐ２０１２−２５３７５０）
【出願日】平成２４年１１月１９日（２０１２．１１．１９）
【分割の表示】特願２００９−６４９８（Ｐ２００９−６４９８）の分割
【原出願日】平成２１年１月１５日（２００９．１．１５）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
【公開日】平成２５年３月２８日（２０１３．３．２８）
【国際特許分類】
【出願日】平成２４年１１月１９日（２０１２．１１．１９）
【分割の表示】特願２００９−６４９８（Ｐ２００９−６４９８）の分割
【原出願日】平成２１年１月１５日（２００９．１．１５）
【出願人】（０００００５２２３）富士通株式会社 (25,993)
【Ｆターム（参考）】
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