【課題】抵抗性構成要素を利用するデジタル／アナログ変換の技術及び方法を提供する。
【解決手段】ＲＤＡＣ回路は、ｎビットデジタル入力信号から導出されたアナログ出力信号を供給する。ＲＤＡＣ回路は、複数の抵抗性回路分岐１０を含み、各抵抗性回路分岐は、プルアップ／プルダウンネットワーク構成に配置する。ＲＤＡＣ回路は、並列に位置決めされた複数の抵抗性回路分岐を含み、複数の抵抗性回路分岐の各々は、第１のインバータ回路１４、第２のインバータ回路１６、及び抵抗性構成要素１８を含む。ＲＤＡＣ回路は、アナログ出力信号を供給する出力ノードを含む。 （もっと読む）

【課題】いくつかの逐次比較サイクルでサイクル当たり１つよりも多いビットに変換するアナログ／デジタル変換器（ＡＤＣ）を提供する。
【解決手段】システムは、容量性サブＤＡＣ回路４１０及び比較器４３０を含み、スイッチＳ２は、１つ又はそれよりも多くの最初のサイクル中に容量性サブＤＡＣ回路を隔離し、かつ１つ又はそれよりも多くの最終サイクル中にサブＤＡＣ回路を融合し、逐次比較型レジスタ（ＳＡＲ）４４０は、デジタル出力信号又はＤＡＣデジタル信号を発生させる。また、システムは、ＤＡＣ回路を含み、アナログ入力信号及びＤＡＣアナログ信号のうちの少なくとも一方で入力キャパシタＣｉｎを予充電し、プログラマブル利得増幅器４２０は、誤差信号を増幅し、マルチビットＡＤＣは、増幅された誤差信号をマルチビットデジタル信号に変換し、ＳＡＲは、マルチビットデジタル信号を使用してＤＡＣデジタル信号又はデジタル出力信号を発生させる。 （もっと読む）

【課題】最小限の構成を用いて、演算増幅器の入出力端子間の寄生容量に起因する増幅回路の演算誤差を補償し、高精度の増幅率を得る。
【解決手段】増幅回路１０は、一方の端子が演算増幅器Ａ１の反転入力端子に、他方の端子が演算増幅器Ａ１の反転出力端子に接続された容量ＣＰ５と、一方の端子が演算増幅器Ａ１の非反転入力端子に、他方の端子が演算増幅器Ａ１の非反転出力端子に接続された容量ＣＮ５とを備えている。 （もっと読む）

【課題】複数の比較器に対して両端の閾値を適切な値に設定すると共にその間の閾値を等間隔に設定可能である半導体集積回路を提供する。
【解決手段】半導体集積回路は、入力電圧と閾値とをそれぞれ比較する第１乃至第Ｎの比較器と、第１乃至第Ｎの比較器のうちの第１及び第Ｎの比較器について閾値設定動作を実行するとともに、第１乃至第Ｎの比較器のうちの第２乃至第Ｎ−１の比較器について閾値更新動作を複数回実行する制御回路とを含み、閾値設定動作により、第１及び第Ｎの比較器の閾値は、第１及び第Ｎの比較器による入力電圧と閾値との比較結果に応じて、それぞれ入力電圧の下限値近傍及び上限値近傍に設定され、閾値更新動作により、１＜Ｍ＜Ｎである第Ｍの比較器の更新後の閾値は、第１乃至第Ｎの比較器の並び順においてＭ番目の位置の近傍にある複数の比較器の閾値の重み付け平均値に等しく設定される。 （もっと読む）

【課題】デジタル−アナログ変換器の低電圧動作を実現するとともにミラー電流精度を高める。
【解決手段】デジタル−アナログ変換器１０は、基準電流を所定のミラー比で複製する第１トランジスタと前記第１トランジスタにカスコード接続される第２トランジスタとを含むミラー回路と、前記第２トランジスタのゲートに接続され、外部からの入力されるデジタル入力信号によってオン・オフ制御されるアナログスイッチとを含む。 （もっと読む）

【課題】アナログ電圧を基準電圧と比較する比較器を有し、その比較器を構成するＭＯＳトランジスタの耐圧をアナログ入力信号の信号振幅の最大電圧より低くすることが可能な逐次変換型アナログデジタル変換器を提供する。
【解決手段】共通ノードに第１端子により接続し、２の巾乗の重み付けがされた複数の第１キャパシタ５０ａ〜５０ｅからなるキャパシタアレイ４０と、共通ノードの電圧減衰に寄与する第２キャパシタ７０と、それぞれの第１キャパシタに、第１基準電圧、第２基準電圧、又は、入力信号の電圧の内の一つの供給又は切断を行う、複数の第１スイッチからなるスイッチアレイと、共通ノードに第３基準電圧を供給又は切断を行う第２スイッチ３０と、共通ノードの電圧を、第３基準電圧と比較する比較器と、第１スイッチ、第２スイッチを制御する制御回路と、を備える。 （もっと読む）

【課題】パルス変調を用いてデジタル値をアナログ信号に変換する。
【解決手段】デジタル・アナログ・コンバータは、第１及び第２デジタル値Ｄ１，Ｄ２に応じて第１及び第２パルス変調信号Ｐ１，Ｐ２を生成する第１及び第２パルス・モジュレータ２０，２２と、第３デジタル値Ｄ３に応じて第３パルス変調信号Ｐ３を生成する第３パルス・モジュレータ２４と、第３パルス変調信号に応じて第１及び第２パルス変調信号を組み合わせることによってアナログ信号Ａ１を生成するスイッチ／フィルタ回路２６を含む。第１及び第２パルス変調信号は、組み合わせる前にローパス・フィルタ処理しても良い。第３デジタル値は、第１及び第２デジタル値の遷移の間、一方向に増加するとしても良く、第３デジタル値は、第１及び第２デジタル値の交互の遷移の間で、夫々反対方向に増加するとしても良い。 （もっと読む）

【課題】精度の高いＤＡ変換結果を出力する。
【解決手段】入力される２値の論理値に応じて充電され、充電電荷が再分配されることでＤＡ変換結果を第１および第２の容量素子Ｃ１、Ｃ２１（Ｃ２２）における電圧として得る電荷再分配型のＤＡ変換回路であって、第２の容量素子Ｃ２１（Ｃ２２）に電荷として保持されたＤＡ変換結果を出力する増幅器ＡＭＰと、第１の容量素子Ｃ１の一端と増幅器ＡＭＰの入力端とを短絡可能とするスイッチ素子φ４と、第２の容量素子Ｃ２１（Ｃ２２）に保持されたＤＡ変換結果を増幅器ＡＭＰの入力端に与える前に、スイッチ素子φ４を一時的に短絡するように各部を制御するタイミング信号群を生成するタイミング制御回路ＣＮＴと、を備える。 （もっと読む）

【課題】適切にオフセット電圧をキャンセルすることが可能な増幅装置、増幅システムおよびこれを用いた電流電圧変換装置を提供する。
【解決手段】実施形態によれば、増幅装置は、メインアンプと、第１のサブアンプと、第２のサブアンプとを備える。前記メインアンプは、第１の入力電圧と第２の入力電圧との差を増幅した電圧を出力する。前記第１のサブアンプは、入力端子同士を短絡したときの出力電圧に基づいて自身のオフセットキャンセルを行い、前記第１の入力電圧および前記第２の入力電圧が入力されたときの出力電圧に基づいて前記メインアンプのオフセットキャンセルを行う。前記第２のサブアンプは、入力端子同士を短絡したときの出力電圧に基づいて自身のオフセットキャンセルを行い、前記第１の入力電圧および前記第２の入力電圧が入力されたときの出力電圧に基づいて前記メインアンプのオフセットキャンセルを行う。 （もっと読む）

【課題】動作速度の低下や回路所要面積の増大を抑えつつノイズ増加を防ぐことのできるＡＤ変換器、情報処理装置を提供する。
【解決手段】各々の一端が互いに接続され、それぞれ所定の比率で重み付けされた容量値を有し、容量値を低減可能な可変容量キャパシタを少なくとも１つ含む複数の重み付けキャパシタを有するＡＤ変換器は、複数の重み付けキャパシタの互いに接続された一端が入力と接続された比較器と、複数の重み付けキャパシタの互いに接続された一端と異なる他端それぞれを、入力信号が入力される入力端子、入力信号の逐次比較に用いる参照電圧源、グランドおよび開放端子のいずれか１つと接続する複数のスイッチとを有する。また、このＡＤ変換器は、重み付けキャパシタに入力信号をサンプリングするとともに、比較電圧を生成して処理を実行する逐次比較制御部と、可変容量キャパシタの容量値を低減させる容量制御部とを有する。 （もっと読む）

【課題】レイアウト効率の向上や回路特性の向上等を実現できるＤ／Ａ変換回路、Ａ／Ｄ変換回路、電子機器等の提供。
【解決手段】Ｄ／Ａ変換回路は、出力ノードに接続される第１のＤ／Ａ変換部ＤＡＣ１と、出力ノードと第１のノードとの間に設けられる第１の直列キャパシターＣＳ１と、第１のノードに接続される第２のＤ／Ａ変換部ＤＡＣ２と、出力ノードと第２のノードとの間に設けられる第２の直列キャパシターＣＳ２と、第２のノードに接続される第１のサブＤ／Ａ変換部ＳＤＡＣ１と、スイッチ制御を行う制御回路を含む。第２のＤ／Ａ変換部ＤＡＣ２の第２のキャパシターアレイ部ＣＡＲ２と第１のサブＤ／Ａ変換部ＳＤＡＣ１の第１のサブＤ／Ａ用キャパシターアレイ部ＳＣＡＲ１とが、第１のＤ／Ａ変換部ＤＡＣ１の第１のキャパシターアレイ部ＣＡＲ１を通る対称軸ＬＸに対して線対称に配置される。 （もっと読む）

【課題】見かけ上の容量比精度を高めて変換精度を向上できるＤ／Ａ変換回路、及びこれを含むＡ／Ｄ変換回路、電子機器等の提供。
【解決手段】Ｄ／Ａ変換回路は、出力ノードＮＣに接続される第１のＤ／Ａ変換部ＤＡＣ１と、出力ノードＮＣと第１のノードＮ１との間に設けられる第１の直列キャパシターＣＳ１と、第１のノードＮ１に接続される第２のＤ／Ａ変換部ＤＡＣ２と、制御回路２０を含む。第１のＤ／Ａ変換部ＤＡＣ１は第１のキャパシターアレイ部ＣＡＲ１と第１のスイッチアレイ部ＳＡＲ１を含む。第２のＤ／Ａ変換部ＤＡＣ２は第２のキャパシターアレイ部ＣＡＲ２と第２のスイッチアレイ部ＳＡＲ２を含む。制御回路２０は、入力デジタルデータの各ビットに対するキャパシターの割り当てを動的に変化させるスイッチ制御を第１のＤ／Ａ変換部ＤＡＣ１の第１のスイッチアレイ部ＳＡＲ１に対して行う。 （もっと読む）

【課題】アナログ・ディジタル変換回路ブロックを備えた半導体集積回路装置において、信頼性の高い断線検出を実現する。
【解決手段】例えば、入力ポートＡ［ｋ］とアナログ・ディジタル変換回路ＡＤＣの入力端子Ａｉｎの間に設けられＰＭＯＳトランジスタＭＰ１，ＭＰ２，ＭＰｃおよびＮＭＯＳトランジスタＭＮ１，ＭＮ２，ＭＮｃを含んだＴ型スイッチ回路ＴＳ［ｋ］と、Ａｉｎを電源電圧ＶＣＣＡにプリチャージするＰＭＯＳトランジスタＭＰｕを備える。Ａ［ｋ］から信号入力端子Ｖｉｎｔ［ｋ］までの断線有無を検出する際に、まず、ＭＰｕを介してＡｉｎをＶＣＣＡにプリチャージすると共に、ＭＮ２，ＭＰ２をオンに、ＭＮ１，ＭＰ１，ＭＰｃ，ＭＮｃをオフに駆動する。次いで、ＭＰｕをオフに制御すると共に、ＭＮ１，ＭＮ２，ＭＰ１，ＭＰ２をオンに、ＭＰｃ，ＭＮｃをオフに制御する。 （もっと読む）

【課題】見かけ上の容量比精度を高めて変換精度を向上できるＤ／Ａ変換回路、及びこれを含むＡ／Ｄ変換回路、電子機器等の提供。
【解決手段】Ｄ／Ａ変換回路は、出力ノードに一端が接続される複数のキャパシターを有するキャパシターアレイ部４１と、キャパシターアレイ部４１の複数のキャパシターの他端に接続され入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有するスイッチアレイ部５１と、スイッチアレイ部５１のスイッチ制御を行う制御回路２０を含む。キャパシターアレイ部４１には、第１型キャパシター１Ｃと、第１型キャパシター１Ｃとは容量値が異なる第２型キャパシター３Ｃとが設けられる。制御回路２０は、入力デジタルデータの各ビットに対する第１型キャパシター１Ｃと第２型キャパシター３Ｃの割り当てを動的に変化させるスイッチ制御をスイッチアレイ部５１に対して行う。 （もっと読む）

【課題】入力容量が小さく、バッファ回路の消費電力を削減したアナログデジタル変換器を提供する。
【解決手段】本発明の一態様としてのアナログデジタル変換器は、入力端子と、第1コンパレータと、第1出力端子と、第2コンパレータと、第2出力端子とを備える。第1コンパレータは、入力端子で受けた入力信号と第1参照信号を比較して、第1論理信号および制御信号を生成する。第1トランジスタは、入力信号に応じた電流を生成する。第1スイッチおよび第２スイッチは制御信号に応じて互いに短絡および開放が逆になるように切り替えられる。第２トランジスタは、第1スイッチがオンのとき、第2参照信号に応じた電流を、端子に供給する。第３トランジスタは、第2スイッチがオンのとき、第3参照信号に応じた電流を、端子に供給する。出力部は、第1トランジスタで生成された電流を、端子に供給された電流と比較して、第2論理信号を生成する。 （もっと読む）

【課題】Ｄ／Ａコンバータの回路面積を削減する。
【解決手段】Ｎ個の上側抵抗ＲＨおよびＮ個の下側抵抗ＲＬはそれぞれ、デジタル入力コードＤ_ＩＮの各ビットに対応付けられ、それぞれの抵抗値が対応するビットに応じて実質的にバイナリで重み付けされている。Ｎ個の上側スイッチＳＷＨは、それぞれが対応する上側抵抗ＲＨと並列に設けられ、かつそれぞれのオン、オフが対応するビットに応じて制御される。Ｎ個の下側スイッチＳＷＬは、それぞれが対応する下側抵抗ＲＬと並列に設けられ、かつそれぞれのオン、オフが対応するビットの論理反転に応じて制御される。 （もっと読む）

【課題】アナログ信号に含まれているサンプルホールド動作周期と同じ周期の周期性ノイズや、サンプルホールド動作周期の逓倍の周期の周期性ノイズ等に起因する影響を抑えて信号処理することのできるサンプルホールド回路及びＡＤ変換器を提供する。
【解決手段】入力されたアナログ信号をサンプルホールドするための第１のサンプルホールド回路部２３と、第２のサンプルホールド回路部２４との２つのサンプルホールド回路部を備えている。第１のパルス信号生成回路部２１は、各サンプルホールド動作周期Ｔ_SHにおいて、任意のタイミングで第１のサンプルホールド回路部２３によりアナログ信号Ａ_INがサンプルホールドされると共に、その任意のタイミングを変化させて、第１のパルス信号Ｓ₁を生成する。これにより、サンプルホールド回路２０から出力されたアナログ信号Ａ_SHに、なるべく周期性ノイズの同じオフセット成分を付加されないようにする。 （もっと読む）

【課題】離散的範囲で高精度の電流検出が必要な場合に、アナログディジタル変換器のビット数を抑制することである。
【解決手段】電流検出回路１０は、大電流範囲の電流検出用に小抵抗値を有する第１抵抗素子１２と、小電流範囲の電流検出のための小電流検出部２０と、大電流範囲と小電流範囲とで電流パスを切り替える切替部１４と、バッファアンプ部３０，３２と、アナログディジタル変換回路部４０、４２と、切替部１４に切替信号を出力する切替制御回路３４とを含んで構成される。小電流検出部２０は、小電流範囲の電流検出用に大抵抗値を有する第２抵抗素子２８と、バイパストランジスタ２６と、第２抵抗素子２８の両端子間電圧を閾値電圧である基準電圧２２となるように制御する作動増幅器２４を含んで構成される。 （もっと読む）

【課題】出力の線形性と低消費電力性をバランスよく達成しながら大出力振幅のアナログ信号が生成可能な高速のカレント・ステアリング型のＤＡＣを提供する。
【解決手段】ＤＡＣは、Ｄ−ＦＦ１_D0〜１_D5と、スイッチ３_D0〜３_D5と、電流源１１_D0〜１１_D5と、Ｒ−２Ｒ抵抗ラダー１２から構成される。電流源１１_D0〜１１_D5は、上位２ビットに対応する電流源１１_D4，１１_D5の電流値Ｉに対して、下位４ビットに対応する電流源１１_D0〜１１_D3の電流値が、対応するビットに応じて重み付けされる。Ｒ−２Ｒ抵抗ラダー１２は、出力端子１２ｂ，１２ｃがそれぞれのビットに対応するスイッチ３_D4，３_D5の入力端子に接続され、さらに出力端子１２ｂがアナログ出力端子に接続され、出力端子１２ｃが下位４ビットに対応するスイッチ３_D0〜３_D3の入力端子に接続される。 （もっと読む）

【課題】半導体集積回路に内蔵されたアナログ／デジタル変換器をテストするためのテスト信号発生器として半導体集積回路に内蔵されたデジタル／アナログ変換器を使用する際に、デジタル／アナログ変換器が正常なデジタル／アナログ変換動作を実行可能であるか否か動作検証することを可能とすること。
【解決手段】半導体集積回路１は、アナログ／デジタル変換器(ＡＤＣ)５とデジタル／アナログ変換器(ＤＡＣ)６とを内蔵する。ＤＡＣ６は、ＡＤＣ５をテストするためのテスト信号生成器として使用可能とされる。半導体集積回路１は、ＤＡＣ６の出力端子とＡＤＣ５の入力端子の間に入力端子と出力端子とが接続されたバッファ増幅器７を更に具備する。バッファ増幅器７の出力端子とＡＤＣ５の入力端子のいずれか一方は、半導体集積回路１の外部端子(Ｔ_１、Ｔ_２)として外部に導出される。 （もっと読む）