ＡＤ変換器、情報処理装置
【課題】動作速度の低下や回路所要面積の増大を抑えつつノイズ増加を防ぐことのできるＡＤ変換器、情報処理装置を提供する。
【解決手段】各々の一端が互いに接続され、それぞれ所定の比率で重み付けされた容量値を有し、容量値を低減可能な可変容量キャパシタを少なくとも１つ含む複数の重み付けキャパシタを有するＡＤ変換器は、複数の重み付けキャパシタの互いに接続された一端が入力と接続された比較器と、複数の重み付けキャパシタの互いに接続された一端と異なる他端それぞれを、入力信号が入力される入力端子、入力信号の逐次比較に用いる参照電圧源、グランドおよび開放端子のいずれか１つと接続する複数のスイッチとを有する。また、このＡＤ変換器は、重み付けキャパシタに入力信号をサンプリングするとともに、比較電圧を生成して処理を実行する逐次比較制御部と、可変容量キャパシタの容量値を低減させる容量制御部とを有する。
【解決手段】各々の一端が互いに接続され、それぞれ所定の比率で重み付けされた容量値を有し、容量値を低減可能な可変容量キャパシタを少なくとも１つ含む複数の重み付けキャパシタを有するＡＤ変換器は、複数の重み付けキャパシタの互いに接続された一端が入力と接続された比較器と、複数の重み付けキャパシタの互いに接続された一端と異なる他端それぞれを、入力信号が入力される入力端子、入力信号の逐次比較に用いる参照電圧源、グランドおよび開放端子のいずれか１つと接続する複数のスイッチとを有する。また、このＡＤ変換器は、重み付けキャパシタに入力信号をサンプリングするとともに、比較電圧を生成して処理を実行する逐次比較制御部と、可変容量キャパシタの容量値を低減させる容量制御部とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、ＡＤ変換器、情報処理装置に関する。
【背景技術】
【０００２】
逐次比較型ＡＤ変換器（ＳＡＲ−ＡＤＣ：Successive Approximation Register ADC）の回路設計においては、過大入力信号の取り扱いが問題となる。容量を用いたＳＡＲ−ＡＤＣでは、入力信号の電圧値と同じ値の電圧が比較器の入力端に発生する。仮に、比較器の電源電圧を超える電圧の入力信号が入力されると、当該比較器の入力トランジスタのゲートが破壊されてしまう。この対策としては、比較器の入力トランジスタとして高耐圧デバイスを用いることや、当該比較器の入力ノードとグランドとの間に大容量の分圧用キャパシタを付加することが考えられる。
【０００３】
しかし、高耐圧デバイスの利用は、速度の低下や面積の増大を招くことになる。また、分圧用キャパシタの利用は、比較器の入力電圧低下に伴い相対的にノイズが増加するおそれがある。特に、分圧用キャパシタを利用した場合のノイズの増加（信号対雑音比の劣化）は、ＡＤ変換の精度にも影響を与えてしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許明細書第７７７３０２４号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このように、従来のＡＤ変換器、情報処理装置では、過大入力に対応する場合に速度低下や面積の増大、ノイズの増加を招くという問題がある。実施形態のＡＤ変換器は、動作速度の低下や回路所要面積の増大を抑えつつノイズ増加を防ぐことのできるＡＤ変換器、情報処理装置を提供することを目的としている。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、実施形態のＡＤ変換器は、各々の一端が互いに接続され、それぞれ所定の比率で重み付けされた容量値を有し、容量値を低減可能な可変容量キャパシタを少なくとも１つ含む複数の重み付けキャパシタを有する。このＡＤ変換器は、複数の重み付けキャパシタの互いに接続された一端が入力と接続された比較器と、複数の重み付けキャパシタの互いに接続された一端と異なる他端それぞれを、入力信号が入力される入力端子、入力信号の逐次比較に用いる参照電圧源、グランドおよび開放端子のいずれか１つと接続する複数のスイッチとを有する。また、このＡＤ変換器は、複数のスイッチを制御して、重み付けキャパシタに入力信号をサンプリングするとともに、参照電圧源を用いて入力信号と逐次比較するための比較電圧を生成して逐次比較処理を実行する逐次比較制御部と、所定のタイミングで複数のスイッチを制御して、可変容量キャパシタの容量値を低減させる容量制御部とを有する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態のＡＤ変換器の構成を示す回路図である。
【図２】図１に示すＡＤ変換器の動作状態を示す図である。
【図３】第１の実施形態のＡＤ変換器の具体例を示す回路図である。
【図４】図３に示すＡＤ変換器の動作状態を示す図である。
【図５Ａ】第１の実施形態のＡＤ変換器の動作状態を示す図である。
【図５Ｂ】第１の実施形態のＡＤ変換器の動作状態を示す図である。
【図５Ｃ】第１の実施形態のＡＤ変換器の動作状態を示す図である。
【図５Ｄ】第１の実施形態のＡＤ変換器の動作状態を示す図である。
【図６】第１の実施形態のＡＤ変換器の動作を示すフローチャートである。
【図７】比較例のＡＤ変換器の構成を示す回路図である。
【図８】図７に示すＡＤ変換器の動作例を示す図である。
【図９】第２の実施形態のＡＤ変換器の構成を示す回路図である。
【図１０】図９に示すＡＤ変換器の具体例を示す回路図である。
【図１１】図１０に示すＡＤ変換器の動作状態を示す図である。
【図１２Ａ】第２の実施形態のＡＤ変換器の動作状態を示す図である。
【図１２Ｂ】第２の実施形態のＡＤ変換器の動作状態を示す図である。
【図１２Ｃ】第２の実施形態のＡＤ変換器の動作状態を示す図である。
【図１２Ｄ】第２の実施形態のＡＤ変換器の動作状態を示す図である。
【図１３】第２の実施形態のＡＤ変換器の動作を示すフローチャートである。
【図１４】第３の実施形態のＡＤ変換器の構成を示す回路図である。
【図１５】第４の実施形態のＡＤ変換器の動作を説明する図である。
【図１６】第４の実施形態のＡＤ変換器の構成を示す回路図である。
【図１７】図１６に示すＡＤ変換器の動作状態を示す図である。
【図１８】図１６に示すＡＤ変換器の具体例を示す回路図である。
【図１９】図１８に示すＡＤ変換器の動作状態を示す図である。
【図２０Ａ】第４の実施形態のＡＤ変換器の動作状態を示す図である。
【図２０Ｂ】第４の実施形態のＡＤ変換器の動作状態を示す図である。
【図２０Ｃ】第４の実施形態のＡＤ変換器の動作状態を示す図である。
【図２０Ｄ】第４の実施形態のＡＤ変換器の動作状態を示す図である。
【発明を実施するための形態】
【０００８】
（実施形態の概要）
実施形態のＡＤ変換器の動作原理を説明する。図７は、比較例としての一般的なＳＡＲ−ＡＤ変換器の等価回路図である。
【０００９】
図７に示すように、代表的なＳＡＲ−ＡＤ変換器は、２のべき乗で重み付けされ一端が互いに接続された複数のキャパシタ、入力端に当該複数のキャパシタの一端が接続された比較器１１ａ、当該複数のキャパシタの他端にそれぞれ接続された複数のスイッチ、比較器１１ａの入力端とグランドとの間に接続される調整キャパシタ(Ｃａｄｊ)、図示しない制御回路などを備えている。図７に示す例では、複数のキャパシタは、４：２：１：１の容量比をもつように設定されている。複数のスイッチは、当該複数のキャパシタの他端を入力端子Ｖｉｎ、参照電圧源Ｖｒｅｆ、グランドのいずれかと接続するように構成されている。
【００１０】
図７に示す重み付けされた複数のキャパシタは、それぞれの一端が参照電圧源Ｖｒｅｆやグランドに接続されることで、容量ＤＡ変換器（容量ＤＡＣ）として機能する。すなわち、比較器１１ａの出力を用いて次ビットのＡＤ変換に必要な比較電圧（キャパシタへの印加電圧）を生成し、次ビットのＡＤ変換を実現する。
【００１１】
図８は、図７に示すＳＡＲ−ＡＤ変換器を応用した８ビットのＡＤ変換器の回路例を示している。図８に示す例では、入力信号を差動信号とし、入力端子の正極側および負極側のそれぞれに図７に示すＳＡＲ−ＡＤ変換器を接続している。入力信号の正極側および負極側のそれぞれをＡＤ変換処理した結果は比較器１１ｂの出力端子に現れる。ＭＳＢの変換処理が終わると、比較器１１ｂによるＭＳＢの比較結果（図中Ｄ７）を用いて容量ＤＡＣのキャパシタの一つ（Ｃ７）を制御し、次ビットの比較処理を行う。以後、同様の処理によりＤ７〜Ｄ０の全てのビットについて変換処理を終えたら、得られたビットを整列して図示しない演算部によりデジタル信号として出力する。
【００１２】
ここで、図７に示すＳＡＲ−ＡＤ変換器の比較器１１ａの入力端子に入力される電圧Ｖｏｕｔ（ＳＡＲ−ＡＤ変換器の内部振幅）は、数式１により表される。
【数１】
ただし、Ｖｉｎは入力端子に入力される電圧、Ｄ［ｉ］（i=1,2,3）は各変換サイクルでのＡＤ変換結果（「１」または「０」）、Ｖｒｅｆは参照電圧（ＡＤ変換器の入力レンジ）である。
【００１３】
数式１を整理すると、以下の式が得られる。
【数２】
数式２から、調整キャパシタＣａｄｊは、ＡＤ変換器の変換動作になんら影響しないことがわかる。また、調整キャパシタＣａｄｊの容量値を大きくすることで、ＳＡＲ−ＡＤ変換器の内部振幅を小さくすることができることがわかる。この原理に基づき、容量ＤＡＣの本体容量（重み付けされたキャパシタの総容量）に比べて十分大きい（または比較的同程度の）調整キャパシタＣａｄｊを比較器１１ａの入力端に付加することで、比較器への過大入力を防止する振幅調整が可能となる。
【００１４】
しかし、調整キャパシタＣａｄｊによる振幅調整は、ＳＡＲ−ＡＤ変換器の回路所要面積に直接的に影響する。すなわち、過大入力を大きく見積もり調整キャパシタの容量値を大きく取ると、それに比例して回路の所要面積も大きくなる。これは、図８に示すように入力信号を差動信号とした場合も同様である。
【００１５】
実施形態に係るＡＤ変換器では、調整キャパシタに依存することなく振幅調整を実現して、動作速度の低下や所要面積の増大を抑えつつノイズ増加を防ぐことを可能にする。すなわち、ＳＡＲ−ＡＤ変換器の容量ＤＡＣに可変容量キャパシタを具備することで、比較器に入力される入力電圧を低減可能としている。
【００１６】
（第１の実施形態の構成）
以下、図１〜６を参照して、第１の実施形態に係るＡＤ変換器を詳細に説明する。図１に示すように、この実施形態のＡＤ変換器１は、各々の容量値が２のべき乗で重み付けされた複数の可変キャパシタ部ＶＣ１１〜ＶＣ１３と、可変キャパシタ部ＶＣ１１〜ＶＣ１３のうち最も容量値の小さい可変キャパシタ部ＶＣ１３と同じ容量値の可変キャパシタ部ＶＣ１４と、比較器１１と、ＡＮＤゲート部ＩＣ１１〜ＩＣ１４と、制御部２１とを有している。可変キャパシタ部ＶＣ１１〜ＶＣ１４は、ＡＤ変換器１の容量ＤＡＣを構成している。可変キャパシタ部ＶＣ１１〜ＶＣ１４の総容量は、単位容量値をＣとしたとき、２ｎＣである。
【００１７】
可変キャパシタ部ＶＣ１１は、キャパシタＣＮ１およびＣＮ２とスイッチＳＷ１１およびＳＷ１２とを有している。キャパシタＣＮ１およびＣＮ２は、同一の容量値を持ち一方の端子（共通端子）が互いに接続されたキャパシタである。キャパシタＣＮ１およびＣＮ２の他方の端子には、スイッチＳＷ１１およびＳＷ１２の共通端子がそれぞれ接続されている。スイッチＳＷ１１およびＳＷ１２は、外部からの制御により、共通端子に接続されたキャパシタＣＮ１およびＣＮ２の他方の端子を、入力端子Ｖｉｎ、参照電圧源Ｖｒｅｆ、グランド、および開放端のいずれか一つに接続する機能を有している。
【００１８】
可変キャパシタ部ＶＣ１２〜ＶＣ１４についても、可変キャパシタ部ＶＣ１１と同様の構成を有している。すなわち、可変キャパシタ部ＶＣ１２〜ＶＣ１４は、それぞれ、キャパシタＣ（Ｎ−１）１およびＣ（Ｎ−１）２〜キャパシタＣ０１およびＣ０２と、スイッチＳＷ１３およびＳＷ１４〜スイッチＳＷ１７およびＳＷ１８とを有している。ただし、可変キャパシタ部ＶＣ１４のスイッチＳＷ１７およびＳＷ１８は、共通端子に接続されたキャパシタＣ０１およびＣ０２の他方の端子を参照電圧源Ｖｒｅｆに接続しなくてもよい。
【００１９】
可変キャパシタ部ＶＣ１１〜ＶＣ１３は、対となるキャパシタＣＮ１およびＣＮ２〜Ｃ１１およびＣ１２の各容量値の和が、２のべき乗で重み付けられた値（単位キャパシタの容量値をＣとすると、２Ｎ−１Ｃ〜２０Ｃ）となるように設定される。可変キャパシタ部ＶＣ１４の対となるキャパシタＣ０１およびＣ０２の容量値の和は、可変キャパシタ部ＶＣ１３と同様（２０Ｃ）となる。
【００２０】
比較器１１は、入力端子間の電位差が所定の値以上かそれ未満かを判定して比較出力を出力する。例えば、入力端子間の電位差が所定の電位差以上であれば「１」を出力し、所定の電位差未満であれば「０」を出力する。図１に示す例では、比較器１１の一方の入力端子には、可変キャパシタ部ＶＣ１１〜ＶＣ１４のキャパシタＣ（Ｎ−１）１およびＣ（Ｎ−１）２〜キャパシタＣ０１およびＣ０２のそれぞれの共通端子が接続され、他方の入力端子にはグランドが接続されている。なお、比較器１１の入力端子間には、端子間を短絡するスイッチＳＷ１が接続されている。
【００２１】
制御部２１は、逐次比較処理の動作を実行する演算装置である。制御部２１は、比較器１１の出力に応じて、可変キャパシタ部ＶＣ１１〜ＶＣ１４に接続された逐次比較制御ライン（SAR_control）、および、可変キャパシタ部ＶＣ１１〜ＶＣ１４の総容量（対となるキャパシタの容量値の和）を制御する容量制御ライン（PHI_f）に制御信号を送る。
【００２２】
逐次比較制御ラインは、スイッチＳＷ１１〜ＳＷ１８と接続されている。すなわち、制御部２１は、逐次比較制御ラインの制御信号を通じて、スイッチＳＷ１１〜ＳＷ１８のそれぞれの共通端子を入力端子Ｖｉｎ、参照電圧源Ｖｒｅｆ、およびグランドのいずれかと接続させる。
【００２３】
ＡＮＤゲート部ＩＣ１１〜ＩＣ１４は、可変キャパシタ部ＶＣ１１〜ＶＣ１４が有する対となるキャパシタのうち一方の接続をオンオフする機能をもつ。図１に示すように、ＡＮＤゲート部ＩＣ１１〜ＩＣ１４の一方の入力端子には逐次比較制御ラインが接続され、他方の入力端子には容量制御ラインが接続されている。ＡＮＤゲート部ＩＣ１１〜ＩＣ１４の出力端子は、可変キャパシタ部ＶＣ１１〜ＶＣ１４それぞれの一方のキャパシタ（ＣＮ２，Ｃ（Ｎ−１）２，〜Ｃ０２）に接続されたスイッチＳＷ１２，ＳＷ１４，〜ＳＷ１８と接続され、スイッチＳＷ１２〜ＳＷ１８の共通端子と開放端子とを接続・切断する作用をする。すなわち、制御部２１は、容量制御ラインの制御信号を通じて、可変キャパシタ部ＶＣ１１〜ＶＣ１４それぞれの総容量を半減させることができる。
【００２４】
図２は、このＡＤ変換器１の動作と容量制御ラインの制御信号との関係を示している。図２に示すように、ＡＤ変換器１がＭＳＢ（Most Significant Bit：最上位ビット）の変換を行っている間、制御部２１は、容量制御ライン（PHI-f）の制御信号を「０」とする。すなわち、容量制御ラインの制御信号が「０」の間は、ＡＮＤゲート部ＩＣ１１〜ＩＣ１４が「０」を出力するから、可変キャパシタ部ＶＣ１１〜ＶＣ１４の対となるキャパシタ群のうち、キャパシタＣＮ２〜Ｃ０２が切断され、キャパシタＣＮ１〜Ｃ０１のみが接続された状態となる。これは、ＭＳＢ変換の期間中、可変キャパシタ部ＶＣ１１〜ＶＣ１４の総容量が半減することを意味している。ただし、可変キャパシタ部ＶＣ１１〜ＶＣ１３それぞれの総容量の比は、当該総容量の半減前後で変らない。
【００２５】
（第１の実施形態の具体例と動作）
続いて、図３を参照して、第１の実施形態のＡＤ変換器１の具体例と動作を説明する。図３は、図１のＡＤ変換器１において分解能Ｎを３としたものであり、入力信号を３ビット信号に変換するＡＤ変換器１ａを示している。
【００２６】
図３に示すように、この例のＡＤ変換器１ａは、可変キャパシタ部ＶＣ１１〜ＶＣ１４を有している。可変キャパシタ部ＶＣ１１〜ＶＣ１４は、単位容量をＣとすると、それぞれ４Ｃ（＝２Ｃ＋２Ｃ），２Ｃ（＝１Ｃ＋１Ｃ），１Ｃ（＝１Ｃ／２＋１Ｃ／２），および１Ｃの比を満たす容量を有している。なお、図３に示すＡＤ変換器１ａは、過大入力信号に対応するための調整キャパシタＣａｄｊを備えていない。比較器１１の入力端子間のキャパシタＣｉは、比較器入力と配線自身に寄生する寄生容量である。
【００２７】
第１の実施形態のＡＤ変換器１（ＡＤ変換器１ａ）では、ＡＤ変換サイクルのうち、ＭＳＢの変換サイクルから数えて、少なくとも1サイクル以上の期間、容量ＤＡＣの総容量を小さくする。すなわち、容量ＤＡＣの総容量を小さくし、寄生容量Ｃｉと総容量との比を相対的に小さくすることで、比較器１１の入力端子に入力される電圧の振幅（内部振幅）を減衰させている。具体的には、数式１におけるＣを、Ｃ＞Ｃ’となるＣ’と置き換えることで、ＳＡＲ−ＡＤ変換動作に影響を与えずに、比較器１１への過大入力をも防ぐことが可能となる（数式３）。
【数３】
このとき、ＭＳＢからＬＳＢの容量値（可変キャパシタ部ＶＣ１１〜ＶＣ１３の容量値）と最小容量（同ＶＣ１４）との比は２のべき乗となるように設定すれば、ＳＡＲ−ＡＤ変換に影響を与えることなく、過大入力を防ぐことができる。
【００２８】
容量ＤＡＣの総容量の低減、すなわちＣのＣ’へ置き換えは、ＡＮＤゲート部ＩＣ１１〜ＩＣ１４によるＳＷ１２，ＳＷ１４，〜ＳＷ１８の制御により実現できる。すなわち、図４に示すＳＡＲ−ＡＤ変換サイクルのうち、ＭＳＢ変換期間と同一かそれ以上の間、制御部２１は、容量制御ラインに「０」の制御信号を送る。この制御信号に応じて、ＡＮＤゲート部ＩＣ１１〜ＩＣ１４の出力は「０」となるから、ＳＷ１２，ＳＷ１４，〜ＳＷ１８は共通端子を「開放端子」に接続し、キャパシタＣ３２，Ｃ２２，〜Ｃ０２の一端を浮遊状態とする。その結果、可変キャパシタ部ＶＣ１１〜ＶＣ１４の全容量（図３では８Ｃ）を半減（同４Ｃ）させることができる。
【００２９】
この実施形態のＡＤ変換器では、比較器に入力される振幅（内部振幅）が大きくなるＭＳＢ変換期間（あるいはそれ以上の期間）に容量ＤＡＣのキャパシタの容量値を低減するので、比較器の入力デバイスに高耐圧デバイスを用いる必要がなく、低消費電力で高速動作を実現することができる。また、容量ＤＡＣの容量を小さくすることで、寄生容量Ｃｉとの比を小さくすることができるから、調整キャパシタＣａｄｊに相当するキャパシタを付加する必要もなくなる。
【００３０】
なお、図３に示す例では、ＡＤ変換器１ａは、調整キャパシタＣａｄｊを具備していないが、これには限定されない。容量ＤＡＣのキャパシタ容量に比べ十分小さい（または比較的小さい）キャパシタを付加しても構わない。
【００３１】
次に、図５Ａ〜５Ｄおよび図６を参照して、第１の実施形態のＡＤ変換器の動作を説明する。図５Ａ〜５Ｄは、ＡＤ変換器１ａの動作状態を等価回路で示している。この実施形態のＡＤ変換器のＳＡＲ−ＡＤ変換は、サンプリング（図５Ａ）、ＭＳＢ変換（図５Ｂ）、ＭＳＢ−１変換（図５Ｃ）、ＬＳＢ変換（図５Ｄ）の４つのフェーズから構成され、振幅を減衰させる制御は、図４に示すようにＭＳＢ変換期間のみで行われる。
【００３２】
まず、制御部２１は、容量制御ラインに「１」の制御信号を送るとともに、逐次比較制御ラインを介してスイッチＳＷ１１〜１８を制御しキャパシタＣ３１，Ｃ３２，〜Ｃ０２それぞれの一端を入力端子Ｖｉｎに接続させる。また、制御部２１は、比較器１１の入力端子間に接続されたスイッチＳＷ１をオンにする。その結果、図５Ａに示すように、キャパシタＣ３１，Ｃ３２，〜Ｃ０２の共通端子はグランドに接続され、他方の端子は入力端子Ｖｉｎに接続される（ステップ１００。以下「Ｓ１００」のように称する。）。
【００３３】
ステップ１００のタイミングで入力端子Ｖｉｎに入力信号が入力されると、全キャパシタは、入力信号をサンプリングする（Ｓ１０２）。
【００３４】
サンプリングが終了すると、制御部２１は、容量制御ラインに「０」の制御信号を送り、スイッチＳＷ１２，ＳＷ１４，〜ＳＷ１８を制御してキャパシタＣ３２，Ｃ２２，〜Ｃ０２の一端を開放端に接続する。すなわち、可変キャパシタ部ＶＣ１１〜ＶＣ１４それぞれの容量値を半減させ、ＡＤ変換器１の容量ＤＡＣの総容量を低減させる（Ｓ１０４）。
【００３５】
ＡＤ変換器１ａの容量ＤＡＣの総容量を低減させると、制御部２１は、図５Ｂに示すように、逐次比較制御ラインに制御信号を送り、スイッチＳＷ１１を制御してキャパシタＣ３１の一端を参照電圧源Ｖｒｅｆに接続させるとともに、スイッチＳＷ１３，１５，１７を制御してキャパシタＣ２１，Ｃ１１，Ｃ０１の一端をグランドに接続させる。また、制御部２１は、スイッチＳＷ１を開放する（Ｓ１０６）。
【００３６】
図５Ｂに示す動作状態で、制御部２１は、比較器１１を用いてＭＳＢについての比較変換処理を実行する（Ｓ１０８）。このとき、比較器１１の入力端子に現れる電圧Ｖｏｕｔ＿ＭＳＢは、数式４により表される。
【数４】
例えば、Ｃｉが２Ｃであるとすると、浮遊状態にすることで、通常のＡＤ変換動作に比べ内部振幅を約２０％減衰させることができる。
【００３７】
次に、制御部２１は、容量制御ラインに「１」の制御信号を送り、スイッチＳＷ１２，ＳＷ１４，〜ＳＷ１８を制御してキャパシタＣ３２，Ｃ２２，〜Ｃ０２の一端を開放端から切り離す（Ｓ１１０）。これにより、容量ＤＡＣの総容量が復元される。
【００３８】
容量ＤＡＣの総容量を復元すると、図５Ｃに示すように、制御部２１は、スイッチＳＷ１１およびＳＷ１２を制御してキャパシタＣ３１およびＣ３２の一端を参照電圧源Ｖｒｅｆまたはグランドのいずれかと接続するとともに、スイッチＳＷ１３およびＳＷ１４を制御してキャパシタＣ２１およびＣ２２の一端を参照電圧源に接続し、スイッチＳＷ１５〜ＳＷ１８を制御してキャパシタＣ１１，Ｃ１２，〜Ｃ０２の一端をグランドに接続する（Ｓ１１２）。ここで、図中「Ｄ［２］Ｖｒｅｆ」は、ＭＳＢ期間中に得られた比較器１１の出力（「１」または「０」）と参照電圧Ｖｒｅｆとの積を示す。すなわち、ＭＳＢの変換サイクルにおいて比較器１１が「１」を出力した場合、キャパシタＣ３１・Ｃ３２の一端は参照電圧源Ｖｒｅｆと接続され、同じく「０」を出力した場合、キャパシタＣ３１・Ｃ３２の一端はグランドと接続される。
【００３９】
容量ＤＡＣの総容量が復元され、所定のキャパシタが参照電圧源に接続されると、制御部２１は、比較器１１を用いてＭＳＢの次位ビット（ＭＳＢ−１）についての比較変換処理を実行する（Ｓ１１４）。このとき、比較器１１の入力端子に現れる電圧は、数式５により表される。
【数５】
すなわち、通常のＳＡＲＡＤ変換の２サイクル目と同様の動作が実現される。
【００４０】
ＭＳＢの次位ビットの変換処理が終わると、図５Ｄに示すように、制御部２１は、スイッチＳＷ１３およびＳＷ１４を制御してキャパシタＣ２１およびＣ２２の一端を参照電圧源Ｖｒｅｆまたはグランドのいずれかと接続するとともに、スイッチＳＷ１５およびＳＷ１６を制御してキャパシタＣ１１・Ｃ１２の一端を参照電圧源Ｖｒｅｆに接続する（Ｓ１１６）。ここで、図中「Ｄ［１］Ｖｒｅｆ」は、ＭＳＢ−１期間中に得られた比較器１１の出力と参照電圧Ｖｒｅｆとの積を示す。すなわち、ＭＳＢ−１の変換サイクルにおいて比較器１１が「１」を出力した場合、キャパシタＣ２１・Ｃ２２の一端は参照電圧源Ｖｒｅｆと接続され、同じく「０」を出力した場合、キャパシタＣ２１・Ｃ２２の一端はグランドと接続される。
【００４１】
所定のキャパシタが参照電圧源に接続されると、制御部２１は、比較器１１を用いてＬＳＢについての比較変換処理を実行する（Ｓ１１８）。
【００４２】
このように、実施形態のＡＤ変換器では、ＭＳＢの変換期間中（あるいはそれよりも長い期間中）、容量ＤＡＣの総容量を低減するので、調整キャパシタＣａｄｊを具備せずとも、過大入力信号の影響を抑えることができる。また、実施形態のＡＤ変換器では、容量ＤＡＣを構成する総容量を、単位容量値をＣとしたとき２ｎＣとしたので、通常のＳＡＲ−ＡＤＣにおける総容量を変更することなく、また調整キャパシタＣａｄｊを備えることなく、容量ＤＡＣの内部振幅を減衰させることができる。
【００４３】
なお、図１〜図５Ｄにて説明した例では、最小容量の分割比を１／２としているが、これには限定されない。例えば、かかる比を１／４，１／６…のように小さく設定すると、振幅減衰効果をより高めることができる。また、上記説明した例では、容量ＤＡＣのキャパシタの容量値は２のべき乗で重み付けされているが、これにも限定されない。２以外のべき乗とすることも可能である。
【００４４】
さらに、上記説明した例では、ＭＳＢの変換期間中のみ容量ＤＡＣのキャパシタの一部を浮遊状態にしているが、ＬＳＢの変換期間以外であれば、振幅減衰期間をどのように設定してもかまわない。ＬＳＢの変換期間について全ての容量を使用するのは、容量ＤＡＣの熱ノイズに関係している。熱雑音は、ｋＴ／Ｃ（ただしｋはボルツマン定数、Ｔは温度、Ｃは容量ＤＡＣの総容量）で計算され、容量の減少と共にノイズが上昇する。比較器は、ＬＳＢの判定の際、ＭＳＢと比較して極めて小さい信号振幅を処理することになるため、全ての容量を使うことが望ましい。
【００４５】
（第２の実施形態の構成）
続いて、第２の実施形態のＡＤ変換器について詳細に説明する。第２の実施形態のＡＤ変換器は、第１の実施形態のＡＤ変換器のうち、一部のキャパシタ（例えばＬＳＢの変換処理に対応する可変キャパシタ部ＶＣ１３および可変キャパシタ部ＶＣ１３と同一の容量の可変キャパシタ部ＶＣ１４）については容量の低減機能を省略したものである。以下の説明において、第１の実施形態と共通する要素については共通の符号を付して示し、重複する説明を省略する。
【００４６】
第１の実施形態のＡＤ変換器のように容量ＤＡＣをなす全てのキャパシタの容量値を低減する構成は、比較的簡易に実現することができる。一方、全てのキャパシタの容量値を低減する構成は、設計プロセスの制約等により、使用できる最小容量の値が制限される場合、信号振幅の低減効果が制限されてしまう。そこで、第２の実施形態のＡＤ変換器では、容量ＤＡＣのキャパシタのうち容量の小さいものについては低減せず、それ以外のキャパシタを分割して低減可能とすることで、最小容量を変更することなく振幅を減衰させている。
【００４７】
ＳＡＲ−ＡＤＣでは、ＡＤ変換する対象のキャパシタの数をｍとすると、ｍ−１からＬＳＢまでのキャパシタの端子のうち比較器入力と接続されない一端（共通端ではない一端）は、すべてグランドに接続される。そこで、ＡＤ変換する対象のキャパシタと、それ以外のキャパシタの総容量の比を２のべき乗に設定することで、ＬＳＢと最小容量のキャパシタを容量分割しなくとも振幅の減衰が可能となる。
【００４８】
図９に示すように、第２の実施形態のＡＤ変換器２では、容量ＤＡＣのＭＳＢ変換に対応する可変キャパシタ部ＶＣ１１からＭビット目の変換に対応する可変キャパシタ部ＶＣ１５までについては、ＡＮＤゲート部ＩＣ１１〜ＩＣ２４を備えて容量を低減可能としている。また、当該容量ＤＡＣのＭ−１ビット目の変換からＬＳＢ変換に対応するキャパシタＣＮ−Ｍ−１〜Ｃ１およびＬＳＢ変換と同容量のキャパシタＣ０については、ＡＮＤゲートを備えずキャパシタの容量が固定されている。なお、ＭＳＢ処理に対応する可変キャパシタ部ＶＣ１１からＬＳＢを処理するＣ１までのそれぞれの容量値は、２のべき乗の重み付けが付されており、可変キャパシタ部ＶＣ１１〜ＶＣ１５が総容量を低減した場合でも、容量ＤＡＣのキャパシタに付された重み付けの比は維持されるよう制御される。
【００４９】
（第２の実施形態の具体例と動作）
続いて、図１０および図１１を参照して、第２の実施形態のＡＤ変換器２の具体例と動作を説明する。図１０は、図９のＡＤ変換器２において分解能Ｎを４としたものであり、入力信号を４ビット信号に変換するＡＤ変換器２ａを示している。
【００５０】
図１０に示すように、この例のＡＤ変換器２ａは、ＭＳＢおよびＭＳＢ−１の処理を担う２つの可変キャパシタ部と、ＭＳＢ−２以下の処理を担う３つの固定キャパシタを有している。２つの可変キャパシタ部および３つの固定キャパシタ（Ｃ４１＋Ｃ４２，Ｃ３１＋Ｃ３２，Ｃ２，Ｃ１，Ｃ０）は、それぞれ単位容量をＣとすると、８Ｃ（＝４Ｃ＋４Ｃ），４Ｃ（＝２Ｃ＋２Ｃ），２Ｃ，１Ｃおよび１Ｃの比を満たす容量を有している。なお、図１０に示すＡＤ変換器２ａにおいても、過大入力信号に対応するための調整キャパシタＣａｄｊを備えていない。比較器１１の入力端子間のキャパシタＣｉは、比較器入力と配線自身に寄生する寄生容量である。
【００５１】
図１０に示すＡＤ変換器２ａは、４ビットのＳＡＲ−ＡＤ変換器であり、４ビット容量ＤＡＣを構成するキャパシタのうち、ＭＳＢおよびＭＳＢ−１を処理するキャパシタＣ４１・Ｃ４２およびＣ３１・Ｃ３２のみが分割されている。すなわち、ＭＳＢを処理するキャパシタおよびＭＳＢ−１を処理するキャパシタのみが容量を低減可能に構成されている。
【００５２】
図１０に示すように、ＡＤ変換器２ａは、ＭＳＢ処理を担うキャパシタＣ４１・Ｃ４２、２ビット目の処理を担うキャパシタＣ３１・Ｃ３２、３ビット目の処理を担うＣ２、ＬＳＢの処理を担うＣ１、およびＣ１と同じ容量値を持つＣ０を備えている。それぞれのキャパシタの一端は、比較器１１の一方の入力端子と接続され、同じく他端は、スイッチＳＷ２１〜ＳＷ２５，ＳＷ１５，ＳＷ１７の共通端子と接続されている。スイッチＳＷ２１およびＳＷ２５は、キャパシタＣ４１およびＣ２の他端を入力端子Ｖｉｎ、参照電圧源Ｖｒｅｆ、グランドのいずれかに接続する。スイッチＳＷ２２〜ＳＷ２４は、キャパシタＣ４２〜Ｃ３２の他端を、入力端子Ｖｉｎ、参照電圧源Ｖｒｅｆ、グランド、開放端のいずれかに接続する。ＳＷ１５およびＳＷ１７は、キャパシタＣ１およびＣ０の他端を入力端子Ｖｉｎまたはグランドに接続する。
【００５３】
比較器１１の入力端子相互間には、短絡するスイッチＳＷ１が接続される。また、比較器１１の他方の入力端子は、グランドに接続されている。制御部２２は、比較器１１の出力に応じて、逐次比較制御ライン（SAR_control）および二つの容量制御ライン（PHI_f(2)、PHI_f(1)）に制御信号を送る。
【００５４】
逐次比較制御ラインは、スイッチＳＷ２１、ＡＮＤゲート部ＩＣ２１・ＩＣ１２・ＩＣ２２の一方の入力端、スイッチＳＷ２５、ＳＷ１５およびＳＷ１７と接続されている。また、容量制御ラインのうち、ラインPHI_f(1)は、ＡＮＤゲート部ＩＣ１２の他方の入力端と接続され、ラインPHI_f(2)は、ＡＮＤゲート部ＩＣ２１およびＩＣ２２の他方の入力端と接続されている。
【００５５】
図１１は、ＡＤ変換器の動作状態と制御部２２により容量制御ラインに送られる制御信号との関係を示している。図１１に示すように、この実施形態の制御部２２は、ＭＳＢ処理の期間中、ラインPHI_f(1)に「０」の制御信号を送り、ＭＳＢ処理およびＭＳＢ−１処理の期間中、ラインPHI_f(2)に「０」の制御信号を送る。すなわち、制御部２２は、ＭＳＢ処理の期間中にスイッチＳＷ２２〜ＳＷ２４を制御してキャパシタＣ４２，Ｃ３１，Ｃ３２の一端を開放端に接続させる（浮遊状態とする）。また、制御部２２は、ＭＳＢ−１の処理期間中にＳＷ２２・ＳＷ２４を制御してキャパシタＣ４２・Ｃ３２の一端を開放端に接続させる。
【００５６】
次に、図１２Ａ〜１２Ｄおよび図１３を参照して、第２の実施形態のＡＤ変換器の動作を説明する。図１２Ａ〜１２Ｄは、ＡＤ変換器２ａの動作状態を等価回路で示している。この実施形態のＡＤ変換器のＳＡＲ−ＡＤ変換は、サンプリング（図１２Ａ）、ＭＳＢ変換（図１２Ｂ）、ＭＳＢ−１変換（図１２Ｃ）、ＭＳＢ−２変換（図１２Ｄ）、ＬＳＢ変換（図示せず）の５つのフェーズから構成され、振幅を減衰させる制御は、図１３に示すようにＭＳＢ変換期間およびＭＳＢ−１変換期間において行われる。
【００５７】
まず、制御部２２は、容量制御ラインに「１」の制御信号を送るとともに、逐次比較制御ラインを介してスイッチＳＷ２１〜ＳＷ２５，ＳＷ１５，ＳＷ１７を制御しキャパシタＣ４１〜Ｃ０それぞれの一端を入力端子Ｖｉｎに接続させる。また、制御部２２は、比較器１１の入力端子間に接続されたスイッチＳＷ１をオンにする。その結果、図１２Ａに示すように、キャパシタＣ４１〜Ｃ０の共通端子はグランドに接続され、他方の端子は入力端子Ｖｉｎに接続される（Ｓ２００）。
【００５８】
ステップ２００のタイミングで入力端子Ｖｉｎに入力信号が入力されると、全キャパシタは、入力信号をサンプリングする（Ｓ２０２）。
【００５９】
サンプリングが終了すると、制御部２２は、二つの容量制御ラインに「０」の制御信号を送り、スイッチＳＷ２２〜ＳＷ２４を制御してキャパシタＣ４２，Ｃ３１，Ｃ３２の一端を開放端に接続する。すなわち、ＭＳＢ処理のキャパシタ容量を半減させるとともにＭＳＢ−１処理のキャパシタを浮遊状態とすることで、ＡＤ変換器２ａの容量ＤＡＣの総容量を低減させる（Ｓ２０４）。
【００６０】
ＡＤ変換器２ａの容量ＤＡＣの総容量を低減させると、制御部２２は、図１２Ｂに示すように、逐次比較制御ラインに制御信号を送り、スイッチＳＷ２１を制御してキャパシタＣ４１の一端を参照電圧源Ｖｒｅｆに接続させるとともに、スイッチＳＷ２５，１５，１７を制御してキャパシタＣ２，Ｃ１，Ｃ０の一端をグランドに接続させる。また、制御部２２は、スイッチＳＷ１を開放する（Ｓ２０６）。
【００６１】
図１２Ｂに示す動作状態で、制御部２２は、比較器１１を用いてＭＳＢについての比較変換処理を実行する（Ｓ２０８）。このとき、比較器１１の入力端子に現れる電圧Ｖｏｕｔ＿ＭＳＢは、数式６により表される。
【数６】
なお、浮遊状態がない場合の出力電圧は、数式７により表される。
【数７】
したがって、容量ＤＡＣのキャパシタの一部を浮遊状態とすることで、内部振幅の低減に成功することがわかる。
【００６２】
次に、制御部２２は、容量制御ラインPHI_f(1)に「１」の制御信号を送り、スイッチＳＷ２３を制御してキャパシタＣ３１一端を開放端から切り離す（Ｓ２１０）。これにより、容量ＤＡＣの総容量の一部が復元される。
【００６３】
キャパシタＣ３１が開放端から切り離されると、図１２Ｃに示すように、制御部２２は、スイッチＳＷ１１を制御してキャパシタＣ４１の一端を参照電圧源Ｖｒｅｆまたはグランドのいずれかと接続するとともに、ＡＮＤゲート部ＩＣ１２を介してスイッチＳＷ２３を制御してキャパシタＣ３１の一端を参照電圧源に接続する（Ｓ２１２）。ここで、図中「Ｄ［３］Ｖｒｅｆ」は、ＭＳＢ期間中に得られた比較器１１の出力（「１」または「０」）と参照電圧Ｖｒｅｆとの積を示す。すなわち、キャパシタＣ４１の一端は、参照電圧源Ｖｒｅｆまたはグランドのいずれかに接続される。
【００６４】
続いて、制御部２２は、比較器１１を用いてＭＳＢの次位ビット（ＭＳＢ−１）についての比較変換処理を実行する（Ｓ２１４）。このとき、比較器１１の入力端子に現れる電圧は、数式８により表される。
【数８】
すなわち、通常のＳＡＲ−ＡＤ変換の２サイクル目と同様の動作が実現される。
【００６５】
ＭＳＢの次位ビットの変換処理が終わると、制御部２２は、容量制御ラインPHI_f(2)に「１」の制御信号を送り、スイッチＳＷ２２・ＳＷ２４を制御してキャパシタＣ４２・Ｃ３２の一端を開放端から切り離す（Ｓ２１６）。これにより、容量ＤＡＣの総容量が全て復元される。
【００６６】
続いて、図１２Ｄに示すように、制御部２２は、ＡＮＤゲート部ＩＣ１２・ＩＣ２２を介してスイッチＳＷ２３・ＳＷ２４を制御しキャパシタＣ３１およびＣ３２の一端を参照電圧源Ｖｒｅｆまたはグランドのいずれかと接続するとともに、スイッチＳＷ２５を制御してキャパシタＣ２の一端を参照電圧源Ｖｒｅｆに接続する。また、制御部２２は、ＡＮＤゲート部ＩＣ２１を介してスイッチＳＷ２２を制御し、キャパシタＣ４２の一端をキャパシタＣ４１と共通の接続先に接続させる（Ｓ２１８）。ここで、図中「Ｄ［２］Ｖｒｅｆ」は、ＭＳＢ−１期間中に得られた比較器１１の出力と参照電圧源Ｖｒｅｆとの積を示す。すなわち、キャパシタＣ３１およびＣ３２の一端は、参照電圧源Ｖｒｅｆまたはグランドのいずれかに接続される。
【００６７】
所定のキャパシタが参照電圧源に接続されると、制御部２２は、比較器１１を用いてＭＳＢ−２についての比較変換処理を実行する（Ｓ２２０）。
【００６８】
以下、同様にして、キャパシタ接続の切替（Ｓ２２２）、キャパシタの参照電圧源への接続（Ｓ２２４）およびＬＳＢについての比較変換処理（Ｓ２２６）を実行して、制御部２２は４ビット全てのＡＤ変換結果を得ることができる。
【００６９】
なお、図１０および図１２に示す例では、容量分割の比を１／２に設定しているが、これには限定されない。変換すべき容量（容量ＤＡＣの構成容量）とそれ以外の容量（ＬＳＢ処理のキャパシタと同容量のキャパシタの容量）との比が２のべき乗の関係を満たせば、例えば、１／４や１／６、１／８のような比に設定してもかまわない。
【００７０】
このように、実施形態のＡＤ変換器では、ＭＳＢおよびＭＳＢ−１の変換期間中、容量ＤＡＣの総容量を低減するので、調整キャパシタＣａｄｊを具備せずとも、過大入力信号の影響を抑えることができる。また、この実施形態のＡＤ変換器では、少なくともＬＳＢ処理に対応するキャパシタを分割せずにＳＡＲ−ＡＤ変換を実現するので、回路の設計プロセスの制約がある場合でも有効に過大入力信号の影響を抑えることができる。
【００７１】
（第３の実施形態の構成）
続いて、第３の実施形態のＡＤ変換器について詳細に説明する。第３の実施形態のＡＤ変換器は、第１の実施形態のＡＤ変換器のうち、容量ＤＡＣを構成するＭＳＢ処理のキャパシタ部のみ容量を低減可能としたものである。以下の説明において、第１および第２の実施形態と共通する要素については共通の符号を付して示し、重複する説明を省略する。
【００７２】
図１４に示すように、この実施形態のＡＤ変換器３は、ＭＳＢ処理を担う可変キャパシタ部ＶＣ１１と、ＭＳＢ−１以下のビットの処理を担うキャパシタＣＮ−１〜Ｃ１と、最小容量のＣ１と同一の容量値を持つキャパシタＣ０とを備えている。可変キャパシタ部ＶＣ１１とキャパシタＣＮ−１〜Ｃ１とは、２のべき乗に重み付けされた容量値を有している。
【００７３】
可変キャパシタ部ＶＣ１１は、共通の容量値をもつキャパシタＣＮ１およびＣＮ２を有しており、ＡＮＤゲート部ＩＣ１１によりキャパシタＣＮ２を切り離し可能とされている。制御部２３は、第１の実施形態の制御部２１と同様の機能を有し、逐次比較制御ラインおよび容量制御ラインに制御信号を送る。
【００７４】
制御部２３は、第２の実施形態と同様に、可変キャパシタ部ＶＣ１１の総容量を制御するとともに、可変キャパシタ部ＶＣ１１、キャパシタＣＮ−１〜Ｃ０の一端の接続先を入力端子、参照電圧源Ｖｒｅｆ、グランド、開放端のいずれかに切替えることで、ＳＡＲ−ＡＤ変換処理を実現することができる。また、少なくともＭＳＢ処理の期間中について可変キャパシタ部ＶＣ１１の総容量を低減することで、調整キャパシタＣａｄｊを備えることなく過大入力信号を抑えることが可能となる。さらに、第２の実施形態と同様に、分割する容量をＭＳＢ処理のキャパシタ部に限定することで、内部振幅の減衰調整に自由度を持たせるだけでなく、最小容量の制約も緩和することができる。
【００７５】
（第４の実施形態の構成）
続いて、第４の実施形態のＡＤ変換器について詳細に説明する。第４の実施形態のＡＤ変換器は、第１の実施形態のＡＤ変換器のうち、可変キャパシタ部ＶＣ１１の構成を変更したものである。以下の説明において、第１の実施形態と共通する要素については共通の符号を付して示し、重複する説明を省略する。
【００７６】
第１〜第３の実施形態に係るＡＤ変換器では、容量ＤＡＣをなすキャパシタの一部を浮遊状態にすることで、比較器に入力される入力信号の電圧振幅（内部振幅）を低減させている。ここで、容量ＤＡＣのキャパシタを浮遊状態とした場合、浮遊状態となったキャパシタの一端は、寄生容量を介した基板ノイズカップリングやスイッチに寄生する容量を介した電源ノイズカップリングなどにより、ノイズの混入源となるおそれがある。容量ＤＡＣのキャパシタを介して混入したノイズは、比較器の判定エラーやミス判断（ミスコード）の原因となる。そこで、第４の実施形態のＡＤ変換器では、信号振幅制御を適用している期間（例えばＭＳＢ処理期間）のＡＤ変換アルゴリズムとして、冗長アルゴリズムを適用している。
【００７７】
図１５は、あるＡＤ変換サイクル（ｋ番目）におけるＡＤ変換器の入力電圧および比較器への出力電圧を示す電圧特性であり、横軸が入力信号電圧、縦軸が比較器の入力ノードへの出力電圧を示している。図中実線は、実施形態のＡＤ変換器で用いる冗長アルゴリズムを適用した電圧特性を示し、図中破線は、同じく非冗長アルゴリズムを適用した電圧特性を示している。
【００７８】
図１５の破線に示すように、非冗長アルゴリズムを適用したＳＡＲ−ＡＤ変換器では、ｋ番目における０〜ＶＲの入力電圧の変化が−ＶＲ／４〜ＶＲ／４の電圧変化として比較器に出力される。すなわち、比較器の入力ノードにおける電圧値は、入力信号電圧に対して、図１５の回路構成の場合、１／４になることがわかる。これは変換アルゴリズムとして２ビットを基本としているためである。通常の１ビットを基本とするアルゴリズムでは、ｋ＋１番目のＡＤ変換サイクルの入力信号レンジは、ｋ番目のＡＤ変換サイクルの入力レンジの半分になる。
【００７９】
また図１５において、横軸の範囲は、ｋ番目のＡＤ変換がミスコードなくＡＤ変換できる入力範囲を表し、縦軸の範囲は、ｋ＋１番目のＡＤ変換がミスコードなくＡＤ変換できる入力範囲を表している。仮に、ｋ番目の判断電圧の値がノイズにより変化して、比較器の入力ノードへの出力が−ＶＲ／４〜ＶＲ／４の範囲を超えた場合、ｋ＋１番目のＡＤ変換の入力レンジを越えてしまう。これは、ミスコード発生の原因となる。
【００８０】
一方、図１５の実線に示すように、冗長アルゴリズムを用いたＳＡＲ−ＡＤ変換器では、比較器による入力信号の判定点（閾値との比較点）として２つの判断点を設定する。すなわち、比較器の入力信号電圧と閾値との比較点を１つのビットについて２つ設定することで（図１５中、３ＶＲ／８・５ＶＲ／８）、比較器への出力電圧のピークが下がって判断電圧にマージンを与えることが可能となる。これにより、判断電圧に多少の誤差が生じたとしても正確なＡＤ変換を実現することができる。
【００８１】
冗長アルゴリズムの場合、非冗長アルゴリズムと比べ判断ポイントが複数存在するが、容量の制御のみで判断電圧を作成可能であるため、比較器を複数用意する必要はない。また、図１５に示す例では、１ビットの判断に対し、０．５ビットの冗長性を加えているが、２ビットに対し０．５ビット等、冗長性を加える度合いは拡張することができる。
【００８２】
以下、実施形態の構成を説明する。図１６に示すように、この実施形態のＡＤ変換器４は、図１に示すＡＤ変換器１の可変キャパシタ部ＶＣ１１を可変キャパシタ部ＶＣ４１に置き換えたものである。可変キャパシタ部ＶＣ４１は、キャパシタＣＮ１，ＣＮ２，ＣＮ３およびＣＮ４と、スイッチＳＷ１１，ＳＷ１２およびＳＷ４３とを有している。キャパシタＣＮ１〜ＣＮ４は、一方の端子（共通端子）が互いに接続されている。キャパシタＣＮ１〜ＣＮ４の他方の端子には、スイッチＳＷ１１，ＳＷ１２およびＳＷ４３の共通端子がそれぞれ接続されている。スイッチＳＷ１１，ＳＷ１２およびＳＷ４３は、外部からの制御により、共通端子に接続されたキャパシタＣＮ１〜ＣＮ４の他方の端子を、入力端子Ｖｉｎ、参照電圧源Ｖｒｅｆ、グランド、および開放端のいずれか一つに接続する機能を有している。
【００８３】
制御部２４は、逐次比較処理の動作を実行する演算装置であり、図１に示す制御部２１に対応する。制御部２４は、比較器１１の出力に応じて、可変キャパシタ部ＶＣ４１に接続された逐次比較制御ライン（SAR_control）および可変キャパシタ部ＶＣ４１，ＶＣ１２〜ＶＣ１４の総容量（キャパシタの容量値の和）を制御する容量制御ライン（PHI_f）に制御信号を送る。
【００８４】
逐次比較制御ラインは、スイッチＳＷ１１〜ＳＷ１８と接続されている。すなわち、制御部２１は、逐次比較制御ラインの制御信号を通じて、スイッチＳＷ１１〜ＳＷ１８のそれぞれの共通端子を入力端子Ｖｉｎ、参照電圧源Ｖｒｅｆ、およびグランドのいずれかと接続することができる。
【００８５】
ＡＮＤゲート部ＩＣ１１〜ＩＣ１４は、可変キャパシタ部ＶＣ４１，ＶＣ１２〜ＶＣ１４が有するキャパシタのうち少なくとも１つの接続をオンオフする機能をもつ。図１６に示すように、ＡＮＤゲート部ＩＣ１１〜ＩＣ１４の一方の入力端子には逐次比較制御ラインが接続され、他方の入力端子には容量制御ラインが接続されている。ＡＮＤゲート部ＩＣ１１〜ＩＣ１４の出力端子は、可変キャパシタ部ＶＣ４１，ＶＣ１２〜ＶＣ１４それぞれについて一のキャパシタ（ＣＮ３，Ｃ（Ｎ−１）２，〜Ｃ０２）に接続されたスイッチＳＷ４３，ＳＷ１４，〜ＳＷ１８と接続され、スイッチＳＷ４３，ＳＷ１４〜ＳＷ１８の共通端子と開放端子とを接続・切断する作用をする。すなわち、制御部２４は、容量制御ラインの制御信号を通じて、可変キャパシタ部ＶＣ４１，ＶＣ１２〜ＶＣ１４それぞれの総容量を低減させることができる。
【００８６】
図１７は、このＡＤ変換器４の動作と容量制御ラインの制御信号との関係を示している。図１７に示すように、この実施形態のＡＤ変換器４では、ＭＳＢ処理について２つの判断点を設定しており、ＭＳＢ変換を２つのステップ（ＭＳＢａ・ＭＳＢｂ）で行っている。ＡＤ変換器４がＭＳＢの変換を行っている間、すなわち、ＭＳＢａ・ＭＳＢｂの処理を行っている間、制御部２４は、容量制御ライン（PHI-f）の制御信号を「０」とする。すなわち、容量制御ラインの制御信号が「０」の間は、可変キャパシタ部ＶＣ４１，ＶＣ１２〜ＶＣ１４のキャパシタ群のうち、キャパシタＣＮ３〜Ｃ０２が切断され、キャパシタＣＮ１・ＣＮ２〜Ｃ０１のみが接続された状態となる。ただし、可変キャパシタ部ＶＣ４１，ＶＣ１２〜ＶＣ１３それぞれの総容量の比は、当該総容量の半減前後で変らない。
【００８７】
（第４の実施形態の具体例と動作）
続いて、図１８を参照して、第４の実施形態のＡＤ変換器の具体例と動作を説明する。図１８に示すＡＤ変換器４ａは、図１７のＡＤ変換器４において分解能Ｎを３としたものであり、入力信号を３ビット信号に変換するＡＤ変換器４ａを示している。
【００８８】
図１８に示すように、この例のＡＤ変換器４ａは、可変キャパシタ部ＶＣ４１，ＶＣ１２〜ＶＣ１４を有している。可変キャパシタ部ＶＣ４１，ＶＣ１２〜ＶＣ１４は、それぞれ単位容量をＣとすると、４Ｃ（＝１Ｃ＋１Ｃ／２＋１Ｃ／２＋２Ｃ），２Ｃ（＝１Ｃ＋１Ｃ），１Ｃ（＝１Ｃ／２＋１Ｃ／２），および１Ｃの比を満たす容量を有している。
【００８９】
第４の実施形態のＡＤ変換器４（ＡＤ変換器４ａ）では、ＡＤ変換サイクルのうち、ＭＳＢの変換サイクルの期間、容量ＤＡＣの総容量を小さくする。すなわち、制御部２４は、ＭＳＢａ・ＭＳＢｂの処理の間、容量制御ラインに「０」の制御信号を送り、容量ＤＡＣの総容量を小さくする（図１９）。
【００９０】
次に、図２０Ａ〜２０Ｄを参照して、第４の実施形態のＡＤ変換器の動作を説明する。図２０Ａ〜２０Ｄは、ＡＤ変換器４ａの動作状態を等価回路で示している。この実施形態のＡＤ変換器のＳＡＲ−ＡＤ変換は、サンプリング（図２０Ａ）、ＭＳＢａ・ＭＳＢｂ変換（図２０Ｂ・図２０Ｃ）、ＭＳＢ−１変換（図２０Ｄ）、ＬＳＢ変換（図示せず）の５つのフェーズから構成され、振幅を減衰させる制御は、図１９に示すようにＭＳＢａ・ＭＳＢｂ変換期間のみで行われる。
【００９１】
以下、第１の実施形態のＡＤ変換器と動作が異なるＭＳＢａ・ＭＳＢｂの処理の動作について説明する。
【００９２】
ＭＳＢａ処理期間において、制御部２４は、可変キャパシタ部ＶＣ４１のキャパシタを２Ｃ，１Ｃ，１Ｃ／２，１Ｃ／２の４つに分割し、２Ｃのキャパシタを浮遊状態、１Ｃ／２の一方のキャパシタをグランド接続、残りの１Ｃと他方の１Ｃ／２のキャパシタを参照電圧源Ｖｒｅｆに接続する（図２０Ｂ）。可変キャパシタ部ＶＣ１２〜ＶＣ１４については、制御部２４は、第１の実施形態と同様、対となるキャパシタのうち一方を浮遊状態とし、他方をグランドに接続する。この期間における比較器１１の入力端子電圧は、数式９により表される。
【数９】
【００９３】
一方、ＭＳＢｂ処理期間において、制御部２４は、可変キャパシタ部ＶＣ４１について、２Ｃのキャパシタを浮遊状態、残りのキャパシタを参照電圧源Ｖｒｅｆに接続する。また、可変キャパシタ部ＶＣ１３において浮遊状態ではない１Ｃ／２のキャパシタをグランドから切り離して参照電圧源Ｖｒｅｆに接続する（図２０Ｃ）。この期間における比較器１１の入力端子電圧は、数式１０により表される。
【数１０】
このように、ＭＳＢを冗長アルゴリズムに基づきＡＤ変換した場合であっても、比較器の入力電圧を低減可能であることがわかる。
【００９４】
なお、この例では、ＭＳＢに０．５ビット分の冗長性を持たせるものとして説明したが、ＭＳＢビットを同様に拡張することで、２ビット＋０．５ビット、４ビット＋０．５ビットの場合にも適用することが可能である。すなわち、１ビットに限らずＮビットに拡張することが可能である。
【００９５】
この実施形態では、容量ＤＡＣのキャパシタ制御のみにより比較器の判断電圧を複数生成するので、比較器を複数用意せずとも冗長アルゴリズムを実現することができる。
【００９６】
本発明のいくつかの実施形態を説明したが，これらの実施形態は，例として提示したものであり，発明の範囲を限定することは意図していない。これら新規な実施形態は，その他の様々な形態で実施されることが可能であり，発明の要旨を逸脱しない範囲で，種々の省略，置き換え，変更を行うことができる。これら実施形態やその変形は，発明の範囲や要旨に含まれるとともに，特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９７】
１…ＡＤ変換器、１１…比較器、２１…制御部、ＶＣ１１〜ＶＣ１４…可変キャパシタ部、ＩＣ１１〜ＩＣ１４…ＡＮＤゲート部、ＳＷ１，ＳＷ１１〜ＳＷ１８…スイッチ、ＣＮ１〜Ｃ０…キャパシタ。
【技術分野】
【０００１】
本発明の実施形態は、ＡＤ変換器、情報処理装置に関する。
【背景技術】
【０００２】
逐次比較型ＡＤ変換器（ＳＡＲ−ＡＤＣ：Successive Approximation Register ADC）の回路設計においては、過大入力信号の取り扱いが問題となる。容量を用いたＳＡＲ−ＡＤＣでは、入力信号の電圧値と同じ値の電圧が比較器の入力端に発生する。仮に、比較器の電源電圧を超える電圧の入力信号が入力されると、当該比較器の入力トランジスタのゲートが破壊されてしまう。この対策としては、比較器の入力トランジスタとして高耐圧デバイスを用いることや、当該比較器の入力ノードとグランドとの間に大容量の分圧用キャパシタを付加することが考えられる。
【０００３】
しかし、高耐圧デバイスの利用は、速度の低下や面積の増大を招くことになる。また、分圧用キャパシタの利用は、比較器の入力電圧低下に伴い相対的にノイズが増加するおそれがある。特に、分圧用キャパシタを利用した場合のノイズの増加（信号対雑音比の劣化）は、ＡＤ変換の精度にも影響を与えてしまう。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許明細書第７７７３０２４号
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このように、従来のＡＤ変換器、情報処理装置では、過大入力に対応する場合に速度低下や面積の増大、ノイズの増加を招くという問題がある。実施形態のＡＤ変換器は、動作速度の低下や回路所要面積の増大を抑えつつノイズ増加を防ぐことのできるＡＤ変換器、情報処理装置を提供することを目的としている。
【課題を解決するための手段】
【０００６】
上記課題を解決するため、実施形態のＡＤ変換器は、各々の一端が互いに接続され、それぞれ所定の比率で重み付けされた容量値を有し、容量値を低減可能な可変容量キャパシタを少なくとも１つ含む複数の重み付けキャパシタを有する。このＡＤ変換器は、複数の重み付けキャパシタの互いに接続された一端が入力と接続された比較器と、複数の重み付けキャパシタの互いに接続された一端と異なる他端それぞれを、入力信号が入力される入力端子、入力信号の逐次比較に用いる参照電圧源、グランドおよび開放端子のいずれか１つと接続する複数のスイッチとを有する。また、このＡＤ変換器は、複数のスイッチを制御して、重み付けキャパシタに入力信号をサンプリングするとともに、参照電圧源を用いて入力信号と逐次比較するための比較電圧を生成して逐次比較処理を実行する逐次比較制御部と、所定のタイミングで複数のスイッチを制御して、可変容量キャパシタの容量値を低減させる容量制御部とを有する。
【図面の簡単な説明】
【０００７】
【図１】第１の実施形態のＡＤ変換器の構成を示す回路図である。
【図２】図１に示すＡＤ変換器の動作状態を示す図である。
【図３】第１の実施形態のＡＤ変換器の具体例を示す回路図である。
【図４】図３に示すＡＤ変換器の動作状態を示す図である。
【図５Ａ】第１の実施形態のＡＤ変換器の動作状態を示す図である。
【図５Ｂ】第１の実施形態のＡＤ変換器の動作状態を示す図である。
【図５Ｃ】第１の実施形態のＡＤ変換器の動作状態を示す図である。
【図５Ｄ】第１の実施形態のＡＤ変換器の動作状態を示す図である。
【図６】第１の実施形態のＡＤ変換器の動作を示すフローチャートである。
【図７】比較例のＡＤ変換器の構成を示す回路図である。
【図８】図７に示すＡＤ変換器の動作例を示す図である。
【図９】第２の実施形態のＡＤ変換器の構成を示す回路図である。
【図１０】図９に示すＡＤ変換器の具体例を示す回路図である。
【図１１】図１０に示すＡＤ変換器の動作状態を示す図である。
【図１２Ａ】第２の実施形態のＡＤ変換器の動作状態を示す図である。
【図１２Ｂ】第２の実施形態のＡＤ変換器の動作状態を示す図である。
【図１２Ｃ】第２の実施形態のＡＤ変換器の動作状態を示す図である。
【図１２Ｄ】第２の実施形態のＡＤ変換器の動作状態を示す図である。
【図１３】第２の実施形態のＡＤ変換器の動作を示すフローチャートである。
【図１４】第３の実施形態のＡＤ変換器の構成を示す回路図である。
【図１５】第４の実施形態のＡＤ変換器の動作を説明する図である。
【図１６】第４の実施形態のＡＤ変換器の構成を示す回路図である。
【図１７】図１６に示すＡＤ変換器の動作状態を示す図である。
【図１８】図１６に示すＡＤ変換器の具体例を示す回路図である。
【図１９】図１８に示すＡＤ変換器の動作状態を示す図である。
【図２０Ａ】第４の実施形態のＡＤ変換器の動作状態を示す図である。
【図２０Ｂ】第４の実施形態のＡＤ変換器の動作状態を示す図である。
【図２０Ｃ】第４の実施形態のＡＤ変換器の動作状態を示す図である。
【図２０Ｄ】第４の実施形態のＡＤ変換器の動作状態を示す図である。
【発明を実施するための形態】
【０００８】
（実施形態の概要）
実施形態のＡＤ変換器の動作原理を説明する。図７は、比較例としての一般的なＳＡＲ−ＡＤ変換器の等価回路図である。
【０００９】
図７に示すように、代表的なＳＡＲ−ＡＤ変換器は、２のべき乗で重み付けされ一端が互いに接続された複数のキャパシタ、入力端に当該複数のキャパシタの一端が接続された比較器１１ａ、当該複数のキャパシタの他端にそれぞれ接続された複数のスイッチ、比較器１１ａの入力端とグランドとの間に接続される調整キャパシタ(Ｃａｄｊ)、図示しない制御回路などを備えている。図７に示す例では、複数のキャパシタは、４：２：１：１の容量比をもつように設定されている。複数のスイッチは、当該複数のキャパシタの他端を入力端子Ｖｉｎ、参照電圧源Ｖｒｅｆ、グランドのいずれかと接続するように構成されている。
【００１０】
図７に示す重み付けされた複数のキャパシタは、それぞれの一端が参照電圧源Ｖｒｅｆやグランドに接続されることで、容量ＤＡ変換器（容量ＤＡＣ）として機能する。すなわち、比較器１１ａの出力を用いて次ビットのＡＤ変換に必要な比較電圧（キャパシタへの印加電圧）を生成し、次ビットのＡＤ変換を実現する。
【００１１】
図８は、図７に示すＳＡＲ−ＡＤ変換器を応用した８ビットのＡＤ変換器の回路例を示している。図８に示す例では、入力信号を差動信号とし、入力端子の正極側および負極側のそれぞれに図７に示すＳＡＲ−ＡＤ変換器を接続している。入力信号の正極側および負極側のそれぞれをＡＤ変換処理した結果は比較器１１ｂの出力端子に現れる。ＭＳＢの変換処理が終わると、比較器１１ｂによるＭＳＢの比較結果（図中Ｄ７）を用いて容量ＤＡＣのキャパシタの一つ（Ｃ７）を制御し、次ビットの比較処理を行う。以後、同様の処理によりＤ７〜Ｄ０の全てのビットについて変換処理を終えたら、得られたビットを整列して図示しない演算部によりデジタル信号として出力する。
【００１２】
ここで、図７に示すＳＡＲ−ＡＤ変換器の比較器１１ａの入力端子に入力される電圧Ｖｏｕｔ（ＳＡＲ−ＡＤ変換器の内部振幅）は、数式１により表される。
【数１】
ただし、Ｖｉｎは入力端子に入力される電圧、Ｄ［ｉ］（i=1,2,3）は各変換サイクルでのＡＤ変換結果（「１」または「０」）、Ｖｒｅｆは参照電圧（ＡＤ変換器の入力レンジ）である。
【００１３】
数式１を整理すると、以下の式が得られる。
【数２】
数式２から、調整キャパシタＣａｄｊは、ＡＤ変換器の変換動作になんら影響しないことがわかる。また、調整キャパシタＣａｄｊの容量値を大きくすることで、ＳＡＲ−ＡＤ変換器の内部振幅を小さくすることができることがわかる。この原理に基づき、容量ＤＡＣの本体容量（重み付けされたキャパシタの総容量）に比べて十分大きい（または比較的同程度の）調整キャパシタＣａｄｊを比較器１１ａの入力端に付加することで、比較器への過大入力を防止する振幅調整が可能となる。
【００１４】
しかし、調整キャパシタＣａｄｊによる振幅調整は、ＳＡＲ−ＡＤ変換器の回路所要面積に直接的に影響する。すなわち、過大入力を大きく見積もり調整キャパシタの容量値を大きく取ると、それに比例して回路の所要面積も大きくなる。これは、図８に示すように入力信号を差動信号とした場合も同様である。
【００１５】
実施形態に係るＡＤ変換器では、調整キャパシタに依存することなく振幅調整を実現して、動作速度の低下や所要面積の増大を抑えつつノイズ増加を防ぐことを可能にする。すなわち、ＳＡＲ−ＡＤ変換器の容量ＤＡＣに可変容量キャパシタを具備することで、比較器に入力される入力電圧を低減可能としている。
【００１６】
（第１の実施形態の構成）
以下、図１〜６を参照して、第１の実施形態に係るＡＤ変換器を詳細に説明する。図１に示すように、この実施形態のＡＤ変換器１は、各々の容量値が２のべき乗で重み付けされた複数の可変キャパシタ部ＶＣ１１〜ＶＣ１３と、可変キャパシタ部ＶＣ１１〜ＶＣ１３のうち最も容量値の小さい可変キャパシタ部ＶＣ１３と同じ容量値の可変キャパシタ部ＶＣ１４と、比較器１１と、ＡＮＤゲート部ＩＣ１１〜ＩＣ１４と、制御部２１とを有している。可変キャパシタ部ＶＣ１１〜ＶＣ１４は、ＡＤ変換器１の容量ＤＡＣを構成している。可変キャパシタ部ＶＣ１１〜ＶＣ１４の総容量は、単位容量値をＣとしたとき、２ｎＣである。
【００１７】
可変キャパシタ部ＶＣ１１は、キャパシタＣＮ１およびＣＮ２とスイッチＳＷ１１およびＳＷ１２とを有している。キャパシタＣＮ１およびＣＮ２は、同一の容量値を持ち一方の端子（共通端子）が互いに接続されたキャパシタである。キャパシタＣＮ１およびＣＮ２の他方の端子には、スイッチＳＷ１１およびＳＷ１２の共通端子がそれぞれ接続されている。スイッチＳＷ１１およびＳＷ１２は、外部からの制御により、共通端子に接続されたキャパシタＣＮ１およびＣＮ２の他方の端子を、入力端子Ｖｉｎ、参照電圧源Ｖｒｅｆ、グランド、および開放端のいずれか一つに接続する機能を有している。
【００１８】
可変キャパシタ部ＶＣ１２〜ＶＣ１４についても、可変キャパシタ部ＶＣ１１と同様の構成を有している。すなわち、可変キャパシタ部ＶＣ１２〜ＶＣ１４は、それぞれ、キャパシタＣ（Ｎ−１）１およびＣ（Ｎ−１）２〜キャパシタＣ０１およびＣ０２と、スイッチＳＷ１３およびＳＷ１４〜スイッチＳＷ１７およびＳＷ１８とを有している。ただし、可変キャパシタ部ＶＣ１４のスイッチＳＷ１７およびＳＷ１８は、共通端子に接続されたキャパシタＣ０１およびＣ０２の他方の端子を参照電圧源Ｖｒｅｆに接続しなくてもよい。
【００１９】
可変キャパシタ部ＶＣ１１〜ＶＣ１３は、対となるキャパシタＣＮ１およびＣＮ２〜Ｃ１１およびＣ１２の各容量値の和が、２のべき乗で重み付けられた値（単位キャパシタの容量値をＣとすると、２Ｎ−１Ｃ〜２０Ｃ）となるように設定される。可変キャパシタ部ＶＣ１４の対となるキャパシタＣ０１およびＣ０２の容量値の和は、可変キャパシタ部ＶＣ１３と同様（２０Ｃ）となる。
【００２０】
比較器１１は、入力端子間の電位差が所定の値以上かそれ未満かを判定して比較出力を出力する。例えば、入力端子間の電位差が所定の電位差以上であれば「１」を出力し、所定の電位差未満であれば「０」を出力する。図１に示す例では、比較器１１の一方の入力端子には、可変キャパシタ部ＶＣ１１〜ＶＣ１４のキャパシタＣ（Ｎ−１）１およびＣ（Ｎ−１）２〜キャパシタＣ０１およびＣ０２のそれぞれの共通端子が接続され、他方の入力端子にはグランドが接続されている。なお、比較器１１の入力端子間には、端子間を短絡するスイッチＳＷ１が接続されている。
【００２１】
制御部２１は、逐次比較処理の動作を実行する演算装置である。制御部２１は、比較器１１の出力に応じて、可変キャパシタ部ＶＣ１１〜ＶＣ１４に接続された逐次比較制御ライン（SAR_control）、および、可変キャパシタ部ＶＣ１１〜ＶＣ１４の総容量（対となるキャパシタの容量値の和）を制御する容量制御ライン（PHI_f）に制御信号を送る。
【００２２】
逐次比較制御ラインは、スイッチＳＷ１１〜ＳＷ１８と接続されている。すなわち、制御部２１は、逐次比較制御ラインの制御信号を通じて、スイッチＳＷ１１〜ＳＷ１８のそれぞれの共通端子を入力端子Ｖｉｎ、参照電圧源Ｖｒｅｆ、およびグランドのいずれかと接続させる。
【００２３】
ＡＮＤゲート部ＩＣ１１〜ＩＣ１４は、可変キャパシタ部ＶＣ１１〜ＶＣ１４が有する対となるキャパシタのうち一方の接続をオンオフする機能をもつ。図１に示すように、ＡＮＤゲート部ＩＣ１１〜ＩＣ１４の一方の入力端子には逐次比較制御ラインが接続され、他方の入力端子には容量制御ラインが接続されている。ＡＮＤゲート部ＩＣ１１〜ＩＣ１４の出力端子は、可変キャパシタ部ＶＣ１１〜ＶＣ１４それぞれの一方のキャパシタ（ＣＮ２，Ｃ（Ｎ−１）２，〜Ｃ０２）に接続されたスイッチＳＷ１２，ＳＷ１４，〜ＳＷ１８と接続され、スイッチＳＷ１２〜ＳＷ１８の共通端子と開放端子とを接続・切断する作用をする。すなわち、制御部２１は、容量制御ラインの制御信号を通じて、可変キャパシタ部ＶＣ１１〜ＶＣ１４それぞれの総容量を半減させることができる。
【００２４】
図２は、このＡＤ変換器１の動作と容量制御ラインの制御信号との関係を示している。図２に示すように、ＡＤ変換器１がＭＳＢ（Most Significant Bit：最上位ビット）の変換を行っている間、制御部２１は、容量制御ライン（PHI-f）の制御信号を「０」とする。すなわち、容量制御ラインの制御信号が「０」の間は、ＡＮＤゲート部ＩＣ１１〜ＩＣ１４が「０」を出力するから、可変キャパシタ部ＶＣ１１〜ＶＣ１４の対となるキャパシタ群のうち、キャパシタＣＮ２〜Ｃ０２が切断され、キャパシタＣＮ１〜Ｃ０１のみが接続された状態となる。これは、ＭＳＢ変換の期間中、可変キャパシタ部ＶＣ１１〜ＶＣ１４の総容量が半減することを意味している。ただし、可変キャパシタ部ＶＣ１１〜ＶＣ１３それぞれの総容量の比は、当該総容量の半減前後で変らない。
【００２５】
（第１の実施形態の具体例と動作）
続いて、図３を参照して、第１の実施形態のＡＤ変換器１の具体例と動作を説明する。図３は、図１のＡＤ変換器１において分解能Ｎを３としたものであり、入力信号を３ビット信号に変換するＡＤ変換器１ａを示している。
【００２６】
図３に示すように、この例のＡＤ変換器１ａは、可変キャパシタ部ＶＣ１１〜ＶＣ１４を有している。可変キャパシタ部ＶＣ１１〜ＶＣ１４は、単位容量をＣとすると、それぞれ４Ｃ（＝２Ｃ＋２Ｃ），２Ｃ（＝１Ｃ＋１Ｃ），１Ｃ（＝１Ｃ／２＋１Ｃ／２），および１Ｃの比を満たす容量を有している。なお、図３に示すＡＤ変換器１ａは、過大入力信号に対応するための調整キャパシタＣａｄｊを備えていない。比較器１１の入力端子間のキャパシタＣｉは、比較器入力と配線自身に寄生する寄生容量である。
【００２７】
第１の実施形態のＡＤ変換器１（ＡＤ変換器１ａ）では、ＡＤ変換サイクルのうち、ＭＳＢの変換サイクルから数えて、少なくとも1サイクル以上の期間、容量ＤＡＣの総容量を小さくする。すなわち、容量ＤＡＣの総容量を小さくし、寄生容量Ｃｉと総容量との比を相対的に小さくすることで、比較器１１の入力端子に入力される電圧の振幅（内部振幅）を減衰させている。具体的には、数式１におけるＣを、Ｃ＞Ｃ’となるＣ’と置き換えることで、ＳＡＲ−ＡＤ変換動作に影響を与えずに、比較器１１への過大入力をも防ぐことが可能となる（数式３）。
【数３】
このとき、ＭＳＢからＬＳＢの容量値（可変キャパシタ部ＶＣ１１〜ＶＣ１３の容量値）と最小容量（同ＶＣ１４）との比は２のべき乗となるように設定すれば、ＳＡＲ−ＡＤ変換に影響を与えることなく、過大入力を防ぐことができる。
【００２８】
容量ＤＡＣの総容量の低減、すなわちＣのＣ’へ置き換えは、ＡＮＤゲート部ＩＣ１１〜ＩＣ１４によるＳＷ１２，ＳＷ１４，〜ＳＷ１８の制御により実現できる。すなわち、図４に示すＳＡＲ−ＡＤ変換サイクルのうち、ＭＳＢ変換期間と同一かそれ以上の間、制御部２１は、容量制御ラインに「０」の制御信号を送る。この制御信号に応じて、ＡＮＤゲート部ＩＣ１１〜ＩＣ１４の出力は「０」となるから、ＳＷ１２，ＳＷ１４，〜ＳＷ１８は共通端子を「開放端子」に接続し、キャパシタＣ３２，Ｃ２２，〜Ｃ０２の一端を浮遊状態とする。その結果、可変キャパシタ部ＶＣ１１〜ＶＣ１４の全容量（図３では８Ｃ）を半減（同４Ｃ）させることができる。
【００２９】
この実施形態のＡＤ変換器では、比較器に入力される振幅（内部振幅）が大きくなるＭＳＢ変換期間（あるいはそれ以上の期間）に容量ＤＡＣのキャパシタの容量値を低減するので、比較器の入力デバイスに高耐圧デバイスを用いる必要がなく、低消費電力で高速動作を実現することができる。また、容量ＤＡＣの容量を小さくすることで、寄生容量Ｃｉとの比を小さくすることができるから、調整キャパシタＣａｄｊに相当するキャパシタを付加する必要もなくなる。
【００３０】
なお、図３に示す例では、ＡＤ変換器１ａは、調整キャパシタＣａｄｊを具備していないが、これには限定されない。容量ＤＡＣのキャパシタ容量に比べ十分小さい（または比較的小さい）キャパシタを付加しても構わない。
【００３１】
次に、図５Ａ〜５Ｄおよび図６を参照して、第１の実施形態のＡＤ変換器の動作を説明する。図５Ａ〜５Ｄは、ＡＤ変換器１ａの動作状態を等価回路で示している。この実施形態のＡＤ変換器のＳＡＲ−ＡＤ変換は、サンプリング（図５Ａ）、ＭＳＢ変換（図５Ｂ）、ＭＳＢ−１変換（図５Ｃ）、ＬＳＢ変換（図５Ｄ）の４つのフェーズから構成され、振幅を減衰させる制御は、図４に示すようにＭＳＢ変換期間のみで行われる。
【００３２】
まず、制御部２１は、容量制御ラインに「１」の制御信号を送るとともに、逐次比較制御ラインを介してスイッチＳＷ１１〜１８を制御しキャパシタＣ３１，Ｃ３２，〜Ｃ０２それぞれの一端を入力端子Ｖｉｎに接続させる。また、制御部２１は、比較器１１の入力端子間に接続されたスイッチＳＷ１をオンにする。その結果、図５Ａに示すように、キャパシタＣ３１，Ｃ３２，〜Ｃ０２の共通端子はグランドに接続され、他方の端子は入力端子Ｖｉｎに接続される（ステップ１００。以下「Ｓ１００」のように称する。）。
【００３３】
ステップ１００のタイミングで入力端子Ｖｉｎに入力信号が入力されると、全キャパシタは、入力信号をサンプリングする（Ｓ１０２）。
【００３４】
サンプリングが終了すると、制御部２１は、容量制御ラインに「０」の制御信号を送り、スイッチＳＷ１２，ＳＷ１４，〜ＳＷ１８を制御してキャパシタＣ３２，Ｃ２２，〜Ｃ０２の一端を開放端に接続する。すなわち、可変キャパシタ部ＶＣ１１〜ＶＣ１４それぞれの容量値を半減させ、ＡＤ変換器１の容量ＤＡＣの総容量を低減させる（Ｓ１０４）。
【００３５】
ＡＤ変換器１ａの容量ＤＡＣの総容量を低減させると、制御部２１は、図５Ｂに示すように、逐次比較制御ラインに制御信号を送り、スイッチＳＷ１１を制御してキャパシタＣ３１の一端を参照電圧源Ｖｒｅｆに接続させるとともに、スイッチＳＷ１３，１５，１７を制御してキャパシタＣ２１，Ｃ１１，Ｃ０１の一端をグランドに接続させる。また、制御部２１は、スイッチＳＷ１を開放する（Ｓ１０６）。
【００３６】
図５Ｂに示す動作状態で、制御部２１は、比較器１１を用いてＭＳＢについての比較変換処理を実行する（Ｓ１０８）。このとき、比較器１１の入力端子に現れる電圧Ｖｏｕｔ＿ＭＳＢは、数式４により表される。
【数４】
例えば、Ｃｉが２Ｃであるとすると、浮遊状態にすることで、通常のＡＤ変換動作に比べ内部振幅を約２０％減衰させることができる。
【００３７】
次に、制御部２１は、容量制御ラインに「１」の制御信号を送り、スイッチＳＷ１２，ＳＷ１４，〜ＳＷ１８を制御してキャパシタＣ３２，Ｃ２２，〜Ｃ０２の一端を開放端から切り離す（Ｓ１１０）。これにより、容量ＤＡＣの総容量が復元される。
【００３８】
容量ＤＡＣの総容量を復元すると、図５Ｃに示すように、制御部２１は、スイッチＳＷ１１およびＳＷ１２を制御してキャパシタＣ３１およびＣ３２の一端を参照電圧源Ｖｒｅｆまたはグランドのいずれかと接続するとともに、スイッチＳＷ１３およびＳＷ１４を制御してキャパシタＣ２１およびＣ２２の一端を参照電圧源に接続し、スイッチＳＷ１５〜ＳＷ１８を制御してキャパシタＣ１１，Ｃ１２，〜Ｃ０２の一端をグランドに接続する（Ｓ１１２）。ここで、図中「Ｄ［２］Ｖｒｅｆ」は、ＭＳＢ期間中に得られた比較器１１の出力（「１」または「０」）と参照電圧Ｖｒｅｆとの積を示す。すなわち、ＭＳＢの変換サイクルにおいて比較器１１が「１」を出力した場合、キャパシタＣ３１・Ｃ３２の一端は参照電圧源Ｖｒｅｆと接続され、同じく「０」を出力した場合、キャパシタＣ３１・Ｃ３２の一端はグランドと接続される。
【００３９】
容量ＤＡＣの総容量が復元され、所定のキャパシタが参照電圧源に接続されると、制御部２１は、比較器１１を用いてＭＳＢの次位ビット（ＭＳＢ−１）についての比較変換処理を実行する（Ｓ１１４）。このとき、比較器１１の入力端子に現れる電圧は、数式５により表される。
【数５】
すなわち、通常のＳＡＲＡＤ変換の２サイクル目と同様の動作が実現される。
【００４０】
ＭＳＢの次位ビットの変換処理が終わると、図５Ｄに示すように、制御部２１は、スイッチＳＷ１３およびＳＷ１４を制御してキャパシタＣ２１およびＣ２２の一端を参照電圧源Ｖｒｅｆまたはグランドのいずれかと接続するとともに、スイッチＳＷ１５およびＳＷ１６を制御してキャパシタＣ１１・Ｃ１２の一端を参照電圧源Ｖｒｅｆに接続する（Ｓ１１６）。ここで、図中「Ｄ［１］Ｖｒｅｆ」は、ＭＳＢ−１期間中に得られた比較器１１の出力と参照電圧Ｖｒｅｆとの積を示す。すなわち、ＭＳＢ−１の変換サイクルにおいて比較器１１が「１」を出力した場合、キャパシタＣ２１・Ｃ２２の一端は参照電圧源Ｖｒｅｆと接続され、同じく「０」を出力した場合、キャパシタＣ２１・Ｃ２２の一端はグランドと接続される。
【００４１】
所定のキャパシタが参照電圧源に接続されると、制御部２１は、比較器１１を用いてＬＳＢについての比較変換処理を実行する（Ｓ１１８）。
【００４２】
このように、実施形態のＡＤ変換器では、ＭＳＢの変換期間中（あるいはそれよりも長い期間中）、容量ＤＡＣの総容量を低減するので、調整キャパシタＣａｄｊを具備せずとも、過大入力信号の影響を抑えることができる。また、実施形態のＡＤ変換器では、容量ＤＡＣを構成する総容量を、単位容量値をＣとしたとき２ｎＣとしたので、通常のＳＡＲ−ＡＤＣにおける総容量を変更することなく、また調整キャパシタＣａｄｊを備えることなく、容量ＤＡＣの内部振幅を減衰させることができる。
【００４３】
なお、図１〜図５Ｄにて説明した例では、最小容量の分割比を１／２としているが、これには限定されない。例えば、かかる比を１／４，１／６…のように小さく設定すると、振幅減衰効果をより高めることができる。また、上記説明した例では、容量ＤＡＣのキャパシタの容量値は２のべき乗で重み付けされているが、これにも限定されない。２以外のべき乗とすることも可能である。
【００４４】
さらに、上記説明した例では、ＭＳＢの変換期間中のみ容量ＤＡＣのキャパシタの一部を浮遊状態にしているが、ＬＳＢの変換期間以外であれば、振幅減衰期間をどのように設定してもかまわない。ＬＳＢの変換期間について全ての容量を使用するのは、容量ＤＡＣの熱ノイズに関係している。熱雑音は、ｋＴ／Ｃ（ただしｋはボルツマン定数、Ｔは温度、Ｃは容量ＤＡＣの総容量）で計算され、容量の減少と共にノイズが上昇する。比較器は、ＬＳＢの判定の際、ＭＳＢと比較して極めて小さい信号振幅を処理することになるため、全ての容量を使うことが望ましい。
【００４５】
（第２の実施形態の構成）
続いて、第２の実施形態のＡＤ変換器について詳細に説明する。第２の実施形態のＡＤ変換器は、第１の実施形態のＡＤ変換器のうち、一部のキャパシタ（例えばＬＳＢの変換処理に対応する可変キャパシタ部ＶＣ１３および可変キャパシタ部ＶＣ１３と同一の容量の可変キャパシタ部ＶＣ１４）については容量の低減機能を省略したものである。以下の説明において、第１の実施形態と共通する要素については共通の符号を付して示し、重複する説明を省略する。
【００４６】
第１の実施形態のＡＤ変換器のように容量ＤＡＣをなす全てのキャパシタの容量値を低減する構成は、比較的簡易に実現することができる。一方、全てのキャパシタの容量値を低減する構成は、設計プロセスの制約等により、使用できる最小容量の値が制限される場合、信号振幅の低減効果が制限されてしまう。そこで、第２の実施形態のＡＤ変換器では、容量ＤＡＣのキャパシタのうち容量の小さいものについては低減せず、それ以外のキャパシタを分割して低減可能とすることで、最小容量を変更することなく振幅を減衰させている。
【００４７】
ＳＡＲ−ＡＤＣでは、ＡＤ変換する対象のキャパシタの数をｍとすると、ｍ−１からＬＳＢまでのキャパシタの端子のうち比較器入力と接続されない一端（共通端ではない一端）は、すべてグランドに接続される。そこで、ＡＤ変換する対象のキャパシタと、それ以外のキャパシタの総容量の比を２のべき乗に設定することで、ＬＳＢと最小容量のキャパシタを容量分割しなくとも振幅の減衰が可能となる。
【００４８】
図９に示すように、第２の実施形態のＡＤ変換器２では、容量ＤＡＣのＭＳＢ変換に対応する可変キャパシタ部ＶＣ１１からＭビット目の変換に対応する可変キャパシタ部ＶＣ１５までについては、ＡＮＤゲート部ＩＣ１１〜ＩＣ２４を備えて容量を低減可能としている。また、当該容量ＤＡＣのＭ−１ビット目の変換からＬＳＢ変換に対応するキャパシタＣＮ−Ｍ−１〜Ｃ１およびＬＳＢ変換と同容量のキャパシタＣ０については、ＡＮＤゲートを備えずキャパシタの容量が固定されている。なお、ＭＳＢ処理に対応する可変キャパシタ部ＶＣ１１からＬＳＢを処理するＣ１までのそれぞれの容量値は、２のべき乗の重み付けが付されており、可変キャパシタ部ＶＣ１１〜ＶＣ１５が総容量を低減した場合でも、容量ＤＡＣのキャパシタに付された重み付けの比は維持されるよう制御される。
【００４９】
（第２の実施形態の具体例と動作）
続いて、図１０および図１１を参照して、第２の実施形態のＡＤ変換器２の具体例と動作を説明する。図１０は、図９のＡＤ変換器２において分解能Ｎを４としたものであり、入力信号を４ビット信号に変換するＡＤ変換器２ａを示している。
【００５０】
図１０に示すように、この例のＡＤ変換器２ａは、ＭＳＢおよびＭＳＢ−１の処理を担う２つの可変キャパシタ部と、ＭＳＢ−２以下の処理を担う３つの固定キャパシタを有している。２つの可変キャパシタ部および３つの固定キャパシタ（Ｃ４１＋Ｃ４２，Ｃ３１＋Ｃ３２，Ｃ２，Ｃ１，Ｃ０）は、それぞれ単位容量をＣとすると、８Ｃ（＝４Ｃ＋４Ｃ），４Ｃ（＝２Ｃ＋２Ｃ），２Ｃ，１Ｃおよび１Ｃの比を満たす容量を有している。なお、図１０に示すＡＤ変換器２ａにおいても、過大入力信号に対応するための調整キャパシタＣａｄｊを備えていない。比較器１１の入力端子間のキャパシタＣｉは、比較器入力と配線自身に寄生する寄生容量である。
【００５１】
図１０に示すＡＤ変換器２ａは、４ビットのＳＡＲ−ＡＤ変換器であり、４ビット容量ＤＡＣを構成するキャパシタのうち、ＭＳＢおよびＭＳＢ−１を処理するキャパシタＣ４１・Ｃ４２およびＣ３１・Ｃ３２のみが分割されている。すなわち、ＭＳＢを処理するキャパシタおよびＭＳＢ−１を処理するキャパシタのみが容量を低減可能に構成されている。
【００５２】
図１０に示すように、ＡＤ変換器２ａは、ＭＳＢ処理を担うキャパシタＣ４１・Ｃ４２、２ビット目の処理を担うキャパシタＣ３１・Ｃ３２、３ビット目の処理を担うＣ２、ＬＳＢの処理を担うＣ１、およびＣ１と同じ容量値を持つＣ０を備えている。それぞれのキャパシタの一端は、比較器１１の一方の入力端子と接続され、同じく他端は、スイッチＳＷ２１〜ＳＷ２５，ＳＷ１５，ＳＷ１７の共通端子と接続されている。スイッチＳＷ２１およびＳＷ２５は、キャパシタＣ４１およびＣ２の他端を入力端子Ｖｉｎ、参照電圧源Ｖｒｅｆ、グランドのいずれかに接続する。スイッチＳＷ２２〜ＳＷ２４は、キャパシタＣ４２〜Ｃ３２の他端を、入力端子Ｖｉｎ、参照電圧源Ｖｒｅｆ、グランド、開放端のいずれかに接続する。ＳＷ１５およびＳＷ１７は、キャパシタＣ１およびＣ０の他端を入力端子Ｖｉｎまたはグランドに接続する。
【００５３】
比較器１１の入力端子相互間には、短絡するスイッチＳＷ１が接続される。また、比較器１１の他方の入力端子は、グランドに接続されている。制御部２２は、比較器１１の出力に応じて、逐次比較制御ライン（SAR_control）および二つの容量制御ライン（PHI_f(2)、PHI_f(1)）に制御信号を送る。
【００５４】
逐次比較制御ラインは、スイッチＳＷ２１、ＡＮＤゲート部ＩＣ２１・ＩＣ１２・ＩＣ２２の一方の入力端、スイッチＳＷ２５、ＳＷ１５およびＳＷ１７と接続されている。また、容量制御ラインのうち、ラインPHI_f(1)は、ＡＮＤゲート部ＩＣ１２の他方の入力端と接続され、ラインPHI_f(2)は、ＡＮＤゲート部ＩＣ２１およびＩＣ２２の他方の入力端と接続されている。
【００５５】
図１１は、ＡＤ変換器の動作状態と制御部２２により容量制御ラインに送られる制御信号との関係を示している。図１１に示すように、この実施形態の制御部２２は、ＭＳＢ処理の期間中、ラインPHI_f(1)に「０」の制御信号を送り、ＭＳＢ処理およびＭＳＢ−１処理の期間中、ラインPHI_f(2)に「０」の制御信号を送る。すなわち、制御部２２は、ＭＳＢ処理の期間中にスイッチＳＷ２２〜ＳＷ２４を制御してキャパシタＣ４２，Ｃ３１，Ｃ３２の一端を開放端に接続させる（浮遊状態とする）。また、制御部２２は、ＭＳＢ−１の処理期間中にＳＷ２２・ＳＷ２４を制御してキャパシタＣ４２・Ｃ３２の一端を開放端に接続させる。
【００５６】
次に、図１２Ａ〜１２Ｄおよび図１３を参照して、第２の実施形態のＡＤ変換器の動作を説明する。図１２Ａ〜１２Ｄは、ＡＤ変換器２ａの動作状態を等価回路で示している。この実施形態のＡＤ変換器のＳＡＲ−ＡＤ変換は、サンプリング（図１２Ａ）、ＭＳＢ変換（図１２Ｂ）、ＭＳＢ−１変換（図１２Ｃ）、ＭＳＢ−２変換（図１２Ｄ）、ＬＳＢ変換（図示せず）の５つのフェーズから構成され、振幅を減衰させる制御は、図１３に示すようにＭＳＢ変換期間およびＭＳＢ−１変換期間において行われる。
【００５７】
まず、制御部２２は、容量制御ラインに「１」の制御信号を送るとともに、逐次比較制御ラインを介してスイッチＳＷ２１〜ＳＷ２５，ＳＷ１５，ＳＷ１７を制御しキャパシタＣ４１〜Ｃ０それぞれの一端を入力端子Ｖｉｎに接続させる。また、制御部２２は、比較器１１の入力端子間に接続されたスイッチＳＷ１をオンにする。その結果、図１２Ａに示すように、キャパシタＣ４１〜Ｃ０の共通端子はグランドに接続され、他方の端子は入力端子Ｖｉｎに接続される（Ｓ２００）。
【００５８】
ステップ２００のタイミングで入力端子Ｖｉｎに入力信号が入力されると、全キャパシタは、入力信号をサンプリングする（Ｓ２０２）。
【００５９】
サンプリングが終了すると、制御部２２は、二つの容量制御ラインに「０」の制御信号を送り、スイッチＳＷ２２〜ＳＷ２４を制御してキャパシタＣ４２，Ｃ３１，Ｃ３２の一端を開放端に接続する。すなわち、ＭＳＢ処理のキャパシタ容量を半減させるとともにＭＳＢ−１処理のキャパシタを浮遊状態とすることで、ＡＤ変換器２ａの容量ＤＡＣの総容量を低減させる（Ｓ２０４）。
【００６０】
ＡＤ変換器２ａの容量ＤＡＣの総容量を低減させると、制御部２２は、図１２Ｂに示すように、逐次比較制御ラインに制御信号を送り、スイッチＳＷ２１を制御してキャパシタＣ４１の一端を参照電圧源Ｖｒｅｆに接続させるとともに、スイッチＳＷ２５，１５，１７を制御してキャパシタＣ２，Ｃ１，Ｃ０の一端をグランドに接続させる。また、制御部２２は、スイッチＳＷ１を開放する（Ｓ２０６）。
【００６１】
図１２Ｂに示す動作状態で、制御部２２は、比較器１１を用いてＭＳＢについての比較変換処理を実行する（Ｓ２０８）。このとき、比較器１１の入力端子に現れる電圧Ｖｏｕｔ＿ＭＳＢは、数式６により表される。
【数６】
なお、浮遊状態がない場合の出力電圧は、数式７により表される。
【数７】
したがって、容量ＤＡＣのキャパシタの一部を浮遊状態とすることで、内部振幅の低減に成功することがわかる。
【００６２】
次に、制御部２２は、容量制御ラインPHI_f(1)に「１」の制御信号を送り、スイッチＳＷ２３を制御してキャパシタＣ３１一端を開放端から切り離す（Ｓ２１０）。これにより、容量ＤＡＣの総容量の一部が復元される。
【００６３】
キャパシタＣ３１が開放端から切り離されると、図１２Ｃに示すように、制御部２２は、スイッチＳＷ１１を制御してキャパシタＣ４１の一端を参照電圧源Ｖｒｅｆまたはグランドのいずれかと接続するとともに、ＡＮＤゲート部ＩＣ１２を介してスイッチＳＷ２３を制御してキャパシタＣ３１の一端を参照電圧源に接続する（Ｓ２１２）。ここで、図中「Ｄ［３］Ｖｒｅｆ」は、ＭＳＢ期間中に得られた比較器１１の出力（「１」または「０」）と参照電圧Ｖｒｅｆとの積を示す。すなわち、キャパシタＣ４１の一端は、参照電圧源Ｖｒｅｆまたはグランドのいずれかに接続される。
【００６４】
続いて、制御部２２は、比較器１１を用いてＭＳＢの次位ビット（ＭＳＢ−１）についての比較変換処理を実行する（Ｓ２１４）。このとき、比較器１１の入力端子に現れる電圧は、数式８により表される。
【数８】
すなわち、通常のＳＡＲ−ＡＤ変換の２サイクル目と同様の動作が実現される。
【００６５】
ＭＳＢの次位ビットの変換処理が終わると、制御部２２は、容量制御ラインPHI_f(2)に「１」の制御信号を送り、スイッチＳＷ２２・ＳＷ２４を制御してキャパシタＣ４２・Ｃ３２の一端を開放端から切り離す（Ｓ２１６）。これにより、容量ＤＡＣの総容量が全て復元される。
【００６６】
続いて、図１２Ｄに示すように、制御部２２は、ＡＮＤゲート部ＩＣ１２・ＩＣ２２を介してスイッチＳＷ２３・ＳＷ２４を制御しキャパシタＣ３１およびＣ３２の一端を参照電圧源Ｖｒｅｆまたはグランドのいずれかと接続するとともに、スイッチＳＷ２５を制御してキャパシタＣ２の一端を参照電圧源Ｖｒｅｆに接続する。また、制御部２２は、ＡＮＤゲート部ＩＣ２１を介してスイッチＳＷ２２を制御し、キャパシタＣ４２の一端をキャパシタＣ４１と共通の接続先に接続させる（Ｓ２１８）。ここで、図中「Ｄ［２］Ｖｒｅｆ」は、ＭＳＢ−１期間中に得られた比較器１１の出力と参照電圧源Ｖｒｅｆとの積を示す。すなわち、キャパシタＣ３１およびＣ３２の一端は、参照電圧源Ｖｒｅｆまたはグランドのいずれかに接続される。
【００６７】
所定のキャパシタが参照電圧源に接続されると、制御部２２は、比較器１１を用いてＭＳＢ−２についての比較変換処理を実行する（Ｓ２２０）。
【００６８】
以下、同様にして、キャパシタ接続の切替（Ｓ２２２）、キャパシタの参照電圧源への接続（Ｓ２２４）およびＬＳＢについての比較変換処理（Ｓ２２６）を実行して、制御部２２は４ビット全てのＡＤ変換結果を得ることができる。
【００６９】
なお、図１０および図１２に示す例では、容量分割の比を１／２に設定しているが、これには限定されない。変換すべき容量（容量ＤＡＣの構成容量）とそれ以外の容量（ＬＳＢ処理のキャパシタと同容量のキャパシタの容量）との比が２のべき乗の関係を満たせば、例えば、１／４や１／６、１／８のような比に設定してもかまわない。
【００７０】
このように、実施形態のＡＤ変換器では、ＭＳＢおよびＭＳＢ−１の変換期間中、容量ＤＡＣの総容量を低減するので、調整キャパシタＣａｄｊを具備せずとも、過大入力信号の影響を抑えることができる。また、この実施形態のＡＤ変換器では、少なくともＬＳＢ処理に対応するキャパシタを分割せずにＳＡＲ−ＡＤ変換を実現するので、回路の設計プロセスの制約がある場合でも有効に過大入力信号の影響を抑えることができる。
【００７１】
（第３の実施形態の構成）
続いて、第３の実施形態のＡＤ変換器について詳細に説明する。第３の実施形態のＡＤ変換器は、第１の実施形態のＡＤ変換器のうち、容量ＤＡＣを構成するＭＳＢ処理のキャパシタ部のみ容量を低減可能としたものである。以下の説明において、第１および第２の実施形態と共通する要素については共通の符号を付して示し、重複する説明を省略する。
【００７２】
図１４に示すように、この実施形態のＡＤ変換器３は、ＭＳＢ処理を担う可変キャパシタ部ＶＣ１１と、ＭＳＢ−１以下のビットの処理を担うキャパシタＣＮ−１〜Ｃ１と、最小容量のＣ１と同一の容量値を持つキャパシタＣ０とを備えている。可変キャパシタ部ＶＣ１１とキャパシタＣＮ−１〜Ｃ１とは、２のべき乗に重み付けされた容量値を有している。
【００７３】
可変キャパシタ部ＶＣ１１は、共通の容量値をもつキャパシタＣＮ１およびＣＮ２を有しており、ＡＮＤゲート部ＩＣ１１によりキャパシタＣＮ２を切り離し可能とされている。制御部２３は、第１の実施形態の制御部２１と同様の機能を有し、逐次比較制御ラインおよび容量制御ラインに制御信号を送る。
【００７４】
制御部２３は、第２の実施形態と同様に、可変キャパシタ部ＶＣ１１の総容量を制御するとともに、可変キャパシタ部ＶＣ１１、キャパシタＣＮ−１〜Ｃ０の一端の接続先を入力端子、参照電圧源Ｖｒｅｆ、グランド、開放端のいずれかに切替えることで、ＳＡＲ−ＡＤ変換処理を実現することができる。また、少なくともＭＳＢ処理の期間中について可変キャパシタ部ＶＣ１１の総容量を低減することで、調整キャパシタＣａｄｊを備えることなく過大入力信号を抑えることが可能となる。さらに、第２の実施形態と同様に、分割する容量をＭＳＢ処理のキャパシタ部に限定することで、内部振幅の減衰調整に自由度を持たせるだけでなく、最小容量の制約も緩和することができる。
【００７５】
（第４の実施形態の構成）
続いて、第４の実施形態のＡＤ変換器について詳細に説明する。第４の実施形態のＡＤ変換器は、第１の実施形態のＡＤ変換器のうち、可変キャパシタ部ＶＣ１１の構成を変更したものである。以下の説明において、第１の実施形態と共通する要素については共通の符号を付して示し、重複する説明を省略する。
【００７６】
第１〜第３の実施形態に係るＡＤ変換器では、容量ＤＡＣをなすキャパシタの一部を浮遊状態にすることで、比較器に入力される入力信号の電圧振幅（内部振幅）を低減させている。ここで、容量ＤＡＣのキャパシタを浮遊状態とした場合、浮遊状態となったキャパシタの一端は、寄生容量を介した基板ノイズカップリングやスイッチに寄生する容量を介した電源ノイズカップリングなどにより、ノイズの混入源となるおそれがある。容量ＤＡＣのキャパシタを介して混入したノイズは、比較器の判定エラーやミス判断（ミスコード）の原因となる。そこで、第４の実施形態のＡＤ変換器では、信号振幅制御を適用している期間（例えばＭＳＢ処理期間）のＡＤ変換アルゴリズムとして、冗長アルゴリズムを適用している。
【００７７】
図１５は、あるＡＤ変換サイクル（ｋ番目）におけるＡＤ変換器の入力電圧および比較器への出力電圧を示す電圧特性であり、横軸が入力信号電圧、縦軸が比較器の入力ノードへの出力電圧を示している。図中実線は、実施形態のＡＤ変換器で用いる冗長アルゴリズムを適用した電圧特性を示し、図中破線は、同じく非冗長アルゴリズムを適用した電圧特性を示している。
【００７８】
図１５の破線に示すように、非冗長アルゴリズムを適用したＳＡＲ−ＡＤ変換器では、ｋ番目における０〜ＶＲの入力電圧の変化が−ＶＲ／４〜ＶＲ／４の電圧変化として比較器に出力される。すなわち、比較器の入力ノードにおける電圧値は、入力信号電圧に対して、図１５の回路構成の場合、１／４になることがわかる。これは変換アルゴリズムとして２ビットを基本としているためである。通常の１ビットを基本とするアルゴリズムでは、ｋ＋１番目のＡＤ変換サイクルの入力信号レンジは、ｋ番目のＡＤ変換サイクルの入力レンジの半分になる。
【００７９】
また図１５において、横軸の範囲は、ｋ番目のＡＤ変換がミスコードなくＡＤ変換できる入力範囲を表し、縦軸の範囲は、ｋ＋１番目のＡＤ変換がミスコードなくＡＤ変換できる入力範囲を表している。仮に、ｋ番目の判断電圧の値がノイズにより変化して、比較器の入力ノードへの出力が−ＶＲ／４〜ＶＲ／４の範囲を超えた場合、ｋ＋１番目のＡＤ変換の入力レンジを越えてしまう。これは、ミスコード発生の原因となる。
【００８０】
一方、図１５の実線に示すように、冗長アルゴリズムを用いたＳＡＲ−ＡＤ変換器では、比較器による入力信号の判定点（閾値との比較点）として２つの判断点を設定する。すなわち、比較器の入力信号電圧と閾値との比較点を１つのビットについて２つ設定することで（図１５中、３ＶＲ／８・５ＶＲ／８）、比較器への出力電圧のピークが下がって判断電圧にマージンを与えることが可能となる。これにより、判断電圧に多少の誤差が生じたとしても正確なＡＤ変換を実現することができる。
【００８１】
冗長アルゴリズムの場合、非冗長アルゴリズムと比べ判断ポイントが複数存在するが、容量の制御のみで判断電圧を作成可能であるため、比較器を複数用意する必要はない。また、図１５に示す例では、１ビットの判断に対し、０．５ビットの冗長性を加えているが、２ビットに対し０．５ビット等、冗長性を加える度合いは拡張することができる。
【００８２】
以下、実施形態の構成を説明する。図１６に示すように、この実施形態のＡＤ変換器４は、図１に示すＡＤ変換器１の可変キャパシタ部ＶＣ１１を可変キャパシタ部ＶＣ４１に置き換えたものである。可変キャパシタ部ＶＣ４１は、キャパシタＣＮ１，ＣＮ２，ＣＮ３およびＣＮ４と、スイッチＳＷ１１，ＳＷ１２およびＳＷ４３とを有している。キャパシタＣＮ１〜ＣＮ４は、一方の端子（共通端子）が互いに接続されている。キャパシタＣＮ１〜ＣＮ４の他方の端子には、スイッチＳＷ１１，ＳＷ１２およびＳＷ４３の共通端子がそれぞれ接続されている。スイッチＳＷ１１，ＳＷ１２およびＳＷ４３は、外部からの制御により、共通端子に接続されたキャパシタＣＮ１〜ＣＮ４の他方の端子を、入力端子Ｖｉｎ、参照電圧源Ｖｒｅｆ、グランド、および開放端のいずれか一つに接続する機能を有している。
【００８３】
制御部２４は、逐次比較処理の動作を実行する演算装置であり、図１に示す制御部２１に対応する。制御部２４は、比較器１１の出力に応じて、可変キャパシタ部ＶＣ４１に接続された逐次比較制御ライン（SAR_control）および可変キャパシタ部ＶＣ４１，ＶＣ１２〜ＶＣ１４の総容量（キャパシタの容量値の和）を制御する容量制御ライン（PHI_f）に制御信号を送る。
【００８４】
逐次比較制御ラインは、スイッチＳＷ１１〜ＳＷ１８と接続されている。すなわち、制御部２１は、逐次比較制御ラインの制御信号を通じて、スイッチＳＷ１１〜ＳＷ１８のそれぞれの共通端子を入力端子Ｖｉｎ、参照電圧源Ｖｒｅｆ、およびグランドのいずれかと接続することができる。
【００８５】
ＡＮＤゲート部ＩＣ１１〜ＩＣ１４は、可変キャパシタ部ＶＣ４１，ＶＣ１２〜ＶＣ１４が有するキャパシタのうち少なくとも１つの接続をオンオフする機能をもつ。図１６に示すように、ＡＮＤゲート部ＩＣ１１〜ＩＣ１４の一方の入力端子には逐次比較制御ラインが接続され、他方の入力端子には容量制御ラインが接続されている。ＡＮＤゲート部ＩＣ１１〜ＩＣ１４の出力端子は、可変キャパシタ部ＶＣ４１，ＶＣ１２〜ＶＣ１４それぞれについて一のキャパシタ（ＣＮ３，Ｃ（Ｎ−１）２，〜Ｃ０２）に接続されたスイッチＳＷ４３，ＳＷ１４，〜ＳＷ１８と接続され、スイッチＳＷ４３，ＳＷ１４〜ＳＷ１８の共通端子と開放端子とを接続・切断する作用をする。すなわち、制御部２４は、容量制御ラインの制御信号を通じて、可変キャパシタ部ＶＣ４１，ＶＣ１２〜ＶＣ１４それぞれの総容量を低減させることができる。
【００８６】
図１７は、このＡＤ変換器４の動作と容量制御ラインの制御信号との関係を示している。図１７に示すように、この実施形態のＡＤ変換器４では、ＭＳＢ処理について２つの判断点を設定しており、ＭＳＢ変換を２つのステップ（ＭＳＢａ・ＭＳＢｂ）で行っている。ＡＤ変換器４がＭＳＢの変換を行っている間、すなわち、ＭＳＢａ・ＭＳＢｂの処理を行っている間、制御部２４は、容量制御ライン（PHI-f）の制御信号を「０」とする。すなわち、容量制御ラインの制御信号が「０」の間は、可変キャパシタ部ＶＣ４１，ＶＣ１２〜ＶＣ１４のキャパシタ群のうち、キャパシタＣＮ３〜Ｃ０２が切断され、キャパシタＣＮ１・ＣＮ２〜Ｃ０１のみが接続された状態となる。ただし、可変キャパシタ部ＶＣ４１，ＶＣ１２〜ＶＣ１３それぞれの総容量の比は、当該総容量の半減前後で変らない。
【００８７】
（第４の実施形態の具体例と動作）
続いて、図１８を参照して、第４の実施形態のＡＤ変換器の具体例と動作を説明する。図１８に示すＡＤ変換器４ａは、図１７のＡＤ変換器４において分解能Ｎを３としたものであり、入力信号を３ビット信号に変換するＡＤ変換器４ａを示している。
【００８８】
図１８に示すように、この例のＡＤ変換器４ａは、可変キャパシタ部ＶＣ４１，ＶＣ１２〜ＶＣ１４を有している。可変キャパシタ部ＶＣ４１，ＶＣ１２〜ＶＣ１４は、それぞれ単位容量をＣとすると、４Ｃ（＝１Ｃ＋１Ｃ／２＋１Ｃ／２＋２Ｃ），２Ｃ（＝１Ｃ＋１Ｃ），１Ｃ（＝１Ｃ／２＋１Ｃ／２），および１Ｃの比を満たす容量を有している。
【００８９】
第４の実施形態のＡＤ変換器４（ＡＤ変換器４ａ）では、ＡＤ変換サイクルのうち、ＭＳＢの変換サイクルの期間、容量ＤＡＣの総容量を小さくする。すなわち、制御部２４は、ＭＳＢａ・ＭＳＢｂの処理の間、容量制御ラインに「０」の制御信号を送り、容量ＤＡＣの総容量を小さくする（図１９）。
【００９０】
次に、図２０Ａ〜２０Ｄを参照して、第４の実施形態のＡＤ変換器の動作を説明する。図２０Ａ〜２０Ｄは、ＡＤ変換器４ａの動作状態を等価回路で示している。この実施形態のＡＤ変換器のＳＡＲ−ＡＤ変換は、サンプリング（図２０Ａ）、ＭＳＢａ・ＭＳＢｂ変換（図２０Ｂ・図２０Ｃ）、ＭＳＢ−１変換（図２０Ｄ）、ＬＳＢ変換（図示せず）の５つのフェーズから構成され、振幅を減衰させる制御は、図１９に示すようにＭＳＢａ・ＭＳＢｂ変換期間のみで行われる。
【００９１】
以下、第１の実施形態のＡＤ変換器と動作が異なるＭＳＢａ・ＭＳＢｂの処理の動作について説明する。
【００９２】
ＭＳＢａ処理期間において、制御部２４は、可変キャパシタ部ＶＣ４１のキャパシタを２Ｃ，１Ｃ，１Ｃ／２，１Ｃ／２の４つに分割し、２Ｃのキャパシタを浮遊状態、１Ｃ／２の一方のキャパシタをグランド接続、残りの１Ｃと他方の１Ｃ／２のキャパシタを参照電圧源Ｖｒｅｆに接続する（図２０Ｂ）。可変キャパシタ部ＶＣ１２〜ＶＣ１４については、制御部２４は、第１の実施形態と同様、対となるキャパシタのうち一方を浮遊状態とし、他方をグランドに接続する。この期間における比較器１１の入力端子電圧は、数式９により表される。
【数９】
【００９３】
一方、ＭＳＢｂ処理期間において、制御部２４は、可変キャパシタ部ＶＣ４１について、２Ｃのキャパシタを浮遊状態、残りのキャパシタを参照電圧源Ｖｒｅｆに接続する。また、可変キャパシタ部ＶＣ１３において浮遊状態ではない１Ｃ／２のキャパシタをグランドから切り離して参照電圧源Ｖｒｅｆに接続する（図２０Ｃ）。この期間における比較器１１の入力端子電圧は、数式１０により表される。
【数１０】
このように、ＭＳＢを冗長アルゴリズムに基づきＡＤ変換した場合であっても、比較器の入力電圧を低減可能であることがわかる。
【００９４】
なお、この例では、ＭＳＢに０．５ビット分の冗長性を持たせるものとして説明したが、ＭＳＢビットを同様に拡張することで、２ビット＋０．５ビット、４ビット＋０．５ビットの場合にも適用することが可能である。すなわち、１ビットに限らずＮビットに拡張することが可能である。
【００９５】
この実施形態では、容量ＤＡＣのキャパシタ制御のみにより比較器の判断電圧を複数生成するので、比較器を複数用意せずとも冗長アルゴリズムを実現することができる。
【００９６】
本発明のいくつかの実施形態を説明したが，これらの実施形態は，例として提示したものであり，発明の範囲を限定することは意図していない。これら新規な実施形態は，その他の様々な形態で実施されることが可能であり，発明の要旨を逸脱しない範囲で，種々の省略，置き換え，変更を行うことができる。これら実施形態やその変形は，発明の範囲や要旨に含まれるとともに，特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００９７】
１…ＡＤ変換器、１１…比較器、２１…制御部、ＶＣ１１〜ＶＣ１４…可変キャパシタ部、ＩＣ１１〜ＩＣ１４…ＡＮＤゲート部、ＳＷ１，ＳＷ１１〜ＳＷ１８…スイッチ、ＣＮ１〜Ｃ０…キャパシタ。
【特許請求の範囲】
【請求項１】
各々の一端が互いに接続され、それぞれ所定の比率で重み付けされた容量値を有し、前記容量値を低減可能な可変容量キャパシタを少なくとも１つ含む複数の重み付けキャパシタと、
前記複数の重み付けキャパシタの互いに接続された一端が入力と接続された比較器と、
前記複数の重み付けキャパシタの互いに接続された一端と異なる他端それぞれを、入力信号が入力される入力端子、前記入力信号の逐次比較に用いる参照電圧源、グランドおよび開放端子のいずれか１つと接続する複数のスイッチと、
前記複数のスイッチを制御して、前記重み付けキャパシタに前記入力信号をサンプリングするとともに、前記参照電圧源を用いて前記入力信号と逐次比較するための比較電圧を生成して逐次比較処理を実行する逐次比較制御部と、
所定のタイミングで前記複数のスイッチを制御して、前記可変容量キャパシタの容量値を低減させる容量制御部と、
を具備したことを特徴とするＡＤ変換器。
【請求項２】
前記複数の重み付けキャパシタのうち、ＭＳＢの演算に用いる重み付けキャパシタが前記可変容量キャパシタからなることを特徴とする請求項１記載のＡＤ変換器。
【請求項３】
前記複数の重み付けキャパシタは、それぞれ２のべき乗の比で重み付けされた容量値を有することを特徴とする請求項１記載のＡＤ変換器。
【請求項４】
前記可変容量キャパシタは、一端が接続された複数のキャパシタを有し、
前記容量制御部は、前記複数のスイッチを制御して前記複数のキャパシタの接続数を増減すること
を特徴とする請求項１記載のＡＤ変換器。
【請求項５】
一端が前記重み付けキャパシタの互いに接続された一端と接続され、前記重み付けキャパシタのうち最小の容量値をもつキャパシタと同一の容量値を有する基準キャパシタをさらに備え、
複数の前記重み付けキャパシタおよび前記基準キャパシタの容量値の合計が、ＡＤ変換の分解能をＮ、単位容量値をＣとしたとき、２ＮＣであることを特徴とする請求項１記載のＡＤ変換器。
【請求項６】
前記重み付けキャパシタは、前記容量値を低減可能な可変容量キャパシタからなることを特徴とする請求項１記載のＡＤ変換器。
【請求項７】
前記複数の重み付けキャパシタのうち最小の容量値をもつキャパシタは、固定された容量値を持つことを特徴とする請求項１記載のＡＤ変換器。
【請求項８】
前記複数の重み付けキャパシタのうち最小の容量値をもつキャパシタおよび前記基準キャパシタは、固定された容量値を持つことを特徴とする請求項４記載のＡＤ変換器。
【請求項９】
前記ＭＳＢの演算に用いる重み付けキャパシタは、冗長演算用キャパシタを含む３以上のキャパシタからなることを特徴とする請求項２記載のＡＤ変換器。
【請求項１０】
請求項１ないし９のいずれか１項記載のＡＤ変換器を備えた情報処理装置。
【請求項１】
各々の一端が互いに接続され、それぞれ所定の比率で重み付けされた容量値を有し、前記容量値を低減可能な可変容量キャパシタを少なくとも１つ含む複数の重み付けキャパシタと、
前記複数の重み付けキャパシタの互いに接続された一端が入力と接続された比較器と、
前記複数の重み付けキャパシタの互いに接続された一端と異なる他端それぞれを、入力信号が入力される入力端子、前記入力信号の逐次比較に用いる参照電圧源、グランドおよび開放端子のいずれか１つと接続する複数のスイッチと、
前記複数のスイッチを制御して、前記重み付けキャパシタに前記入力信号をサンプリングするとともに、前記参照電圧源を用いて前記入力信号と逐次比較するための比較電圧を生成して逐次比較処理を実行する逐次比較制御部と、
所定のタイミングで前記複数のスイッチを制御して、前記可変容量キャパシタの容量値を低減させる容量制御部と、
を具備したことを特徴とするＡＤ変換器。
【請求項２】
前記複数の重み付けキャパシタのうち、ＭＳＢの演算に用いる重み付けキャパシタが前記可変容量キャパシタからなることを特徴とする請求項１記載のＡＤ変換器。
【請求項３】
前記複数の重み付けキャパシタは、それぞれ２のべき乗の比で重み付けされた容量値を有することを特徴とする請求項１記載のＡＤ変換器。
【請求項４】
前記可変容量キャパシタは、一端が接続された複数のキャパシタを有し、
前記容量制御部は、前記複数のスイッチを制御して前記複数のキャパシタの接続数を増減すること
を特徴とする請求項１記載のＡＤ変換器。
【請求項５】
一端が前記重み付けキャパシタの互いに接続された一端と接続され、前記重み付けキャパシタのうち最小の容量値をもつキャパシタと同一の容量値を有する基準キャパシタをさらに備え、
複数の前記重み付けキャパシタおよび前記基準キャパシタの容量値の合計が、ＡＤ変換の分解能をＮ、単位容量値をＣとしたとき、２ＮＣであることを特徴とする請求項１記載のＡＤ変換器。
【請求項６】
前記重み付けキャパシタは、前記容量値を低減可能な可変容量キャパシタからなることを特徴とする請求項１記載のＡＤ変換器。
【請求項７】
前記複数の重み付けキャパシタのうち最小の容量値をもつキャパシタは、固定された容量値を持つことを特徴とする請求項１記載のＡＤ変換器。
【請求項８】
前記複数の重み付けキャパシタのうち最小の容量値をもつキャパシタおよび前記基準キャパシタは、固定された容量値を持つことを特徴とする請求項４記載のＡＤ変換器。
【請求項９】
前記ＭＳＢの演算に用いる重み付けキャパシタは、冗長演算用キャパシタを含む３以上のキャパシタからなることを特徴とする請求項２記載のＡＤ変換器。
【請求項１０】
請求項１ないし９のいずれか１項記載のＡＤ変換器を備えた情報処理装置。
【図１】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０Ａ】
【図２０Ｂ】
【図２０Ｃ】
【図２０Ｄ】
【図２】
【図３】
【図４】
【図５Ａ】
【図５Ｂ】
【図５Ｃ】
【図５Ｄ】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２Ａ】
【図１２Ｂ】
【図１２Ｃ】
【図１２Ｄ】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０Ａ】
【図２０Ｂ】
【図２０Ｃ】
【図２０Ｄ】
【公開番号】特開２０１３−２１５５５（Ｐ２０１３−２１５５５Ａ）
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願番号】特願２０１１−１５４０８０（Ｐ２０１１−１５４０８０）
【出願日】平成２３年７月１２日（２０１１．７．１２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年１月３１日（２０１３．１．３１）
【国際特許分類】
【出願日】平成２３年７月１２日（２０１１．７．１２）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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