抵抗性デジタル／アナログ変換
【課題】抵抗性構成要素を利用するデジタル／アナログ変換の技術及び方法を提供する。
【解決手段】ＲＤＡＣ回路は、ｎビットデジタル入力信号から導出されたアナログ出力信号を供給する。ＲＤＡＣ回路は、複数の抵抗性回路分岐１０を含み、各抵抗性回路分岐は、プルアップ／プルダウンネットワーク構成に配置する。ＲＤＡＣ回路は、並列に位置決めされた複数の抵抗性回路分岐を含み、複数の抵抗性回路分岐の各々は、第１のインバータ回路１４、第２のインバータ回路１６、及び抵抗性構成要素１８を含む。ＲＤＡＣ回路は、アナログ出力信号を供給する出力ノードを含む。
【解決手段】ＲＤＡＣ回路は、ｎビットデジタル入力信号から導出されたアナログ出力信号を供給する。ＲＤＡＣ回路は、複数の抵抗性回路分岐１０を含み、各抵抗性回路分岐は、プルアップ／プルダウンネットワーク構成に配置する。ＲＤＡＣ回路は、並列に位置決めされた複数の抵抗性回路分岐を含み、複数の抵抗性回路分岐の各々は、第１のインバータ回路１４、第２のインバータ回路１６、及び抵抗性構成要素１８を含む。ＲＤＡＣ回路は、アナログ出力信号を供給する出力ノードを含む。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の技術は、一般的に、デジタル信号のアナログ信号への変換に関し、より具体的には、抵抗性構成要素を利用するデジタル／アナログ変換に関する。
【背景技術】
【０００２】
デジタル／アナログ変換器は、典型的には、デジタルコードをアナログ信号に、例えば、電流、電圧、又は電荷に変換する。一部のデジタル／アナログ変換器は、スイッチツリーセレクタ及び出力バッファを収容する抵抗分割器の技術を利用したものである。他のデジタル／アナログ変換器は、電圧モード又は電流モード抵抗ネットワークを利用したものである。しかし、これらのデジタル／アナログ変換器は、高速で作動する現代の送信機デバイス及び／又は受信機デバイスの高速データ及び通信帯域幅要件に取り組んでいるものではないと考えられる。
【発明の概要】
【課題を解決するための手段】
【０００３】
本発明の開示の一態様では、ｎビットデジタル入力信号から導出されたアナログ出力信号を供給する抵抗性デジタル／アナログ変換器（ＲＤＡＣ）回路の実施例を開示する。例示的なＲＤＡＣ回路は、各抵抗性回路分岐をプルアップ／プルダウンネットワーク構成に配置することができる複数の抵抗性回路分岐を含む。例えば、例示的なＲＤＡＣ回路は、平行に位置決めされた複数の抵抗性回路分岐を含むことができる。複数の抵抗性回路分岐の各々は、ｎビットデジタル入力信号のビット入力を受信するように構成された抵抗性回路分岐の第１の端部と第１のインバータ回路の出力を供給するように構成された第２の端部とを有する第１のインバータ回路、第１のインバータ回路の第２の端部に作動的に結合された第１の端部と第２のインバータ回路の出力を供給するように構成された第２の端部とを有する第２のインバータ回路、及び第２のインバータ回路の第２の端部に作動的に結合された第１の端部とビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部とを有する抵抗性構成要素を含むことができる。ＲＤＡＣ回路はまた、アナログ出力信号を供給する出力ノードを含むことができ、出力ノードは、抵抗性回路分岐の第２の端部の各々に作動的に結合することができる。
【０００４】
本発明の開示の更に別の態様では、完全差動ＲＤＡＣ回路の実施例を開示する。例示的な完全差動ＲＤＡＣ回路は、第１の側のＲＤＡＣ回路及び第２の側のＲＤＡＣ回路を含むことができる。態様によると、第２の側のビット入力の各々は、ｎビットデジタル入力信号の対応する第１の側のビット入力の相補的ビット入力であるように構成することができる。別の態様によると、第１の側の出力ノード及び第２の側の出力ノードは、アナログ出力信号を供給するように構成することができる。
【０００５】
本発明の開示の更に別の態様では、インタリーブＲＤＡＣ回路の実施例を開示する。例示的なインタリーブＲＤＡＣ回路は、２つ又はそれよりも多くの完全差動ＲＤＡＣ回路を含むことができる。インタリーブＲＤＡＣ回路は、第１のＲＤＡＣ回路、第２のＲＤＡＣ回路、第１の出力ノードＶｐ、及び第２の出力ノードＶｎを含むことができる。第１のＲＤＡＣ回路は、複数の第１の側の抵抗性回路分岐、第１のノード、第１のスイッチ、及び第２のスイッチを含むことができる。第１のＲＤＡＣ回路はまた、複数の第２の側の抵抗性回路分岐、第２のノード、第３のスイッチ、及び第４のスイッチを含むことができる。第２のＲＤＡＣ回路は、複数の第３の側の抵抗性回路分岐、第３のノード、第５のスイッチ、及び第６のスイッチを含むことができる。第２のＲＤＡＣ回路はまた、複数の第４の側の抵抗性回路分岐、第４のノード、第７のスイッチ、及び第８のスイッチを含むことができる。
【０００６】
本発明の開示の更に別の態様では、ｎビットデジタル入力信号から導出されたアナログ出力信号を変換する方法を提供する。
【０００７】
本発明の技術の他の構成は、本発明の技術の様々な構成を例示的に図示して説明する以下の詳細説明から当業者には容易に明らかになることが理解される。認められるように、本発明の技術は、他の及び異なる構成が可能であり、いくつかのその詳細は、全て本発明の技術の範囲から逸脱することなく、様々な他の点において修正が可能である。従って、図面及び詳細説明は、本質的に例示的であり、限定的ではないと見なすものとする。
【図面の簡単な説明】
【０００８】
【図１Ａ】本発明の開示のある一定の構成による抵抗性回路分岐の実施例を示す回路図である。
【図１Ｂ】本発明の開示のある一定の構成による抵抗性回路分岐の実施例を示す回路図である。
【図１Ｃ】本発明の開示のある一定の構成による抵抗性回路分岐の実施例を示す回路図である。
【図２】本発明の開示のある一定の構成による静的同調機能を有する抵抗性回路分岐の実施例を示す回路図である。
【図３】本発明の開示のある一定の構成による補助抵抗性はしご式同調機能を有する抵抗性回路分岐の実施例を示す回路図である。
【図４】本発明の開示のある一定の構成によりデータをリタイムするように構成された抵抗性回路分岐の実施例を示す回路図である。
【図５】本発明の開示のある一定の構成によりデータをリタイムするクロッキングを提供するためのリタイミングラッチ回路の実施例を示す回路図である。
【図６】本発明の開示のある一定の構成により電源調節を提供するための受動フィルタリング回路の実施例を示す回路図である。
【図７】本発明の開示のある一定の構成によるシングルエンド抵抗性デジタル／アナログ変換器の実施例の回路図である。
【図８】本発明の開示のある一定の構成による完全差動抵抗性デジタル／アナログ変換器の実施例を示す回路図である。
【図９】本発明の開示のある一定の構成によるインタリーブ抵抗性デジタル／アナログ変換器の実施例を示す回路図である。
【図１０】本発明の開示のある一定の構成による例示的なインタリーブ抵抗性デジタル／アナログ変換器と共に使用されるクロッキング信号の実施例を示すクロッキング図である。
【図１１】本発明の開示のある一定の構成により抵抗性回路分岐上に少なくとも２つの抵抗セグメントを有するシングルエンド抵抗性デジタル／アナログ変換器の実施例の回路図である。
【図１２】本発明の開示のある一定の構成による例示的なｎビットセグメント化抵抗性デジタル／アナログ変換器のための符号化の実施例を示す回路図である。
【図１３】本発明の開示のある一定の構成による完全差動抵抗性デジタル／アナログ変換器の実施例の側を示す回路図である。
【図１４】本発明の開示のある一定の構成による例示的な完全差動抵抗性デジタル／アナログ変換器の側の符号化及びアナログ出力値の実施例を表すテーブルである。
【図１５】本発明の開示のある一定の構成による完全差動抵抗性デジタル／アナログ変換器の実施例の側の電圧計算の実施例を示す回路図である。
【図１６】本発明の開示のある一定の構成による例示的な完全差動抵抗性デジタル／アナログ変換器の側の電圧計算の実施例を示す回路図である。
【図１７】本発明の開示のある一定の構成による例示的な完全差動抵抗性デジタル／アナログ変換器の側の電圧計算の実施例を示す回路図である。
【図１８】本発明の開示のある一定の構成による例示的な完全差動抵抗性デジタル／アナログ変換器の側の電圧計算の実施例を示す回路図である。
【図１９】本発明の開示のある一定の構成によるアナログ出力信号の実施例を示す図である。
【図２０】本発明の開示のある一定の構成による例示的なｎビット２項抵抗性デジタル／アナログ変換器の２項符号化の実施例を示す回路図である。
【図２１】本発明の開示のある一定の構成による例示的なｎビット２項抵抗性デジタル／アナログ変換器の単項符号化の実施例を示す回路図である。
【図２２】本発明の開示のある一定の構成によるクロッキング持続時間中のインタリーブ抵抗性デジタル／アナログ変換器の実施例を示す回路図である。
【図２３】本発明の開示のある一定の構成によるクロッキング持続時間中のインタリーブ抵抗性デジタル／アナログ変換器の実施例を示す回路図である。
【発明を実施するための形態】
【０００９】
以下に説明する詳細説明は、本発明の技術の様々な構成の説明として意図したものであり、本発明の技術を実施することができる唯一の構成を表すことを意図していない。添付の図面は、本明細書に組み込まれて詳細説明の一部を構成する。詳細説明は、本発明の技術を完全に理解することができるようにすることを目的として特定の詳細を含むものである。しかし、本発明の技術は、これらの特定の詳細がなくても実施することができることは当業者には明らかであろう。一部の実施では、公知の構造及び構成要素は、本発明の技術の概念を不明瞭にすることを回避するためにブロック図の形態に示されている。同様の構成要素は、理解しやすいように同一要素番号でラベル付けされている。
【００１０】
「例示的」という単語は、「例又は図示として機能すること」を意味するために本明細書に使用される。「例示的」と本明細書に説明するあらゆる態様又は設計は、必ずしも好ましい又は他の態様又は設計を凌ぐほど有利であると解釈すべきものではない。
【００１１】
様々な例示的な抵抗性デジタル／アナログ変換器（ＲＤＡＣ）回路を本明細書に説明する。例示的なＲＤＡＣ回路は、ｎビットデジタル入力信号から導出されたアナログ出力信号を供給することができる。一態様では、ＲＤＡＣ回路は、アナログ出力信号を供給する複数の抵抗性回路分岐及び出力ノードを含む。複数の抵抗性回路分岐は、各抵抗性回路分岐の第１の端部がビット入力を受信することができ、各抵抗性回路分岐の第２の端部が出力ノードに作動的に結合することができるという意味において、並列に位置決めすることができる。複数の抵抗性回路分岐又はその一部分の各々は、一般的にプルアップ／プルダウンネットワーク構成に配置することができることは認められるものとする。プルアップ／プルダウンネットワーク構成は、抵抗性構成要素を１つの供給電圧にプルアップするか、又は抵抗性構成要素を別の供給電圧（例えば、ＧＮＤ）にプルダウンすることを含むことができる。以下に限定されるものではないが、様々なインバータ構成に従って配置された１つ又はそれよりも多くのトランジスタを有するスイッチング回路及び１つ又はそれよりも多くのＮＡＮＤゲートを含むスイッチング回路を使用することなどの様々なスイッチング技術を用いて、抵抗性構成要素をプルアップ又はプルダウンすることができる。
【００１２】
例えば、複数の抵抗性回路分岐の各々は、第１のインバータ回路、第２のインバータ回路、及び抵抗性構成要素を含むことができる。第１のインバータ回路は、対応する抵抗性回路分岐の第１の端部に作動的に結合された第１の端部と、第１のインバータ回路の出力を供給するように構成された第２の端部とを含むことができる。第２のインバータ回路は、第１のインバータ回路の第２の端部に作動的に結合された第１の端部及び第２のインバータ回路の出力を供給するように構成された第２の端部を含むことができる。抵抗性構成要素は、第２のインバータ回路の第２の端部に作動的に結合された第１の端部及び抵抗性回路分岐の第２の端部を含むことができる。
【００１３】
一態様では、抵抗性構成要素は、単一ユニット抵抗器とすることができる。単一ユニット抵抗器を有する抵抗性回路分岐を設計することは、特定のｎビットＲＤＡＣ実施に必要とされる抵抗要素の総数を低減するという利点を有することができる。抵抗要素の数が少ないほど、ＲＤＡＣを構築するのに必要な空間が少なくなると共に、作動中のインピーダンス不整合が少なくなると考えられる。更に、抵抗要素の少数化により、決定性の不整合誤差を１次のオーダーで打ち消すことができるような抵抗性構成要素の戦略的配置が可能である。
【００１４】
態様によると、第１のインバータ回路は、ドライバとして作動させることができ、第２のインバータ回路は、抵抗性構成要素を１つの供給電圧又は別の供給電圧（例えば、ＧＮＤ）に切り換えるべきかを判断するスイッチング回路として機能することができる。
【００１５】
別の態様では、第１のインバータ回路への供給電圧は、第２のインバータ回路の供給電圧より高くなる場合がある。このようなオーバドライブスイッチ構成において、スイッチ抵抗の低減を達成することができる。
【００１６】
更に別の態様では、ＲＤＡＣ回路実施は、２N抵抗性回路分岐を含むことができ、ここで、Ｎは、ＲＤＡＣ分解能を指すことができる。本発明の技術の態様によると、ＲＤＡＣ回路は、出力で真の５０Ωインピーダンスを維持しながら供給レール間で抵抗性構成要素を切り換えるように構成することができ、それによって超高周波数及び低電力作動が可能である。従って、ＲＤＡＣ回路の側の出力は、５０Ωシングルエンド負荷を駆動することができる。別の態様では、完全差動ＲＤＡＣ回路の出力は、１００Ω完全差動負荷を駆動することができる。更に、限定ではないが受信機などの遠隔エンドデバイスにより見られる出力インピーダンスは、デジタルコード間でアナログ出力を切り換えるＲＤＡＣ回路とは独立に非常に正確かつ精密であるままとすることができる。
【００１７】
更に別の態様によると、ＲＤＡＣ回路は、較正回路を含むことができる。一部の実施では、較正回路は、静的同調デジタル／アナログ回路を含むことができる。他の実施では、較正回路は、補助抵抗性はしご式デジタル／アナログ回路を含むことができる。
【００１８】
更に別の態様では、抵抗性回路分岐の第１のインバータ回路は、３状態インバータバッファ回路を含むことができる。３状態インバータバッファ回路は、限定ではないが３２Ｇｂｐｓ又は６４Ｇｂｐｓである様々なデータ転送速度（特に高速データ転送速度（例えば、数十ＧＨｚの範囲よりもも上の））でＲＤＡＣ構成でデータをリタイムするように構成することができる。実際は、３状態インバータバッファ回路は、規則正しい電流誘導構成で作動する第１のインバータ回路の直前にラッチを配置することと類似のものとすることができる。複数の抵抗性回路分岐の各々の第１のインバータ回路が３状態インバータバッファ回路を含むＲＤＡＣ構成は、データ不整合及び不要なスパーを実質的に排除する利点を有することができる。
【００１９】
更に別の態様では、電源調節を提供するための受動フィルタリング回路は、複数の抵抗性回路分岐の少なくとも一部に作動的に結合することができる。更に、一部の実施では、受動フィルタリング回路は、第１のインバータ回路及び／又は第２のインバータ回路に対して電源調節を提供するためのことができる。受動フィルタリング回路は、２次受動フィルタリング技術を含むことができる。複数の抵抗性回路分岐の少なくとも一部の第１のインバータ回路及び／又は第２のインバータ回路が能動的レギュレータを利用することが実際的でないギガヘルツ作動範囲で、ＲＤＡＣ構成は、実質的な電源調節を提供するという利点を有することができる。例えば、様々なＲＤＡＣ回路の最小及び最大出力の振れは、第２のインバータ回路に供給電力を制御することによって設定することができる。
【００２０】
一部の態様によると、符号化技術を使用して、一部の最上位有効ビット（ＭＳＢ）を一部の最下位有効ビット（ＬＳＢ）と異なる方法で復号することができるようにＲＤＡＣ回路構成をセグメント化することができる。一部の態様では、分割又はセグメント化を利用し、ＲＤＡＣ回路の高分解能化に向けてデジタル復号器処理の複雑性を低減することができる。
【００２１】
本発明の技術のある一定の態様によると、以下に限定されるものではないが、ラインドライバ装置、ＸＤＳＬラインドライバ、ギガビット「イーサネット」デバイス、ＲＦ送信機装置、他のタイプの送信機、及びデータ変換器を含む様々な方法及び装置において様々なＲＤＡＣ実施を使用することができる。一態様では、様々なＲＤＡＣ実施を高速低電力データ変換器及び送信機に使用することができる。
【００２２】
本発明の技術の態様は、デジタル処理の強化及び複合化をもたらすことができる相補型金属酸化物半導体（ＣＭＯＳ）技術の急激な収縮の利点を応用することができる。本発明の技術の一部の構成は、ワンチップシステム用途に向けて非常に魅力的と考えられ、かつ高度サブミクロンＣＭＯＳ技術に実施することができる。更に、本発明の技術のある一定の態様は、シリコン・オン・イシュレータ（ＳＯＩ）及び／又は炭化珪素（ＳｉＣ）技術の適用の恩典を受けることができる。例えば、ＳＯＩ技術を本発明の技術の態様に適用した時に、バルク接合分離を絶縁体で置換するという利点をもたらすことができる。しかし、一部の態様では、バルクＣＭＯＳ技術に基づく用途を利用することができる。
【００２３】
本発明の開示に示すＲＤＡＣのある一定の構成は、金属酸化物半導体（ＭＯＳ）又は金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）技術を使用することができる。一態様では、「電界効果トランジスタ（ＦＥＴ）」という用語は、以下に限定されるものではないが、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、接合形ＦＥＴ（ＪＦＥＴ）、金属半導体ＦＥＴ（ＭＥＳＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、変調ドープＦＥＴＦＥＴ（ＭＯＤＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、高速回復エピタキシャルダイオードＦＥＴ（ＦＲＥＤＦＥＴ）及びイオン感応性ＦＥＴ（ＩＳＦＥＴ）を含む半導体において１つのタイプの電荷担体のチャンネルの形状及び従って導電率を制御するために電界を制御するという原理で一般的に作動する様々な多端子トランジスタのいずれかを指すことができる。
【００２４】
しかし、ＲＤＡＣの他の構成では、バイポーラ接合型トランジスタ（ＢＪＴ）技術を利用することができる。一態様では、「バイポーラ接合型トランジスタ（ＢＪＴ）」という用語は、以下に限定されるものではないが、ｎｐｎ型ＢＪＴ、ｐｎｐ型ＢＪＴ、及びヘテロ接合ＢＪＴ（ＨＢＴ）を含む電子及び正孔を使用して電流を伝えるという原理で一般的に作動する様々な多端子トランジスタのいずれかを指すことができる。このような構成において、それぞれ、用語「ゲート」、「ソース」、及び「ドレイン」は、トランジスタの「ベース」、「エミッタ」、及び「コレクタ」を指すことができる。
【００２５】
図１Ａは、例示的な抵抗性回路分岐１０を示す回路図である。抵抗性回路分岐１０は、第１のインバータ回路１４又はＩ１、第２のインバータ回路１６又はＩ２、及び抵抗性構成要素１８を含むことができる。第１のインバータ回路１４は、ビット入力Ｄを受信するように構成された抵抗性回路分岐の第１の端部１２を含むことができる。作動時に、ビット入力は、アナログ出力信号に変換すべきｎビットデジタル入力信号の複数のビットの１つとすることができる。更に、一部の態様によると、ビット入力は、抵抗性回路分岐の第１の端部１２にラッチすることができる。インバータ回路１４は、第１のインバータ回路１４の出力を供給するように構成された第２の端部を含むことができる。例えば、入力ビットが「０」又は低い時に、第１のインバータ回路１４の出力は、「１」又は高い出力を生成することができる。逆に、入力ビットが「１」又は高い時に、第１のインバータ回路１４の出力は、「０」又は低い出力を生成することができる。
【００２６】
抵抗性回路分岐１０の第２のインバータ回路１６は、第１のインバータ回路１４の第２の端部に作動的に結合された第１の端部を含むことができる。第２のインバータ回路１６の第１の端部は、第１のインバータ回路１４の出力を受信するように構成される。第２のインバータ回路１６は、第２のインバータ回路１６の出力を供給するように構成された第２の端部を含むことができる。例えば、第１のインバータ回路１４の出力が「１」又は高い時に、第２のインバータ回路１６の出力は、「０」又は低い出力を生成することができ、第１のインバータ回路１４の出力が「０」又は低い時に、第２のインバータ回路１６の出力は、「１」又は高い出力を生成することができる。
【００２７】
図１Ａを依然として参照すると、抵抗性構成要素１８は、第２のインバータ回路１６の第２の端部に作動的に結合された第１の端部を含むことができる。抵抗性構成要素１８は、抵抗性回路分岐の第２の端部２２を含むことができる。作動時に、抵抗性回路分岐の第２の端部２２は、抵抗性回路分岐の第１の端部１２で受信されるビット入力Ｄに向けて出力電圧を供給するように構成することができる。一態様では、抵抗性構成要素１８は、単一ユニット抵抗器とすることができる。しかし、他の態様では、抵抗性構成要素１８は、直列及び／又は並列構成に配置された複数の抵抗器又は抵抗セグメントを含むことができる。一態様では、このような抵抗器又は抵抗セグメントの一端は、第２のインバータ回路１６（又は図１ＢのノードＸ）の出力ノードに接続され、このような抵抗器又は抵抗セグメントの他端は、抵抗性回路分岐の第２の端部２２に接続される。ある一定の抵抗性回路分岐構成では、第１のインバータ回路１４は不要である場合があることに更に注意されたい。例えば、本発明の技術の態様は、限定ではないが、抵抗性構成要素１８をプルアップ又はプルダウンする（例えば、１つの供給電圧にプルアップするか、又はＧＮＤのような別の供給電圧にプルダウンする）第２のインバータ回路１６などのスイッチング構成を使用することを含むことができる。
【００２８】
図１Ｂをここで参照し、例示的な抵抗性回路分岐１０の付加的な態様を本明細書で例示かつ説明する。第１のインバータ回路１４は、第１のスイッチ２３及び第２のスイッチ２５を含むことができる。第１のインバータ回路１４の第１のスイッチ２３は、第１の供給電圧５４に接続されるように構成することができる。実施において、第１の供給電圧は、ほぼ１．２Ｖとすることができるが、他の供給電圧値は、限定ではないが負の供給電圧を含む様々な実施に使用することができる。第１のインバータ回路１４の第１のスイッチ２３は、第１の供給電圧５４に作動的に結合された第１のスイッチ端部及び第１のインバータ回路１４の第２の端部に作動的に結合された第２のスイッチ端部を含むことができる。
【００２９】
第１のインバータ回路１４の第２のスイッチ２５は、第２の供給電圧に接続されるように構成することができる。実施において、第２の供給電圧は、接地（ＧＮＤ）とすることができるが、他の基準電圧及び／又は供給電圧を本発明の技術の態様に従って様々な実施に使用することができる。第１のインバータ回路１４の第２のスイッチ２５は、第１のインバータ回路１４の第２の端部に作動的に結合された第１のスイッチ端部及び第２の供給電圧に作動的に結合された第２のスイッチ端部を含むことができる。
【００３０】
図１Ｂを依然として参照すると、第２のインバータ回路１６は、第１のスイッチ２４及び第２のスイッチ２６を含むことができる。第２のインバータ回路１６の第１のスイッチ２４は、第３の供給電圧５６に接続されるように構成することができる。実施において、第３の供給電圧は、ほぼ１．０Ｖとすることができるが、他の供給電圧値は、限定ではないが負の供給電圧を含む様々な実施に使用することができる。第２のインバータ回路１６の第１のスイッチ２４は、第３の供給電圧５６に作動的に結合された第１のスイッチ端部及び第２のインバータ回路１６の第２の端部に作動的に結合された第２のスイッチ端部を含むことができる。
【００３１】
第２のインバータ回路の第２のスイッチ２６は、第４の供給電圧に接続されるように構成することができる。実施において、第４の供給電圧は、接地（ＧＮＤ）とすることができるが、他の基準電圧及び／又は供給電圧を本発明の技術の態様に従って様々な実施に使用することができる。更に、第４の供給電圧は、一部の実施では第２の供給電圧と同じとすることができる。しかし、他の実施では、第４の供給電圧は、第２の供給電圧と異なる場合がある。第２のインバータ回路１６の第２のスイッチ２６は、第２のインバータ回路１６の第２の端部に作動的に結合された第１のスイッチ端部及び第４の供給電圧に作動的に結合された第２のスイッチ端部を含むことができる。図１Ｂに示すように、第２のインバータ回路１６の第１のスイッチ２４の第２のスイッチ端部及び第２のインバータ回路１６の第２のスイッチ２６の第１のスイッチ端部は、第２のインバータ回路１６の出力を含むノードＸに作動的に結合することができる。ノードＸは、抵抗性構成要素１８の第１の端部に作動的に結合することができる。本発明の技術に従って様々なスイッチタイプ、構成、及び実施が考えられることは認められるものとする。例えば、一態様によると、第１及び第２のスイッチ２４、２６の各々は、通過ゲート（例えば、ＰＭＯＳトランジスタと並列のＮＭＯＳトランジスタ）として実施することができる。通過ゲート構成では、一般的に、第１及び第２のスイッチ２４、２６の電源を投入又は切断する相補型信号を駆動するのに必要とされるハードウエアの数は、第１及び第２のスイッチ２４、２６の各々に対して単一のトランジスタを有する構成よりも多い場合がある。別の態様によりかつ図１Ｃに示して以下に説明するように、第１のスイッチ２４は、単一のＰＭＯＳトランジスタとして実施することができ、第２のスイッチ２６は、単一のＮＭＯＳトランジスタとして実施することができる。
【００３２】
図１Ｃは、本発明の技術の態様による抵抗性回路分岐１０を示す回路図である。第２のインバータ回路１６は、第１のトランジスタ３３及び第２のトランジスタ３５を含むことができる。第１のトランジスタ３３は、第２のインバータ回路１６の第１のスイッチとして利用することができる（例えば、図１Ｂの第１のスイッチ２４を参照されたい）。実施において、第１のトランジスタ３３は、ＰＭＯＳトランジスタＭＰ又はｐチャンネルＭＯＳＦＥＴとすることができる。第２のトランジスタ３５は、第２のインバータ回路１６の第２のスイッチとして利用することができる（例えば、図１Ｂの第２のスイッチ２６を参照されたい）。実施において、第２のトランジスタ３５は、ＮＭＯＳトランジスタＭＮ又はｎチャンネルＭＯＳＦＥＴとすることができる。
【００３３】
図１Ｃに示すように、第１のトランジスタ３３のゲート端子は、第１のインバータ回路１４の第２の端部に作動的に結合することができる。更に、第１のインバータ回路１４の出力を逆転することができる。第１のトランジスタ３３のソース端子は、第３の供給電圧５６に作動的に結合することができ、第１のトランジスタ３３のドレイン端子は、第２のインバータ回路１６の第２の端部（ノードＸ）に作動的に結合することができる。第２のトランジスタ３５のゲート端子は、第１のインバータ回路１４の第２の端部に作動的に結合することができる。第２のトランジスタ３５のドレイン端子は、第２のインバータ回路１６の第２の端部（ノードＸ）に作動的に結合することができ、第２のトランジスタ３５のソース端子は、第４の供給電圧（例えば、ＧＮＤ）に作動的に結合することができる。
【００３４】
同様に、図４に示すように、第１のインバータ回路１４は、第１のトランジスタ７３及び第２のトランジスタ７５を含むことができる。第２のトランジスタ７３は、第１のインバータ回路１４の第１のスイッチとして利用することができる（例えば、図１Ｂの第１のスイッチ２３を参照されたい）。実施において、第１のトランジスタ７３は、ＰＭＯＳトランジスタＭＰ又はｐチャンネルＭＯＳＦＥＴとすることができる。第２のトランジスタ７５は、第１のインバータ回路１４の第２のスイッチとして利用することができる（例えば、図１Ｂの第２のスイッチ２５を参照されたい）。実施において、第２のトランジスタ７５は、ＮＭＯＳトランジスタＭＮ又はｎチャンネルＭＯＳＦＥＴとすることができる。
【００３５】
本発明の技術の様々な実施により、第１のインバータ回路１４（Ｉ１）及び第２のインバータ回路１６（Ｉ２）は、抵抗性構成要素１８を駆動するよう適切にサイズ設定することができる。図１Ａ〜図１Ｃを再び参照すると、抵抗性回路分岐の第１の端部１２上の入力ビット（Ｄ）が「１」又は高い時の作動中に、第２のインバータ回路１６の第１のトランジスタ３３は、第３の供給電圧５６にノードＸ及び抵抗性構成要素１８をプルアップすることができる。しかし、抵抗性回路分岐の第１の端部１２上の入力ビット（Ｄ）が「０」又は低い時に、第２のインバータ回路１６の第２のトランジスタ３５は、第４の供給電圧（例えば、ＧＮＤ）にノードＸ及び抵抗性構成要素１８をプルダウンすることができる。一態様によると、第２のインバータ回路１６の第１のスイッチ２４が第３の供給電圧５６にノードＸを接続するように作動した時（例えば、電流が第２のインバータ回路１６の第１のトランジスタ３３のソース端子及びドレイン端子の間を流れることができる時）、第２のインバータ回路１６の第２のスイッチ２６は、開状態とすることができる（例えば、電流が第２のインバータ回路１６の第２のトランジスタ３５のソース端子とドレイン端子の間を流れることができない時）。別の態様によると、第２のインバータ回路１６の第２のスイッチ２６が第４の供給電圧（例えば、ＧＮＤ）にノードＸを接続するように作動した時（例えば、電流が第２のインバータ回路１６の第２のトランジスタ３５のソース端子とドレイン端子の間を流れることができる時）、第２のインバータ回路１６の第１のスイッチ２４は、開状態とすることができる（例えば、電流が第２のインバータ回路１６の第１のトランジスタ３３のソース端子とドレイン端子の間を流れることができない時）。
【００３６】
別の態様によると、第１の供給電圧５４は、第３の供給電圧５６より高いとすることができる。例えば、第１の供給電圧５４は、ほぼ１．２Ｖとすることができ、第３の供給電圧５６は、本発明の技術の構成に従ってほぼ１．０Ｖとすることができる。
【００３７】
図２は、同調機能を有する例示的な抵抗性回路分岐２０を示している。一態様では、抵抗性回路分岐２０の同調機能は、静的同調デジタル／アナログ回路構成を含むことができる。抵抗性回路分岐２０の第２のインバータ回路は、第１の同調スイッチ４３（ＭＴＰ）、第２の同調スイッチ４５（ＭＴＮ）、及び静的同調デジタル／アナログ回路６２の較正を含むことができる。第１の同調スイッチ４３は、第２のインバータ回路の第１のスイッチ又はトランジスタ３３に作動的に結合することができる。第１の同調スイッチ４３は、静的同調デジタル／アナログ回路６２に作動的に結合することができる。例えば、静的同調デジタル／アナログ回路６２の接続部６５は、第１の同調スイッチ４３のゲート端子に作動的に結合することができる。第１の同調スイッチ４３のソース端子は、第３の供給電圧５６に作動的に結合することができ、第１の同調スイッチ４３のドレイン端子は、第１のトランジスタ３３のソース端子に作動的に結合することができる。
【００３８】
第２の同調スイッチ４５は、第２のインバータ回路の第２のスイッチ又はトランジスタ３５に作動的に結合することができる。第２の同調スイッチ４５は、静的同調デジタル／アナログ回路６２に作動的に結合することができる。例えば、静的同調デジタル／アナログ回路６２の接続部６３は、第２の同調スイッチ４５のゲート端子に作動的に結合することができる。第２の同調スイッチ４５のソース端子は、第４の供給電圧（例えば、ＧＮＤ）に作動的に結合することができ、第２の同調スイッチ４５のドレイン端子は、第２のトランジスタ３５のソース端子に作動的に結合することができる。
【００３９】
図２を依然として参照すると、静的同調デジタル／アナログ回路６２は、較正エンジンから同調コードを受信するように作動可能にすることができる。態様では、第１及び第２の同調スイッチ４３、４５は、電流枯渇モードで作動するように構成することができる。従って、抵抗性回路分岐２０の第２のインバータ回路は、ＲＤＡＣ構成の同調又は較正を補助するために電流枯渇型アーキテクチャにおいて作動させることができる。
【００４０】
図３は、別の態様による同調機能を有する例示的な抵抗性回路分岐３０を示している。抵抗性回路分岐３０の同調機能は、補助抵抗性はしご式デジタル／アナログ回路構成を含むことができる。抵抗性回路分岐３０の第２のインバータ回路は、補助抵抗性はしご式デジタル／アナログ回路及びセグメント化された抵抗性構成要素を含むことができる。セグメント化した抵抗性構成要素は、２つ又はそれよりも多くの抵抗セグメント１８Ａ〜Ｄを含むことができる。一態様では、２つ又はそれよりも多くの抵抗セグメント１８Ａ〜Ｄの各々は、等しいセグメントとすることができる。２つ又はそれよりも多くの抵抗セグメント１８Ａ〜Ｄの少なくとも一部の間のノードは、２つ又はそれよりも多くの同調抵抗器６４に作動的に結合することができる。２つ又はそれよりも多くの同調抵抗器６４は、２つ又はそれよりも多くの較正スイッチ６６に作動的に結合することができ、２つ又はそれよりも多くの較正スイッチ６６は、複数の抵抗器６８Ａの少なくとも一部の間のノードに作動的に結合することができる。補助抵抗性はしご式デジタル／アナログ回路を含む複数の抵抗器６８Ａは、一般的に、第１の補助供給電圧（例えば、供給近位抵抗器６８ａ）及び第２の補助供給電圧（例えば、供給又はＧＮＤ近位抵抗器６８ｈ）に作動的に結合されるように直列に形成することができる。態様によると、２つ又はそれよりも多くの較正スイッチ６６は、較正エンジンから同調コードを受信するように作動可能にすることができる。従って、抵抗性回路分岐３０の第２のインバータ回路は、ＲＤＡＣ構成の２つ又はそれよりも多くの抵抗セグメント１８Ａ〜Ｄを含む抵抗性構成要素１８を同調又は較正するように構成することができる。一部の態様では、２つ又はそれよりも多くの同調抵抗器６４及び補助抵抗性はしご式デジタル／アナログ変換器を含む複数の抵抗器６８Ａの抵抗値は、２つ又はそれよりも多くの抵抗セグメント１８Ａ〜Ｄの抵抗値より大きいとすることができることは理解されるものとする。
【００４１】
図４は、様々なＲＤＡＣ構成のデータをリタイムするように構成された例示的な抵抗性回路分岐４０を示している。一態様では、抵抗性回路分岐４０の第１のインバータ回路は、３状態インバータバッファ回路を含むことができる。３状態インバータバッファ回路は、以下に限定されるものではないが、３２ＧＨｚのクロッキング信号又は６４ＧＨｚのクロッキング信号などのクロッキング信号で様々な速度で作動するように構成することができる。抵抗性回路分岐４０の第１のインバータ回路は、第１のリタイミングスイッチ７１及び第２のリタイミングスイッチ７７を含むことができる。第１のリタイミングスイッチ７１は、第１のリタイムされたクロッキング信号Φ１を受信するように構成することができ、第２のリタイミングスイッチ７７は、第２のリタイムされたクロッキング信号Φ２を受信するように構成することができる。
【００４２】
１つの構成において、第１のリタイミングスイッチ７１は、第１のインバータ回路の第１のスイッチ又はトランジスタ７３に作動的に結合することができる。例えば、第２のリタイムされたクロッキング信号Φ２は、第１のリタイミングスイッチ７１のゲート端子に作動的に結合することができる。第１のリタイミングスイッチ７１のソース端子は、第１の供給電圧５４に作動的に結合することができ、第１のリタイミングスイッチ７１のドレイン端子は、第１のインバータ回路の第１のトランジスタ７３のソース端子に作動的に結合することができる。第２のリタイミングスイッチ７７は、第１のインバータ回路の第２のスイッチ又はトランジスタ７５に作動的に結合することができる。例えば、第１のリタイムされたクロッキング信号Φ１は、第２のリタイミングスイッチ７７のゲート端子に作動的に結合することができる。第２のリタイミングスイッチ７７のソース端子は、第２の供給電圧（例えば、ＧＮＤ）に作動的に結合することができ、第２のリタイミングスイッチ７７のドレイン端子は、第１のインバータ回路の第２のトランジスタ７５のソース端子に作動的に結合することができる。
【００４３】
図５は、データをリタイムするためにクロッキングを提供する例示的なリタイミングラッチ回路５０を示している。リタイミングラッチ回路５０は、クロッキングソースΦクロックから第１及び第２のリタイムされたクロッキング信号Φ１、Φ２を供給するのに使用することができる。リタイミングラッチ回路５０は、ＰＭＯＳラッチ回路８２及びＮＭＯＳ入力差動対回路８６を含むことができる。リタイミングラッチ回路５０は、第５の供給電圧５８及び第６の供給電圧（例えば、ＧＮＤ）に作動的に結合することができる。１つの実施において、ＮＭＯＳ入力差動対回路８６のノード５９は、Ｖｄｄ／２の基準供給電圧に作動的に結合することができる。データのリタイミング又はリアラインメントは、ラッチ回路５０又は類似の正のリタイミングラッチ回路をリタイムすることによって補助することができるが、他のリタイミングラッチ回路及び技術をＲＤＡＣの様々な構成で使用することができることは認められるものとする。例えば、１つの代替的な実施において、リタイミングラッチ回路は、ＮＭＯＳラッチ及びＰＭＯＳ入力差動対を使用する構成を含むことができる。
【００４４】
図６は、電源調節を提供するための例示的な受動フィルタリング回路９０を示している。受動フィルタリング回路９０は、複数の抵抗性回路分岐の少なくとも一部に作動的に結合することができる。一態様では、受動フィルタリング回路９０は、２次受動フィルタリング技術を含むことができる。受動フィルタリング回路９０は、抵抗器９２、第１のコンデンサ９４、及び第２のコンデンサ９６を含むことができる。第１及び第２のコンデンサ９４、９６は、深溝型（ＤＴ）コンデンサ及び金属−絶縁膜−金属（ＭＩＭ）コンデンサ組合せを含むことができる。一部の実施では、コンデンサ９４、９６の値は、ナノファラッド範囲とすることができる。受動フィルタリング回路９０は、電圧供給源Ｖｄｄが接続部９７を通じて供給される時にノード９３及び９５を通じて調節済み供給電圧を供給するように構成することができる。
【００４５】
１つの実施において、第１の受動フィルタリング回路９０は、第１のインバータ回路内のスイッチに向けて電源調節を提供することができる。別の実施において、第２の受動フィルタリング回路９０は、第２のインバータ内のスイッチに向けて電源調節を提供することができる。上述のように、第１及び第２のインバータ回路は、異なる電圧レベルで作動させることができる。従って、異なる受動フィルタリング回路を使用することができる。図６の受動フィルタリング回路９０及び図１Ｂの抵抗性回路分岐１０を参照すると、第１の受動フィルタリング回路は、ノード９３を通じて第１の供給電圧５４を供給し、ノード９５を通じて第２の供給電圧（例えば、ＧＮＤ）を供給するように構成することができる。第２の受動フィルタリング回路９０は、ノード９３を通じて第３の供給電圧５６を供給し、ノード９３を通じて第４の供給電圧（例えば、ＧＮＤ）を供給するように構成することができる。
【００４６】
図７は、例示的なシングルエンドＲＤＡＣ回路１００の回路図である。様々な抵抗性回路分岐実施に関して説明する様々な態様及び特徴は、単独で又は本明細書に説明する様々なＲＤＡＣ構成による組合せで適用することができることは認められるものとする。シングルエンドＲＤＡＣ回路１００は、ｎビットデジタル入力信号から導出されたアナログ出力信号を供給することができる。ＲＤＡＣ回路１００は、複数の抵抗性回路分岐及び出力ノード１２２を含むことができる。複数の抵抗性回路分岐の各々は、上述の実施に従って構成することができる。図７は、その一部の構成要素の例示的な構成を示している。複数の抵抗性回路分岐は、並列に形成することができる。ｎビットデジタル入力信号の対応するビット入力の各ビット入力Ｄ０、Ｄ１、…、Ｄ２N−１は、抵抗性回路分岐の第１の端部によって受信することができる。第１のインバータ回路（図示せず）は、抵抗性回路分岐の第１の端部及び第１のインバータ回路の出力を供給するように構成された第２の端部を含むことができる。第２のインバータ回路は、第１のインバータ回路の第２の端部に作動的に結合された第１の端部及び第２のインバータ回路の出力を供給するように構成された第２の端部を含むことができる。図７に示すように、第２のインバータ回路は、第３の供給電圧１５６に作動的に結合された第１のスイッチ１２４及び第４の供給電圧（例えば、ＧＮＤ）に作動的に結合された第２のスイッチ１２６を含むことができる。抵抗性構成要素１１８は、第２のインバータ回路の第２の端部に作動的に結合された第１の端部及び対応するビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部を含むことができる。出力ノード１２２は、抵抗性回路分岐の第２の端部の各々に作動的に結合することができ、かつＲＤＡＣ１００のアナログ出力信号を供給するように構成することができる。
【００４７】
次に、ここでしばらく図１１を参照すると、抵抗性回路分岐上の少なくとも２つの抵抗セグメントを有する例示的なシングルエンドＲＤＡＣ回路４１０の回路図が示されている。第１のインバータ回路（図示せず）は、抵抗性回路分岐の第１の端部及び第１のインバータ回路の出力を供給するように構成された第２の端部を含むことができる。第２のインバータ回路は、第１のインバータ回路の第２の端部に作動的に結合された第１の端部及び第２のインバータ回路の出力を供給するように構成された第２の端部を含むことができる。図１１に示すように、第２のインバータ回路は、第３の供給電圧４５６に作動的に結合された第１のスイッチ４２４及び第４の供給電圧（例えば、ＧＮＤ）に作動的に結合された第２のスイッチ４２６を含むことができる。第１の抵抗性構成要素は、第１の抵抗セグメント４１７及び第２の抵抗セグメント４１９を含むことができる。第１の抵抗セグメント４１７は、第１のスイッチ４２４に作動的に結合された第１の端部を含むことができ、かつ対応するビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部に結合することができる。第２の抵抗セグメント４１９は、第２のスイッチ４２６に作動的に結合された第１の端部を含むことができ、かつ対応するビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部に結合することができる。出力ノード４２２は、抵抗性回路分岐の第２の端部の各々に作動的に結合し、かつＲＤＡＣ４１０のアナログ出力信号を供給するように構成することができる。しかし、図７及び他の開示する構成のＲＤＡＣ回路実施と比較すると、ＲＤＡＣ４１０には、２倍の数のユニット抵抗器が必要であると考えられる。
【００４８】
図８をここで参照すると、例示的な完全差動ＲＤＡＣ回路２００が示されている。完全差動ＲＤＡＣ回路２００は、ｎビットデジタル入力信号から導出されたアナログ出力信号を供給することができる。ＲＤＡＣ回路２００は、図示のように、Ｄ２N−１ビット入力をサポートするようにサイズ設定することができることは認められるものとする。一部の実施では、あらゆる整数のビット入力でサイズ設定することができる。ＲＤＡＣ回路２００は、第１の側のＲＤＡＣ回路２３２及び第２の側のＲＤＡＣ回路２３４を含むことができる。第１の側のＲＤＡＣ回路２３２は、複数の第１の側の抵抗性回路分岐及び第１の側の出力ノードＶｐを含むことができる。複数の第１の側の抵抗性回路分岐の各々は、第１の側の抵抗性回路分岐の第１の端部２１２を有する第１の側の第１のインバータ回路２１４を含むことができる。第１の側の抵抗性回路分岐の第１の端部２１２は、第１の側のビット入力、例えば、Ｄ０、Ｄ２、Ｄ３．．．、Ｄ２N−１）の１つを受信するように構成することができる。複数の第１の側の抵抗性回路分岐の各々は、第１の側の第２のインバータ回路２１６及び第１の側の抵抗性構成要素２１８を含むことができる。第１の側の抵抗性構成要素２１８は、第１の側のビット入力のための出力電圧を供給するように構成された第１の側の抵抗性回路分岐の第２の端部を含むことができる。第１の側の抵抗性回路分岐の第２の端部の各々は、第１の側の出力ノードＶｐに作動的に結合することができる。ＲＤＡＣ回路２００内の第１の側の抵抗性回路分岐は、本明細書で開示する例示的な抵抗性回路分岐に関連付けられた様々な態様及び構成を含め、上述のように構成することができることは認められるものとする。ＲＤＡＣ回路２００は、第１の側の出力ノードＶｐに作動的に結合された負荷抵抗性構成要素３３６を含むことができる。負荷抵抗性構成要素３３６の第１の端部は、第１の側の出力ノードＶｐに作動的に結合することができ、負荷抵抗性構成要素３３６の第２の端部は、接地（代替的に、ある一定の供給電圧又は基準電圧）に作動的に結合することができる。
【００４９】
図８を依然として参照すると、第２の側のＲＤＡＣ回路２３４は、複数の第２の側の抵抗性回路分岐及び第２の側の出力ノードＶｎを含むことができる。複数の第２の側の抵抗性回路分岐の各々は、第２の側の抵抗性回路分岐の第１の端部２１２を有する第２の側の第１のインバータ回路２１４を含むことができる。第２の側の抵抗性回路分岐の第１の端部２１２は、第２の側のビット入力、例えば、Ｄｂ０、Ｄｂ２、Ｄｂ３．．．、Ｄｂ２N−１の１つを受信するように構成することができる。態様によると、第２の側のビット入力は、ｎビットデジタル入力信号の対応する第１の側のビット入力の相補型ビット入力であるように構成することができる。複数の第２の側の抵抗性回路分岐の各々は、第２の側の第２のインバータ回路２１６及び第２の側の抵抗性構成要素２１８を含むことができる。第２の側の抵抗性構成要素２１８は、第２の側のビット入力のための出力電圧を供給するように構成された第２の側の抵抗性回路分岐の第２の端部を含むことができる。第２の側の抵抗性回路分岐の第２の端部の各々は、第２の側の出力ノードＶｎに作動的に結合することができる。ＲＤＡＣ回路２００内の第２の側の抵抗性回路分岐は、本明細書で開示する例示的な抵抗性回路分岐に関連付けられた様々な態様及び構成を含め、上述のように構成することができることは認められるものとする。ＲＤＡＣ回路２００は、第２の側の出力ノードＶｎに作動的に結合された第２の側の負荷抵抗性構成要素３３８を含むことができる。負荷抵抗性構成要素３３６の第１の端部は、第２の側の出力ノードＶｎに作動的に結合することができ、負荷抵抗性構成要素３３８の第２の端部は、接地（又はある一定の供給電圧又は基準電圧）に作動的に結合することができる。作動時に、第１の側の出力ノードＶｐ及び第２の側の出力ノードＶｎは、ＲＤＡＣ回路２００に向けてアナログ出力信号（例えば、Ｖｔｏｔ＝Ｖｐ−Ｖｎ）を供給するように構成することができる。態様によると、第１の側の出力ノードＶｐ及び第２の側の出力ノードＶｎは、１００Ω外部負荷を供給することができる。
【００５０】
図９は、例示的なインタリーブＲＤＡＣ回路３００を示す回路図である。インタリーブＲＤＡＣ回路３００は、２つ又はそれよりも多くの完全差動ＲＤＡＣ回路を含むことができる。２つ又はそれよりも多くの完全差動ＲＤＡＣ回路は、高速用途に向けて交互配置するか又は並列化することができる。インタリーブ−バイ−２ＲＤＡＣ回路の構成を図９に示すが、本明細書で開示する交互配置アーキテクチャをより多くのＲＤＡＣ回路構成に拡張することができることは認められるものとする。一態様では、インタリーブ−バイ−Ｎは、本発明の開示に従って実施することができ、各完全差動ＲＤＡＣ回路は、ＮＸＧｂｐｓインタリーブＲＤＡＣ回路をもたらすためにＮ個のこのようなＲＤＡＣ回路付きのＸＧｂｐｓＲＤＡＣ回路とすることができる。態様によると、インタリーブＲＤＡＣ回路は、クロックの少なくとも２つの位相を必要とする場合があり、かつリターン−ツー−ゼロ作動を行うと見ることができる。一部の実施では、このリターン−ツー−ゼロ作動は、あらゆる符号間干渉（ＩＳＩ）の影響を低減するのを補助することができる。
【００５１】
ＲＤＡＣ回路３００は、ｎビットデジタル入力信号から導出されたアナログ出力信号を供給することができる。ＲＤＡＣ回路３００は、第１のＲＤＡＣ回路２００ａ、第２のＲＤＡＣ回路２００ｂ、第１の出力ノードＶｐ、及び第２の出力ノードＶｎを含むことができる。第１のＲＤＡＣ回路２００ａは、複数の第１の側の抵抗性回路分岐２３２ａ、第１のノード３２２ａ、第１のスイッチ３２６ａ、及び第２のスイッチ３２８ａを含むことができる。複数の第１の側の抵抗性回路分岐２３２ａの各々は、ｎビットデジタル入力信号から第１の側のビット入力を受信するように構成された抵抗性回路分岐の第１の端部及び第１の側のビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部を含むことができる。第１のノード３２２ａは、複数の第１の側の抵抗性回路分岐の各々の抵抗性回路分岐の第２の端部に作動的に結合することができる。第１のスイッチ３２６ａは、第１のノード３２２ａに作動的に結合された第１の端部及び第１の抵抗器３３６ａに作動的に結合された第２の端部を含むことができる。第２のスイッチ３２８ａは、第１のノード３２２ａに作動的に結合された第１の端部及び第２の端部を含むことができる。
【００５２】
図９を依然として参照すると、第１のＲＤＡＣ回路２００ａは、複数の第２の側の抵抗性回路分岐２３４ａ、第２のノード３４２ａ、第３のスイッチ３４６ａ、及び第４のスイッチ３４８ａを含むことができる。複数の第２の側の抵抗性回路分岐２３４ａの各々は、第２の側のビット入力を受信するように構成された抵抗性回路分岐の第１の端部及び第２の側のビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部を含むことができる。第２のノード３４２ａは、第２の複数の抵抗性回路分岐の各々の抵抗性回路分岐の第２の端部に作動的に結合することができる。第３のスイッチ３４６ａは、第２のノード３４２ａに作動的に結合された第１の端部及び第２の抵抗器３３８ａに作動的に結合された第２の端部を含むことができる。第４のスイッチ３４８ａは、第２のノード３４２ａに作動的に結合された第１の端部及び第２の端部を含むことができる。
【００５３】
第２のＲＤＡＣ回路２００ｂは、複数の第３の側抵抗性回路分岐２３２ｂ、第３のノード３２２ｂ、第５のスイッチ３２６ｂ、及び第６のスイッチ３２８ｂを含むことができる。複数の第３の側抵抗性回路分岐２３２ｂの各々は、ｎビットデジタル入力信号から第３の側ビット入力を受信するように構成された抵抗性回路分岐の第１の端部及び第３の側ビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部を含むことができる。第３のノード３２２ｂは、複数の第３の側抵抗性回路分岐の各々の抵抗性回路分岐の第２の端部に作動的に結合することができる。第５のスイッチ３２６ｂは、第３のノード３２２ｂに作動的に結合された第１の端部及び第３の抵抗器３３６ｂに作動的に結合された第２の端部を含むことができる。第６のスイッチ３２８ｂは、第３のノード３２２ｂに作動的に結合された第１の端部と、第２の端部とを含むことができる。
【００５４】
図９を引き続き参照すると、第２のＲＤＡＣ回路２００ｂは、複数の第４の側の抵抗性回路分岐２３４ｂ、第４のノード３４２ｂ、第７のスイッチ３４６ｂ、及び第８のスイッチ３４８ｂを含むことができる。複数の第４の側の抵抗性回路分岐２３４ｂの各々は、第４の側のビット入力を受信するように構成された抵抗性回路分岐の第１の端部及び第４の側のビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部を含むことができる。第４のノード３４２ｂは、複数の第４の側の抵抗性回路分岐の各々の抵抗性回路分岐の第２の端部に作動的に結合されている。第７のスイッチ３４６ｂは、第４のノード３４２ｂに作動的に結合された第１の端部及び第４の抵抗器３３８ｂに作動的に結合された第２の端部を含むことができる。第８のスイッチ３４８ｂは、第４のノード３４２ｂに作動的に結合された第１の端部及び第２の端部を含むことができる。
【００５５】
図９を依然として参照すると、ＲＤＡＣ回路３００の第１の出力ノードＶｐは、第２のスイッチ３２８ａの第２の端部及び第６のスイッチ３２８ｂの第２の端部に作動的に結合することができる。同様に、ＲＤＡＣ回路３００の第２の出力ノードＶｎは、第４のスイッチ３４８ａの第２の端部及び第８のスイッチ３４８ｂの第２の端部に作動的に結合することができる。態様によると、第１の出力ノードＶｐ及び第２の出力ノードＶｎは、１００Ω外部負荷を供給することができる。
【００５６】
態様によると、第２の側のビット入力の各々は、対応する第１の側のビット入力の相補型ビット入力であるように構成することができ、第４の側のビット入力の各々は、対応する第３の側ビット入力の相補型ビット入力であるように構成することができる。別の態様では、複数の第１の側の抵抗性回路分岐、複数の第２の側の抵抗性回路分岐、複数の第３の側抵抗性回路分岐、及び複数の第４の側の抵抗性回路分岐のうちの少なくとも１つは、例示的な抵抗性回路分岐１０に関して上述したように抵抗性回路分岐構成を含むことができる。
【００５７】
図１０は、例示的なクロッキング信号を示すクロッキング図である。クロッキング持続時間は、第１のクロッキング持続時間３７１、第２のクロッキング持続時間３７２、第３のクロッキング持続時間３７３、及び第４のクロッキング持続時間３７４を含むことができる。ＲＤＡＣ回路３００の例示的な作動は、クロッキング図及び図２２及び２３を参照して説明することができる。態様では、クロッキング名称ΦＡ及びΦＢは、それぞれ、第１のＲＤＡＣ回路２００ａ及び第２のＲＤＡＣ回路２００ｂにデータをラッチするクロックを表すことができる。
【００５８】
尚、単に便宜上、図２３及び２２を図１２より先に以下に説明する。
【００５９】
図２３は、第１のクロッキング持続時間３７１中のＲＤＡＣ回路３００を示す回路図である。例えば、第１のスイッチ３２６ａ、第３のスイッチ３４６ａ、第６のスイッチ３２８ｂ、及び第８のスイッチ３４８ｂは、第１のクロッキング持続時間３７１中にオンにされるように構成することができる。更に、第２のスイッチ３２８ａ、第４のスイッチ３４８ａ、第５のスイッチ３２６ｂ、及び第７のスイッチ３４６ｂは、第１のクロッキング持続時間３７１中にオフにされるように構成することができる。
【００６０】
図２２は、第２のクロッキング持続時間３７２中のＲＤＡＣ回路３００を示す回路図である。例えば、第２のスイッチ３２８ａ、第４のスイッチ３４８ａ、第５のスイッチ３２６ｂ、及び第７のスイッチ３４６ｂは、第２のクロッキング持続時間３７２中にオンにされるように構成することができる。更に、第１のスイッチ３２６ａ、第３のスイッチ３４６ａ、第６のスイッチ３２８ｂ、及び第８のスイッチ３４８ｂは、第２のクロッキング持続時間３７２中にオフにされるように構成することができる。
【００６１】
図１２をここで参照すると、回路図は、ＲＤＡＣ回路の側の例示的な符号化を示している。図１２は、例示的なセグメント化されたＲＤＡＣを示し、２項実施及び単項実施を含むことができる。本明細書に説明する符号化方式は、シングルエンドＲＤＡＣ回路、完全差動ＲＤＡＣ回路の各側、並びに他のＲＤＡＣ構成に関連して使用することができることは認められるものとする。一態様によると、ＲＤＡＣの側の複数の抵抗性回路分岐は、少なくとも一部の最上位有効ビット１１ａを受信するための抵抗性回路分岐１０ａ〜ｆの第１の部分及び少なくとも一部の最下位有効ビット１１ｂを受信するための抵抗性回路分岐１０ｇ〜ｈの第２の部分を含むことができる。付加的な態様では、抵抗性回路分岐１０ａ〜ｆの第１の部分は、抵抗性回路分岐１０ｇ〜ｈの第２の部分と異なる方法で復号されるように構成することができる。例えば、抵抗性回路分岐１０ａ〜ｆの第１の部分は、少なくとも一部の最上位有効ビットに関する単項符号化方式（温度計符号化方式とも呼ばれる）に従って復号されるように構成することができ、抵抗性回路分岐１０ｇ〜ｈの第２の部分は、少なくとも一部の最下位有効ビットに関する２項符号化に従って復号されるように構成することができる。
【００６２】
尚、図２０、図２１、図１４、及び図１３は、単に便宜上、順不同で以下に説明する。限定ではないが図２０及び図２１に示すコード方式のような様々なＲＤＡＣ回路の各側を符号化し、及び／又はその均衡を取る付加的な対策を用いることができる。図２０は、２項符号化の実施例を示す回路図であり、図２１は、単項符号化の実施例を示す回路図である。これらのコード方式の変形は、本発明の開示のある一定のＲＤＡＣ構成と共に使用することができることは認められるものとする。図２０を参照すると、例示的な２項符号化は、抵抗性回路分岐の複数の部分を含むことができる。２N-1部分は、２N-1抵抗性回路分岐を含むことができる。図示のように、２N-1部分は、抵抗性回路分岐１０ｎ、．．．から抵抗性回路分岐１０ｏ、．．．から抵抗性回路分岐１０ｐを含むことができる。２2部分は、４つの抵抗性回路分岐１０ｇ、１０ｈ、１０ｉ、及び１０ｊを含むことができる。２1部分は、２つの抵抗性回路分岐１０ｋ及び１０ｌを含むことができる。２0部分は、１つの抵抗性回路分岐１０ｍを含むことができる。抵抗性回路分岐の総数は、ある一定のｎビットＲＤＡＣ構成及びＲＤＡＣ回路構成の他の態様に依存することになる。例えば、４ビットＲＤＡＣ実施では、２N-1部分は、８つの抵抗性回路分岐を有する２3部分、４つの抵抗性回路分岐を有する２2部分、２つの抵抗性回路分岐を有する２1部分、及び１つの抵抗性回路分岐を有する２0部分を含むことができる。対応するアナログ出力電圧を生成する２項コードは、図１４に示すように４ビットＲＤＡＣ内で実施することができる。
【００６３】
図１３は、例示的な完全差動ＲＤＡＣの側を示す回路図である。本発明の開示の様々なＲＤＡＣ構成のインピーダンス整合の態様を図１３に関して説明する。例えば、完全差動４ビットＲＤＡＣ実施５００の側は、複数の抵抗性回路分岐５１０への（矢印５１２）等価インピーダンス及び外部負荷までの（矢印５１４）同じ等価インピーダンスを有することができる。一実施において、等価インピーダンスは、５０Ωとすることができる。４ビットＲＤＡＣ実施において５０Ω等価インピーダンスを取得するために、各抵抗性構成要素は、ほぼ８００Ω（例えば、２4ｘ５０Ω＝８００Ω）とすることができる。５０Ω等価インピーダンスが完全差動ＲＤＡＣの側で望ましいＲＤＡＣの他のＮビット実施において、各抵抗性構成要素は、２Nｘ５０Ω＝ＲΩにより計算することができる。
【００６４】
更に、４ビットＲＤＡＣ実施５００の側又はその一部分は、温度計符号化することができる。温度計符号化された実施において、単一の抵抗性回路分岐は、ユニット信号レベルにより表すことができる。
【００６５】
図１４をここで参照すると、例示的な完全差動ＲＤＡＣの側の例示的な符号化及びアナログ出力値を示す表が示されている。例えば、４ビット完全差動ＲＤＡＣにおいて、コードの１６（すなわち、２4）個の可能なレベルがある場合がある。表５２０は、最大測定限界１Ｖの構成において対応するデジタルコードの例示的なアナログ出力電圧を示している。表５２０は、本発明の開示によるＲＤＡＣの様々な態様及び実施例に関連の可能なアナログ出力電圧の一例に過ぎないことは理解されるものとする。
【００６６】
図１５〜図１８は、様々なデジタルビット入力組合せのアナログ電圧計算の実施例である。図１５において、得られるアナログ電圧出力は、ｎビットデジタル入力信号の各ビット入力が「０」である時に０Ｖとすることができる。一部の構成において、複数の抵抗性回路分岐５１０ｚの１６個全てをコード０で４ビットＲＤＡＣに向けて０Ｖの得られるアナログ電圧出力をもたらすために、接地（又はある一定の供給電圧又は基準電圧）に接続することができる。図１６に示すように、得られるアナログ電圧出力は、ｎビットデジタル入力信号の１５個のビット入力が「０」であり、１つのビット入力は「１」である時に０．０６２５Ｖとすることができる。一部の構成において、複数の抵抗性回路分岐５１０ｚのうちの１５個は、接地（又はある一定の供給電圧又は基準電圧）に接続することができ、複数の抵抗性回路分岐５１０ｙの１つは、コード１で４ビットＲＤＡＣの０．０６２５Ｖの得られるアナログ電圧出力をもたらすために供給電圧に接続することができる。
【００６７】
図１７及び図１８は、様々なデジタルビット入力組合せのアナログ電圧計算の更に別の例を示している。図１７に示すように、ｎビットデジタル入力信号の９つのビット入力が「０」であり、７つのビット入力が「１」である時に、得られるアナログ電圧出力は、０．４３７５Ｖとすることができる。一部の構成において、複数の抵抗性回路分岐５１０ｚのうちの９個は、接地（代替的に、ある一定の供給電圧又は基準電圧）に接続することができ、複数の抵抗性回路分岐５１０ｙのうちの７個は、コード７で４ビットＲＤＡＣの０．４３７５Ｖの得られるアナログ電圧出力をもたらすために供給電圧に接続することができる。図１８に示すように、ｎビットデジタル入力信号の２つのビット入力が「０」であり、１４のビット入力が「１」である時に、得られるアナログ電圧出力は、０．８７５Ｖとすることができる。一部の構成において、複数の抵抗性回路分岐５１０ｚのうちの２個は、接地（代替的に、ある一定の供給電圧又は基準電圧）に接続することができ、複数の抵抗性回路分岐５１０ｙのうちの１４個は、コード１４で４ビットＲＤＡＣの０．８７５Ｖの得られるアナログ電圧出力をもたらすために供給電圧に接続することができる。図１４の表５２０又は本発明の開示で考えられる他のこのようなコード計算の表に示すようなアナログ出力電圧の他の計算は、４ビットＲＤＡＣ又は他のｎビットＲｄＡｃの様々なコードに向けて同様に計算することができる。
【００６８】
図１９をここで参照すると、例示的なアナログ出力信号が示されている。例示的なアナログ出力信号５３０は、理想的な構成要素を利用して１ＧＨｚの入力信号周波数及び１６ＧＨｚのサンプリング周波数で４ビットＲＤＡＣのシミュレーションから導出される。作動時に、様々なアナログ出力信号は、本発明の開示の様々なＲＤＡＣ実施によって供給することができる。
【００６９】
本発明の技術の別の態様により、ｎビットデジタル入力信号から導出されたアナログ出力信号を変換する方法を本明細書で様々な図及び説明を参照して開示する。例示的方法は、入力ビットが低い時に第１のインバータ回路の第１のスイッチを第１の供給電圧に接続する作動を含むことができる。本方法は、入力ビットが低い時に第１のインバータ回路の第２のスイッチを開く作動及び入力ビットは低い時に第２のインバータ回路の第１のスイッチを開く作動を含むことができる。更に、本方法は、入力ビットが低い時に第２のインバータ回路の第２のスイッチを第２の供給電圧に接続する作動を含むことができる。本方法は、抵抗性構成要素の第２の端部で入力ビットのための出力電圧を生成する作動を更に含むことができる。
【００７０】
一態様によると、第２のインバータ回路の第１のスイッチは、第３の供給電圧に作動的に結合された第１の端部及び抵抗性構成要素の第１の端部に作動的に結合された第２の端部を含むことができる。別の態様によると、第２のインバータ回路の第２のスイッチは、抵抗性構成要素の第１の端部に作動的に結合された第１の端部及び第２の供給電圧に作動的に結合された第２の端部を含む。
【００７１】
更に、本方法は、入力ビットが高い時に第１のインバータ回路の第１のスイッチを開く作動を更に含むことができる。本方法は、入力ビットが高い時に第１のインバータ回路の第２のスイッチを第４の供給電圧に接続する作動及び入力ビットが高い時に第２のインバータ回路の第１のスイッチを第２の供給電圧に接続する作動を更に含むことができる。更に、本方法は、入力ビットが高い時に第２のインバータ回路の第２のスイッチを開く作動を更に含むことができる。ｎビットデジタル入力信号から導出されたアナログ出力信号を変換する別の方法において、スイッチング回路は、第１及び第２のスイッチを含むことができ、かつ入力ビットに基づいて出力電圧を供給するために抵抗性構成要素をプルアップ又はプルダウンするように構成することができる。
【００７２】
本発明の開示の態様の様々な実施例を便宜上付番した条項（１、２、３のような）として以下に説明する。これらは、例として示すものであり、本発明の技術を限定しない。図及び参照番号の識別表示は、単に例証及び例示の目的として以下に示すものであり、特許請求の範囲は、それらの識別表示により限定されない。
【００７３】
１．ｎビットデジタル入力信号から導出されたアナログ出力信号を供給する抵抗性デジタル／アナログ変換器（ＲＤＡＣ）回路（例えば、図７の１００）であって、ｎビットデジタル入力信号のビット入力（例えば、図１ＡのＤ）を受信するように構成された抵抗性回路分岐の第１の端部（例えば、図１Ａの１２）と、第１のインバータ回路の出力を供給するように構成された第２の端部を有する第１のインバータ回路（例えば、１４又は図１ＡのＩ１）と、第１のインバータ回路の第２の端部に作動的に結合された第１の端部と、第２のインバータ回路の出力を供給するように構成された第２の端部とを有する第２のインバータ回路（例えば、図１Ａの１６又はＩ２）と、第２のインバータ回路の第２の端部に作動的に結合された第１の端部と、ビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部（例えば、図１Ａの２２）とを有する抵抗性構成要素（例えば、図１Ａの１８）とを各々が含む並列に位置決めされた複数の抵抗性回路分岐（例えば、図１Ａ〜図１Ｃの１０）と、抵抗性回路分岐の第２の端部の各々に作動的に結合されたアナログ出力信号を供給する出力ノード（例えば、図７の１２２）とを含む抵抗性デジタル／アナログ変換器。
【００７４】
２．第１のインバータ回路が、第１の供給電圧に作動的に結合されるように構成された第１のスイッチ端部と第１のインバータ回路の第２の端部に作動的に結合された第２のスイッチ端部とを有して第１の供給電圧（例えば、図１Ｂの５４）に接続されるように構成された第１のスイッチ（例えば、図１Ｂの２３）と、第１のインバータ回路の第２の端部に作動的に結合された第１のスイッチ端部と第２の供給電圧に作動的に結合されるように構成された第２のスイッチ端部とを有して第２の供給電圧（例えば、図１ＢのＧＮＤ）に接続されるように構成された第２のスイッチ（例えば、図１Ｂの２５）とを含む条項１に記載のＲＤＡＣ回路。
【００７５】
３．第１のインバータ回路の第１のスイッチが、ＰＭＯＳトランジスタ（例えば、図４の７３）を含み、第１のインバータ回路の第２のスイッチが、ＮＭＯＳトランジスタ（例えば、図４の７５）を含む上述の条項のいずれか１項に記載のＲＤＡＣ回路。
【００７６】
４．第１のインバータ回路が、第１のリタイムされたクロッキング信号を受信するように構成された第１のリタイミングスイッチ（例えば、図４の７１）と、第２のリタイムされたクロッキング信号を受信するように構成された第２のリタイミングスイッチ（例えば、図４の７７）とを更に含む上述の条項のいずれか１項に記載のＲＤＡＣ回路。
【００７７】
５．第２のインバータ回路が、第３の供給電圧に作動的に結合されるように構成された第１のスイッチ端部と第２のインバータ回路の第２の端部に作動的に結合された第２のスイッチ端部とを有して第３の供給電圧（例えば、図１Ｂの５６）に接続されるように構成された第１のスイッチ（例えば、図１Ｂの２４）と、第２のスイッチ（例えば、図１Ｂの２６）、第２のインバータ回路の第２の端部に作動的に結合された第１のスイッチ端部と第４の供給電圧に作動的に結合されるように構成された第２のスイッチ端部とを有して第４の供給電圧（例えば、図１ＢのＧＮＤ）に接続されるように構成された第２のスイッチとを含む上述の条項のいずれか１項に記載のＲＤＡＣ回路。
【００７８】
６．第２のインバータ回路の第１のスイッチが、ＰＭＯＳトランジスタ（例えば、図１Ｃの３３）を含み、第２のインバータ回路の第２のスイッチが、ＮＭＯＳトランジスタ（例えば、図１Ｃの３５）を含む上述の条項のいずれか１項に記載のＲＤＡＣ回路。
【００７９】
７．第２のインバータ回路が、較正回路（例えば、図２及び図３）を含む上述の条項のいずれか１項に記載のＲＤＡＣ回路。
【００８０】
８．較正回路が、第１の同調スイッチ（例えば、図２の４３）と、第２の同調スイッチ（例えば、図２の４５）と、静的同調デジタル／アナログ回路（例えば、図２の６２）とを含み、第１の同調スイッチが、第２のインバータ回路及び静的同調デジタル／アナログ回路の第１のスイッチに作動的に結合され、第２の同調スイッチが、第２のインバータ回路及び静的同調デジタル／アナログ回路の第２のスイッチに作動的に結合される上述の条項のいずれか１項に記載のＲＤＡＣ回路。
【００８１】
９．較正回路が、補助抵抗性はしご式デジタル／アナログ変換器（例えば、図３の６８Ａ）を含み、抵抗性構成要素が、２つ又はそれよりも多くの抵抗セグメント（例えば、図３の１８Ａ〜Ｄ）を含み、補助抵抗性はしご式デジタル／アナログ変換器が、２つ又はそれよりも多くの同調抵抗器（例えば、図３の６４）及び２つ又はそれよりも多くの較正スイッチ（例えば、図３の６６）を通じて２つ又はそれよりも多くの抵抗セグメントに作動的に結合される上述の条項のいずれか１項に記載のＲＤＡＣ回路。
【００８２】
１０．第１の供給電圧（例えば、図６の９３を通じて図１Ｂの５４）を供給するように構成された第１の受動フィルタリング回路（例えば、図６の９０）を更に含み、第１の受動フィルタリング回路が、電圧供給源（例えば、Ｖｄｄを通じて図６の９７）及び第２の供給電圧（例えば、ＧＮＤを通じて図６の９５）に作動的に結合されるように構成された上述の条項のいずれか１項に記載のＲＤＡＣ回路。
【００８３】
１１．第３の供給電圧（例えば、図６の９３を通じて図１Ｂの５６）を供給するように構成された第２の受動フィルタリング回路（例えば、図６の９０）を更に含み、第２の受動フィルタリング回路が、電圧供給源（例えば、Ｖｄｄを通じて図６の９７）及び第４の供給電圧（例えば、ＧＮＤを通じて図６の９５）に作動的に結合されるように構成された上述の条項のいずれか１項に記載のＲＤＡＣ回路。
【００８４】
１２．複数の抵抗性回路分岐が、少なくとも一部の最上位有効ビット（例えば、図１２の１１Ａ）を受信するための抵抗性回路分岐の第１の部分と、少なくとも一部の最下位有効ビット（例えば、図１２の１１Ｂ）を受信するための抵抗性回路分岐の第２の部分とを含み、抵抗性回路分岐の第１の部分が、抵抗性回路分岐の第２の部分と異なる方法で復号されるように構成された上述の条項のいずれか１項に記載のＲＤＡＣ回路。
【００８５】
１３．抵抗性回路分岐の第１の部分が、少なくとも一部の最上位有効ビットの単項符号化に従って復号されるように構成され、抵抗性回路分岐の第２の部分が、少なくとも一部の最下位有効ビットの２項符号化に従って復号されるように構成された上述の条項のいずれか１項に記載のＲＤＡＣ回路。
【００８６】
１４．抵抗性構成要素が、単一ユニット抵抗器（例えば、図１Ａの１８）である上述の条項のいずれか１項に記載のＲＤＡＣ回路。
【００８７】
１５．出力ノード（例えば、図８のＶｐ）に作動的に結合された負荷抵抗性構成要素（例えば、図８の３３６）を更に含む上述の条項のいずれか１項に記載のＲＤＡＣ回路。
【００８８】
１６．ｎビットデジタル入力信号から導出されたアナログ出力信号を供給する完全差動抵抗性デジタル／アナログ変換器（ＲＤＡＣ）回路（例えば、図８の２００）であって、ｎビットデジタル入力信号から第１の側のビット入力（例えば、図８のＤ０）を受信するように構成された第１の側の抵抗性回路分岐の第１の端部（例えば、図８の２１２）と第１の側の第１のインバータ回路の出力を供給するように構成された第２の端部とを有する第１の側の第１のインバータ回路（例えば、図８の２１４）と、第１の側の第１のインバータ回路の第２の端部に作動的に結合された第１の端部と第１の側の第２のインバータ回路の出力を供給するように構成された第２の端部とを有する第１の側の第２のインバータ回路（例えば、図８の２１６）と、第１の側の第２のインバータ回路の第２の端部に作動的に結合された第１の端部と第１の側のビット入力のための出力電圧を供給するように構成された第１の側の抵抗性回路分岐の第２の端部とを有する第１の側の抵抗性構成要素（例えば、図８の２１８）とを各々が含む複数の第１の側の抵抗性回路分岐と、第１の側の抵抗性回路分岐の第２の端部の各々に作動的に結合された第１の側の出力ノード（例えば、図８のＶｐ）とを含む第１の側のＲＤＡＣ回路（例えば、図８の２３２）と、第２の側のビット入力（例えば、図８のＤｂ０）を受信するように構成された第２の側の抵抗性回路分岐の第１の端部（例えば、図８の２１２）と，第２の側の第１のインバータ回路の出力を供給するように構成された第２の端部とを有する第２の側の第１のインバータ回路（例えば、図８の２１４）と、第２の側の第１のインバータ回路の第２の端部に作動的に結合された第１の端部と、第２の側の第２のインバータ回路の出力を供給するように構成された第２の端部とを有する第２の側の第２のインバータ回路（例えば、図８の２１６）と、第２の側の第２のインバータ回路の第２の端部に作動的に結合された第１の端部と第２の側のビット入力のための出力電圧を供給するように構成された第２の側の抵抗性回路分岐の第２の端部とを有する第２の側の抵抗性構成要素（例えば、図８の２１８）とを各々が含む複数の第２の側の抵抗性回路分岐と、第２の側の抵抗性回路分岐の第２の端部の各々に作動的に結合された第２の側の出力ノード（例えば、図８のＶｎ）とを含む第２の側のＲＤＡＣ回路（例えば、図８の２３４）とを含み、第２の側のビット入力の各々が、ｎビットデジタル入力信号の対応する第１の側のビット入力の相補型ビット入力であるように構成され（例えば、第２の側の２３４のビット入力Ｄｂ０、Ｄｂ１、Ｄｂ２…Ｄｂ２N−１が、図８の第１の側の２３２のビット入力Ｄ０、Ｄ１、Ｄ２…Ｄ２Ｎ−１の補完であるように構成され）、第１の側の出力ノード及び第２の側の出力ノード（例えば、Ｖｔｏｔ＝Ｖｐ−図８のＶｎ）が、アナログ出力信号を供給するように構成された完全差動抵抗性デジタル／アナログ変換器（ＲＤＡＣ）回路。
【００８９】
１７．ｎビットデジタル入力信号から導出されたアナログ出力信号を供給するインタリーブ抵抗性デジタル／アナログ変換器（ＲＤＡＣ）回路（例えば、図９の３００）であって、各々がｎビットデジタル入力信号から第１の側のビット入力を受信するように構成された抵抗性回路分岐の第１の端部と第１の側のビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部とを有する複数の第１の側の抵抗性回路分岐（例えば、図９の２３２Ａ）と、複数の第１の側の抵抗性回路分岐の各々の抵抗性回路分岐の第２の端部に作動的に結合された第１のノード（例えば、図９の３２２Ａ）と、第１のノード（例えば、図９の３２２Ａ）に作動的に結合された第１の端部と第１の抵抗器（例えば、図９の３３６Ａ）に作動的に結合された第２の端部とを有する第１のスイッチ（例えば、図９の３２６Ａ）と、第１のノード（例えば、図９の３２２Ａ）に作動的に結合された第１の端部と第２の端部とを有する第２のスイッチ（例えば、図９の３２８Ａ）と、各々が第２の側のビット入力を受信するように構成された抵抗性回路分岐の第１の端部と第２の側のビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部とを有する複数の第２の側の抵抗性回路分岐（例えば、図９の２３４Ａ）と、第２の複数の抵抗性回路分岐の各々の抵抗性回路分岐の第２の端部に作動的に結合された第２のノード（例えば、図９の３４２Ａ）と、第２のノード（例えば、図９の３４２Ａ）に作動的に結合された第１の端部と第２の抵抗器（例えば、図９の３３８Ａ）に作動的に結合された第２の端部とを有する第３のスイッチ（例えば、図９の３４６Ａ）と、第２のノード（例えば、図９の３４２Ａ）及び第２の端部に作動的に結合された第１の端部を有する第４のスイッチ（例えば、図９の３４８Ａ）とを含む第１のＲＤＡＣ回路（例えば、図９の２００Ａ）と、各々がｎビットデジタル入力信号から第３の側ビット入力を受信するように構成された抵抗性回路分岐の第１の端部と第３の側ビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部とを有する複数の第３の側抵抗性回路分岐（例えば、図９の２３２Ｂ）と、複数の第３の側抵抗性回路分岐の各々の抵抗性回路分岐の第２の端部に作動的に結合された第３のノード（例えば、図９の３２２Ｂ）と、第３のノード（例えば、図９の３２２Ｂ）に作動的に結合された第１の端部と第３の抵抗器（例えば、図９の３３６Ｂ）に作動的に結合された第２の端部とを有する第５のスイッチ（例えば、図９の３２６Ｂ）と、第６のスイッチ（例えば、図９の３２８Ｂ）、第３のノード（例えば、図９の３２２Ｂ）、及び第２の端部に作動的に結合された第１の端部を有する第６のスイッチと、各々が第４の側のビット入力を受信するように構成された抵抗性回路分岐の第１の端部と第４の側のビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部とを有する複数の第４の側の抵抗性回路分岐（例えば、図９の２３４Ｂ）と、複数の第４の側の抵抗性回路分岐の各々の抵抗性回路分岐の第２の端部に作動的に結合された第４のノード（例えば、図９の３４２Ｂ）と、第４のノード（例えば、図９の３４２Ｂ）に作動的に結合された第１の端部と第４の抵抗器（例えば、図９の３３８Ｂ）に作動的に結合された第２の端部とを有する第７のスイッチ（例えば、図９の３４６Ｂ）と、第４のノード（例えば、図９の３４２Ｂ）に作動的に結合された第１の端部と第２の端部とを有する第８のスイッチ（例えば、図９の３４８Ｂ）とを含む第２のＲＤＡＣ回路（例えば、図９の２００Ｂ）と、第２のスイッチ（例えば、図９の３２８Ａ）の第２の端部及び第６のスイッチ（例えば、図９の３２８Ｂ）の第２の端部に作動的に結合された第１の出力ノード（例えば、図９のＶｐ）と、第４のスイッチ（例えば、図９の３４８Ａ）の第２の端部及び第８のスイッチ（例えば、図９の３４８Ｂ）の第２の端部に作動的に結合された第２の出力ノード（例えば、図９のＶｎ）とを含み、第２の側のビット入力の各々が、対応する第１の側のビット入力の相補型ビット入力であるように構成され、第４の側のビット入力の各々が、対応する第３の側ビット入力の相補型ビット入力であるように構成され、複数の第１の側の抵抗性回路分岐、複数の第２の側の抵抗性回路分岐、複数の第３の側抵抗性回路分岐、及び複数の第４の側の抵抗性回路分岐のうちの少なくとも１つが、対応する抵抗性回路分岐の第１の端部（例えば、図１Ａの１２）に作動的に結合された第１の端部と第１のインバータ回路の出力を供給するように構成された第２の端部とを有する第１のインバータ回路（例えば、１４又は図１ＡのＩ１）と、第１のインバータ回路の第２の端部に作動的に結合された第１の端部と第２のインバータ回路の出力を供給するように構成された第２の端部とを有する第２のインバータ回路（例えば、図１Ａの１６又はＩ２）と、第２のインバータ回路の第２の端部に作動的に結合された第１の端部と対応する抵抗性回路分岐の第２の端部（例えば、図１Ａの２２）とを有する抵抗性構成要素（例えば、図１Ａの１８）とを含むインタリーブ抵抗性デジタル／アナログ変換器。
【００９０】
１８．第１のスイッチ（例えば、図９の３２６Ａ）、第３のスイッチ（例えば、図９の３４６Ａ）、第６のスイッチ（例えば、図９の３２８Ｂ）、及び第８のスイッチ（例えば、図９の３４８Ｂ）が、第１のクロッキング持続時間（例えば、図１０の３７１）中にオンにされるように構成され、第２のスイッチ（例えば、図９の３２８Ａ）、第４のスイッチ（例えば、図９の３４８Ａ）、第５のスイッチ（例えば、図９の３２６Ｂ）、及び第７のスイッチ（例えば、図９の３４６Ｂ）が、第１のクロッキング持続時間中にオフにされるように構成された上述の条項のいずれか１項に記載のインタリーブＲＤＡＣ回路。
【００９１】
１９．第２のスイッチ（例えば、図９の３２８Ａ）、第４のスイッチ（例えば、図９の３４８Ａ）、第５のスイッチ（例えば、図９の３２６Ｂ）、及び第７のスイッチ（例えば、図９の３４６Ｂ）が、第２のクロッキング持続時間（例えば、図１０の３７２）中にオンにされるように構成され、第１のスイッチ（例えば、図９の３２６Ａ）、第３のスイッチ（例えば、図９の３４６Ａ）、第６のスイッチ（例えば、図９の３２８Ｂ）、及び第８のスイッチ（例えば、図９の３４８Ｂ）が、第２のクロッキング持続時間中にオフにされるように構成された上述の条項のいずれか１項に記載のインタリーブＲＤＡＣ回路。
【００９２】
２０．ｎビットデジタル入力信号から導出されたアナログ出力信号を変換する方法であって、入力ビットが低い時に第１のインバータ回路（例えば、図１Ｂの１４）の第１のスイッチ（例えば、図１Ｂの２３）を第１の供給電圧（例えば、図１Ｂの５４）に接続する段階と、入力ビットが低い時に第１のインバータ回路の第２のスイッチ（例えば、図１Ｂの２５）を開く段階と、入力ビットが低い時に第２のインバータ回路（例えば、図１Ｂの１６）の第１のスイッチ（例えば、図１Ｂの２４）を開く段階と、入力ビットが低い時に第２のインバータ回路の第２のスイッチ（例えば、図１Ｂの２６））を第２の供給電圧（例えば、図１ＢのＧＮＤ）に接続する段階と、抵抗性構成要素（例えば、図１Ｂの１８）の第２の端部で入力ビットのための出力電圧を生成する段階とを含み、第２のインバータ回路の第１のスイッチが、第３の供給電圧（例えば、図１Ｂの５６）に作動的に結合された第１の端部と、抵抗性構成要素（例えば、図１Ｂの１８）の第１の端部に作動的に結合された第２の端部（例えば、図１ＢのＸ）を含み、第２のインバータ回路の第２のスイッチが、抵抗性構成要素の第１の端部に作動的に結合された第１の端部（例えば、図１ＢのＸ）と、第２の供給電圧に作動的に結合された第２の端部とを含む方法。
【００９３】
２１．ｎビットデジタル入力信号から導出されたアナログ出力信号を変換する段階を更に含み、入力ビットが高い時に第１のインバータ回路（例えば、図１Ｂの１４）の第１のスイッチ（例えば、図１Ｂの２３）を開く段階と、入力ビットが高い時に第１のインバータ回路の第２のスイッチ（例えば、図１Ｂの２５））を第４の供給電圧（例えば、図１ＢのＧＮＤ）に接続する段階と、入力ビットが高い時に第２のインバータ回路（例えば、図１Ｂの１６）の第１のスイッチ（例えば、図１Ｂの２４）を第２の供給電圧に接続する段階と、入力ビットが高い時に第２のインバータ回路の第２のスイッチ（例えば、図１Ｂの２６）を開く段階とを含む上述の条項のいずれか１項に記載の方法。
【００９４】
２２．第１の供給電圧が第３の供給電圧より高い上述の条項のいずれか１項に記載の方法。
【００９５】
２３．ｎビットデジタル入力信号から導出されたアナログ出力信号を変換する方法であって、入力ビットが高い時にスイッチング回路（例えば、図１Ｂの１６）の第１のスイッチ（例えば、図１Ｂの２４））を第１の供給電圧（例えば、図１Ｂの５６）に接続する段階と、入力ビットが高い時にスイッチング回路の第２のスイッチ（例えば、図１Ｂの２６）を開く段階と、抵抗性構成要素（例えば、図１Ｂの１８）の第１の端部に結合された出力ノード（例えば、図１Ｂの２）で入力ビットのための出力電圧を生成する段階とを含み、スイッチング回路の第１のスイッチが、第１の供給電圧に作動的に結合された第１の端部と、抵抗性構成要素の第２の端部に作動的に結合された第２の端部（例えば、図１ＢのＸ）とを含み、スイッチング回路の第２のスイッチが、抵抗性構成要素の第２の端部に作動的に結合された第１の端部（例えば、図１ＢのＸ）と、第２の供給電圧（例えば、図１ＢのＧＮＤ）に作動的に結合された第２の端部とを含む方法。
【００９６】
２４．入力ビットが低い時にスイッチング回路の第１のスイッチ（例えば、図１Ｂの２４）を開く段階と、入力ビットが低い時にスイッチング回路の第２のスイッチ（例えば、図１Ｂの２６））を第２の供給電圧に接続する段階とを更に含む上述の条項のいずれか１項に記載の方法。
【００９７】
２５．第１の供給電圧が、正の電圧であり、第２の供給電圧が、接地又はほぼ接地である上述の条項のいずれか１項に記載の方法。
【００９８】
方法は、上述の条項の１つ又はそれよりも多くに説明する作動の１つ又はそれよりも多くを含むことができる。
【００９９】
装置は、上述の条項の１つ又はそれよりも多くに説明する作動の１つ又はそれよりも多くを実行するための手段を含むことができる。
【０１００】
装置は、上述の条項の１つ又はそれよりも多くに説明する作動の１つ又はそれよりも多くを実行するように作動可能な構成要素を含むことができる。
【０１０１】
装置は、上述の条項の１つ又はそれよりも多くに説明する作動の１つ又はそれよりも多くを行うように構成された手段を含むことができる。
【０１０２】
一態様では、本明細書の条項のいずれも独立条項のいずれか１つ又は従属条項のいずれか１つに従属することができる。一態様では、条項（例えば、従属条項又は独立条項）のいずれも、あらゆる他の条項（例えば、従属条項又は独立条項）と組み合わせることができる。一態様では、請求項は、条項、文、語句、又は段落に記載の単語（例えば、段階、作動、手段、又は構成要素）の一部又は全部を含むことができる。一態様では、請求項は、１つ又はそれよりも多くの条項、文、語句、又は段落に説明された単語の一部又は全てを含むことができる。一態様では、条項、文、語句、又は段落の各々の単語の一部を除外する場合がある。一態様では、付加的な単語又は要素は、条項、文、語句、又は段落に追加される場合がある。一態様では、本発明の技術は、本明細書に説明する構成要素、要素、機能、又は作動の一部を利用せずに実施することができる。一態様では、本発明の技術は、付加的な構成要素、要素、機能、又は作動を利用して実行する場合がある。
【０１０３】
一態様では、本明細書に説明又は特許請求するあらゆる方法、命令、コード、手段、論理回路、構成要素、ブロック、モジュールなど（例えば、ソフトウエア又はハードウエア）は、図面（例えば、流れ図、ブロック図）に表すことができ、このような図面（明示的に示されたか否かに関わらず）は、引用により明示的に本明細書に組み込まれ、このような図面（まだ明示的に示されていないとしても）は、新規事項を構成することなく本発明の開示に追加することができる。簡潔さを期すために、条項／説明／請求項の一部（ただし必ずしも全てというわけではない）は、図面に明示的に表されているが、条項／説明／請求項のいずれも、明示的に示す図面と同様に図面中で表すことができる。例えば、各作動又は段階が矢印により次の作動又は段階に接続されるように方法に関する条項、文、又は請求項のいずれかに対して流れ図を示すことができる。別の実施において、ブロック図は、要素の各手段を要素のモジュール（例えば、アクションを行うモジュール）として表すことができるように、要素（例えば、アクションを行う手段）に対して手段を有する条項、文、又は請求項のいずれに対しても示すことができる。
【０１０４】
当業者は、本明細書に説明する様々な例示的なブロック、モジュール、要素、構成要素、方法、作動、段階、及びアルゴリズムのような項目が、ハードウエア又はハードウエア及びソフトウエアの組合せとして実施することができることを認識するであろう。
【０１０５】
ハードウエア及びソフトウエアの互換性を示すために、様々な例示的なブロック、モジュール、要素、構成要素、方法、作動、段階、及びアルゴリズムのような項目を機能性に関して一般的に説明した。このような機能性がハードウエア又はソフトウエアとして実施されるか否かは、システム全体に課せられるある一定の用途及び設計制約条件に依存する。当業者は、各ある一定の用途に向けて説明した機能性を異なる方法で実施することができる。
【０１０６】
一態様では、「手段」、ブロック、モジュール、要素、構成要素、又はプロセッサは、１つ又はそれよりも多くの機能又は作動を行う品目（例えば、ブロック、モジュール、要素、構成要素、又はプロセッサの１つ又はそれよりも多く）とすることができる。一態様では、そのような品目は、装置、ハードウエア、又はその一部とすることができる。実施において、品目は、機能を実行するか又は作動を行うように構成された１つ又はそれよりも多くの回路として実施することができる。回路は、１つ又はそれよりも多くの回路及び／又は論理を含むことができる。回路は、アナログ及び／又はデジタルとすることができる。回路は、電気的及び／又は光学的とすることができる。回路は、トランジスタを含むことができる。実施において、１つ又はそれよりも多くの品目は、処理システム（例えば、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）のような）として実施することができる。一実施において、例えば、品目はまた、機能を実行するか又は作動を行う命令の形態の構造を含む場合があり、命令は、機械可読媒体、別のデバイス、又はその部分上に符号化又は記憶され、命令は、ソフトウエア、アプリケーション、サブルーチン、又はその一部である場合がある。当業者は、命令、回路、及び処理システムを実行する方法を認識するであろう。
【０１０７】
特に断らない限り、本発明の開示に説明する様々な構成は、シリコン、シリコン−ゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、燐化インジウム（ＩｎＰ）、又はインジウムリン化ガリウム（ＩｎＧａＰ）基板、又はあらゆる他の適切な基板に実施することができる。
【０１０８】
単数形の要素への言及は、特に断らない限り「唯一無二」ではなく「１つ又はそれよりも多く」を意味することを意図している。例えば、クロック信号は、１つ又はそれよりも多くのクロック信号を指すことができ、制御信号は、１つ又はそれよりも多くの制御信号を指すことができ、入力信号は、１つ又はそれよりも多くの入力信号を指すことができ、出力信号は、１つ又はそれよりも多くの出力信号を指すことができ、信号は、差動電圧信号を指すことができる。
【０１０９】
特に断らない限り、「一部の」という用語は、１つ又はそれよりも多くを指す。男性（例えば、彼の）の代名詞は、女性及び中性（例えば、彼女及びその）を含み、女性及び中性の代名詞は、男性（例えば、彼の）を含む。見出し及び小見出しは、あったとしても便宜上使用しており、本発明を限定しない。
【０１１０】
「態様」のような語句は、このような態様が本発明の技術に不可欠であること、又はこのような態様が主題の全ての構成に適用されることを意味しない。態様に関連する開示内容は、全ての構成又は１つ又はそれよりも多くの構成に適用することができる。態様は、１つ又はそれよりも多くの実施例を示すことができる。態様のような語句は、１つ又はそれよりも多くの態様を指すことができ、１つ又はそれよりも多くの態様のような語句は、一態様を指すことができる。「実施形態」のような語句は、このような実施形態が本発明の技術に不可欠であること、又はこのような実施形態が本発明の技術の全ての構成に適用されるように意図しているものではない。実施形態に関連する本明細書は、全ての実施形態又は１つ又はそれよりも多くの実施形態に適用することができる。実施形態は、１つ又はそれよりも多くの実施例を示すことができる。実施形態のような語句は、１つ又はそれよりも多くの実施形態を指すことができ、その逆も同様である。「構成」のような語句は、このような構成が本発明の技術に不可欠であること、又はこのような構成が本発明の技術の全ての構成に適用されることを意味しない。構成に関連する開示内容は、全ての構成又は１つ又はそれよりも多くの構成に適用することができる。構成は、１つ又はそれよりも多くの実施例になることができる。構成のような語句は、１つ又はそれよりも多くの構成を指すことができ、その逆も同様である。
【０１１１】
本発明の開示の一態様では、アクション又は機能が品目によって実行されると説明する時（例えば、受信、判断、供給、生成、変換、表示、通知、受諾、選択、制御、送信、報告、送付、又はあらゆる他のアクション又は機能）、このようなアクション又は機能は、直接、間接に関わらず、品目によって実施することができることが理解される。一態様では、モジュールがアクションを実行すると説明する時に、モジュールは、直接にアクションを実行すると理解することができる。一態様では、モジュールがアクションを実行すると説明する時に、モジュールは、例えば、このようなアクションを容易にするか、可能にするか、又は引き起こすことによって間接的にアクションを実行すると理解することができる。
【０１１２】
一態様では、特に断らない限り、全ての測定値、値、定格、位置、マグニチュード、サイズ、及び以下の特許請求の範囲を含む本明細書に定められた他の仕様は、概算であり正確なものではない。一態様では、それらは、関連する機能及び関連する当業技術において慣習的であるものと合致する適切な範囲を有することが意図される。
【０１１３】
一態様では、「結合された」などの用語は、直接に結合されることを指すことができる。別の態様では、「結合された」などの用語は、間接的に結合されることを指すことができる。
【０１１４】
様々な品目は、全て、本発明の技術の範囲から逸脱することなく異なって配置することができる（例えば、異なる順番に配置又は異なる方法で分割することができる）。本発明の開示の一態様では、特許請求の範囲に説明された要素は、１つ又はそれよりも多くのモジュール又はサブモジュールによって実施することができる。
【０１１５】
開示する段階、作動、又は処理のある一定の順番又は階層は、例示的な手法の例示であることが理解される。設計優先項目に基づいて、段階、作動、又は処理のある一定の順番又は階層を再編成することができることが理解される。段階、作動、又は処理の一部を同時に実施することができる。付随する方法請求項は、あったとしても、サンプル的な順番で様々な段階、作動、又は処理の要素を示すものであり、示されたある一定の順番又は階層に限定されることを意図していない。
【０１１６】
本発明の開示は、あらゆる当業者が本明細書に説明する様々な態様を実施することを可能にするために示すものである。本発明の開示では、本発明の技術の様々な実施例を示しているが、本発明の技術は、これらの実施例に限定されない。開示する実施形態に対する様々な修正は、当業者に容易に明らかであると思われるので、本明細書で定義する一般的な原理を他の実施形態にも適用することができる。
【０１１７】
当業者に公知か又は後で公知になる本発明の開示を通じて説明する様々な態様の要素に対する全ての構造的及び機能的均等物は、引用により本明細書に明示的に組み込まれると共に特許請求の範囲によって包含されるように意図している。本明細書で開示するいずれのものも、このような開示が明示的に特許請求の範囲に説明されるか否かに関わらず、一般大衆に捧げることを意図したものでない。特許請求の範囲におけるいずれの請求項要素も、その要素が「のための手段」という語句を使用して明示的に説明されていない限り、又は方法請求項の場合には、その要素が「のための段階」として説明されていない限り、「３５ Ｕ．Ｓ．Ｃ．§１１２」第６項の規定事項に基づいて解釈すべきではない。更に、「ｉｎｃｌｕｄｅ」又は「ｈａｖｅ」などのような用語が使用される範囲で、このような用語は、「ｃｏｍｐｒｉｓｅ」が請求項内の転換語として使用された時に解釈されるように用語「ｃｏｍｐｒｉｓｅ」と同様に包含的であると意図される。
【０１１８】
本発明の開示の「発明の名称」、「背景技術」、「発明の概要」、「図面の簡単な説明」、及び「要約」は、本発明の開示に組み込まれ、制限的な説明としてではなく、本発明の開示の例示的な実施例として示されている。それは、特許請求の範囲又は意味を制限するように使用しないことを了解の上で提出したものである。更に、「発明を実施するための形態」において、説明は、例示的な実施例を示し、様々な特徴は、本発明の開示を合理化する目的のために様々な実施形態において互いにグループ分けされたことを見ることができる。この開示の方法は、特許請求する主題には、各請求項において明示的に説明されている特徴よりも多い特徴が必要であるという意図を反映するとは解釈しないものとする。むしろ、特許請求の範囲が反映するように、発明の主題は、単一の開示する構成又は作用全てとはいえない特徴にある。従って、以下の特許請求の範囲は、ここで詳細説明に組み込まれるものとし、各請求項は、別々に特許請求する主題として自立するものである。
【０１１９】
特許請求の範囲は、本明細書に説明する態様に限定されず、言語による請求項と合致する完全な範囲を与えられるものとし、かつ全ての法的均等物を包含するものとする。それにも関わらず、特許請求の範囲のいずれも「３５ Ｕ．Ｓ．Ｃ．§１０１、１０２、又は１０３」の要件を満足しない主題を包含することを意図しておらず、また、そのように解釈すべきではない。このような主題のあらゆる想定外の包含を本明細書により否定する。
【符号の説明】
【０１２０】
１０ 抵抗性回路分岐
１２ 抵抗性回路分岐の第１の端部
１４ 第１のインバータ回路
１６ 第２のインバータ回路
Ｄ ビット入力
【技術分野】
【０００１】
本発明の技術は、一般的に、デジタル信号のアナログ信号への変換に関し、より具体的には、抵抗性構成要素を利用するデジタル／アナログ変換に関する。
【背景技術】
【０００２】
デジタル／アナログ変換器は、典型的には、デジタルコードをアナログ信号に、例えば、電流、電圧、又は電荷に変換する。一部のデジタル／アナログ変換器は、スイッチツリーセレクタ及び出力バッファを収容する抵抗分割器の技術を利用したものである。他のデジタル／アナログ変換器は、電圧モード又は電流モード抵抗ネットワークを利用したものである。しかし、これらのデジタル／アナログ変換器は、高速で作動する現代の送信機デバイス及び／又は受信機デバイスの高速データ及び通信帯域幅要件に取り組んでいるものではないと考えられる。
【発明の概要】
【課題を解決するための手段】
【０００３】
本発明の開示の一態様では、ｎビットデジタル入力信号から導出されたアナログ出力信号を供給する抵抗性デジタル／アナログ変換器（ＲＤＡＣ）回路の実施例を開示する。例示的なＲＤＡＣ回路は、各抵抗性回路分岐をプルアップ／プルダウンネットワーク構成に配置することができる複数の抵抗性回路分岐を含む。例えば、例示的なＲＤＡＣ回路は、平行に位置決めされた複数の抵抗性回路分岐を含むことができる。複数の抵抗性回路分岐の各々は、ｎビットデジタル入力信号のビット入力を受信するように構成された抵抗性回路分岐の第１の端部と第１のインバータ回路の出力を供給するように構成された第２の端部とを有する第１のインバータ回路、第１のインバータ回路の第２の端部に作動的に結合された第１の端部と第２のインバータ回路の出力を供給するように構成された第２の端部とを有する第２のインバータ回路、及び第２のインバータ回路の第２の端部に作動的に結合された第１の端部とビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部とを有する抵抗性構成要素を含むことができる。ＲＤＡＣ回路はまた、アナログ出力信号を供給する出力ノードを含むことができ、出力ノードは、抵抗性回路分岐の第２の端部の各々に作動的に結合することができる。
【０００４】
本発明の開示の更に別の態様では、完全差動ＲＤＡＣ回路の実施例を開示する。例示的な完全差動ＲＤＡＣ回路は、第１の側のＲＤＡＣ回路及び第２の側のＲＤＡＣ回路を含むことができる。態様によると、第２の側のビット入力の各々は、ｎビットデジタル入力信号の対応する第１の側のビット入力の相補的ビット入力であるように構成することができる。別の態様によると、第１の側の出力ノード及び第２の側の出力ノードは、アナログ出力信号を供給するように構成することができる。
【０００５】
本発明の開示の更に別の態様では、インタリーブＲＤＡＣ回路の実施例を開示する。例示的なインタリーブＲＤＡＣ回路は、２つ又はそれよりも多くの完全差動ＲＤＡＣ回路を含むことができる。インタリーブＲＤＡＣ回路は、第１のＲＤＡＣ回路、第２のＲＤＡＣ回路、第１の出力ノードＶｐ、及び第２の出力ノードＶｎを含むことができる。第１のＲＤＡＣ回路は、複数の第１の側の抵抗性回路分岐、第１のノード、第１のスイッチ、及び第２のスイッチを含むことができる。第１のＲＤＡＣ回路はまた、複数の第２の側の抵抗性回路分岐、第２のノード、第３のスイッチ、及び第４のスイッチを含むことができる。第２のＲＤＡＣ回路は、複数の第３の側の抵抗性回路分岐、第３のノード、第５のスイッチ、及び第６のスイッチを含むことができる。第２のＲＤＡＣ回路はまた、複数の第４の側の抵抗性回路分岐、第４のノード、第７のスイッチ、及び第８のスイッチを含むことができる。
【０００６】
本発明の開示の更に別の態様では、ｎビットデジタル入力信号から導出されたアナログ出力信号を変換する方法を提供する。
【０００７】
本発明の技術の他の構成は、本発明の技術の様々な構成を例示的に図示して説明する以下の詳細説明から当業者には容易に明らかになることが理解される。認められるように、本発明の技術は、他の及び異なる構成が可能であり、いくつかのその詳細は、全て本発明の技術の範囲から逸脱することなく、様々な他の点において修正が可能である。従って、図面及び詳細説明は、本質的に例示的であり、限定的ではないと見なすものとする。
【図面の簡単な説明】
【０００８】
【図１Ａ】本発明の開示のある一定の構成による抵抗性回路分岐の実施例を示す回路図である。
【図１Ｂ】本発明の開示のある一定の構成による抵抗性回路分岐の実施例を示す回路図である。
【図１Ｃ】本発明の開示のある一定の構成による抵抗性回路分岐の実施例を示す回路図である。
【図２】本発明の開示のある一定の構成による静的同調機能を有する抵抗性回路分岐の実施例を示す回路図である。
【図３】本発明の開示のある一定の構成による補助抵抗性はしご式同調機能を有する抵抗性回路分岐の実施例を示す回路図である。
【図４】本発明の開示のある一定の構成によりデータをリタイムするように構成された抵抗性回路分岐の実施例を示す回路図である。
【図５】本発明の開示のある一定の構成によりデータをリタイムするクロッキングを提供するためのリタイミングラッチ回路の実施例を示す回路図である。
【図６】本発明の開示のある一定の構成により電源調節を提供するための受動フィルタリング回路の実施例を示す回路図である。
【図７】本発明の開示のある一定の構成によるシングルエンド抵抗性デジタル／アナログ変換器の実施例の回路図である。
【図８】本発明の開示のある一定の構成による完全差動抵抗性デジタル／アナログ変換器の実施例を示す回路図である。
【図９】本発明の開示のある一定の構成によるインタリーブ抵抗性デジタル／アナログ変換器の実施例を示す回路図である。
【図１０】本発明の開示のある一定の構成による例示的なインタリーブ抵抗性デジタル／アナログ変換器と共に使用されるクロッキング信号の実施例を示すクロッキング図である。
【図１１】本発明の開示のある一定の構成により抵抗性回路分岐上に少なくとも２つの抵抗セグメントを有するシングルエンド抵抗性デジタル／アナログ変換器の実施例の回路図である。
【図１２】本発明の開示のある一定の構成による例示的なｎビットセグメント化抵抗性デジタル／アナログ変換器のための符号化の実施例を示す回路図である。
【図１３】本発明の開示のある一定の構成による完全差動抵抗性デジタル／アナログ変換器の実施例の側を示す回路図である。
【図１４】本発明の開示のある一定の構成による例示的な完全差動抵抗性デジタル／アナログ変換器の側の符号化及びアナログ出力値の実施例を表すテーブルである。
【図１５】本発明の開示のある一定の構成による完全差動抵抗性デジタル／アナログ変換器の実施例の側の電圧計算の実施例を示す回路図である。
【図１６】本発明の開示のある一定の構成による例示的な完全差動抵抗性デジタル／アナログ変換器の側の電圧計算の実施例を示す回路図である。
【図１７】本発明の開示のある一定の構成による例示的な完全差動抵抗性デジタル／アナログ変換器の側の電圧計算の実施例を示す回路図である。
【図１８】本発明の開示のある一定の構成による例示的な完全差動抵抗性デジタル／アナログ変換器の側の電圧計算の実施例を示す回路図である。
【図１９】本発明の開示のある一定の構成によるアナログ出力信号の実施例を示す図である。
【図２０】本発明の開示のある一定の構成による例示的なｎビット２項抵抗性デジタル／アナログ変換器の２項符号化の実施例を示す回路図である。
【図２１】本発明の開示のある一定の構成による例示的なｎビット２項抵抗性デジタル／アナログ変換器の単項符号化の実施例を示す回路図である。
【図２２】本発明の開示のある一定の構成によるクロッキング持続時間中のインタリーブ抵抗性デジタル／アナログ変換器の実施例を示す回路図である。
【図２３】本発明の開示のある一定の構成によるクロッキング持続時間中のインタリーブ抵抗性デジタル／アナログ変換器の実施例を示す回路図である。
【発明を実施するための形態】
【０００９】
以下に説明する詳細説明は、本発明の技術の様々な構成の説明として意図したものであり、本発明の技術を実施することができる唯一の構成を表すことを意図していない。添付の図面は、本明細書に組み込まれて詳細説明の一部を構成する。詳細説明は、本発明の技術を完全に理解することができるようにすることを目的として特定の詳細を含むものである。しかし、本発明の技術は、これらの特定の詳細がなくても実施することができることは当業者には明らかであろう。一部の実施では、公知の構造及び構成要素は、本発明の技術の概念を不明瞭にすることを回避するためにブロック図の形態に示されている。同様の構成要素は、理解しやすいように同一要素番号でラベル付けされている。
【００１０】
「例示的」という単語は、「例又は図示として機能すること」を意味するために本明細書に使用される。「例示的」と本明細書に説明するあらゆる態様又は設計は、必ずしも好ましい又は他の態様又は設計を凌ぐほど有利であると解釈すべきものではない。
【００１１】
様々な例示的な抵抗性デジタル／アナログ変換器（ＲＤＡＣ）回路を本明細書に説明する。例示的なＲＤＡＣ回路は、ｎビットデジタル入力信号から導出されたアナログ出力信号を供給することができる。一態様では、ＲＤＡＣ回路は、アナログ出力信号を供給する複数の抵抗性回路分岐及び出力ノードを含む。複数の抵抗性回路分岐は、各抵抗性回路分岐の第１の端部がビット入力を受信することができ、各抵抗性回路分岐の第２の端部が出力ノードに作動的に結合することができるという意味において、並列に位置決めすることができる。複数の抵抗性回路分岐又はその一部分の各々は、一般的にプルアップ／プルダウンネットワーク構成に配置することができることは認められるものとする。プルアップ／プルダウンネットワーク構成は、抵抗性構成要素を１つの供給電圧にプルアップするか、又は抵抗性構成要素を別の供給電圧（例えば、ＧＮＤ）にプルダウンすることを含むことができる。以下に限定されるものではないが、様々なインバータ構成に従って配置された１つ又はそれよりも多くのトランジスタを有するスイッチング回路及び１つ又はそれよりも多くのＮＡＮＤゲートを含むスイッチング回路を使用することなどの様々なスイッチング技術を用いて、抵抗性構成要素をプルアップ又はプルダウンすることができる。
【００１２】
例えば、複数の抵抗性回路分岐の各々は、第１のインバータ回路、第２のインバータ回路、及び抵抗性構成要素を含むことができる。第１のインバータ回路は、対応する抵抗性回路分岐の第１の端部に作動的に結合された第１の端部と、第１のインバータ回路の出力を供給するように構成された第２の端部とを含むことができる。第２のインバータ回路は、第１のインバータ回路の第２の端部に作動的に結合された第１の端部及び第２のインバータ回路の出力を供給するように構成された第２の端部を含むことができる。抵抗性構成要素は、第２のインバータ回路の第２の端部に作動的に結合された第１の端部及び抵抗性回路分岐の第２の端部を含むことができる。
【００１３】
一態様では、抵抗性構成要素は、単一ユニット抵抗器とすることができる。単一ユニット抵抗器を有する抵抗性回路分岐を設計することは、特定のｎビットＲＤＡＣ実施に必要とされる抵抗要素の総数を低減するという利点を有することができる。抵抗要素の数が少ないほど、ＲＤＡＣを構築するのに必要な空間が少なくなると共に、作動中のインピーダンス不整合が少なくなると考えられる。更に、抵抗要素の少数化により、決定性の不整合誤差を１次のオーダーで打ち消すことができるような抵抗性構成要素の戦略的配置が可能である。
【００１４】
態様によると、第１のインバータ回路は、ドライバとして作動させることができ、第２のインバータ回路は、抵抗性構成要素を１つの供給電圧又は別の供給電圧（例えば、ＧＮＤ）に切り換えるべきかを判断するスイッチング回路として機能することができる。
【００１５】
別の態様では、第１のインバータ回路への供給電圧は、第２のインバータ回路の供給電圧より高くなる場合がある。このようなオーバドライブスイッチ構成において、スイッチ抵抗の低減を達成することができる。
【００１６】
更に別の態様では、ＲＤＡＣ回路実施は、２N抵抗性回路分岐を含むことができ、ここで、Ｎは、ＲＤＡＣ分解能を指すことができる。本発明の技術の態様によると、ＲＤＡＣ回路は、出力で真の５０Ωインピーダンスを維持しながら供給レール間で抵抗性構成要素を切り換えるように構成することができ、それによって超高周波数及び低電力作動が可能である。従って、ＲＤＡＣ回路の側の出力は、５０Ωシングルエンド負荷を駆動することができる。別の態様では、完全差動ＲＤＡＣ回路の出力は、１００Ω完全差動負荷を駆動することができる。更に、限定ではないが受信機などの遠隔エンドデバイスにより見られる出力インピーダンスは、デジタルコード間でアナログ出力を切り換えるＲＤＡＣ回路とは独立に非常に正確かつ精密であるままとすることができる。
【００１７】
更に別の態様によると、ＲＤＡＣ回路は、較正回路を含むことができる。一部の実施では、較正回路は、静的同調デジタル／アナログ回路を含むことができる。他の実施では、較正回路は、補助抵抗性はしご式デジタル／アナログ回路を含むことができる。
【００１８】
更に別の態様では、抵抗性回路分岐の第１のインバータ回路は、３状態インバータバッファ回路を含むことができる。３状態インバータバッファ回路は、限定ではないが３２Ｇｂｐｓ又は６４Ｇｂｐｓである様々なデータ転送速度（特に高速データ転送速度（例えば、数十ＧＨｚの範囲よりもも上の））でＲＤＡＣ構成でデータをリタイムするように構成することができる。実際は、３状態インバータバッファ回路は、規則正しい電流誘導構成で作動する第１のインバータ回路の直前にラッチを配置することと類似のものとすることができる。複数の抵抗性回路分岐の各々の第１のインバータ回路が３状態インバータバッファ回路を含むＲＤＡＣ構成は、データ不整合及び不要なスパーを実質的に排除する利点を有することができる。
【００１９】
更に別の態様では、電源調節を提供するための受動フィルタリング回路は、複数の抵抗性回路分岐の少なくとも一部に作動的に結合することができる。更に、一部の実施では、受動フィルタリング回路は、第１のインバータ回路及び／又は第２のインバータ回路に対して電源調節を提供するためのことができる。受動フィルタリング回路は、２次受動フィルタリング技術を含むことができる。複数の抵抗性回路分岐の少なくとも一部の第１のインバータ回路及び／又は第２のインバータ回路が能動的レギュレータを利用することが実際的でないギガヘルツ作動範囲で、ＲＤＡＣ構成は、実質的な電源調節を提供するという利点を有することができる。例えば、様々なＲＤＡＣ回路の最小及び最大出力の振れは、第２のインバータ回路に供給電力を制御することによって設定することができる。
【００２０】
一部の態様によると、符号化技術を使用して、一部の最上位有効ビット（ＭＳＢ）を一部の最下位有効ビット（ＬＳＢ）と異なる方法で復号することができるようにＲＤＡＣ回路構成をセグメント化することができる。一部の態様では、分割又はセグメント化を利用し、ＲＤＡＣ回路の高分解能化に向けてデジタル復号器処理の複雑性を低減することができる。
【００２１】
本発明の技術のある一定の態様によると、以下に限定されるものではないが、ラインドライバ装置、ＸＤＳＬラインドライバ、ギガビット「イーサネット」デバイス、ＲＦ送信機装置、他のタイプの送信機、及びデータ変換器を含む様々な方法及び装置において様々なＲＤＡＣ実施を使用することができる。一態様では、様々なＲＤＡＣ実施を高速低電力データ変換器及び送信機に使用することができる。
【００２２】
本発明の技術の態様は、デジタル処理の強化及び複合化をもたらすことができる相補型金属酸化物半導体（ＣＭＯＳ）技術の急激な収縮の利点を応用することができる。本発明の技術の一部の構成は、ワンチップシステム用途に向けて非常に魅力的と考えられ、かつ高度サブミクロンＣＭＯＳ技術に実施することができる。更に、本発明の技術のある一定の態様は、シリコン・オン・イシュレータ（ＳＯＩ）及び／又は炭化珪素（ＳｉＣ）技術の適用の恩典を受けることができる。例えば、ＳＯＩ技術を本発明の技術の態様に適用した時に、バルク接合分離を絶縁体で置換するという利点をもたらすことができる。しかし、一部の態様では、バルクＣＭＯＳ技術に基づく用途を利用することができる。
【００２３】
本発明の開示に示すＲＤＡＣのある一定の構成は、金属酸化物半導体（ＭＯＳ）又は金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）技術を使用することができる。一態様では、「電界効果トランジスタ（ＦＥＴ）」という用語は、以下に限定されるものではないが、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、接合形ＦＥＴ（ＪＦＥＴ）、金属半導体ＦＥＴ（ＭＥＳＦＥＴ）、高電子移動度トランジスタ（ＨＥＭＴ）、変調ドープＦＥＴＦＥＴ（ＭＯＤＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、高速回復エピタキシャルダイオードＦＥＴ（ＦＲＥＤＦＥＴ）及びイオン感応性ＦＥＴ（ＩＳＦＥＴ）を含む半導体において１つのタイプの電荷担体のチャンネルの形状及び従って導電率を制御するために電界を制御するという原理で一般的に作動する様々な多端子トランジスタのいずれかを指すことができる。
【００２４】
しかし、ＲＤＡＣの他の構成では、バイポーラ接合型トランジスタ（ＢＪＴ）技術を利用することができる。一態様では、「バイポーラ接合型トランジスタ（ＢＪＴ）」という用語は、以下に限定されるものではないが、ｎｐｎ型ＢＪＴ、ｐｎｐ型ＢＪＴ、及びヘテロ接合ＢＪＴ（ＨＢＴ）を含む電子及び正孔を使用して電流を伝えるという原理で一般的に作動する様々な多端子トランジスタのいずれかを指すことができる。このような構成において、それぞれ、用語「ゲート」、「ソース」、及び「ドレイン」は、トランジスタの「ベース」、「エミッタ」、及び「コレクタ」を指すことができる。
【００２５】
図１Ａは、例示的な抵抗性回路分岐１０を示す回路図である。抵抗性回路分岐１０は、第１のインバータ回路１４又はＩ１、第２のインバータ回路１６又はＩ２、及び抵抗性構成要素１８を含むことができる。第１のインバータ回路１４は、ビット入力Ｄを受信するように構成された抵抗性回路分岐の第１の端部１２を含むことができる。作動時に、ビット入力は、アナログ出力信号に変換すべきｎビットデジタル入力信号の複数のビットの１つとすることができる。更に、一部の態様によると、ビット入力は、抵抗性回路分岐の第１の端部１２にラッチすることができる。インバータ回路１４は、第１のインバータ回路１４の出力を供給するように構成された第２の端部を含むことができる。例えば、入力ビットが「０」又は低い時に、第１のインバータ回路１４の出力は、「１」又は高い出力を生成することができる。逆に、入力ビットが「１」又は高い時に、第１のインバータ回路１４の出力は、「０」又は低い出力を生成することができる。
【００２６】
抵抗性回路分岐１０の第２のインバータ回路１６は、第１のインバータ回路１４の第２の端部に作動的に結合された第１の端部を含むことができる。第２のインバータ回路１６の第１の端部は、第１のインバータ回路１４の出力を受信するように構成される。第２のインバータ回路１６は、第２のインバータ回路１６の出力を供給するように構成された第２の端部を含むことができる。例えば、第１のインバータ回路１４の出力が「１」又は高い時に、第２のインバータ回路１６の出力は、「０」又は低い出力を生成することができ、第１のインバータ回路１４の出力が「０」又は低い時に、第２のインバータ回路１６の出力は、「１」又は高い出力を生成することができる。
【００２７】
図１Ａを依然として参照すると、抵抗性構成要素１８は、第２のインバータ回路１６の第２の端部に作動的に結合された第１の端部を含むことができる。抵抗性構成要素１８は、抵抗性回路分岐の第２の端部２２を含むことができる。作動時に、抵抗性回路分岐の第２の端部２２は、抵抗性回路分岐の第１の端部１２で受信されるビット入力Ｄに向けて出力電圧を供給するように構成することができる。一態様では、抵抗性構成要素１８は、単一ユニット抵抗器とすることができる。しかし、他の態様では、抵抗性構成要素１８は、直列及び／又は並列構成に配置された複数の抵抗器又は抵抗セグメントを含むことができる。一態様では、このような抵抗器又は抵抗セグメントの一端は、第２のインバータ回路１６（又は図１ＢのノードＸ）の出力ノードに接続され、このような抵抗器又は抵抗セグメントの他端は、抵抗性回路分岐の第２の端部２２に接続される。ある一定の抵抗性回路分岐構成では、第１のインバータ回路１４は不要である場合があることに更に注意されたい。例えば、本発明の技術の態様は、限定ではないが、抵抗性構成要素１８をプルアップ又はプルダウンする（例えば、１つの供給電圧にプルアップするか、又はＧＮＤのような別の供給電圧にプルダウンする）第２のインバータ回路１６などのスイッチング構成を使用することを含むことができる。
【００２８】
図１Ｂをここで参照し、例示的な抵抗性回路分岐１０の付加的な態様を本明細書で例示かつ説明する。第１のインバータ回路１４は、第１のスイッチ２３及び第２のスイッチ２５を含むことができる。第１のインバータ回路１４の第１のスイッチ２３は、第１の供給電圧５４に接続されるように構成することができる。実施において、第１の供給電圧は、ほぼ１．２Ｖとすることができるが、他の供給電圧値は、限定ではないが負の供給電圧を含む様々な実施に使用することができる。第１のインバータ回路１４の第１のスイッチ２３は、第１の供給電圧５４に作動的に結合された第１のスイッチ端部及び第１のインバータ回路１４の第２の端部に作動的に結合された第２のスイッチ端部を含むことができる。
【００２９】
第１のインバータ回路１４の第２のスイッチ２５は、第２の供給電圧に接続されるように構成することができる。実施において、第２の供給電圧は、接地（ＧＮＤ）とすることができるが、他の基準電圧及び／又は供給電圧を本発明の技術の態様に従って様々な実施に使用することができる。第１のインバータ回路１４の第２のスイッチ２５は、第１のインバータ回路１４の第２の端部に作動的に結合された第１のスイッチ端部及び第２の供給電圧に作動的に結合された第２のスイッチ端部を含むことができる。
【００３０】
図１Ｂを依然として参照すると、第２のインバータ回路１６は、第１のスイッチ２４及び第２のスイッチ２６を含むことができる。第２のインバータ回路１６の第１のスイッチ２４は、第３の供給電圧５６に接続されるように構成することができる。実施において、第３の供給電圧は、ほぼ１．０Ｖとすることができるが、他の供給電圧値は、限定ではないが負の供給電圧を含む様々な実施に使用することができる。第２のインバータ回路１６の第１のスイッチ２４は、第３の供給電圧５６に作動的に結合された第１のスイッチ端部及び第２のインバータ回路１６の第２の端部に作動的に結合された第２のスイッチ端部を含むことができる。
【００３１】
第２のインバータ回路の第２のスイッチ２６は、第４の供給電圧に接続されるように構成することができる。実施において、第４の供給電圧は、接地（ＧＮＤ）とすることができるが、他の基準電圧及び／又は供給電圧を本発明の技術の態様に従って様々な実施に使用することができる。更に、第４の供給電圧は、一部の実施では第２の供給電圧と同じとすることができる。しかし、他の実施では、第４の供給電圧は、第２の供給電圧と異なる場合がある。第２のインバータ回路１６の第２のスイッチ２６は、第２のインバータ回路１６の第２の端部に作動的に結合された第１のスイッチ端部及び第４の供給電圧に作動的に結合された第２のスイッチ端部を含むことができる。図１Ｂに示すように、第２のインバータ回路１６の第１のスイッチ２４の第２のスイッチ端部及び第２のインバータ回路１６の第２のスイッチ２６の第１のスイッチ端部は、第２のインバータ回路１６の出力を含むノードＸに作動的に結合することができる。ノードＸは、抵抗性構成要素１８の第１の端部に作動的に結合することができる。本発明の技術に従って様々なスイッチタイプ、構成、及び実施が考えられることは認められるものとする。例えば、一態様によると、第１及び第２のスイッチ２４、２６の各々は、通過ゲート（例えば、ＰＭＯＳトランジスタと並列のＮＭＯＳトランジスタ）として実施することができる。通過ゲート構成では、一般的に、第１及び第２のスイッチ２４、２６の電源を投入又は切断する相補型信号を駆動するのに必要とされるハードウエアの数は、第１及び第２のスイッチ２４、２６の各々に対して単一のトランジスタを有する構成よりも多い場合がある。別の態様によりかつ図１Ｃに示して以下に説明するように、第１のスイッチ２４は、単一のＰＭＯＳトランジスタとして実施することができ、第２のスイッチ２６は、単一のＮＭＯＳトランジスタとして実施することができる。
【００３２】
図１Ｃは、本発明の技術の態様による抵抗性回路分岐１０を示す回路図である。第２のインバータ回路１６は、第１のトランジスタ３３及び第２のトランジスタ３５を含むことができる。第１のトランジスタ３３は、第２のインバータ回路１６の第１のスイッチとして利用することができる（例えば、図１Ｂの第１のスイッチ２４を参照されたい）。実施において、第１のトランジスタ３３は、ＰＭＯＳトランジスタＭＰ又はｐチャンネルＭＯＳＦＥＴとすることができる。第２のトランジスタ３５は、第２のインバータ回路１６の第２のスイッチとして利用することができる（例えば、図１Ｂの第２のスイッチ２６を参照されたい）。実施において、第２のトランジスタ３５は、ＮＭＯＳトランジスタＭＮ又はｎチャンネルＭＯＳＦＥＴとすることができる。
【００３３】
図１Ｃに示すように、第１のトランジスタ３３のゲート端子は、第１のインバータ回路１４の第２の端部に作動的に結合することができる。更に、第１のインバータ回路１４の出力を逆転することができる。第１のトランジスタ３３のソース端子は、第３の供給電圧５６に作動的に結合することができ、第１のトランジスタ３３のドレイン端子は、第２のインバータ回路１６の第２の端部（ノードＸ）に作動的に結合することができる。第２のトランジスタ３５のゲート端子は、第１のインバータ回路１４の第２の端部に作動的に結合することができる。第２のトランジスタ３５のドレイン端子は、第２のインバータ回路１６の第２の端部（ノードＸ）に作動的に結合することができ、第２のトランジスタ３５のソース端子は、第４の供給電圧（例えば、ＧＮＤ）に作動的に結合することができる。
【００３４】
同様に、図４に示すように、第１のインバータ回路１４は、第１のトランジスタ７３及び第２のトランジスタ７５を含むことができる。第２のトランジスタ７３は、第１のインバータ回路１４の第１のスイッチとして利用することができる（例えば、図１Ｂの第１のスイッチ２３を参照されたい）。実施において、第１のトランジスタ７３は、ＰＭＯＳトランジスタＭＰ又はｐチャンネルＭＯＳＦＥＴとすることができる。第２のトランジスタ７５は、第１のインバータ回路１４の第２のスイッチとして利用することができる（例えば、図１Ｂの第２のスイッチ２５を参照されたい）。実施において、第２のトランジスタ７５は、ＮＭＯＳトランジスタＭＮ又はｎチャンネルＭＯＳＦＥＴとすることができる。
【００３５】
本発明の技術の様々な実施により、第１のインバータ回路１４（Ｉ１）及び第２のインバータ回路１６（Ｉ２）は、抵抗性構成要素１８を駆動するよう適切にサイズ設定することができる。図１Ａ〜図１Ｃを再び参照すると、抵抗性回路分岐の第１の端部１２上の入力ビット（Ｄ）が「１」又は高い時の作動中に、第２のインバータ回路１６の第１のトランジスタ３３は、第３の供給電圧５６にノードＸ及び抵抗性構成要素１８をプルアップすることができる。しかし、抵抗性回路分岐の第１の端部１２上の入力ビット（Ｄ）が「０」又は低い時に、第２のインバータ回路１６の第２のトランジスタ３５は、第４の供給電圧（例えば、ＧＮＤ）にノードＸ及び抵抗性構成要素１８をプルダウンすることができる。一態様によると、第２のインバータ回路１６の第１のスイッチ２４が第３の供給電圧５６にノードＸを接続するように作動した時（例えば、電流が第２のインバータ回路１６の第１のトランジスタ３３のソース端子及びドレイン端子の間を流れることができる時）、第２のインバータ回路１６の第２のスイッチ２６は、開状態とすることができる（例えば、電流が第２のインバータ回路１６の第２のトランジスタ３５のソース端子とドレイン端子の間を流れることができない時）。別の態様によると、第２のインバータ回路１６の第２のスイッチ２６が第４の供給電圧（例えば、ＧＮＤ）にノードＸを接続するように作動した時（例えば、電流が第２のインバータ回路１６の第２のトランジスタ３５のソース端子とドレイン端子の間を流れることができる時）、第２のインバータ回路１６の第１のスイッチ２４は、開状態とすることができる（例えば、電流が第２のインバータ回路１６の第１のトランジスタ３３のソース端子とドレイン端子の間を流れることができない時）。
【００３６】
別の態様によると、第１の供給電圧５４は、第３の供給電圧５６より高いとすることができる。例えば、第１の供給電圧５４は、ほぼ１．２Ｖとすることができ、第３の供給電圧５６は、本発明の技術の構成に従ってほぼ１．０Ｖとすることができる。
【００３７】
図２は、同調機能を有する例示的な抵抗性回路分岐２０を示している。一態様では、抵抗性回路分岐２０の同調機能は、静的同調デジタル／アナログ回路構成を含むことができる。抵抗性回路分岐２０の第２のインバータ回路は、第１の同調スイッチ４３（ＭＴＰ）、第２の同調スイッチ４５（ＭＴＮ）、及び静的同調デジタル／アナログ回路６２の較正を含むことができる。第１の同調スイッチ４３は、第２のインバータ回路の第１のスイッチ又はトランジスタ３３に作動的に結合することができる。第１の同調スイッチ４３は、静的同調デジタル／アナログ回路６２に作動的に結合することができる。例えば、静的同調デジタル／アナログ回路６２の接続部６５は、第１の同調スイッチ４３のゲート端子に作動的に結合することができる。第１の同調スイッチ４３のソース端子は、第３の供給電圧５６に作動的に結合することができ、第１の同調スイッチ４３のドレイン端子は、第１のトランジスタ３３のソース端子に作動的に結合することができる。
【００３８】
第２の同調スイッチ４５は、第２のインバータ回路の第２のスイッチ又はトランジスタ３５に作動的に結合することができる。第２の同調スイッチ４５は、静的同調デジタル／アナログ回路６２に作動的に結合することができる。例えば、静的同調デジタル／アナログ回路６２の接続部６３は、第２の同調スイッチ４５のゲート端子に作動的に結合することができる。第２の同調スイッチ４５のソース端子は、第４の供給電圧（例えば、ＧＮＤ）に作動的に結合することができ、第２の同調スイッチ４５のドレイン端子は、第２のトランジスタ３５のソース端子に作動的に結合することができる。
【００３９】
図２を依然として参照すると、静的同調デジタル／アナログ回路６２は、較正エンジンから同調コードを受信するように作動可能にすることができる。態様では、第１及び第２の同調スイッチ４３、４５は、電流枯渇モードで作動するように構成することができる。従って、抵抗性回路分岐２０の第２のインバータ回路は、ＲＤＡＣ構成の同調又は較正を補助するために電流枯渇型アーキテクチャにおいて作動させることができる。
【００４０】
図３は、別の態様による同調機能を有する例示的な抵抗性回路分岐３０を示している。抵抗性回路分岐３０の同調機能は、補助抵抗性はしご式デジタル／アナログ回路構成を含むことができる。抵抗性回路分岐３０の第２のインバータ回路は、補助抵抗性はしご式デジタル／アナログ回路及びセグメント化された抵抗性構成要素を含むことができる。セグメント化した抵抗性構成要素は、２つ又はそれよりも多くの抵抗セグメント１８Ａ〜Ｄを含むことができる。一態様では、２つ又はそれよりも多くの抵抗セグメント１８Ａ〜Ｄの各々は、等しいセグメントとすることができる。２つ又はそれよりも多くの抵抗セグメント１８Ａ〜Ｄの少なくとも一部の間のノードは、２つ又はそれよりも多くの同調抵抗器６４に作動的に結合することができる。２つ又はそれよりも多くの同調抵抗器６４は、２つ又はそれよりも多くの較正スイッチ６６に作動的に結合することができ、２つ又はそれよりも多くの較正スイッチ６６は、複数の抵抗器６８Ａの少なくとも一部の間のノードに作動的に結合することができる。補助抵抗性はしご式デジタル／アナログ回路を含む複数の抵抗器６８Ａは、一般的に、第１の補助供給電圧（例えば、供給近位抵抗器６８ａ）及び第２の補助供給電圧（例えば、供給又はＧＮＤ近位抵抗器６８ｈ）に作動的に結合されるように直列に形成することができる。態様によると、２つ又はそれよりも多くの較正スイッチ６６は、較正エンジンから同調コードを受信するように作動可能にすることができる。従って、抵抗性回路分岐３０の第２のインバータ回路は、ＲＤＡＣ構成の２つ又はそれよりも多くの抵抗セグメント１８Ａ〜Ｄを含む抵抗性構成要素１８を同調又は較正するように構成することができる。一部の態様では、２つ又はそれよりも多くの同調抵抗器６４及び補助抵抗性はしご式デジタル／アナログ変換器を含む複数の抵抗器６８Ａの抵抗値は、２つ又はそれよりも多くの抵抗セグメント１８Ａ〜Ｄの抵抗値より大きいとすることができることは理解されるものとする。
【００４１】
図４は、様々なＲＤＡＣ構成のデータをリタイムするように構成された例示的な抵抗性回路分岐４０を示している。一態様では、抵抗性回路分岐４０の第１のインバータ回路は、３状態インバータバッファ回路を含むことができる。３状態インバータバッファ回路は、以下に限定されるものではないが、３２ＧＨｚのクロッキング信号又は６４ＧＨｚのクロッキング信号などのクロッキング信号で様々な速度で作動するように構成することができる。抵抗性回路分岐４０の第１のインバータ回路は、第１のリタイミングスイッチ７１及び第２のリタイミングスイッチ７７を含むことができる。第１のリタイミングスイッチ７１は、第１のリタイムされたクロッキング信号Φ１を受信するように構成することができ、第２のリタイミングスイッチ７７は、第２のリタイムされたクロッキング信号Φ２を受信するように構成することができる。
【００４２】
１つの構成において、第１のリタイミングスイッチ７１は、第１のインバータ回路の第１のスイッチ又はトランジスタ７３に作動的に結合することができる。例えば、第２のリタイムされたクロッキング信号Φ２は、第１のリタイミングスイッチ７１のゲート端子に作動的に結合することができる。第１のリタイミングスイッチ７１のソース端子は、第１の供給電圧５４に作動的に結合することができ、第１のリタイミングスイッチ７１のドレイン端子は、第１のインバータ回路の第１のトランジスタ７３のソース端子に作動的に結合することができる。第２のリタイミングスイッチ７７は、第１のインバータ回路の第２のスイッチ又はトランジスタ７５に作動的に結合することができる。例えば、第１のリタイムされたクロッキング信号Φ１は、第２のリタイミングスイッチ７７のゲート端子に作動的に結合することができる。第２のリタイミングスイッチ７７のソース端子は、第２の供給電圧（例えば、ＧＮＤ）に作動的に結合することができ、第２のリタイミングスイッチ７７のドレイン端子は、第１のインバータ回路の第２のトランジスタ７５のソース端子に作動的に結合することができる。
【００４３】
図５は、データをリタイムするためにクロッキングを提供する例示的なリタイミングラッチ回路５０を示している。リタイミングラッチ回路５０は、クロッキングソースΦクロックから第１及び第２のリタイムされたクロッキング信号Φ１、Φ２を供給するのに使用することができる。リタイミングラッチ回路５０は、ＰＭＯＳラッチ回路８２及びＮＭＯＳ入力差動対回路８６を含むことができる。リタイミングラッチ回路５０は、第５の供給電圧５８及び第６の供給電圧（例えば、ＧＮＤ）に作動的に結合することができる。１つの実施において、ＮＭＯＳ入力差動対回路８６のノード５９は、Ｖｄｄ／２の基準供給電圧に作動的に結合することができる。データのリタイミング又はリアラインメントは、ラッチ回路５０又は類似の正のリタイミングラッチ回路をリタイムすることによって補助することができるが、他のリタイミングラッチ回路及び技術をＲＤＡＣの様々な構成で使用することができることは認められるものとする。例えば、１つの代替的な実施において、リタイミングラッチ回路は、ＮＭＯＳラッチ及びＰＭＯＳ入力差動対を使用する構成を含むことができる。
【００４４】
図６は、電源調節を提供するための例示的な受動フィルタリング回路９０を示している。受動フィルタリング回路９０は、複数の抵抗性回路分岐の少なくとも一部に作動的に結合することができる。一態様では、受動フィルタリング回路９０は、２次受動フィルタリング技術を含むことができる。受動フィルタリング回路９０は、抵抗器９２、第１のコンデンサ９４、及び第２のコンデンサ９６を含むことができる。第１及び第２のコンデンサ９４、９６は、深溝型（ＤＴ）コンデンサ及び金属−絶縁膜−金属（ＭＩＭ）コンデンサ組合せを含むことができる。一部の実施では、コンデンサ９４、９６の値は、ナノファラッド範囲とすることができる。受動フィルタリング回路９０は、電圧供給源Ｖｄｄが接続部９７を通じて供給される時にノード９３及び９５を通じて調節済み供給電圧を供給するように構成することができる。
【００４５】
１つの実施において、第１の受動フィルタリング回路９０は、第１のインバータ回路内のスイッチに向けて電源調節を提供することができる。別の実施において、第２の受動フィルタリング回路９０は、第２のインバータ内のスイッチに向けて電源調節を提供することができる。上述のように、第１及び第２のインバータ回路は、異なる電圧レベルで作動させることができる。従って、異なる受動フィルタリング回路を使用することができる。図６の受動フィルタリング回路９０及び図１Ｂの抵抗性回路分岐１０を参照すると、第１の受動フィルタリング回路は、ノード９３を通じて第１の供給電圧５４を供給し、ノード９５を通じて第２の供給電圧（例えば、ＧＮＤ）を供給するように構成することができる。第２の受動フィルタリング回路９０は、ノード９３を通じて第３の供給電圧５６を供給し、ノード９３を通じて第４の供給電圧（例えば、ＧＮＤ）を供給するように構成することができる。
【００４６】
図７は、例示的なシングルエンドＲＤＡＣ回路１００の回路図である。様々な抵抗性回路分岐実施に関して説明する様々な態様及び特徴は、単独で又は本明細書に説明する様々なＲＤＡＣ構成による組合せで適用することができることは認められるものとする。シングルエンドＲＤＡＣ回路１００は、ｎビットデジタル入力信号から導出されたアナログ出力信号を供給することができる。ＲＤＡＣ回路１００は、複数の抵抗性回路分岐及び出力ノード１２２を含むことができる。複数の抵抗性回路分岐の各々は、上述の実施に従って構成することができる。図７は、その一部の構成要素の例示的な構成を示している。複数の抵抗性回路分岐は、並列に形成することができる。ｎビットデジタル入力信号の対応するビット入力の各ビット入力Ｄ０、Ｄ１、…、Ｄ２N−１は、抵抗性回路分岐の第１の端部によって受信することができる。第１のインバータ回路（図示せず）は、抵抗性回路分岐の第１の端部及び第１のインバータ回路の出力を供給するように構成された第２の端部を含むことができる。第２のインバータ回路は、第１のインバータ回路の第２の端部に作動的に結合された第１の端部及び第２のインバータ回路の出力を供給するように構成された第２の端部を含むことができる。図７に示すように、第２のインバータ回路は、第３の供給電圧１５６に作動的に結合された第１のスイッチ１２４及び第４の供給電圧（例えば、ＧＮＤ）に作動的に結合された第２のスイッチ１２６を含むことができる。抵抗性構成要素１１８は、第２のインバータ回路の第２の端部に作動的に結合された第１の端部及び対応するビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部を含むことができる。出力ノード１２２は、抵抗性回路分岐の第２の端部の各々に作動的に結合することができ、かつＲＤＡＣ１００のアナログ出力信号を供給するように構成することができる。
【００４７】
次に、ここでしばらく図１１を参照すると、抵抗性回路分岐上の少なくとも２つの抵抗セグメントを有する例示的なシングルエンドＲＤＡＣ回路４１０の回路図が示されている。第１のインバータ回路（図示せず）は、抵抗性回路分岐の第１の端部及び第１のインバータ回路の出力を供給するように構成された第２の端部を含むことができる。第２のインバータ回路は、第１のインバータ回路の第２の端部に作動的に結合された第１の端部及び第２のインバータ回路の出力を供給するように構成された第２の端部を含むことができる。図１１に示すように、第２のインバータ回路は、第３の供給電圧４５６に作動的に結合された第１のスイッチ４２４及び第４の供給電圧（例えば、ＧＮＤ）に作動的に結合された第２のスイッチ４２６を含むことができる。第１の抵抗性構成要素は、第１の抵抗セグメント４１７及び第２の抵抗セグメント４１９を含むことができる。第１の抵抗セグメント４１７は、第１のスイッチ４２４に作動的に結合された第１の端部を含むことができ、かつ対応するビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部に結合することができる。第２の抵抗セグメント４１９は、第２のスイッチ４２６に作動的に結合された第１の端部を含むことができ、かつ対応するビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部に結合することができる。出力ノード４２２は、抵抗性回路分岐の第２の端部の各々に作動的に結合し、かつＲＤＡＣ４１０のアナログ出力信号を供給するように構成することができる。しかし、図７及び他の開示する構成のＲＤＡＣ回路実施と比較すると、ＲＤＡＣ４１０には、２倍の数のユニット抵抗器が必要であると考えられる。
【００４８】
図８をここで参照すると、例示的な完全差動ＲＤＡＣ回路２００が示されている。完全差動ＲＤＡＣ回路２００は、ｎビットデジタル入力信号から導出されたアナログ出力信号を供給することができる。ＲＤＡＣ回路２００は、図示のように、Ｄ２N−１ビット入力をサポートするようにサイズ設定することができることは認められるものとする。一部の実施では、あらゆる整数のビット入力でサイズ設定することができる。ＲＤＡＣ回路２００は、第１の側のＲＤＡＣ回路２３２及び第２の側のＲＤＡＣ回路２３４を含むことができる。第１の側のＲＤＡＣ回路２３２は、複数の第１の側の抵抗性回路分岐及び第１の側の出力ノードＶｐを含むことができる。複数の第１の側の抵抗性回路分岐の各々は、第１の側の抵抗性回路分岐の第１の端部２１２を有する第１の側の第１のインバータ回路２１４を含むことができる。第１の側の抵抗性回路分岐の第１の端部２１２は、第１の側のビット入力、例えば、Ｄ０、Ｄ２、Ｄ３．．．、Ｄ２N−１）の１つを受信するように構成することができる。複数の第１の側の抵抗性回路分岐の各々は、第１の側の第２のインバータ回路２１６及び第１の側の抵抗性構成要素２１８を含むことができる。第１の側の抵抗性構成要素２１８は、第１の側のビット入力のための出力電圧を供給するように構成された第１の側の抵抗性回路分岐の第２の端部を含むことができる。第１の側の抵抗性回路分岐の第２の端部の各々は、第１の側の出力ノードＶｐに作動的に結合することができる。ＲＤＡＣ回路２００内の第１の側の抵抗性回路分岐は、本明細書で開示する例示的な抵抗性回路分岐に関連付けられた様々な態様及び構成を含め、上述のように構成することができることは認められるものとする。ＲＤＡＣ回路２００は、第１の側の出力ノードＶｐに作動的に結合された負荷抵抗性構成要素３３６を含むことができる。負荷抵抗性構成要素３３６の第１の端部は、第１の側の出力ノードＶｐに作動的に結合することができ、負荷抵抗性構成要素３３６の第２の端部は、接地（代替的に、ある一定の供給電圧又は基準電圧）に作動的に結合することができる。
【００４９】
図８を依然として参照すると、第２の側のＲＤＡＣ回路２３４は、複数の第２の側の抵抗性回路分岐及び第２の側の出力ノードＶｎを含むことができる。複数の第２の側の抵抗性回路分岐の各々は、第２の側の抵抗性回路分岐の第１の端部２１２を有する第２の側の第１のインバータ回路２１４を含むことができる。第２の側の抵抗性回路分岐の第１の端部２１２は、第２の側のビット入力、例えば、Ｄｂ０、Ｄｂ２、Ｄｂ３．．．、Ｄｂ２N−１の１つを受信するように構成することができる。態様によると、第２の側のビット入力は、ｎビットデジタル入力信号の対応する第１の側のビット入力の相補型ビット入力であるように構成することができる。複数の第２の側の抵抗性回路分岐の各々は、第２の側の第２のインバータ回路２１６及び第２の側の抵抗性構成要素２１８を含むことができる。第２の側の抵抗性構成要素２１８は、第２の側のビット入力のための出力電圧を供給するように構成された第２の側の抵抗性回路分岐の第２の端部を含むことができる。第２の側の抵抗性回路分岐の第２の端部の各々は、第２の側の出力ノードＶｎに作動的に結合することができる。ＲＤＡＣ回路２００内の第２の側の抵抗性回路分岐は、本明細書で開示する例示的な抵抗性回路分岐に関連付けられた様々な態様及び構成を含め、上述のように構成することができることは認められるものとする。ＲＤＡＣ回路２００は、第２の側の出力ノードＶｎに作動的に結合された第２の側の負荷抵抗性構成要素３３８を含むことができる。負荷抵抗性構成要素３３６の第１の端部は、第２の側の出力ノードＶｎに作動的に結合することができ、負荷抵抗性構成要素３３８の第２の端部は、接地（又はある一定の供給電圧又は基準電圧）に作動的に結合することができる。作動時に、第１の側の出力ノードＶｐ及び第２の側の出力ノードＶｎは、ＲＤＡＣ回路２００に向けてアナログ出力信号（例えば、Ｖｔｏｔ＝Ｖｐ−Ｖｎ）を供給するように構成することができる。態様によると、第１の側の出力ノードＶｐ及び第２の側の出力ノードＶｎは、１００Ω外部負荷を供給することができる。
【００５０】
図９は、例示的なインタリーブＲＤＡＣ回路３００を示す回路図である。インタリーブＲＤＡＣ回路３００は、２つ又はそれよりも多くの完全差動ＲＤＡＣ回路を含むことができる。２つ又はそれよりも多くの完全差動ＲＤＡＣ回路は、高速用途に向けて交互配置するか又は並列化することができる。インタリーブ−バイ−２ＲＤＡＣ回路の構成を図９に示すが、本明細書で開示する交互配置アーキテクチャをより多くのＲＤＡＣ回路構成に拡張することができることは認められるものとする。一態様では、インタリーブ−バイ−Ｎは、本発明の開示に従って実施することができ、各完全差動ＲＤＡＣ回路は、ＮＸＧｂｐｓインタリーブＲＤＡＣ回路をもたらすためにＮ個のこのようなＲＤＡＣ回路付きのＸＧｂｐｓＲＤＡＣ回路とすることができる。態様によると、インタリーブＲＤＡＣ回路は、クロックの少なくとも２つの位相を必要とする場合があり、かつリターン−ツー−ゼロ作動を行うと見ることができる。一部の実施では、このリターン−ツー−ゼロ作動は、あらゆる符号間干渉（ＩＳＩ）の影響を低減するのを補助することができる。
【００５１】
ＲＤＡＣ回路３００は、ｎビットデジタル入力信号から導出されたアナログ出力信号を供給することができる。ＲＤＡＣ回路３００は、第１のＲＤＡＣ回路２００ａ、第２のＲＤＡＣ回路２００ｂ、第１の出力ノードＶｐ、及び第２の出力ノードＶｎを含むことができる。第１のＲＤＡＣ回路２００ａは、複数の第１の側の抵抗性回路分岐２３２ａ、第１のノード３２２ａ、第１のスイッチ３２６ａ、及び第２のスイッチ３２８ａを含むことができる。複数の第１の側の抵抗性回路分岐２３２ａの各々は、ｎビットデジタル入力信号から第１の側のビット入力を受信するように構成された抵抗性回路分岐の第１の端部及び第１の側のビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部を含むことができる。第１のノード３２２ａは、複数の第１の側の抵抗性回路分岐の各々の抵抗性回路分岐の第２の端部に作動的に結合することができる。第１のスイッチ３２６ａは、第１のノード３２２ａに作動的に結合された第１の端部及び第１の抵抗器３３６ａに作動的に結合された第２の端部を含むことができる。第２のスイッチ３２８ａは、第１のノード３２２ａに作動的に結合された第１の端部及び第２の端部を含むことができる。
【００５２】
図９を依然として参照すると、第１のＲＤＡＣ回路２００ａは、複数の第２の側の抵抗性回路分岐２３４ａ、第２のノード３４２ａ、第３のスイッチ３４６ａ、及び第４のスイッチ３４８ａを含むことができる。複数の第２の側の抵抗性回路分岐２３４ａの各々は、第２の側のビット入力を受信するように構成された抵抗性回路分岐の第１の端部及び第２の側のビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部を含むことができる。第２のノード３４２ａは、第２の複数の抵抗性回路分岐の各々の抵抗性回路分岐の第２の端部に作動的に結合することができる。第３のスイッチ３４６ａは、第２のノード３４２ａに作動的に結合された第１の端部及び第２の抵抗器３３８ａに作動的に結合された第２の端部を含むことができる。第４のスイッチ３４８ａは、第２のノード３４２ａに作動的に結合された第１の端部及び第２の端部を含むことができる。
【００５３】
第２のＲＤＡＣ回路２００ｂは、複数の第３の側抵抗性回路分岐２３２ｂ、第３のノード３２２ｂ、第５のスイッチ３２６ｂ、及び第６のスイッチ３２８ｂを含むことができる。複数の第３の側抵抗性回路分岐２３２ｂの各々は、ｎビットデジタル入力信号から第３の側ビット入力を受信するように構成された抵抗性回路分岐の第１の端部及び第３の側ビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部を含むことができる。第３のノード３２２ｂは、複数の第３の側抵抗性回路分岐の各々の抵抗性回路分岐の第２の端部に作動的に結合することができる。第５のスイッチ３２６ｂは、第３のノード３２２ｂに作動的に結合された第１の端部及び第３の抵抗器３３６ｂに作動的に結合された第２の端部を含むことができる。第６のスイッチ３２８ｂは、第３のノード３２２ｂに作動的に結合された第１の端部と、第２の端部とを含むことができる。
【００５４】
図９を引き続き参照すると、第２のＲＤＡＣ回路２００ｂは、複数の第４の側の抵抗性回路分岐２３４ｂ、第４のノード３４２ｂ、第７のスイッチ３４６ｂ、及び第８のスイッチ３４８ｂを含むことができる。複数の第４の側の抵抗性回路分岐２３４ｂの各々は、第４の側のビット入力を受信するように構成された抵抗性回路分岐の第１の端部及び第４の側のビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部を含むことができる。第４のノード３４２ｂは、複数の第４の側の抵抗性回路分岐の各々の抵抗性回路分岐の第２の端部に作動的に結合されている。第７のスイッチ３４６ｂは、第４のノード３４２ｂに作動的に結合された第１の端部及び第４の抵抗器３３８ｂに作動的に結合された第２の端部を含むことができる。第８のスイッチ３４８ｂは、第４のノード３４２ｂに作動的に結合された第１の端部及び第２の端部を含むことができる。
【００５５】
図９を依然として参照すると、ＲＤＡＣ回路３００の第１の出力ノードＶｐは、第２のスイッチ３２８ａの第２の端部及び第６のスイッチ３２８ｂの第２の端部に作動的に結合することができる。同様に、ＲＤＡＣ回路３００の第２の出力ノードＶｎは、第４のスイッチ３４８ａの第２の端部及び第８のスイッチ３４８ｂの第２の端部に作動的に結合することができる。態様によると、第１の出力ノードＶｐ及び第２の出力ノードＶｎは、１００Ω外部負荷を供給することができる。
【００５６】
態様によると、第２の側のビット入力の各々は、対応する第１の側のビット入力の相補型ビット入力であるように構成することができ、第４の側のビット入力の各々は、対応する第３の側ビット入力の相補型ビット入力であるように構成することができる。別の態様では、複数の第１の側の抵抗性回路分岐、複数の第２の側の抵抗性回路分岐、複数の第３の側抵抗性回路分岐、及び複数の第４の側の抵抗性回路分岐のうちの少なくとも１つは、例示的な抵抗性回路分岐１０に関して上述したように抵抗性回路分岐構成を含むことができる。
【００５７】
図１０は、例示的なクロッキング信号を示すクロッキング図である。クロッキング持続時間は、第１のクロッキング持続時間３７１、第２のクロッキング持続時間３７２、第３のクロッキング持続時間３７３、及び第４のクロッキング持続時間３７４を含むことができる。ＲＤＡＣ回路３００の例示的な作動は、クロッキング図及び図２２及び２３を参照して説明することができる。態様では、クロッキング名称ΦＡ及びΦＢは、それぞれ、第１のＲＤＡＣ回路２００ａ及び第２のＲＤＡＣ回路２００ｂにデータをラッチするクロックを表すことができる。
【００５８】
尚、単に便宜上、図２３及び２２を図１２より先に以下に説明する。
【００５９】
図２３は、第１のクロッキング持続時間３７１中のＲＤＡＣ回路３００を示す回路図である。例えば、第１のスイッチ３２６ａ、第３のスイッチ３４６ａ、第６のスイッチ３２８ｂ、及び第８のスイッチ３４８ｂは、第１のクロッキング持続時間３７１中にオンにされるように構成することができる。更に、第２のスイッチ３２８ａ、第４のスイッチ３４８ａ、第５のスイッチ３２６ｂ、及び第７のスイッチ３４６ｂは、第１のクロッキング持続時間３７１中にオフにされるように構成することができる。
【００６０】
図２２は、第２のクロッキング持続時間３７２中のＲＤＡＣ回路３００を示す回路図である。例えば、第２のスイッチ３２８ａ、第４のスイッチ３４８ａ、第５のスイッチ３２６ｂ、及び第７のスイッチ３４６ｂは、第２のクロッキング持続時間３７２中にオンにされるように構成することができる。更に、第１のスイッチ３２６ａ、第３のスイッチ３４６ａ、第６のスイッチ３２８ｂ、及び第８のスイッチ３４８ｂは、第２のクロッキング持続時間３７２中にオフにされるように構成することができる。
【００６１】
図１２をここで参照すると、回路図は、ＲＤＡＣ回路の側の例示的な符号化を示している。図１２は、例示的なセグメント化されたＲＤＡＣを示し、２項実施及び単項実施を含むことができる。本明細書に説明する符号化方式は、シングルエンドＲＤＡＣ回路、完全差動ＲＤＡＣ回路の各側、並びに他のＲＤＡＣ構成に関連して使用することができることは認められるものとする。一態様によると、ＲＤＡＣの側の複数の抵抗性回路分岐は、少なくとも一部の最上位有効ビット１１ａを受信するための抵抗性回路分岐１０ａ〜ｆの第１の部分及び少なくとも一部の最下位有効ビット１１ｂを受信するための抵抗性回路分岐１０ｇ〜ｈの第２の部分を含むことができる。付加的な態様では、抵抗性回路分岐１０ａ〜ｆの第１の部分は、抵抗性回路分岐１０ｇ〜ｈの第２の部分と異なる方法で復号されるように構成することができる。例えば、抵抗性回路分岐１０ａ〜ｆの第１の部分は、少なくとも一部の最上位有効ビットに関する単項符号化方式（温度計符号化方式とも呼ばれる）に従って復号されるように構成することができ、抵抗性回路分岐１０ｇ〜ｈの第２の部分は、少なくとも一部の最下位有効ビットに関する２項符号化に従って復号されるように構成することができる。
【００６２】
尚、図２０、図２１、図１４、及び図１３は、単に便宜上、順不同で以下に説明する。限定ではないが図２０及び図２１に示すコード方式のような様々なＲＤＡＣ回路の各側を符号化し、及び／又はその均衡を取る付加的な対策を用いることができる。図２０は、２項符号化の実施例を示す回路図であり、図２１は、単項符号化の実施例を示す回路図である。これらのコード方式の変形は、本発明の開示のある一定のＲＤＡＣ構成と共に使用することができることは認められるものとする。図２０を参照すると、例示的な２項符号化は、抵抗性回路分岐の複数の部分を含むことができる。２N-1部分は、２N-1抵抗性回路分岐を含むことができる。図示のように、２N-1部分は、抵抗性回路分岐１０ｎ、．．．から抵抗性回路分岐１０ｏ、．．．から抵抗性回路分岐１０ｐを含むことができる。２2部分は、４つの抵抗性回路分岐１０ｇ、１０ｈ、１０ｉ、及び１０ｊを含むことができる。２1部分は、２つの抵抗性回路分岐１０ｋ及び１０ｌを含むことができる。２0部分は、１つの抵抗性回路分岐１０ｍを含むことができる。抵抗性回路分岐の総数は、ある一定のｎビットＲＤＡＣ構成及びＲＤＡＣ回路構成の他の態様に依存することになる。例えば、４ビットＲＤＡＣ実施では、２N-1部分は、８つの抵抗性回路分岐を有する２3部分、４つの抵抗性回路分岐を有する２2部分、２つの抵抗性回路分岐を有する２1部分、及び１つの抵抗性回路分岐を有する２0部分を含むことができる。対応するアナログ出力電圧を生成する２項コードは、図１４に示すように４ビットＲＤＡＣ内で実施することができる。
【００６３】
図１３は、例示的な完全差動ＲＤＡＣの側を示す回路図である。本発明の開示の様々なＲＤＡＣ構成のインピーダンス整合の態様を図１３に関して説明する。例えば、完全差動４ビットＲＤＡＣ実施５００の側は、複数の抵抗性回路分岐５１０への（矢印５１２）等価インピーダンス及び外部負荷までの（矢印５１４）同じ等価インピーダンスを有することができる。一実施において、等価インピーダンスは、５０Ωとすることができる。４ビットＲＤＡＣ実施において５０Ω等価インピーダンスを取得するために、各抵抗性構成要素は、ほぼ８００Ω（例えば、２4ｘ５０Ω＝８００Ω）とすることができる。５０Ω等価インピーダンスが完全差動ＲＤＡＣの側で望ましいＲＤＡＣの他のＮビット実施において、各抵抗性構成要素は、２Nｘ５０Ω＝ＲΩにより計算することができる。
【００６４】
更に、４ビットＲＤＡＣ実施５００の側又はその一部分は、温度計符号化することができる。温度計符号化された実施において、単一の抵抗性回路分岐は、ユニット信号レベルにより表すことができる。
【００６５】
図１４をここで参照すると、例示的な完全差動ＲＤＡＣの側の例示的な符号化及びアナログ出力値を示す表が示されている。例えば、４ビット完全差動ＲＤＡＣにおいて、コードの１６（すなわち、２4）個の可能なレベルがある場合がある。表５２０は、最大測定限界１Ｖの構成において対応するデジタルコードの例示的なアナログ出力電圧を示している。表５２０は、本発明の開示によるＲＤＡＣの様々な態様及び実施例に関連の可能なアナログ出力電圧の一例に過ぎないことは理解されるものとする。
【００６６】
図１５〜図１８は、様々なデジタルビット入力組合せのアナログ電圧計算の実施例である。図１５において、得られるアナログ電圧出力は、ｎビットデジタル入力信号の各ビット入力が「０」である時に０Ｖとすることができる。一部の構成において、複数の抵抗性回路分岐５１０ｚの１６個全てをコード０で４ビットＲＤＡＣに向けて０Ｖの得られるアナログ電圧出力をもたらすために、接地（又はある一定の供給電圧又は基準電圧）に接続することができる。図１６に示すように、得られるアナログ電圧出力は、ｎビットデジタル入力信号の１５個のビット入力が「０」であり、１つのビット入力は「１」である時に０．０６２５Ｖとすることができる。一部の構成において、複数の抵抗性回路分岐５１０ｚのうちの１５個は、接地（又はある一定の供給電圧又は基準電圧）に接続することができ、複数の抵抗性回路分岐５１０ｙの１つは、コード１で４ビットＲＤＡＣの０．０６２５Ｖの得られるアナログ電圧出力をもたらすために供給電圧に接続することができる。
【００６７】
図１７及び図１８は、様々なデジタルビット入力組合せのアナログ電圧計算の更に別の例を示している。図１７に示すように、ｎビットデジタル入力信号の９つのビット入力が「０」であり、７つのビット入力が「１」である時に、得られるアナログ電圧出力は、０．４３７５Ｖとすることができる。一部の構成において、複数の抵抗性回路分岐５１０ｚのうちの９個は、接地（代替的に、ある一定の供給電圧又は基準電圧）に接続することができ、複数の抵抗性回路分岐５１０ｙのうちの７個は、コード７で４ビットＲＤＡＣの０．４３７５Ｖの得られるアナログ電圧出力をもたらすために供給電圧に接続することができる。図１８に示すように、ｎビットデジタル入力信号の２つのビット入力が「０」であり、１４のビット入力が「１」である時に、得られるアナログ電圧出力は、０．８７５Ｖとすることができる。一部の構成において、複数の抵抗性回路分岐５１０ｚのうちの２個は、接地（代替的に、ある一定の供給電圧又は基準電圧）に接続することができ、複数の抵抗性回路分岐５１０ｙのうちの１４個は、コード１４で４ビットＲＤＡＣの０．８７５Ｖの得られるアナログ電圧出力をもたらすために供給電圧に接続することができる。図１４の表５２０又は本発明の開示で考えられる他のこのようなコード計算の表に示すようなアナログ出力電圧の他の計算は、４ビットＲＤＡＣ又は他のｎビットＲｄＡｃの様々なコードに向けて同様に計算することができる。
【００６８】
図１９をここで参照すると、例示的なアナログ出力信号が示されている。例示的なアナログ出力信号５３０は、理想的な構成要素を利用して１ＧＨｚの入力信号周波数及び１６ＧＨｚのサンプリング周波数で４ビットＲＤＡＣのシミュレーションから導出される。作動時に、様々なアナログ出力信号は、本発明の開示の様々なＲＤＡＣ実施によって供給することができる。
【００６９】
本発明の技術の別の態様により、ｎビットデジタル入力信号から導出されたアナログ出力信号を変換する方法を本明細書で様々な図及び説明を参照して開示する。例示的方法は、入力ビットが低い時に第１のインバータ回路の第１のスイッチを第１の供給電圧に接続する作動を含むことができる。本方法は、入力ビットが低い時に第１のインバータ回路の第２のスイッチを開く作動及び入力ビットは低い時に第２のインバータ回路の第１のスイッチを開く作動を含むことができる。更に、本方法は、入力ビットが低い時に第２のインバータ回路の第２のスイッチを第２の供給電圧に接続する作動を含むことができる。本方法は、抵抗性構成要素の第２の端部で入力ビットのための出力電圧を生成する作動を更に含むことができる。
【００７０】
一態様によると、第２のインバータ回路の第１のスイッチは、第３の供給電圧に作動的に結合された第１の端部及び抵抗性構成要素の第１の端部に作動的に結合された第２の端部を含むことができる。別の態様によると、第２のインバータ回路の第２のスイッチは、抵抗性構成要素の第１の端部に作動的に結合された第１の端部及び第２の供給電圧に作動的に結合された第２の端部を含む。
【００７１】
更に、本方法は、入力ビットが高い時に第１のインバータ回路の第１のスイッチを開く作動を更に含むことができる。本方法は、入力ビットが高い時に第１のインバータ回路の第２のスイッチを第４の供給電圧に接続する作動及び入力ビットが高い時に第２のインバータ回路の第１のスイッチを第２の供給電圧に接続する作動を更に含むことができる。更に、本方法は、入力ビットが高い時に第２のインバータ回路の第２のスイッチを開く作動を更に含むことができる。ｎビットデジタル入力信号から導出されたアナログ出力信号を変換する別の方法において、スイッチング回路は、第１及び第２のスイッチを含むことができ、かつ入力ビットに基づいて出力電圧を供給するために抵抗性構成要素をプルアップ又はプルダウンするように構成することができる。
【００７２】
本発明の開示の態様の様々な実施例を便宜上付番した条項（１、２、３のような）として以下に説明する。これらは、例として示すものであり、本発明の技術を限定しない。図及び参照番号の識別表示は、単に例証及び例示の目的として以下に示すものであり、特許請求の範囲は、それらの識別表示により限定されない。
【００７３】
１．ｎビットデジタル入力信号から導出されたアナログ出力信号を供給する抵抗性デジタル／アナログ変換器（ＲＤＡＣ）回路（例えば、図７の１００）であって、ｎビットデジタル入力信号のビット入力（例えば、図１ＡのＤ）を受信するように構成された抵抗性回路分岐の第１の端部（例えば、図１Ａの１２）と、第１のインバータ回路の出力を供給するように構成された第２の端部を有する第１のインバータ回路（例えば、１４又は図１ＡのＩ１）と、第１のインバータ回路の第２の端部に作動的に結合された第１の端部と、第２のインバータ回路の出力を供給するように構成された第２の端部とを有する第２のインバータ回路（例えば、図１Ａの１６又はＩ２）と、第２のインバータ回路の第２の端部に作動的に結合された第１の端部と、ビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部（例えば、図１Ａの２２）とを有する抵抗性構成要素（例えば、図１Ａの１８）とを各々が含む並列に位置決めされた複数の抵抗性回路分岐（例えば、図１Ａ〜図１Ｃの１０）と、抵抗性回路分岐の第２の端部の各々に作動的に結合されたアナログ出力信号を供給する出力ノード（例えば、図７の１２２）とを含む抵抗性デジタル／アナログ変換器。
【００７４】
２．第１のインバータ回路が、第１の供給電圧に作動的に結合されるように構成された第１のスイッチ端部と第１のインバータ回路の第２の端部に作動的に結合された第２のスイッチ端部とを有して第１の供給電圧（例えば、図１Ｂの５４）に接続されるように構成された第１のスイッチ（例えば、図１Ｂの２３）と、第１のインバータ回路の第２の端部に作動的に結合された第１のスイッチ端部と第２の供給電圧に作動的に結合されるように構成された第２のスイッチ端部とを有して第２の供給電圧（例えば、図１ＢのＧＮＤ）に接続されるように構成された第２のスイッチ（例えば、図１Ｂの２５）とを含む条項１に記載のＲＤＡＣ回路。
【００７５】
３．第１のインバータ回路の第１のスイッチが、ＰＭＯＳトランジスタ（例えば、図４の７３）を含み、第１のインバータ回路の第２のスイッチが、ＮＭＯＳトランジスタ（例えば、図４の７５）を含む上述の条項のいずれか１項に記載のＲＤＡＣ回路。
【００７６】
４．第１のインバータ回路が、第１のリタイムされたクロッキング信号を受信するように構成された第１のリタイミングスイッチ（例えば、図４の７１）と、第２のリタイムされたクロッキング信号を受信するように構成された第２のリタイミングスイッチ（例えば、図４の７７）とを更に含む上述の条項のいずれか１項に記載のＲＤＡＣ回路。
【００７７】
５．第２のインバータ回路が、第３の供給電圧に作動的に結合されるように構成された第１のスイッチ端部と第２のインバータ回路の第２の端部に作動的に結合された第２のスイッチ端部とを有して第３の供給電圧（例えば、図１Ｂの５６）に接続されるように構成された第１のスイッチ（例えば、図１Ｂの２４）と、第２のスイッチ（例えば、図１Ｂの２６）、第２のインバータ回路の第２の端部に作動的に結合された第１のスイッチ端部と第４の供給電圧に作動的に結合されるように構成された第２のスイッチ端部とを有して第４の供給電圧（例えば、図１ＢのＧＮＤ）に接続されるように構成された第２のスイッチとを含む上述の条項のいずれか１項に記載のＲＤＡＣ回路。
【００７８】
６．第２のインバータ回路の第１のスイッチが、ＰＭＯＳトランジスタ（例えば、図１Ｃの３３）を含み、第２のインバータ回路の第２のスイッチが、ＮＭＯＳトランジスタ（例えば、図１Ｃの３５）を含む上述の条項のいずれか１項に記載のＲＤＡＣ回路。
【００７９】
７．第２のインバータ回路が、較正回路（例えば、図２及び図３）を含む上述の条項のいずれか１項に記載のＲＤＡＣ回路。
【００８０】
８．較正回路が、第１の同調スイッチ（例えば、図２の４３）と、第２の同調スイッチ（例えば、図２の４５）と、静的同調デジタル／アナログ回路（例えば、図２の６２）とを含み、第１の同調スイッチが、第２のインバータ回路及び静的同調デジタル／アナログ回路の第１のスイッチに作動的に結合され、第２の同調スイッチが、第２のインバータ回路及び静的同調デジタル／アナログ回路の第２のスイッチに作動的に結合される上述の条項のいずれか１項に記載のＲＤＡＣ回路。
【００８１】
９．較正回路が、補助抵抗性はしご式デジタル／アナログ変換器（例えば、図３の６８Ａ）を含み、抵抗性構成要素が、２つ又はそれよりも多くの抵抗セグメント（例えば、図３の１８Ａ〜Ｄ）を含み、補助抵抗性はしご式デジタル／アナログ変換器が、２つ又はそれよりも多くの同調抵抗器（例えば、図３の６４）及び２つ又はそれよりも多くの較正スイッチ（例えば、図３の６６）を通じて２つ又はそれよりも多くの抵抗セグメントに作動的に結合される上述の条項のいずれか１項に記載のＲＤＡＣ回路。
【００８２】
１０．第１の供給電圧（例えば、図６の９３を通じて図１Ｂの５４）を供給するように構成された第１の受動フィルタリング回路（例えば、図６の９０）を更に含み、第１の受動フィルタリング回路が、電圧供給源（例えば、Ｖｄｄを通じて図６の９７）及び第２の供給電圧（例えば、ＧＮＤを通じて図６の９５）に作動的に結合されるように構成された上述の条項のいずれか１項に記載のＲＤＡＣ回路。
【００８３】
１１．第３の供給電圧（例えば、図６の９３を通じて図１Ｂの５６）を供給するように構成された第２の受動フィルタリング回路（例えば、図６の９０）を更に含み、第２の受動フィルタリング回路が、電圧供給源（例えば、Ｖｄｄを通じて図６の９７）及び第４の供給電圧（例えば、ＧＮＤを通じて図６の９５）に作動的に結合されるように構成された上述の条項のいずれか１項に記載のＲＤＡＣ回路。
【００８４】
１２．複数の抵抗性回路分岐が、少なくとも一部の最上位有効ビット（例えば、図１２の１１Ａ）を受信するための抵抗性回路分岐の第１の部分と、少なくとも一部の最下位有効ビット（例えば、図１２の１１Ｂ）を受信するための抵抗性回路分岐の第２の部分とを含み、抵抗性回路分岐の第１の部分が、抵抗性回路分岐の第２の部分と異なる方法で復号されるように構成された上述の条項のいずれか１項に記載のＲＤＡＣ回路。
【００８５】
１３．抵抗性回路分岐の第１の部分が、少なくとも一部の最上位有効ビットの単項符号化に従って復号されるように構成され、抵抗性回路分岐の第２の部分が、少なくとも一部の最下位有効ビットの２項符号化に従って復号されるように構成された上述の条項のいずれか１項に記載のＲＤＡＣ回路。
【００８６】
１４．抵抗性構成要素が、単一ユニット抵抗器（例えば、図１Ａの１８）である上述の条項のいずれか１項に記載のＲＤＡＣ回路。
【００８７】
１５．出力ノード（例えば、図８のＶｐ）に作動的に結合された負荷抵抗性構成要素（例えば、図８の３３６）を更に含む上述の条項のいずれか１項に記載のＲＤＡＣ回路。
【００８８】
１６．ｎビットデジタル入力信号から導出されたアナログ出力信号を供給する完全差動抵抗性デジタル／アナログ変換器（ＲＤＡＣ）回路（例えば、図８の２００）であって、ｎビットデジタル入力信号から第１の側のビット入力（例えば、図８のＤ０）を受信するように構成された第１の側の抵抗性回路分岐の第１の端部（例えば、図８の２１２）と第１の側の第１のインバータ回路の出力を供給するように構成された第２の端部とを有する第１の側の第１のインバータ回路（例えば、図８の２１４）と、第１の側の第１のインバータ回路の第２の端部に作動的に結合された第１の端部と第１の側の第２のインバータ回路の出力を供給するように構成された第２の端部とを有する第１の側の第２のインバータ回路（例えば、図８の２１６）と、第１の側の第２のインバータ回路の第２の端部に作動的に結合された第１の端部と第１の側のビット入力のための出力電圧を供給するように構成された第１の側の抵抗性回路分岐の第２の端部とを有する第１の側の抵抗性構成要素（例えば、図８の２１８）とを各々が含む複数の第１の側の抵抗性回路分岐と、第１の側の抵抗性回路分岐の第２の端部の各々に作動的に結合された第１の側の出力ノード（例えば、図８のＶｐ）とを含む第１の側のＲＤＡＣ回路（例えば、図８の２３２）と、第２の側のビット入力（例えば、図８のＤｂ０）を受信するように構成された第２の側の抵抗性回路分岐の第１の端部（例えば、図８の２１２）と，第２の側の第１のインバータ回路の出力を供給するように構成された第２の端部とを有する第２の側の第１のインバータ回路（例えば、図８の２１４）と、第２の側の第１のインバータ回路の第２の端部に作動的に結合された第１の端部と、第２の側の第２のインバータ回路の出力を供給するように構成された第２の端部とを有する第２の側の第２のインバータ回路（例えば、図８の２１６）と、第２の側の第２のインバータ回路の第２の端部に作動的に結合された第１の端部と第２の側のビット入力のための出力電圧を供給するように構成された第２の側の抵抗性回路分岐の第２の端部とを有する第２の側の抵抗性構成要素（例えば、図８の２１８）とを各々が含む複数の第２の側の抵抗性回路分岐と、第２の側の抵抗性回路分岐の第２の端部の各々に作動的に結合された第２の側の出力ノード（例えば、図８のＶｎ）とを含む第２の側のＲＤＡＣ回路（例えば、図８の２３４）とを含み、第２の側のビット入力の各々が、ｎビットデジタル入力信号の対応する第１の側のビット入力の相補型ビット入力であるように構成され（例えば、第２の側の２３４のビット入力Ｄｂ０、Ｄｂ１、Ｄｂ２…Ｄｂ２N−１が、図８の第１の側の２３２のビット入力Ｄ０、Ｄ１、Ｄ２…Ｄ２Ｎ−１の補完であるように構成され）、第１の側の出力ノード及び第２の側の出力ノード（例えば、Ｖｔｏｔ＝Ｖｐ−図８のＶｎ）が、アナログ出力信号を供給するように構成された完全差動抵抗性デジタル／アナログ変換器（ＲＤＡＣ）回路。
【００８９】
１７．ｎビットデジタル入力信号から導出されたアナログ出力信号を供給するインタリーブ抵抗性デジタル／アナログ変換器（ＲＤＡＣ）回路（例えば、図９の３００）であって、各々がｎビットデジタル入力信号から第１の側のビット入力を受信するように構成された抵抗性回路分岐の第１の端部と第１の側のビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部とを有する複数の第１の側の抵抗性回路分岐（例えば、図９の２３２Ａ）と、複数の第１の側の抵抗性回路分岐の各々の抵抗性回路分岐の第２の端部に作動的に結合された第１のノード（例えば、図９の３２２Ａ）と、第１のノード（例えば、図９の３２２Ａ）に作動的に結合された第１の端部と第１の抵抗器（例えば、図９の３３６Ａ）に作動的に結合された第２の端部とを有する第１のスイッチ（例えば、図９の３２６Ａ）と、第１のノード（例えば、図９の３２２Ａ）に作動的に結合された第１の端部と第２の端部とを有する第２のスイッチ（例えば、図９の３２８Ａ）と、各々が第２の側のビット入力を受信するように構成された抵抗性回路分岐の第１の端部と第２の側のビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部とを有する複数の第２の側の抵抗性回路分岐（例えば、図９の２３４Ａ）と、第２の複数の抵抗性回路分岐の各々の抵抗性回路分岐の第２の端部に作動的に結合された第２のノード（例えば、図９の３４２Ａ）と、第２のノード（例えば、図９の３４２Ａ）に作動的に結合された第１の端部と第２の抵抗器（例えば、図９の３３８Ａ）に作動的に結合された第２の端部とを有する第３のスイッチ（例えば、図９の３４６Ａ）と、第２のノード（例えば、図９の３４２Ａ）及び第２の端部に作動的に結合された第１の端部を有する第４のスイッチ（例えば、図９の３４８Ａ）とを含む第１のＲＤＡＣ回路（例えば、図９の２００Ａ）と、各々がｎビットデジタル入力信号から第３の側ビット入力を受信するように構成された抵抗性回路分岐の第１の端部と第３の側ビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部とを有する複数の第３の側抵抗性回路分岐（例えば、図９の２３２Ｂ）と、複数の第３の側抵抗性回路分岐の各々の抵抗性回路分岐の第２の端部に作動的に結合された第３のノード（例えば、図９の３２２Ｂ）と、第３のノード（例えば、図９の３２２Ｂ）に作動的に結合された第１の端部と第３の抵抗器（例えば、図９の３３６Ｂ）に作動的に結合された第２の端部とを有する第５のスイッチ（例えば、図９の３２６Ｂ）と、第６のスイッチ（例えば、図９の３２８Ｂ）、第３のノード（例えば、図９の３２２Ｂ）、及び第２の端部に作動的に結合された第１の端部を有する第６のスイッチと、各々が第４の側のビット入力を受信するように構成された抵抗性回路分岐の第１の端部と第４の側のビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部とを有する複数の第４の側の抵抗性回路分岐（例えば、図９の２３４Ｂ）と、複数の第４の側の抵抗性回路分岐の各々の抵抗性回路分岐の第２の端部に作動的に結合された第４のノード（例えば、図９の３４２Ｂ）と、第４のノード（例えば、図９の３４２Ｂ）に作動的に結合された第１の端部と第４の抵抗器（例えば、図９の３３８Ｂ）に作動的に結合された第２の端部とを有する第７のスイッチ（例えば、図９の３４６Ｂ）と、第４のノード（例えば、図９の３４２Ｂ）に作動的に結合された第１の端部と第２の端部とを有する第８のスイッチ（例えば、図９の３４８Ｂ）とを含む第２のＲＤＡＣ回路（例えば、図９の２００Ｂ）と、第２のスイッチ（例えば、図９の３２８Ａ）の第２の端部及び第６のスイッチ（例えば、図９の３２８Ｂ）の第２の端部に作動的に結合された第１の出力ノード（例えば、図９のＶｐ）と、第４のスイッチ（例えば、図９の３４８Ａ）の第２の端部及び第８のスイッチ（例えば、図９の３４８Ｂ）の第２の端部に作動的に結合された第２の出力ノード（例えば、図９のＶｎ）とを含み、第２の側のビット入力の各々が、対応する第１の側のビット入力の相補型ビット入力であるように構成され、第４の側のビット入力の各々が、対応する第３の側ビット入力の相補型ビット入力であるように構成され、複数の第１の側の抵抗性回路分岐、複数の第２の側の抵抗性回路分岐、複数の第３の側抵抗性回路分岐、及び複数の第４の側の抵抗性回路分岐のうちの少なくとも１つが、対応する抵抗性回路分岐の第１の端部（例えば、図１Ａの１２）に作動的に結合された第１の端部と第１のインバータ回路の出力を供給するように構成された第２の端部とを有する第１のインバータ回路（例えば、１４又は図１ＡのＩ１）と、第１のインバータ回路の第２の端部に作動的に結合された第１の端部と第２のインバータ回路の出力を供給するように構成された第２の端部とを有する第２のインバータ回路（例えば、図１Ａの１６又はＩ２）と、第２のインバータ回路の第２の端部に作動的に結合された第１の端部と対応する抵抗性回路分岐の第２の端部（例えば、図１Ａの２２）とを有する抵抗性構成要素（例えば、図１Ａの１８）とを含むインタリーブ抵抗性デジタル／アナログ変換器。
【００９０】
１８．第１のスイッチ（例えば、図９の３２６Ａ）、第３のスイッチ（例えば、図９の３４６Ａ）、第６のスイッチ（例えば、図９の３２８Ｂ）、及び第８のスイッチ（例えば、図９の３４８Ｂ）が、第１のクロッキング持続時間（例えば、図１０の３７１）中にオンにされるように構成され、第２のスイッチ（例えば、図９の３２８Ａ）、第４のスイッチ（例えば、図９の３４８Ａ）、第５のスイッチ（例えば、図９の３２６Ｂ）、及び第７のスイッチ（例えば、図９の３４６Ｂ）が、第１のクロッキング持続時間中にオフにされるように構成された上述の条項のいずれか１項に記載のインタリーブＲＤＡＣ回路。
【００９１】
１９．第２のスイッチ（例えば、図９の３２８Ａ）、第４のスイッチ（例えば、図９の３４８Ａ）、第５のスイッチ（例えば、図９の３２６Ｂ）、及び第７のスイッチ（例えば、図９の３４６Ｂ）が、第２のクロッキング持続時間（例えば、図１０の３７２）中にオンにされるように構成され、第１のスイッチ（例えば、図９の３２６Ａ）、第３のスイッチ（例えば、図９の３４６Ａ）、第６のスイッチ（例えば、図９の３２８Ｂ）、及び第８のスイッチ（例えば、図９の３４８Ｂ）が、第２のクロッキング持続時間中にオフにされるように構成された上述の条項のいずれか１項に記載のインタリーブＲＤＡＣ回路。
【００９２】
２０．ｎビットデジタル入力信号から導出されたアナログ出力信号を変換する方法であって、入力ビットが低い時に第１のインバータ回路（例えば、図１Ｂの１４）の第１のスイッチ（例えば、図１Ｂの２３）を第１の供給電圧（例えば、図１Ｂの５４）に接続する段階と、入力ビットが低い時に第１のインバータ回路の第２のスイッチ（例えば、図１Ｂの２５）を開く段階と、入力ビットが低い時に第２のインバータ回路（例えば、図１Ｂの１６）の第１のスイッチ（例えば、図１Ｂの２４）を開く段階と、入力ビットが低い時に第２のインバータ回路の第２のスイッチ（例えば、図１Ｂの２６））を第２の供給電圧（例えば、図１ＢのＧＮＤ）に接続する段階と、抵抗性構成要素（例えば、図１Ｂの１８）の第２の端部で入力ビットのための出力電圧を生成する段階とを含み、第２のインバータ回路の第１のスイッチが、第３の供給電圧（例えば、図１Ｂの５６）に作動的に結合された第１の端部と、抵抗性構成要素（例えば、図１Ｂの１８）の第１の端部に作動的に結合された第２の端部（例えば、図１ＢのＸ）を含み、第２のインバータ回路の第２のスイッチが、抵抗性構成要素の第１の端部に作動的に結合された第１の端部（例えば、図１ＢのＸ）と、第２の供給電圧に作動的に結合された第２の端部とを含む方法。
【００９３】
２１．ｎビットデジタル入力信号から導出されたアナログ出力信号を変換する段階を更に含み、入力ビットが高い時に第１のインバータ回路（例えば、図１Ｂの１４）の第１のスイッチ（例えば、図１Ｂの２３）を開く段階と、入力ビットが高い時に第１のインバータ回路の第２のスイッチ（例えば、図１Ｂの２５））を第４の供給電圧（例えば、図１ＢのＧＮＤ）に接続する段階と、入力ビットが高い時に第２のインバータ回路（例えば、図１Ｂの１６）の第１のスイッチ（例えば、図１Ｂの２４）を第２の供給電圧に接続する段階と、入力ビットが高い時に第２のインバータ回路の第２のスイッチ（例えば、図１Ｂの２６）を開く段階とを含む上述の条項のいずれか１項に記載の方法。
【００９４】
２２．第１の供給電圧が第３の供給電圧より高い上述の条項のいずれか１項に記載の方法。
【００９５】
２３．ｎビットデジタル入力信号から導出されたアナログ出力信号を変換する方法であって、入力ビットが高い時にスイッチング回路（例えば、図１Ｂの１６）の第１のスイッチ（例えば、図１Ｂの２４））を第１の供給電圧（例えば、図１Ｂの５６）に接続する段階と、入力ビットが高い時にスイッチング回路の第２のスイッチ（例えば、図１Ｂの２６）を開く段階と、抵抗性構成要素（例えば、図１Ｂの１８）の第１の端部に結合された出力ノード（例えば、図１Ｂの２）で入力ビットのための出力電圧を生成する段階とを含み、スイッチング回路の第１のスイッチが、第１の供給電圧に作動的に結合された第１の端部と、抵抗性構成要素の第２の端部に作動的に結合された第２の端部（例えば、図１ＢのＸ）とを含み、スイッチング回路の第２のスイッチが、抵抗性構成要素の第２の端部に作動的に結合された第１の端部（例えば、図１ＢのＸ）と、第２の供給電圧（例えば、図１ＢのＧＮＤ）に作動的に結合された第２の端部とを含む方法。
【００９６】
２４．入力ビットが低い時にスイッチング回路の第１のスイッチ（例えば、図１Ｂの２４）を開く段階と、入力ビットが低い時にスイッチング回路の第２のスイッチ（例えば、図１Ｂの２６））を第２の供給電圧に接続する段階とを更に含む上述の条項のいずれか１項に記載の方法。
【００９７】
２５．第１の供給電圧が、正の電圧であり、第２の供給電圧が、接地又はほぼ接地である上述の条項のいずれか１項に記載の方法。
【００９８】
方法は、上述の条項の１つ又はそれよりも多くに説明する作動の１つ又はそれよりも多くを含むことができる。
【００９９】
装置は、上述の条項の１つ又はそれよりも多くに説明する作動の１つ又はそれよりも多くを実行するための手段を含むことができる。
【０１００】
装置は、上述の条項の１つ又はそれよりも多くに説明する作動の１つ又はそれよりも多くを実行するように作動可能な構成要素を含むことができる。
【０１０１】
装置は、上述の条項の１つ又はそれよりも多くに説明する作動の１つ又はそれよりも多くを行うように構成された手段を含むことができる。
【０１０２】
一態様では、本明細書の条項のいずれも独立条項のいずれか１つ又は従属条項のいずれか１つに従属することができる。一態様では、条項（例えば、従属条項又は独立条項）のいずれも、あらゆる他の条項（例えば、従属条項又は独立条項）と組み合わせることができる。一態様では、請求項は、条項、文、語句、又は段落に記載の単語（例えば、段階、作動、手段、又は構成要素）の一部又は全部を含むことができる。一態様では、請求項は、１つ又はそれよりも多くの条項、文、語句、又は段落に説明された単語の一部又は全てを含むことができる。一態様では、条項、文、語句、又は段落の各々の単語の一部を除外する場合がある。一態様では、付加的な単語又は要素は、条項、文、語句、又は段落に追加される場合がある。一態様では、本発明の技術は、本明細書に説明する構成要素、要素、機能、又は作動の一部を利用せずに実施することができる。一態様では、本発明の技術は、付加的な構成要素、要素、機能、又は作動を利用して実行する場合がある。
【０１０３】
一態様では、本明細書に説明又は特許請求するあらゆる方法、命令、コード、手段、論理回路、構成要素、ブロック、モジュールなど（例えば、ソフトウエア又はハードウエア）は、図面（例えば、流れ図、ブロック図）に表すことができ、このような図面（明示的に示されたか否かに関わらず）は、引用により明示的に本明細書に組み込まれ、このような図面（まだ明示的に示されていないとしても）は、新規事項を構成することなく本発明の開示に追加することができる。簡潔さを期すために、条項／説明／請求項の一部（ただし必ずしも全てというわけではない）は、図面に明示的に表されているが、条項／説明／請求項のいずれも、明示的に示す図面と同様に図面中で表すことができる。例えば、各作動又は段階が矢印により次の作動又は段階に接続されるように方法に関する条項、文、又は請求項のいずれかに対して流れ図を示すことができる。別の実施において、ブロック図は、要素の各手段を要素のモジュール（例えば、アクションを行うモジュール）として表すことができるように、要素（例えば、アクションを行う手段）に対して手段を有する条項、文、又は請求項のいずれに対しても示すことができる。
【０１０４】
当業者は、本明細書に説明する様々な例示的なブロック、モジュール、要素、構成要素、方法、作動、段階、及びアルゴリズムのような項目が、ハードウエア又はハードウエア及びソフトウエアの組合せとして実施することができることを認識するであろう。
【０１０５】
ハードウエア及びソフトウエアの互換性を示すために、様々な例示的なブロック、モジュール、要素、構成要素、方法、作動、段階、及びアルゴリズムのような項目を機能性に関して一般的に説明した。このような機能性がハードウエア又はソフトウエアとして実施されるか否かは、システム全体に課せられるある一定の用途及び設計制約条件に依存する。当業者は、各ある一定の用途に向けて説明した機能性を異なる方法で実施することができる。
【０１０６】
一態様では、「手段」、ブロック、モジュール、要素、構成要素、又はプロセッサは、１つ又はそれよりも多くの機能又は作動を行う品目（例えば、ブロック、モジュール、要素、構成要素、又はプロセッサの１つ又はそれよりも多く）とすることができる。一態様では、そのような品目は、装置、ハードウエア、又はその一部とすることができる。実施において、品目は、機能を実行するか又は作動を行うように構成された１つ又はそれよりも多くの回路として実施することができる。回路は、１つ又はそれよりも多くの回路及び／又は論理を含むことができる。回路は、アナログ及び／又はデジタルとすることができる。回路は、電気的及び／又は光学的とすることができる。回路は、トランジスタを含むことができる。実施において、１つ又はそれよりも多くの品目は、処理システム（例えば、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ（ＦＰＧＡ）のような）として実施することができる。一実施において、例えば、品目はまた、機能を実行するか又は作動を行う命令の形態の構造を含む場合があり、命令は、機械可読媒体、別のデバイス、又はその部分上に符号化又は記憶され、命令は、ソフトウエア、アプリケーション、サブルーチン、又はその一部である場合がある。当業者は、命令、回路、及び処理システムを実行する方法を認識するであろう。
【０１０７】
特に断らない限り、本発明の開示に説明する様々な構成は、シリコン、シリコン−ゲルマニウム（ＳｉＧｅ）、ガリウムヒ素（ＧａＡｓ）、燐化インジウム（ＩｎＰ）、又はインジウムリン化ガリウム（ＩｎＧａＰ）基板、又はあらゆる他の適切な基板に実施することができる。
【０１０８】
単数形の要素への言及は、特に断らない限り「唯一無二」ではなく「１つ又はそれよりも多く」を意味することを意図している。例えば、クロック信号は、１つ又はそれよりも多くのクロック信号を指すことができ、制御信号は、１つ又はそれよりも多くの制御信号を指すことができ、入力信号は、１つ又はそれよりも多くの入力信号を指すことができ、出力信号は、１つ又はそれよりも多くの出力信号を指すことができ、信号は、差動電圧信号を指すことができる。
【０１０９】
特に断らない限り、「一部の」という用語は、１つ又はそれよりも多くを指す。男性（例えば、彼の）の代名詞は、女性及び中性（例えば、彼女及びその）を含み、女性及び中性の代名詞は、男性（例えば、彼の）を含む。見出し及び小見出しは、あったとしても便宜上使用しており、本発明を限定しない。
【０１１０】
「態様」のような語句は、このような態様が本発明の技術に不可欠であること、又はこのような態様が主題の全ての構成に適用されることを意味しない。態様に関連する開示内容は、全ての構成又は１つ又はそれよりも多くの構成に適用することができる。態様は、１つ又はそれよりも多くの実施例を示すことができる。態様のような語句は、１つ又はそれよりも多くの態様を指すことができ、１つ又はそれよりも多くの態様のような語句は、一態様を指すことができる。「実施形態」のような語句は、このような実施形態が本発明の技術に不可欠であること、又はこのような実施形態が本発明の技術の全ての構成に適用されるように意図しているものではない。実施形態に関連する本明細書は、全ての実施形態又は１つ又はそれよりも多くの実施形態に適用することができる。実施形態は、１つ又はそれよりも多くの実施例を示すことができる。実施形態のような語句は、１つ又はそれよりも多くの実施形態を指すことができ、その逆も同様である。「構成」のような語句は、このような構成が本発明の技術に不可欠であること、又はこのような構成が本発明の技術の全ての構成に適用されることを意味しない。構成に関連する開示内容は、全ての構成又は１つ又はそれよりも多くの構成に適用することができる。構成は、１つ又はそれよりも多くの実施例になることができる。構成のような語句は、１つ又はそれよりも多くの構成を指すことができ、その逆も同様である。
【０１１１】
本発明の開示の一態様では、アクション又は機能が品目によって実行されると説明する時（例えば、受信、判断、供給、生成、変換、表示、通知、受諾、選択、制御、送信、報告、送付、又はあらゆる他のアクション又は機能）、このようなアクション又は機能は、直接、間接に関わらず、品目によって実施することができることが理解される。一態様では、モジュールがアクションを実行すると説明する時に、モジュールは、直接にアクションを実行すると理解することができる。一態様では、モジュールがアクションを実行すると説明する時に、モジュールは、例えば、このようなアクションを容易にするか、可能にするか、又は引き起こすことによって間接的にアクションを実行すると理解することができる。
【０１１２】
一態様では、特に断らない限り、全ての測定値、値、定格、位置、マグニチュード、サイズ、及び以下の特許請求の範囲を含む本明細書に定められた他の仕様は、概算であり正確なものではない。一態様では、それらは、関連する機能及び関連する当業技術において慣習的であるものと合致する適切な範囲を有することが意図される。
【０１１３】
一態様では、「結合された」などの用語は、直接に結合されることを指すことができる。別の態様では、「結合された」などの用語は、間接的に結合されることを指すことができる。
【０１１４】
様々な品目は、全て、本発明の技術の範囲から逸脱することなく異なって配置することができる（例えば、異なる順番に配置又は異なる方法で分割することができる）。本発明の開示の一態様では、特許請求の範囲に説明された要素は、１つ又はそれよりも多くのモジュール又はサブモジュールによって実施することができる。
【０１１５】
開示する段階、作動、又は処理のある一定の順番又は階層は、例示的な手法の例示であることが理解される。設計優先項目に基づいて、段階、作動、又は処理のある一定の順番又は階層を再編成することができることが理解される。段階、作動、又は処理の一部を同時に実施することができる。付随する方法請求項は、あったとしても、サンプル的な順番で様々な段階、作動、又は処理の要素を示すものであり、示されたある一定の順番又は階層に限定されることを意図していない。
【０１１６】
本発明の開示は、あらゆる当業者が本明細書に説明する様々な態様を実施することを可能にするために示すものである。本発明の開示では、本発明の技術の様々な実施例を示しているが、本発明の技術は、これらの実施例に限定されない。開示する実施形態に対する様々な修正は、当業者に容易に明らかであると思われるので、本明細書で定義する一般的な原理を他の実施形態にも適用することができる。
【０１１７】
当業者に公知か又は後で公知になる本発明の開示を通じて説明する様々な態様の要素に対する全ての構造的及び機能的均等物は、引用により本明細書に明示的に組み込まれると共に特許請求の範囲によって包含されるように意図している。本明細書で開示するいずれのものも、このような開示が明示的に特許請求の範囲に説明されるか否かに関わらず、一般大衆に捧げることを意図したものでない。特許請求の範囲におけるいずれの請求項要素も、その要素が「のための手段」という語句を使用して明示的に説明されていない限り、又は方法請求項の場合には、その要素が「のための段階」として説明されていない限り、「３５ Ｕ．Ｓ．Ｃ．§１１２」第６項の規定事項に基づいて解釈すべきではない。更に、「ｉｎｃｌｕｄｅ」又は「ｈａｖｅ」などのような用語が使用される範囲で、このような用語は、「ｃｏｍｐｒｉｓｅ」が請求項内の転換語として使用された時に解釈されるように用語「ｃｏｍｐｒｉｓｅ」と同様に包含的であると意図される。
【０１１８】
本発明の開示の「発明の名称」、「背景技術」、「発明の概要」、「図面の簡単な説明」、及び「要約」は、本発明の開示に組み込まれ、制限的な説明としてではなく、本発明の開示の例示的な実施例として示されている。それは、特許請求の範囲又は意味を制限するように使用しないことを了解の上で提出したものである。更に、「発明を実施するための形態」において、説明は、例示的な実施例を示し、様々な特徴は、本発明の開示を合理化する目的のために様々な実施形態において互いにグループ分けされたことを見ることができる。この開示の方法は、特許請求する主題には、各請求項において明示的に説明されている特徴よりも多い特徴が必要であるという意図を反映するとは解釈しないものとする。むしろ、特許請求の範囲が反映するように、発明の主題は、単一の開示する構成又は作用全てとはいえない特徴にある。従って、以下の特許請求の範囲は、ここで詳細説明に組み込まれるものとし、各請求項は、別々に特許請求する主題として自立するものである。
【０１１９】
特許請求の範囲は、本明細書に説明する態様に限定されず、言語による請求項と合致する完全な範囲を与えられるものとし、かつ全ての法的均等物を包含するものとする。それにも関わらず、特許請求の範囲のいずれも「３５ Ｕ．Ｓ．Ｃ．§１０１、１０２、又は１０３」の要件を満足しない主題を包含することを意図しておらず、また、そのように解釈すべきではない。このような主題のあらゆる想定外の包含を本明細書により否定する。
【符号の説明】
【０１２０】
１０ 抵抗性回路分岐
１２ 抵抗性回路分岐の第１の端部
１４ 第１のインバータ回路
１６ 第２のインバータ回路
Ｄ ビット入力
【特許請求の範囲】
【請求項１】
ｎビットデジタル入力信号から導出されたアナログ出力信号を供給するための抵抗性デジタル／アナログ変換器（ＲＤＡＣ）回路であって、
並列に位置決めされた複数の抵抗性回路分岐であって、該複数の抵抗性回路分岐の各々が、
ｎビットデジタル入力信号のビット入力を受信するように構成された抵抗性回路分岐の第１の端部と、第１のインバータ回路の出力を供給するように構成された第２の端部とを有する第１のインバータ回路と、
前記第１のインバータ回路の前記第２の端部に作動的に結合された第１の端部と、第２のインバータ回路の出力を供給するように構成された第２の端部とを有する第２のインバータ回路と、
前記第２のインバータ回路の前記第２の端部に作動的に結合された第１の端部と、前記ビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部とを有する抵抗性構成要素と、
を含む、
前記複数の抵抗性回路分岐と、
アナログ出力信号を供給するために前記抵抗性回路分岐の第２の端部の各々に作動的に結合された出力ノードと、
を含むことを特徴とするＲＤＡＣ回路。
【請求項２】
前記第１のインバータ回路は、第１の供給電圧に作動的に結合されるように構成された第１のスイッチ端部と該第１のインバータ回路の前記第２の端部に作動的に結合された第２のスイッチ端部とを有して該第１の供給電圧に接続されるように構成された第１のスイッチと、該第１のインバータ回路の該第２の端部に作動的に結合された第１のスイッチ端部と第２の供給電圧に作動的に結合されるように構成された第２のスイッチ端部とを有して該第２の供給電圧に接続されるように構成された第２のスイッチとを含むことを特徴とする請求項１に記載のＲＤＡＣ回路。
【請求項３】
前記第１のインバータ回路の前記第１のスイッチは、ＰＭＯＳトランジスタを含み、該第１のインバータ回路の前記第２のスイッチは、ＮＭＯＳトランジスタを含むことを特徴とする請求項２に記載のＲＤＡＣ回路。
【請求項４】
前記第１のインバータ回路は、第１のリタイムされたクロッキング信号を受信するように構成された第１のリタイミングスイッチと、第２のリタイムされたクロッキング信号を受信するように構成された第２のリタイミングスイッチとを更に含むことを特徴とする請求項１から請求項３のいずれか１項に記載のＲＤＡＣ回路。
【請求項５】
前記第２のインバータ回路は、第３の供給電圧に作動的に結合されるように構成された第１のスイッチ端部と該第２のインバータ回路の前記第２の端部に作動的に結合された第２のスイッチ端部とを有して該第３の供給電圧に接続されるように構成された第１のスイッチと、該第２のインバータ回路の該第２の端部に作動的に結合された第１のスイッチ端部と第４の供給電圧に作動的に結合されるように構成された第２のスイッチ端部とを有して該第４の供給電圧に接続されるように構成された第２のスイッチとを含むことを特徴とする請求項１から請求項４のいずれか１項に記載のＲＤＡＣ回路。
【請求項６】
前記第２のインバータ回路の前記第１のスイッチは、ＰＭＯＳトランジスタを含み、該第２のインバータ回路の前記第２のスイッチは、ＮＭＯＳトランジスタを含むことを特徴とする請求項５に記載のＲＤＡＣ回路。
【請求項７】
前記第２のインバータ回路は、較正回路を含むことを特徴とする請求項５から請求項６のいずれか１項に記載のＲＤＡＣ回路。
【請求項８】
前記較正回路は、第１の同調スイッチ、第２の同調スイッチ、及び静的同調デジタル／アナログ回路を含み、該第１の同調スイッチは、前記第２のインバータ回路の前記第１のスイッチと該静的同調デジタル／アナログ回路とに作動的に結合され、該第２の同調スイッチは、該第２のインバータ回路の前記第２のスイッチと該静的同調デジタル／アナログ回路とに作動的に結合されることを特徴とする請求項７に記載のＲＤＡＣ回路。
【請求項９】
前記較正回路は、補助抵抗性はしご式デジタル／アナログ回路を含み、前記抵抗性構成要素は、２つ又はそれよりも多くの抵抗セグメントを含み、該補助抵抗性はしご式デジタル／アナログ回路は、２つ又はそれよりも多くの同調抵抗器及び２つ又はそれよりも多くの較正スイッチを通じて該２つ又はそれよりも多くの抵抗セグメントに作動的に結合されることを特徴とする請求項７に記載のＲＤＡＣ回路。
【請求項１０】
前記第１の供給電圧を供給するように構成され、電圧供給源と前記第２の供給電圧とに作動的に結合されるように構成された第１の受動フィルタリング回路、
を更に含むことを特徴とする請求項２から請求項４のいずれか１項に記載のＲＤＡＣ回路。
【請求項１１】
前記第３の供給電圧を供給するように構成され、電圧供給源と前記第４の供給電圧とに作動的に結合されるように構成された第２の受動フィルタリング回路、
を更に含むことを特徴とする請求項５から請求項８のいずれか１項に記載のＲＤＡＣ回路。
【請求項１２】
前記複数の抵抗性回路分岐は、少なくとも一部の最上位有効ビットを受信するための抵抗性回路分岐の第１の部分と、少なくとも一部の最下位有効ビットを受信するための抵抗性回路分岐の第２の部分とを含み、
抵抗性回路分岐の前記第１の部分は、抵抗性回路分岐の前記第２の部分と異なる方法で復号されるように構成される、
ことを特徴とする請求項１から請求項１１のいずれか１項に記載のＲＤＡＣ回路。
【請求項１３】
抵抗性回路分岐の前記第１の部分は、前記少なくとも一部の最上位有効ビットに対する単項符号化に従って復号されるように構成され、抵抗性回路分岐の前記第２の部分は、前記少なくとも一部の最下位有効ビットの２項符号化に従って復号されるように構成されることを特徴とする請求項１２に記載のＲＤＡＣ回路。
【請求項１４】
前記抵抗性構成要素は、単一ユニット抵抗器であることを特徴とする請求項１から請求項１３のいずれか１項に記載のＲＤＡＣ回路。
【請求項１５】
前記出力ノードに作動的に結合された負荷抵抗性構成要素を更に含むことを特徴とする請求項１から請求項１４のいずれか１項に記載のＲＤＡＣ回路。
【請求項１６】
ｎビットデジタル入力信号から導出されたアナログ出力信号を供給するための完全差動抵抗性デジタル／アナログ変換器（ＲＤＡＣ）回路であって、
複数の第１の側の抵抗性回路分岐であって、該複数の第１の側の抵抗性回路分岐の各々が、
ｎビットデジタル入力信号から第１の側のビット入力を受信するように構成された第１の側の抵抗性回路分岐の第１の端部と第１の側の第１のインバータ回路の出力を供給するように構成された第２の端部とを有する第１の側の第１のインバータ回路、
前記第１の側の第１のインバータ回路の前記第２の端部に作動的に結合された第１の端部と第１の側の第２のインバータ回路の出力を供給するように構成された第２の端部とを有する第１の側の第２のインバータ回路、及び
前記第１の側の第２のインバータ回路の前記第２の端部に作動的に結合された第１の端部と該第１の側のビット入力のための出力電圧を供給するように構成された第１の側の抵抗性回路分岐の第２の端部とを有する第１の側の抵抗性構成要素、
を含む、
前記複数の第１の側の抵抗性回路分岐、及び
前記第１の側の抵抗性回路分岐の第２の端部の各々に作動的に結合された第１の側の出力ノード、
を含む第１の側のＲＤＡＣ回路と、
複数の第２の側の抵抗性回路分岐であって、該複数の第２の側の抵抗性回路分岐の各々が、
第２の側のビット入力を受信するように構成された第２の側の抵抗性回路分岐の第１の端部と第２の側の第１のインバータ回路の出力を供給するように構成された第２の端部とを有する第２の側の第１のインバータ回路、
前記第２の側の第１のインバータ回路の前記第２の端部に作動的に結合された第１の端部と第２の側の第２のインバータ回路の出力を供給するように構成された第２の端部とを有する第２の側の第２のインバータ回路、及び
前記第２の側の第２のインバータ回路の前記第２の端部に作動的に結合された第１の端部と該第２の側のビット入力のための出力電圧を供給するように構成された第２の側の抵抗性回路分岐の第２の端部とを有する第１の側の抵抗性構成要素、
を含む、
前記複数の第２の側の抵抗性回路分岐、及び
前記第２の側の抵抗性回路分岐の第２の端部の各々に作動的に結合された第２の側の出力ノード、
を含む第２の側のＲＤＡＣ回路と、
を含み、
前記第２の側のビット入力の各々が、前記ｎビットデジタル入力信号の対応する第１の側のビット入力の相補的ビット入力であるように構成され、
前記第１の側の出力ノード及び前記第２の側の出力ノードは、前記アナログ出力信号を供給するように構成される、
ことを特徴とする完全差動ＲＤＡＣ回路。
【請求項１７】
ｎビットデジタル入力信号から導出されたアナログ出力信号を供給するためのインタリーブ抵抗性デジタル／アナログ変換器（ＲＤＡＣ）回路であって、
ｎビットデジタル入力信号から第１の側のビット入力を受信するように構成された抵抗性回路分岐の第１の端部と該第１の側のビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部とを各々が有する複数の第１の側の抵抗性回路分岐、
前記複数の第１の側の抵抗性回路分岐の各々の前記抵抗性回路分岐の第２の端部に作動的に結合された第１のノード、
前記第１のノードに作動的に結合された第１の端部と第１の抵抗器に作動的に結合された第２の端部とを有する第１のスイッチ、
前記第１のノードに作動的に結合された第１の端部と第２の端部とを有する第２のスイッチ、
第２の側のビット入力を受信するように構成された抵抗性回路分岐の第１の端部と該第２の側のビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部とを各々が有する複数の第２の側の抵抗性回路分岐、
前記第２の複数の抵抗性回路分岐の各々の前記抵抗性回路分岐の第２の端部に作動的に結合された第２のノード、
前記第２のノードに作動的に結合された第１の端部と第２の抵抗器に作動的に結合された第２の端部とを有する第３のスイッチ、及び
前記第２のノードに作動的に結合された第１の端部と第２の端部とを有する第４のスイッチ、
を含む第１のＲＤＡＣ回路と、
前記ｎビットデジタル入力信号から第３の側のビット入力を受信するように構成された抵抗性回路分岐の第１の端部と該第３の側のビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部とを各々が有する複数の第３の側の抵抗性回路分岐、
前記複数の第３の側の抵抗性回路分岐の各々の前記抵抗性回路分岐の第２の端部に作動的に結合された第３のノード、
前記第３のノードに作動的に結合された第１の端部と第３の抵抗器に作動的に結合された第２の端部とを有する第５のスイッチ、
前記第３のノードに作動的に結合された第１の端部と第２の端部とを有する第６のスイッチ、
第４の側のビット入力を受信するように構成された抵抗性回路分岐の第１の端部と該第４の側のビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部とを各々が有する複数の第４の側の抵抗性回路分岐、
前記複数の第４の側の抵抗性回路分岐の各々の前記抵抗性回路分岐の第２の端部に作動的に結合された第４のノード、
前記第４のノードに作動的に結合された第１の端部と第４の抵抗器に作動的に結合された第２の端部とを有する第７のスイッチ、及び
前記第４のノードに作動的に結合された第１の端部と第２の端部とを有する第８のスイッチ、
を含む第２の側のＲＤＡＣ回路と、
前記第２のスイッチの前記第２の端部と前記第６のスイッチの前記第２の端部とに作動的に結合された第１の出力ノードと、
前記第４のスイッチの前記第２の端部と前記第８のスイッチの前記第２の端部とに作動的に結合された第２の出力ノードと、
を含み、
前記第２の側のビット入力の各々が、対応する第１の側のビット入力の相補的ビット入力であるように構成され、前記第４の側のビット入力の各々が、対応する第３の側のビット入力の相補的ビット入力であるように構成され、
前記複数の第１の側の抵抗性回路分岐、前記複数の第２の側の抵抗性回路分岐、前記複数の第３の側の抵抗性回路分岐、及び前記複数の第４の側の抵抗性回路分岐のうちの少なくとも１つが、
前記対応する抵抗性回路分岐の第１の端部に作動的に結合された第１の端部と第１のインバータ回路の出力を供給するように構成された第２の端部とを有する第１のインバータ回路と、
前記第１のインバータ回路の前記第２の端部に作動的に結合された第１の端部と第２のインバータ回路の出力を供給するように構成された第２の端部とを有する第２のインバータ回路と、
前記第２のインバータ回路の前記第２の端部に作動的に結合された第１の端部と対応する抵抗性回路分岐の第２の端部とを有する抵抗性構成要素と、
を含む、
ことを特徴とするインタリーブＲＤＡＣ回路。
【請求項１８】
前記第１のスイッチ、前記第３のスイッチ、前記第６のスイッチ、及び前記第８のスイッチは、第１のクロッキング持続時間中にオンにされるように構成され、
前記第２のスイッチ、前記第４のスイッチ、前記第５のスイッチ、及び前記第７のスイッチは、前記第１のクロッキング持続時間中にオフにされるように構成される、
ことを特徴とする請求項１７に記載のインタリーブＲＤＡＣ回路。
【請求項１９】
前記第２のスイッチ、前記第４のスイッチ、前記第５のスイッチ、及び前記第７のスイッチは、第２のクロッキング持続時間中にオンにされるように構成され、
前記第１のスイッチ、前記第３のスイッチ、前記第６のスイッチ、及び前記第８のスイッチは、前記第２のクロッキング持続時間中にオフにされるように構成される、
ことを特徴とする請求項１７に記載のインタリーブＲＤＡＣ回路。
【請求項２０】
ｎビットデジタル入力信号から導出されたアナログ出力信号を変換する方法であって、
入力ビットが高い時にスイッチング回路の第１のスイッチを第１の供給電圧に接続する段階と、
前記入力ビットが高い時に前記スイッチング回路の第２のスイッチを開く段階と、
抵抗性構成要素の第１の端部に結合された出力ノードにおいて前記入力ビットのための出力電圧を生成する段階と、
を含み、
前記スイッチング回路の前記第１のスイッチは、前記第１の供給電圧に作動的に結合された第１の端部と、前記抵抗性構成要素の第２の端部に作動的に結合された第２の端部とを含み、
前記スイッチング回路の前記第２のスイッチは、前記抵抗性構成要素の前記第２の端部に作動的に結合された第１の端部と、第２の供給電圧に作動的に結合された第２の端部とを含む、
ことを特徴とする方法。
【請求項２１】
前記入力ビットが低い時に前記スイッチング回路の前記第１のスイッチを開く段階と、
前記入力ビットが低い時に前記スイッチング回路の前記第２のスイッチを前記第２の供給電圧に接続する段階と、
を更に含むことを特徴とする請求項２０に記載の方法。
【請求項２２】
前記第１の供給電圧は、正の電圧であり、前記第２の供給電圧は、接地であることを特徴とする請求項２０から請求項２１のいずれか１項に記載の方法。
【請求項１】
ｎビットデジタル入力信号から導出されたアナログ出力信号を供給するための抵抗性デジタル／アナログ変換器（ＲＤＡＣ）回路であって、
並列に位置決めされた複数の抵抗性回路分岐であって、該複数の抵抗性回路分岐の各々が、
ｎビットデジタル入力信号のビット入力を受信するように構成された抵抗性回路分岐の第１の端部と、第１のインバータ回路の出力を供給するように構成された第２の端部とを有する第１のインバータ回路と、
前記第１のインバータ回路の前記第２の端部に作動的に結合された第１の端部と、第２のインバータ回路の出力を供給するように構成された第２の端部とを有する第２のインバータ回路と、
前記第２のインバータ回路の前記第２の端部に作動的に結合された第１の端部と、前記ビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部とを有する抵抗性構成要素と、
を含む、
前記複数の抵抗性回路分岐と、
アナログ出力信号を供給するために前記抵抗性回路分岐の第２の端部の各々に作動的に結合された出力ノードと、
を含むことを特徴とするＲＤＡＣ回路。
【請求項２】
前記第１のインバータ回路は、第１の供給電圧に作動的に結合されるように構成された第１のスイッチ端部と該第１のインバータ回路の前記第２の端部に作動的に結合された第２のスイッチ端部とを有して該第１の供給電圧に接続されるように構成された第１のスイッチと、該第１のインバータ回路の該第２の端部に作動的に結合された第１のスイッチ端部と第２の供給電圧に作動的に結合されるように構成された第２のスイッチ端部とを有して該第２の供給電圧に接続されるように構成された第２のスイッチとを含むことを特徴とする請求項１に記載のＲＤＡＣ回路。
【請求項３】
前記第１のインバータ回路の前記第１のスイッチは、ＰＭＯＳトランジスタを含み、該第１のインバータ回路の前記第２のスイッチは、ＮＭＯＳトランジスタを含むことを特徴とする請求項２に記載のＲＤＡＣ回路。
【請求項４】
前記第１のインバータ回路は、第１のリタイムされたクロッキング信号を受信するように構成された第１のリタイミングスイッチと、第２のリタイムされたクロッキング信号を受信するように構成された第２のリタイミングスイッチとを更に含むことを特徴とする請求項１から請求項３のいずれか１項に記載のＲＤＡＣ回路。
【請求項５】
前記第２のインバータ回路は、第３の供給電圧に作動的に結合されるように構成された第１のスイッチ端部と該第２のインバータ回路の前記第２の端部に作動的に結合された第２のスイッチ端部とを有して該第３の供給電圧に接続されるように構成された第１のスイッチと、該第２のインバータ回路の該第２の端部に作動的に結合された第１のスイッチ端部と第４の供給電圧に作動的に結合されるように構成された第２のスイッチ端部とを有して該第４の供給電圧に接続されるように構成された第２のスイッチとを含むことを特徴とする請求項１から請求項４のいずれか１項に記載のＲＤＡＣ回路。
【請求項６】
前記第２のインバータ回路の前記第１のスイッチは、ＰＭＯＳトランジスタを含み、該第２のインバータ回路の前記第２のスイッチは、ＮＭＯＳトランジスタを含むことを特徴とする請求項５に記載のＲＤＡＣ回路。
【請求項７】
前記第２のインバータ回路は、較正回路を含むことを特徴とする請求項５から請求項６のいずれか１項に記載のＲＤＡＣ回路。
【請求項８】
前記較正回路は、第１の同調スイッチ、第２の同調スイッチ、及び静的同調デジタル／アナログ回路を含み、該第１の同調スイッチは、前記第２のインバータ回路の前記第１のスイッチと該静的同調デジタル／アナログ回路とに作動的に結合され、該第２の同調スイッチは、該第２のインバータ回路の前記第２のスイッチと該静的同調デジタル／アナログ回路とに作動的に結合されることを特徴とする請求項７に記載のＲＤＡＣ回路。
【請求項９】
前記較正回路は、補助抵抗性はしご式デジタル／アナログ回路を含み、前記抵抗性構成要素は、２つ又はそれよりも多くの抵抗セグメントを含み、該補助抵抗性はしご式デジタル／アナログ回路は、２つ又はそれよりも多くの同調抵抗器及び２つ又はそれよりも多くの較正スイッチを通じて該２つ又はそれよりも多くの抵抗セグメントに作動的に結合されることを特徴とする請求項７に記載のＲＤＡＣ回路。
【請求項１０】
前記第１の供給電圧を供給するように構成され、電圧供給源と前記第２の供給電圧とに作動的に結合されるように構成された第１の受動フィルタリング回路、
を更に含むことを特徴とする請求項２から請求項４のいずれか１項に記載のＲＤＡＣ回路。
【請求項１１】
前記第３の供給電圧を供給するように構成され、電圧供給源と前記第４の供給電圧とに作動的に結合されるように構成された第２の受動フィルタリング回路、
を更に含むことを特徴とする請求項５から請求項８のいずれか１項に記載のＲＤＡＣ回路。
【請求項１２】
前記複数の抵抗性回路分岐は、少なくとも一部の最上位有効ビットを受信するための抵抗性回路分岐の第１の部分と、少なくとも一部の最下位有効ビットを受信するための抵抗性回路分岐の第２の部分とを含み、
抵抗性回路分岐の前記第１の部分は、抵抗性回路分岐の前記第２の部分と異なる方法で復号されるように構成される、
ことを特徴とする請求項１から請求項１１のいずれか１項に記載のＲＤＡＣ回路。
【請求項１３】
抵抗性回路分岐の前記第１の部分は、前記少なくとも一部の最上位有効ビットに対する単項符号化に従って復号されるように構成され、抵抗性回路分岐の前記第２の部分は、前記少なくとも一部の最下位有効ビットの２項符号化に従って復号されるように構成されることを特徴とする請求項１２に記載のＲＤＡＣ回路。
【請求項１４】
前記抵抗性構成要素は、単一ユニット抵抗器であることを特徴とする請求項１から請求項１３のいずれか１項に記載のＲＤＡＣ回路。
【請求項１５】
前記出力ノードに作動的に結合された負荷抵抗性構成要素を更に含むことを特徴とする請求項１から請求項１４のいずれか１項に記載のＲＤＡＣ回路。
【請求項１６】
ｎビットデジタル入力信号から導出されたアナログ出力信号を供給するための完全差動抵抗性デジタル／アナログ変換器（ＲＤＡＣ）回路であって、
複数の第１の側の抵抗性回路分岐であって、該複数の第１の側の抵抗性回路分岐の各々が、
ｎビットデジタル入力信号から第１の側のビット入力を受信するように構成された第１の側の抵抗性回路分岐の第１の端部と第１の側の第１のインバータ回路の出力を供給するように構成された第２の端部とを有する第１の側の第１のインバータ回路、
前記第１の側の第１のインバータ回路の前記第２の端部に作動的に結合された第１の端部と第１の側の第２のインバータ回路の出力を供給するように構成された第２の端部とを有する第１の側の第２のインバータ回路、及び
前記第１の側の第２のインバータ回路の前記第２の端部に作動的に結合された第１の端部と該第１の側のビット入力のための出力電圧を供給するように構成された第１の側の抵抗性回路分岐の第２の端部とを有する第１の側の抵抗性構成要素、
を含む、
前記複数の第１の側の抵抗性回路分岐、及び
前記第１の側の抵抗性回路分岐の第２の端部の各々に作動的に結合された第１の側の出力ノード、
を含む第１の側のＲＤＡＣ回路と、
複数の第２の側の抵抗性回路分岐であって、該複数の第２の側の抵抗性回路分岐の各々が、
第２の側のビット入力を受信するように構成された第２の側の抵抗性回路分岐の第１の端部と第２の側の第１のインバータ回路の出力を供給するように構成された第２の端部とを有する第２の側の第１のインバータ回路、
前記第２の側の第１のインバータ回路の前記第２の端部に作動的に結合された第１の端部と第２の側の第２のインバータ回路の出力を供給するように構成された第２の端部とを有する第２の側の第２のインバータ回路、及び
前記第２の側の第２のインバータ回路の前記第２の端部に作動的に結合された第１の端部と該第２の側のビット入力のための出力電圧を供給するように構成された第２の側の抵抗性回路分岐の第２の端部とを有する第１の側の抵抗性構成要素、
を含む、
前記複数の第２の側の抵抗性回路分岐、及び
前記第２の側の抵抗性回路分岐の第２の端部の各々に作動的に結合された第２の側の出力ノード、
を含む第２の側のＲＤＡＣ回路と、
を含み、
前記第２の側のビット入力の各々が、前記ｎビットデジタル入力信号の対応する第１の側のビット入力の相補的ビット入力であるように構成され、
前記第１の側の出力ノード及び前記第２の側の出力ノードは、前記アナログ出力信号を供給するように構成される、
ことを特徴とする完全差動ＲＤＡＣ回路。
【請求項１７】
ｎビットデジタル入力信号から導出されたアナログ出力信号を供給するためのインタリーブ抵抗性デジタル／アナログ変換器（ＲＤＡＣ）回路であって、
ｎビットデジタル入力信号から第１の側のビット入力を受信するように構成された抵抗性回路分岐の第１の端部と該第１の側のビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部とを各々が有する複数の第１の側の抵抗性回路分岐、
前記複数の第１の側の抵抗性回路分岐の各々の前記抵抗性回路分岐の第２の端部に作動的に結合された第１のノード、
前記第１のノードに作動的に結合された第１の端部と第１の抵抗器に作動的に結合された第２の端部とを有する第１のスイッチ、
前記第１のノードに作動的に結合された第１の端部と第２の端部とを有する第２のスイッチ、
第２の側のビット入力を受信するように構成された抵抗性回路分岐の第１の端部と該第２の側のビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部とを各々が有する複数の第２の側の抵抗性回路分岐、
前記第２の複数の抵抗性回路分岐の各々の前記抵抗性回路分岐の第２の端部に作動的に結合された第２のノード、
前記第２のノードに作動的に結合された第１の端部と第２の抵抗器に作動的に結合された第２の端部とを有する第３のスイッチ、及び
前記第２のノードに作動的に結合された第１の端部と第２の端部とを有する第４のスイッチ、
を含む第１のＲＤＡＣ回路と、
前記ｎビットデジタル入力信号から第３の側のビット入力を受信するように構成された抵抗性回路分岐の第１の端部と該第３の側のビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部とを各々が有する複数の第３の側の抵抗性回路分岐、
前記複数の第３の側の抵抗性回路分岐の各々の前記抵抗性回路分岐の第２の端部に作動的に結合された第３のノード、
前記第３のノードに作動的に結合された第１の端部と第３の抵抗器に作動的に結合された第２の端部とを有する第５のスイッチ、
前記第３のノードに作動的に結合された第１の端部と第２の端部とを有する第６のスイッチ、
第４の側のビット入力を受信するように構成された抵抗性回路分岐の第１の端部と該第４の側のビット入力のための出力電圧を供給するように構成された抵抗性回路分岐の第２の端部とを各々が有する複数の第４の側の抵抗性回路分岐、
前記複数の第４の側の抵抗性回路分岐の各々の前記抵抗性回路分岐の第２の端部に作動的に結合された第４のノード、
前記第４のノードに作動的に結合された第１の端部と第４の抵抗器に作動的に結合された第２の端部とを有する第７のスイッチ、及び
前記第４のノードに作動的に結合された第１の端部と第２の端部とを有する第８のスイッチ、
を含む第２の側のＲＤＡＣ回路と、
前記第２のスイッチの前記第２の端部と前記第６のスイッチの前記第２の端部とに作動的に結合された第１の出力ノードと、
前記第４のスイッチの前記第２の端部と前記第８のスイッチの前記第２の端部とに作動的に結合された第２の出力ノードと、
を含み、
前記第２の側のビット入力の各々が、対応する第１の側のビット入力の相補的ビット入力であるように構成され、前記第４の側のビット入力の各々が、対応する第３の側のビット入力の相補的ビット入力であるように構成され、
前記複数の第１の側の抵抗性回路分岐、前記複数の第２の側の抵抗性回路分岐、前記複数の第３の側の抵抗性回路分岐、及び前記複数の第４の側の抵抗性回路分岐のうちの少なくとも１つが、
前記対応する抵抗性回路分岐の第１の端部に作動的に結合された第１の端部と第１のインバータ回路の出力を供給するように構成された第２の端部とを有する第１のインバータ回路と、
前記第１のインバータ回路の前記第２の端部に作動的に結合された第１の端部と第２のインバータ回路の出力を供給するように構成された第２の端部とを有する第２のインバータ回路と、
前記第２のインバータ回路の前記第２の端部に作動的に結合された第１の端部と対応する抵抗性回路分岐の第２の端部とを有する抵抗性構成要素と、
を含む、
ことを特徴とするインタリーブＲＤＡＣ回路。
【請求項１８】
前記第１のスイッチ、前記第３のスイッチ、前記第６のスイッチ、及び前記第８のスイッチは、第１のクロッキング持続時間中にオンにされるように構成され、
前記第２のスイッチ、前記第４のスイッチ、前記第５のスイッチ、及び前記第７のスイッチは、前記第１のクロッキング持続時間中にオフにされるように構成される、
ことを特徴とする請求項１７に記載のインタリーブＲＤＡＣ回路。
【請求項１９】
前記第２のスイッチ、前記第４のスイッチ、前記第５のスイッチ、及び前記第７のスイッチは、第２のクロッキング持続時間中にオンにされるように構成され、
前記第１のスイッチ、前記第３のスイッチ、前記第６のスイッチ、及び前記第８のスイッチは、前記第２のクロッキング持続時間中にオフにされるように構成される、
ことを特徴とする請求項１７に記載のインタリーブＲＤＡＣ回路。
【請求項２０】
ｎビットデジタル入力信号から導出されたアナログ出力信号を変換する方法であって、
入力ビットが高い時にスイッチング回路の第１のスイッチを第１の供給電圧に接続する段階と、
前記入力ビットが高い時に前記スイッチング回路の第２のスイッチを開く段階と、
抵抗性構成要素の第１の端部に結合された出力ノードにおいて前記入力ビットのための出力電圧を生成する段階と、
を含み、
前記スイッチング回路の前記第１のスイッチは、前記第１の供給電圧に作動的に結合された第１の端部と、前記抵抗性構成要素の第２の端部に作動的に結合された第２の端部とを含み、
前記スイッチング回路の前記第２のスイッチは、前記抵抗性構成要素の前記第２の端部に作動的に結合された第１の端部と、第２の供給電圧に作動的に結合された第２の端部とを含む、
ことを特徴とする方法。
【請求項２１】
前記入力ビットが低い時に前記スイッチング回路の前記第１のスイッチを開く段階と、
前記入力ビットが低い時に前記スイッチング回路の前記第２のスイッチを前記第２の供給電圧に接続する段階と、
を更に含むことを特徴とする請求項２０に記載の方法。
【請求項２２】
前記第１の供給電圧は、正の電圧であり、前記第２の供給電圧は、接地であることを特徴とする請求項２０から請求項２１のいずれか１項に記載の方法。
【図１Ａ】
【図１Ｂ】
【図１Ｃ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図１Ｂ】
【図１Ｃ】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【公開番号】特開２０１３−１０６３５７（Ｐ２０１３−１０６３５７Ａ）
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１２−２６４６８１（Ｐ２０１２−２６４６８１）
【出願日】平成２４年１１月１４日（２０１２．１１．１４）
【出願人】（５０２４１１４９２）セムテック コーポレイション (4)
【Ｆターム（参考）】
【公開日】平成２５年５月３０日（２０１３．５．３０）
【国際特許分類】
【出願番号】特願２０１２−２６４６８１（Ｐ２０１２−２６４６８１）
【出願日】平成２４年１１月１４日（２０１２．１１．１４）
【出願人】（５０２４１１４９２）セムテック コーポレイション (4)
【Ｆターム（参考）】
[ Back to top ]