【課題】オフセットの影響、回路規模の増大、フリッカ等を抑制し、画質の向上に好適なドライバの提供。
【解決手段】切換制御信号が第１の論理値のとき、第１、第３の電圧が第１、第３の差動段に、第２、第４の電圧が第２、第４の差動段に入力され、第１、第３の差動段の出力が第１、第３の出力段の入力に、第２、第４の差動段の出力が第２、第４の出力段の入力にそれぞれ接続され、ガンマ抵抗１両端には第１、第２の電圧が、ガンマ抵抗２両端には第３、第４の電圧が印加され、切換制御信号が第２の論理値のとき、第１、第３の電圧が第３、第１の差動段に、第２、第４の電圧が第４、第２の差動段に入力され、第３、第１の差動段の出力が第１、第３の出力段の入力に、第４、第２の差動段の出力が第２、第４の出力段の入力にそれぞれ接続され、ガンマ抵抗１両端には第１、第２の電圧が、ガンマ抵抗２両端には第３、第４の電圧が印加される。 （もっと読む）

【課題】デジタル−アナログ変換器の低電圧動作を実現するとともにミラー電流精度を高める。
【解決手段】デジタル−アナログ変換器１０は、基準電流を所定のミラー比で複製する第１トランジスタと前記第１トランジスタにカスコード接続される第２トランジスタとを含むミラー回路と、前記第２トランジスタのゲートに接続され、外部からの入力されるデジタル入力信号によってオン・オフ制御されるアナログスイッチとを含む。 （もっと読む）

【課題】容量DA変換器を駆動するドライバを低消費電力化しつつ、低誤差のAD変換を行う。
【解決手段】バイナリ重み型容量DA変換器は、アナログ入力信号と、参照電圧とに基づき、Nビットの各ビットに対応するサイクル毎に、残差信号を生成する。第1比較器は、前記サイクル内の第1の時点における前記残差信号を、所定電圧と比較して、論理値を表す第1比較結果を得る。レジスタは、前記第1比較結果を保持する。第２比較器は、前記サイクル内における前記第1の時点より後の第2の時点における前記残差信号を、前記所定電圧と比較して、論理値を表す第2比較結果を得る。誤り判定回路は、前記第1比較結果が前記第2比較結果と異なるとき、誤り検出信号を発生させる。誤り訂正回路は、前記誤り判定回路により前記誤り検出信号が発生させられたとき、前記レジスタから読み出し第1比較結果を反転して出力する。 （もっと読む）

【課題】カレントミラー回路によって、複数の回路を電流駆動させる場合に、各回路の動作に対するばらつきを低減することができる電源回路を提供する。
【解決手段】ＦＥＴ１、２、３と、スイッチング素子であるスイッチ６〜９とで電源回路を構成している。ＦＥＴ１、２、３でカレントミラー回路を構成している。スイッチ６、７、８、９によって選択回路５０が構成される。選択回路５０は、スイッチ６〜９の切り替えにより、ミラー電流Ｉｂ２をオペアンプ４又はオペアンプ５のいずれかに供給し、さらに、ミラー電流Ｉｂ１をオペアンプ４又はオペアンプ５のいずれかに供給する。すなわち、ミラー電流Ｉｂ１とミラー電流Ｉｂ２とを入れ替えて交互に、オペアンプ４、５にそれぞれ供給する。 （もっと読む）

【課題】消費電流を低減しつつ、出力信号の歪みを低減することが可能なデジタル／アナログ変換器を提供する。
【解決手段】デジタル／アナログ変換器において、第１の容量制御用スイッチ素子は、第１のＭＯＳトランジスタがオンするときオフし、一方、前記第１のＭＯＳトランジスタがオフするときオンする。さらに、デジタル／アナログ変換器において、第２の容量制御用スイッチ素子は、第２のＭＯＳトランジスタがオンするときオフし、一方、前記第２のＭＯＳトランジスタがオフするときオンする。 （もっと読む）

【課題】入出力特性として非線形な特性を精度良く実現することができるディジタル／アナログ変換器を提供する。
【解決手段】コード変換部４が、ディジタル入力信号の最上位ビットと残りの（Ｎ−１）ビットそれぞれとの排他的論理輪演算を行い、（Ｎ-１）ビットの第１の演算結果を出力する第１のゲート回路４Ａと、第１の演算結果を｛２^{（Ｎ−１）}−１｝ビットの温度計・コードにデコードするデコーダ１Ａと、デコードされた温度計・コードの｛２^{（Ｎ−１）}−１｝ビットそれぞれとディジタル入力信号の最上位ビットとの排他的論理輪演算を行い、｛２^{（Ｎ−１）}−１｝ビットの第２の演算結果を出力する第２のゲート回路４Ｂとを備える。 （もっと読む）

【課題】レイアウト効率の向上や回路特性の向上等を実現できるＤ／Ａ変換回路、Ａ／Ｄ変換回路、電子機器等の提供。
【解決手段】Ｄ／Ａ変換回路は、出力ノードに接続される第１のＤ／Ａ変換部ＤＡＣ１と、出力ノードと第１のノードとの間に設けられる第１の直列キャパシターＣＳ１と、第１のノードに接続される第２のＤ／Ａ変換部ＤＡＣ２と、出力ノードと第２のノードとの間に設けられる第２の直列キャパシターＣＳ２と、第２のノードに接続される第１のサブＤ／Ａ変換部ＳＤＡＣ１と、スイッチ制御を行う制御回路を含む。第２のＤ／Ａ変換部ＤＡＣ２の第２のキャパシターアレイ部ＣＡＲ２と第１のサブＤ／Ａ変換部ＳＤＡＣ１の第１のサブＤ／Ａ用キャパシターアレイ部ＳＣＡＲ１とが、第１のＤ／Ａ変換部ＤＡＣ１の第１のキャパシターアレイ部ＣＡＲ１を通る対称軸ＬＸに対して線対称に配置される。 （もっと読む）

【課題】 可変容量素子の容量を制御するための制御電圧を発生する電圧発生回路において、より簡易で、かつ、より低価格な構成を提供する。
【解決手段】 電圧発生回路３を、抵抗回２０と、複数の入力ポート１１〜１８と、出力ポート３０とで構成する。抵抗回路２０は、複数の抵抗２１〜２７を有し、複数の抵抗２１〜２７を直列又は並列に接続して構成される。複数の入力ポート１１〜１８には、電位状態をハイ状態、ロー状態及び開放状態のいずれかに制御する制御信号がそれぞれ入力される。そして、出力ポート３０は、複数の入力ポート１１〜１８のそれぞれの電位状態の組み合わせに対応した電圧値の電圧信号Ｖｃを出力する。 （もっと読む）

【課題】見かけ上の容量比精度を高めて変換精度を向上できるＤ／Ａ変換回路、及びこれを含むＡ／Ｄ変換回路、電子機器等の提供。
【解決手段】Ｄ／Ａ変換回路は、出力ノードに一端が接続される複数のキャパシターを有するキャパシターアレイ部４１と、キャパシターアレイ部４１の複数のキャパシターの他端に接続され入力デジタルデータに応じてスイッチ制御される複数のスイッチ素子を有するスイッチアレイ部５１と、スイッチアレイ部５１のスイッチ制御を行う制御回路２０を含む。キャパシターアレイ部４１には、第１型キャパシター１Ｃと、第１型キャパシター１Ｃとは容量値が異なる第２型キャパシター３Ｃとが設けられる。制御回路２０は、入力デジタルデータの各ビットに対する第１型キャパシター１Ｃと第２型キャパシター３Ｃの割り当てを動的に変化させるスイッチ制御をスイッチアレイ部５１に対して行う。 （もっと読む）