【課題】いくつかの逐次比較サイクルでサイクル当たり１つよりも多いビットに変換するアナログ／デジタル変換器（ＡＤＣ）を提供する。
【解決手段】システムは、容量性サブＤＡＣ回路４１０及び比較器４３０を含み、スイッチＳ２は、１つ又はそれよりも多くの最初のサイクル中に容量性サブＤＡＣ回路を隔離し、かつ１つ又はそれよりも多くの最終サイクル中にサブＤＡＣ回路を融合し、逐次比較型レジスタ（ＳＡＲ）４４０は、デジタル出力信号又はＤＡＣデジタル信号を発生させる。また、システムは、ＤＡＣ回路を含み、アナログ入力信号及びＤＡＣアナログ信号のうちの少なくとも一方で入力キャパシタＣｉｎを予充電し、プログラマブル利得増幅器４２０は、誤差信号を増幅し、マルチビットＡＤＣは、増幅された誤差信号をマルチビットデジタル信号に変換し、ＳＡＲは、マルチビットデジタル信号を使用してＤＡＣデジタル信号又はデジタル出力信号を発生させる。 （もっと読む）

【課題】従来のデジタルアナログ変換器では変換精度を向上させることができない問題があった。
【解決手段】本発明のデジタルアナログ変換器は、デジタル入力値の上位側ｍビットの値に対応した第１のアナログ電圧ＶＯ１と第２のアナログ電圧ＶＯ２とを出力する上位デジタルアナログ変換器ＤＡ１と、下位電圧側ノードＮＤ１の電圧ＶＲ１と、上位電圧側ノードＮＤ２の電圧ＶＲ２との電圧差を前記デジタル入力値の下位側ｎビットの値に応じて分割してアナログ出力電圧ＶＯＵＴを出力する下位デジタルアナログ変換器ＤＡ２と、下位電圧側ノードＮＤ１に接続される第１のコンデンサＣ１と、上位電圧側ノードＮＤ２に接続される第２のコンデンサＣ２と、を有し、上位デジタルアナログ変換器ＤＡ１は、下位デジタルアナログ変換器ＤＡ２に第１、第２のアナログ電圧ＶＯ１、ＶＯ２を排他的に出力する。 （もっと読む）

【課題】より低ノイズのパイプラインＡ／Ｄ変換器を提供する。
【解決手段】パイプラインＡ／Ｄ変換器のステージ３０１ａ〜３０１ｉを、アナログ入力信号をサンプルホールドするサンプルホールド回路１０２、サンプルホールドされたアナログ入力信号をディジタル信号に変換するＡＤＳＣ３０４、ディジタル変換されたディジタル信号をＤ／Ａ変換するＤＡＣ１０５、サンプルホールド回路１０２によってサンプルホールドされたアナログ入力信号からＤＡＣ１０５によってＤ／Ａ変換された信号を減算し、減算の結果得られた信号を次段のステージに出力する減算器１０３によって構成する。そして、ｋ個のステージのうちのＡＤＳＣ３０１ａ〜３０１ｄが、ヒステリシスを有する閾値を使ってアナログ入力信号をディジタル信号に変換するように構成する。 （もっと読む）

【課題】精度および高速性能を損なうことなくアンプシェア動作を実現可能なスイッチドキャパシタ増幅回路、パイプライン型ＡＤ変換器、および信号処理システムを提供する。
【解決手段】複数のスイッチドキャパシタ回路２１０，２２０で共有される演算増幅器ＡＭＰ１１を有し、複数のスイッチドキャパシタ回路は演算増幅器の入力および出力と切り離すように複数のスイッチが制御されて複数の容量で第１のアナログ信号をサンプリングするサンプルモードと、サンプリングした容量を演算増幅器の入力および出力と選択的に接続するように複数のスイッチが制御されて、演算増幅器のサンプルモードでサンプリングした信号と第２のアナログ信号との差分を２^N倍に増幅するホールドモードとが相補的に設定され、サンプルモード時に演算増幅器の入力および演算増幅器の内部における電圧が固定されていないノードを共通電位にリセットするスイッチｓｗｒを有する。 （もっと読む）

【課題】追加的な製造工程の必要な容量素子を用いることなく、高精度で高速のＡ／Ｄ変換を行うことができるＡ／Ｄ変換器の提供を図る。
【解決手段】相補的に動作する正側容量主ＤＡＣ DACPおよび負側容量主ＤＡＣ DACNを有し、差動信号を受け取って上位ビットの変換を担う容量主ＤＡＣと、下位ビットの変換を担う抵抗副ＤＡＣと、前記容量主ＤＡＣを補正する抵抗補正ＤＡＣと、複数の差動回路を有し、前記正側容量主ＤＡＣおよび前記負側容量主ＤＡＣの出力電位を比較する比較器 CMPと、を有するＡ／Ｄ変換器であって、前記正側容量主ＤＡＣおよび前記負側容量主ＤＡＣは、それぞれ最上位の配線層を除く配線層により形成される第１容量素子 CN0', CNO〜CN3を有し、前記比較器は、隣接する前記差動回路CMP1, CMP2の間に設けられ、前記最上位の配線層を含めた配線層により形成される第２容量素子 CC1, CC2を有するように構成する。 （もっと読む）

【課題】低消費電力で信号の歪みやＳＮＲ劣化が少ないディジタルアナログ変換器を提供する。
【解決手段】シフトレジスタＳＲＥＧ、１ビットディジタルΔΣ信号を入力し、一対の信号を出力するスイッチ回路ＳＷ１〜ＳＷ（Ｎ）、出力された一対の信号を入力して一対の信号として出力するインピーダンス素子ＩＭＰ１〜ＩＭＰ（Ｎ）、出力された一対の信号の一方を入力する反転入力端子ＯＰＡａ、他方を入力する非反転入力端子ＯＰＡｂ、１ビットディジタルΔΣ信号をディジタルアナログ変換した信号を出力する出力端子１０２を備える演算増幅器ＯＰＡ、反転入力端子ＯＰＡａと出力端子１０２とに接続されるインピーダンス素子ＩＭＰ０−Ｎ、非反転入力端子ＯＰＡｂに一端が接続され、他端に基準電圧が与えられるインピーダンス素子ＩＭＰ０−Ｐによりディジタルアナログ変換器を構成する。 （もっと読む）

【課題】幾つかある識別可能な特徴及び利点の中で、分解能が高く且つ部品数が少なく、更に単調性レンジを動的に移動させ、あるビット値の遷移をまたぐように単調性レンジを移動させるＭビットのＤＡＣを提供する。
【解決手段】コントローラがＭビットの入力を受け、これに応答して、Ｓビットの高レンジＤＡＣに供給するためのＳビットの上側レンジ二進データと、Ｒビットの低レンジＤＡＣに供給するためのＲビットの下側レンジ二進データとを発生する。このコントローラは、Ｍビットの入力における遷移点を検出し、これに応答して、Ｓビットデータの少なくとも１つの最下位ビットに等しい遷移データをＳビットデータに加算するとともに、Ｒビットのデータから遷移データに等しい値を減算する。遷移点及び遷移データを検出して、Ｒビットデータのフルスケール値でこのような遷移を回避する点において加算する。 （もっと読む）

【課題】簡単な回路構成で、出力電圧の直線性、オフセット、ゲイン誤差を調整するＤＡ変換器。
【解決手段】入力されるデジタル値に応じた出力電圧を出力ラインに出力する容量アレイ型のＤＡ変換器と、出力ラインに接続する負荷容量の大きさを変更する負荷変更部と、を備えるＤＡ変換装置を提供する。負荷変更部は、出力ラインに接続する負荷容量の大きさをデジタル値によらず一定の容量として、当該ＤＡ変換装置のゲインを設定する。 （もっと読む）

【課題】従来の電圧モードＤＡＣよりも、線形性が改善され、スイッチエリアの全体が小さく、そして寄生電気抵抗に鈍感なデジタル／アナログ変換器(ＤＡＣ)を提供する。
【解決手段】デジタル／アナログ変換器(ＤＡＣ)は、それぞれハイ基準電圧またはロー基準電圧のそれぞれに結合された第１入力をそれぞれ有するオペアンプ対を具備する。前記ＤＡＣは、複数のスイッチ制御されるセルを具備し、それぞれ、抵抗器および２つのフォース/センススイッチ対を具備する。それぞれのセル内において、４つの全てのスイッチは、抵抗器と結合されている。第１フォーススイッチは、第１オペアンプの出力と結合されるとともに、結合されているセンススイッチは、第１オペアンプの反転入力に結合されている。第２フォーススイッチは、第２オペアンプの出力に結合されるとともに、結合されているセンススイッチは、第２オペアンプの反転入力に結合されている。 （もっと読む）

【課題】省電力モードへの移行時間、復帰時間が短く、短時間の間欠動作が可能な基準電圧発生回路を有する、Ａ／Ｄ変換器、Ｄ／Ａ変換器を提供する。
【解決手段】第１基準電圧端子ＶＲＴと第２基準電圧端子ＶＲＢとの間に接続され、複数の基準電圧を発生する基準電圧発生部１２と、第１及び第２基準電圧端子にそれぞれ接続された容量１３ａ、１３ｂと、第１及び第２基準電圧端子の電圧値を検出する基準電圧検出回路１６と、基準電圧検出回路により検出された電圧値に応じて、基準電圧発生部へ流す電源電流の大きさを制御する電流制御回路１１ａ、１１ｂと、省電力モード時に基準電圧発生部を高抵抗素子１５に切替える切替え手段１４ａ〜１４ｄとを備える。省電力モード時に高抵抗素子に切り替えることで、第１及び第２基準電圧端子間の電流を低減し、しかも、微小電流で容量の電位は保持され、省電力モードからの復帰時間が短くなる。 （もっと読む）

【課題】精度の高いΔΣ型ＡＤ型変換器を実現できるＤＥＭを提供する。
【解決手段】ΔΣ変調器に使用される本願発明のＤＥＭのアルゴリズムは、ΔΣ変調器を構成する量子化器、ＤＡ変換器の出力値に関係なく、ＤＡ変換器において使用開始するエレメントを所定の個数Ａ個シフトさせることを特徴とする。Ａとは１、又は、ＤＡ変換器のビット数Ｎ（Ｎは３以上の正の整数）に対して｛Ａ＜２^Ｎ／４｝となる正の整数である。 （もっと読む）

【課題】ラッチアップ耐量試験でのラダー抵抗値の変化およびラダー抵抗の断線を防ぐことで、ラッチアップ耐量試験の耐量値が高い参照電圧発生回路を提供する。
【解決手段】本発明に係る参照電圧発生回路１は、参照電圧を生成するためのラダー抵抗Ｒ_０〜Ｒ_７を備えている。上記ラダー抵抗には、外部電源に接続されて上記ラダー抵抗に電圧を印加するＶ０端子、Ｖ５端子、およびＶ７端子（第１基準電圧端子）と、外部電源に接続されないＶ６端子（第２基準電圧端子）が接続されている。試験時にＶ６端子に向かって電流が流れるラダー抵抗Ｒ_６，Ｒ_７に並列に、当該ラダー抵抗Ｒ_６，Ｒ_７に上記試験時に流れる電流を当該ラダー抵抗Ｒ_６，Ｒ_７に代わって自身に流すことができるバイパス素子としてのダイオードＤ１，Ｄ２が接続されている。 （もっと読む）

デジタル値をアナログ信号に変換する回路（６０）が説明される。回路は、値を表し、且つ、それぞれが相対的な重み付けを有する、１つまたは複数のデジタル信号を受信するように構成された論理ブロック（６４）を備える。論理ブロックは、１つまたは複数の信号を出力するようにさらに構成されており、各出力信号は、それぞれのデジタル信号で変調された発振器信号を含む。回路（６０）は、デジタル値を表すアナログ信号を生成する生成手段（６９）をさらに備える。アナログ信号は、論理ブロック（６４）から出力された信号の重み付けされた合成を含み、相対的な重み付けは、それぞれのデジタル信号の相対的な重み付けに基づく。論理ブロック（６４）は、論理ゲートまたは一連のスイッチなどの、一連の乗算素子（６１ａ−ｃ）を備えてもよく、各乗算素子は、第１の入力としての発振器信号と、第２の入力としてのそれぞれのデジタル信号と、を受信し、且つ、発振器信号をデジタル信号で乗算するように構成される。生成手段（６９）は、論理ブロック（６４）から出力される信号の相対振幅を変更するように構成される、キャパシタ、抵抗器、およびインダクタなどの、一連の振幅変更器（６２ａ−ｃ）を備えてもよい。生成手段（６９）は、振幅変更された信号を合計する手段（６６）を備えてもよい。
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【課題】逐次比較型Ａ／Ｄ変換器において、オーバーサンプリングを行う場合の処理にかかる時間、ひいてはＡ／Ｄ変換の変換時間を短縮する。
【解決手段】オーバーサンプリングを行う際に、１回目のＡ／Ｄ変換処理では、Ｎ回のステップでアナログ信号についてＮビットのデジタル値を求める。そして、２回目以降のＡ／Ｄ変換処理では、１回目のＡ／Ｄ変換処理で得たＮビットのデジタル値の上位ｎビットについてはＡ／Ｄ変換処理を行わずにそのまま固定とし、（Ｎ−ｎ）ビット以下の下位ビットから、即ちビットの途中からＡ／Ｄ変換を開始する。 （もっと読む）

【課題】出力応答時間の短縮を図ることができるＤ／Ａ変換器を提供すること。
【解決手段】第１スイッチ回路１２ａのスイッチ素子ＳＷ０ａ〜ＳＷ１５ａは、第１端子が共通接続されるとともにその第１端子が高電位電源ＶＲＨに接続され、第２スイッチ回路１２ｂのスイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂは、第１端子が共通接続されるとともにその第１端子が低電位電源ＶＲＬに接続される。第１分圧回路１３ａの抵抗素子Ｒａは、スイッチ素子ＳＷ０ａ〜ＳＷ１５ａの第２端子間に接続され、第２分圧回路１３ｂの抵抗素子Ｒｂは、スイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂの第２端子間に接続される。制御回路１１は、デジタル信号Ｄ５〜Ｄ０に基づいて、第１スイッチ回路１２ａのスイッチ素子ＳＷ０ａ〜ＳＷ１５ａのうちの１つをオンするとともに第２スイッチ回路１２ｂのスイッチ素子ＳＷ０ｂ〜ＳＷ１５ｂのうちの１つをオンする。 （もっと読む）

【課題】低分解能のＤ／Ａ変換装置を用いて、精度の高い高分解能のＤ／Ａ変換を行うことができるＤ／Ａ変換装置を提供する。
【解決手段】Ｄ／Ａ変換装置Ａは、電圧生成装置として第１Ｄ／Ａ変換回路１、第２Ｄ／Ａ変換回路２、第３Ｄ／Ａ変換回路３、及びセレクタ４から構成される。セレクタ４に入力されたデジタル信号Ｄは、各Ｄ／Ａ変換回路に振り分けられる。第１Ｄ／Ａ変換回路１、及び第２Ｄ／Ａ変換回路２から出力される電圧は、第３Ｄ／Ａ変換回路３の上下側基準電圧設定端子に入力される。セレクタ４から第３Ｄ／Ａ変換回路３に送られたデジタル信号Ｄ3はＤ／Ａ変換され、出力電圧Ｖoutとして出力される。第３Ｄ／Ａ変換回路３は、通常のＤ／Ａ変換装置より絞られた範囲について、同程度の分解能を有することになるので、通常より精度の高い電圧を出力することができる。 （もっと読む）

【課題】回路規模が小さく、多ビットのディジタル信号を変換可能であり、高精度のＤ／Ａ変換器を提供する。
【解決手段】上位ｎビット、下位ｍビットのディジタル信号をアナログ電圧に変換するＤ／Ａ変換器であって、同一の抵抗値であり、かつ直列に接続された（２＾ｎ）−１個の抵抗を有し、両端に第１基準電圧及び第２基準電圧が印加される分圧手段と、上記分圧手段により分圧された電圧を、上記上位ｎビットのディジタル信号により選択して上記アナログ電圧として出力する選択手段とを備えるＤ／Ａ変換器において、上記直列に接続された（２＾ｎ）−１個の抵抗の両端に、上記下位ｍビットのディジタル信号により抵抗値を決定される２つの可変抵抗を接続する。 （もっと読む）

【課題】Ｄ／Ａ変換器の消費電流増加を避けながら、イメージでの横筋状のノイズ低減に有効なＤ／Ａ変換技術を提案する。
【解決手段】基準電圧をドライバから出力するレギュレータと、そのレギュレータから出力される基準電圧が供給されて、入力したコードに応じたアナログ電圧を出力するアナログ電圧出力部とを備えた構成とする。そして、レギュレータ内のドライバのサイズを、入力したコードに応じて可変させる制御を行う。このようにしたことで、ドライバのゲート電圧が再調整などによって変化することが抑制され、レギュレータに求められる過渡応答特性を下げることが可能となる。 （もっと読む）

【課題】回路規模を縮小化し、かつコストダウンを行う。
【解決手段】参照電圧Ｖ０〜Ｖ８を用いて、参照電圧Ｖ０〜Ｖ８の間の異なる電圧値をそれぞれ有する基準電圧Ｇ（６３：０）を発生する基準電圧発生回路１０１と、基準電圧Ｇ（６３：０）に対して所定の範囲の基準電圧を選択するように区分されて構成されている複数のＭＯＳトランジスタを、該各区分にそれぞれ供給されるデジタルデータに基づいて制御することにより、基準電圧Ｇ（６３：０）の中から１つの基準電圧を選択する選択回路１０２と、選択回路１０２の各区分が選択する基準電圧の範囲に応じて電圧レベルを変換したデジタルデータを、該各区分にそれぞれ供給するレベル変換回路１０４とを備え、選択回路１０２の複数のＭＯＳトランジスタは、少なくとも各基準電圧が１番目に入力されるＭＯＳトランジスタが、参照電圧Ｖ０〜Ｖ８の間の電圧範囲よりも低い耐圧のＭＯＳトランジスタである。 （もっと読む）

【課題】高速で小面積な自己補正逐次比較型Ａ／Ｄ変換器を提供する。
【解決手段】Ｊビットの第１のデジタル信号に応じた電圧を生成する容量Ｄ／Ａ変換器と、第２のデジタル信号に応じた電圧を生成する抵抗Ｄ／Ａ変換器と、抵抗Ｄ／Ａ変換器の生成する電圧を出力ノードに容量結合する容量素子と、出力ノードに現れる電圧に応じた比較結果信号を生成する比較器と、比較器からの比較結果信号に応じて、第１のデジタル信号を容量Ｄ／Ａ変換器に供給すると共に、容量Ｄ／Ａ変換器の容量誤差の補正値を示す第３のデジタル信号と、Ｋビットの第４のデジタル信号を出力する制御回路と、第３のデジタル信号と第４のデジタル信号とに基づいてＫビット以上のビット数の第２のデジタル信号を生成して抵抗Ｄ／Ａ変換器に供給するデジタル演算回路を含み、（Ｊ＋Ｋ）ビットのデジタルデータを生成する。 （もっと読む）