DEM(ダイナミック・エレメント・マッチング)
【課題】精度の高いΔΣ型AD型変換器を実現できるDEMを提供する。
【解決手段】ΔΣ変調器に使用される本願発明のDEMのアルゴリズムは、ΔΣ変調器を構成する量子化器、DA変換器の出力値に関係なく、DA変換器において使用開始するエレメントを所定の個数A個シフトさせることを特徴とする。Aとは1、又は、DA変換器のビット数N(Nは3以上の正の整数)に対して{A<2N/4}となる正の整数である。
【解決手段】ΔΣ変調器に使用される本願発明のDEMのアルゴリズムは、ΔΣ変調器を構成する量子化器、DA変換器の出力値に関係なく、DA変換器において使用開始するエレメントを所定の個数A個シフトさせることを特徴とする。Aとは1、又は、DA変換器のビット数N(Nは3以上の正の整数)に対して{A<2N/4}となる正の整数である。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、DA変換器に用いるDEMに係り、特にΔΣ型AD変換器に使用するΔΣ変調器に関する。
【背景技術】
【0002】
AD変換器には、逐次比較型やオーバーサンプル型など種々の形式のものが開発されている。一般に、AD変換器でアナログ入力信号をデジタル信号に変換する場合、サンプリング周波数を高くすれば、信号周波数近傍のS/N(Signal to Noise Ratio)特性を向上させることができる。オーバーサンプル型AD変換器は、オーバーサンプル比(信号帯域の周波数に対するナイキスト(サンプリング周波数の1/2)周波数の比)を高くすることによりS/N特性を向上させた方式である。
【0003】
オーバーサンプル型AD変換器の一つにΔΣ型AD変換器がある。このΔΣ型AD変換器はΔΣ変調器とデシメーションフィルタで構成され、ΔΣ変調器の性能がそのままΔΣ型AD変換器の性能に影響する。
【0004】
ΔΣ変調器は、出力信号と入力信号との差を積分器で積分し、この積分器の出力が最小となるようにフィードバック制御するものである。ΔΣ変調器の特徴はノイズシェイピング特性であり、積分器の次数を増やすことにより、所望帯域のS/N特性をさらに改善でき、ΔΣ型AD変換器の精度を向上することができる。
【0005】
また近年では広帯域かつ高精度であるΔΣ変調器の実現のため、量子化器のビット数を多くしているが、量子化器のビット数を上げると帰還経路上に設けられるDA変換器のビット数も多くしなければならない。DA変換器のビット数が多くなると、DA変換器を構成する電流源や容量素子、抵抗素子などの単位要素の製造ばらつきにより変換誤差が生じ、それがそのまま入力に帰還されてΔΣ変調器の精度を低下させるという問題がある。
【0006】
このDA変換器を構成する電流源や容量素子、抵抗素子などの単位要素の製造ばらつきによる変換誤差を補正する技術として、DEM(ダイナミック・エレメント・マッチング)が知られている。DEMとは、量子化器の出力信号をシフトさせることでDA変換器の単位要素を平均化して使用し、DA変換器の精度を確保する技術である。
【0007】
尚、本出願の発明に関連する先行技術文献情報としては、例えば、特許文献1が知られている。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開2005−26998
【発明の概要】
【発明が解決しようとする課題】
【0009】
しかしながら、本研究者等が検討したところによると、一般的なDWA(データ・ウェイティッド・アベレージング)アルゴリズムのDEMを使用したΔΣ変調器において、NRZ(Non Return Zero)方式のDA変換器を用いると、グリッチと呼ばれるノイズが発生し、製造ばらつきによるDA変換器の精度を改善するどころか逆に精度が劣化するという問題点があることが新たに分かってきた。DWAアルゴリズムとグリッチについては後に詳しく説明する。
本発明の目的は、帰還経路にあるDA変換器においてNRZ方式かつDEMを使用した場合においても、精度の高いΔΣ変調器を実現することにある。
【課題を解決するための手段】
【0010】
この目的を達成するために本発明のΔΣ変調器では、DEMのアルゴリズムを量子化器、DA変換器の出力値に関係なく、使用開始するエレメントを所定の個数A個シフトさせるものとした。Aとは1、又は、DA変換器のビット数N(Nは3以上の正の整数)に対して{A<2N/4}となる正の整数である。
【発明の効果】
【0011】
上記Aエレメントシフトアルゴリズムを用いることによって、グリッチを抑えつつDA変換器の精度を確保することができ、結果としてΔΣ変調器として高い精度を実現する事ができる。
【図面の簡単な説明】
【0012】
【図1】ΔΣ変調器のブロック図
【図2】ΔΣ変調器のブロック図
【図3a】DEMを用いない場合のDA変換器の状態変化を表す回路図
【図3b】DWAアルゴリズムを用いたDEMを使用した場合のDA変換器の状態変化を表す回路図
【図3c】本願発明の1エレメントシフトアルゴリズムを用いたDEMを使用した場合のDA変換器の状態変化を表す回路図
【図4】DEMを設けないΔΣ変調器が理想的な特性を有していると仮定した場合のΔΣ変調器出力をFFT解析した結果
【図5】DEMを設けないΔΣ変調器において、DA変換器を構成する単位要素(電流源、容量素子、抵抗素子等)が製造ばらつきをもっている場合にΔΣ変調器出力をFFT解析した結果
【図6】DWAアルゴリズム制御のDEMを設けたΔΣ変調器において、DA変換器を構成する単位要素(電流源、容量素子、抵抗素子等)が製造ばらつきをもっており、さらにグリッチが発生しないと仮定した場合のΔΣ変調器出力をFFT解析した結果
【図7】DWAアルゴリズム制御のDEMを設けたΔΣ変調器において、DA変換器を構成する単位要素(電流源、容量素子、抵抗素子等)が製造ばらつきをもっており、さらにグリッチが発生する場合のΔΣ変調器出力をFFT解析した結果
【図8】本願発明の1エレメントシフトアルゴリズム制御のDEMを設けたΔΣ変調器において、DA変換器を構成する単位要素(電流源、容量素子、抵抗素子等)が製造ばらつきをもっており、さらにグリッチが発生する場合のΔΣ変調器出力をFFT解析した結果
【図9】本願発明の2エレメントシフトアルゴリズム制御のDEMを設けたΔΣ変調器において、DA変換器を構成する単位要素(電流源、容量素子、抵抗素子等)が製造ばらつきをもっており、さらにグリッチが発生する場合のΔΣ変調器出力をFFT解析した結果
【図10】本願発明の3エレメントシフトアルゴリズム制御のDEMを設けたΔΣ変調器において、DA変換器を構成する単位要素(電流源、容量素子、抵抗素子等)が製造ばらつきをもっており、さらにグリッチが発生する場合のΔΣ変調器出力をFFT解析した結果
【図11】本願発明の4エレメントシフトアルゴリズム制御のDEMを設けたΔΣ変調器において、DA変換器を構成する単位要素(電流源、容量素子、抵抗素子等)が製造ばらつきをもっており、さらにグリッチが発生する場合のΔΣ変調器出力をFFT解析した結果
【発明を実施するための形態】
【0013】
(実施の形態1)
以下、実施の形態1に係るΔΣ型変調器について説明する。
図1に示すΔΣ型変調器100は、アナログ入力信号Vaと帰還信号Vbとの差分をとる加算回路101と、加算回路の出力の積分を行なう積分器102と、積分器102の出力を量子化( デジタル信号化)する量子化器103と、量子化器103の出力をDA 変換して加算回路101へ供給するDA変換器104により構成されている。
量子化器103は積分器102の出力電圧を2 のN 乗個(Nは量子化器103の分解能であり2 以上の整数)の参照電圧と比較する電圧比較回路(図示せず)と、この電圧比較回路から得られる2のN 乗個の信号をラッチするラッチ回路(図示せず)とにより構成されている。そして、ラッチ回路にラッチされた電圧比較回路の出力信号がΔΣ変調器100の出力信号となる。
【0014】
図2に示すΔΣ型変調器200は、図1で示されるΔΣ変調器100の量子化器103とDA 変換器104の間にDEM回路205を追加したものである。
図2のDEM回路205は、DA変換器204において構成する単位要素(電流源、容量素子、抵抗素子等)の製造ばらつきを、各エレメント(例えば、図3aのR0、R1、R2・・・・、R7が、各エレメントに該当する)を平均して使用することによって補正するための回路である。
【0015】
次に、DEMを使用しない場合と、もっとも一般的なアルゴリズムであるDWAを使用したDEMを用いた場合と、本願発明であるAエレメントシフトアルゴリズムを使用したDEMを用いた場合の3つの動作比較を、例として抵抗素子を使用した3ビットDA変換器を使い説明する。ここではAエレメントシフトアルゴリズムの例として1エレメントシフトアルゴリズム(A=1)を使って説明する。
【0016】
量子化器の出力が(00000011)→(00001111)→(00011111)と変化した場合を例に説明する。
DEMを使用しない場合(図1参照)のDA変換器104への入力信号は、量子化器103の出力と同じく(00000011)→(00001111)→(00011111)と変化する。このため、DA変換器104の各エレメント(図3aのR0、R1、R2・・・・、R7が該当)の内、使用されるエレメントは、図3aに示すように変化する。図3aからも推測できるが、R0については使用される頻度が最も高くなり、R7については、使用される頻度が最も低くなるため、R0の抵抗値の製造バラツキが大きい場合、DA変換器104の精度が大きく劣化してしまう。半導体プロセスにおいては、抵抗値の製造バラツキが20%程度あるため、精度の高いDA変換器104を実現する事は困難である。
【0017】
これに対し、従来のDWAアルゴリズムを使用したDEMを用いた場合、DA変換器204への入力信号は(00000011)→(00111100)→(11000111)と変化する。このため、DA変換器204の使用エレメントは図3bに示すよう変化する。
【0018】
図3bに示すように、DWAアルゴリズムを使用する事で、DA変換器204の各エレメントは、同確率で平均して使用されることとなる。これにより、図3aに示したDEMのないΔΣ変調器100の場合のように、DA変換器104の使用されるエレメントが、R0に偏るといった課題を克服できる。
【0019】
しかし、今回新たに、DWAアルゴリズムを用いたNRZ方式のDA変換器204を使用した場合、DA変換器204出力に現れるグリッチが大きくなることが分かった。グリッチとはDA変換器204の出力が切り替わる際に発生するノイズのことである。
【0020】
その発生原因について、図3bを用いて説明する。図3bにおいて、DA変換器204への入力信号が(00000011)から(00111100)へ変化する際、DA変換器204の使用されるエレメントは、R0、R1が選択された状態から、R2、R3、R4、R5が選択された状態へ変化する事となる。この選択エレメントが切り替えられる期間において、R0、R1がグランドへ接続される前に、R2、R3、R4、R5が選択される状態が発生する場合が考えられる。この場合、一時的にR0、R1、R2、R3、R4、R5が選択される状態が発生し、DA変換器204の出力値に大きなグリッチが発生する。
【0021】
更に、DA変換器204のエレメントの切り替わり数(図3b中の各エレメントのスイッチの切り替わり数)が多いほど、発生するグリッチも大きくなる。その対策として今回発明した1エレメントシフトアルゴリズムではDWAアルゴリズムと比較し、図3b中のスイッチの切り替わり数を少なくでき、大きなグリッチの発生を抑圧できるため、DA変換器204の出力値の誤差を抑圧することができる。
【0022】
次に、本願発明の実施の形態1における1エレメントシフトアルゴリズムを使用したDEM205を用いた場合について、図3cを用いて説明する。
【0023】
図2の量子化器203の出力(1エレメントシフトアルゴリズムを使用したDEM205への入力)が、(00000011)→(00001111)→(00011111)と変化した場合、DEM205の出力(DA変換器204への入力)は、(00000011)→(00011110)→(01111100)と変化する事となる。そして、この場合、DA変換器204の使用エレメントは図3cのように変化する。つまり、図3cからも分かるように、量子化器203の出力が(00000011)の時は、最小ビットをR0が担い、量子化器203の出力が(00011110)の時は、最小ビットをR1が担い、量子化器203の出力が(01111100)の時は、最小ビットをR2が担っており、量子化器203の出力値が変化する毎に、最小ビットを担うDA変換器204のエレメントが1つずつシフトする。特許請求の範囲における「DA変換器において使用開始するエレメントを所定の個数A個シフトさせる」とは、上記のような状態を指している。
【0024】
このような1エレメントシフトアルゴリズムを用いれば、従来のDWAアルゴリズムを用いたΔΣ変調器200よりも、発生するグリッチを抑圧できる。
【0025】
例えば、図3cのように、DA変換器204への入力信号が(00000011)から(00011110)へ変化する場合、DA変換器204で使用されるエレメントは、R0、R1が選択された状態から、R1、R2、R3、R4が選択された状態へ変化する事となる。この選択エレメントが切り替えられる期間において、R0、R1がグランドへ接続される前に、R2、R3、R4、R5が選択される状態が発生すると、一時的にR0、R1、R2、R3、R4が選択される状態が発生する。しかし、DWAアルゴリズムを用いた場合には、一時的にR0、R1、R2、R3、R4、R5が選択された状態が発生していた事から、それよりも1エレメント分、グリッチを抑圧できる。
【0026】
更に、例えば、DEM205への入力が(00001111)→(11110000)と変化する場合には、グリッチの抑圧効果が更に大きくなる。
【0027】
DWAアルゴリズムを用いた場合には、DA変換器204への入力信号が(00001111)→(11110000)と変化するため、DA変換器204で使用されるエレメントは、R0、R1、R2、R3が選択された状態から、R4、R5、R6、R7が選択された状態へ変化する事となる。この選択エレメントが切り替えられる期間において、R0、R1、R2、R3がグランドへ接続される前に、R4、R5、R6、R7が選択される状態が発生すると、一時的にR0、R1、R2、R3、R4、R5、R6、R7が選択される状態が発生し、大きなグリッチが発生する事となる。
【0028】
これに対し、本願発明の1エレメントシフトアルゴリズムを用いれば、DA変換器204への入力信号が(00001111)→(00011110)と変化するため、DA変換器204で使用されるエレメントは、R0、R1、R2、R3が選択された状態から、R1、R2、R3、R4が選択された状態へ変化する事となる。この選択エレメントが切り替えられる期間において、R0、R1、R2、R3がグランドへ接続される前に、R1、R2、R3、R4が選択される状態が発生すると、一時的にR0、R1、R2、R3、R4が選択される状態が発生する。しかし、この時に発生するグリッチは、DWAアルゴリズムを用いた場合と比較して3エレメント分も小さく、結果、精度の高いΔΣ変調器200を実現する事が可能となる。
【0029】
尚、前記説明においてはDEM205への入力が(00000011)→(00001111)→(00011111)とした場合において、1エレメントシフトアルゴリズムを用いると(00000011)→(00011110)→(01111100)のように変化する例を示したが、(10000001)→(11000011)→(11000111)というように使用エレメントの順序と使用開始エレメントをシフトさせる方向を逆としても良い。
【0030】
図4は、DEMを設けないΔΣ変調器が理想的な特性を有していると仮定した場合に、ΔΣ変調器出力をFFT(高速フーリエ変換)解析した結果であり、横軸は周波数、縦軸は振幅を表している。また図4は、ΔΣ変調器の帯域を10MHzとして設計し、約1MHzの信号を入力した場合の例であり、10MHz以下のノイズは小さくなっていることがわかる。
【0031】
図5は、DEMを設けないΔΣ変調器において、DA変換器を構成する単位要素(電流源、容量素子、抵抗素子等)が製造ばらつきをもっている場合にΔΣ変調器出力をFFT解析した結果である。10MHzの帯域内で入力信号の高調波がみられ、ΔΣ変調器の精度が劣化していることが分かる。
【0032】
図6は、DWAアルゴリズム制御のDEMを設けたΔΣ変調器において、DA変換器を構成する単位要素(電流源、容量素子、抵抗素子等)が製造ばらつきをもっており、さらにグリッチが発生しないと仮定した場合のΔΣ変調器出力をFFT解析した結果である。DWAアルゴリズム制御のDEMによってΔΣ変調器の精度が改善されることが分かる。
【0033】
図7は、DWAアルゴリズム制御のDEMを設けたΔΣ変調器において、DA変換器を構成する単位要素(電流源、容量素子、抵抗素子等)が製造ばらつきをもっており、さらにグリッチが発生する場合のΔΣ変調器出力をFFT解析した結果である。図5のDEMを設けない場合よりもΔΣ変調器の精度が劣化していることが分かる。
【0034】
図8は、本願発明の1エレメントシフトアルゴリズム制御のDEMを設けたΔΣ変調器において、DA変換器を構成する単位要素(電流源、容量素子、抵抗素子等)が製造ばらつきをもっており、さらにグリッチが発生する場合のΔΣ変調器出力をFFT解析した結果である。図4の理想状態と比較すると10MHzの帯域のノイズは大きくなっているものの図5,図7と比較すると大きく改善されていることが分かる。
【0035】
以上より、従来のDWAアルゴリズム制御のDEMを設けたΔΣ変調器と比較して、本願発明のΔΣ変調器が、良好な特性を有している事が分かる。
【0036】
尚、図4、図5、図6、図7、図8、図9、図10では4ビットのDA変換器を使用した場合の例を示したが、本願発明はDA変換器のビット数に制限はない。
図4、図5、図6、図7、図8は1エレメントシフトアルゴリズム制御のDEMを設けたΔΣ変調器のシミュレーション結果である。
【0037】
一方、図9はDA変換器を4ビットとし、2エレメントシフトアルゴリズム制御のDEMを設けたΔΣ変調器のシミュレーション結果(DA変換器を構成する単位要素(電流源、容量素子、抵抗素子等)が製造ばらつきをもっており、さらにグリッチが発生する場合のΔΣ変調器出力をFFT解析した結果)、また図10はDA変換器を4ビットとし、3エレメントシフトアルゴリズム制御のDEMを設けたΔΣ変調器のシミュレーション結果(DA変換器を構成する単位要素(電流源、容量素子、抵抗素子等)が製造ばらつきをもっており、さらにグリッチが発生する場合のΔΣ変調器出力をFFT解析した結果)である。図9、図10から分かる通り2エレメントシフトおよび3エレメントシフトアルゴリズムを使用してもグリッチの影響が少なく使用可能である。
【0038】
更に、図11には、DA変換器を4ビットとし、4エレメントシフトアルゴリズム制御のDEMを設けたΔΣ変調器のシミュレーション結果(DA変換器を構成する単位要素(電流源、容量素子、抵抗素子等)が製造ばらつきをもっており、さらにグリッチが発生する場合のΔΣ変調器出力をFFT解析した結果)を示す。図11から分かる様に、4エレメントシフトアルゴリズムを使用した場合には、急激にグリッチの影響が顕在化し、S/N特性が急激に悪化する。
【0039】
以上より、4ビットDA変換器を用いた場合では、ΔΣ変調器が良好な特性を確保するためには、1エレメント、2エレメント、3エレメントシフトアルゴリズムが有効であるが、エレメントシフト量が4エレメント以上(DA変換器の全エレメントの1/4以上)をシフトさせるエレメントシフトアルゴリズムを用いた場合は、S/N特性が劣化することが判明した。
【0040】
つまり、NビットDA変換器を用いた場合は、Aエレメントシフトアルゴリズム(Aとは1、又は、DA変換器のビット数N(Nは3以上の正の整数)に対して{A<2N/4}となる正の整数である)が有効である。{A<2N/4}となる理由はDA変換器の出力電圧範囲が同じである場合にDA変換器ビット数によって1エレメントの重みが異なるため、切り替えエレメント数が同じでもDA変換器のビット数によって発生するグリッチが異なるためである。
【0041】
尚、N=1、N=2の場合には、A<1となり、エレメントシフト量が1より小さい数字となってしまうため、最もグリッチの影響の少ないエレメントシフト量=1が選択されることとした。
尚、実施例においてはΔΣ変調器に本願発明のDEMを使用したが、DA変換器とDEMのみでも実施可能である。
【産業上の利用可能性】
【0042】
本願発明のDEMを用いれば、ΔΣ型AD変換器の精度を向上させる事ができるため、デジタルテレビ受信機等の数々のデジタル機器に用いる事ができる。
【符号の説明】
【0043】
100 従来のΔΣ変調器
101 加算回路
102 積分回路
103 量子化回路
104 DA変換回路
200 本願のΔΣ変調器
201 加算回路
202 積分器
203 量子化器
204 DA変換器
205 DEM
【技術分野】
【0001】
本発明は、DA変換器に用いるDEMに係り、特にΔΣ型AD変換器に使用するΔΣ変調器に関する。
【背景技術】
【0002】
AD変換器には、逐次比較型やオーバーサンプル型など種々の形式のものが開発されている。一般に、AD変換器でアナログ入力信号をデジタル信号に変換する場合、サンプリング周波数を高くすれば、信号周波数近傍のS/N(Signal to Noise Ratio)特性を向上させることができる。オーバーサンプル型AD変換器は、オーバーサンプル比(信号帯域の周波数に対するナイキスト(サンプリング周波数の1/2)周波数の比)を高くすることによりS/N特性を向上させた方式である。
【0003】
オーバーサンプル型AD変換器の一つにΔΣ型AD変換器がある。このΔΣ型AD変換器はΔΣ変調器とデシメーションフィルタで構成され、ΔΣ変調器の性能がそのままΔΣ型AD変換器の性能に影響する。
【0004】
ΔΣ変調器は、出力信号と入力信号との差を積分器で積分し、この積分器の出力が最小となるようにフィードバック制御するものである。ΔΣ変調器の特徴はノイズシェイピング特性であり、積分器の次数を増やすことにより、所望帯域のS/N特性をさらに改善でき、ΔΣ型AD変換器の精度を向上することができる。
【0005】
また近年では広帯域かつ高精度であるΔΣ変調器の実現のため、量子化器のビット数を多くしているが、量子化器のビット数を上げると帰還経路上に設けられるDA変換器のビット数も多くしなければならない。DA変換器のビット数が多くなると、DA変換器を構成する電流源や容量素子、抵抗素子などの単位要素の製造ばらつきにより変換誤差が生じ、それがそのまま入力に帰還されてΔΣ変調器の精度を低下させるという問題がある。
【0006】
このDA変換器を構成する電流源や容量素子、抵抗素子などの単位要素の製造ばらつきによる変換誤差を補正する技術として、DEM(ダイナミック・エレメント・マッチング)が知られている。DEMとは、量子化器の出力信号をシフトさせることでDA変換器の単位要素を平均化して使用し、DA変換器の精度を確保する技術である。
【0007】
尚、本出願の発明に関連する先行技術文献情報としては、例えば、特許文献1が知られている。
【先行技術文献】
【特許文献】
【0008】
【特許文献1】特開2005−26998
【発明の概要】
【発明が解決しようとする課題】
【0009】
しかしながら、本研究者等が検討したところによると、一般的なDWA(データ・ウェイティッド・アベレージング)アルゴリズムのDEMを使用したΔΣ変調器において、NRZ(Non Return Zero)方式のDA変換器を用いると、グリッチと呼ばれるノイズが発生し、製造ばらつきによるDA変換器の精度を改善するどころか逆に精度が劣化するという問題点があることが新たに分かってきた。DWAアルゴリズムとグリッチについては後に詳しく説明する。
本発明の目的は、帰還経路にあるDA変換器においてNRZ方式かつDEMを使用した場合においても、精度の高いΔΣ変調器を実現することにある。
【課題を解決するための手段】
【0010】
この目的を達成するために本発明のΔΣ変調器では、DEMのアルゴリズムを量子化器、DA変換器の出力値に関係なく、使用開始するエレメントを所定の個数A個シフトさせるものとした。Aとは1、又は、DA変換器のビット数N(Nは3以上の正の整数)に対して{A<2N/4}となる正の整数である。
【発明の効果】
【0011】
上記Aエレメントシフトアルゴリズムを用いることによって、グリッチを抑えつつDA変換器の精度を確保することができ、結果としてΔΣ変調器として高い精度を実現する事ができる。
【図面の簡単な説明】
【0012】
【図1】ΔΣ変調器のブロック図
【図2】ΔΣ変調器のブロック図
【図3a】DEMを用いない場合のDA変換器の状態変化を表す回路図
【図3b】DWAアルゴリズムを用いたDEMを使用した場合のDA変換器の状態変化を表す回路図
【図3c】本願発明の1エレメントシフトアルゴリズムを用いたDEMを使用した場合のDA変換器の状態変化を表す回路図
【図4】DEMを設けないΔΣ変調器が理想的な特性を有していると仮定した場合のΔΣ変調器出力をFFT解析した結果
【図5】DEMを設けないΔΣ変調器において、DA変換器を構成する単位要素(電流源、容量素子、抵抗素子等)が製造ばらつきをもっている場合にΔΣ変調器出力をFFT解析した結果
【図6】DWAアルゴリズム制御のDEMを設けたΔΣ変調器において、DA変換器を構成する単位要素(電流源、容量素子、抵抗素子等)が製造ばらつきをもっており、さらにグリッチが発生しないと仮定した場合のΔΣ変調器出力をFFT解析した結果
【図7】DWAアルゴリズム制御のDEMを設けたΔΣ変調器において、DA変換器を構成する単位要素(電流源、容量素子、抵抗素子等)が製造ばらつきをもっており、さらにグリッチが発生する場合のΔΣ変調器出力をFFT解析した結果
【図8】本願発明の1エレメントシフトアルゴリズム制御のDEMを設けたΔΣ変調器において、DA変換器を構成する単位要素(電流源、容量素子、抵抗素子等)が製造ばらつきをもっており、さらにグリッチが発生する場合のΔΣ変調器出力をFFT解析した結果
【図9】本願発明の2エレメントシフトアルゴリズム制御のDEMを設けたΔΣ変調器において、DA変換器を構成する単位要素(電流源、容量素子、抵抗素子等)が製造ばらつきをもっており、さらにグリッチが発生する場合のΔΣ変調器出力をFFT解析した結果
【図10】本願発明の3エレメントシフトアルゴリズム制御のDEMを設けたΔΣ変調器において、DA変換器を構成する単位要素(電流源、容量素子、抵抗素子等)が製造ばらつきをもっており、さらにグリッチが発生する場合のΔΣ変調器出力をFFT解析した結果
【図11】本願発明の4エレメントシフトアルゴリズム制御のDEMを設けたΔΣ変調器において、DA変換器を構成する単位要素(電流源、容量素子、抵抗素子等)が製造ばらつきをもっており、さらにグリッチが発生する場合のΔΣ変調器出力をFFT解析した結果
【発明を実施するための形態】
【0013】
(実施の形態1)
以下、実施の形態1に係るΔΣ型変調器について説明する。
図1に示すΔΣ型変調器100は、アナログ入力信号Vaと帰還信号Vbとの差分をとる加算回路101と、加算回路の出力の積分を行なう積分器102と、積分器102の出力を量子化( デジタル信号化)する量子化器103と、量子化器103の出力をDA 変換して加算回路101へ供給するDA変換器104により構成されている。
量子化器103は積分器102の出力電圧を2 のN 乗個(Nは量子化器103の分解能であり2 以上の整数)の参照電圧と比較する電圧比較回路(図示せず)と、この電圧比較回路から得られる2のN 乗個の信号をラッチするラッチ回路(図示せず)とにより構成されている。そして、ラッチ回路にラッチされた電圧比較回路の出力信号がΔΣ変調器100の出力信号となる。
【0014】
図2に示すΔΣ型変調器200は、図1で示されるΔΣ変調器100の量子化器103とDA 変換器104の間にDEM回路205を追加したものである。
図2のDEM回路205は、DA変換器204において構成する単位要素(電流源、容量素子、抵抗素子等)の製造ばらつきを、各エレメント(例えば、図3aのR0、R1、R2・・・・、R7が、各エレメントに該当する)を平均して使用することによって補正するための回路である。
【0015】
次に、DEMを使用しない場合と、もっとも一般的なアルゴリズムであるDWAを使用したDEMを用いた場合と、本願発明であるAエレメントシフトアルゴリズムを使用したDEMを用いた場合の3つの動作比較を、例として抵抗素子を使用した3ビットDA変換器を使い説明する。ここではAエレメントシフトアルゴリズムの例として1エレメントシフトアルゴリズム(A=1)を使って説明する。
【0016】
量子化器の出力が(00000011)→(00001111)→(00011111)と変化した場合を例に説明する。
DEMを使用しない場合(図1参照)のDA変換器104への入力信号は、量子化器103の出力と同じく(00000011)→(00001111)→(00011111)と変化する。このため、DA変換器104の各エレメント(図3aのR0、R1、R2・・・・、R7が該当)の内、使用されるエレメントは、図3aに示すように変化する。図3aからも推測できるが、R0については使用される頻度が最も高くなり、R7については、使用される頻度が最も低くなるため、R0の抵抗値の製造バラツキが大きい場合、DA変換器104の精度が大きく劣化してしまう。半導体プロセスにおいては、抵抗値の製造バラツキが20%程度あるため、精度の高いDA変換器104を実現する事は困難である。
【0017】
これに対し、従来のDWAアルゴリズムを使用したDEMを用いた場合、DA変換器204への入力信号は(00000011)→(00111100)→(11000111)と変化する。このため、DA変換器204の使用エレメントは図3bに示すよう変化する。
【0018】
図3bに示すように、DWAアルゴリズムを使用する事で、DA変換器204の各エレメントは、同確率で平均して使用されることとなる。これにより、図3aに示したDEMのないΔΣ変調器100の場合のように、DA変換器104の使用されるエレメントが、R0に偏るといった課題を克服できる。
【0019】
しかし、今回新たに、DWAアルゴリズムを用いたNRZ方式のDA変換器204を使用した場合、DA変換器204出力に現れるグリッチが大きくなることが分かった。グリッチとはDA変換器204の出力が切り替わる際に発生するノイズのことである。
【0020】
その発生原因について、図3bを用いて説明する。図3bにおいて、DA変換器204への入力信号が(00000011)から(00111100)へ変化する際、DA変換器204の使用されるエレメントは、R0、R1が選択された状態から、R2、R3、R4、R5が選択された状態へ変化する事となる。この選択エレメントが切り替えられる期間において、R0、R1がグランドへ接続される前に、R2、R3、R4、R5が選択される状態が発生する場合が考えられる。この場合、一時的にR0、R1、R2、R3、R4、R5が選択される状態が発生し、DA変換器204の出力値に大きなグリッチが発生する。
【0021】
更に、DA変換器204のエレメントの切り替わり数(図3b中の各エレメントのスイッチの切り替わり数)が多いほど、発生するグリッチも大きくなる。その対策として今回発明した1エレメントシフトアルゴリズムではDWAアルゴリズムと比較し、図3b中のスイッチの切り替わり数を少なくでき、大きなグリッチの発生を抑圧できるため、DA変換器204の出力値の誤差を抑圧することができる。
【0022】
次に、本願発明の実施の形態1における1エレメントシフトアルゴリズムを使用したDEM205を用いた場合について、図3cを用いて説明する。
【0023】
図2の量子化器203の出力(1エレメントシフトアルゴリズムを使用したDEM205への入力)が、(00000011)→(00001111)→(00011111)と変化した場合、DEM205の出力(DA変換器204への入力)は、(00000011)→(00011110)→(01111100)と変化する事となる。そして、この場合、DA変換器204の使用エレメントは図3cのように変化する。つまり、図3cからも分かるように、量子化器203の出力が(00000011)の時は、最小ビットをR0が担い、量子化器203の出力が(00011110)の時は、最小ビットをR1が担い、量子化器203の出力が(01111100)の時は、最小ビットをR2が担っており、量子化器203の出力値が変化する毎に、最小ビットを担うDA変換器204のエレメントが1つずつシフトする。特許請求の範囲における「DA変換器において使用開始するエレメントを所定の個数A個シフトさせる」とは、上記のような状態を指している。
【0024】
このような1エレメントシフトアルゴリズムを用いれば、従来のDWAアルゴリズムを用いたΔΣ変調器200よりも、発生するグリッチを抑圧できる。
【0025】
例えば、図3cのように、DA変換器204への入力信号が(00000011)から(00011110)へ変化する場合、DA変換器204で使用されるエレメントは、R0、R1が選択された状態から、R1、R2、R3、R4が選択された状態へ変化する事となる。この選択エレメントが切り替えられる期間において、R0、R1がグランドへ接続される前に、R2、R3、R4、R5が選択される状態が発生すると、一時的にR0、R1、R2、R3、R4が選択される状態が発生する。しかし、DWAアルゴリズムを用いた場合には、一時的にR0、R1、R2、R3、R4、R5が選択された状態が発生していた事から、それよりも1エレメント分、グリッチを抑圧できる。
【0026】
更に、例えば、DEM205への入力が(00001111)→(11110000)と変化する場合には、グリッチの抑圧効果が更に大きくなる。
【0027】
DWAアルゴリズムを用いた場合には、DA変換器204への入力信号が(00001111)→(11110000)と変化するため、DA変換器204で使用されるエレメントは、R0、R1、R2、R3が選択された状態から、R4、R5、R6、R7が選択された状態へ変化する事となる。この選択エレメントが切り替えられる期間において、R0、R1、R2、R3がグランドへ接続される前に、R4、R5、R6、R7が選択される状態が発生すると、一時的にR0、R1、R2、R3、R4、R5、R6、R7が選択される状態が発生し、大きなグリッチが発生する事となる。
【0028】
これに対し、本願発明の1エレメントシフトアルゴリズムを用いれば、DA変換器204への入力信号が(00001111)→(00011110)と変化するため、DA変換器204で使用されるエレメントは、R0、R1、R2、R3が選択された状態から、R1、R2、R3、R4が選択された状態へ変化する事となる。この選択エレメントが切り替えられる期間において、R0、R1、R2、R3がグランドへ接続される前に、R1、R2、R3、R4が選択される状態が発生すると、一時的にR0、R1、R2、R3、R4が選択される状態が発生する。しかし、この時に発生するグリッチは、DWAアルゴリズムを用いた場合と比較して3エレメント分も小さく、結果、精度の高いΔΣ変調器200を実現する事が可能となる。
【0029】
尚、前記説明においてはDEM205への入力が(00000011)→(00001111)→(00011111)とした場合において、1エレメントシフトアルゴリズムを用いると(00000011)→(00011110)→(01111100)のように変化する例を示したが、(10000001)→(11000011)→(11000111)というように使用エレメントの順序と使用開始エレメントをシフトさせる方向を逆としても良い。
【0030】
図4は、DEMを設けないΔΣ変調器が理想的な特性を有していると仮定した場合に、ΔΣ変調器出力をFFT(高速フーリエ変換)解析した結果であり、横軸は周波数、縦軸は振幅を表している。また図4は、ΔΣ変調器の帯域を10MHzとして設計し、約1MHzの信号を入力した場合の例であり、10MHz以下のノイズは小さくなっていることがわかる。
【0031】
図5は、DEMを設けないΔΣ変調器において、DA変換器を構成する単位要素(電流源、容量素子、抵抗素子等)が製造ばらつきをもっている場合にΔΣ変調器出力をFFT解析した結果である。10MHzの帯域内で入力信号の高調波がみられ、ΔΣ変調器の精度が劣化していることが分かる。
【0032】
図6は、DWAアルゴリズム制御のDEMを設けたΔΣ変調器において、DA変換器を構成する単位要素(電流源、容量素子、抵抗素子等)が製造ばらつきをもっており、さらにグリッチが発生しないと仮定した場合のΔΣ変調器出力をFFT解析した結果である。DWAアルゴリズム制御のDEMによってΔΣ変調器の精度が改善されることが分かる。
【0033】
図7は、DWAアルゴリズム制御のDEMを設けたΔΣ変調器において、DA変換器を構成する単位要素(電流源、容量素子、抵抗素子等)が製造ばらつきをもっており、さらにグリッチが発生する場合のΔΣ変調器出力をFFT解析した結果である。図5のDEMを設けない場合よりもΔΣ変調器の精度が劣化していることが分かる。
【0034】
図8は、本願発明の1エレメントシフトアルゴリズム制御のDEMを設けたΔΣ変調器において、DA変換器を構成する単位要素(電流源、容量素子、抵抗素子等)が製造ばらつきをもっており、さらにグリッチが発生する場合のΔΣ変調器出力をFFT解析した結果である。図4の理想状態と比較すると10MHzの帯域のノイズは大きくなっているものの図5,図7と比較すると大きく改善されていることが分かる。
【0035】
以上より、従来のDWAアルゴリズム制御のDEMを設けたΔΣ変調器と比較して、本願発明のΔΣ変調器が、良好な特性を有している事が分かる。
【0036】
尚、図4、図5、図6、図7、図8、図9、図10では4ビットのDA変換器を使用した場合の例を示したが、本願発明はDA変換器のビット数に制限はない。
図4、図5、図6、図7、図8は1エレメントシフトアルゴリズム制御のDEMを設けたΔΣ変調器のシミュレーション結果である。
【0037】
一方、図9はDA変換器を4ビットとし、2エレメントシフトアルゴリズム制御のDEMを設けたΔΣ変調器のシミュレーション結果(DA変換器を構成する単位要素(電流源、容量素子、抵抗素子等)が製造ばらつきをもっており、さらにグリッチが発生する場合のΔΣ変調器出力をFFT解析した結果)、また図10はDA変換器を4ビットとし、3エレメントシフトアルゴリズム制御のDEMを設けたΔΣ変調器のシミュレーション結果(DA変換器を構成する単位要素(電流源、容量素子、抵抗素子等)が製造ばらつきをもっており、さらにグリッチが発生する場合のΔΣ変調器出力をFFT解析した結果)である。図9、図10から分かる通り2エレメントシフトおよび3エレメントシフトアルゴリズムを使用してもグリッチの影響が少なく使用可能である。
【0038】
更に、図11には、DA変換器を4ビットとし、4エレメントシフトアルゴリズム制御のDEMを設けたΔΣ変調器のシミュレーション結果(DA変換器を構成する単位要素(電流源、容量素子、抵抗素子等)が製造ばらつきをもっており、さらにグリッチが発生する場合のΔΣ変調器出力をFFT解析した結果)を示す。図11から分かる様に、4エレメントシフトアルゴリズムを使用した場合には、急激にグリッチの影響が顕在化し、S/N特性が急激に悪化する。
【0039】
以上より、4ビットDA変換器を用いた場合では、ΔΣ変調器が良好な特性を確保するためには、1エレメント、2エレメント、3エレメントシフトアルゴリズムが有効であるが、エレメントシフト量が4エレメント以上(DA変換器の全エレメントの1/4以上)をシフトさせるエレメントシフトアルゴリズムを用いた場合は、S/N特性が劣化することが判明した。
【0040】
つまり、NビットDA変換器を用いた場合は、Aエレメントシフトアルゴリズム(Aとは1、又は、DA変換器のビット数N(Nは3以上の正の整数)に対して{A<2N/4}となる正の整数である)が有効である。{A<2N/4}となる理由はDA変換器の出力電圧範囲が同じである場合にDA変換器ビット数によって1エレメントの重みが異なるため、切り替えエレメント数が同じでもDA変換器のビット数によって発生するグリッチが異なるためである。
【0041】
尚、N=1、N=2の場合には、A<1となり、エレメントシフト量が1より小さい数字となってしまうため、最もグリッチの影響の少ないエレメントシフト量=1が選択されることとした。
尚、実施例においてはΔΣ変調器に本願発明のDEMを使用したが、DA変換器とDEMのみでも実施可能である。
【産業上の利用可能性】
【0042】
本願発明のDEMを用いれば、ΔΣ型AD変換器の精度を向上させる事ができるため、デジタルテレビ受信機等の数々のデジタル機器に用いる事ができる。
【符号の説明】
【0043】
100 従来のΔΣ変調器
101 加算回路
102 積分回路
103 量子化回路
104 DA変換回路
200 本願のΔΣ変調器
201 加算回路
202 積分器
203 量子化器
204 DA変換器
205 DEM
【特許請求の範囲】
【請求項1】
DA変換器に使用されるDEMにおいて、
前記DEMはDA変換器に入力されるデジタル信号およびDA変換器の出力値に関係なく、前記DA変換器において使用開始するエレメントを所定の個数A(Aとは1、又は、DA変換器のビット数N(Nは3以上の正の整数)に対して{A<2N/4}となる正の整数である)個シフトさせることを特徴とするDEM。
【請求項2】
請求項1に記載のDEMを備えたΔΣ変調器。
【請求項1】
DA変換器に使用されるDEMにおいて、
前記DEMはDA変換器に入力されるデジタル信号およびDA変換器の出力値に関係なく、前記DA変換器において使用開始するエレメントを所定の個数A(Aとは1、又は、DA変換器のビット数N(Nは3以上の正の整数)に対して{A<2N/4}となる正の整数である)個シフトさせることを特徴とするDEM。
【請求項2】
請求項1に記載のDEMを備えたΔΣ変調器。
【図1】
【図2】
【図3a】
【図3b】
【図3c】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図2】
【図3a】
【図3b】
【図3c】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【公開番号】特開2010−245765(P2010−245765A)
【公開日】平成22年10月28日(2010.10.28)
【国際特許分類】
【出願番号】特願2009−91240(P2009−91240)
【出願日】平成21年4月3日(2009.4.3)
【出願人】(000005821)パナソニック株式会社 (73,050)
【出願人】(304021417)国立大学法人東京工業大学 (1,821)
【Fターム(参考)】
【公開日】平成22年10月28日(2010.10.28)
【国際特許分類】
【出願日】平成21年4月3日(2009.4.3)
【出願人】(000005821)パナソニック株式会社 (73,050)
【出願人】(304021417)国立大学法人東京工業大学 (1,821)
【Fターム(参考)】
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