【課題】課題は、デルタシグマ変調器の低消費電力化および小型化を図ることである。
【解決手段】デルタシグマ変調器（１）は、減算器（１１）と、積分器（１２）と、それぞれが並列接続された複数のＤＡ変換器（１４_１−１４_ｋ）とを備える。減算器は、第１アナログ信号（Ａ）と第２アナログ信号（Ｉ_ＤＡＣ）とを入力し、第１アナログ信号から第２アナログ信号を減算する。積分器は、減算器の減算結果を積分する。複数のＤＡ変換器は、積分器の出力を基に量子化されたデジタル信号をアナログ信号にそれぞれ変換し、それぞれ変換したアナログ信号を第２アナログ信号として、減算器に異なるタイミングで出力する。 （もっと読む）

【課題】任意のコモンモード電位の差動アナログ信号を入力でき、かつ任意のリファレンス電圧を設定可能なΔΣＡ／Ｄ変換器を提供する。
【解決手段】ΔΣＡ／Ｄ変換器のΔΣ変調器が有する（１ビットＤＡＣ＋加算＋積分）演算回路にて、オペアンプの正側入力ノード及び負側入力ノードに対してそれぞれ２つのリファレンス容量を設け、入力信号に変調器出力に応じた信号を加算又は減算する場合に、リファレンス容量の接続を正側入力ノード及び負側入力ノードにおいて相補的に切り替えることで、リファレンス電圧にかかわらずオペアンプの入力ノードに加算される電荷量を常に同一にして、オペアンプの入力ノードの電位が回路のコモンモード電位に収束するようにし、任意のコモンモード電位の差動アナログ信号を入力可能、かつ任意のリファレンス電圧を設定可能にする。 （もっと読む）

【課題】回路面積が小さなΔΣ変調器を提供する。
【解決手段】このΔΣ変調器は、差動入力信号ＶＩＰ．ＶＩＮの電圧および２段の積分回路ＩＮＴ１，ＩＮＴ２の差動出力信号の電圧にそれぞれ重み付け係数ＷＣ１〜ＷＣ３を乗算して加算し、加算した電圧がしきい値電圧を超えた場合にパルス信号を出力するコンパレータＣＭＰ１を備える。コンパレータＣＭＰ１は、それぞれ重み付け係数ＷＣ１〜ＷＣ３に応じた値の増幅率ｇｍ１〜ｇｍ３を有し、出力ノードＮ１，Ｎ２を共有する３つの差動増幅回路を含む。したがって、重み付け加算を行なうためのスイッチトキャパシタ回路が不要となる。 （もっと読む）

【課題】フィードバック経路において連続時間ＤＡＣまたは離散時間型ＤＡＣのいずれかを有するように構成可能なシグマデルタＡＤＣを提供する。
【解決手段】アナログ−デジタル変換器（ＡＤＣ）１０は、入力端子と出力端子とを有する連続時間フィルタ１４と、連続時間フィルタ１４の出力端子に結合された入力端子と、複数の出力端子とを有する量子化器１８と、量子化器１８の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する連続時間デジタル−アナログ変換器（ＤＡＣ）２０と、量子化器の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する離散時間型ＤＡＣ２４と、連続時間ＤＡＣ２０の出力端子に結合された第１の入力端子と、離散時間型ＤＡＣ２４の出力端子に結合された第２の入力端子と、連続時間フィルタの入力端子に結合された出力端子とを有するスイッチ２６と、を備える。 （もっと読む）

【課題】ΔΣ型Ａ／Ｄ変換器の長所を備え、かつシングルチップマイクロコンピュータと簡易なアナログ部品で構成されたＡ／Ｄ変換器を提供する。
【解決手段】差分器１３０が、入力アナログ信号とフィードバック信号との差分信号を生成し、積分器１４０が、差分信号を積分し、アナログ／デジタル変換器１５０が、変換クロックに同期して積分器１４０の出力に応じたデジタル信号を生成する。デジタル／デューティ変換器１６０が、デジタル信号に応じたデューティを有するパルス信号をフィードバック信号として差分器１３０へ出力し、デジタルフィルタ１８０が、デジタル信号に対してデシメーションフィルタリング処理を行う。分周器１２０、アナログ／デジタル変換器１５０、デジタル／デューティ変換器１６０、およびデジタルフィルタ１８０をシングルチップマイクロコンピュータ１９０の周辺機能を用いて実現する。 （もっと読む）

【課題】ΔΣ変調器の安定性を落とさず回路規模、消費電力、歪みを増やすことのないキャリブレーション構成を実現することが可能なΔΣ変調器および信号処理システムを提供する。
【解決手段】ΔΣ変調器１０は、アナログ信号の入力に対して縦続接続された複数の積分器ＩＮＴと、最終段の積分器ＩＮＴ１１の出力信号を量子化してデジタル信号を出力する量子化器Ｑｕａｎ１１と、量子化器の出力の内部のループ遅延を補償する０次フィードバック経路Ｐａｔｈ１０と、０次フィードバック経路に配置され、量子化器の出力デジタル信号をアナログ信号に変換する電圧出力型ＤＡ変換器ＶＤＡＣ１０と、を有し、電圧出力型ＤＡ変換器ＶＤＡＣ１０は、最終段の積分器ＩＮＴ１１と容量Ｃ_ｋ０により結合されており、供給されるキャリブレーションコードに応じて出力振幅を切り替える。 （もっと読む）

【課題】製造ばらつきや温度変化に依存することなく、ノイズシェーピング特性を一定に保つことができる、簡易な構成のＡ／Ｄ変換器及び半導体装置を提供すること。
【解決手段】本発明の一態様である半導体装置１０００は、デルタシグマ変調器１０１、入力切り換えスイッチ１１及び制御ロジック回路５を有する。デルタシグマ変調器１０１は、制御信号Ｒｃｏｎに応じて内部回路の時定数を変更することができる。入力切り換えスイッチ１１は、入力振幅電圧Ｖｉｎ又は参照電圧Ｖｒｅｆｃのいずれかを、デルタシグマ変調器１０１へ選択的に入力させる。制御ロジック回路５は、デルタシグマ変調器１０１の出力に結合され、制御信号Ｒｃｏｎを生成する。 （もっと読む）

【課題】消費電力や回路規模の増加を伴うことなくΔΣ型変調器を提供する。
【解決手段】アナログ信号の入力に対して縦続接続された複数の積分器ＩＮＴ１１〜ＩＮＴ１４と、積分器ＩＮＴ１１の出力信号を量子化してデジタル信号を出力する量子化器Ｑｕａｎ１１と、少なくとも初段の積分器ＩＮＴ１４の入力側に量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用ＤＡ変換器ＤＡＣ１１と、最終段の積分器の入力段側に配置され前段の積分器の出力と少なくとも他の経路から少なくとも一つの第１の係数を持つ第１の抵抗を介しての供給される少なくとも一つの経路信号とを加算する加算器ＡＤＤ１１と、を有し、最終段の積分器は、積分容量と、第２の係数を持つ第２の抵抗とを含み、開ループ伝達関数の各次数の係数が、第１の抵抗の第１の係数と第２の抵抗の第２の係数に応じて決定される。 （もっと読む）

【課題】ΔΣ型Ａ／ＤコンバータのＰＳＲＲを改善する。
【解決手段】スイッチドキャパシタ型のＤ／Ａコンバータ４は、デジタル出力信号Ｄ_ＯＵＴをアナログ帰還電圧Ｖ_ＦＢに変換する。Ｄ／Ａコンバータ４は、それぞれがデジタル出力信号Ｄ_ＯＵＴの各ビットごとに設けられたｍ個のスイッチ回路１０を備える。各スイッチ回路１０は、対応するビット（Ｖｄａｔａ_ｉ）が１のときにオン、０のときにオフする第１スイッチ群（Ｍ１、Ｍ４）と、対応するビット（Ｖｄａｔａ_ｉ）が０のときにオン、１のときにオフする第２スイッチ群（Ｍ２、Ｍ３）を含む。第１スイッチ群および第２スイッチ群の各スイッチ（Ｍ１〜Ｍ４）は、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成される。第１インバータ１２および第２インバータ１４それぞれの下側電源端子には、接地電圧が印加される。 （もっと読む）

【課題】デルタシグマ型Ａ／Ｄ変換器のアナログ入力信号の切り換えが実行される際の安定化時間を短縮すること。
【解決手段】半導体集積回路のデルタシグマ型Ａ／Ｄ変換器(１２)のＡ／Ｄ変換動作は、制御回路(１３)から供給される制御信号(Ｃｎｔ２)によって制御される。アナログ入力信号(Ｖin)の切り換え実行時には、制御信号(Ｃｎｔ２)に応答して積分器(１２１１)の演算増幅器(ＯＰＡ)の出力電圧振幅が制限される振幅制限動作が実行される。例えば、信号切り換え実行時には、積分器(１２１１)の入力の信号伝達量または入力から出力への信号伝達量が、信号切り換え後の定常状態の信号伝達量よりも小さな値に設定される。半導体集積回路は、複数のアナログ入力端子に接続されたアナログマルチプレクサー(１１)と、バスを介して制御回路(１３)に接続された中央処理ユニット(２１)を更に具備する。 （もっと読む）

【課題】角速度の検出精度の高い角速度センサを提供する。
【解決手段】角速度に基づき、センサ電流を出力するセンサ素子と、全ての前記センサ電流をチョッピングすることによって検波し、チョッパ電流を出力するチョッパ回路と、積分器の第一出力電圧及び第二出力電圧が０ボルトになるように、ラッチ電圧に基づき、前記チョッパ電流と定電流とを加算するか減算するかし、加減算電流を出力する定電流加減算回路と、前記加減算電流に基づく電荷を差動で積分し、前記第一出力電圧及び前記第二出力電圧を出力する前記積分器と、前記第一出力電圧と前記第二出力電圧とを比較し、出力電圧を出力するコンパレータと、クロック信号に基づき、前記コンパレータの出力電圧をラッチし、前記ラッチ電圧を出力するラッチと、を備える。センサ素子の角速度に基づく全てのセンサ電流Ｉａが、積分器の積分の対象として使用される。 （もっと読む）

【課題】デジタル信号をアナログ信号に変換するデジタルアナログ変換装置を構成する素子にバラツキがあった場合においても、高い品質のアナログ信号を生成することができ、高分解能を有し、かつ、回路規模の小さいデジタルアナログ変換装置を実現する。
【解決手段】入力信号のビット数を低減するΔΣ変調器と、前記ΔΣ変調器の出力信号のフォーマットを変換するデータ変換器と、前記データ変換器の出力信号を遅延させる遅延器と、それぞれが３値信号を出力するスイッチング増幅器を有する複数の出力ユニットと、前記複数の出力ユニットの出力する３値信号それぞれを物理的な変位力に変換する複数の素子それぞれに供給し前記物理的変位力を合成して出力する電気−音響信号変換器と、前記複数の出力ユニットの選択の履歴に応じて選択する前記複数の出力ユニットへ前記遅延器の出力信号を出力する選択器を有する、音声再生用データ変換装置を提供する。 （もっと読む）

【課題】複数段の積分器により高次のノイズシェーピング特性を実現し、かつ大規模な回路を必要とせずに発振を抑制する。
【解決手段】複数段の積分器４１〜４５のうち、少なくとも１つの積分器４１，４２がオープンループゲインが可変である可変利得差動増幅器４６，４７で構成されるとともに、残りの積分器４３〜４５がオープンループゲインが固定である固定利得差動増幅器４８〜５０で構成されており、発振しているか否かを判定し、発振していることを判定したときには可変利得差動増幅器４６，４７のオープンループゲインを減少させるように制御するオープンループゲイン制御手段（６２，６３）を備えるデルタシグマ変調器。 （もっと読む）

【課題】消費電流を増加させることなく短時間で、アナログ信号をデジタル信号に高精度に変換する。
【解決手段】デルタシグマ型Ａ／Ｄ変換器２において、デジタルフィルタ１１₁によるＡ／Ｄ変換が開始される。デジタルフィルタ１１₁のＡ／Ｄ変換時間が約１／２経過すると、デジタルフィルタ１１₂がＡ／Ｄ変換を開始する。デジタルフィルタ１１₁からＡ／Ｄ変換結果Ｋ１が出力されると、デジタルフィルタ１１₁はリセットした後、再びＡ／Ｄ変換を開始する。そして、デジタルフィルタ１１₁のＡ／Ｄ変換時間の約１／２が経過すると、デジタルフィルタ１１₂のＡ／Ｄ変換が終了し、Ａ／Ｄ変換結果Ｋ２が出力される。このように、Ａ／Ｄ変換結果の出力間隔を、１つのデジタルフィルタによる構成と比べて２倍とすることにより、消費電流を増加させることなくＡ／Ｄ変換を高速化する。 （もっと読む）

【課題】高次でも確実に安定性を維持しながら、クロックジッタに対するロバスト製を効率的に向上することが可能なΣΔ型変換器を提供する。
【解決手段】入力信号部１１０と、出力信号部１２０と、入力信号部と出力信号部間に縦続接続で接続され信号経路を形成する複数段の積分器１３１〜１３４と、最終段の積分器１３４の出力信号を量子化する量子化器１４０と、量子化器の出力信号を一段目の積分器と最終段の積分器の入力に戻すフィードバック経路１５１，１５２と、最終段の積分器１３４で各積分器の加算が行われるフィードフォワード経路１６０と、一段目と最終段目の積分器１３１，１３４の入力に戻すフィードバック経路に配置された有限インパルス応答（ＦＩＲ）フィルタ１８１，１８２とを有する。 （もっと読む）

【課題】従来、複数の入力信号の重み付けを含む加算と、その加算された信号とリファレンス電圧との比較とは、別々の回路で行われていたが、それを一体化することで回路面積及び消費電力の削減を行う。
【解決手段】本発明の集積回路において、加算比較回路部は、異なるゲート幅を有する複数のトランジスタから複数の入力信号及びリファレンス信号を入力する。こうすることによって、コンパレータ回路の入力部で重み付け及び加減算を行い、且つリファレンス信号との差信号を生成でき、それを直接比較できる。それにより加算回路とコンパレータ回路を一体化でき、回路規模及び消費電力を削減できる。 （もっと読む）

【課題】本発明は、電源電圧変化や温度変化の影響により、ＤＡ変換手段、積分回路からの出力信号が変動するということはなく、出力特性が安定しているΣΔ型ＡＤ変換器およびそれを用いた角速度センサを提供することを目的とするものである。
【解決手段】本発明は、センサ素子３０と、ドライブ回路１３１と、センス回路７４とを備えた角速度センサにおいて、ドライブ回路１３１を、入力切替手段１３２、ＤＡ変換手段１３３、積分手段１３４、比較手段１３５、ＤＡ切替手段１３６を有するΣΔ変換器１５１と、デジタルバンドパスフィルタ１３７と、ＡＧＣ回路１３８および駆動回路１３９とにより構成した。 （もっと読む）

【課題】複数チャネルのアナログ入力を処理するΔΣ変調器を備えたＡＤ変換器において、各アナログ入力間の信号の同時性を確保した信号処理することができ、量子化器の面積と消費電流の増加を抑えることができるΔΣ変調器を提供する。
【解決手段】複数チャネルのアナログ入力信号をそれぞれ受けて積分する各対応する複数の積分器１１２，１２２と、複数の積分器１１２，１２２からの出力信号を選択的に切替えて時分割出力信号として送出する信号セレクト回路２１０と、信号セレクト回路２１０からの時分割出力信号を受け該時分割出力信号をＡＤ変換した量子化信号を時分割的に出力する複数チャネルに共通の量子化器２２０と、量子化器２２０により時分割的に出力された量子化信号をそれぞれ受け該量子化信号をＤＡ変換した出力信号を各対応する積分器１１２，１２２にフィードバックする複数のＤＡ変換器１１４，１２４と、を備えた。 （もっと読む）

【課題】複数のアナログ値を出力するＤＡの素子ミスマッチを補正する、高速動作可能なＤＷＡ回路を提供する。
【解決手段】複数のデジタル信号をシャッフリングした出力信号を、フィードバックＤＡ１０４の複数の入力信号として出力するスイッチマトリクス１０１、スイッチマトリクス１０１を制御する素子選択信号を生成する素子選択信号生成回路１０２によってＤＷＡ回路１００を構成する。スイッチマトリクス１０１は、複数のデジタル信号とフィードバックＤＡ１０４の複数の入力信号とを全通り直接結合し、素子選択信号が、スイッチマトリクス１０１に入力されたデジタル信号のいずれか１つをスイッチマトリクス１０１の出力信号として選択する信号であり、素子選択信号生成回路１０２は、スイッチマトリクス１０１から出力される出力信号に基づいて素子選択信号を生成する。 （もっと読む）