デジタルアナログ変換装置
【課題】デジタル信号をアナログ信号に変換するデジタルアナログ変換装置を構成する素子にバラツキがあった場合においても、高い品質のアナログ信号を生成することができ、高分解能を有し、かつ、回路規模の小さいデジタルアナログ変換装置を実現する。
【解決手段】入力信号のビット数を低減するΔΣ変調器と、前記ΔΣ変調器の出力信号のフォーマットを変換するデータ変換器と、前記データ変換器の出力信号を遅延させる遅延器と、それぞれが３値信号を出力するスイッチング増幅器を有する複数の出力ユニットと、前記複数の出力ユニットの出力する３値信号それぞれを物理的な変位力に変換する複数の素子それぞれに供給し前記物理的変位力を合成して出力する電気−音響信号変換器と、前記複数の出力ユニットの選択の履歴に応じて選択する前記複数の出力ユニットへ前記遅延器の出力信号を出力する選択器を有する、音声再生用データ変換装置を提供する。
【解決手段】入力信号のビット数を低減するΔΣ変調器と、前記ΔΣ変調器の出力信号のフォーマットを変換するデータ変換器と、前記データ変換器の出力信号を遅延させる遅延器と、それぞれが３値信号を出力するスイッチング増幅器を有する複数の出力ユニットと、前記複数の出力ユニットの出力する３値信号それぞれを物理的な変位力に変換する複数の素子それぞれに供給し前記物理的変位力を合成して出力する電気−音響信号変換器と、前記複数の出力ユニットの選択の履歴に応じて選択する前記複数の出力ユニットへ前記遅延器の出力信号を出力する選択器を有する、音声再生用データ変換装置を提供する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル信号をアナログ信号に変換するデジタルアナログ変換装置及びそのアプリケーションに関する。
【背景技術】
【０００２】
デジタル信号をアナログ信号に変換するデジタルアナログ変換装置及びそのアプリケーションとして音声信号を複数のデジタル信号に変換して複数のスピーカ駆動装置を使い音声信号を再生するデジタルアナログ変換装置の従来例としてUSP5,862,237とUSP5,909,496が提案されている。
【０００３】
USP5,862,237のFig.1では、デジタルシリアル音声信号を一度シリアル・パラレル変換器
とデコーダー回路により複数のデジタル信号に変換する。ここで複数のデジタル信号を、音声信号の振幅で重み付けするように変換することが本従来例の特徴である。これにより、複数のスピーカを駆動する際に、この重み付けに従い複数の駆動装置の電流源の電流量を制御することで、複数のスピーカ装置を駆動することにより、音声信号の振幅に応じた音声を再生するシステムを提案している。
【０００４】
USP5,909,496のFig.4では、USP5,862,237と同様にデジタルシリアル音声信号を一度シリ
アル・パラレル変換器とデコーダー回路により複数のデジタル信号に変換する。ここで複数のデジタル信号を、音声信号の振幅で重み付けするように変換し、且つ、複数のスピーカを駆動する駆動回路の電流の方向を複数のデジタル信号の内の特定の１ビット(公知例
ではMSB)を使い制御することが本従来例の特徴である。これにより、複数のスピーカを駆動する際に、この重み付けに従い複数の駆動装置の電流源の電流量を制御することで、複数のスピーカ装置を駆動することにより音声信号の振幅に応じた音声を再生すると共に、駆動回路をより簡便な回路で構成することが可能となっている。
【０００５】
これらの従来例では、複数のスピーカを駆動する信号としてシリアル・パラレル変換したデジタル信号をそのまま使っている為に、第１に、重み付けした駆動回路の電流源間の製造バラツキが非直線性の雑音の原因となる、第２に、デジタル信号を再生する際に発生する量子化雑音が可聴周波数帯に雑音成分として重畳されてしまう、等の問題が生じるので高品位な音声信号を再生することが難しいという欠点がある。
【０００６】
第１の問題を回避するためには、複数の駆動装置間の製造バラツキを押さえる手段が必要である。
【０００７】
USP5,872,532のFig.33には、複数のスピーカ駆動装置を駆動する電流源間のバラツキを抑える手段として選択回路と選択回路を制御するための積分器からなる技術が提案されている。この提案では、複数のスピーカを駆動する信号を選択装置に入力して複数のスピーカ駆動回路の使用の有無を一回以上積分する回路により制御することで、入力信号によらずに、複数のスピーカ駆動装置のそれぞれの使用頻度を積分し、その積分結果が一定に保つように選択回路を制御している。これにより、駆動装置間の製造バラツキによる雑音を低減することが可能になる。尚、複数の駆動装置間のバラツキを抑える技術をミスマッチシェーピング法と呼ぶ。
【０００８】
USP5,592,559のFig.1には、入力されたデジタルシリアル音声信号を、一度ΔΣ変調器を
使ったデジタル変調をかけてボイスコイルを駆動して音声を再生する手法が提案されている。本従来例は、デジタル変調をかけた３値信号を使って２つのボイスコイルを正負方向
にスピーカを駆動する提案であるが、２つ以上の複数のボイスコイルを駆動し且つ複数の駆動装置間のバラツキを抑える技術に関しては述べられていない。
【０００９】
USP7,058,463のFig．3には、入力されたデジタルシリアル音声信号を一度ΔΣ変調器とオーバーサンプリングを使ったデジタル変調をかけることで可聴周波数よりも高い周波数へ吐き出す提案がされている。このように注目している周波数外へ量子化雑音を吐き出してしまう技術をノイズシェーピング法と呼ぶ。本従来例では、デジタル信号を再生する際に生じる量子化雑音を、ノイズシェーピング法を用いて可聴周波数外の高い周波数帯域へ移動している。これにより第２の問題である量子化雑音が可聴周波数帯に雑音成分として重畳されてしまう問題を回避している。
【００１０】
また本従来例では、第１の問題である複数の駆動装置間の製造バラツキを起因とする雑音の問題を回避するために、擬似ランダム信号を使ったDEM（Dynamic Element Matching
）法により制御された選択回路を使ったミスマッチシェーピング法を導入することを提案している。
【００１１】
しかしながら、ΔΣ変調器とオーバーサンプリングを使ったデジタル変調をかけることで可聴周波数よりも高い周波数へ吐き出した量子化雑音を減衰させることなく、そのままスピーカ駆動回路を駆動しているために、高い周波数帯域に移動した量子化雑音がスピーカより放射される問題がある。
【００１２】
また、単純にランダム信号を使ったDEM法により選択回路を切り替えるだけでは、このラ
ンダム信号を起因とするホワイト雑音が再生された音声信号に重畳してしまうという欠点もある。複数の駆動装置間の製造バラツキを起因とする雑音の問題を回避するためには、DEM法による選択回路の切り替え動作を、スピーカ駆動回路の個数の増加に伴い高速に動
作させる必要がある。参考文献“Delta−Sigma Data Converters” IEEE Press 1997 ISBN 0−7803−1045−4の8．3．3節とFigure8．5にDEM法の動作の詳細が述べられて
いる。DEM法を用いたミスマッチシェーピング法では、選択回路に高速な動作が必要にな
ることが、本従来例を実施する際の重大な欠点である。尚、この欠点に関しては、USP5,872,532の中でも問題点として既に指摘されており公知である。
【００１３】
以上の従来例にあるように、ΔΣ変調回路とオーバーサンプリングを使ったデジタル変調によるノイズシェーピング法を用いることで、デジタル信号を再生することで発生する量子化雑音を可聴周波数以上の周波数帯域に吐き出すことは、一般的に良く知られた技術である。参考文献“Over sampling Delta-Sigma Data Converters” IEEE Press 1991 ISBN 0−87942−285−8のpp．7の(22)式にはオーバーサンプリング比と変調器の次
数に対してノイズシェーピングされる雑音の強度の関係が示されている。一般にノイズシェーピング法により、量子化雑音の実効強度は、ＬをΔΣ変調器の次数とした場合、オーバーサンプリング比を２倍にする度に3（2L+1）dB低下する。したがって、量子化雑音を
減らす為にはオーバーサンプリング比を高めるか、または、ΔΣ変調器の次数を上げなければならない。一方、オーバーサンプリング比を上げるとΔΣ変調器を高速に動作させる必要が生じる。また、ΔΣ変調器の次数を上げるとΔΣ変調器の動作は不安定になる。
【００１４】
先に述べた様に、ΔΣ変調回路とオーバーサンプリングを使ったデジタル変調によるノイズシェーピング法では、デジタル信号を再生することで発生する量子化雑音を可聴周波数以上の周波数帯域に吐き出してしまう。したがってΔΣ変調回路で発生するノイズシェーピングされた不要な量子化雑音や可聴周波数帯域外の成分は、連続時間LPF（Continuous
−Time Low Pass Filter）で減衰させる必要がある。
【００１５】
図１(a)にΔΣ変調回路を用いた一般的システムの例を示す。ΔΣ変調器(100)で発生する
ノイズシェーピングされた、不要な量子化雑音や帯域外成分は、連続時間LPF(101)で減衰させている。オーバーサンプリングを行っているため、LPFは低次のもので良いが、通過
帯域が狭い場合は時定数が大きくなり、半導体集積装置に内蔵した場合にLPFの占める面
積は無視できない。
【００１６】
変調器の後段へ配置される、LPFの特性要求を緩和する方法として図１(b)に示したように、ΔΣ変調器を多ビットΔΣ変調器(110)にする方法がある。この場合は、ΔΣ変調器の
ビット数を１ビット増加させることで量子化雑音を6dB低減することができるので、LPFの遮断周波数特性を緩和することが可能となる。しかしながら、変調器の多ビット化によって内部変調器の回路規模は増大してしまう。
【００１７】
LPFの特性要求を緩和する別の方法として、図１(c)に示したSwitched Capacitor Filter(121)をΔΣ変調器とLPFの間に挿入する方法も提案されている。この場合、Switched Capacitor Filterを実現するためにOPアンプが必要になるのに加えて、カットオフ周波数を低下させるためには大きなキャパシタが必要になる場合もあるので、チップ面積や消費電力が増大する欠点がある。
【００１８】
LPFの特性要求を緩和するもう一つの方法として、図１(d)に示した、アナログFIRフィル
タ(131)をΔΣ変調器とLPFの間に挿入する方法が提案されている。この方法では、FIRフ
ィルタの各タップをアナログ的に加算して出力とすることでアナログFIRフィルタを構成
する。この場合タップ数を増加させることで、帯域外雑音に対する減衰量を増加させることができる。アナログFIRフィルタを用いる方法は、クロックジッタによるSNＲの劣化を
低減する効果もあり、精度の低いクロック信号を用いる場合や、多数のクロックを同一チップ上で用いる場合には有効な方法である
【００１９】
しかしながら、ΔΣ変調器を多ビットとした場合には、アナログFIRフィルタを構成して
いる遅延素子を、ΔΣ変調器のビットを構成するセグメント型変調器のセル数×タップ数だけ必要とするので、回路規模が急激に増大するという欠点がある。
【００２０】
ΔΣ変調回路を使った一般的なノイズシェーピング法を利用したシステムにアナログFIR
フィルタを後置する方法において、特にカスケード型のΔΣ変調器を用いる場合に関して更に詳しく動作を説明する。
【００２１】
まず、カスケード型ΔΣ変調器(200)の一般的な構成を図２に示す。入力されたデジタル
信号(210)は、１段目のΔΣ変調器(201)で量子化され、１段目の量子化雑音(211)は２段
目のΔΣ変調器(202)で更に量子化される。２段目の出力Ｙ２はデジタル信号処理ブロッ
ク(220)で変換した後に１段目の出力をY１と加算(230)して出力される。
【００２２】
１段目の出力をY１および２段目の出力をＹ２、１段目および２段目のノイズ伝達関数をNTF1(z)、NTF２(z)、１段目および２段目の量子化雑音をQ１、Q２、１段目から２段目へのゲインをA１として、H3 = NTF1(z)／A1とした場合、全体の出力Ｙは、
Y ＝Y１＋Y２H3＝ Y１＋Y２NTF１／A１
＝X＋NTF１Q１＋(−A1Q１＋NTF２Q２)NTF1／A１
＝X＋NTF１Q１−NTF１Q１＋NTF１NTF２Q２／A１
＝X＋NTF１NTF２Q２／A１ ・・・・・(数式１)
となり、１段目の量子化雑音を相殺することが出来る。
【００２３】
このカスケード型ΔΣ変調器にアナログFIRフィルタ(301)を後置した一般的な構成(300)
を図３に示す。
【００２４】
この構成は、図４にあるようにアナログFIRフィルタをカスケード型ΔΣ変調器の各段に
それぞれ後置する構成(400)に変換することも可能である。図４の様にアナログFIRフィルタをカスケード型ΔΣ変調器の各段にそれぞれ後置する構成にした場合の２段目の動作に関して以下に詳しく説明する。
【００２５】
Y２からの信号は、デジタル信号処理ブロック(220)でH３(z)を乗ぜられたのちFIRフィル
タ(300)の伝達関数HFIR(z)が乗ぜられる。
【００２６】
さて、１段目を１次のΔΣ変調器、FIRフィルタを移動平均フィルタとした場合を考える
。H３(z)＝NTF１＝(1−z−１)としてFIRフィルタの伝達関数を
ＨFIR(z)＝１＋z−１＋z−2…＋z−(ｎ-1) ・・・・・(数式２)
とすると、
Ｈ3ＨFIR＝(1−z−１)(1＋z−1＋z−2…＋z−(ｎ-1))
＝１−z−n ・・・・・(数式３)
となって、FIRフィルタのタップ数にかかわらず２タップの後置フィルタ(Post filter)で構成出来る。つまり、カスケード型ΔΣ変調器にアナログFIRフィルタを後置する場合に
、図４の構成にすることにより、２段目の後置フィルタのタップ数は常に２タップになり、FIRフィルタのタップ数を増やしても、後置フィルタのタップ数が増えることがなく小
型化に適している。
【００２７】
同様に、１段目を2次のΔΣ変調器、FIRフィルタを移動平均フィルタとした構成を考える。Ｈ3＝NTF１＝(1−z−1)2であるので、
Ｈ3ＨFIR＝(1−z−1)2(1＋z−1＋z−2…＋z−(ｎ-1))
＝１−z−1−z−n＋z−(ｎ+1) ・・・・・(数式４)
となり、２段目の後置フィルタのタップ数はFIRフィルタのタップ長にかかわらず４タッ
プとなる。
【００２８】
つまり、カスケード型ΔΣ変調器にアナログFIRフィルタを後置する場合に、図４の構成
にすることにより、ΔΣ変調器の次数に関わらず、FIRフィルタのタップ数を増やしても
、２段目の後置フィルタのタップ数の増加を抑えることが可能となり小型化に適していることが判る。
【００２９】
尚、カスケード型ΔΣ変調器にアナログFIRフィルタを後置した場合のＹFIRは、
ＹFIR＝(1＋z−１＋z−2…＋z−(ｎ-1))(Ｘ＋NTF１NTF２Ｑ２／Ａ１) ・・・(数式５)となる。
【特許文献１】米国特許第5,862,237号明細書
【特許文献２】米国特許第5,909,496号明細書
【特許文献３】米国特許第5,872,532号明細書
【特許文献４】米国特許第5,592,559号明細書
【特許文献５】米国特許第7,058,463号明細書
【発明の開示】
【発明が解決しようとする課題】
【００３０】
以上説明した様に、カスケード型ΔΣ変調器の各段の変調器の後段にアナログFIRフィル
タを後置する場合の一般的なブロック図を図５に示す。ここで、説明の都合上ＦＩＲフィルタのタップ数をｎ、カスケード型ΔΣ変調器の１段目の雑音伝達関数をNTF１＝（１−
ｚ−１）2、1段目を１ビットの内部変調器で、２段目をnビットの内部変調器で構成して
いる。
【００３１】
ここで、デジタル入力信号(510)は、カスケード型ΔΣ変調器の１段目の内部変調器(201)
に入力され、２段目の内部変調器(202)が１段目の内部変調器(201)にカスケード接続され、１段目の内部変調器(201)からの出力信号(520)がアナログFIRフィルタ(301)に入力されている。２段目の内部変調器(202)からの出力信号(530)は、フォーマッター回路(501)で
バイナリコードから温度計コードに変換出力される。この温度計コードに変換された信号(531)は、後置フィルタ回路(502)に入力される。前記アナログFIRフィルタ(301)からの出力信号(521)と前記後置フィルタ回路(502)からの出力信号(532)は加算ブロック(540)でアナログ的に加算され出力される。
【００３２】
アナログFIRフィルタを用いたカスケード型ΔΣ変調器において、アナログFIRフィルタを構成するタップ係数が誤差を持った場合の影響を考える。
【００３３】
１段目の内部変調器を1ビットで構成した場合は、ミスマッチはタップ係数誤差となりア
ナログＦＩＲフィルタの周波数特性に影響を与える。しかし、デジタル入力からアナログ出力への線形性には影響を与えないため、歪み特性やＳＮＲを劣化させることはない。
【００３４】
一方、１段目の内部変調器を３レベル以上とした場合は、一般のΔΣ変調器と同様にアナログＦＩＲフィルタ部のミスマッチは出力にそのまま影響を与え、歪みやＳＮＲ特性を劣化させるので１段目の内部変調器のレベル数を上げる場合は別途ミスマッチシェーパーが必要となる。
【００３５】
２段目の後置フィルタを構成する素子のミスマッチも出力に影響を与えるが、２段目の入力信号は１段目の量子化雑音であることから、ＳＮＲを劣化させるが、信号成分が含まれなければ歪み特性が劣化することはない。
【００３６】
ここで、アナログFIRフィルタと後置フィルタのタップ係数が出力ＹFIRに与える影響を計算してみる。
【００３７】
ここで、１段目および２段目の内部変調器が共に２レベルでNTF１＝NTF2＝(１−ｚ-1)2の場合に、アナログFIRフィルタの特性をH1FTR、後置フィルタの特性をH2FTRとして、それ
ぞれ１段目のタップ係数をa0、a1、…、an-1、２段目のタップ係数をb0、b1、…、bn、とすると、出力ＹFIRは、
ＹFIR(z)＝H1FTR Y１＋H2FTR Y2
＝ H1FTR{X＋NTF１Q１}＋H2FTR{−Q１＋NTF２Q２／A１}
＝(a0＋a1z-1＋a2z-2…＋an1z-(n-1)){Ｘ＋(１−z-1)2Ｑ1}−
(b0−b1z-1−bn-1z-ｎ＋bnz-(n+1)){Q１＋(１−z-1)2Q２／A１}・・・（数式
６）
と表せられる。
【００３８】
直流でのタップ係数の影響を求めると、
ＹFIR(z)|z=1＝(a0＋a1＋a2…＋an1)Ｘ−(b0−b0−bn-1＋bn)Q１ ・・・（数式７）
となる。２段目の後置フィルタを構成する素子のタップ係数に比例して１段目の量子化雑音が表れることが分かる。単純のために２段目の後置フィルタのタップ係数を、b0＝1＋
εb0、b1＝1＋εb1、bn-1＝1＋εbn-1、bn＝1＋εbn、とすると、
ＹFIR(z)|z=1＝(a0＋a1＋a2…＋an1)Ｘ
−(εb0−εb1−εbn-1＋εbn)Q１ ・・・（数式8）となる。したがって、出力にはタップの誤差εbiの積和に比例して１段目の量子化雑音Ｑ1が出力に現れることになる。
【００３９】
このように、アナログFIRフィルタを用いたカスケード型ΔΣ変調器を用いることにより
帯域外雑音を低減することは可能となったが、後置フィルタを構成する素子のミスマッチ
に起因する雑音が帯域内の雑音を増加させる問題があった。
【課題を解決するための手段】
【００４０】
本発明は、第１の入力信号を受ける第１の回路と、第２の入力信号を受ける第２の回路と、前記第２の回路からの出力信号を受ける第３の回路と、前記第３の回路からの出力信号を受ける第４の回路と、前記第１の回路の出力信号と前記第４の回路の出力信号を合成して出力する加算回路と、を具備し、前記第１の回路は、デジタルアナログ変換回路とアナログＦＩＲフィルタとを結合して構成され、前記第２の回路及び前記第３の回路の一方の伝達係数を（1−z−１）とし、前記第２の回路及び前記第３の回路の他方の伝達係数を（1−z−ｎ）とし、前記第４の回路の伝達係数をＨＦＩＲ（ｚ）＝１＋z−１＋z−2…＋z−（ｎ-1）とする場合に、前記伝達係数（1−z−１）を有する前記第２の回路及び前記第３の回路の一方はアナログ回路で構成され、かつ、前記伝達係数（1−z−ｎ）を有する前記第２の回路及び前記第３の回路の他方はデジタル回路で構成される。
【発明の効果】
【００４１】
本発明によれば、デジタル信号をアナログ信号に変換するデジタルアナログ変換装置を構成する素子にバラツキがあった場合においても、高い品質のアナログ信号を生成することができ、高分解能を有し、かつ、回路規模の小さいデジタルアナログ変換装置を実現できる。
【発明を実施するための最良の形態】
【００４２】
本発明のカスケード型ΔΣ変調器にアナログFIRフィルタを後置する場合の２段目の変調
器に後置される後置フィルタを、以下のように構成することを特徴としている。
【００４３】
カスケードΔΣ変調器の内部変調器の次数を１次にしてＨ3＝NTF１＝(1−z−1)とすれば
、
Ｈ3ＨFIR＝(1−z−１)(1＋z−１＋z−2…＋z−(ｎ-1))
＝(1−z−n)・1 ・・・・・(数式9)
内部変調器の次数を２次にして
Ｈ3＝NTF１＝(1−z−1)2＝(1−z−1) (1−z−1)とすれば、
Ｈ3ＨFIR＝(1−z−１)(1＋z−１＋z−2…＋z−(ｎ-1)) (1−z−1)
＝(1−z−n)・(1−z−1) ・・・・・(数式10)
【００４４】
数式9と数式10どちらの場合もＨ3ＨFIRに(1−z−n)が含まれるので、この(1−z−n)の項
は後置フィルタから分離して事前にデジタル処理を行うことを第１の特徴とする。
【００４５】
一方、(1−z−n)以外の項は一度フォーマッターによりの温度計コードに変換した後に後
置フィルタにて計算処理を行うことを第２の特徴とする。
【００４６】
（実施例１）
本発明のデジタルアナログ変換装置のカスケード型ΔΣ変調器に後置される、アナログFIRフィルタと後置フィルタを構成した第１の実施例を図６に示す。本実施例においてはカ
スケード型ΔΣ変調器の１段目を１ビットの内部変調器で、２段目をnビットの内部変調
器で構成しているとする。
【００４７】
ここで、デジタル入力信号(510)は、カスケード型ΔΣ変調器の１段目の内部変調器(201)に入力され、２段目の内部変調器(202)が１段目の内部変調器(201)にカスケード接続され、１段目の内部変調器(201)からの出力信号(520)がアナログFIRフィルタ(301)に入力されている。２段目の内部変調器(202)からの出力信号(530)は、デジタル信号処理ブロック(601)で(1−z−n)の計算をする。デジタル計算ブロック(601)からの出力(631)はフォーマッ
ター回路(602)でバイナリコードから温度計コードに変換出力される。この温度計コード
に変換された信号(632)は、後置フィルタ回路(603)に入力される。前記アナログFIRフィ
ルタ(301)からの出力信号(521)と前記後置フィルタ回路(603)からの出力信号(633)は加算ブロック(540)でアナログ的に加算され出力される。
【００４８】
図７aに本発明のデジタルアナログ変換装置の第１の実施例を示す。この実施例のアナロ
グFIRフィルタは、1クロック遅延を実行するDFFで構成された遅延素子(701)とその出力に接続された駆動バッファー(702)と一端が駆動バッファーに接続され、一端がアナログ的
に電圧を重み付け加算するように出力端子に接続された抵抗素子(703)を１段のユニット
とし、前記ユニットを複数段接続することで構成している。
【００４９】
数式10に示すように、内部変調器の次数を２次にした場合、２段目の伝達関数は(1−z−n)・(1−z−1)になる。(1−z−n)はデジタルで処理するので、後置フィルタでは、(1−z−1)をアナログ的に計算する必要がある。図７ｂに本発明のカスケード型ΔΣ変調器に後置される、後置フィルタの1ビット分のユニットの実施例を示す。
【００５０】
ここで、入力信号Y2-m(632)は、フォーマッターによりの温度計コードに変換したデジタ
ル信号の1ビット分の信号を示している。入力信号Y2-m(632)が入力される、後置フィルタのユニットは、1クロック遅延を実行するDFFで構成された遅延素子(711)と１クロックを
分周した信号Φ0で制御されたスイッチ(715a)を介して入力に接続された、駆動バッファ
ー(712)と一端が駆動バッファーに接続され、一端がアナログ的に電圧を重み付け加算す
るように出力端子に接続された抵抗素子(713)と、同様に１クロックを分周した信号Φ0で制御されたスイッチ(715a)を介して出力に接続された、駆動インバータ(714)と、一端が
駆動インバータに接続され一端がアナログ的に電圧を重み付け加算するように出力端子に接続された抵抗素子(715)と、1クロック遅延を実行するDFFで構成された遅延素子(711)の入出力に接続されたインバータ(714)と、前記インバータの出力を、１クロックを分周し
た信号Φ１によって制御されたスイッチ(715ｂ)により構成されている。
【００５１】
ここで前記遅延素子(711)の入出力と前記駆動バッファー(712)と駆動インバータ(714)と
の接続を前記スイッチ(715a)と(715b)により入出力を切り替えて接続している。前記スイッチ(715a)と(715b)は１クロックを分周した信号Φ0、Φ1で制御されるので、クロック毎に抵抗素子の接続関係がスワッピングするスワッピング回路を構成している。このスワッピング回路により、入力デジタル信号列、y21(n)、 y21(n+1)、 y21(n+2)、 … y21(n+k)(k:整数)に対する伝達関数Y2(z)は、
Y2、o(z)＝b0(1-Z-1) 、Y2、e(z)＝b1(1-Z-1)
但し、Y2、o(z)はk=oddを示し、Y2、e(z)はk=evenを示す。またb0とb１抵抗素子(713)と(715)のバラツキ誤差とする。
となる。
【００５２】
したがって、バラツキ誤差b0およびb1に対して1-Z-1が乗ぜられるので、z=1として計算すれば、
Ｙ2(z)|z=1＝0
つまり、スワッピング回路により、直流付近においてはミスマッチの影響が現れなくなり、バラツキに対して１次のミスマッチシェーピングがかかることを示している。
【００５３】
後置フィルタを構成する素子に1%のミスマッチを持った場合におけるΔΣ変調器全体の出力スペクトルのシミュレーション結果を図８に示す。切り替えスイッチを用いない従来の手法(Conventional)においては、低域の雑音が大幅に増加しているのが確認できる。これに対し、本提案の手法を用いた場合(Proposed)は、低域の雑音は周波数が１／２になると６ｄB雑音が低下していることが分かる。
【００５４】
このように、本手法を用いれば、デジタルアナログ変換装置を構成する抵抗などの素子値にバラツキがあった場合においても高いＳＮＲを実現でき、高分解能のデジタルアナログ変換装置を構成できることが分かる。ＬＳＩにおいては、一般に素子値バラツキは0.1％
程度である。このような場合においても本手法を用いることで、高精度で高分解能のデジタルアナログ変換器を構成することが可能である。
【００５５】
（実施例２）
図9に、本発明のデジタルアナログ変換装置の第2の実施例を示す。本実施例においてはカスケード型ΔΣ変調器の１段目を１ビットの内部変調器で、２段目をnビットの内部変調
器で構成しているとする。数式９に示すように、内部変調器の次数を１次にした場合、２段目の伝達関数は(1−z−n)・１になる。(1−z−n)はデジタルで処理するので、１をアナログ的に計算する必要がある。ここでフォーマッターによりの温度計コードに変換された入力信号Y2-m(632)は、一度選択回路(910)に入力され、選択装置からの出力のそれぞれのビットに対応して接続された、駆動バッファー(901)と一端が駆動バッファーに接続され
、一端がアナログ的に電圧を加算するように出力端子に接続された抵抗素子(902)をユニ
ット郡により構成されている。前記駆動バッファー(901)と前記抵抗素子(902)のバラツキをミスマッチシェーピング法で除去するために、前記選択回路(910)は、選択回路(910)の出力(921)を遅延素子と加算器で構成された積分回路(911)と積分回路(912)により前記前
記駆動バッファー(901)と前記抵抗素子(902)により構成されたユニットの使用頻度を計算して、使用頻度に小さい順に選択するように動作することを特徴としている。
【００５６】
本実施例によれば、ミスマッチシェーピング行う際に、単純にランダム信号を使ったDEM
法によらずに、選択回路を切り替えているので、DEM法を用いる際に問題となる、ランダ
ム信号を起因とするホワイト雑音の重畳や選択回路の切り替えを行う回路の導入の必要がなくなる。
【００５７】
（実施例３）
図１０に、本発明のデジタルアナログ変換装置の第３の実施例を示す。本実施例においてはカスケード型ΔΣ変調器の１段目を１ビットの内部変調器で、２段目をnビットの内部
変調器で構成しているとする。数式１０に示すように、内部変調器の次数を２次にした場合、２段目の伝達関数は(1−z−n)・(1−z−1)になる。(1−z−n)はデジタルで処理する
ので、(1−z−1)をアナログ的に計算する必要がある。ここでフォーマッターによりの温
度計コードに変換された入力信号Y2-m(632)は、一度選択回路(1010)に入力され、選択装
置からの出力(1020)のそれぞれのビットに対応して後置フィルタのユニット(603)に入力
される。
【００５８】
後置フィルタのユニット(603)は、1クロック遅延を実行するDFFで構成された遅延素子(711)と１クロックを分周した信号Φ0で制御されたスイッチ(715a)を介して入力に接続され
た、駆動バッファー(712)と一端が駆動バッファーに接続され、一端がアナログ的に電圧
を重み付け加算するように出力端子に接続された抵抗素子(713)と、同様に１クロックを
分周した信号Φ0で制御されたスイッチ(715a)を介して出力に接続された、駆動インバー
タ(714)と一端が駆動インバータに接続され、一端がアナログ的に電圧を重み付け加算す
るように出力端子に接続された抵抗素子(715)と、1クロック遅延を実行するDFFで構成さ
れた遅延素子(711)の入出力に接続されたインバータ(714)と、前記インバータの出力を、１クロックを分周した信号Φ１によって制御されたスイッチ(715ｂ)により構成されてい
る。
【００５９】
ここで前記遅延素子(711)の入出力と前記駆動バッファー(712)と駆動インバータ(714)と
の接続を前記スイッチ(715a)と(715b)により入出力を切り替えて接続している。前記スイ
ッチ(715a)と(715b)は１クロックを分周した信号Φ0、Φ1で制御されるので、クロック毎に抵抗素子がスワッピングするスワッピング回路が構成されている。
【００６０】
前記後置フィルタのユニット(603)間のバラツキを更にミスマッチシェーピング法で除去
するために、前記選択回路(1010)は、選択回路(1010)の出力(1021)を遅延素子と加算器で構成された積分回路(1011) 前記後置フィルタのユニット(603)ユニットの使用頻度を計算して、使用頻度が小さい順に選択するように動作することを特徴としている。尚、実施例２にあるようにミスマッチシェーピング法で用いる選択回路(1010)を制御する積分回路(1011)を繰り返し用いる事でミスマッチシェーピングの次数を上げることが可能である。
【００６１】
本実施例によれば、ミスマッチシェーパーによるミスマッチシェーピングとスワッピング回路によるミスマッチシェーピングの重畳により、高次のミスマッチシェーピングを容易に実現することが可能となる。従来ハードウェア規模が大きかった、高次ミスマッチシェーピング機能を、わずかなハードウェアの追加で実現することが出来る。たとえば、ミスマッチシェーパーにＤＷＡ（Data Weighted Averaging）を用いることで2次のミスマッチシェーピングを実現することが可能となる。
【００６２】
第１から第３の実施例においては、カスケード型ΔΣ変調器の１段目を１ビットの内部変調器で、２段目をnビットの内部変調器で構成している例を示したが、カスケード型ΔΣ
変調器で構成された任意の内部変調器の構成を使っても本実施例の効果は同様に実現可能である。
【００６３】
（実施例４）
本発明のデジタルアナログ変換装置の第４の実施例を図１１aに示す。本実施例において
はΔΣ変調器がｎビットの出力を持つとする。本実施例では、ΔΣ変調器(1101)のｎビットの出力をフォーマッター(1102)により温度計コードに変換された信号Y2-mを、後置フィルタ(1103)でミスマッチシェーピングを行い、その出力を駆動バッファー回路(1104)と抵抗素子(1105)を介してアナログ的に加算している。
【００６４】
図１１ｂには後置フィルタ(1103)の実施例を示している。前記駆動バッファー回路(1104)と前記抵抗素子(1105)のバラツキをミスマッチシェーピング法で除去するために、選択回路(1110)は、選択回路(1110)の出力を遅延素子と加算器で構成された積分回路(1111)と積分回路(1112)により出力信号の使用頻度を計算して、使用頻度の小さい順に選択するように動作することを特徴としている。ここで，積分回路は，入力信号をmbitのベクトル信号として演算を行う．
【００６５】
本実施例では、ΔΣ変調器で変調されたデジタル信号を複数の駆動回路により複数のスピーカを駆動する際に、積分回路を用いた後置フィルタによりミスマッチシェーピング法で除去するために、従来例にあるようなDEM法によるミスマッチシェーピング法を用いる際
に問題となる、ランダム信号を起因とするホワイト雑音の重畳や高速に選択回路の切り替えを行う回路の導入の必要がなくなる。
【００６６】
本実施例では、複数の抵抗素子を駆動して音声をアナログ的に加算する例を示しているが、複数の駆動装置によりアナログ的に加算する全ての手法に応用することが可能である。
【００６７】
尚、本実施例では、ミスマッチシェーピング法で用いる選択回路(1110)を制御する積分回路(1110)を２回繰り返し用いているが、ミスマッチシェーピング効果は、積分回路(1110)を１回以上繰り返し用いることで得ることが出来る。
【００６８】
図１２には後置フィルタ(1103)の別の実施例を示している。前記スピーカ駆動装置間のバ
ラツキをミスマッチシェーピング法で除去するために、選択回路(1110)は、選択回路(1110)の出力を遅延素子と加算器で構成された積分回路(1111)と積分回路(1112)により出力信号の使用頻度を計算して、使用頻度の小さい順に選択するように動作するが、さらに前記積分回路の入出力と選択回路の間に設けられた制御回路(1201)が入力振幅の大小に応じて選択回路で選択される出力信号を制限するようにしている。制御回路(1201)は、入力デジタル信号の振幅が小さいときは限られた出力駆動回路が選択されるように動作し、振幅が大きいときは、全ての出力駆動回路が選択されるように制御を行う。これにより、小振幅の信号時には１つの出力駆動回路のみが選択されるようになるので、小振幅時の駆動装置間のバラツキの影響を抑えることが可能になるのに加えて、小振幅時は特定の駆動装置からのみ音が放射されるので音像の定位が良くなる。また入力信号の振幅に応じて駆動装置の駆動数をダイナミックに制御することで、駆動装置で消費される電力消費を最適化することが可能になる。
第１から第４の実施例で述べたように、本発明の特徴はデジタル入力信号をΔΣ変調器によりノイズシェーピングを行った後にフォーマッターで分割して後置フィルタによりミスマッチシェーピングを行ってから複数の駆動回路を駆動してアナログ的に加算を行うことを特徴とする。
【００６９】
その結果、複数の駆動装置を駆動するそれぞれの電力は小さくても、アナログ的に加算することで大きな出力を得ることが可能となる。
【００７０】
第１から第４の実施例で述べたような、デジタル信号をアナログ信号に変換するデジタルアナログ変換装置を、デジタル音声信号を複数のデジタル信号に変換して複数の駆動装置の出力をアナログ的に加算する全ての装置に応用することが可能である。
【００７１】
（実施例５）
図１３aには、第１から第４の実施例で示したデジタルアナログ変換装置を電流で加算す
る方式で構成した場合の第５の実施例を示している。本実施例においてはこれまでの実施例の構成要素である駆動バッファーと抵抗素子をそれぞれ、電流源(1300)と前記電流源と出力の間に設けられたスイッチ回路(1302)と前記スイッチをデジタル信号で制御するバッファー回路(1301)に置き換えた構成を示している。
【００７２】
（実施例６）
また、図１３ｂには、図１３aには、第１から第４の実施例で示したデジタルアナログ変
換装置を音圧で加算する方式で構成した場合の第６の実施例を示している。本実施例においてはこれまでの実施例の構成要素である駆動バッファーと抵抗素子をそれぞれ、スピーカ装置(1310)と前記スピーカ装置を駆動するボイスコイル(1312)と前記ボイスコイルをデジタル信号で制御する駆動回路(1311)に置き換えた構成を示している。
【００７３】
（実施例７）
更に、図１３ｃには、図１３aには、第１から第４の実施例で示したデジタルアナログ変
換装置を光で加算する方式で構成した場合の第７の実施例を示している。本実施例においてはこれまでの実施例の構成要素である駆動バッファーと抵抗素子をそれぞれ、発光素子(1320)と前記発光素子をデジタル信号で制御する駆動回路(1321)に置き換えた構成を示している。尚、本実施例において発光素子は、ランプやLED等の電気の力で発光することが
可能な全てのデバイスを利用することが出来る。
【００７４】
（実施例８）
図１４aには、図１３aには、第１から第４の実施例で示したデジタルアナログ変換装置を圧電素子（ピエゾ素子）で加算する方式で構成した場合の第８の実施例を示している。本実施例においてはこれまでの実施例の構成要素である駆動バッファーと抵抗素子をそれぞ
れ、圧電素子(1400)と前記圧電素子をデジタル信号で制御するバッファー回路(1401)に置き換えた構成を示している。圧電素子は電気信号を物理的な変位力に変換することが出来るので、実施例１４ｂにあるように複数の圧電素子を平面に並べる(1410)ことで、物理的な変位量を音波として空間で合成したり、共通の振動版を駆動することで加算したり、また実施例１４ｃにあるように、複数の圧電素子を積層(1420)して加算したりする応用に利用可能である。
【００７５】
それぞれの圧電素子は１ビット信号で駆動されているので、電力効率の向上が可能となり、また圧電素子の非線形生の影響を低減することが可能となる。
【００７６】
尚、本実施例では圧電素子により電気信号を物理的な変位力に変換する手段として示したが、電気信号を物理的な変位力に変換できる任意の素子を利用することが可能である。
【００７７】
以上の実施例１４ｃのように、複数の圧電素子を積層(1420)して加算した場合は、各圧電素子が発生する物理的な変位の強度を別の圧電素子を使って測定することも可能である。つまり複数の圧電素子が発生する物理的な変位の強度のバラツキを測定することが出来るので、測定したバラツキに応じて圧電素子の駆動力を調整することで、複数の圧電素子が発生する物理的な変位を加算することで合成した物理的な変位の精度を向上さることも可能である。
【００７８】
（実施例９）
図１５aには、第１から第４の実施例で示したデジタルアナログ変換装置をコイルで発生
する磁場を加算する方式で構成した場合の第９の実施例を示している。本実施例においてはこれまでの実施例の構成要素である駆動バッファーと抵抗素子をそれぞれ、コイル(1500)と前コイルをデジタル信号で制御するバッファー回路(1501)に置き換えた構成を示している。コイルは電気信号を磁場力に変換することが出来るので、実施例１５ｂにあるように複数のコイルを重ねて並べる(1510)ことで、磁場を加算したり、実施例１５ｃにあるように、複数のコイルを同時に巻き合わせる(1520)ことで磁場を加算したりする応用にも利用可能である。
【００７９】
以上の実施例のように、磁場を加算することが出来るので、本発明を、複数のボイスコイルを用いたスピーカ駆動装置を使い音声信号を再生するデジタルアナログ変換装置に応用することも可能である。
【００８０】
以上の実施例のように、各コイルが発生する磁場の強度を別のコイルを使って測定することも可能である。つまり複数のコイルが発生する磁場の強度のバラツキを測定することが出来るので、測定したバラツキに応じてコイルの駆動力を調整することで、複数のコイルの磁場を加算することで合成した磁場の精度を向上さることも可能である。
【００８１】
（実施例１０）
図１６aには、第１から第４の実施例で示したデジタルアナログ変換装置を複数のボイス
コイルを用いたスピーカ駆動装置に応用する第１０の実施例を示している。本実施例においては、これまでの実施例の構成要素である抵抗素子を、ボイスコイル(1600)に置き換えた構成を示している。ボイスコイルは電気信号をコーン(1601)またはドームにより、音圧に変換することが出来るので、実施例１６aにあるように複数のコイルを重ねて並べる(1610)ことで、音圧を加算することが可能になる。また、ボイスコイルを用いた方法では、
音声信号を輻射する部分が１つのコーン(1601)もしくはドームになるため、音像の定位が良くなる特徴も有する。
【００８２】
また、図１６ｂにあるように、複数のボイスコイルを束ねて巻き合わせる(1620)ことで音
圧を加算する応用にも利用可能である。複数のボイスコイルを束ねて巻くことにより、それぞれのボイスコイル特性を揃えることが出来る。これにより、ボイスコイル間の特性の誤差が低減され、高音質な信号を再生することが可能となる。
【００８３】
以上の実施例のように、各ボイスコイルが発生する磁場の強度を別のボイスコイルを使って測定することも可能である。つまり複数のボイスコイルが発生する磁場の強度のバラツキを測定することが出来るので、測定したバラツキに応じてボイスコイルの駆動力を調整することで、複数のボイスコイルの磁場を加算することで合成した音声信号の精度があがり、音声信号を高音質で再生することが可能となる。
【００８４】
以上の第５から第１０の実施例においては、カスケード型ΔΣ変調器からのｎビットの出力をフォーマッターと後置フィルタを使って、複数の駆動装置をアナログ的に加算して出力しているが、ｎビットの信号は、フォーマッターによりm=2nの信号の温度計コードに変換されるので、2nの後置フィルタと駆動回路が必要になる。ここでm=2n=16以下にするこ
とでミスマッチシェーピング回路やスワッピング回路の回路規模の増大を押さえることが可能になる。同様にm=2n=16以下にすることで、図１４ｃに示した実施例にあるように圧
電素子を積層した際の各素子の積層順位の違いに起因する特性の違いのバラツキを抑えることが出来る。また、図１５ｂや図１６aに示した実施例にあるようにコイルを積層した
際の各コイルの積層順位の違いに起因する特性の違いのバラツキを抑えることが出来る。さらに、図１５ｃや１６ｂのようにコイルを束ねる実施例においても各コイルの特性の違いを抑えることが可能になる。
【００８５】
（実施例１１）
第１から第４の実施例で示したデジタルアナログ変換装置のカスケード型ΔΣ変調器とは別の構成の変調器を使った、本発明の第１１の実施例を図１７に示す。カスケード型ΔΣ変調器(1700)の１段目の出力(1711)に入力信号を伝達するために、それぞれ係数B0(1720)とB1(1730)を用いる構成をことも可能である。この様な接続をすると２段目以降のΔΣ変調器の出力からも入力信号の一部が出力されるようになるので、カスケード型ΔΣ変調器の段数を増やした場合や、複数のスピーカ装置を用いて空間で音圧を加算するような応用においては、複数のスピーカ装置の増加に伴い出力音圧を向上することが可能となる。
【００８６】
（実施例１２）
第１から第４の実施例で示したデジタルアナログ変換装置を、実施例６や実施例８、実施例１０にあるような複数の駆動装置を使い空間で音圧を加算するような応用において、図１８には駆動装置(1801)を駆動する信号にデジタル的に遅延をかけるブロック(1802)を挿入した第１２の実施例を示している。このようにΔΣ変調器およびフォーマッターからのデジタル的に遅延をかけることで各駆動装置への信号の移相を制御することにより、空間で放射される音響信号の指向性を変化させることが可能となる。
【００８７】
例えば、各スピーカ間の距離をｄ、 信号の波長をλs、 スピーカ正面を0ラジアンとしたときの偏角をθとした場合、SP3に対してSP2の位相を(2πd sin θ)/λsだけ遅らせ、SP1の位相を(4πd sin θ)/ λs となるようにすることにより、θだけSP1側に指向特性を持たせることが可能となる。
【００８８】
このように複数のスピーカの位相を制御する為には、従来は、構造が複雑なアナログ移相器が必要であったが、入出力信号がデジタル信号であるため、デジタル遅延器（DFF等）
を用いて容易に正確な移相を制御することが可能である。
【００８９】
（実施例１３）
第１から第４の実施例で示したデジタルアナログ変換装置を、実施例６や実施例８、実施
例１０にあるような複数の駆動装置を使い空間で音圧を加算するような応用において、図１９aにはデジタルアナログ変換装置の入力として周囲雑音をフィードバックする第１３
の実施例を示している。ここでフィードバック制御回路(1900)、周囲音が入力されるマイク(1901)からの周囲雑音情報を元に、周囲雑音を打ち消す雑音の位相と180度位相が回転
した信号を発生させるのに必要な音圧及び位相を計算する。本発明によれば、デジタル回路で直接スピーカをコントロールすることが可能なため、精密な雑音低減装置を構成することが可能である。また図１９ｂに示すように、一般に複数のマイクを使うことで雑音の発生源の方向を検知することが可能であるので、実施例１２の技術を使い、各スピーカ駆動装置への位相をコントロールすることで雑音低減用スピーカに指向特性を持たせることが出来る。つまり、雑音低減用スピーカの正面方向ばかりでなく、それ以外の方向の雑音も低減することが可能である。
【００９０】
自動車の車内の消音などを行う場合は、外来雑音源が複数で雑音源もまちまちであるが、本実施例を用いることで消音用のスピーカを容易に複数配置することが出来る。また複数のスピーカを用いることで正面以外の方向の雑音を低減することが可能になるので、効率的に車内の消音を行うことができる。更に圧電スピーカを用いれば薄型の消音装置を実現できるので、車内のスペースを減らすことなく消音を行うことができる。
【００９１】
（実施例１４）
第１から第４の実施例で示したデジタルアナログ変換装置を、実施例６や実施例８、実施例１０にあるような複数の駆動装置を使い空間で音圧を加算するような応用において、図２０には、駆動装置(2000)をスイッチング増幅器で構成した場合の第１４の実施例を示している。スイッチング増幅器には、アナログD級増幅器やデジタルD級増幅器、アナログΔΣ変調器、デジタルΔΣ変調器などを用いることができる。入力されたデジタル信号は、スイッチング増幅器でスイッチング信号（２値信号もしくは３値信号）に変換されるため、効率の向上や出力電力の向上を図ることが可能である。
【００９２】
（実施例１５）
第１から第４の実施例で示したデジタルアナログ変換装置を、実施例６や実施例８、実施例１０にあるような複数の駆動装置を使い空間で音圧を加算するような応用におけるスピーカ(2100)、および電気信号を物理的な変位力に変換できる電気素子の配置方法に関する第１５の実施例を図２１に示す。
【００９３】
図２１aには、格子状に配置した場合の実施例が示されている。この様な配置にすること
により、長方形、正方形などの筐体をおおう場合、効率的にサブユニットを配置することが出来、水平方向、垂直方向が相似形となり同等の位相特性を実現することが出来る。また、スピーカに長方形、または正方形のものを使用した場合は、長方形の表面を最も隙間無く配置することが可能で、単位面積当たりの放射音圧を最大にすることが可能となる。このように配置したものは視覚的にも美しく感じられる。
【００９４】
図２１ｂには、行ごとに配置位置を１／２ずらして配置した実施例が示されている。このように千鳥配置することにより、格子配置に比べ面密度を向上させることが出来る。特に、スピーカを多数配置する場合には、面積当たりの音圧を高くすることが可能と成る。更にスピーカの形状に6角形の物を使用すれば千鳥配置でかつ隙間無く配置することが可能
となる。この場合隙間無く配置することが可能となるため、高い音圧レベルを実現することが出来る。またミスマッチシェーピング技術を用いる場合、各スピーカ間の距離が近いため、ミスマッチシェーピング効果を効果的に実現することができる。
【００９５】
図２１ｂには、同心円状に配置にスピーカを配置した実施例が示されている。このようにスピーカ全体の中心軸上から、各同心円上に配置されたスピーカの距離が等しいので、同
一同心円上から中心軸上への位相特性が等しくなり、正面における音響信号の加算が理想的に行われるようになる。このため、音響特性を改善することが可能となる。
【００９６】
（実施例１６）
第１から第４の実施例で示したデジタルアナログ変換装置を、実施例６や実施例８、実施例１０にあるような複数の駆動装置を使い空間で音圧を加算するような応用において、図２２には、デジタルアナログ変換装置をステレオ構成にした第１６の実施例を示している。ここでチャネル(2201)はＲ信号用のデジタルアナログ変換装置であり、チャネル(2202)はＬ信号用のデジタルアナログ変換装置である。このようにデジタル信号を、ステレオ音声を再生するだけではなく、本発明のデジタルアナログ変換装置を複数チャネルとして並列に設けることで、デジタル処理により発生した任意の音場を再生可能になる。
【００９７】
（実施例１７）
第１６の実施例で示したように複数のデジタルアナログ変換装置を、実施例６や実施例８、実施例１０にあるような複数の駆動装置を使い空間で音圧を加算するような応用おけるスピーカ(2100)、および電気信号を物理的な変位力に変換できる電気素子の配置方法に関する第１７の実施例を図２３に示す。
【００９８】
図２３aにはステレオのＬ、Ｒ信号を駆動しているスピーカの配置方法を示している。こ
のようにＬ、Ｒを対称に配置することにより、ステレオ効果を高めることが可能となる。図中Lは左チャネルを、Rは右チャネルを表している。図２３ｂにはステレオのＬ、Ｒ信号に加えてＣ信号を駆動しているスピーカの配置方法を示している。図中Ｃはセンターチャネルを示している。尚、本発明では、複数のスピーカのチャネルへの割り当てを動的に変更するが容易に実現できるため、再生する音楽ソース、実現する音場効果によりチャネルへの割り当てを動的に変更することで、ステレオ効果や音場効果をより効果的に行うことが可能となる。図２３ｃには複数のスピーカのチャネルへの割り当てを動的制御した場合のスピーカの配置方法を示している。ステレオのＬ、Ｒ信号に加えてＣ信号を駆動しているスピーカの配置方法を示している。図中Ｌ/ＣはＬ信号とＣ信号のどちらも駆動できる
スピーカを示している、また図中Ｒ/ＣはＲ信号とＣ信号のどちらも駆動できるスピーカ
を示している。
【００９９】
（実施例１８）
第１から第４の実施例で示したデジタルアナログ変換装置を、実施例６や実施例８、実施例１０にあるような複数の駆動装置を使い空間で音圧を加算するような応用において、図２４には、デジタルフィルター処理したデジタル信号を複数のチャネルのデジタルアナログ変換装置のステレオ構成にした第１８の実施例を示している。ここで、デジタルフィルター信号処理ブロック(2401)で周波数帯域を分割した複数のデジタル信号を、複数のチャネル(2402)、(2204)はデジタルアナログ変換装置である。例えば、デジタルフィルター信号処理ブロックで高域用のデジタル信号と低域用のデジタル信号に分割して、それぞれの信号を再生するために、本発明のデジタルアナログ変換装置を複数チャネルとして並列に設けることで、デジタル処理により発生した周波数帯域に最適なスピーカ装置で再生することが可能になる。
【０１００】
（実施例１９）
第１から第４の実施例で示したデジタルアナログ変換装置を、実施例６や実施例８、実施例１０にあるような複数の駆動装置を使い空間で音圧を加算するような応用において、図２５には駆動装置を駆動する信号を一度デジタル信号送信機(2501)で伝送路に送信した後にデジタル信号受信装置(2502)受信した後に駆動装置でスピーカを駆動する第１９の実施例を示している。
【０１０１】
このようにΔΣ変調器およびフォーマッターからのデジタル信号をデジタル信号送受信機で伝送することにより、分散配置されたスピーカを駆動する信号をデジタル伝送信号として伝えることが可能となる。デジタル信号はΔΣ変調器でオーバーサンプリングしている為に、伝送線路で誤りがあった場合でもその影響を低減することが可能となる。伝送線路には、デジタル有線伝送路、無線伝送路、光伝送路等、デジタル的に伝送するあらゆる伝送路を利用することが可能である。
【０１０２】
また、消音装置に応用した場合は、分散した複数の消音用スピーカが必要であるが、本実施例を用いることで、デジタル伝送路を用いて容易に離れたサブスピーカに駆動情報を伝達することが可能となる。
【０１０３】
（実施例２０）
第１から第４の実施例で示したデジタルアナログ変換装置を、実施例６や実施例８、実施例１０にあるような複数の駆動装置を使い空間で音圧を加算するような応用において、図２６には駆動装置を駆動する信号に超低周波信号を重畳した場合の第２０の実施例を示している。
【０１０４】
一般に可聴周波数は２０〜２０ＫＨｚとされており、その下限周波数である２０Ｈｚ以下の音を超低周波と呼ぶ。この帯域の音は相当大きな音圧でなければ通常、人間の聴覚では認識できないが、健康や精神的ストレスに関係があるとして研究が進んでいる。
【０１０５】
従来のアナログスピーカを用いて 超低周波を発生するためには、非常にゆっくりとした
信号でスピーカを駆動する必要があり、電力効率の劣るアナログスピーカでは消費電力の点で問題が多い。超低周波を発生するために、本発明のデジタルスピーカの構成を用いれば、１ｂｉｔ信号で電気音響変換素子を駆動することが可能となり、電力効率、更に電気音響変換素子の非線形生の影響を低減することが可能となり、効率的に超低周波信号を発生することが可能となる。
【０１０６】
一般に、超低周波信号は信号源(放送信号や記録媒体)には含まれていないので、超低周波信号を発生する場合、超低周波発生器(2600)で発生する必要がある。任意の周波数パターンを発生するために超低周波発生器はデジタル回路(2600)を用いるのが良い、例えば１/
ｆの揺らぎを持った超低周波信号を発生するためにデジタル回路の擬似ランダム信号を使えば容易に発生することが出来る。発生した超低周波信号は簡単にデジタル音声信号にデジタル的に加算することが出来るので、容易に超低周波信号を重畳することが可能になる。
【０１０７】
（実施例２１）
第１から第４の実施例で示したデジタルアナログ変換装置を、実施例８にあるような複数の圧電素子を使い、複数の圧電素子を使って物理的な変位を合成するような応用において、図２７には複数の圧電素子を使って反射鏡（ミラー）を駆動する第２１の実施例を示している。図２７aにあるように積層された圧電素子(2700)を駆動するために，複数の駆動
装置(2701)を複数の圧電素子(2702)を用いて駆動するデバイスを，図２７ｂにあるような基盤(2711)上に複数配置して、支持部(2714)が固定軸になるように上部基盤(2712)を接続する。上部の基盤は反射鏡(2713)を配置する。図２７ｃにあるように、圧電素子(2700)を駆動することで支持部(2714)を中心にして上部基盤(2712)を変形させることで反射鏡(2713)の反射角度を変えることが出来る。この様な圧電素子と反射鏡を組み合わせたデバイスは、小型のプロジェクター装置に応用可能であるが、デジタルアナログ変換装置と複数の圧電素子で駆動することで、デジタル信号で反射角度を制御できるので小型のプロジェクター装置に適している。
【０１０８】
（実施例２２）
第１から第４の実施例で示したデジタルアナログ変換装置を、実施例８にあるような複数の圧電素子を使い、複数の圧電素子を使って物理的な変位を合成するような応用において、図２８には複数の圧電素子を使って反射鏡（ミラー）を駆動する別の第２２の実施例を示している。図２８aにあるように基板上に複数並列に配置された圧電素子(2800)を使う
。図２8ｂにあるように中心が固定された反射鏡(2701)の周りにこの圧電素子(2800)をＸ
Ｙ軸に沿って配置して駆動することで支持部中心を基点として反射鏡(2801)の反射角度を変えることが出来る。この様な圧電素子と反射鏡を組み合わせたデバイスは、小型のプロジェクター装置に応用可能であるが、デジタルアナログ変換装置と複数の並列に配置された圧電素子で駆動することで、デジタル信号で反射角度を制御できるので薄型で小型のプロジェクター装置に適している。
【０１０９】
（実施例２３）
図２９は，第１から第４の実施例で示したデジタルアナログ変換装置のカスケード型ΔΣ変調器にバンドパス形のΔΣ変調器を使った場合の第２３の実施例を示している。一般にバンドパス形のΔΣ変調器はＺ→−Ｚ２変換をすることで実現することが可能である。この変換により積分器は共振器に変換される．この実施例において、２段目の内部ΔΣ変調器の出力を、Ｚ−２を実現する２クロック遅延器に接続し、遅延器の入力および出力に切り替えスイッチを接続する。この切り替えスイッチはクロックの１／２の周波数の信号にしたがって２入力を図に示したよう入れ替えるものである。このように構成することにより、ＤＡＣ２１およびＤＡＣ２２を構成する素子にミスマッチがあった場合でも、クロック周波数の１／４の周波数における雑音を低減することが可能となる。
【０１１０】
ここで示したように、周波数変換を行うことにより、バンドパス特性をはじめ任意のノイズシェーピング特性を実現することが可能となる。
【０１１１】
（実施例２４）
図３０aに本発明の第24の実施例を示す。本実施例においては、ΔΣ変調器がｎビットの
出力を持つとする。ΔΣ変調器(2401)のｎビットの出力をフォーマッター(2402)によりm
組のp-bitのコードに変換された信号YVを、後置フィルタ(2403)でミスマッチシェーピン
グおよび周波数選択を行い、その出力を内部デジタル−アナログ変換器(2404)でアナログ信号に変換し，加算器(2405)でアナログ的に加算している。このように構成することで、多レベルの内部デジタル−アナログ変換器を用いても高精度なアナログ信号を得ることが可能となる。
【０１１２】
図３０ｂに、後置フィルタの実施例を示す。前記内部デジタル−アナログ変換器内部のミスマッチの影響を低減するために、選択回路(2410)は、選択回路(2410)の出力をフィルタ回路(2411)の出力信号の値に応じて選択するように動作することを特徴としている。ここで、フィルタでは、前記内部デジタル−アナログ変換器の出力レベル別にフィルタ演算を行う。例えば、フィルタに積分器もしくは積分器を多段に接続したものを用い、フィルタの出力の小さい順に選択を行い、かつその選択により入力信号に対応した出力が得られるように選択を行うことにより、前記フォーマッターからの出力が複数のレベルを表す複数の信号によるものであっても、ミスマッチによる低周波領域の雑音を低減することが可能となる。
【０１１３】
図３０ｃに前記内部デジタル−アナログ変換器(2404)および加算器(2405)のさらに具体的な実施例を示す。この実施例においては、インバータ(2421)、抵抗(2422)により各1bit信号に応じたアナログ電流を出力し、複数のこれらの電流を結線することにより、出力電流を加算している。この実施例においては、前記複数の内部デジタル−アナログ変換器の入力信号が表現する値は、同一である必要はなく、異なる重みを持つものでも良い。この場
合、前記抵抗(2422)の値は、それぞれの入力デジタル信号が表現する重みに応じて設定すればよい。また、この重みは２のべきの重みに制限されない。前記選択回路（2410）において、その選択結果が、選択回路（2410）の入力信号に等しくなるように選択を行うことで、重みが違った場合でも正確に変換を行うことが可能となる。
【図面の簡単な説明】
【０１１４】
【図１】Σ変調回路を用いたデジタルアナログ変換装置の例である。
【図２】カスケード型ΔΣ変調器の例である。
【図３】カスケード型ΔΣ変調器にアナログFIRフィルタを後置した構造の例である。
【図４】カスケード型ΔΣ変調器にアナログFIRフィルタを後置した構造の別の例である。
【図５】カスケード型ΔΣ変調器にアナログFIRフィルタを後置した構造のブロック図の例である。
【図６】本発明の第１の実施例の本デジタルアナログ変換装置のカスケード型ΔΣ変調器を用いたデジタルアナログ変換装置の例である。
【図７】第１の実施例の回路構成図である。
【図８】本発明の第１の実施例の本デジタルアナログ変換装置のカスケード型ΔΣ変調器を用いたデジタルアナログ変換装置の効果のシミュレーション結果である。
【図９】第２の実施例の構成図である。
【図１０】第３の実施例の構成図である。
【図１１】第４の実施例の構成図である。
【図１２】第４の実施例の回路構成図である。
【図１３ａ】第５の実施例の構成図である。
【図１３ｂ】第６の実施例の構成図である。
【図１３ｃ】第７の実施例の構成図である。
【図１４】第８の実施例の構成図である。
【図１５】第９の実施例の構成図である。
【図１６】第１０の実施例の構成図である。
【図１７】第１１の実施例の構成図である。
【図１８】第１２の実施例の構成図である。
【図１９】第１３の実施例の構成図である。
【図２０】第１４の実施例の構成図である。
【図２１】第１５の実施例の構成図である。
【図２２】第１６の実施例の構成図である。
【図２３】第１７の実施例の構成図である。
【図２４】第１８の実施例の構成図である。
【図２５】第１９の実施例の構成図である。
【図２６】第２０の実施例の構成図である。
【図２７】第２１の実施例の構成図である。
【図２８】第２２の実施例の構成図である。
【図２９】第２３の実施例の構成図である。
【図３０】第２４の実施例の構成図である。
【技術分野】
【０００１】
本発明は、デジタル信号をアナログ信号に変換するデジタルアナログ変換装置及びそのアプリケーションに関する。
【背景技術】
【０００２】
デジタル信号をアナログ信号に変換するデジタルアナログ変換装置及びそのアプリケーションとして音声信号を複数のデジタル信号に変換して複数のスピーカ駆動装置を使い音声信号を再生するデジタルアナログ変換装置の従来例としてUSP5,862,237とUSP5,909,496が提案されている。
【０００３】
USP5,862,237のFig.1では、デジタルシリアル音声信号を一度シリアル・パラレル変換器
とデコーダー回路により複数のデジタル信号に変換する。ここで複数のデジタル信号を、音声信号の振幅で重み付けするように変換することが本従来例の特徴である。これにより、複数のスピーカを駆動する際に、この重み付けに従い複数の駆動装置の電流源の電流量を制御することで、複数のスピーカ装置を駆動することにより、音声信号の振幅に応じた音声を再生するシステムを提案している。
【０００４】
USP5,909,496のFig.4では、USP5,862,237と同様にデジタルシリアル音声信号を一度シリ
アル・パラレル変換器とデコーダー回路により複数のデジタル信号に変換する。ここで複数のデジタル信号を、音声信号の振幅で重み付けするように変換し、且つ、複数のスピーカを駆動する駆動回路の電流の方向を複数のデジタル信号の内の特定の１ビット(公知例
ではMSB)を使い制御することが本従来例の特徴である。これにより、複数のスピーカを駆動する際に、この重み付けに従い複数の駆動装置の電流源の電流量を制御することで、複数のスピーカ装置を駆動することにより音声信号の振幅に応じた音声を再生すると共に、駆動回路をより簡便な回路で構成することが可能となっている。
【０００５】
これらの従来例では、複数のスピーカを駆動する信号としてシリアル・パラレル変換したデジタル信号をそのまま使っている為に、第１に、重み付けした駆動回路の電流源間の製造バラツキが非直線性の雑音の原因となる、第２に、デジタル信号を再生する際に発生する量子化雑音が可聴周波数帯に雑音成分として重畳されてしまう、等の問題が生じるので高品位な音声信号を再生することが難しいという欠点がある。
【０００６】
第１の問題を回避するためには、複数の駆動装置間の製造バラツキを押さえる手段が必要である。
【０００７】
USP5,872,532のFig.33には、複数のスピーカ駆動装置を駆動する電流源間のバラツキを抑える手段として選択回路と選択回路を制御するための積分器からなる技術が提案されている。この提案では、複数のスピーカを駆動する信号を選択装置に入力して複数のスピーカ駆動回路の使用の有無を一回以上積分する回路により制御することで、入力信号によらずに、複数のスピーカ駆動装置のそれぞれの使用頻度を積分し、その積分結果が一定に保つように選択回路を制御している。これにより、駆動装置間の製造バラツキによる雑音を低減することが可能になる。尚、複数の駆動装置間のバラツキを抑える技術をミスマッチシェーピング法と呼ぶ。
【０００８】
USP5,592,559のFig.1には、入力されたデジタルシリアル音声信号を、一度ΔΣ変調器を
使ったデジタル変調をかけてボイスコイルを駆動して音声を再生する手法が提案されている。本従来例は、デジタル変調をかけた３値信号を使って２つのボイスコイルを正負方向
にスピーカを駆動する提案であるが、２つ以上の複数のボイスコイルを駆動し且つ複数の駆動装置間のバラツキを抑える技術に関しては述べられていない。
【０００９】
USP7,058,463のFig．3には、入力されたデジタルシリアル音声信号を一度ΔΣ変調器とオーバーサンプリングを使ったデジタル変調をかけることで可聴周波数よりも高い周波数へ吐き出す提案がされている。このように注目している周波数外へ量子化雑音を吐き出してしまう技術をノイズシェーピング法と呼ぶ。本従来例では、デジタル信号を再生する際に生じる量子化雑音を、ノイズシェーピング法を用いて可聴周波数外の高い周波数帯域へ移動している。これにより第２の問題である量子化雑音が可聴周波数帯に雑音成分として重畳されてしまう問題を回避している。
【００１０】
また本従来例では、第１の問題である複数の駆動装置間の製造バラツキを起因とする雑音の問題を回避するために、擬似ランダム信号を使ったDEM（Dynamic Element Matching
）法により制御された選択回路を使ったミスマッチシェーピング法を導入することを提案している。
【００１１】
しかしながら、ΔΣ変調器とオーバーサンプリングを使ったデジタル変調をかけることで可聴周波数よりも高い周波数へ吐き出した量子化雑音を減衰させることなく、そのままスピーカ駆動回路を駆動しているために、高い周波数帯域に移動した量子化雑音がスピーカより放射される問題がある。
【００１２】
また、単純にランダム信号を使ったDEM法により選択回路を切り替えるだけでは、このラ
ンダム信号を起因とするホワイト雑音が再生された音声信号に重畳してしまうという欠点もある。複数の駆動装置間の製造バラツキを起因とする雑音の問題を回避するためには、DEM法による選択回路の切り替え動作を、スピーカ駆動回路の個数の増加に伴い高速に動
作させる必要がある。参考文献“Delta−Sigma Data Converters” IEEE Press 1997 ISBN 0−7803−1045−4の8．3．3節とFigure8．5にDEM法の動作の詳細が述べられて
いる。DEM法を用いたミスマッチシェーピング法では、選択回路に高速な動作が必要にな
ることが、本従来例を実施する際の重大な欠点である。尚、この欠点に関しては、USP5,872,532の中でも問題点として既に指摘されており公知である。
【００１３】
以上の従来例にあるように、ΔΣ変調回路とオーバーサンプリングを使ったデジタル変調によるノイズシェーピング法を用いることで、デジタル信号を再生することで発生する量子化雑音を可聴周波数以上の周波数帯域に吐き出すことは、一般的に良く知られた技術である。参考文献“Over sampling Delta-Sigma Data Converters” IEEE Press 1991 ISBN 0−87942−285−8のpp．7の(22)式にはオーバーサンプリング比と変調器の次
数に対してノイズシェーピングされる雑音の強度の関係が示されている。一般にノイズシェーピング法により、量子化雑音の実効強度は、ＬをΔΣ変調器の次数とした場合、オーバーサンプリング比を２倍にする度に3（2L+1）dB低下する。したがって、量子化雑音を
減らす為にはオーバーサンプリング比を高めるか、または、ΔΣ変調器の次数を上げなければならない。一方、オーバーサンプリング比を上げるとΔΣ変調器を高速に動作させる必要が生じる。また、ΔΣ変調器の次数を上げるとΔΣ変調器の動作は不安定になる。
【００１４】
先に述べた様に、ΔΣ変調回路とオーバーサンプリングを使ったデジタル変調によるノイズシェーピング法では、デジタル信号を再生することで発生する量子化雑音を可聴周波数以上の周波数帯域に吐き出してしまう。したがってΔΣ変調回路で発生するノイズシェーピングされた不要な量子化雑音や可聴周波数帯域外の成分は、連続時間LPF（Continuous
−Time Low Pass Filter）で減衰させる必要がある。
【００１５】
図１(a)にΔΣ変調回路を用いた一般的システムの例を示す。ΔΣ変調器(100)で発生する
ノイズシェーピングされた、不要な量子化雑音や帯域外成分は、連続時間LPF(101)で減衰させている。オーバーサンプリングを行っているため、LPFは低次のもので良いが、通過
帯域が狭い場合は時定数が大きくなり、半導体集積装置に内蔵した場合にLPFの占める面
積は無視できない。
【００１６】
変調器の後段へ配置される、LPFの特性要求を緩和する方法として図１(b)に示したように、ΔΣ変調器を多ビットΔΣ変調器(110)にする方法がある。この場合は、ΔΣ変調器の
ビット数を１ビット増加させることで量子化雑音を6dB低減することができるので、LPFの遮断周波数特性を緩和することが可能となる。しかしながら、変調器の多ビット化によって内部変調器の回路規模は増大してしまう。
【００１７】
LPFの特性要求を緩和する別の方法として、図１(c)に示したSwitched Capacitor Filter(121)をΔΣ変調器とLPFの間に挿入する方法も提案されている。この場合、Switched Capacitor Filterを実現するためにOPアンプが必要になるのに加えて、カットオフ周波数を低下させるためには大きなキャパシタが必要になる場合もあるので、チップ面積や消費電力が増大する欠点がある。
【００１８】
LPFの特性要求を緩和するもう一つの方法として、図１(d)に示した、アナログFIRフィル
タ(131)をΔΣ変調器とLPFの間に挿入する方法が提案されている。この方法では、FIRフ
ィルタの各タップをアナログ的に加算して出力とすることでアナログFIRフィルタを構成
する。この場合タップ数を増加させることで、帯域外雑音に対する減衰量を増加させることができる。アナログFIRフィルタを用いる方法は、クロックジッタによるSNＲの劣化を
低減する効果もあり、精度の低いクロック信号を用いる場合や、多数のクロックを同一チップ上で用いる場合には有効な方法である
【００１９】
しかしながら、ΔΣ変調器を多ビットとした場合には、アナログFIRフィルタを構成して
いる遅延素子を、ΔΣ変調器のビットを構成するセグメント型変調器のセル数×タップ数だけ必要とするので、回路規模が急激に増大するという欠点がある。
【００２０】
ΔΣ変調回路を使った一般的なノイズシェーピング法を利用したシステムにアナログFIR
フィルタを後置する方法において、特にカスケード型のΔΣ変調器を用いる場合に関して更に詳しく動作を説明する。
【００２１】
まず、カスケード型ΔΣ変調器(200)の一般的な構成を図２に示す。入力されたデジタル
信号(210)は、１段目のΔΣ変調器(201)で量子化され、１段目の量子化雑音(211)は２段
目のΔΣ変調器(202)で更に量子化される。２段目の出力Ｙ２はデジタル信号処理ブロッ
ク(220)で変換した後に１段目の出力をY１と加算(230)して出力される。
【００２２】
１段目の出力をY１および２段目の出力をＹ２、１段目および２段目のノイズ伝達関数をNTF1(z)、NTF２(z)、１段目および２段目の量子化雑音をQ１、Q２、１段目から２段目へのゲインをA１として、H3 = NTF1(z)／A1とした場合、全体の出力Ｙは、
Y ＝Y１＋Y２H3＝ Y１＋Y２NTF１／A１
＝X＋NTF１Q１＋(−A1Q１＋NTF２Q２)NTF1／A１
＝X＋NTF１Q１−NTF１Q１＋NTF１NTF２Q２／A１
＝X＋NTF１NTF２Q２／A１ ・・・・・(数式１)
となり、１段目の量子化雑音を相殺することが出来る。
【００２３】
このカスケード型ΔΣ変調器にアナログFIRフィルタ(301)を後置した一般的な構成(300)
を図３に示す。
【００２４】
この構成は、図４にあるようにアナログFIRフィルタをカスケード型ΔΣ変調器の各段に
それぞれ後置する構成(400)に変換することも可能である。図４の様にアナログFIRフィルタをカスケード型ΔΣ変調器の各段にそれぞれ後置する構成にした場合の２段目の動作に関して以下に詳しく説明する。
【００２５】
Y２からの信号は、デジタル信号処理ブロック(220)でH３(z)を乗ぜられたのちFIRフィル
タ(300)の伝達関数HFIR(z)が乗ぜられる。
【００２６】
さて、１段目を１次のΔΣ変調器、FIRフィルタを移動平均フィルタとした場合を考える
。H３(z)＝NTF１＝(1−z−１)としてFIRフィルタの伝達関数を
ＨFIR(z)＝１＋z−１＋z−2…＋z−(ｎ-1) ・・・・・(数式２)
とすると、
Ｈ3ＨFIR＝(1−z−１)(1＋z−1＋z−2…＋z−(ｎ-1))
＝１−z−n ・・・・・(数式３)
となって、FIRフィルタのタップ数にかかわらず２タップの後置フィルタ(Post filter)で構成出来る。つまり、カスケード型ΔΣ変調器にアナログFIRフィルタを後置する場合に
、図４の構成にすることにより、２段目の後置フィルタのタップ数は常に２タップになり、FIRフィルタのタップ数を増やしても、後置フィルタのタップ数が増えることがなく小
型化に適している。
【００２７】
同様に、１段目を2次のΔΣ変調器、FIRフィルタを移動平均フィルタとした構成を考える。Ｈ3＝NTF１＝(1−z−1)2であるので、
Ｈ3ＨFIR＝(1−z−1)2(1＋z−1＋z−2…＋z−(ｎ-1))
＝１−z−1−z−n＋z−(ｎ+1) ・・・・・(数式４)
となり、２段目の後置フィルタのタップ数はFIRフィルタのタップ長にかかわらず４タッ
プとなる。
【００２８】
つまり、カスケード型ΔΣ変調器にアナログFIRフィルタを後置する場合に、図４の構成
にすることにより、ΔΣ変調器の次数に関わらず、FIRフィルタのタップ数を増やしても
、２段目の後置フィルタのタップ数の増加を抑えることが可能となり小型化に適していることが判る。
【００２９】
尚、カスケード型ΔΣ変調器にアナログFIRフィルタを後置した場合のＹFIRは、
ＹFIR＝(1＋z−１＋z−2…＋z−(ｎ-1))(Ｘ＋NTF１NTF２Ｑ２／Ａ１) ・・・(数式５)となる。
【特許文献１】米国特許第5,862,237号明細書
【特許文献２】米国特許第5,909,496号明細書
【特許文献３】米国特許第5,872,532号明細書
【特許文献４】米国特許第5,592,559号明細書
【特許文献５】米国特許第7,058,463号明細書
【発明の開示】
【発明が解決しようとする課題】
【００３０】
以上説明した様に、カスケード型ΔΣ変調器の各段の変調器の後段にアナログFIRフィル
タを後置する場合の一般的なブロック図を図５に示す。ここで、説明の都合上ＦＩＲフィルタのタップ数をｎ、カスケード型ΔΣ変調器の１段目の雑音伝達関数をNTF１＝（１−
ｚ−１）2、1段目を１ビットの内部変調器で、２段目をnビットの内部変調器で構成して
いる。
【００３１】
ここで、デジタル入力信号(510)は、カスケード型ΔΣ変調器の１段目の内部変調器(201)
に入力され、２段目の内部変調器(202)が１段目の内部変調器(201)にカスケード接続され、１段目の内部変調器(201)からの出力信号(520)がアナログFIRフィルタ(301)に入力されている。２段目の内部変調器(202)からの出力信号(530)は、フォーマッター回路(501)で
バイナリコードから温度計コードに変換出力される。この温度計コードに変換された信号(531)は、後置フィルタ回路(502)に入力される。前記アナログFIRフィルタ(301)からの出力信号(521)と前記後置フィルタ回路(502)からの出力信号(532)は加算ブロック(540)でアナログ的に加算され出力される。
【００３２】
アナログFIRフィルタを用いたカスケード型ΔΣ変調器において、アナログFIRフィルタを構成するタップ係数が誤差を持った場合の影響を考える。
【００３３】
１段目の内部変調器を1ビットで構成した場合は、ミスマッチはタップ係数誤差となりア
ナログＦＩＲフィルタの周波数特性に影響を与える。しかし、デジタル入力からアナログ出力への線形性には影響を与えないため、歪み特性やＳＮＲを劣化させることはない。
【００３４】
一方、１段目の内部変調器を３レベル以上とした場合は、一般のΔΣ変調器と同様にアナログＦＩＲフィルタ部のミスマッチは出力にそのまま影響を与え、歪みやＳＮＲ特性を劣化させるので１段目の内部変調器のレベル数を上げる場合は別途ミスマッチシェーパーが必要となる。
【００３５】
２段目の後置フィルタを構成する素子のミスマッチも出力に影響を与えるが、２段目の入力信号は１段目の量子化雑音であることから、ＳＮＲを劣化させるが、信号成分が含まれなければ歪み特性が劣化することはない。
【００３６】
ここで、アナログFIRフィルタと後置フィルタのタップ係数が出力ＹFIRに与える影響を計算してみる。
【００３７】
ここで、１段目および２段目の内部変調器が共に２レベルでNTF１＝NTF2＝(１−ｚ-1)2の場合に、アナログFIRフィルタの特性をH1FTR、後置フィルタの特性をH2FTRとして、それ
ぞれ１段目のタップ係数をa0、a1、…、an-1、２段目のタップ係数をb0、b1、…、bn、とすると、出力ＹFIRは、
ＹFIR(z)＝H1FTR Y１＋H2FTR Y2
＝ H1FTR{X＋NTF１Q１}＋H2FTR{−Q１＋NTF２Q２／A１}
＝(a0＋a1z-1＋a2z-2…＋an1z-(n-1)){Ｘ＋(１−z-1)2Ｑ1}−
(b0−b1z-1−bn-1z-ｎ＋bnz-(n+1)){Q１＋(１−z-1)2Q２／A１}・・・（数式
６）
と表せられる。
【００３８】
直流でのタップ係数の影響を求めると、
ＹFIR(z)|z=1＝(a0＋a1＋a2…＋an1)Ｘ−(b0−b0−bn-1＋bn)Q１ ・・・（数式７）
となる。２段目の後置フィルタを構成する素子のタップ係数に比例して１段目の量子化雑音が表れることが分かる。単純のために２段目の後置フィルタのタップ係数を、b0＝1＋
εb0、b1＝1＋εb1、bn-1＝1＋εbn-1、bn＝1＋εbn、とすると、
ＹFIR(z)|z=1＝(a0＋a1＋a2…＋an1)Ｘ
−(εb0−εb1−εbn-1＋εbn)Q１ ・・・（数式8）となる。したがって、出力にはタップの誤差εbiの積和に比例して１段目の量子化雑音Ｑ1が出力に現れることになる。
【００３９】
このように、アナログFIRフィルタを用いたカスケード型ΔΣ変調器を用いることにより
帯域外雑音を低減することは可能となったが、後置フィルタを構成する素子のミスマッチ
に起因する雑音が帯域内の雑音を増加させる問題があった。
【課題を解決するための手段】
【００４０】
本発明は、第１の入力信号を受ける第１の回路と、第２の入力信号を受ける第２の回路と、前記第２の回路からの出力信号を受ける第３の回路と、前記第３の回路からの出力信号を受ける第４の回路と、前記第１の回路の出力信号と前記第４の回路の出力信号を合成して出力する加算回路と、を具備し、前記第１の回路は、デジタルアナログ変換回路とアナログＦＩＲフィルタとを結合して構成され、前記第２の回路及び前記第３の回路の一方の伝達係数を（1−z−１）とし、前記第２の回路及び前記第３の回路の他方の伝達係数を（1−z−ｎ）とし、前記第４の回路の伝達係数をＨＦＩＲ（ｚ）＝１＋z−１＋z−2…＋z−（ｎ-1）とする場合に、前記伝達係数（1−z−１）を有する前記第２の回路及び前記第３の回路の一方はアナログ回路で構成され、かつ、前記伝達係数（1−z−ｎ）を有する前記第２の回路及び前記第３の回路の他方はデジタル回路で構成される。
【発明の効果】
【００４１】
本発明によれば、デジタル信号をアナログ信号に変換するデジタルアナログ変換装置を構成する素子にバラツキがあった場合においても、高い品質のアナログ信号を生成することができ、高分解能を有し、かつ、回路規模の小さいデジタルアナログ変換装置を実現できる。
【発明を実施するための最良の形態】
【００４２】
本発明のカスケード型ΔΣ変調器にアナログFIRフィルタを後置する場合の２段目の変調
器に後置される後置フィルタを、以下のように構成することを特徴としている。
【００４３】
カスケードΔΣ変調器の内部変調器の次数を１次にしてＨ3＝NTF１＝(1−z−1)とすれば
、
Ｈ3ＨFIR＝(1−z−１)(1＋z−１＋z−2…＋z−(ｎ-1))
＝(1−z−n)・1 ・・・・・(数式9)
内部変調器の次数を２次にして
Ｈ3＝NTF１＝(1−z−1)2＝(1−z−1) (1−z−1)とすれば、
Ｈ3ＨFIR＝(1−z−１)(1＋z−１＋z−2…＋z−(ｎ-1)) (1−z−1)
＝(1−z−n)・(1−z−1) ・・・・・(数式10)
【００４４】
数式9と数式10どちらの場合もＨ3ＨFIRに(1−z−n)が含まれるので、この(1−z−n)の項
は後置フィルタから分離して事前にデジタル処理を行うことを第１の特徴とする。
【００４５】
一方、(1−z−n)以外の項は一度フォーマッターによりの温度計コードに変換した後に後
置フィルタにて計算処理を行うことを第２の特徴とする。
【００４６】
（実施例１）
本発明のデジタルアナログ変換装置のカスケード型ΔΣ変調器に後置される、アナログFIRフィルタと後置フィルタを構成した第１の実施例を図６に示す。本実施例においてはカ
スケード型ΔΣ変調器の１段目を１ビットの内部変調器で、２段目をnビットの内部変調
器で構成しているとする。
【００４７】
ここで、デジタル入力信号(510)は、カスケード型ΔΣ変調器の１段目の内部変調器(201)に入力され、２段目の内部変調器(202)が１段目の内部変調器(201)にカスケード接続され、１段目の内部変調器(201)からの出力信号(520)がアナログFIRフィルタ(301)に入力されている。２段目の内部変調器(202)からの出力信号(530)は、デジタル信号処理ブロック(601)で(1−z−n)の計算をする。デジタル計算ブロック(601)からの出力(631)はフォーマッ
ター回路(602)でバイナリコードから温度計コードに変換出力される。この温度計コード
に変換された信号(632)は、後置フィルタ回路(603)に入力される。前記アナログFIRフィ
ルタ(301)からの出力信号(521)と前記後置フィルタ回路(603)からの出力信号(633)は加算ブロック(540)でアナログ的に加算され出力される。
【００４８】
図７aに本発明のデジタルアナログ変換装置の第１の実施例を示す。この実施例のアナロ
グFIRフィルタは、1クロック遅延を実行するDFFで構成された遅延素子(701)とその出力に接続された駆動バッファー(702)と一端が駆動バッファーに接続され、一端がアナログ的
に電圧を重み付け加算するように出力端子に接続された抵抗素子(703)を１段のユニット
とし、前記ユニットを複数段接続することで構成している。
【００４９】
数式10に示すように、内部変調器の次数を２次にした場合、２段目の伝達関数は(1−z−n)・(1−z−1)になる。(1−z−n)はデジタルで処理するので、後置フィルタでは、(1−z−1)をアナログ的に計算する必要がある。図７ｂに本発明のカスケード型ΔΣ変調器に後置される、後置フィルタの1ビット分のユニットの実施例を示す。
【００５０】
ここで、入力信号Y2-m(632)は、フォーマッターによりの温度計コードに変換したデジタ
ル信号の1ビット分の信号を示している。入力信号Y2-m(632)が入力される、後置フィルタのユニットは、1クロック遅延を実行するDFFで構成された遅延素子(711)と１クロックを
分周した信号Φ0で制御されたスイッチ(715a)を介して入力に接続された、駆動バッファ
ー(712)と一端が駆動バッファーに接続され、一端がアナログ的に電圧を重み付け加算す
るように出力端子に接続された抵抗素子(713)と、同様に１クロックを分周した信号Φ0で制御されたスイッチ(715a)を介して出力に接続された、駆動インバータ(714)と、一端が
駆動インバータに接続され一端がアナログ的に電圧を重み付け加算するように出力端子に接続された抵抗素子(715)と、1クロック遅延を実行するDFFで構成された遅延素子(711)の入出力に接続されたインバータ(714)と、前記インバータの出力を、１クロックを分周し
た信号Φ１によって制御されたスイッチ(715ｂ)により構成されている。
【００５１】
ここで前記遅延素子(711)の入出力と前記駆動バッファー(712)と駆動インバータ(714)と
の接続を前記スイッチ(715a)と(715b)により入出力を切り替えて接続している。前記スイッチ(715a)と(715b)は１クロックを分周した信号Φ0、Φ1で制御されるので、クロック毎に抵抗素子の接続関係がスワッピングするスワッピング回路を構成している。このスワッピング回路により、入力デジタル信号列、y21(n)、 y21(n+1)、 y21(n+2)、 … y21(n+k)(k:整数)に対する伝達関数Y2(z)は、
Y2、o(z)＝b0(1-Z-1) 、Y2、e(z)＝b1(1-Z-1)
但し、Y2、o(z)はk=oddを示し、Y2、e(z)はk=evenを示す。またb0とb１抵抗素子(713)と(715)のバラツキ誤差とする。
となる。
【００５２】
したがって、バラツキ誤差b0およびb1に対して1-Z-1が乗ぜられるので、z=1として計算すれば、
Ｙ2(z)|z=1＝0
つまり、スワッピング回路により、直流付近においてはミスマッチの影響が現れなくなり、バラツキに対して１次のミスマッチシェーピングがかかることを示している。
【００５３】
後置フィルタを構成する素子に1%のミスマッチを持った場合におけるΔΣ変調器全体の出力スペクトルのシミュレーション結果を図８に示す。切り替えスイッチを用いない従来の手法(Conventional)においては、低域の雑音が大幅に増加しているのが確認できる。これに対し、本提案の手法を用いた場合(Proposed)は、低域の雑音は周波数が１／２になると６ｄB雑音が低下していることが分かる。
【００５４】
このように、本手法を用いれば、デジタルアナログ変換装置を構成する抵抗などの素子値にバラツキがあった場合においても高いＳＮＲを実現でき、高分解能のデジタルアナログ変換装置を構成できることが分かる。ＬＳＩにおいては、一般に素子値バラツキは0.1％
程度である。このような場合においても本手法を用いることで、高精度で高分解能のデジタルアナログ変換器を構成することが可能である。
【００５５】
（実施例２）
図9に、本発明のデジタルアナログ変換装置の第2の実施例を示す。本実施例においてはカスケード型ΔΣ変調器の１段目を１ビットの内部変調器で、２段目をnビットの内部変調
器で構成しているとする。数式９に示すように、内部変調器の次数を１次にした場合、２段目の伝達関数は(1−z−n)・１になる。(1−z−n)はデジタルで処理するので、１をアナログ的に計算する必要がある。ここでフォーマッターによりの温度計コードに変換された入力信号Y2-m(632)は、一度選択回路(910)に入力され、選択装置からの出力のそれぞれのビットに対応して接続された、駆動バッファー(901)と一端が駆動バッファーに接続され
、一端がアナログ的に電圧を加算するように出力端子に接続された抵抗素子(902)をユニ
ット郡により構成されている。前記駆動バッファー(901)と前記抵抗素子(902)のバラツキをミスマッチシェーピング法で除去するために、前記選択回路(910)は、選択回路(910)の出力(921)を遅延素子と加算器で構成された積分回路(911)と積分回路(912)により前記前
記駆動バッファー(901)と前記抵抗素子(902)により構成されたユニットの使用頻度を計算して、使用頻度に小さい順に選択するように動作することを特徴としている。
【００５６】
本実施例によれば、ミスマッチシェーピング行う際に、単純にランダム信号を使ったDEM
法によらずに、選択回路を切り替えているので、DEM法を用いる際に問題となる、ランダ
ム信号を起因とするホワイト雑音の重畳や選択回路の切り替えを行う回路の導入の必要がなくなる。
【００５７】
（実施例３）
図１０に、本発明のデジタルアナログ変換装置の第３の実施例を示す。本実施例においてはカスケード型ΔΣ変調器の１段目を１ビットの内部変調器で、２段目をnビットの内部
変調器で構成しているとする。数式１０に示すように、内部変調器の次数を２次にした場合、２段目の伝達関数は(1−z−n)・(1−z−1)になる。(1−z−n)はデジタルで処理する
ので、(1−z−1)をアナログ的に計算する必要がある。ここでフォーマッターによりの温
度計コードに変換された入力信号Y2-m(632)は、一度選択回路(1010)に入力され、選択装
置からの出力(1020)のそれぞれのビットに対応して後置フィルタのユニット(603)に入力
される。
【００５８】
後置フィルタのユニット(603)は、1クロック遅延を実行するDFFで構成された遅延素子(711)と１クロックを分周した信号Φ0で制御されたスイッチ(715a)を介して入力に接続され
た、駆動バッファー(712)と一端が駆動バッファーに接続され、一端がアナログ的に電圧
を重み付け加算するように出力端子に接続された抵抗素子(713)と、同様に１クロックを
分周した信号Φ0で制御されたスイッチ(715a)を介して出力に接続された、駆動インバー
タ(714)と一端が駆動インバータに接続され、一端がアナログ的に電圧を重み付け加算す
るように出力端子に接続された抵抗素子(715)と、1クロック遅延を実行するDFFで構成さ
れた遅延素子(711)の入出力に接続されたインバータ(714)と、前記インバータの出力を、１クロックを分周した信号Φ１によって制御されたスイッチ(715ｂ)により構成されてい
る。
【００５９】
ここで前記遅延素子(711)の入出力と前記駆動バッファー(712)と駆動インバータ(714)と
の接続を前記スイッチ(715a)と(715b)により入出力を切り替えて接続している。前記スイ
ッチ(715a)と(715b)は１クロックを分周した信号Φ0、Φ1で制御されるので、クロック毎に抵抗素子がスワッピングするスワッピング回路が構成されている。
【００６０】
前記後置フィルタのユニット(603)間のバラツキを更にミスマッチシェーピング法で除去
するために、前記選択回路(1010)は、選択回路(1010)の出力(1021)を遅延素子と加算器で構成された積分回路(1011) 前記後置フィルタのユニット(603)ユニットの使用頻度を計算して、使用頻度が小さい順に選択するように動作することを特徴としている。尚、実施例２にあるようにミスマッチシェーピング法で用いる選択回路(1010)を制御する積分回路(1011)を繰り返し用いる事でミスマッチシェーピングの次数を上げることが可能である。
【００６１】
本実施例によれば、ミスマッチシェーパーによるミスマッチシェーピングとスワッピング回路によるミスマッチシェーピングの重畳により、高次のミスマッチシェーピングを容易に実現することが可能となる。従来ハードウェア規模が大きかった、高次ミスマッチシェーピング機能を、わずかなハードウェアの追加で実現することが出来る。たとえば、ミスマッチシェーパーにＤＷＡ（Data Weighted Averaging）を用いることで2次のミスマッチシェーピングを実現することが可能となる。
【００６２】
第１から第３の実施例においては、カスケード型ΔΣ変調器の１段目を１ビットの内部変調器で、２段目をnビットの内部変調器で構成している例を示したが、カスケード型ΔΣ
変調器で構成された任意の内部変調器の構成を使っても本実施例の効果は同様に実現可能である。
【００６３】
（実施例４）
本発明のデジタルアナログ変換装置の第４の実施例を図１１aに示す。本実施例において
はΔΣ変調器がｎビットの出力を持つとする。本実施例では、ΔΣ変調器(1101)のｎビットの出力をフォーマッター(1102)により温度計コードに変換された信号Y2-mを、後置フィルタ(1103)でミスマッチシェーピングを行い、その出力を駆動バッファー回路(1104)と抵抗素子(1105)を介してアナログ的に加算している。
【００６４】
図１１ｂには後置フィルタ(1103)の実施例を示している。前記駆動バッファー回路(1104)と前記抵抗素子(1105)のバラツキをミスマッチシェーピング法で除去するために、選択回路(1110)は、選択回路(1110)の出力を遅延素子と加算器で構成された積分回路(1111)と積分回路(1112)により出力信号の使用頻度を計算して、使用頻度の小さい順に選択するように動作することを特徴としている。ここで，積分回路は，入力信号をmbitのベクトル信号として演算を行う．
【００６５】
本実施例では、ΔΣ変調器で変調されたデジタル信号を複数の駆動回路により複数のスピーカを駆動する際に、積分回路を用いた後置フィルタによりミスマッチシェーピング法で除去するために、従来例にあるようなDEM法によるミスマッチシェーピング法を用いる際
に問題となる、ランダム信号を起因とするホワイト雑音の重畳や高速に選択回路の切り替えを行う回路の導入の必要がなくなる。
【００６６】
本実施例では、複数の抵抗素子を駆動して音声をアナログ的に加算する例を示しているが、複数の駆動装置によりアナログ的に加算する全ての手法に応用することが可能である。
【００６７】
尚、本実施例では、ミスマッチシェーピング法で用いる選択回路(1110)を制御する積分回路(1110)を２回繰り返し用いているが、ミスマッチシェーピング効果は、積分回路(1110)を１回以上繰り返し用いることで得ることが出来る。
【００６８】
図１２には後置フィルタ(1103)の別の実施例を示している。前記スピーカ駆動装置間のバ
ラツキをミスマッチシェーピング法で除去するために、選択回路(1110)は、選択回路(1110)の出力を遅延素子と加算器で構成された積分回路(1111)と積分回路(1112)により出力信号の使用頻度を計算して、使用頻度の小さい順に選択するように動作するが、さらに前記積分回路の入出力と選択回路の間に設けられた制御回路(1201)が入力振幅の大小に応じて選択回路で選択される出力信号を制限するようにしている。制御回路(1201)は、入力デジタル信号の振幅が小さいときは限られた出力駆動回路が選択されるように動作し、振幅が大きいときは、全ての出力駆動回路が選択されるように制御を行う。これにより、小振幅の信号時には１つの出力駆動回路のみが選択されるようになるので、小振幅時の駆動装置間のバラツキの影響を抑えることが可能になるのに加えて、小振幅時は特定の駆動装置からのみ音が放射されるので音像の定位が良くなる。また入力信号の振幅に応じて駆動装置の駆動数をダイナミックに制御することで、駆動装置で消費される電力消費を最適化することが可能になる。
第１から第４の実施例で述べたように、本発明の特徴はデジタル入力信号をΔΣ変調器によりノイズシェーピングを行った後にフォーマッターで分割して後置フィルタによりミスマッチシェーピングを行ってから複数の駆動回路を駆動してアナログ的に加算を行うことを特徴とする。
【００６９】
その結果、複数の駆動装置を駆動するそれぞれの電力は小さくても、アナログ的に加算することで大きな出力を得ることが可能となる。
【００７０】
第１から第４の実施例で述べたような、デジタル信号をアナログ信号に変換するデジタルアナログ変換装置を、デジタル音声信号を複数のデジタル信号に変換して複数の駆動装置の出力をアナログ的に加算する全ての装置に応用することが可能である。
【００７１】
（実施例５）
図１３aには、第１から第４の実施例で示したデジタルアナログ変換装置を電流で加算す
る方式で構成した場合の第５の実施例を示している。本実施例においてはこれまでの実施例の構成要素である駆動バッファーと抵抗素子をそれぞれ、電流源(1300)と前記電流源と出力の間に設けられたスイッチ回路(1302)と前記スイッチをデジタル信号で制御するバッファー回路(1301)に置き換えた構成を示している。
【００７２】
（実施例６）
また、図１３ｂには、図１３aには、第１から第４の実施例で示したデジタルアナログ変
換装置を音圧で加算する方式で構成した場合の第６の実施例を示している。本実施例においてはこれまでの実施例の構成要素である駆動バッファーと抵抗素子をそれぞれ、スピーカ装置(1310)と前記スピーカ装置を駆動するボイスコイル(1312)と前記ボイスコイルをデジタル信号で制御する駆動回路(1311)に置き換えた構成を示している。
【００７３】
（実施例７）
更に、図１３ｃには、図１３aには、第１から第４の実施例で示したデジタルアナログ変
換装置を光で加算する方式で構成した場合の第７の実施例を示している。本実施例においてはこれまでの実施例の構成要素である駆動バッファーと抵抗素子をそれぞれ、発光素子(1320)と前記発光素子をデジタル信号で制御する駆動回路(1321)に置き換えた構成を示している。尚、本実施例において発光素子は、ランプやLED等の電気の力で発光することが
可能な全てのデバイスを利用することが出来る。
【００７４】
（実施例８）
図１４aには、図１３aには、第１から第４の実施例で示したデジタルアナログ変換装置を圧電素子（ピエゾ素子）で加算する方式で構成した場合の第８の実施例を示している。本実施例においてはこれまでの実施例の構成要素である駆動バッファーと抵抗素子をそれぞ
れ、圧電素子(1400)と前記圧電素子をデジタル信号で制御するバッファー回路(1401)に置き換えた構成を示している。圧電素子は電気信号を物理的な変位力に変換することが出来るので、実施例１４ｂにあるように複数の圧電素子を平面に並べる(1410)ことで、物理的な変位量を音波として空間で合成したり、共通の振動版を駆動することで加算したり、また実施例１４ｃにあるように、複数の圧電素子を積層(1420)して加算したりする応用に利用可能である。
【００７５】
それぞれの圧電素子は１ビット信号で駆動されているので、電力効率の向上が可能となり、また圧電素子の非線形生の影響を低減することが可能となる。
【００７６】
尚、本実施例では圧電素子により電気信号を物理的な変位力に変換する手段として示したが、電気信号を物理的な変位力に変換できる任意の素子を利用することが可能である。
【００７７】
以上の実施例１４ｃのように、複数の圧電素子を積層(1420)して加算した場合は、各圧電素子が発生する物理的な変位の強度を別の圧電素子を使って測定することも可能である。つまり複数の圧電素子が発生する物理的な変位の強度のバラツキを測定することが出来るので、測定したバラツキに応じて圧電素子の駆動力を調整することで、複数の圧電素子が発生する物理的な変位を加算することで合成した物理的な変位の精度を向上さることも可能である。
【００７８】
（実施例９）
図１５aには、第１から第４の実施例で示したデジタルアナログ変換装置をコイルで発生
する磁場を加算する方式で構成した場合の第９の実施例を示している。本実施例においてはこれまでの実施例の構成要素である駆動バッファーと抵抗素子をそれぞれ、コイル(1500)と前コイルをデジタル信号で制御するバッファー回路(1501)に置き換えた構成を示している。コイルは電気信号を磁場力に変換することが出来るので、実施例１５ｂにあるように複数のコイルを重ねて並べる(1510)ことで、磁場を加算したり、実施例１５ｃにあるように、複数のコイルを同時に巻き合わせる(1520)ことで磁場を加算したりする応用にも利用可能である。
【００７９】
以上の実施例のように、磁場を加算することが出来るので、本発明を、複数のボイスコイルを用いたスピーカ駆動装置を使い音声信号を再生するデジタルアナログ変換装置に応用することも可能である。
【００８０】
以上の実施例のように、各コイルが発生する磁場の強度を別のコイルを使って測定することも可能である。つまり複数のコイルが発生する磁場の強度のバラツキを測定することが出来るので、測定したバラツキに応じてコイルの駆動力を調整することで、複数のコイルの磁場を加算することで合成した磁場の精度を向上さることも可能である。
【００８１】
（実施例１０）
図１６aには、第１から第４の実施例で示したデジタルアナログ変換装置を複数のボイス
コイルを用いたスピーカ駆動装置に応用する第１０の実施例を示している。本実施例においては、これまでの実施例の構成要素である抵抗素子を、ボイスコイル(1600)に置き換えた構成を示している。ボイスコイルは電気信号をコーン(1601)またはドームにより、音圧に変換することが出来るので、実施例１６aにあるように複数のコイルを重ねて並べる(1610)ことで、音圧を加算することが可能になる。また、ボイスコイルを用いた方法では、
音声信号を輻射する部分が１つのコーン(1601)もしくはドームになるため、音像の定位が良くなる特徴も有する。
【００８２】
また、図１６ｂにあるように、複数のボイスコイルを束ねて巻き合わせる(1620)ことで音
圧を加算する応用にも利用可能である。複数のボイスコイルを束ねて巻くことにより、それぞれのボイスコイル特性を揃えることが出来る。これにより、ボイスコイル間の特性の誤差が低減され、高音質な信号を再生することが可能となる。
【００８３】
以上の実施例のように、各ボイスコイルが発生する磁場の強度を別のボイスコイルを使って測定することも可能である。つまり複数のボイスコイルが発生する磁場の強度のバラツキを測定することが出来るので、測定したバラツキに応じてボイスコイルの駆動力を調整することで、複数のボイスコイルの磁場を加算することで合成した音声信号の精度があがり、音声信号を高音質で再生することが可能となる。
【００８４】
以上の第５から第１０の実施例においては、カスケード型ΔΣ変調器からのｎビットの出力をフォーマッターと後置フィルタを使って、複数の駆動装置をアナログ的に加算して出力しているが、ｎビットの信号は、フォーマッターによりm=2nの信号の温度計コードに変換されるので、2nの後置フィルタと駆動回路が必要になる。ここでm=2n=16以下にするこ
とでミスマッチシェーピング回路やスワッピング回路の回路規模の増大を押さえることが可能になる。同様にm=2n=16以下にすることで、図１４ｃに示した実施例にあるように圧
電素子を積層した際の各素子の積層順位の違いに起因する特性の違いのバラツキを抑えることが出来る。また、図１５ｂや図１６aに示した実施例にあるようにコイルを積層した
際の各コイルの積層順位の違いに起因する特性の違いのバラツキを抑えることが出来る。さらに、図１５ｃや１６ｂのようにコイルを束ねる実施例においても各コイルの特性の違いを抑えることが可能になる。
【００８５】
（実施例１１）
第１から第４の実施例で示したデジタルアナログ変換装置のカスケード型ΔΣ変調器とは別の構成の変調器を使った、本発明の第１１の実施例を図１７に示す。カスケード型ΔΣ変調器(1700)の１段目の出力(1711)に入力信号を伝達するために、それぞれ係数B0(1720)とB1(1730)を用いる構成をことも可能である。この様な接続をすると２段目以降のΔΣ変調器の出力からも入力信号の一部が出力されるようになるので、カスケード型ΔΣ変調器の段数を増やした場合や、複数のスピーカ装置を用いて空間で音圧を加算するような応用においては、複数のスピーカ装置の増加に伴い出力音圧を向上することが可能となる。
【００８６】
（実施例１２）
第１から第４の実施例で示したデジタルアナログ変換装置を、実施例６や実施例８、実施例１０にあるような複数の駆動装置を使い空間で音圧を加算するような応用において、図１８には駆動装置(1801)を駆動する信号にデジタル的に遅延をかけるブロック(1802)を挿入した第１２の実施例を示している。このようにΔΣ変調器およびフォーマッターからのデジタル的に遅延をかけることで各駆動装置への信号の移相を制御することにより、空間で放射される音響信号の指向性を変化させることが可能となる。
【００８７】
例えば、各スピーカ間の距離をｄ、 信号の波長をλs、 スピーカ正面を0ラジアンとしたときの偏角をθとした場合、SP3に対してSP2の位相を(2πd sin θ)/λsだけ遅らせ、SP1の位相を(4πd sin θ)/ λs となるようにすることにより、θだけSP1側に指向特性を持たせることが可能となる。
【００８８】
このように複数のスピーカの位相を制御する為には、従来は、構造が複雑なアナログ移相器が必要であったが、入出力信号がデジタル信号であるため、デジタル遅延器（DFF等）
を用いて容易に正確な移相を制御することが可能である。
【００８９】
（実施例１３）
第１から第４の実施例で示したデジタルアナログ変換装置を、実施例６や実施例８、実施
例１０にあるような複数の駆動装置を使い空間で音圧を加算するような応用において、図１９aにはデジタルアナログ変換装置の入力として周囲雑音をフィードバックする第１３
の実施例を示している。ここでフィードバック制御回路(1900)、周囲音が入力されるマイク(1901)からの周囲雑音情報を元に、周囲雑音を打ち消す雑音の位相と180度位相が回転
した信号を発生させるのに必要な音圧及び位相を計算する。本発明によれば、デジタル回路で直接スピーカをコントロールすることが可能なため、精密な雑音低減装置を構成することが可能である。また図１９ｂに示すように、一般に複数のマイクを使うことで雑音の発生源の方向を検知することが可能であるので、実施例１２の技術を使い、各スピーカ駆動装置への位相をコントロールすることで雑音低減用スピーカに指向特性を持たせることが出来る。つまり、雑音低減用スピーカの正面方向ばかりでなく、それ以外の方向の雑音も低減することが可能である。
【００９０】
自動車の車内の消音などを行う場合は、外来雑音源が複数で雑音源もまちまちであるが、本実施例を用いることで消音用のスピーカを容易に複数配置することが出来る。また複数のスピーカを用いることで正面以外の方向の雑音を低減することが可能になるので、効率的に車内の消音を行うことができる。更に圧電スピーカを用いれば薄型の消音装置を実現できるので、車内のスペースを減らすことなく消音を行うことができる。
【００９１】
（実施例１４）
第１から第４の実施例で示したデジタルアナログ変換装置を、実施例６や実施例８、実施例１０にあるような複数の駆動装置を使い空間で音圧を加算するような応用において、図２０には、駆動装置(2000)をスイッチング増幅器で構成した場合の第１４の実施例を示している。スイッチング増幅器には、アナログD級増幅器やデジタルD級増幅器、アナログΔΣ変調器、デジタルΔΣ変調器などを用いることができる。入力されたデジタル信号は、スイッチング増幅器でスイッチング信号（２値信号もしくは３値信号）に変換されるため、効率の向上や出力電力の向上を図ることが可能である。
【００９２】
（実施例１５）
第１から第４の実施例で示したデジタルアナログ変換装置を、実施例６や実施例８、実施例１０にあるような複数の駆動装置を使い空間で音圧を加算するような応用におけるスピーカ(2100)、および電気信号を物理的な変位力に変換できる電気素子の配置方法に関する第１５の実施例を図２１に示す。
【００９３】
図２１aには、格子状に配置した場合の実施例が示されている。この様な配置にすること
により、長方形、正方形などの筐体をおおう場合、効率的にサブユニットを配置することが出来、水平方向、垂直方向が相似形となり同等の位相特性を実現することが出来る。また、スピーカに長方形、または正方形のものを使用した場合は、長方形の表面を最も隙間無く配置することが可能で、単位面積当たりの放射音圧を最大にすることが可能となる。このように配置したものは視覚的にも美しく感じられる。
【００９４】
図２１ｂには、行ごとに配置位置を１／２ずらして配置した実施例が示されている。このように千鳥配置することにより、格子配置に比べ面密度を向上させることが出来る。特に、スピーカを多数配置する場合には、面積当たりの音圧を高くすることが可能と成る。更にスピーカの形状に6角形の物を使用すれば千鳥配置でかつ隙間無く配置することが可能
となる。この場合隙間無く配置することが可能となるため、高い音圧レベルを実現することが出来る。またミスマッチシェーピング技術を用いる場合、各スピーカ間の距離が近いため、ミスマッチシェーピング効果を効果的に実現することができる。
【００９５】
図２１ｂには、同心円状に配置にスピーカを配置した実施例が示されている。このようにスピーカ全体の中心軸上から、各同心円上に配置されたスピーカの距離が等しいので、同
一同心円上から中心軸上への位相特性が等しくなり、正面における音響信号の加算が理想的に行われるようになる。このため、音響特性を改善することが可能となる。
【００９６】
（実施例１６）
第１から第４の実施例で示したデジタルアナログ変換装置を、実施例６や実施例８、実施例１０にあるような複数の駆動装置を使い空間で音圧を加算するような応用において、図２２には、デジタルアナログ変換装置をステレオ構成にした第１６の実施例を示している。ここでチャネル(2201)はＲ信号用のデジタルアナログ変換装置であり、チャネル(2202)はＬ信号用のデジタルアナログ変換装置である。このようにデジタル信号を、ステレオ音声を再生するだけではなく、本発明のデジタルアナログ変換装置を複数チャネルとして並列に設けることで、デジタル処理により発生した任意の音場を再生可能になる。
【００９７】
（実施例１７）
第１６の実施例で示したように複数のデジタルアナログ変換装置を、実施例６や実施例８、実施例１０にあるような複数の駆動装置を使い空間で音圧を加算するような応用おけるスピーカ(2100)、および電気信号を物理的な変位力に変換できる電気素子の配置方法に関する第１７の実施例を図２３に示す。
【００９８】
図２３aにはステレオのＬ、Ｒ信号を駆動しているスピーカの配置方法を示している。こ
のようにＬ、Ｒを対称に配置することにより、ステレオ効果を高めることが可能となる。図中Lは左チャネルを、Rは右チャネルを表している。図２３ｂにはステレオのＬ、Ｒ信号に加えてＣ信号を駆動しているスピーカの配置方法を示している。図中Ｃはセンターチャネルを示している。尚、本発明では、複数のスピーカのチャネルへの割り当てを動的に変更するが容易に実現できるため、再生する音楽ソース、実現する音場効果によりチャネルへの割り当てを動的に変更することで、ステレオ効果や音場効果をより効果的に行うことが可能となる。図２３ｃには複数のスピーカのチャネルへの割り当てを動的制御した場合のスピーカの配置方法を示している。ステレオのＬ、Ｒ信号に加えてＣ信号を駆動しているスピーカの配置方法を示している。図中Ｌ/ＣはＬ信号とＣ信号のどちらも駆動できる
スピーカを示している、また図中Ｒ/ＣはＲ信号とＣ信号のどちらも駆動できるスピーカ
を示している。
【００９９】
（実施例１８）
第１から第４の実施例で示したデジタルアナログ変換装置を、実施例６や実施例８、実施例１０にあるような複数の駆動装置を使い空間で音圧を加算するような応用において、図２４には、デジタルフィルター処理したデジタル信号を複数のチャネルのデジタルアナログ変換装置のステレオ構成にした第１８の実施例を示している。ここで、デジタルフィルター信号処理ブロック(2401)で周波数帯域を分割した複数のデジタル信号を、複数のチャネル(2402)、(2204)はデジタルアナログ変換装置である。例えば、デジタルフィルター信号処理ブロックで高域用のデジタル信号と低域用のデジタル信号に分割して、それぞれの信号を再生するために、本発明のデジタルアナログ変換装置を複数チャネルとして並列に設けることで、デジタル処理により発生した周波数帯域に最適なスピーカ装置で再生することが可能になる。
【０１００】
（実施例１９）
第１から第４の実施例で示したデジタルアナログ変換装置を、実施例６や実施例８、実施例１０にあるような複数の駆動装置を使い空間で音圧を加算するような応用において、図２５には駆動装置を駆動する信号を一度デジタル信号送信機(2501)で伝送路に送信した後にデジタル信号受信装置(2502)受信した後に駆動装置でスピーカを駆動する第１９の実施例を示している。
【０１０１】
このようにΔΣ変調器およびフォーマッターからのデジタル信号をデジタル信号送受信機で伝送することにより、分散配置されたスピーカを駆動する信号をデジタル伝送信号として伝えることが可能となる。デジタル信号はΔΣ変調器でオーバーサンプリングしている為に、伝送線路で誤りがあった場合でもその影響を低減することが可能となる。伝送線路には、デジタル有線伝送路、無線伝送路、光伝送路等、デジタル的に伝送するあらゆる伝送路を利用することが可能である。
【０１０２】
また、消音装置に応用した場合は、分散した複数の消音用スピーカが必要であるが、本実施例を用いることで、デジタル伝送路を用いて容易に離れたサブスピーカに駆動情報を伝達することが可能となる。
【０１０３】
（実施例２０）
第１から第４の実施例で示したデジタルアナログ変換装置を、実施例６や実施例８、実施例１０にあるような複数の駆動装置を使い空間で音圧を加算するような応用において、図２６には駆動装置を駆動する信号に超低周波信号を重畳した場合の第２０の実施例を示している。
【０１０４】
一般に可聴周波数は２０〜２０ＫＨｚとされており、その下限周波数である２０Ｈｚ以下の音を超低周波と呼ぶ。この帯域の音は相当大きな音圧でなければ通常、人間の聴覚では認識できないが、健康や精神的ストレスに関係があるとして研究が進んでいる。
【０１０５】
従来のアナログスピーカを用いて 超低周波を発生するためには、非常にゆっくりとした
信号でスピーカを駆動する必要があり、電力効率の劣るアナログスピーカでは消費電力の点で問題が多い。超低周波を発生するために、本発明のデジタルスピーカの構成を用いれば、１ｂｉｔ信号で電気音響変換素子を駆動することが可能となり、電力効率、更に電気音響変換素子の非線形生の影響を低減することが可能となり、効率的に超低周波信号を発生することが可能となる。
【０１０６】
一般に、超低周波信号は信号源(放送信号や記録媒体)には含まれていないので、超低周波信号を発生する場合、超低周波発生器(2600)で発生する必要がある。任意の周波数パターンを発生するために超低周波発生器はデジタル回路(2600)を用いるのが良い、例えば１/
ｆの揺らぎを持った超低周波信号を発生するためにデジタル回路の擬似ランダム信号を使えば容易に発生することが出来る。発生した超低周波信号は簡単にデジタル音声信号にデジタル的に加算することが出来るので、容易に超低周波信号を重畳することが可能になる。
【０１０７】
（実施例２１）
第１から第４の実施例で示したデジタルアナログ変換装置を、実施例８にあるような複数の圧電素子を使い、複数の圧電素子を使って物理的な変位を合成するような応用において、図２７には複数の圧電素子を使って反射鏡（ミラー）を駆動する第２１の実施例を示している。図２７aにあるように積層された圧電素子(2700)を駆動するために，複数の駆動
装置(2701)を複数の圧電素子(2702)を用いて駆動するデバイスを，図２７ｂにあるような基盤(2711)上に複数配置して、支持部(2714)が固定軸になるように上部基盤(2712)を接続する。上部の基盤は反射鏡(2713)を配置する。図２７ｃにあるように、圧電素子(2700)を駆動することで支持部(2714)を中心にして上部基盤(2712)を変形させることで反射鏡(2713)の反射角度を変えることが出来る。この様な圧電素子と反射鏡を組み合わせたデバイスは、小型のプロジェクター装置に応用可能であるが、デジタルアナログ変換装置と複数の圧電素子で駆動することで、デジタル信号で反射角度を制御できるので小型のプロジェクター装置に適している。
【０１０８】
（実施例２２）
第１から第４の実施例で示したデジタルアナログ変換装置を、実施例８にあるような複数の圧電素子を使い、複数の圧電素子を使って物理的な変位を合成するような応用において、図２８には複数の圧電素子を使って反射鏡（ミラー）を駆動する別の第２２の実施例を示している。図２８aにあるように基板上に複数並列に配置された圧電素子(2800)を使う
。図２8ｂにあるように中心が固定された反射鏡(2701)の周りにこの圧電素子(2800)をＸ
Ｙ軸に沿って配置して駆動することで支持部中心を基点として反射鏡(2801)の反射角度を変えることが出来る。この様な圧電素子と反射鏡を組み合わせたデバイスは、小型のプロジェクター装置に応用可能であるが、デジタルアナログ変換装置と複数の並列に配置された圧電素子で駆動することで、デジタル信号で反射角度を制御できるので薄型で小型のプロジェクター装置に適している。
【０１０９】
（実施例２３）
図２９は，第１から第４の実施例で示したデジタルアナログ変換装置のカスケード型ΔΣ変調器にバンドパス形のΔΣ変調器を使った場合の第２３の実施例を示している。一般にバンドパス形のΔΣ変調器はＺ→−Ｚ２変換をすることで実現することが可能である。この変換により積分器は共振器に変換される．この実施例において、２段目の内部ΔΣ変調器の出力を、Ｚ−２を実現する２クロック遅延器に接続し、遅延器の入力および出力に切り替えスイッチを接続する。この切り替えスイッチはクロックの１／２の周波数の信号にしたがって２入力を図に示したよう入れ替えるものである。このように構成することにより、ＤＡＣ２１およびＤＡＣ２２を構成する素子にミスマッチがあった場合でも、クロック周波数の１／４の周波数における雑音を低減することが可能となる。
【０１１０】
ここで示したように、周波数変換を行うことにより、バンドパス特性をはじめ任意のノイズシェーピング特性を実現することが可能となる。
【０１１１】
（実施例２４）
図３０aに本発明の第24の実施例を示す。本実施例においては、ΔΣ変調器がｎビットの
出力を持つとする。ΔΣ変調器(2401)のｎビットの出力をフォーマッター(2402)によりm
組のp-bitのコードに変換された信号YVを、後置フィルタ(2403)でミスマッチシェーピン
グおよび周波数選択を行い、その出力を内部デジタル−アナログ変換器(2404)でアナログ信号に変換し，加算器(2405)でアナログ的に加算している。このように構成することで、多レベルの内部デジタル−アナログ変換器を用いても高精度なアナログ信号を得ることが可能となる。
【０１１２】
図３０ｂに、後置フィルタの実施例を示す。前記内部デジタル−アナログ変換器内部のミスマッチの影響を低減するために、選択回路(2410)は、選択回路(2410)の出力をフィルタ回路(2411)の出力信号の値に応じて選択するように動作することを特徴としている。ここで、フィルタでは、前記内部デジタル−アナログ変換器の出力レベル別にフィルタ演算を行う。例えば、フィルタに積分器もしくは積分器を多段に接続したものを用い、フィルタの出力の小さい順に選択を行い、かつその選択により入力信号に対応した出力が得られるように選択を行うことにより、前記フォーマッターからの出力が複数のレベルを表す複数の信号によるものであっても、ミスマッチによる低周波領域の雑音を低減することが可能となる。
【０１１３】
図３０ｃに前記内部デジタル−アナログ変換器(2404)および加算器(2405)のさらに具体的な実施例を示す。この実施例においては、インバータ(2421)、抵抗(2422)により各1bit信号に応じたアナログ電流を出力し、複数のこれらの電流を結線することにより、出力電流を加算している。この実施例においては、前記複数の内部デジタル−アナログ変換器の入力信号が表現する値は、同一である必要はなく、異なる重みを持つものでも良い。この場
合、前記抵抗(2422)の値は、それぞれの入力デジタル信号が表現する重みに応じて設定すればよい。また、この重みは２のべきの重みに制限されない。前記選択回路（2410）において、その選択結果が、選択回路（2410）の入力信号に等しくなるように選択を行うことで、重みが違った場合でも正確に変換を行うことが可能となる。
【図面の簡単な説明】
【０１１４】
【図１】Σ変調回路を用いたデジタルアナログ変換装置の例である。
【図２】カスケード型ΔΣ変調器の例である。
【図３】カスケード型ΔΣ変調器にアナログFIRフィルタを後置した構造の例である。
【図４】カスケード型ΔΣ変調器にアナログFIRフィルタを後置した構造の別の例である。
【図５】カスケード型ΔΣ変調器にアナログFIRフィルタを後置した構造のブロック図の例である。
【図６】本発明の第１の実施例の本デジタルアナログ変換装置のカスケード型ΔΣ変調器を用いたデジタルアナログ変換装置の例である。
【図７】第１の実施例の回路構成図である。
【図８】本発明の第１の実施例の本デジタルアナログ変換装置のカスケード型ΔΣ変調器を用いたデジタルアナログ変換装置の効果のシミュレーション結果である。
【図９】第２の実施例の構成図である。
【図１０】第３の実施例の構成図である。
【図１１】第４の実施例の構成図である。
【図１２】第４の実施例の回路構成図である。
【図１３ａ】第５の実施例の構成図である。
【図１３ｂ】第６の実施例の構成図である。
【図１３ｃ】第７の実施例の構成図である。
【図１４】第８の実施例の構成図である。
【図１５】第９の実施例の構成図である。
【図１６】第１０の実施例の構成図である。
【図１７】第１１の実施例の構成図である。
【図１８】第１２の実施例の構成図である。
【図１９】第１３の実施例の構成図である。
【図２０】第１４の実施例の構成図である。
【図２１】第１５の実施例の構成図である。
【図２２】第１６の実施例の構成図である。
【図２３】第１７の実施例の構成図である。
【図２４】第１８の実施例の構成図である。
【図２５】第１９の実施例の構成図である。
【図２６】第２０の実施例の構成図である。
【図２７】第２１の実施例の構成図である。
【図２８】第２２の実施例の構成図である。
【図２９】第２３の実施例の構成図である。
【図３０】第２４の実施例の構成図である。
【特許請求の範囲】
【請求項１】
入力信号のビット数を低減するΔΣ変調器と、
前記ΔΣ変調器の出力信号のフォーマットを変換するデータ変換器と、
前記データ変換器の出力信号を遅延させる遅延器と、
それぞれが３値信号を出力するスイッチング増幅器を有する複数の出力ユニットと、
前記複数の出力ユニットの出力する３値信号それぞれを物理的な変位力に変換する複数の素子それぞれに供給し前記物理的変位力を合成して出力する電気−音響信号変換器と、
前記複数の出力ユニットの選択の履歴に応じて選択する前記複数の出力ユニットへ前記遅延器の出力信号を出力する選択器を有する、音声再生用データ変換装置。
【請求項２】
前記複数の素子は複数の圧電素子であり、前記電気−音響信号変換器は前記複数の圧電素子が平面に並べられて構成されていることを特徴とする請求項１に記載の音声再生用データ変換装置。
【請求項３】
前記複数の素子は複数の圧電素子であり、前記電気−音響信号変換器は前記複数の圧電素子が積層されて構成されていることを特徴とする請求項１に記載の音声再生用データ変換装置。
【請求項４】
前記電気−音響信号変換器は、前記複数の圧電装置のそれぞれが発生する物理的な変位の強度を別の圧電素子により測定することを特徴とする請求項３に記載の音声再生用データ変換装置。
【請求項５】
前記複数の素子は複数のコイルであり、前記電気−音響信号変換器は前記複数のコイルの磁場を加算することを特徴とする請求項１に記載の音声再生用データ変換装置。
【請求項１】
入力信号のビット数を低減するΔΣ変調器と、
前記ΔΣ変調器の出力信号のフォーマットを変換するデータ変換器と、
前記データ変換器の出力信号を遅延させる遅延器と、
それぞれが３値信号を出力するスイッチング増幅器を有する複数の出力ユニットと、
前記複数の出力ユニットの出力する３値信号それぞれを物理的な変位力に変換する複数の素子それぞれに供給し前記物理的変位力を合成して出力する電気−音響信号変換器と、
前記複数の出力ユニットの選択の履歴に応じて選択する前記複数の出力ユニットへ前記遅延器の出力信号を出力する選択器を有する、音声再生用データ変換装置。
【請求項２】
前記複数の素子は複数の圧電素子であり、前記電気−音響信号変換器は前記複数の圧電素子が平面に並べられて構成されていることを特徴とする請求項１に記載の音声再生用データ変換装置。
【請求項３】
前記複数の素子は複数の圧電素子であり、前記電気−音響信号変換器は前記複数の圧電素子が積層されて構成されていることを特徴とする請求項１に記載の音声再生用データ変換装置。
【請求項４】
前記電気−音響信号変換器は、前記複数の圧電装置のそれぞれが発生する物理的な変位の強度を別の圧電素子により測定することを特徴とする請求項３に記載の音声再生用データ変換装置。
【請求項５】
前記複数の素子は複数のコイルであり、前記電気−音響信号変換器は前記複数のコイルの磁場を加算することを特徴とする請求項１に記載の音声再生用データ変換装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３ａ】
【図１３ｂ】
【図１３ｃ】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３ａ】
【図１３ｂ】
【図１３ｃ】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２６】
【図２７】
【図２８】
【図２９】
【図３０】
【公開番号】特開２０１２−９０２９４（Ｐ２０１２−９０２９４Ａ）
【公開日】平成２４年５月１０日（２０１２．５．１０）
【国際特許分類】
【出願番号】特願２０１１−２５５３７８（Ｐ２０１１−２５５３７８）
【出願日】平成２３年１１月２２日（２０１１．１１．２２）
【分割の表示】特願２０１１−１０９３５１（Ｐ２０１１−１０９３５１）の分割
【原出願日】平成１９年５月１６日（２００７．５．１６）
【出願人】（５０６１７３５６９）株式会社 Ｔｒｉｇｅｎｃｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ (7)
【Ｆターム（参考）】
【公開日】平成２４年５月１０日（２０１２．５．１０）
【国際特許分類】
【出願日】平成２３年１１月２２日（２０１１．１１．２２）
【分割の表示】特願２０１１−１０９３５１（Ｐ２０１１−１０９３５１）の分割
【原出願日】平成１９年５月１６日（２００７．５．１６）
【出願人】（５０６１７３５６９）株式会社 Ｔｒｉｇｅｎｃｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ (7)
【Ｆターム（参考）】
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