【課題】所望の周波数用のバンドパスΔΣ変換器を得る。
【解決手段】ローパス型ΔΣ変調器のｚ領域モデルにおけるｚを、以下のｚ’に置き換えることでバンドパス型ΔΣ変調器（θ_０＝±π／２×ｎを除く；ｎは１以上の整数）を得る。
ｚ’＝ｆ_ｃｎｖ（ｚ，θ_０）
ただし、
ｆ_ｃｎｖ（ｚ，θ_０）は、任意のｚ，θ_０について、ｆ_ｃｎｖ（ｚ，θ_０）の絶対値が常に１となる関数
θ_０＝２π×（ｆ_０／ｆｓ）
ｆｓは、サンプリング周波数
ｆ_０は、前記バンドパス型ΔΣ変調器の量子化雑音阻止帯域の中心周波数 （もっと読む）

【課題】サンプリングレートに応じて、デシメーションフィルタのフィルタ特性を可変する。
【解決手段】本半導体装置（１）におけるデシメーションフィルタ（１３）は、所定のサンプリングレート（ｆ_ＯＳ）でサンプリングされた信号を順次入力し、連続して印加されるトリガ信号（ＴＲ）に応じて、所定のフィルタ処理を行うためのフィルタ係数（Ｃｊ）を所定期間（Ｍ＋２Ｎ分の期間）内に入力された入力信号毎に算出するとともに、算出した前記フィルタ係数と前記入力信号とを順次乗算し、前記所定期間内の乗算値を積算して順次出力する。前記所定期間は、前記トリガ信号が印加される時間間隔に応じて可変にされる。 （もっと読む）

【課題】高次のデルタシグマ型変調回路において、回路の発振を防ぎつつ特性の向上及びノイズの低減を実現する。
【解決手段】高次のデルタシグマ型変調回路１は、入力信号の振幅を検出する信号振幅検出手段１３と、前記入力信号をフィードバック回路に入力して出力を複数回ループさせた後の出力信号を出力するΔ−Σ変調部１２と、検出した振幅に応じた演算精度制御信号を決定しΔ−Σ変調部１２に入力する演算精度決定手段１４と、を有する。Δ−Σ変調部１２は、前記演算精度制御信号に基づいた負のゲインαを、前記フィードバック回路に再度入力する出力の信号振幅にかける。 （もっと読む）

【課題】任意のコモンモード電位の差動アナログ信号を入力でき、かつ任意のリファレンス電圧を設定可能なΔΣＡ／Ｄ変換器を提供する。
【解決手段】ΔΣＡ／Ｄ変換器のΔΣ変調器が有する（１ビットＤＡＣ＋加算＋積分）演算回路にて、オペアンプの正側入力ノード及び負側入力ノードに対してそれぞれ２つのリファレンス容量を設け、入力信号に変調器出力に応じた信号を加算又は減算する場合に、リファレンス容量の接続を正側入力ノード及び負側入力ノードにおいて相補的に切り替えることで、リファレンス電圧にかかわらずオペアンプの入力ノードに加算される電荷量を常に同一にして、オペアンプの入力ノードの電位が回路のコモンモード電位に収束するようにし、任意のコモンモード電位の差動アナログ信号を入力可能、かつ任意のリファレンス電圧を設定可能にする。 （もっと読む）

【課題】フィードバック経路において連続時間ＤＡＣまたは離散時間型ＤＡＣのいずれかを有するように構成可能なシグマデルタＡＤＣを提供する。
【解決手段】アナログ−デジタル変換器（ＡＤＣ）１０は、入力端子と出力端子とを有する連続時間フィルタ１４と、連続時間フィルタ１４の出力端子に結合された入力端子と、複数の出力端子とを有する量子化器１８と、量子化器１８の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する連続時間デジタル−アナログ変換器（ＤＡＣ）２０と、量子化器の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する離散時間型ＤＡＣ２４と、連続時間ＤＡＣ２０の出力端子に結合された第１の入力端子と、離散時間型ＤＡＣ２４の出力端子に結合された第２の入力端子と、連続時間フィルタの入力端子に結合された出力端子とを有するスイッチ２６と、を備える。 （もっと読む）

【課題】 回路規模の増加を抑制しつつ、複数ビットの量子化信号を生成する。
【解決手段】 量子化装置は、第１クロックの１周期前の量子化信号に基づく量子化誤差と第１信号とに基づいて、第２信号を生成する信号処理部と、第１クロックより高速の第２クロックに同期して動作し、第２信号を第１クロックの１周期以内に量子化し、量子化信号を生成する量子化部とを有している。 （もっと読む）

【課題】ΔΣ型Ａ／Ｄ変換器の長所を備え、かつシングルチップマイクロコンピュータと簡易なアナログ部品で構成されたＡ／Ｄ変換器を提供する。
【解決手段】差分器１３０が、入力アナログ信号とフィードバック信号との差分信号を生成し、積分器１４０が、差分信号を積分し、アナログ／デジタル変換器１５０が、変換クロックに同期して積分器１４０の出力に応じたデジタル信号を生成する。デジタル／デューティ変換器１６０が、デジタル信号に応じたデューティを有するパルス信号をフィードバック信号として差分器１３０へ出力し、デジタルフィルタ１８０が、デジタル信号に対してデシメーションフィルタリング処理を行う。分周器１２０、アナログ／デジタル変換器１５０、デジタル／デューティ変換器１６０、およびデジタルフィルタ１８０をシングルチップマイクロコンピュータ１９０の周辺機能を用いて実現する。 （もっと読む）

【課題】ダイナミックレンジが歪みで制限されるＡＤ変換の特性を大幅に改善することが可能なＡＤ変換装置および信号処理システムを提供する。
【解決手段】アナログ信号をデジタル信号に変換する第１のＡＤ変換器と、係数αでα倍したアナログ信号をデジタル信号に変換する第２のＡＤ変換器と、制御変数信号に応じて第１のＡＤ変換器の第１の出力信号の非線形性歪みを補償する第１の非線形補償部と、制御変数信号に応じて第２のＡＤ変換器の第２の出力信号の非線形性歪みを補償する第２の非線形補償部と、非線形性歪みを曲率として、第１の非線形補償部による第１の信号および第２の非線形補償部による第２の信号の差分に基づき入力アナログ信号の信号強度に依存する曲率を推定し、曲率部分を打ち消すように制御変数信号を生成して第１の非線形補償部および第２の非線形補償部に出力する非線形検出部とを有する。 （もっと読む）

【課題】ダイナミックレンジが歪みで制限されるＡＤ変換の特性を大幅に改善することが可能なＡＤ変換装置および信号処理システムを提供する。
【解決手段】アナログ信号をデジタル信号に変換する第１のＡＤ変換器と、係数αでα倍したアナログ信号をデジタル信号に変換する第２のＡＤ変換器と、制御変数信号に応じて第１のＡＤ変換器の第１の出力信号の非線形性歪みを補償する第１の非線形補償部と、制御変数信号に応じて第２のＡＤ変換器の第２の出力信号の非線形性歪みを補償する第２の非線形補償部と、非線形性歪みを曲率として、第１の非線形補償部による第１の信号および第２の非線形補償部による第２の信号の変化の割合に基づき入力アナログ信号の信号強度に依存する曲率を推定し、曲率部分を打ち消すように制御変数信号を生成して第１の非線形補償部および第２の非線形補償部に出力する非線形検出部とを有する。 （もっと読む）

【課題】 所望の降圧レベルをプログラマブルに設定可能なデジタル電源装置を提供する。
【解決手段】 降圧型のスイッチングレギュレータを備えたデジタル電源装置においてデルタシグマ変調をスイッチング手法として用い、デルタシグマ変調回路におけるフィードバック係数値を、スイッチングレギュレータの出力電圧を処理するデジタルシグナルプロセッサにより設定された値により可変の構成とする。これにより、スイッチングレギュレータの降圧レベルを動的に変更可能なデジタル電源装置を提供する。 （もっと読む）

【課題】静電容量検出回路において、デルタシグマ型ＡＤ変換器の精度（量子化ノイズ）を劣化させることなく、データ更新レートを短縮する。
【解決手段】デルタシグマ型ＡＤ変換器１６から出力されるＮビットのデジタルデータAD_OUTのデータ更新レートを短縮するために、デルタシグマ型ＡＤ変換器１６のサンプリング・クロックADC_CLKの周波数は、電荷増幅器１４のアンプ・クロックAMP_CLKの周波数より高く設定される。また、トラックホールド回路１５を電荷増幅器１４とデルタシグマ型ＡＤ変換器１６の間に挿入することにより、電荷増幅器１４の電荷転送モードにおける出力電圧AMP_OUTだけを周期的に取り込んで保持するようにしている。 （もっと読む）

【課題】ΔΣ変調器の安定性を落とさず回路規模、消費電力、歪みを増やすことのないキャリブレーション構成を実現することが可能なΔΣ変調器および信号処理システムを提供する。
【解決手段】ΔΣ変調器１０は、アナログ信号の入力に対して縦続接続された複数の積分器ＩＮＴと、最終段の積分器ＩＮＴ１１の出力信号を量子化してデジタル信号を出力する量子化器Ｑｕａｎ１１と、量子化器の出力の内部のループ遅延を補償する０次フィードバック経路Ｐａｔｈ１０と、０次フィードバック経路に配置され、量子化器の出力デジタル信号をアナログ信号に変換する電圧出力型ＤＡ変換器ＶＤＡＣ１０と、を有し、電圧出力型ＤＡ変換器ＶＤＡＣ１０は、最終段の積分器ＩＮＴ１１と容量Ｃ_ｋ０により結合されており、供給されるキャリブレーションコードに応じて出力振幅を切り替える。 （もっと読む）

【課題】製造ばらつきや温度変化に依存することなく、ノイズシェーピング特性を一定に保つことができる、簡易な構成のＡ／Ｄ変換器及び半導体装置を提供すること。
【解決手段】本発明の一態様である半導体装置１０００は、デルタシグマ変調器１０１、入力切り換えスイッチ１１及び制御ロジック回路５を有する。デルタシグマ変調器１０１は、制御信号Ｒｃｏｎに応じて内部回路の時定数を変更することができる。入力切り換えスイッチ１１は、入力振幅電圧Ｖｉｎ又は参照電圧Ｖｒｅｆｃのいずれかを、デルタシグマ変調器１０１へ選択的に入力させる。制御ロジック回路５は、デルタシグマ変調器１０１の出力に結合され、制御信号Ｒｃｏｎを生成する。 （もっと読む）

【課題】消費電力や回路規模の増加を伴うことなくΔΣ型変調器を提供する。
【解決手段】アナログ信号の入力に対して縦続接続された複数の積分器ＩＮＴ１１〜ＩＮＴ１４と、積分器ＩＮＴ１１の出力信号を量子化してデジタル信号を出力する量子化器Ｑｕａｎ１１と、少なくとも初段の積分器ＩＮＴ１４の入力側に量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用ＤＡ変換器ＤＡＣ１１と、最終段の積分器の入力段側に配置され前段の積分器の出力と少なくとも他の経路から少なくとも一つの第１の係数を持つ第１の抵抗を介しての供給される少なくとも一つの経路信号とを加算する加算器ＡＤＤ１１と、を有し、最終段の積分器は、積分容量と、第２の係数を持つ第２の抵抗とを含み、開ループ伝達関数の各次数の係数が、第１の抵抗の第１の係数と第２の抵抗の第２の係数に応じて決定される。 （もっと読む）

【課題】ΔΣ型Ａ／ＤコンバータのＰＳＲＲを改善する。
【解決手段】スイッチドキャパシタ型のＤ／Ａコンバータ４は、デジタル出力信号Ｄ_ＯＵＴをアナログ帰還電圧Ｖ_ＦＢに変換する。Ｄ／Ａコンバータ４は、それぞれがデジタル出力信号Ｄ_ＯＵＴの各ビットごとに設けられたｍ個のスイッチ回路１０を備える。各スイッチ回路１０は、対応するビット（Ｖｄａｔａ_ｉ）が１のときにオン、０のときにオフする第１スイッチ群（Ｍ１、Ｍ４）と、対応するビット（Ｖｄａｔａ_ｉ）が０のときにオン、１のときにオフする第２スイッチ群（Ｍ２、Ｍ３）を含む。第１スイッチ群および第２スイッチ群の各スイッチ（Ｍ１〜Ｍ４）は、ＰチャンネルＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）で構成される。第１インバータ１２および第２インバータ１４それぞれの下側電源端子には、接地電圧が印加される。 （もっと読む）

【課題】高速量子化器および最適化された時間遅延を提供する。
【解決手段】高速量子化器コンパレータの装置と方法は、３部を含む：プリアンプ部、再生ラッチ部、およびデータラッチ部。時間遅延は、再生ラッチ出力の最初の電圧を変えることによって減少される。電流源はコンパレータの底部に提供され、時間遅延最適化を可能にする。ＰＭＯＳ同等化スイッチが停止されたとき、クロック信号をフィードスルーにし、出力に電荷の注入を提供する。これらの電荷によって、コンパレータの時間遅延が可変となる。リセット時間が比較時間より長いために、非常に低い電流が出力電圧を決定する。 （もっと読む）

【課題】デルタシグマ型Ａ／Ｄ変換器のアナログ入力信号の切り換えが実行される際の安定化時間を短縮すること。
【解決手段】半導体集積回路のデルタシグマ型Ａ／Ｄ変換器(１２)のＡ／Ｄ変換動作は、制御回路(１３)から供給される制御信号(Ｃｎｔ２)によって制御される。アナログ入力信号(Ｖin)の切り換え実行時には、制御信号(Ｃｎｔ２)に応答して積分器(１２１１)の演算増幅器(ＯＰＡ)の出力電圧振幅が制限される振幅制限動作が実行される。例えば、信号切り換え実行時には、積分器(１２１１)の入力の信号伝達量または入力から出力への信号伝達量が、信号切り換え後の定常状態の信号伝達量よりも小さな値に設定される。半導体集積回路は、複数のアナログ入力端子に接続されたアナログマルチプレクサー(１１)と、バスを介して制御回路(１３)に接続された中央処理ユニット(２１)を更に具備する。 （もっと読む）

【課題】角速度の検出精度の高い角速度センサを提供する。
【解決手段】角速度に基づき、センサ電流を出力するセンサ素子と、全ての前記センサ電流をチョッピングすることによって検波し、チョッパ電流を出力するチョッパ回路と、積分器の第一出力電圧及び第二出力電圧が０ボルトになるように、ラッチ電圧に基づき、前記チョッパ電流と定電流とを加算するか減算するかし、加減算電流を出力する定電流加減算回路と、前記加減算電流に基づく電荷を差動で積分し、前記第一出力電圧及び前記第二出力電圧を出力する前記積分器と、前記第一出力電圧と前記第二出力電圧とを比較し、出力電圧を出力するコンパレータと、クロック信号に基づき、前記コンパレータの出力電圧をラッチし、前記ラッチ電圧を出力するラッチと、を備える。センサ素子の角速度に基づく全てのセンサ電流Ｉａが、積分器の積分の対象として使用される。 （もっと読む）

【課題】デジタル信号をアナログ信号に変換するデジタルアナログ変換装置を構成する素子にバラツキがあった場合においても、高い品質のアナログ信号を生成することができ、高分解能を有し、かつ、回路規模の小さいデジタルアナログ変換装置を実現する。
【解決手段】入力信号のビット数を低減するΔΣ変調器と、前記ΔΣ変調器の出力信号のフォーマットを変換するデータ変換器と、前記データ変換器の出力信号を遅延させる遅延器と、それぞれが３値信号を出力するスイッチング増幅器を有する複数の出力ユニットと、前記複数の出力ユニットの出力する３値信号それぞれを物理的な変位力に変換する複数の素子それぞれに供給し前記物理的変位力を合成して出力する電気−音響信号変換器と、前記複数の出力ユニットの選択の履歴に応じて選択する前記複数の出力ユニットへ前記遅延器の出力信号を出力する選択器を有する、音声再生用データ変換装置を提供する。 （もっと読む）

【課題】小さな脈動振幅を保ちながら時間応答を調整可能にするインターフェイス回路を提供する。
【解決手段】ディジタル信号をアナログ信号に変換するためのインタフェース回路３１０で、時間応答調整回路３１２、変調器３１４、及びフィルタ３１６を含む。時間応答調整回路３１２はディジタル信号を受信し、調整された信号を生成する。変調器３１４は時間応答調整回路３１２に接続され、調整された信号を受信し、変調器信号を生成する。フィルタ３１６は変調器に接続され、変調器信号を受信し、アナログ信号を生成する。 （もっと読む）