ＡＤ変換装置および信号処理システム
【課題】ダイナミックレンジが歪みで制限されるＡＤ変換の特性を大幅に改善することが可能なＡＤ変換装置および信号処理システムを提供する。
【解決手段】アナログ信号をデジタル信号に変換する第１のＡＤ変換器と、係数αでα倍したアナログ信号をデジタル信号に変換する第２のＡＤ変換器と、制御変数信号に応じて第１のＡＤ変換器の第１の出力信号の非線形性歪みを補償する第１の非線形補償部と、制御変数信号に応じて第２のＡＤ変換器の第２の出力信号の非線形性歪みを補償する第２の非線形補償部と、非線形性歪みを曲率として、第１の非線形補償部による第１の信号および第２の非線形補償部による第２の信号の差分に基づき入力アナログ信号の信号強度に依存する曲率を推定し、曲率部分を打ち消すように制御変数信号を生成して第１の非線形補償部および第２の非線形補償部に出力する非線形検出部とを有する。
【解決手段】アナログ信号をデジタル信号に変換する第１のＡＤ変換器と、係数αでα倍したアナログ信号をデジタル信号に変換する第２のＡＤ変換器と、制御変数信号に応じて第１のＡＤ変換器の第１の出力信号の非線形性歪みを補償する第１の非線形補償部と、制御変数信号に応じて第２のＡＤ変換器の第２の出力信号の非線形性歪みを補償する第２の非線形補償部と、非線形性歪みを曲率として、第１の非線形補償部による第１の信号および第２の非線形補償部による第２の信号の差分に基づき入力アナログ信号の信号強度に依存する曲率を推定し、曲率部分を打ち消すように制御変数信号を生成して第１の非線形補償部および第２の非線形補償部に出力する非線形検出部とを有する。
【発明の詳細な説明】
【技術分野】
【０００１】
本技術は、無線通信における受信機をはじめとし、オーディオ機器や医療計測器等に応用されるアナログデジタル（ＡＤ）変換装置および信号処理システムに関するものである。
【背景技術】
【０００２】
図１は、ＡＤ変換器（ＡＤＣ；Analog to Digital Converter）の概略構成を示す図である。
図１において、ＸはＡＤ変換器１の入力電圧を示し、この入力電圧Ｘはアナログ信号である。一方、ＹはＡＤ変換器１の出力電圧を示し、出力電圧Ｙはデジタル信号となる。
【０００３】
ＡＤ変換器１は、内部で用いている回路素子の非理想性に起因して歪みを生じる。回路が歪んでいる場合には出力に信号の基本波成分のみでなく高調波成分を含むことになる。
この高調波成分の内偶数次の成分に関しては、ＡＤ変換器を全差動構成とすることで十分な減衰量が取れるが奇数次の成分はそのまま出力に現れる。
【０００４】
図１に示すＡＤ変換器１が歪み特性を有するとき、ある程度小さな入力Ｘに対して出力Ｙは、次の式（１）のように表せる。
【０００５】
【数１】
【０００６】
ここで、ここでａｉはｉ次の歪み成分の利得を示し、上述のとおり偶数次の歪みは生じないものとしている。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、式（１）からわかるとおり、入力信号が大きくなるにつれて歪み成分はより大きな増加率で増えていく。
そのため、従来は歪み特性を改善するためには、入力信号を小さく制限することが行われている。換言すれば、ＡＤ変換器は、ダイナミックレンジが歪みで制限されている。
【０００８】
本技術は、ダイナミックレンジが歪みで制限されるＡＤ変換の特性を大幅に改善することが可能なＡＤ変換装置および信号処理システムを提供することにある。
【課題を解決するための手段】
【０００９】
本技術の第１の観点のＡＤ変換器は、入力アナログ信号をデジタル信号に変換する第１のアナログデジタル（ＡＤ）変換器と、入力アナログ信号をデジタル信号に変換する第２のＡＤ変換器と、上記第１のＡＤ変換器への入力アナログ信号と上記第２のＡＤ変換器の入力アナログ信号との間に少なくとも固定信号α分の差分を持たせて対応する上記第１のＡＤ変換器および上記第２の変換器に入力する差分付与部と、供給される制御変数信号に応じて、上記第１のＡＤ変換器の第１の出力信号の非線形性歪みを補償する第１の非線形補償部と、供給される上記制御変数信号に応じて、上記第２のＡＤ変換器の第２の出力信号の非線形性歪みを補償する第２の非線形補償部と、上記第１の非線形補償部による第１の信号および上記第２の非線形補償部による第２の信号に応じて、上記第１の非線形補償部および上記第２の非線形補償部が、上記第１のＡＤ変換器および上記第２のＡＤ変換器の非線形性歪をどれだけ補償しているかを推定する非線形検出部と、を有し、上記非線形検出部は、非線形性歪みを曲率として、上記第１の信号と上記第２の信号の差分に基づき上記入力アナログ信号の信号強度に依存する曲率を推定し、当該曲率部分を打ち消すように上記制御変数信号を生成して第１の非線形補償部および上記第２の非線形補償部に出力する。
【００１０】
本技術の第２の観点の信号処理システムは、アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換装置を有し、上記ＡＤ変換装置は、入力アナログ信号をデジタル信号に変換する第１のアナログデジタル（ＡＤ）変換器と、入力アナログ信号をデジタル信号に変換する第２のＡＤ変換器と、上記第１のＡＤ変換器への入力アナログ信号と上記第２のＡＤ変換器の入力アナログ信号との間に少なくとも固定信号α分の差分を持たせて対応する上記第１のＡＤ変換器および上記第２の変換器に入力する差分付与部と、供給される制御変数信号に応じて、上記第１のＡＤ変換器の第１の出力信号の非線形性歪みを補償する第１の非線形補償部と、供給される上記制御変数信号に応じて、上記第２のＡＤ変換器の第２の出力信号の非線形性歪みを補償する第２の非線形補償部と、上記第１の非線形補償部による第１の信号および上記第２の非線形補償部による第２の信号に応じて、上記第１の非線形補償部および上記第２の非線形補償部が、上記第１のＡＤ変換器および上記第２のＡＤ変換器の非線形性歪をどれだけ補償しているかを推定する非線形検出部と、を有し、上記非線形検出部は、非線形性歪みを曲率として、上記第１の信号と上記第２の信号の差分に基づき上記入力アナログ信号の信号強度に依存する曲率を推定し、当該曲率部分を打ち消すように上記制御変数信号を生成して第１の非線形補償部および上記第２の非線形補償部に出力する。
【発明の効果】
【００１１】
本技術によればダイナミックレンジが歪みで制限されるＡＤ変換の特性を大幅に改善することができる。
【図面の簡単な説明】
【００１２】
【図１】ＡＤ変換器（ＡＤＣ）の概略構成を示す図である。
【図２】本第１の実施形態に係る非線形（歪み）補償機能を含むＡＤ変換装置の構成を示す図である。
【図３】本実施形態に係る非線形補償部における非線形補償の概念を説明するための図である。
【図４】本実施形態に係る非線形補償器の構成例を示す図である。
【図５】本実施形態に係るＡＤ変換器（ＡＤＣ）と非線形補償器（ＮＣＭ）とを接続した構成を示す図である。
【図６】ＡＤ変換器内の雑音（量子化雑音と回路雑音）について説明するための図である。
【図７】本第２の実施形態に係る非線形（歪み）補償機能を含むＡＤ変換装置の構成を示す図である。
【図８】本第３の実施形態に係る非線形（歪み）補償機能を含むＡＤ変換装置の構成を示す図である。
【図９】図８のΔΣ型ＡＤ変換器としてのΔΣ変調器の構成例を示す回路図である。
【図１０】図９のΔΣ変調器の入力部の構成例を示す図である。
【図１１】本第４の実施形態に係る非線形（歪み）補償機能を含むＡＤ変換装置の構成を示す図である。
【図１２】図１１のパイプライン型ＡＤ変換器の入力部の構成例を示す回路図である。
【図１３】本第５の実施形態に係る信号処理システムの構成例を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、本実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（歪み補償機能を含むＡＤ変換装置の第１の構成例）
２．第２の実施形態（歪み補償機能を含むＡＤ変換装置の第２の構成例）
３．第３の実施形態（歪み補償機能を含むＡＤ変換装置の第３の構成例）
４．第４の実施形態（歪み補償機能を含むＡＤ変換装置の第４の構成例）
５．第５の実施形態（信号処理システムの構成例）
【００１４】
＜１．第１の実施形態＞
図２は、本第１の実施形態に係る非線形（歪み）補償機能を含むＡＤ変換装置の構成を示す図である。
【００１５】
本第１の実施形態に係るＡＤ変換装置１０は、図２に示すように、ＡＤ変換部２０、非線形補償部３０、非線形検出部４０、フィルタ５０、および出力部６０を含んで構成されている。
本実施形態では、非線形検出部４０の入力部の一部と出力部６０が共用するように構成されている。
また、図２において、ｘはＡＤ変換装置１０の入力電圧を示し、この入力電圧ｘはアナログ信号である。一方、ｙはＡＤ変換装置１０の出力電圧を示し、出力電圧ｙはデジタル信号となる。
【００１６】
ＡＤ変換部２０は、第１のＡＤ変換器（ＡＤＣ１）２１、第２のＡＤ変換器（ＡＤＣ２）２２、および差分付与回路２３を有する。
差分付与回路２３は第２のＡＤ変換器２２の入力部に配置されてもよい。
【００１７】
本実施形態において、第１のＡＤ変換器２１と第２のＡＤ変換器２２は、全く特性が同じであるＡＤ変換器が適用される。ここでｅ1とｅ2はそれぞれ第１のＡＤ変換器２１と第２のＡＤ変換器２２で生じる雑音を表している。
第１のＡＤ変換器２１への入力アナログ信号と第２のＡＤ変換器２２の入力アナログ信号との間に少なくとも固定信号α（Ｖａ）分の差分を持たせて対応する上記第１のＡＤ変換器および上記第２の変換器に入力する差分付与回路２３が配置されている。
本第１の実施形態では、差分付与回路２３は、第１のＡＤ変換器２１への入力アナログ信号と第２のＡＤ変換器２２の入力アナログ信号との間に２α（２Ｖａ）分の差分を付与するように構成されている。
この差分付与回路２３はアナログ回路として実現され、加算器２３１および減算器（加算器）２３２を有する。
本実施形態においては、第１のＡＤ変換器２１には入力アナログ信号ｘに固定信号αが加算された信号（ｘ＋α）が入力され、第２のＡＤ変換器２２には入力信号ｘから固定信号α分差し引かれた信号（ｘ−α）が入力される。
第１のＡＤ変換器１１の第１の出力信号（デジタル信号）ｂ１および第２のＡＤ変換器の第２の出力信号（デジタル信号）ｂ２は非線形補償部３０に入力される。
【００１８】
非線形補償部３０は、第１の非線形補償器（ＮＣＭ１）３１および第２の非線形補償器（ＮＣＭ２）３２を有する。
第１の非線形補償器３１は、フィルタ５０から供給される制御変数信号ｃに応じて、第１のＡＤ変換器２１の第１の出力信号ｂ１の非線形性歪みを補償し、その結果を第１の信号ｄ１として非線形検出部４０および出力部６０に出力する。
第２の非線形補償器３２は、フィルタ５０から供給される制御変数信号ｃに応じて、第２のＡＤ変換器２２の第２の出力信号ｂ２の非線形性歪みを補償し、その結果を第２の信号ｄ２として非線形検出部４０および出力部６０に出力する。
【００１９】
図３は、本実施形態に係る非線形補償部における非線形補償の概念を説明するための図である。
図３において、横軸が入力を、縦軸が出力を示している。
【００２０】
第１の非線形補償器３１および第２の非線形補償器３２は、図３中に実線ＡやＢで示すように、入出力間伝達特性の線形性が歪む非線形部分を制御変数信号ｃに応じて、図中破線で示す線形の直接Ｃに収束するように補償する。
なお、本実施形態では、線形性が歪む非線形部分を、曲率を持つ部分として処理する。
したがって、非線形補償部３０は、制御変数信号ｃに応じて曲率が０となるように（０に近づくように）、補償処理を行う。
【００２１】
非線形検出部４０は、第１の非線形補償器３１による第１の信号ｄ１および第２の非線形補償器３２による第２の信号ｄ２を入力する。
非線形検出部４０は、第１の信号ｄ１および第２の信号ｄ２に応じて、第１の非線形補償器３１および第２の非線形補償器３２が、第１のＡＤ変換器２１および第２のＡＤ変換器２２の非線形性歪をどれだけ補償しているかを推定する機能を有する。
非線形検出部４０は、非線形性歪みを曲率として、第１の信号ｄ１と第２の信号ｄ２の差分に基づき入力アナログ信号の信号強度に依存する曲率を推定し、この曲率部分を打ち消すように制御変数信号δを生成してフィルタ５０に出力する。
【００２２】
非線形検出部４０は、強度取得部４１、曲率取得部４２、および制御変数生成部４３を含んで構成されている。
【００２３】
強度取得部４１は、第１の信号ｄ１と第２の信号ｄ２を加算した加算信号（ｄ１＋ｄ２）に基づいて入力アナログ信号ｘの信号強度を求める。
より具体的には、強度取得部４１は、加算器４１１、絶対値取得部４１２および第１の微分器４１２を有する。
加算器４１１は、第１の信号ｄ１と第２の信号ｄ２を加算した加算信号（ｄ１＋ｄ２）を絶対値取得部４１２に出力する。
なお、加算器４１１は、第１の非線形補償器３１による第１の信号ｄ１および第２の非線形補償器３２による第２の信号ｄ２を加算して出力する出力部６０としての機能を併せ持つ。
絶対値取得部４１２は、加算信号（ｄ１＋ｄ２）を２乗して、加算信号（ｄ１＋ｄ２）の絶対値信号［（ｄ１＋ｄ２）２] ［ｎ］を取得し、絶対値信号［（ｄ１＋ｄ２）２] ［ｎ］を第１の微分器４１３に出力する。
第１の微分器４１３は、絶対値取得部４１２で取得される絶対値信号［（ｄ１＋ｄ２）２]を微分して入力アナログ信号の信号強度［［（ｄ１＋ｄ２）２］［ｎ］−［（ｄ１＋ｄ２）２] ［ｎ−１］］を取得し、この信号強度を制御変数生成部４３に出力する。
第１の微分器４１３は、前回（ｎ−１）の絶対値信号［（ｄ１＋ｄ２）２] ［ｎ−１］をラッチするフリップフロップ４１３１を有する。第１の微分器４１３は、今回（ｎ）の絶対値信号［（ｄ１＋ｄ２）２］［ｎ］からラッチされた前回（ｎ−１）の絶対値信号［（ｄ１＋ｄ２）２] ［ｎ−１］を減算する減算器（加算器）４１３２を有する。
【００２４】
曲率取得部４２は、第２の信号ｄ２から第１の信号ｄ１を減算した差分信号（ｄ２−ｄ１＝−（ｄ１−ｄ２））に基づいて入力アナログ信号ｘの信号強度に依存する曲率を取得する。換言すると、曲率取得部４２は、第２の信号ｄ２と第１の信号ｄ１の差分をとった差分信号（ｄ２−ｄ１＝−（ｄ１−ｄ２））に基づいて入力アナログ信号ｘの信号強度に依存する曲率成分を含む信号強度を取得する。
より具体的には、曲率取得部４２は、減算器４２１および第２の微分器４２２を有する。
減算器４２１は、第２の信号ｄ２から第１の信号ｄ１を減算した差分信号（ｄ２−ｄ１＝−（ｄ１−ｄ２））を取得し、差分信号（ｄ２−ｄ１＝−（ｄ１−ｄ２））［ｎ］を第２の微分器４２２に出力する。
第２の微分器４２２は、減算器４２１で出力される差分信号（ｄ２−ｄ１＝−（ｄ１−ｄ２））［ｎ］を微分して、信号強度に依存する曲率成分を含む曲率信号｛（ｄ１−ｄ２）｜［ｎ］−（ｄ１−ｄ２）｜［ｎ−１］｝を取得する。第２の微分器４２２は、曲率信号｛｜（ｄ１−ｄ２）［ｎ］−（ｄ１−ｄ２）｜［ｎ−１］｝を制御変数生成部４３に出力する。
第２の微分器４２２は、前回（ｎ−１）の差分信号（ｄ２−ｄ１＝−（ｄ１−ｄ２））［ｎ−１］をラッチするフリップフロップ４２２１を有する。
そして、第２の微分器４２２は、今回（ｎ）の差分信号（ｄ２−ｄ１＝−（ｄ１−ｄ２））［ｎ］からラッチされた前回（ｎ−１）の差分信号（ｄ２−ｄ１＝−（ｄ１−ｄ２））［ｎ−１］を減算する減算器（加算器）４２２２を有する。
【００２５】
制御変数生成部４３は、曲率取得部４２で取得された曲率および強度取得部４１で取得された信号強度に応じて雑音成分が除去される前の制御変数信号δを生成し、制御変数信号δをフィルタ５０に出力する。
制御変数生成部４３は、除算器４３１を有する。
除算器４３１は、第２の微分器４２２２で取得された曲率信号曲率信号｛（ｄ１−ｄ２）｜［ｎ］−（ｄ１−ｄ２）｜［ｎ−１］｝を第１の微分器４１２２で出力された信号強度［［（ｄ１＋ｄ２）２］［ｎ］−［（ｄ１＋ｄ２）２] ［ｎ−１］］で除して制御変数信号δを生成する。
【００２６】
フィルタ５０は、非線形検出部４０から出力される制御変数信号δに対してフィルタリング処理を施して雑音に依存しない制御変数信号ｃとして非線形補償部３０の第１の非線形補償器３１および第２の非線形補償器３２に供給する。
フィルタ５０は、係数付与部５１および積分器５２を有する。
係数付与部５１は、非線形検出部４０から出力される制御変数信号δに対してフィルタ係数μを掛け合わせ、この信号μδを積分器５２に出力する。
積分器５２は、信号μδを積分して量子化雑音等が除去された制御変数信号ｃを生成する。
積分器５２は、信号μδと生成した制御変数信号ｃを加算する加算器５２１と、加算器５２１の出力信号をラッチするフリップフロップ５２２と、を有する。
【００２７】
出力部６０は、基本的に、加算器６１を含み、第１の非線形補償器３１による第１の信号ｄ１および第２の非線形補償器３２による第２の信号ｄ２を加算して、この加算信号（ｄ１＋ｄ２）をデジタル信号ｙとして出力する。
【００２８】
次に、以上の構成を有するＡＤ変換装置１０が非線形補償処理のさらに詳細な動作原理を説明し、また、係数αについて考察する。
【００２９】
ＡＤ変換装置１０において、入力アナログ信号ｘに差分付与回路２３で固定信号α分が加算された信号が第１のＡＤ変換器２１に入力される。また、アナログ信号ｘに差分付与回路２３で固定信号α分が差し引かれた（減算された）信号が第２のＡＤ変換器２２に入力される。
第１のＡＤ変換器１１からは第１の出力信号（デジタル信号）ｂ１が第１の非線形補償器３１に入力される。また、第２のＡＤ変換器の第２の出力信号（デジタル信号）ｂ２は第２の非線形補償器３２に入力される。
第１の非線形補償器３１では、フィルタ５０から供給される制御変数信号ｃに応じて、第１のＡＤ変換器２１の第１の出力信号ｂ１の非線形性歪みが補償され、その結果が第１の信号ｄ１として非線形検出部４０および出力部６０に出力される。
第２の非線形補償器３２では、フィルタ５０から供給される制御変数信号ｃに応じて、第２のＡＤ変換器２２の第２の出力信号ｂ２の非線形性歪みが補償され、その結果が第２の信号ｄ２として非線形検出部４０および出力部６０に出力される。
出力部６０においては、第１の信号ｄ１と第２の信号ｄ２が加算され、次の（式２）で示すような加算信号が系全体の出力デジタル信号ｙとして出力される。
【００３０】
【数２】
【００３１】
非線形補償部３０から出力される第１の信号ｄ１と第２の信号ｄ２は、同時並列的に非線形検出部４０にも入力される。
非線形検出部４０では、非線形性歪みを曲率として、第１の信号ｄ１と第２の信号ｄ２の差分に基づき入力アナログ信号の信号強度に依存する曲率が推定され、この曲率部分を打ち消すように制御変数信号δが生成される。
非線形検出部４０においては、制御変数信号δを生成するために、入力された第１の信号ｄ１と第２の信号ｄ２に対して、それぞれ（式３）で示すような演算を施すことにより、雑音が除去される前の制御変数信号δが生成される。
【００３２】
【数３】
【００３３】
この演算によって非線形検出部４０は、非線形補償部３０の第１の非線形補償器３１および第２の非線形補償器３２が第１のＡＤ変換器２１と第２のＡＤ変換器２２の非線形性をどれだけ正しく補償しているかを推定している。
そして、ＡＤ変換器から生じるランダムな雑音や量子化誤差を除くため、この制御変数信号δは最小２乗（ＬＭＳ）フィルタ５０に入力される。
フィルタ５０では、（式４）に示すように、一定係数μの重み付けで積分（積算）されてフィルタリングされた制御変数信号ｃとして出力される。
【００３４】
【数４】
【００３５】
この制御変数信号ｃは、非線形補償部３０の第１の非線形補償器３１および第２の非線形補償器３２にフィードバックとして入力され、この変数によってその非線形特性を変化させる。
【００３６】
［非線形補償部］
図４（Ａ）および（Ｂ）は、本実施形態に係る非線形補償器の構成例を示す図である。
図４（Ａ）は非線形補償器の概念的構成を、図４（Ｂ）は非線形補償器の構成例を示している。
ここでは、第１の非線形補償器３１の構成例について説明する。第２の非線形補償器３２は第１の非線形補償器３１と同様の構成を有する。
非線形補償器３１は、３乗器３１１、乗算器３１２、および加算器３１３を有する。
この非線形補償器３１は、入力信号ｂ１を３乗し、その３乗信号に制御変数ｃを掛け合わせた信号を、入力信号ｂ１に加算して第１の信号ｄ１を出力する。
非線形補償器３２も同様に、入力信号ｂ２を３乗し、その３乗信号に制御変数ｃを掛け合わせた信号を、入力信号ｂ２に加算して第２の信号ｄ２を出力する。
すなわち、非線形補償器は、（式５）の処理と同様となるように構成されている。
【００３７】
【数５】
【００３８】
これがＡＤ変換器の非線形性を補償し得ることを次に説明する。
図５は、本実施形態に係るＡＤ変換器（ＡＤＣ）と非線形補償器（ＮＣＭ）とを接続した系を示す図である。
図５に示すように、ＡＤ変換器２１（２２）と非線形補償器３１（３２）とを接続した系を考える。
ＡＤ変換器と非線形補償器の特性がそれぞれ（式１）と（式５）で表されることから、この系の出力ｄは３次歪みに注目する近似により、次の（式６）で与えられる。
【００３９】
【数６】
【００４０】
したがって、非線形補償器の制御変数ｃを正しく、つまり下記の（式７）となるように設定したならば、（式６）よりこの系の出力ｄから歪成分が消失される。
【００４１】
【数７】
【００４２】
これにより、非線形補償器がＡＤ変換器の歪を補償できることが示された。
実際には、（式１）で表されているように、ＡＤ変換器にはより高次の歪みが存在し、また非線形補償器起因でも高次の歪みが生じる。
このため、その結果として歪みを最大限に補償するための非線形補償器の制御変数ｃの最適値は（式７）からは少し変化するが、この場合も大部分の歪みを補償できる最適値が存在する。
【００４３】
［非線形検出部］
（式１）で表されたように、歪みとは入出力特性に関する曲率である。
非線形検出部４０では（式３）によってこの曲率を推定してフィードバックすることにより、ＡＤ変換器と非線形補償器を接続した系の曲率が０となるように収束させている。
ＡＤ変換器の特性を表す（式１）と非線形補償器の特性を表す（式５）とを非線形検出部４０の演算（式３）に代入すると次の（式８）の関係を得る。
【００４４】
【数８】
【００４５】
この（式８）より（式９）の関係を得る。
【００４６】
【数９】
【００４７】
したがって、フィードバックによって上記の制御変数信号δが０に収束すると（式９）より（式１０）の関係を得る。
【００４８】
【数１０】
【００４９】
これは（式７）と同一であり、故に非線形検出部４０の出力δが０に収束したときには、非線形補償器（ＮＣＭ１とＮＣＭ２）３１，３２はＡＤ変換器（ＡＤＣ１とＡＤＣ２）２１，２２を補償できていることになる。
既に述べたように、実際にはＡＤ変換器にはより高次の歪みが存在し、また非線形補償器起因でも高次の歪みが生じる。このため、（式９）そのものはあまり正確ではないが、歪みの総量を最小化する非線形補償器の制御変数ｃが存在し、非線形検出部４０は曲率の最小化によりこの最適値に制御変数ｃを収束させる。
【００５０】
［ＡＤＣ内雑音（量子化雑音と回路雑音）］
ここで、ＡＤ変換器内の雑音およびその除去処理について説明する。
図６は、ＡＤ変換器内の雑音（量子化雑音と回路雑音）について説明するための図である。
ＡＤ変換器の伝達特性を表わす（式１）や（式８）においては無視したが、図６に示すように実際のＡＤ変換器は各種の雑音（量子化雑音や回路雑音）も注入される。
これらのランダムな雑音に依存せずに制御変数信号ｃを収束させるためのフィルタとして、非線形検出部４０の出力である制御変数信号δはＬＭＳフィルタ５０に入力される。ＬＭＳフィルタ係数μを大きくすると制御変数信号ｃは高速で収束するが、上記の諸雑音が制御変数ｃにも加わるため、結果としてＡＤ変換精度が低下する。
一方でフィルタ係数μを小さくすると、諸雑音は十分にフィルタリングされて制御変数ｃには加わらないが、制御変数ｃが収束するのに必要な時間が長くなる。
【００５１】
以上説明したように、本第１の実施形態のＡＤ変換装置１０は、無線通信における受信機をはじめとし、オーディオ機器や医療計測器等に応用されるＡＤ変換器において発生する歪み成分が同一のＡＤ変換器を２つ有する。
ＡＤ変換装置１０は、ＡＤ変換器２１，２２それぞれの入力に適切な係数を掛ける回路２３をＡＤ変換器２２の前段に有する。
ＡＤ変換装置１０は、非線形補償部３０、非線形検出部４０、最小２乗フィルタ５０、出力部５０から構成されるデジタル信号処理部分をＡＤ変換器２１，２２の後段に配置される。
以上の構成を有する本実施形態のＡＤ変換装置１０によれば、ダイナミックレンジが歪みで制限されるＡＤ変換器の特性を大幅に改善することができる。
この技術は、低電源電圧化でのＡＤ変換器の設計において特に有効となる。
【００５２】
＜２．第２の実施形態＞
図７は、本第２の実施形態に係る非線形（歪み）補償機能を含むＡＤ変換装置の構成を示す図である。
【００５３】
本第２の実施形態に係るＡＤ変換装置１０Ａが第１の実施形態のＡＤ変換装置１０と異なる点は、ＡＤ変換部２０Ａの差分付与回路２３Ａにおいて第２のＡＤ変換器２２への入力信号のみに固定信号α分の差分を付与するようにしたことにある。
すなわち、この差分付与回路２３Ａは、第２のＡＤ変換器２２の入力側に減算器２３２が配置されている。
記差分付与回路２３Ａは，入力アナログ信号ｘを第１のＡＤ変換器２１に入力し、入力アナログ信号ｘから固定信号αを減算して第２のＡＤ変換器２２に入力する。
【００５４】
［αについて］
図２の構成においては、第１のＡＤ変換器２１と第２のＡＤ変換器２２それぞれ一定の固定信号αを加減したが、本第２の実施形態のように、一方のみのＡＤ変換器に一定固定信号αを加減した場合も本構成は同等の効果をもたらす。
ただし、この場合にはこの系の出力ｙには固定信号αが含まれてしまうが、ＡＤ変換器の出力の固定信号（ＤＣ信号）はその後段のデジタル回路にて除去するような用途においては、上記の事態は特に問題とはならない。無線通信におけるローインタフェース（Low-IF）アーキテクチャと呼ばれる構成が上記の例である。
【００５５】
[一定利得（ゲイン）αの実現形態例]
本技術の構成（図２、図７）はＡＤ変換器そのものの構成には依存しない。ただし、ＡＤ変換器の構成に依存して、最適な一定信号αを付与する構成は異なる。ここではそれらの実施形態例に関して述べる。
【００５６】
＜３．第３の実施形態＞
図８は、本第３の実施形態に係る非線形（歪み）補償機能を含むＡＤ変換装置の構成を示す図である。
【００５７】
本第３の実施形態に係るＡＤ変換装置１０Ｂが第１の実施形態のＡＤ変換装置１０と異なる点は、ＡＤ変換部２０Ｂにおいて、第１のＡＤ変換器２１Ｂおよび第２のＡＤ変換器２２Ｂとして、連続時間系のΔΣ型ＡＤ変換器を適用したことにある。
本第３の実施形態に係るＡＤ変換部２０Ｂは、差分付与回路２３をＡＤ変換器の入力部で共用するように構成されている。
第３の実施形態においては、第１のＡＤ変換器２１Ｂの入力部と第２のＡＤ変換器２２Ｂの入力部のいずれか一方において、入力信号用抵抗Ｒｉｎに加えて固定信号α（Ｖａ）用の入力抵抗が接続されている。
【００５８】
図９は、図８のΔΣ型ＡＤ変換器としてのΔΣ変調器の構成例を示す回路図である。
【００５９】
図９のΔΣ変調器２００は、連続時間系２次１ビットフィードバック型ΔΣ変調器として形成されている。
【００６０】
図９のΔΣ変調器２００は、積分器ＩＮＴ１，ＩＮＴ２、量子化器Ｑｕａｎ、加算器ＡＤＤ１，ＡＤＤ２、およびデジタルアナログ（ＤＡ）変換器ＤＡＣ１，ＤＡＣ２により構成される。
【００６１】
図９において、ｕはアナログ入力信号を表し、ｖはデジタル出力信号を表している。ａ1とａ2はそれぞれＤＡ変換器ＤＡＣ１とＤＡＣ２の帰還利得を表し、ｃ1とｃ2は積分器ＩＮＴ１とＩＮＴ２の利得を表し、Ｑは量子化器Ｑｕａｎの実効利得を表している。
このとき量子化器Ｑｕａｎにおいて発生する量子化雑音のｖへの雑音伝達関数（ＮＴＦ）は、高域通過型の周波数特性を示す。
つまり、ΔΣ変調器２００において帰還の効果により量子化器Ｑｕａｎで発生する量子化雑音はノイズシェイピングを受け高周波数領域に移されることにより信号帯域内では高いＳＮ比が得られる。
【００６２】
図１０（Ａ）および（Ｂ）は、図９のΔΣ変調器の入力部の構成例を示す図である。
図１０のΔΣ変調器２００の入力部２１０は、差動の入力信号を受信する回路として構成されている。
【００６３】
たとえば、連続時間ΔΣ変調器（ＡＤ変換器）のようなＡＤ変換器においては、その入力部２１０は、一般的に、図１０（Ａ）のような構成となっている。
入力部２１０は、入力抵抗Ｒｉｎ２１、Ｒｉｎ２２、容量Ｃ２１，Ｃ２２、および差動入出力の演算増幅器（オペアンプ）ＯＰＡ２１により構成されている。
また、入力部２１０は、第１のアナログ信号入力端子ＴＶｉｎｐ、および第２のアナログ信号入力端子ＴＶｉｎｍを有する。
この構成は、図９の積分器ＩＮＴ２の部分に相当する。
なお、図１０においては、ＤＡＣ２からの負荷抵抗を含むフィードバック経路は省略されているが、実際には、演算増幅器ＯＰＡ２１の入力側に負荷抵抗を含むフィードバック経路が接続される。
【００６４】
本第２の実施形態においては、図１０（Ｂ）に示すように、固定信号α（Ｖａ）用入力抵抗Ｒｉｎ２３，Ｒｉｎ２４を有する。
また、入力部２１０は、第１の固定信号入力端子ＴＶａｐ、および第２の固定信号入力端子ＴＶａｍを有する。
【００６５】
第１のアナログ信号入力端子ＴＶｉｎｐは、入力抵抗Ｒｉｎ２１を介して演算増幅器ＯＰＡ２１の正側入力端子（＋）に接続されている。
第２のアナログ信号入力端子ＴＶｉｎｍは、入力抵抗Ｒｉｎ２２を介して演算増幅器ＯＰＡ２１の負側入力端子（−）に接続されている。
演算増幅器ＯＰＡ２１の負側出力端子（−）と正側入力端子（＋）間に容量Ｃ２１が接続されている。
演算増幅器ＯＰＡ２１の正側出力端子（＋）と負側出力端子（−）間に容量Ｃ２２が接続されている。
そして、第１の固定信号入力端子ＴＶａｐは、入力抵抗Ｒｉｎ２３を介して演算増幅器ＯＰＡ２１の正側入力端子（＋）に接続されている。
第２の固定信号入力端子ＴＶａｍは、入力抵抗Ｒｉｎ２４を介して演算増幅器ＯＰＡ２１の負側入力端子（−）に接続されている。
【００６６】
本第３の実施形態においては、図１０（Ｂ）に示すように、固定電圧Ｖａ（α）を入力抵抗Ｒｉｎ２３，Ｒｉｎ２４を用いて演算増幅器ＯＰＡ２１と接続することにより、ＡＤ変換器と融合された形で固定信号αの加減が実現される。
【００６７】
本第３の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【００６８】
＜４．第４の実施形態＞
図１１は、本第４の実施形態に係る非線形（歪み）補償機能を含むＡＤ変換装置の構成を示す図である。
【００６９】
本第４の実施形態に係るＡＤ変換装置１０Ｃが第１の実施形態のＡＤ変換装置１０と異なる点は、第１のＡＤ変換器２１Ｃおよび第２のＡＤ変換器２２Ｃとして、パイプライン(Pipeline)型ＡＤ変換器を適用したことにある。
第４の実施形態においては、第１のＡＤ変換器２１Ｃの入力部と第２のＡＤ変換器２２Ｃの入力部のいずれか一方において、入力信号用容量Ｃｉｎに加えて固定信号α（Ｖａ）用の入力容量が接続されている。
【００７０】
図１２（Ａ）および（Ｂ）は、図１１のパイプライン型ＡＤ変換器の入力部の構成例を示す回路図である。
【００７１】
たとえば、連続時間ΔΣ変調器（ＡＤ変換器）のようなＡＤ変換器においては、その入力部２１０は、一般的に、図１２（Ａ）のような構成となっている。
入力段回路２２０は、一般的に図１２（Ａ）に示すように、演算増幅器ＯＰＡ２２１、容量Ｃ２２１，Ｃ２２２、サンプリング用容量Ｃｉｎ２２１，Ｃｉｎ２２２を有する。
入力段回路２２０は、差動入力電圧＋Ｖｉｎ，−Ｖｉｎの入力端子Ｔ２２１，Ｔ２２２、スイッチＳＷ２２１〜ＳＷ２２８、およびノードＮＤ２２１〜ＮＤ２２８を有する。
【００７２】
そして、本第４の実施形態においては、図１２（Ｂ）に示すように、固定信号α（Ｖａ）用入力抵抗Ｃｉｎ２２３，Ｃｉｎ２２４を有する。
入力段回路２２０は、差動入力電圧＋Ｖａ，−Ｖａの入力端子Ｔ２２３，Ｔ２２４、スイッチＳＷ２２９〜ＳＷ２３２、およびノードＮＤ２２９，ＮＤ２３０を有する。
【００７３】
サンプリング容量Ｃｉｎ２２１はノードＮＤ２２１とノードＮＤ２２３との間に接続され、サンプリング容量Ｃｉｎ２２２はノードＮＤ２２２とノードＮＤ２２４との間に接続されている。
容量Ｃ２２１は、演算増幅器ＯＰＡ２２１の第１入力側ノードＮＤ２２５と第１出力側ノードＮＤ２２７との間に接続されている。容量Ｃ２２２は演算増幅器ＯＰＡ２２１の第２入力側ノードＮＤ２２６と第２出力側ノードＮＤ２２８との間に接続されている。
【００７４】
スイッチＳＷ２２１は入力端子Ｔ２２１とノードＮＤ２２１との間に接続され、信号Φｄｌによりオン、オフされ、スイッチＳＷ２２２は入力端子Ｔ２２２とノードＮＤ２２２との間に接続され、信号Φｄｌによりオン、オフされる。
スイッチＳＷ２２３はノードＮＤ２２１と基準電位との間に接続され、信号Φの反転信号／Φ（／は反転を示す）によりオン、オフされる。
スイッチＳＷ２２４はノードＮＤ２２２と基準電位との間に接続され、信号Φの反転信号／Φによりオン、オフされる。
スイッチＳＷ２２５はノードＮＤ２２３と基準電位との間に接続され、信号Φによりオン、オフされる。
スイッチＳＷ２２６はノードＮＤ２２４と基準電位との間に接続され、信号Φによりオン、オフされる。
【００７５】
スイッチＳＷ２２７はノードＮＤ２２３とノードＮＤ２２５との間に接続され、信号Φの反転信号／Φによりオン、オフされる。
スイッチＳＷ２２８はノードＤ２２４とノードＮＤ２２６の間に接続され、信号Φの反転信号／Φによりオン、オフされる。
【００７６】
サンプリング容量Ｃｉｎ２２３はノードＮＤ２２９とノードＮＤ２２３との間に接続され、サンプリング容量Ｃｉｎ２２４はノードＮＤ２３０とノードＮＤ２２４との間に接続されている。
スイッチＳＷ２２９は入力端子Ｔ２２３とノードＮＤ２２９との間に接続され、信号Φｄｌによりオン、オフされ、スイッチＳＷ２４０は入力端子Ｔ２２４とノードＮＤ２３０との間に接続され、信号Φｄｌによりオン、オフされる。
スイッチＳＷ２３０はノードＮＤ２２９と基準電位との間に接続され、信号Φの反転信号／Φ（／は反転を示す）によりオン、オフされる。
スイッチＳＷ２３０４はノードＮＤ２３０と基準電位との間に接続され、信号Φの反転信号／Φによりオン、オフされる。
【００７７】
サンプリング容量Ｃｉｎ２２１は、スイッチＳＷ２２５がオン状態のときに入力電圧Ｖｉｎをサンプリングし、オフ状態のときにサンプリングした電圧ＶｉｎをノードＮＤ２２３側に発生し、その電圧信号を出力する。
サンプリング容量Ｃｉｎ２２２は、スイッチＳＷ２２６がオン状態のときに入力電圧−Ｖｉｎをサンプリングし、オフ状態のときにサンプリングした電圧−ＶｉｎをノードＮＤ２２４側に発生し、その電圧信号を出力する。
サンプリング容量Ｃｉｎ２２３は、スイッチＳＷ２２５がオン状態のときに入力電圧Ｖａサンプリングし、オフ状態のときにサンプリングした電圧ＶａをノードＮＤ２２３側に発生し、その電圧信号を出力する。
サンプリング容量Ｃｉｎ２２４は、スイッチＳＷ２２６がオン状態のときに入力電圧−Ｖａをサンプリングし、オフ状態のときにサンプリングした電圧−ＶａをノードＮＤ２２４側に発生し、その電圧信号を出力する。
【００７８】
本第４の実施形態においては、図１２（Ｂ）に示すように、固定電圧Ｖａ（α）を入力信号経路と同様な入力容量Ｃｉｎ２２３，Ｃｉｎ２２４やスイッチＳＷ２２９，ＳＷ２３０を用いて演算増幅器ＯＰＡ２１と接続する。これにより、ＡＤ変換器と融合された形で固定信号αの加減が実現される。
【００７９】
たとえばパイプライン型ＡＤ変換器や離散時間ΔΣＡＤ変換器のようなＡＤ変換器においては、その入力部は図１３に示すような構成を採ることが可能で、容量とスイッチと演算増幅器ＯＰＡ２２１により構成されている。
この回路の利得（ゲイン）は容量の比により定まる。
したがって、本構成においては、第２のＡＤ変換器２２Ｃの入力容量Ｃｉｎをα倍した値とすることにより、ＡＤ変換器と融合された形で一定ゲインαが実現される。
【００８０】
本第４の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【００８１】
＜５．第５の実施形態＞
図１３は、本第５の実施形態に係る信号処理システムの構成例を示すブロック図である。
【００８２】
本信号処理システム１００は、第１から第４の実施形態に係るＡＤ変換装置１０〜１０Ｃが適用可能な信号処理システムとして形成されている。信号処理システム１００としては、通信機の受信装置の信号処理システム等が例示される。
【００８３】
本信号処理システム１００は、アナログ信号処理回路１１０、ＡＤ変換器１２０、およびデジタル信号処理回路１３０を含んで構成されている。
信号処理システム１００において、ＡＤ変換器１２０として、第１から第３の実施形態に係るＡＤ変換装置１０〜１０Ｃのいずれかが適用可能である。
【００８４】
図１４の信号処理システム１００では、信号処理をできるだけデジタル信号処理回路１３０で行い、アナログ信号処理回路１１０の規模を小さくすることで、小型化・高効率化が見込める。
ここで、上記のようなシステムを実現する、すなわちアナログ信号処理回路１１０で行っていた信号処理をデジタル信号処理回路１３０で行うためには、できるだけ元の信号の情報を損なわずにＡＤ変換することが必要になる。このため、高いＳＮ比を持つＡＤ変換器が必要となる。
【００８５】
より高いＳＮ比を実現するには、＜１＞分解能（bit数）をより高くする、＜２＞回路の雑音をより小さくする、という２つの条件が必要となる。また、ＡＤ変換器には高い変換速度も必要となる。これは扱う情報量がシステムの高度化に合わせて多くなってきているためである。
このような条件に適合するＡＤ変換器１２０の例として、パイプライン型ＡＤ変換器として機能する第４の実施形態に係るＡＤ変換装置１０Ｃが適用可能である。
【００８６】
なお、上述した実施形態においては、シングル動作、差動動作のどちらでも適用可能である。
【００８７】
なお、本技術は以下のような構成もとることができる。
（１）入力アナログ信号をデジタル信号に変換する第１のアナログデジタル（ＡＤ）変換器と、
入力アナログ信号をデジタル信号に変換する第２のＡＤ変換器と、
上記第１のＡＤ変換器への入力アナログ信号と上記第２のＡＤ変換器の入力アナログ信号との間に少なくとも固定信号α分の差分を持たせて対応する上記第１のＡＤ変換器および上記第２の変換器に入力する差分付与部と、
供給される制御変数信号に応じて、上記第１のＡＤ変換器の第１の出力信号の非線形性歪みを補償する第１の非線形補償部と、
供給される上記制御変数信号に応じて、上記第２のＡＤ変換器の第２の出力信号の非線形性歪みを補償する第２の非線形補償部と、
上記第１の非線形補償部による第１の信号および上記第２の非線形補償部による第２の信号に応じて、上記第１の非線形補償部および上記第２の非線形補償部が、上記第１のＡＤ変換器および上記第２のＡＤ変換器の非線形性歪をどれだけ補償しているかを推定する非線形検出部と、を有し、
上記非線形検出部は、
非線形性歪みを曲率として、上記第１の信号と上記第２の信号の差分に基づき上記入力アナログ信号の信号強度に依存する曲率を推定し、当該曲率部分を打ち消すように上記制御変数信号を生成して第１の非線形補償部および上記第２の非線形補償部に出力する
ＡＤ変換装置。
（２）上記非線形検出部は、
上記第１の信号と上記第２の信号を加算した加算信号に基づいて上記入力アナログ信号の信号強度を求める強度取得部と、
上記第２の信号と上記第１の信号の差分をとった差分信号に基づいて上記入力アナログ信号の信号強度に依存する曲率を取得する曲率取得部と、
上記曲率取得部で取得された曲率および強度取得部で取得された信号強度に応じて上記制御変数信号を生成する制御変数生成部と、を含む
上記（１）記載のＡＤ変換装置。
（３）上記強度取得部は、
上記第１の信号と上記第２の信号を加算して上記加算信号を出力する加算器と、
上記加算器による加算信号の絶対値信号を取得する絶対値取得部と、
上記絶対値取得部で取得される上記絶対値信号を微分して上記入力アナログ信号の信号強度を取得する第１の微分器と、を含み、
上記曲率取得部は、
上記第２の信号と上記第１の信号の差分をとった上記差分信号を出力する減算器と、
上記減算器による差分信号を微分して上記入力アナログ信号の信号強度に依存する曲率を取得する第２の微分器と、を含み、
上記制御変数生成部は、
上記第２の微分器で取得された曲率を上記第１の微分器で出力された信号強度で除して上記制御変数信号を生成する除算器を含む
上記（２）記載のＡＤ変換装置。
（４）上記非線形検出部から出力される上記制御変数信号に対してフィルタリング処理を施して雑音に依存しない制御変数信号として上記第１の非線形補償部および上記第２の非線形補償部に供給するフィルタを有する
上記（１）から（３）のいずれか一に記載のＡＤ変換装置。
（５）上記第１の非線形補償部による第１の信号および上記第２の非線形補償部による第２の信号を加算して出力する出力部を有する
上記（１）から（４）のいずれか一に記載のＡＤ変換装置。
（６）上記差分付与部は、
上記入力アナログ信号に上記固定信号αを加算して上記第１のＡＤ変換器に入力し、
上記入力アナログ信号から上記固定信号αを減算して上記第２のＡＤ変換器に入力する
上記（１）から（５）のいずれか一に記載のＡＤ変換装置。
（７）上記差分付与部は、
上記入力アナログ信号を上記第１のＡＤ変換器に入力し、
上記入力アナログ信号から上記固定信号αを減算して上記第２のＡＤ変換器に入力する
上記（１）から（５）のいずれか一に記載のＡＤ変換装置。
（８）上記第１のＡＤ変換器および上記第２のＡＤ変換器は、ΔΣ変調器により形成され、
上記ΔΣ変調器は、
少なくとも一つの積分器と、
積分容量を含み、上記積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
上記量子化器によるデジタル信号をアナログ信号に変換し、上記積分器の入力側に帰還させる少なくとも一つのデジタルアナログ（ＤＡ）変換器と、
入力アナログ信号が入力される第１の入力抵抗と、を含み、
上記第１のＡＤ変換器および上記第２のＡＤ変換器のうちの少なくとも一方は、
固定信号が入力される第２の入力抵抗を、さらに含む、
上記（１）から（７）のいずれか一に記載のＡＤ変換装置。
（９）上記第１のＡＤ変換器および上記第２のＡＤ変換器の少なくとも一方は、
入力段に入力アナログ信号をサンプリングするための第１の入力容量と、
入力段に上記固定信号をサンプリングするための第２の入力容量と、
を含むパイプライン型ＡＤ変換器により形成されている
上記（１）から（７）のいずれか一に記載のＡＤ変換装置。
（１０）アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換装置を有し、
上記ＡＤ変換装置は、
入力アナログ信号をデジタル信号に変換する第１のアナログデジタル（ＡＤ）変換器と、
入力アナログ信号をデジタル信号に変換する第２のＡＤ変換器と、
上記第１のＡＤ変換器への入力アナログ信号と上記第２のＡＤ変換器の入力アナログ信号との間に少なくとも固定信号α分の差分を持たせて対応する上記第１のＡＤ変換器および上記第２の変換器に入力する差分付与部と、
供給される制御変数信号に応じて、上記第１のＡＤ変換器の第１の出力信号の非線形性歪みを補償する第１の非線形補償部と、
供給される上記制御変数信号に応じて、上記第２のＡＤ変換器の第２の出力信号の非線形性歪みを補償する第２の非線形補償部と、
上記第１の非線形補償部による第１の信号および上記第２の非線形補償部による第２の信号に応じて、上記第１の非線形補償部および上記第２の非線形補償部が、上記第１のＡＤ変換器および上記第２のＡＤ変換器の非線形性歪をどれだけ補償しているかを推定する非線形検出部と、を有し、
上記非線形検出部は、
非線形性歪みを曲率として、上記第１の信号と上記第２の信号の差分に基づき上記入力アナログ信号の信号強度に依存する曲率を推定し、当該曲率部分を打ち消すように上記制御変数信号を生成して第１の非線形補償部および上記第２の非線形補償部に出力する
信号処理システム。
【符号の説明】
【００８８】
１０，１０Ａ，１０Ｂ，１０Ｃ・・・ＡＤ変換装置、２０，２０Ａ〜２０Ｃ・・・ＡＤ変換部、２１，２１Ａ〜２１Ｃ・・・第１のＡＤ変換器、２２，２２Ａ〜２２Ｃ・・・第２のＡＤ変換器、３０・・・非線形補償部、３１・・・第１の非線形補償器、３２・・・第２の非線形補償器、４０・・・非線形検出部、４１・・・強度取得部、４１１・・・加算器、４１２・・・絶対値取得部、４１３・・・第１の微分器、４２・・・曲率取得部、４２１・・・減算器、４２２・・・第２の微分器、４３・・・制御変数生成部、４３１・・・除算器、５０・・・フィルタ、６０・・・出力部、２００・・・ΔΣ変調器、ＤＡＣ１，ＤＡＣ２・・・ＤＡ変換器、ＩＮＴ１，ＩＮＴ２・・・積分器、Ｑｕａｎ１・・・量子化器、ＡＤＤ１、ＡＤＤ２・・・加算器、２２０・・・パイプラインＡＤ変換器の入力段回路。
【技術分野】
【０００１】
本技術は、無線通信における受信機をはじめとし、オーディオ機器や医療計測器等に応用されるアナログデジタル（ＡＤ）変換装置および信号処理システムに関するものである。
【背景技術】
【０００２】
図１は、ＡＤ変換器（ＡＤＣ；Analog to Digital Converter）の概略構成を示す図である。
図１において、ＸはＡＤ変換器１の入力電圧を示し、この入力電圧Ｘはアナログ信号である。一方、ＹはＡＤ変換器１の出力電圧を示し、出力電圧Ｙはデジタル信号となる。
【０００３】
ＡＤ変換器１は、内部で用いている回路素子の非理想性に起因して歪みを生じる。回路が歪んでいる場合には出力に信号の基本波成分のみでなく高調波成分を含むことになる。
この高調波成分の内偶数次の成分に関しては、ＡＤ変換器を全差動構成とすることで十分な減衰量が取れるが奇数次の成分はそのまま出力に現れる。
【０００４】
図１に示すＡＤ変換器１が歪み特性を有するとき、ある程度小さな入力Ｘに対して出力Ｙは、次の式（１）のように表せる。
【０００５】
【数１】
【０００６】
ここで、ここでａｉはｉ次の歪み成分の利得を示し、上述のとおり偶数次の歪みは生じないものとしている。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
ところで、式（１）からわかるとおり、入力信号が大きくなるにつれて歪み成分はより大きな増加率で増えていく。
そのため、従来は歪み特性を改善するためには、入力信号を小さく制限することが行われている。換言すれば、ＡＤ変換器は、ダイナミックレンジが歪みで制限されている。
【０００８】
本技術は、ダイナミックレンジが歪みで制限されるＡＤ変換の特性を大幅に改善することが可能なＡＤ変換装置および信号処理システムを提供することにある。
【課題を解決するための手段】
【０００９】
本技術の第１の観点のＡＤ変換器は、入力アナログ信号をデジタル信号に変換する第１のアナログデジタル（ＡＤ）変換器と、入力アナログ信号をデジタル信号に変換する第２のＡＤ変換器と、上記第１のＡＤ変換器への入力アナログ信号と上記第２のＡＤ変換器の入力アナログ信号との間に少なくとも固定信号α分の差分を持たせて対応する上記第１のＡＤ変換器および上記第２の変換器に入力する差分付与部と、供給される制御変数信号に応じて、上記第１のＡＤ変換器の第１の出力信号の非線形性歪みを補償する第１の非線形補償部と、供給される上記制御変数信号に応じて、上記第２のＡＤ変換器の第２の出力信号の非線形性歪みを補償する第２の非線形補償部と、上記第１の非線形補償部による第１の信号および上記第２の非線形補償部による第２の信号に応じて、上記第１の非線形補償部および上記第２の非線形補償部が、上記第１のＡＤ変換器および上記第２のＡＤ変換器の非線形性歪をどれだけ補償しているかを推定する非線形検出部と、を有し、上記非線形検出部は、非線形性歪みを曲率として、上記第１の信号と上記第２の信号の差分に基づき上記入力アナログ信号の信号強度に依存する曲率を推定し、当該曲率部分を打ち消すように上記制御変数信号を生成して第１の非線形補償部および上記第２の非線形補償部に出力する。
【００１０】
本技術の第２の観点の信号処理システムは、アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換装置を有し、上記ＡＤ変換装置は、入力アナログ信号をデジタル信号に変換する第１のアナログデジタル（ＡＤ）変換器と、入力アナログ信号をデジタル信号に変換する第２のＡＤ変換器と、上記第１のＡＤ変換器への入力アナログ信号と上記第２のＡＤ変換器の入力アナログ信号との間に少なくとも固定信号α分の差分を持たせて対応する上記第１のＡＤ変換器および上記第２の変換器に入力する差分付与部と、供給される制御変数信号に応じて、上記第１のＡＤ変換器の第１の出力信号の非線形性歪みを補償する第１の非線形補償部と、供給される上記制御変数信号に応じて、上記第２のＡＤ変換器の第２の出力信号の非線形性歪みを補償する第２の非線形補償部と、上記第１の非線形補償部による第１の信号および上記第２の非線形補償部による第２の信号に応じて、上記第１の非線形補償部および上記第２の非線形補償部が、上記第１のＡＤ変換器および上記第２のＡＤ変換器の非線形性歪をどれだけ補償しているかを推定する非線形検出部と、を有し、上記非線形検出部は、非線形性歪みを曲率として、上記第１の信号と上記第２の信号の差分に基づき上記入力アナログ信号の信号強度に依存する曲率を推定し、当該曲率部分を打ち消すように上記制御変数信号を生成して第１の非線形補償部および上記第２の非線形補償部に出力する。
【発明の効果】
【００１１】
本技術によればダイナミックレンジが歪みで制限されるＡＤ変換の特性を大幅に改善することができる。
【図面の簡単な説明】
【００１２】
【図１】ＡＤ変換器（ＡＤＣ）の概略構成を示す図である。
【図２】本第１の実施形態に係る非線形（歪み）補償機能を含むＡＤ変換装置の構成を示す図である。
【図３】本実施形態に係る非線形補償部における非線形補償の概念を説明するための図である。
【図４】本実施形態に係る非線形補償器の構成例を示す図である。
【図５】本実施形態に係るＡＤ変換器（ＡＤＣ）と非線形補償器（ＮＣＭ）とを接続した構成を示す図である。
【図６】ＡＤ変換器内の雑音（量子化雑音と回路雑音）について説明するための図である。
【図７】本第２の実施形態に係る非線形（歪み）補償機能を含むＡＤ変換装置の構成を示す図である。
【図８】本第３の実施形態に係る非線形（歪み）補償機能を含むＡＤ変換装置の構成を示す図である。
【図９】図８のΔΣ型ＡＤ変換器としてのΔΣ変調器の構成例を示す回路図である。
【図１０】図９のΔΣ変調器の入力部の構成例を示す図である。
【図１１】本第４の実施形態に係る非線形（歪み）補償機能を含むＡＤ変換装置の構成を示す図である。
【図１２】図１１のパイプライン型ＡＤ変換器の入力部の構成例を示す回路図である。
【図１３】本第５の実施形態に係る信号処理システムの構成例を示すブロック図である。
【発明を実施するための形態】
【００１３】
以下、本実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態（歪み補償機能を含むＡＤ変換装置の第１の構成例）
２．第２の実施形態（歪み補償機能を含むＡＤ変換装置の第２の構成例）
３．第３の実施形態（歪み補償機能を含むＡＤ変換装置の第３の構成例）
４．第４の実施形態（歪み補償機能を含むＡＤ変換装置の第４の構成例）
５．第５の実施形態（信号処理システムの構成例）
【００１４】
＜１．第１の実施形態＞
図２は、本第１の実施形態に係る非線形（歪み）補償機能を含むＡＤ変換装置の構成を示す図である。
【００１５】
本第１の実施形態に係るＡＤ変換装置１０は、図２に示すように、ＡＤ変換部２０、非線形補償部３０、非線形検出部４０、フィルタ５０、および出力部６０を含んで構成されている。
本実施形態では、非線形検出部４０の入力部の一部と出力部６０が共用するように構成されている。
また、図２において、ｘはＡＤ変換装置１０の入力電圧を示し、この入力電圧ｘはアナログ信号である。一方、ｙはＡＤ変換装置１０の出力電圧を示し、出力電圧ｙはデジタル信号となる。
【００１６】
ＡＤ変換部２０は、第１のＡＤ変換器（ＡＤＣ１）２１、第２のＡＤ変換器（ＡＤＣ２）２２、および差分付与回路２３を有する。
差分付与回路２３は第２のＡＤ変換器２２の入力部に配置されてもよい。
【００１７】
本実施形態において、第１のＡＤ変換器２１と第２のＡＤ変換器２２は、全く特性が同じであるＡＤ変換器が適用される。ここでｅ1とｅ2はそれぞれ第１のＡＤ変換器２１と第２のＡＤ変換器２２で生じる雑音を表している。
第１のＡＤ変換器２１への入力アナログ信号と第２のＡＤ変換器２２の入力アナログ信号との間に少なくとも固定信号α（Ｖａ）分の差分を持たせて対応する上記第１のＡＤ変換器および上記第２の変換器に入力する差分付与回路２３が配置されている。
本第１の実施形態では、差分付与回路２３は、第１のＡＤ変換器２１への入力アナログ信号と第２のＡＤ変換器２２の入力アナログ信号との間に２α（２Ｖａ）分の差分を付与するように構成されている。
この差分付与回路２３はアナログ回路として実現され、加算器２３１および減算器（加算器）２３２を有する。
本実施形態においては、第１のＡＤ変換器２１には入力アナログ信号ｘに固定信号αが加算された信号（ｘ＋α）が入力され、第２のＡＤ変換器２２には入力信号ｘから固定信号α分差し引かれた信号（ｘ−α）が入力される。
第１のＡＤ変換器１１の第１の出力信号（デジタル信号）ｂ１および第２のＡＤ変換器の第２の出力信号（デジタル信号）ｂ２は非線形補償部３０に入力される。
【００１８】
非線形補償部３０は、第１の非線形補償器（ＮＣＭ１）３１および第２の非線形補償器（ＮＣＭ２）３２を有する。
第１の非線形補償器３１は、フィルタ５０から供給される制御変数信号ｃに応じて、第１のＡＤ変換器２１の第１の出力信号ｂ１の非線形性歪みを補償し、その結果を第１の信号ｄ１として非線形検出部４０および出力部６０に出力する。
第２の非線形補償器３２は、フィルタ５０から供給される制御変数信号ｃに応じて、第２のＡＤ変換器２２の第２の出力信号ｂ２の非線形性歪みを補償し、その結果を第２の信号ｄ２として非線形検出部４０および出力部６０に出力する。
【００１９】
図３は、本実施形態に係る非線形補償部における非線形補償の概念を説明するための図である。
図３において、横軸が入力を、縦軸が出力を示している。
【００２０】
第１の非線形補償器３１および第２の非線形補償器３２は、図３中に実線ＡやＢで示すように、入出力間伝達特性の線形性が歪む非線形部分を制御変数信号ｃに応じて、図中破線で示す線形の直接Ｃに収束するように補償する。
なお、本実施形態では、線形性が歪む非線形部分を、曲率を持つ部分として処理する。
したがって、非線形補償部３０は、制御変数信号ｃに応じて曲率が０となるように（０に近づくように）、補償処理を行う。
【００２１】
非線形検出部４０は、第１の非線形補償器３１による第１の信号ｄ１および第２の非線形補償器３２による第２の信号ｄ２を入力する。
非線形検出部４０は、第１の信号ｄ１および第２の信号ｄ２に応じて、第１の非線形補償器３１および第２の非線形補償器３２が、第１のＡＤ変換器２１および第２のＡＤ変換器２２の非線形性歪をどれだけ補償しているかを推定する機能を有する。
非線形検出部４０は、非線形性歪みを曲率として、第１の信号ｄ１と第２の信号ｄ２の差分に基づき入力アナログ信号の信号強度に依存する曲率を推定し、この曲率部分を打ち消すように制御変数信号δを生成してフィルタ５０に出力する。
【００２２】
非線形検出部４０は、強度取得部４１、曲率取得部４２、および制御変数生成部４３を含んで構成されている。
【００２３】
強度取得部４１は、第１の信号ｄ１と第２の信号ｄ２を加算した加算信号（ｄ１＋ｄ２）に基づいて入力アナログ信号ｘの信号強度を求める。
より具体的には、強度取得部４１は、加算器４１１、絶対値取得部４１２および第１の微分器４１２を有する。
加算器４１１は、第１の信号ｄ１と第２の信号ｄ２を加算した加算信号（ｄ１＋ｄ２）を絶対値取得部４１２に出力する。
なお、加算器４１１は、第１の非線形補償器３１による第１の信号ｄ１および第２の非線形補償器３２による第２の信号ｄ２を加算して出力する出力部６０としての機能を併せ持つ。
絶対値取得部４１２は、加算信号（ｄ１＋ｄ２）を２乗して、加算信号（ｄ１＋ｄ２）の絶対値信号［（ｄ１＋ｄ２）２] ［ｎ］を取得し、絶対値信号［（ｄ１＋ｄ２）２] ［ｎ］を第１の微分器４１３に出力する。
第１の微分器４１３は、絶対値取得部４１２で取得される絶対値信号［（ｄ１＋ｄ２）２]を微分して入力アナログ信号の信号強度［［（ｄ１＋ｄ２）２］［ｎ］−［（ｄ１＋ｄ２）２] ［ｎ−１］］を取得し、この信号強度を制御変数生成部４３に出力する。
第１の微分器４１３は、前回（ｎ−１）の絶対値信号［（ｄ１＋ｄ２）２] ［ｎ−１］をラッチするフリップフロップ４１３１を有する。第１の微分器４１３は、今回（ｎ）の絶対値信号［（ｄ１＋ｄ２）２］［ｎ］からラッチされた前回（ｎ−１）の絶対値信号［（ｄ１＋ｄ２）２] ［ｎ−１］を減算する減算器（加算器）４１３２を有する。
【００２４】
曲率取得部４２は、第２の信号ｄ２から第１の信号ｄ１を減算した差分信号（ｄ２−ｄ１＝−（ｄ１−ｄ２））に基づいて入力アナログ信号ｘの信号強度に依存する曲率を取得する。換言すると、曲率取得部４２は、第２の信号ｄ２と第１の信号ｄ１の差分をとった差分信号（ｄ２−ｄ１＝−（ｄ１−ｄ２））に基づいて入力アナログ信号ｘの信号強度に依存する曲率成分を含む信号強度を取得する。
より具体的には、曲率取得部４２は、減算器４２１および第２の微分器４２２を有する。
減算器４２１は、第２の信号ｄ２から第１の信号ｄ１を減算した差分信号（ｄ２−ｄ１＝−（ｄ１−ｄ２））を取得し、差分信号（ｄ２−ｄ１＝−（ｄ１−ｄ２））［ｎ］を第２の微分器４２２に出力する。
第２の微分器４２２は、減算器４２１で出力される差分信号（ｄ２−ｄ１＝−（ｄ１−ｄ２））［ｎ］を微分して、信号強度に依存する曲率成分を含む曲率信号｛（ｄ１−ｄ２）｜［ｎ］−（ｄ１−ｄ２）｜［ｎ−１］｝を取得する。第２の微分器４２２は、曲率信号｛｜（ｄ１−ｄ２）［ｎ］−（ｄ１−ｄ２）｜［ｎ−１］｝を制御変数生成部４３に出力する。
第２の微分器４２２は、前回（ｎ−１）の差分信号（ｄ２−ｄ１＝−（ｄ１−ｄ２））［ｎ−１］をラッチするフリップフロップ４２２１を有する。
そして、第２の微分器４２２は、今回（ｎ）の差分信号（ｄ２−ｄ１＝−（ｄ１−ｄ２））［ｎ］からラッチされた前回（ｎ−１）の差分信号（ｄ２−ｄ１＝−（ｄ１−ｄ２））［ｎ−１］を減算する減算器（加算器）４２２２を有する。
【００２５】
制御変数生成部４３は、曲率取得部４２で取得された曲率および強度取得部４１で取得された信号強度に応じて雑音成分が除去される前の制御変数信号δを生成し、制御変数信号δをフィルタ５０に出力する。
制御変数生成部４３は、除算器４３１を有する。
除算器４３１は、第２の微分器４２２２で取得された曲率信号曲率信号｛（ｄ１−ｄ２）｜［ｎ］−（ｄ１−ｄ２）｜［ｎ−１］｝を第１の微分器４１２２で出力された信号強度［［（ｄ１＋ｄ２）２］［ｎ］−［（ｄ１＋ｄ２）２] ［ｎ−１］］で除して制御変数信号δを生成する。
【００２６】
フィルタ５０は、非線形検出部４０から出力される制御変数信号δに対してフィルタリング処理を施して雑音に依存しない制御変数信号ｃとして非線形補償部３０の第１の非線形補償器３１および第２の非線形補償器３２に供給する。
フィルタ５０は、係数付与部５１および積分器５２を有する。
係数付与部５１は、非線形検出部４０から出力される制御変数信号δに対してフィルタ係数μを掛け合わせ、この信号μδを積分器５２に出力する。
積分器５２は、信号μδを積分して量子化雑音等が除去された制御変数信号ｃを生成する。
積分器５２は、信号μδと生成した制御変数信号ｃを加算する加算器５２１と、加算器５２１の出力信号をラッチするフリップフロップ５２２と、を有する。
【００２７】
出力部６０は、基本的に、加算器６１を含み、第１の非線形補償器３１による第１の信号ｄ１および第２の非線形補償器３２による第２の信号ｄ２を加算して、この加算信号（ｄ１＋ｄ２）をデジタル信号ｙとして出力する。
【００２８】
次に、以上の構成を有するＡＤ変換装置１０が非線形補償処理のさらに詳細な動作原理を説明し、また、係数αについて考察する。
【００２９】
ＡＤ変換装置１０において、入力アナログ信号ｘに差分付与回路２３で固定信号α分が加算された信号が第１のＡＤ変換器２１に入力される。また、アナログ信号ｘに差分付与回路２３で固定信号α分が差し引かれた（減算された）信号が第２のＡＤ変換器２２に入力される。
第１のＡＤ変換器１１からは第１の出力信号（デジタル信号）ｂ１が第１の非線形補償器３１に入力される。また、第２のＡＤ変換器の第２の出力信号（デジタル信号）ｂ２は第２の非線形補償器３２に入力される。
第１の非線形補償器３１では、フィルタ５０から供給される制御変数信号ｃに応じて、第１のＡＤ変換器２１の第１の出力信号ｂ１の非線形性歪みが補償され、その結果が第１の信号ｄ１として非線形検出部４０および出力部６０に出力される。
第２の非線形補償器３２では、フィルタ５０から供給される制御変数信号ｃに応じて、第２のＡＤ変換器２２の第２の出力信号ｂ２の非線形性歪みが補償され、その結果が第２の信号ｄ２として非線形検出部４０および出力部６０に出力される。
出力部６０においては、第１の信号ｄ１と第２の信号ｄ２が加算され、次の（式２）で示すような加算信号が系全体の出力デジタル信号ｙとして出力される。
【００３０】
【数２】
【００３１】
非線形補償部３０から出力される第１の信号ｄ１と第２の信号ｄ２は、同時並列的に非線形検出部４０にも入力される。
非線形検出部４０では、非線形性歪みを曲率として、第１の信号ｄ１と第２の信号ｄ２の差分に基づき入力アナログ信号の信号強度に依存する曲率が推定され、この曲率部分を打ち消すように制御変数信号δが生成される。
非線形検出部４０においては、制御変数信号δを生成するために、入力された第１の信号ｄ１と第２の信号ｄ２に対して、それぞれ（式３）で示すような演算を施すことにより、雑音が除去される前の制御変数信号δが生成される。
【００３２】
【数３】
【００３３】
この演算によって非線形検出部４０は、非線形補償部３０の第１の非線形補償器３１および第２の非線形補償器３２が第１のＡＤ変換器２１と第２のＡＤ変換器２２の非線形性をどれだけ正しく補償しているかを推定している。
そして、ＡＤ変換器から生じるランダムな雑音や量子化誤差を除くため、この制御変数信号δは最小２乗（ＬＭＳ）フィルタ５０に入力される。
フィルタ５０では、（式４）に示すように、一定係数μの重み付けで積分（積算）されてフィルタリングされた制御変数信号ｃとして出力される。
【００３４】
【数４】
【００３５】
この制御変数信号ｃは、非線形補償部３０の第１の非線形補償器３１および第２の非線形補償器３２にフィードバックとして入力され、この変数によってその非線形特性を変化させる。
【００３６】
［非線形補償部］
図４（Ａ）および（Ｂ）は、本実施形態に係る非線形補償器の構成例を示す図である。
図４（Ａ）は非線形補償器の概念的構成を、図４（Ｂ）は非線形補償器の構成例を示している。
ここでは、第１の非線形補償器３１の構成例について説明する。第２の非線形補償器３２は第１の非線形補償器３１と同様の構成を有する。
非線形補償器３１は、３乗器３１１、乗算器３１２、および加算器３１３を有する。
この非線形補償器３１は、入力信号ｂ１を３乗し、その３乗信号に制御変数ｃを掛け合わせた信号を、入力信号ｂ１に加算して第１の信号ｄ１を出力する。
非線形補償器３２も同様に、入力信号ｂ２を３乗し、その３乗信号に制御変数ｃを掛け合わせた信号を、入力信号ｂ２に加算して第２の信号ｄ２を出力する。
すなわち、非線形補償器は、（式５）の処理と同様となるように構成されている。
【００３７】
【数５】
【００３８】
これがＡＤ変換器の非線形性を補償し得ることを次に説明する。
図５は、本実施形態に係るＡＤ変換器（ＡＤＣ）と非線形補償器（ＮＣＭ）とを接続した系を示す図である。
図５に示すように、ＡＤ変換器２１（２２）と非線形補償器３１（３２）とを接続した系を考える。
ＡＤ変換器と非線形補償器の特性がそれぞれ（式１）と（式５）で表されることから、この系の出力ｄは３次歪みに注目する近似により、次の（式６）で与えられる。
【００３９】
【数６】
【００４０】
したがって、非線形補償器の制御変数ｃを正しく、つまり下記の（式７）となるように設定したならば、（式６）よりこの系の出力ｄから歪成分が消失される。
【００４１】
【数７】
【００４２】
これにより、非線形補償器がＡＤ変換器の歪を補償できることが示された。
実際には、（式１）で表されているように、ＡＤ変換器にはより高次の歪みが存在し、また非線形補償器起因でも高次の歪みが生じる。
このため、その結果として歪みを最大限に補償するための非線形補償器の制御変数ｃの最適値は（式７）からは少し変化するが、この場合も大部分の歪みを補償できる最適値が存在する。
【００４３】
［非線形検出部］
（式１）で表されたように、歪みとは入出力特性に関する曲率である。
非線形検出部４０では（式３）によってこの曲率を推定してフィードバックすることにより、ＡＤ変換器と非線形補償器を接続した系の曲率が０となるように収束させている。
ＡＤ変換器の特性を表す（式１）と非線形補償器の特性を表す（式５）とを非線形検出部４０の演算（式３）に代入すると次の（式８）の関係を得る。
【００４４】
【数８】
【００４５】
この（式８）より（式９）の関係を得る。
【００４６】
【数９】
【００４７】
したがって、フィードバックによって上記の制御変数信号δが０に収束すると（式９）より（式１０）の関係を得る。
【００４８】
【数１０】
【００４９】
これは（式７）と同一であり、故に非線形検出部４０の出力δが０に収束したときには、非線形補償器（ＮＣＭ１とＮＣＭ２）３１，３２はＡＤ変換器（ＡＤＣ１とＡＤＣ２）２１，２２を補償できていることになる。
既に述べたように、実際にはＡＤ変換器にはより高次の歪みが存在し、また非線形補償器起因でも高次の歪みが生じる。このため、（式９）そのものはあまり正確ではないが、歪みの総量を最小化する非線形補償器の制御変数ｃが存在し、非線形検出部４０は曲率の最小化によりこの最適値に制御変数ｃを収束させる。
【００５０】
［ＡＤＣ内雑音（量子化雑音と回路雑音）］
ここで、ＡＤ変換器内の雑音およびその除去処理について説明する。
図６は、ＡＤ変換器内の雑音（量子化雑音と回路雑音）について説明するための図である。
ＡＤ変換器の伝達特性を表わす（式１）や（式８）においては無視したが、図６に示すように実際のＡＤ変換器は各種の雑音（量子化雑音や回路雑音）も注入される。
これらのランダムな雑音に依存せずに制御変数信号ｃを収束させるためのフィルタとして、非線形検出部４０の出力である制御変数信号δはＬＭＳフィルタ５０に入力される。ＬＭＳフィルタ係数μを大きくすると制御変数信号ｃは高速で収束するが、上記の諸雑音が制御変数ｃにも加わるため、結果としてＡＤ変換精度が低下する。
一方でフィルタ係数μを小さくすると、諸雑音は十分にフィルタリングされて制御変数ｃには加わらないが、制御変数ｃが収束するのに必要な時間が長くなる。
【００５１】
以上説明したように、本第１の実施形態のＡＤ変換装置１０は、無線通信における受信機をはじめとし、オーディオ機器や医療計測器等に応用されるＡＤ変換器において発生する歪み成分が同一のＡＤ変換器を２つ有する。
ＡＤ変換装置１０は、ＡＤ変換器２１，２２それぞれの入力に適切な係数を掛ける回路２３をＡＤ変換器２２の前段に有する。
ＡＤ変換装置１０は、非線形補償部３０、非線形検出部４０、最小２乗フィルタ５０、出力部５０から構成されるデジタル信号処理部分をＡＤ変換器２１，２２の後段に配置される。
以上の構成を有する本実施形態のＡＤ変換装置１０によれば、ダイナミックレンジが歪みで制限されるＡＤ変換器の特性を大幅に改善することができる。
この技術は、低電源電圧化でのＡＤ変換器の設計において特に有効となる。
【００５２】
＜２．第２の実施形態＞
図７は、本第２の実施形態に係る非線形（歪み）補償機能を含むＡＤ変換装置の構成を示す図である。
【００５３】
本第２の実施形態に係るＡＤ変換装置１０Ａが第１の実施形態のＡＤ変換装置１０と異なる点は、ＡＤ変換部２０Ａの差分付与回路２３Ａにおいて第２のＡＤ変換器２２への入力信号のみに固定信号α分の差分を付与するようにしたことにある。
すなわち、この差分付与回路２３Ａは、第２のＡＤ変換器２２の入力側に減算器２３２が配置されている。
記差分付与回路２３Ａは，入力アナログ信号ｘを第１のＡＤ変換器２１に入力し、入力アナログ信号ｘから固定信号αを減算して第２のＡＤ変換器２２に入力する。
【００５４】
［αについて］
図２の構成においては、第１のＡＤ変換器２１と第２のＡＤ変換器２２それぞれ一定の固定信号αを加減したが、本第２の実施形態のように、一方のみのＡＤ変換器に一定固定信号αを加減した場合も本構成は同等の効果をもたらす。
ただし、この場合にはこの系の出力ｙには固定信号αが含まれてしまうが、ＡＤ変換器の出力の固定信号（ＤＣ信号）はその後段のデジタル回路にて除去するような用途においては、上記の事態は特に問題とはならない。無線通信におけるローインタフェース（Low-IF）アーキテクチャと呼ばれる構成が上記の例である。
【００５５】
[一定利得（ゲイン）αの実現形態例]
本技術の構成（図２、図７）はＡＤ変換器そのものの構成には依存しない。ただし、ＡＤ変換器の構成に依存して、最適な一定信号αを付与する構成は異なる。ここではそれらの実施形態例に関して述べる。
【００５６】
＜３．第３の実施形態＞
図８は、本第３の実施形態に係る非線形（歪み）補償機能を含むＡＤ変換装置の構成を示す図である。
【００５７】
本第３の実施形態に係るＡＤ変換装置１０Ｂが第１の実施形態のＡＤ変換装置１０と異なる点は、ＡＤ変換部２０Ｂにおいて、第１のＡＤ変換器２１Ｂおよび第２のＡＤ変換器２２Ｂとして、連続時間系のΔΣ型ＡＤ変換器を適用したことにある。
本第３の実施形態に係るＡＤ変換部２０Ｂは、差分付与回路２３をＡＤ変換器の入力部で共用するように構成されている。
第３の実施形態においては、第１のＡＤ変換器２１Ｂの入力部と第２のＡＤ変換器２２Ｂの入力部のいずれか一方において、入力信号用抵抗Ｒｉｎに加えて固定信号α（Ｖａ）用の入力抵抗が接続されている。
【００５８】
図９は、図８のΔΣ型ＡＤ変換器としてのΔΣ変調器の構成例を示す回路図である。
【００５９】
図９のΔΣ変調器２００は、連続時間系２次１ビットフィードバック型ΔΣ変調器として形成されている。
【００６０】
図９のΔΣ変調器２００は、積分器ＩＮＴ１，ＩＮＴ２、量子化器Ｑｕａｎ、加算器ＡＤＤ１，ＡＤＤ２、およびデジタルアナログ（ＤＡ）変換器ＤＡＣ１，ＤＡＣ２により構成される。
【００６１】
図９において、ｕはアナログ入力信号を表し、ｖはデジタル出力信号を表している。ａ1とａ2はそれぞれＤＡ変換器ＤＡＣ１とＤＡＣ２の帰還利得を表し、ｃ1とｃ2は積分器ＩＮＴ１とＩＮＴ２の利得を表し、Ｑは量子化器Ｑｕａｎの実効利得を表している。
このとき量子化器Ｑｕａｎにおいて発生する量子化雑音のｖへの雑音伝達関数（ＮＴＦ）は、高域通過型の周波数特性を示す。
つまり、ΔΣ変調器２００において帰還の効果により量子化器Ｑｕａｎで発生する量子化雑音はノイズシェイピングを受け高周波数領域に移されることにより信号帯域内では高いＳＮ比が得られる。
【００６２】
図１０（Ａ）および（Ｂ）は、図９のΔΣ変調器の入力部の構成例を示す図である。
図１０のΔΣ変調器２００の入力部２１０は、差動の入力信号を受信する回路として構成されている。
【００６３】
たとえば、連続時間ΔΣ変調器（ＡＤ変換器）のようなＡＤ変換器においては、その入力部２１０は、一般的に、図１０（Ａ）のような構成となっている。
入力部２１０は、入力抵抗Ｒｉｎ２１、Ｒｉｎ２２、容量Ｃ２１，Ｃ２２、および差動入出力の演算増幅器（オペアンプ）ＯＰＡ２１により構成されている。
また、入力部２１０は、第１のアナログ信号入力端子ＴＶｉｎｐ、および第２のアナログ信号入力端子ＴＶｉｎｍを有する。
この構成は、図９の積分器ＩＮＴ２の部分に相当する。
なお、図１０においては、ＤＡＣ２からの負荷抵抗を含むフィードバック経路は省略されているが、実際には、演算増幅器ＯＰＡ２１の入力側に負荷抵抗を含むフィードバック経路が接続される。
【００６４】
本第２の実施形態においては、図１０（Ｂ）に示すように、固定信号α（Ｖａ）用入力抵抗Ｒｉｎ２３，Ｒｉｎ２４を有する。
また、入力部２１０は、第１の固定信号入力端子ＴＶａｐ、および第２の固定信号入力端子ＴＶａｍを有する。
【００６５】
第１のアナログ信号入力端子ＴＶｉｎｐは、入力抵抗Ｒｉｎ２１を介して演算増幅器ＯＰＡ２１の正側入力端子（＋）に接続されている。
第２のアナログ信号入力端子ＴＶｉｎｍは、入力抵抗Ｒｉｎ２２を介して演算増幅器ＯＰＡ２１の負側入力端子（−）に接続されている。
演算増幅器ＯＰＡ２１の負側出力端子（−）と正側入力端子（＋）間に容量Ｃ２１が接続されている。
演算増幅器ＯＰＡ２１の正側出力端子（＋）と負側出力端子（−）間に容量Ｃ２２が接続されている。
そして、第１の固定信号入力端子ＴＶａｐは、入力抵抗Ｒｉｎ２３を介して演算増幅器ＯＰＡ２１の正側入力端子（＋）に接続されている。
第２の固定信号入力端子ＴＶａｍは、入力抵抗Ｒｉｎ２４を介して演算増幅器ＯＰＡ２１の負側入力端子（−）に接続されている。
【００６６】
本第３の実施形態においては、図１０（Ｂ）に示すように、固定電圧Ｖａ（α）を入力抵抗Ｒｉｎ２３，Ｒｉｎ２４を用いて演算増幅器ＯＰＡ２１と接続することにより、ＡＤ変換器と融合された形で固定信号αの加減が実現される。
【００６７】
本第３の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【００６８】
＜４．第４の実施形態＞
図１１は、本第４の実施形態に係る非線形（歪み）補償機能を含むＡＤ変換装置の構成を示す図である。
【００６９】
本第４の実施形態に係るＡＤ変換装置１０Ｃが第１の実施形態のＡＤ変換装置１０と異なる点は、第１のＡＤ変換器２１Ｃおよび第２のＡＤ変換器２２Ｃとして、パイプライン(Pipeline)型ＡＤ変換器を適用したことにある。
第４の実施形態においては、第１のＡＤ変換器２１Ｃの入力部と第２のＡＤ変換器２２Ｃの入力部のいずれか一方において、入力信号用容量Ｃｉｎに加えて固定信号α（Ｖａ）用の入力容量が接続されている。
【００７０】
図１２（Ａ）および（Ｂ）は、図１１のパイプライン型ＡＤ変換器の入力部の構成例を示す回路図である。
【００７１】
たとえば、連続時間ΔΣ変調器（ＡＤ変換器）のようなＡＤ変換器においては、その入力部２１０は、一般的に、図１２（Ａ）のような構成となっている。
入力段回路２２０は、一般的に図１２（Ａ）に示すように、演算増幅器ＯＰＡ２２１、容量Ｃ２２１，Ｃ２２２、サンプリング用容量Ｃｉｎ２２１，Ｃｉｎ２２２を有する。
入力段回路２２０は、差動入力電圧＋Ｖｉｎ，−Ｖｉｎの入力端子Ｔ２２１，Ｔ２２２、スイッチＳＷ２２１〜ＳＷ２２８、およびノードＮＤ２２１〜ＮＤ２２８を有する。
【００７２】
そして、本第４の実施形態においては、図１２（Ｂ）に示すように、固定信号α（Ｖａ）用入力抵抗Ｃｉｎ２２３，Ｃｉｎ２２４を有する。
入力段回路２２０は、差動入力電圧＋Ｖａ，−Ｖａの入力端子Ｔ２２３，Ｔ２２４、スイッチＳＷ２２９〜ＳＷ２３２、およびノードＮＤ２２９，ＮＤ２３０を有する。
【００７３】
サンプリング容量Ｃｉｎ２２１はノードＮＤ２２１とノードＮＤ２２３との間に接続され、サンプリング容量Ｃｉｎ２２２はノードＮＤ２２２とノードＮＤ２２４との間に接続されている。
容量Ｃ２２１は、演算増幅器ＯＰＡ２２１の第１入力側ノードＮＤ２２５と第１出力側ノードＮＤ２２７との間に接続されている。容量Ｃ２２２は演算増幅器ＯＰＡ２２１の第２入力側ノードＮＤ２２６と第２出力側ノードＮＤ２２８との間に接続されている。
【００７４】
スイッチＳＷ２２１は入力端子Ｔ２２１とノードＮＤ２２１との間に接続され、信号Φｄｌによりオン、オフされ、スイッチＳＷ２２２は入力端子Ｔ２２２とノードＮＤ２２２との間に接続され、信号Φｄｌによりオン、オフされる。
スイッチＳＷ２２３はノードＮＤ２２１と基準電位との間に接続され、信号Φの反転信号／Φ（／は反転を示す）によりオン、オフされる。
スイッチＳＷ２２４はノードＮＤ２２２と基準電位との間に接続され、信号Φの反転信号／Φによりオン、オフされる。
スイッチＳＷ２２５はノードＮＤ２２３と基準電位との間に接続され、信号Φによりオン、オフされる。
スイッチＳＷ２２６はノードＮＤ２２４と基準電位との間に接続され、信号Φによりオン、オフされる。
【００７５】
スイッチＳＷ２２７はノードＮＤ２２３とノードＮＤ２２５との間に接続され、信号Φの反転信号／Φによりオン、オフされる。
スイッチＳＷ２２８はノードＤ２２４とノードＮＤ２２６の間に接続され、信号Φの反転信号／Φによりオン、オフされる。
【００７６】
サンプリング容量Ｃｉｎ２２３はノードＮＤ２２９とノードＮＤ２２３との間に接続され、サンプリング容量Ｃｉｎ２２４はノードＮＤ２３０とノードＮＤ２２４との間に接続されている。
スイッチＳＷ２２９は入力端子Ｔ２２３とノードＮＤ２２９との間に接続され、信号Φｄｌによりオン、オフされ、スイッチＳＷ２４０は入力端子Ｔ２２４とノードＮＤ２３０との間に接続され、信号Φｄｌによりオン、オフされる。
スイッチＳＷ２３０はノードＮＤ２２９と基準電位との間に接続され、信号Φの反転信号／Φ（／は反転を示す）によりオン、オフされる。
スイッチＳＷ２３０４はノードＮＤ２３０と基準電位との間に接続され、信号Φの反転信号／Φによりオン、オフされる。
【００７７】
サンプリング容量Ｃｉｎ２２１は、スイッチＳＷ２２５がオン状態のときに入力電圧Ｖｉｎをサンプリングし、オフ状態のときにサンプリングした電圧ＶｉｎをノードＮＤ２２３側に発生し、その電圧信号を出力する。
サンプリング容量Ｃｉｎ２２２は、スイッチＳＷ２２６がオン状態のときに入力電圧−Ｖｉｎをサンプリングし、オフ状態のときにサンプリングした電圧−ＶｉｎをノードＮＤ２２４側に発生し、その電圧信号を出力する。
サンプリング容量Ｃｉｎ２２３は、スイッチＳＷ２２５がオン状態のときに入力電圧Ｖａサンプリングし、オフ状態のときにサンプリングした電圧ＶａをノードＮＤ２２３側に発生し、その電圧信号を出力する。
サンプリング容量Ｃｉｎ２２４は、スイッチＳＷ２２６がオン状態のときに入力電圧−Ｖａをサンプリングし、オフ状態のときにサンプリングした電圧−ＶａをノードＮＤ２２４側に発生し、その電圧信号を出力する。
【００７８】
本第４の実施形態においては、図１２（Ｂ）に示すように、固定電圧Ｖａ（α）を入力信号経路と同様な入力容量Ｃｉｎ２２３，Ｃｉｎ２２４やスイッチＳＷ２２９，ＳＷ２３０を用いて演算増幅器ＯＰＡ２１と接続する。これにより、ＡＤ変換器と融合された形で固定信号αの加減が実現される。
【００７９】
たとえばパイプライン型ＡＤ変換器や離散時間ΔΣＡＤ変換器のようなＡＤ変換器においては、その入力部は図１３に示すような構成を採ることが可能で、容量とスイッチと演算増幅器ＯＰＡ２２１により構成されている。
この回路の利得（ゲイン）は容量の比により定まる。
したがって、本構成においては、第２のＡＤ変換器２２Ｃの入力容量Ｃｉｎをα倍した値とすることにより、ＡＤ変換器と融合された形で一定ゲインαが実現される。
【００８０】
本第４の実施形態によれば、上述した第１の実施形態の効果と同様の効果を得ることができる。
【００８１】
＜５．第５の実施形態＞
図１３は、本第５の実施形態に係る信号処理システムの構成例を示すブロック図である。
【００８２】
本信号処理システム１００は、第１から第４の実施形態に係るＡＤ変換装置１０〜１０Ｃが適用可能な信号処理システムとして形成されている。信号処理システム１００としては、通信機の受信装置の信号処理システム等が例示される。
【００８３】
本信号処理システム１００は、アナログ信号処理回路１１０、ＡＤ変換器１２０、およびデジタル信号処理回路１３０を含んで構成されている。
信号処理システム１００において、ＡＤ変換器１２０として、第１から第３の実施形態に係るＡＤ変換装置１０〜１０Ｃのいずれかが適用可能である。
【００８４】
図１４の信号処理システム１００では、信号処理をできるだけデジタル信号処理回路１３０で行い、アナログ信号処理回路１１０の規模を小さくすることで、小型化・高効率化が見込める。
ここで、上記のようなシステムを実現する、すなわちアナログ信号処理回路１１０で行っていた信号処理をデジタル信号処理回路１３０で行うためには、できるだけ元の信号の情報を損なわずにＡＤ変換することが必要になる。このため、高いＳＮ比を持つＡＤ変換器が必要となる。
【００８５】
より高いＳＮ比を実現するには、＜１＞分解能（bit数）をより高くする、＜２＞回路の雑音をより小さくする、という２つの条件が必要となる。また、ＡＤ変換器には高い変換速度も必要となる。これは扱う情報量がシステムの高度化に合わせて多くなってきているためである。
このような条件に適合するＡＤ変換器１２０の例として、パイプライン型ＡＤ変換器として機能する第４の実施形態に係るＡＤ変換装置１０Ｃが適用可能である。
【００８６】
なお、上述した実施形態においては、シングル動作、差動動作のどちらでも適用可能である。
【００８７】
なお、本技術は以下のような構成もとることができる。
（１）入力アナログ信号をデジタル信号に変換する第１のアナログデジタル（ＡＤ）変換器と、
入力アナログ信号をデジタル信号に変換する第２のＡＤ変換器と、
上記第１のＡＤ変換器への入力アナログ信号と上記第２のＡＤ変換器の入力アナログ信号との間に少なくとも固定信号α分の差分を持たせて対応する上記第１のＡＤ変換器および上記第２の変換器に入力する差分付与部と、
供給される制御変数信号に応じて、上記第１のＡＤ変換器の第１の出力信号の非線形性歪みを補償する第１の非線形補償部と、
供給される上記制御変数信号に応じて、上記第２のＡＤ変換器の第２の出力信号の非線形性歪みを補償する第２の非線形補償部と、
上記第１の非線形補償部による第１の信号および上記第２の非線形補償部による第２の信号に応じて、上記第１の非線形補償部および上記第２の非線形補償部が、上記第１のＡＤ変換器および上記第２のＡＤ変換器の非線形性歪をどれだけ補償しているかを推定する非線形検出部と、を有し、
上記非線形検出部は、
非線形性歪みを曲率として、上記第１の信号と上記第２の信号の差分に基づき上記入力アナログ信号の信号強度に依存する曲率を推定し、当該曲率部分を打ち消すように上記制御変数信号を生成して第１の非線形補償部および上記第２の非線形補償部に出力する
ＡＤ変換装置。
（２）上記非線形検出部は、
上記第１の信号と上記第２の信号を加算した加算信号に基づいて上記入力アナログ信号の信号強度を求める強度取得部と、
上記第２の信号と上記第１の信号の差分をとった差分信号に基づいて上記入力アナログ信号の信号強度に依存する曲率を取得する曲率取得部と、
上記曲率取得部で取得された曲率および強度取得部で取得された信号強度に応じて上記制御変数信号を生成する制御変数生成部と、を含む
上記（１）記載のＡＤ変換装置。
（３）上記強度取得部は、
上記第１の信号と上記第２の信号を加算して上記加算信号を出力する加算器と、
上記加算器による加算信号の絶対値信号を取得する絶対値取得部と、
上記絶対値取得部で取得される上記絶対値信号を微分して上記入力アナログ信号の信号強度を取得する第１の微分器と、を含み、
上記曲率取得部は、
上記第２の信号と上記第１の信号の差分をとった上記差分信号を出力する減算器と、
上記減算器による差分信号を微分して上記入力アナログ信号の信号強度に依存する曲率を取得する第２の微分器と、を含み、
上記制御変数生成部は、
上記第２の微分器で取得された曲率を上記第１の微分器で出力された信号強度で除して上記制御変数信号を生成する除算器を含む
上記（２）記載のＡＤ変換装置。
（４）上記非線形検出部から出力される上記制御変数信号に対してフィルタリング処理を施して雑音に依存しない制御変数信号として上記第１の非線形補償部および上記第２の非線形補償部に供給するフィルタを有する
上記（１）から（３）のいずれか一に記載のＡＤ変換装置。
（５）上記第１の非線形補償部による第１の信号および上記第２の非線形補償部による第２の信号を加算して出力する出力部を有する
上記（１）から（４）のいずれか一に記載のＡＤ変換装置。
（６）上記差分付与部は、
上記入力アナログ信号に上記固定信号αを加算して上記第１のＡＤ変換器に入力し、
上記入力アナログ信号から上記固定信号αを減算して上記第２のＡＤ変換器に入力する
上記（１）から（５）のいずれか一に記載のＡＤ変換装置。
（７）上記差分付与部は、
上記入力アナログ信号を上記第１のＡＤ変換器に入力し、
上記入力アナログ信号から上記固定信号αを減算して上記第２のＡＤ変換器に入力する
上記（１）から（５）のいずれか一に記載のＡＤ変換装置。
（８）上記第１のＡＤ変換器および上記第２のＡＤ変換器は、ΔΣ変調器により形成され、
上記ΔΣ変調器は、
少なくとも一つの積分器と、
積分容量を含み、上記積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
上記量子化器によるデジタル信号をアナログ信号に変換し、上記積分器の入力側に帰還させる少なくとも一つのデジタルアナログ（ＤＡ）変換器と、
入力アナログ信号が入力される第１の入力抵抗と、を含み、
上記第１のＡＤ変換器および上記第２のＡＤ変換器のうちの少なくとも一方は、
固定信号が入力される第２の入力抵抗を、さらに含む、
上記（１）から（７）のいずれか一に記載のＡＤ変換装置。
（９）上記第１のＡＤ変換器および上記第２のＡＤ変換器の少なくとも一方は、
入力段に入力アナログ信号をサンプリングするための第１の入力容量と、
入力段に上記固定信号をサンプリングするための第２の入力容量と、
を含むパイプライン型ＡＤ変換器により形成されている
上記（１）から（７）のいずれか一に記載のＡＤ変換装置。
（１０）アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換装置を有し、
上記ＡＤ変換装置は、
入力アナログ信号をデジタル信号に変換する第１のアナログデジタル（ＡＤ）変換器と、
入力アナログ信号をデジタル信号に変換する第２のＡＤ変換器と、
上記第１のＡＤ変換器への入力アナログ信号と上記第２のＡＤ変換器の入力アナログ信号との間に少なくとも固定信号α分の差分を持たせて対応する上記第１のＡＤ変換器および上記第２の変換器に入力する差分付与部と、
供給される制御変数信号に応じて、上記第１のＡＤ変換器の第１の出力信号の非線形性歪みを補償する第１の非線形補償部と、
供給される上記制御変数信号に応じて、上記第２のＡＤ変換器の第２の出力信号の非線形性歪みを補償する第２の非線形補償部と、
上記第１の非線形補償部による第１の信号および上記第２の非線形補償部による第２の信号に応じて、上記第１の非線形補償部および上記第２の非線形補償部が、上記第１のＡＤ変換器および上記第２のＡＤ変換器の非線形性歪をどれだけ補償しているかを推定する非線形検出部と、を有し、
上記非線形検出部は、
非線形性歪みを曲率として、上記第１の信号と上記第２の信号の差分に基づき上記入力アナログ信号の信号強度に依存する曲率を推定し、当該曲率部分を打ち消すように上記制御変数信号を生成して第１の非線形補償部および上記第２の非線形補償部に出力する
信号処理システム。
【符号の説明】
【００８８】
１０，１０Ａ，１０Ｂ，１０Ｃ・・・ＡＤ変換装置、２０，２０Ａ〜２０Ｃ・・・ＡＤ変換部、２１，２１Ａ〜２１Ｃ・・・第１のＡＤ変換器、２２，２２Ａ〜２２Ｃ・・・第２のＡＤ変換器、３０・・・非線形補償部、３１・・・第１の非線形補償器、３２・・・第２の非線形補償器、４０・・・非線形検出部、４１・・・強度取得部、４１１・・・加算器、４１２・・・絶対値取得部、４１３・・・第１の微分器、４２・・・曲率取得部、４２１・・・減算器、４２２・・・第２の微分器、４３・・・制御変数生成部、４３１・・・除算器、５０・・・フィルタ、６０・・・出力部、２００・・・ΔΣ変調器、ＤＡＣ１，ＤＡＣ２・・・ＤＡ変換器、ＩＮＴ１，ＩＮＴ２・・・積分器、Ｑｕａｎ１・・・量子化器、ＡＤＤ１、ＡＤＤ２・・・加算器、２２０・・・パイプラインＡＤ変換器の入力段回路。
【特許請求の範囲】
【請求項１】
入力アナログ信号をデジタル信号に変換する第１のアナログデジタル（ＡＤ）変換器と、
入力アナログ信号をデジタル信号に変換する第２のＡＤ変換器と、
上記第１のＡＤ変換器への入力アナログ信号と上記第２のＡＤ変換器の入力アナログ信号との間に少なくとも固定信号α分の差分を持たせて対応する上記第１のＡＤ変換器および上記第２の変換器に入力する差分付与部と、
供給される制御変数信号に応じて、上記第１のＡＤ変換器の第１の出力信号の非線形性歪みを補償する第１の非線形補償部と、
供給される上記制御変数信号に応じて、上記第２のＡＤ変換器の第２の出力信号の非線形性歪みを補償する第２の非線形補償部と、
上記第１の非線形補償部による第１の信号および上記第２の非線形補償部による第２の信号に応じて、上記第１の非線形補償部および上記第２の非線形補償部が、上記第１のＡＤ変換器および上記第２のＡＤ変換器の非線形性歪をどれだけ補償しているかを推定する非線形検出部と、を有し、
上記非線形検出部は、
非線形性歪みを曲率として、上記第１の信号と上記第２の信号の差分に基づき上記入力アナログ信号の信号強度に依存する曲率を推定し、当該曲率部分を打ち消すように上記制御変数信号を生成して第１の非線形補償部および上記第２の非線形補償部に出力する
ＡＤ変換装置。
【請求項２】
上記非線形検出部は、
上記第１の信号と上記第２の信号を加算した加算信号に基づいて上記入力アナログ信号の信号強度を求める強度取得部と、
上記第２の信号と上記第１の信号の差分をとった差分信号に基づいて上記入力アナログ信号の信号強度に依存する曲率を取得する曲率取得部と、
上記曲率取得部で取得された曲率および強度取得部で取得された信号強度に応じて上記制御変数信号を生成する制御変数生成部と、を含む
請求項１記載のＡＤ変換装置。
【請求項３】
上記強度取得部は、
上記第１の信号と上記第２の信号を加算して上記加算信号を出力する加算器と、
上記加算器による加算信号の絶対値信号を取得する絶対値取得部と、
上記絶対値取得部で取得される上記絶対値信号を微分して上記入力アナログ信号の信号強度を取得する第１の微分器と、を含み、
上記曲率取得部は、
上記第２の信号と上記第１の信号の差分をとった上記差分信号を出力する減算器と、
上記減算器による差分信号を微分して上記入力アナログ信号の信号強度に依存する曲率を取得する第２の微分器と、を含み、
上記制御変数生成部は、
上記第２の微分器で取得された曲率を上記第１の微分器で出力された信号強度で除して上記制御変数信号を生成する除算器を含む
請求項２記載のＡＤ変換装置。
【請求項４】
上記非線形検出部から出力される上記制御変数信号に対してフィルタリング処理を施して雑音に依存しない制御変数信号として上記第１の非線形補償部および上記第２の非線形補償部に供給するフィルタを有する
請求項１記載のＡＤ変換装置。
【請求項５】
上記第１の非線形補償部による第１の信号および上記第２の非線形補償部による第２の信号を加算して出力する出力部を有する
請求項１記載のＡＤ変換装置。
【請求項６】
上記差分付与部は、
上記入力アナログ信号に上記固定信号αを加算して上記第１のＡＤ変換器に入力し、
上記入力アナログ信号から上記固定信号αを減算して上記第２のＡＤ変換器に入力する
請求項１記載のＡＤ変換装置。
【請求項７】
上記差分付与部は、
上記入力アナログ信号を上記第１のＡＤ変換器に入力し、
上記入力アナログ信号から上記固定信号αを減算して上記第２のＡＤ変換器に入力する
請求項１記載のＡＤ変換装置。
【請求項８】
上記第１のＡＤ変換器および上記第２のＡＤ変換器は、ΔΣ変調器により形成され、
上記ΔΣ変調器は、
少なくとも一つの積分器と、
積分容量を含み、上記積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
上記量子化器によるデジタル信号をアナログ信号に変換し、上記積分器の入力側に帰還させる少なくとも一つのデジタルアナログ（ＤＡ）変換器と、
入力アナログ信号が入力される第１の入力抵抗と、を含み、
上記第１のＡＤ変換器および上記第２のＡＤ変換器のうちの少なくとも一方は、
固定信号が入力される第２の入力抵抗を、さらに含む、
請求項１記載のＡＤ変換装置。
【請求項９】
上記第１のＡＤ変換器および上記第２のＡＤ変換器の少なくとも一方は、
入力段に入力アナログ信号をサンプリングするための第１の入力容量と、
入力段に上記固定信号をサンプリングするための第２の入力容量と、
を含むパイプライン型ＡＤ変換器により形成されている
請求項１記載のＡＤ変換装置。
【請求項１０】
アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換装置を有し、
上記ＡＤ変換装置は、
入力アナログ信号をデジタル信号に変換する第１のアナログデジタル（ＡＤ）変換器と、
入力アナログ信号をデジタル信号に変換する第２のＡＤ変換器と、
上記第１のＡＤ変換器への入力アナログ信号と上記第２のＡＤ変換器の入力アナログ信号との間に少なくとも固定信号α分の差分を持たせて対応する上記第１のＡＤ変換器および上記第２の変換器に入力する差分付与部と、
供給される制御変数信号に応じて、上記第１のＡＤ変換器の第１の出力信号の非線形性歪みを補償する第１の非線形補償部と、
供給される上記制御変数信号に応じて、上記第２のＡＤ変換器の第２の出力信号の非線形性歪みを補償する第２の非線形補償部と、
上記第１の非線形補償部による第１の信号および上記第２の非線形補償部による第２の信号に応じて、上記第１の非線形補償部および上記第２の非線形補償部が、上記第１のＡＤ変換器および上記第２のＡＤ変換器の非線形性歪をどれだけ補償しているかを推定する非線形検出部と、を有し、
上記非線形検出部は、
非線形性歪みを曲率として、上記第１の信号と上記第２の信号の差分に基づき上記入力アナログ信号の信号強度に依存する曲率を推定し、当該曲率部分を打ち消すように上記制御変数信号を生成して第１の非線形補償部および上記第２の非線形補償部に出力する
信号処理システム。
【請求項１】
入力アナログ信号をデジタル信号に変換する第１のアナログデジタル（ＡＤ）変換器と、
入力アナログ信号をデジタル信号に変換する第２のＡＤ変換器と、
上記第１のＡＤ変換器への入力アナログ信号と上記第２のＡＤ変換器の入力アナログ信号との間に少なくとも固定信号α分の差分を持たせて対応する上記第１のＡＤ変換器および上記第２の変換器に入力する差分付与部と、
供給される制御変数信号に応じて、上記第１のＡＤ変換器の第１の出力信号の非線形性歪みを補償する第１の非線形補償部と、
供給される上記制御変数信号に応じて、上記第２のＡＤ変換器の第２の出力信号の非線形性歪みを補償する第２の非線形補償部と、
上記第１の非線形補償部による第１の信号および上記第２の非線形補償部による第２の信号に応じて、上記第１の非線形補償部および上記第２の非線形補償部が、上記第１のＡＤ変換器および上記第２のＡＤ変換器の非線形性歪をどれだけ補償しているかを推定する非線形検出部と、を有し、
上記非線形検出部は、
非線形性歪みを曲率として、上記第１の信号と上記第２の信号の差分に基づき上記入力アナログ信号の信号強度に依存する曲率を推定し、当該曲率部分を打ち消すように上記制御変数信号を生成して第１の非線形補償部および上記第２の非線形補償部に出力する
ＡＤ変換装置。
【請求項２】
上記非線形検出部は、
上記第１の信号と上記第２の信号を加算した加算信号に基づいて上記入力アナログ信号の信号強度を求める強度取得部と、
上記第２の信号と上記第１の信号の差分をとった差分信号に基づいて上記入力アナログ信号の信号強度に依存する曲率を取得する曲率取得部と、
上記曲率取得部で取得された曲率および強度取得部で取得された信号強度に応じて上記制御変数信号を生成する制御変数生成部と、を含む
請求項１記載のＡＤ変換装置。
【請求項３】
上記強度取得部は、
上記第１の信号と上記第２の信号を加算して上記加算信号を出力する加算器と、
上記加算器による加算信号の絶対値信号を取得する絶対値取得部と、
上記絶対値取得部で取得される上記絶対値信号を微分して上記入力アナログ信号の信号強度を取得する第１の微分器と、を含み、
上記曲率取得部は、
上記第２の信号と上記第１の信号の差分をとった上記差分信号を出力する減算器と、
上記減算器による差分信号を微分して上記入力アナログ信号の信号強度に依存する曲率を取得する第２の微分器と、を含み、
上記制御変数生成部は、
上記第２の微分器で取得された曲率を上記第１の微分器で出力された信号強度で除して上記制御変数信号を生成する除算器を含む
請求項２記載のＡＤ変換装置。
【請求項４】
上記非線形検出部から出力される上記制御変数信号に対してフィルタリング処理を施して雑音に依存しない制御変数信号として上記第１の非線形補償部および上記第２の非線形補償部に供給するフィルタを有する
請求項１記載のＡＤ変換装置。
【請求項５】
上記第１の非線形補償部による第１の信号および上記第２の非線形補償部による第２の信号を加算して出力する出力部を有する
請求項１記載のＡＤ変換装置。
【請求項６】
上記差分付与部は、
上記入力アナログ信号に上記固定信号αを加算して上記第１のＡＤ変換器に入力し、
上記入力アナログ信号から上記固定信号αを減算して上記第２のＡＤ変換器に入力する
請求項１記載のＡＤ変換装置。
【請求項７】
上記差分付与部は、
上記入力アナログ信号を上記第１のＡＤ変換器に入力し、
上記入力アナログ信号から上記固定信号αを減算して上記第２のＡＤ変換器に入力する
請求項１記載のＡＤ変換装置。
【請求項８】
上記第１のＡＤ変換器および上記第２のＡＤ変換器は、ΔΣ変調器により形成され、
上記ΔΣ変調器は、
少なくとも一つの積分器と、
積分容量を含み、上記積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
上記量子化器によるデジタル信号をアナログ信号に変換し、上記積分器の入力側に帰還させる少なくとも一つのデジタルアナログ（ＤＡ）変換器と、
入力アナログ信号が入力される第１の入力抵抗と、を含み、
上記第１のＡＤ変換器および上記第２のＡＤ変換器のうちの少なくとも一方は、
固定信号が入力される第２の入力抵抗を、さらに含む、
請求項１記載のＡＤ変換装置。
【請求項９】
上記第１のＡＤ変換器および上記第２のＡＤ変換器の少なくとも一方は、
入力段に入力アナログ信号をサンプリングするための第１の入力容量と、
入力段に上記固定信号をサンプリングするための第２の入力容量と、
を含むパイプライン型ＡＤ変換器により形成されている
請求項１記載のＡＤ変換装置。
【請求項１０】
アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換装置を有し、
上記ＡＤ変換装置は、
入力アナログ信号をデジタル信号に変換する第１のアナログデジタル（ＡＤ）変換器と、
入力アナログ信号をデジタル信号に変換する第２のＡＤ変換器と、
上記第１のＡＤ変換器への入力アナログ信号と上記第２のＡＤ変換器の入力アナログ信号との間に少なくとも固定信号α分の差分を持たせて対応する上記第１のＡＤ変換器および上記第２の変換器に入力する差分付与部と、
供給される制御変数信号に応じて、上記第１のＡＤ変換器の第１の出力信号の非線形性歪みを補償する第１の非線形補償部と、
供給される上記制御変数信号に応じて、上記第２のＡＤ変換器の第２の出力信号の非線形性歪みを補償する第２の非線形補償部と、
上記第１の非線形補償部による第１の信号および上記第２の非線形補償部による第２の信号に応じて、上記第１の非線形補償部および上記第２の非線形補償部が、上記第１のＡＤ変換器および上記第２のＡＤ変換器の非線形性歪をどれだけ補償しているかを推定する非線形検出部と、を有し、
上記非線形検出部は、
非線形性歪みを曲率として、上記第１の信号と上記第２の信号の差分に基づき上記入力アナログ信号の信号強度に依存する曲率を推定し、当該曲率部分を打ち消すように上記制御変数信号を生成して第１の非線形補償部および上記第２の非線形補償部に出力する
信号処理システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【公開番号】特開２０１２−２４９２６３（Ｐ２０１２−２４９２６３Ａ）
【公開日】平成２４年１２月１３日（２０１２．１２．１３）
【国際特許分類】
【出願番号】特願２０１１−１２１９２１（Ｐ２０１１−１２１９２１）
【出願日】平成２３年５月３１日（２０１１．５．３１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２４年１２月１３日（２０１２．１２．１３）
【国際特許分類】
【出願日】平成２３年５月３１日（２０１１．５．３１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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