ΔΣ変調器および信号処理システム
【課題】消費電力や回路規模の増加を伴うことなくΔΣ型変調器を提供する。
【解決手段】アナログ信号の入力に対して縦続接続された複数の積分器ＩＮＴ１１〜ＩＮＴ１４と、積分器ＩＮＴ１１の出力信号を量子化してデジタル信号を出力する量子化器Ｑｕａｎ１１と、少なくとも初段の積分器ＩＮＴ１４の入力側に量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用ＤＡ変換器ＤＡＣ１１と、最終段の積分器の入力段側に配置され前段の積分器の出力と少なくとも他の経路から少なくとも一つの第１の係数を持つ第１の抵抗を介しての供給される少なくとも一つの経路信号とを加算する加算器ＡＤＤ１１と、を有し、最終段の積分器は、積分容量と、第２の係数を持つ第２の抵抗とを含み、開ループ伝達関数の各次数の係数が、第１の抵抗の第１の係数と第２の抵抗の第２の係数に応じて決定される。
【解決手段】アナログ信号の入力に対して縦続接続された複数の積分器ＩＮＴ１１〜ＩＮＴ１４と、積分器ＩＮＴ１１の出力信号を量子化してデジタル信号を出力する量子化器Ｑｕａｎ１１と、少なくとも初段の積分器ＩＮＴ１４の入力側に量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用ＤＡ変換器ＤＡＣ１１と、最終段の積分器の入力段側に配置され前段の積分器の出力と少なくとも他の経路から少なくとも一つの第１の係数を持つ第１の抵抗を介しての供給される少なくとも一つの経路信号とを加算する加算器ＡＤＤ１１と、を有し、最終段の積分器は、積分容量と、第２の係数を持つ第２の抵抗とを含み、開ループ伝達関数の各次数の係数が、第１の抵抗の第１の係数と第２の抵抗の第２の係数に応じて決定される。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、無線通信における受信機をはじめとし、オーディオ機器や医療計測器等に応用される連続時間系ΔΣ変調器および信号処理システムに関するものである。
【背景技術】
【０００２】
図１（Ａ）および（Ｂ）は、一般的な連続時間系４次低域通過型ΔΣ変調器の概念図である。図１（Ａ）がフィードバック（Feedback）型ΔΣ変調器を示し、図１（Ｂ）がフィードフォワード（Feed-forward）型ΔΣ変調器を示している。
【０００３】
図１（Ａ）のΔΣ変調器１Ａは、積分器ＩＮＴ１，ＩＮＴ２，ＩＮＴ３，ＩＮＴ４、量子化器Ｑｕａｎ、加算器ＡＤＤ１，ＡＤＤ２，ＡＤＤ３，ＡＤＤ４、およびデジタルアナログ（ＤＡ）変換器ＤＡＣ１，ＤＡＣ２，ＤＡＣ３，ＤＡＣ４により構成される。
図１（Ｂ）のΔΣ変調器１Ｂは、積分器ＩＮＴ１，ＩＮＴ２，ＩＮＴ３，ＩＮＴ４、量子化器Ｑｕａｎ、加算器ＡＤＤ１，ＡＤＤ２、およびＤＡ変換器ＤＡＣ１により構成される。
【０００４】
そして、図１において、ｕはアナログ入力信号を表し、ｖはデジタル出力信号を表している。ａ１,ａ２,ａ３はそれぞれ帰還利得、またはフィードフォワード経路の利得を表し、Ｑは量子化器の実効利得を表している。積分器ＩＮＴ４へ帰還をかけているＤＡ変換器ＤＡＣ４、ＤＡＣ１の利得は１としている。
このとき量子化器Ｑｕａｎにおいて発生する量子化雑音のデジタル出力信号ｖへの雑音伝達関数（ＮＴＦ）は図１（Ａ），（Ｂ）ともに、次の式（１）で表され、高域通過型の周波数特性を示す。
【０００５】
【数１】
【０００６】
つまり、ΔΣ変調器において帰還の効果により量子化器で発生する量子化雑音はノイズシェイピングを受け高周波数領域に移されることにより信号帯域内では高いＳＮ比が得られる。
【０００７】
図２は、ΔΣ変調器の要素ブロックである積分器の構成例を示す回路図である。
図３は、ΔΣ変調器の要素ブロックである加算器の構成例を示す回路図である。
【０００８】
図２の積分器ＩＮＴは、演算増幅器ＯＴＡ(Operational Transconductance Amplifier)１、抵抗素子Ｒ、および容量Ｃを有する。
図３の加算器ＡＤＤは、演算増幅器ＯＴＡ２、および抵抗素子Ｒ１，Ｒ２を有する。
【０００９】
積分器ＩＮＴの入出力間伝達特性は抵抗（Ｒ）と容量（Ｃ）を用いて、式（２）のように表される。
【００１０】
【数２】
【００１１】
同様に、加算器ＡＤＤの入出力間伝達特性は２つの抵抗Ｒ１,Ｒ２を用いて、式（３）のように表される。
【００１２】
【数３】
【００１３】
そして、図２および図３に示すように、積分器ＩＮＴと加算器ＡＤＤはそれぞれ増幅器ＯＴＡを１つ用いて構成可能である。
また、積分器ＩＮＴの直前に加算器ＡＤＤが存在する場合に限っては増幅器１つで積分器と加算器を合わせて実現することができる。
【００１４】
図４は、２入力１出力の加算器と積分器を合わせた回路を示す図である。
この回路の出力電圧ｖｏｕｔは、式（４）のように表すことができ、加算器と積分器を合わせた動作になることがわかる。
【００１５】
【数４】
【００１６】
図１のΔΣ変調器に着目すると、図１（Ａ）のフィードバック型では全ての加算器が積分器の直前に置かれているため増幅器４つで変調器が構成できることがわかる。
一方で、図１（Ｂ）のフィードフォワード型では量子化器Ｑｕａｎの直前に置かれている加算器は積分器と合わせた回路にすることができないため増幅器が５つ必要になり消費電力および回路規模の増大に繋がる。
【００１７】
増幅器が１つ余分に必要になることを避けるために量子化器直前の加算器を用いないフィードフォワード型のΔΣ変調器の構成が考えられる。
【００１８】
図５は、図１（Ｂ）の変形として量子化器直前の加算器を用いないΔΣ変調器の構成を示す図である。
【００１９】
図５のΔΣ変調器１Ｃにおいて、最終段の積分器ＩＮＴ１の手前で加算を行うので全ての帰還信号は２つの積分器を通ることになる。
積分器を２つ通ると次数が２次上がってしまうのでａ1を含むフィードフォワード経路は定数ではなくｓａ1とし、微分特性を持たせることにより１次の係数を実現している。
【００２０】
図６は、図５中の破線部分を実現する回路を示す図である。
【００２１】
積分器ＩＮＴ４の出力から積分器ＩＮＴ１の入力へのフィードフォワード経路は対応する積分器を構成する増幅器ＯＴＡの入出力間を容量で結合することで実現できる。
【先行技術文献】
【非特許文献】
【００２２】
【非特許文献１】"A 100mW 10MHz-BW CT ΔΣ Modulator with 87dB DR and 91dBc IMD,"ISSCC Dig. Tech. Papers, pp. 498-499, Feb. 2008.。
【発明の概要】
【発明が解決しようとする課題】
【００２３】
しかしながら、この回路２ではフィードフォワード容量Ｃｆｆを追加したため積分器ＩＮＴ１に容量性の負荷が生じてしまい帯域を制限するため消費電力の増加を招く。
さらに、積分器ＩＮＴ４についても、積分器ＩＮＴ１の出力電圧がＣｆｆというアドミタンスにより変換された周波数の高い電流を入力できなければいけないため消費電力が増加する。
【００２４】
上記の問題を避けるために、フィードフォワードとフィードバックを併用する技術が提案されている（非特許文献１参照）。
図７は、フィードバックとフィードフォワードを併用したΔΣ変調器を示す図である。
【００２５】
図７のΔΣ変調器１Ｄでは、フィードフォワード型において必要となる量子化器直前の加算器をはずすことはできている代わりに、ＤＡ変換器が２つ必要になっているためやはり消費電力と回路規模が増大する。
【００２６】
本発明は、消費電力や回路規模の増加を伴うことなくΔΣ型変調器および信号処理システムを提供することにある。
【課題を解決するための手段】
【００２７】
本発明の第１の観点のΔΣ変調器は、アナログ信号の入力に対して縦続接続された複数の積分器と、上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、少なくとも初段の上記積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用ＤＡ変換器と、上記最終段の積分器の入力段側に配置され、当該最終段の積分器の前段の積分器の出力と、少なくとも他の経路から少なくとも一つの第１の係数を持つ第１の抵抗を介しての供給される少なくとも一つの経路信号とを加算する加算器と、を有し、上記最終段の積分器は、演算増幅器と、積分容量と、第２の係数を持つ第２の抵抗と、を含み、上記演算増幅器の一入力端子と出力端子間に直列に上記積分容量と上記第２の抵抗が接続され、開ループ伝達関数の各次数の係数が、上記第１の抵抗の第１の係数と上記第２の抵抗の第２の係数に応じて決定される。
【００２８】
本発明の第２の観点の信号処理システムは、アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換機能を有するΔΣ変調器を有し、上記ΔΣ変調器は、アナログ信号の入力に対して縦続接続された複数の積分器と、上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、少なくとも初段の上記積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用ＤＡ変換器と、上記最終段の積分器の入力段側に配置され、当該最終段の積分器の前段の積分器の出力と、少なくとも他の経路から少なくとも一つの第１の係数を持つ第１の抵抗を介しての供給される少なくとも一つの経路信号とを加算する加算器と、を有し、上記最終段の積分器は、演算増幅器と、積分容量と、第２の係数を持つ第２の抵抗と、を含み、上記演算増幅器の一入力端子と出力端子間に直列に上記積分容量と上記第２の抵抗が接続され、開ループ伝達関数の各次数の係数が、上記第１の抵抗の第１の係数と上記第２の抵抗の第２の係数に応じて決定される。
【発明の効果】
【００２９】
本発明によれば、消費電力や回路規模の増加を伴うことなくΔΣ型変調器を実現することができる。
【図面の簡単な説明】
【００３０】
【図１】一般的な連続時間系４次低域通過型ΔΣ変調器の概念図である。
【図２】ΔΣ変調器の要素ブロックである積分器の構成例を示す回路図である。
【図３】ΔΣ変調器の要素ブロックである加算器の構成例を示す回路図である。
【図４】２入力１出力の加算器と積分器を合わせた回路を示す図である。
【図５】図１（Ｂ）の変形として量子化器直前の加算器を用いないΔΣ変調器の構成を示す図である。
【図６】図５中の破線部分を実現する回路を示す図である。
【図７】フィードバックとフィードフォワードを併用したΔΣ変調器を示す図である。
【図８】本第１の実施形態に係るΔΣ変調器の概略構成を示す図である。
【図９】図８における第１の積分器の構成例を示す回路図である。
【図１０】本第２の実施形態に係る遅延補償のための帰還経路を有する連続時間系４次ΔΣ変調器の概略構成を示す図である。
【図１１】比較例である遅延補償のための帰還経路を有する連続時間系４次ΔΣ変調器を示す図である。
【図１２】本第２の実施形態に係る遅延補償のための帰還経路を有する連続時間系４次ΔΣ変調器の具体的な構成例を示す図である。
【図１３】本第２の実施形態に係るＮＴＦに伝送零点を有する連続時間系４次ΔΣ変調器の概略構成を示す図である。
【図１４】比較例であるＮＴＦに伝送零点を有する連続時間系４次ΔΣ変調器を示す図である。
【図１５】本第３の実施形態に係るＮＴＦに伝送零点を有する連続時間系４次ΔΣ変調器の具体的な構成例を示す図である。
【図１６】本第４の実施形態に係る信号処理システムの構成例を示すブロック図である。
【発明を実施するための形態】
【００３１】
以下、本実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態
２．第２の実施形態
３．第３の実施形態
４．第４の実施形態
【００３２】
＜１．第１の実施形態＞
［ΔΣ変調器の第１の概略構成］
図８は、本第１の実施形態に係るΔΣ変調器の概略構成を示す図である。
【００３３】
本第１の実施形態に係るΔΣ変調器１０は、図８に示すように、第１の積分器ＩＮＴ１１、第２の積分器ＩＮＴ１２、第３の積分器ＩＮＴ１３、第４の積分器１４、および量子化器Ｑｕａｎ１１を有する。
ΔΣ変調器１０は、第１の加算器ＡＤＤ１１、第２の加算器ＡＤＤ１２、およびフィードバックループに配置されるデジタルアナログ（ＤＡ）変換器ＤＡＣ１１を有する。
また、本第１の実施形態に係るΔΣ変調器１０では、第４の積分器ＩＮＴ１４の出力に係数ａ２’が掛けられた後、経路信号として第１の加算器ＡＤＤ１１に入力されるようにフィードフォワード経路ＦＦＷ１１が形成されている。
同様に、本第１の実施形態に係るΔΣ変調器１０では、第３の積分器ＩＮＴ１３の出力に係数ａ３’が掛けられた後、経路信号として第１の加算器ＡＤＤ１１に入力されるようにフィードフォワード経路ＦＦＷ１２が形成されている。
本第１の実施形態に係るΔΣ変調器１０は、量子化器Ｑｕａｎ１１の出力を第１の加算器ＡＤＤ１１にフィードバックさせるＤＡ変換器は配置されていない。
【００３４】
図８において、ｕはアナログ入力信号を表し、Ｔｕはアナログ信号の入力端子を表し、ｖはデジタル出力信号を表し、ＴＶはデジタル信号の出力端子を表している。ａ１’は第２の係数に相当し第１の積分器ＩＮＴ１１の処理に適用される係数を表し、Ｑは量子化器Ｑｕａｎ１１の実効利得を表している。
ＤＡ変換器ＤＡＣ１１の利得は１に設定されている。
【００３５】
ΔΣ変調器１０において、第２の加算器ＡＤＤ１２の第１入力端子がアナログ信号の入力端子Ｔｕに接続され、第２入力端子がＤＡ変換器ＤＡＣ１１の出力に接続されている。
第２の加算器ＡＤＤ１２の出力が第４の積分器ＩＮＴ１４の入力に接続されている。
第４の積分器ＩＮＴ１４の出力が第３の積分器ＩＮＴ１３の入力に接続され、かつ、係数ａ２’のフィードフォワード経路ＦＦＷ１１を介して第１の加算器ＡＤＤ１１の第１の入力端子に接続されている。
第３の積分器ＩＮＴ１３の出力が第２の積分器ＩＮＴ１２の入力に接続され、かつ、係数ａ３’のフィードフォワード経路ＦＦＷ１２を介して第１の加算器ＡＤＤ１１の第１の入力端子に接続されている。
第２の積分器ＩＮＴ１２の出力が第１の加算器ＡＤＤ１１の第２の入力端子に接続され、第２の加算器ＡＤＤ１１の出力が第１の積分器ＩＮＴ１１の入力に接続され、第１の積分器ＩＮＴ１１の出力が量子化器Ｑｕａｎ１１の入力に接続されている。
量子化器Ｑｕａｎ１１の出力がデジタル信号の出力端子Ｔｖに接続され、このデジタル信号はＤＡ変換器ＤＡＣ１１に帰還（フィードバック）されている。
係数ａ２’および数ａ３’が第１の係数に相当する。
【００３６】
表１は、本第１の実施形態に係る図８のΔΣ変調器１０と比較例としての図７のΔΣ変調器１Ｄの開ループ伝達関数の各次数の係数を示している。
【００３７】
【表１】
【００３８】
本第１の実施形態に係るΔΣ変調器１０では、図７のΔΣ変調器１Ｄと比較すると第１の積分器ＩＮＴ１１の伝達特性として周波数に依存しない係数ａ１’を用いている。
さらに図７中のａ２,ａ３で表されるフィードフォワード係数をそれぞれ第１の係数ａ２’,ａ３’とし、図７のＤＡＣ１を不要として取り外している。
上述したように、表１は、図７に示すΔΣ変調器と本第１の実施形態に係る図８のΔΣ変調器それぞれの開ループ伝達関数の各次数の係数を示している。
図７のΔΣ変調器１Ｄと図８のΔΣ変調器１０の各次数の係数が同じであれば両者は等価であると言える。
そこで、図８において各経路の係数を求めるためには図７（もしくは図５もしくは図１（Ｂ））の係数を元にして、次の式（５）で表される連立方程式の解を用いればよい。
【００３９】
【数５】
【００４０】
連立方程式を解くと各係数（ａ１’ａ２’ａ３’）は３次方程式の解となる。
３次方程式の解は２つの共役な複素解と１つの実数解となるがこのうちの実数解を用いれば抵抗だけで実現可能である。抵抗は小さい面積で実現でき、電力も消費しないため図７の変調器と比べて低消費電力化と小面積化が達成できる。
【００４１】
図９は、図８における第１の積分器の構成例を示す回路図である。
【００４２】
図９の回路は、演算増幅器ＯＴＡ１１、抵抗Ｒａ１’，Ｒａ２’，Ｒａ３’，Ｒ４、および容量Ｃにより構成されている。
ここで抵抗Ｒａ１’が第２の抵抗に相当し、抵抗Ｒａ２’およびＲａ３’が第１の抵抗に相当する。
演算増幅器ＯＴＡ１１の正側入力端子が抵抗Ｒａ２’を介して第４の積分器ＩＮＴ１４の出力電圧Ｖｉｎｔ４の供給ラインに接続され、抵抗Ｒａ３’を介して第３の積分器ＩＮＴ１３の出力電圧Ｖｉｎｔ３の供給ラインに接続されている。
さらに、演算増幅器ＯＴＡ１１の正側入力端子は抵抗Ｒ４を介して第２の積分器ＩＮＴ１２の出力電圧Ｖｉｎｔ２の供給ラインに接続されている。
演算増幅器ＯＴＡ１１の正側入力端子と各Ｒａ２’，Ｒａ３’，Ｒ４との接続部により第１の加算器ＡＤＤ１１が形成されている。
演算増幅器ＯＴＡ１１の正側入力端子と出力端子間に抵抗Ｒａ１’と容量Ｃが直列に接続されている。
演算増幅器ＯＴＡ１１の負側入力端子は接地されている。
【００４３】
図９において、抵抗Ｒａ２’とＲａ３’は、回路構成上に通常配置されるもとから存在する抵抗の値を変更するだけであり、第１の積分器ＩＮＴ１１を構成するには追加する素子はＲａ１’だけでよい。
このとき式（５）の係数ａ１’が正の数でないと負の抵抗が必要となり図９の回路が実現できないことになるが、係数ａ１’が必ず正の数であることを以下のように示すことができる。
式（５）をａ１’について解くと、次のようになる。
【００４４】
【数６】
【００４５】
一方、３次方程式は２つの共役な複素解と１つの実数解なので解をそれぞれα±βiとγとおくと式（６）は、次の式（７）のように表せる。
【００４６】
【数７】
【００４７】
式（７）を展開して定数項（ｘ）を求めると、次のようになる。
【００４８】
【数８】
【００４９】
ここで式（８）と式（６）の定数項と比較すると、次のようになる。
【００５０】
【数９】
【００５１】
ａ１は元にしたΔΣ変調器の１次の係数であり正の数である。また、αの２乗とβの２乗が正の数であることは自明である。これによりγは必ず正の数となり、抵抗を用いて図９の回路が実現可能である。
【００５２】
＜２．第２の実施形態＞
［ΔΣ変調器の第２の概略構成］
図１０は、本第２の実施形態に係る遅延補償のための帰還経路を有する連続時間系４次ΔΣ変調器の概略構成を示す図である。
図１１は、比較例である遅延補償のための帰還経路を有する連続時間系４次ΔΣ変調器を示す図である。
【００５３】
本第２の実施形態に係るΔΣ変調器１０Ａが第１の実施形態に係るΔΣ変調器１０と異なる点は、以下の通りである。
ΔΣ変調器１０Ａは、第２のＤＡ変換器ＤＡＣ１２を有し、量子化器Ｑｕａｎ１１の出力がＤＡ変換器ＤＡＣ１２に帰還（フィードバック）され、ＤＡ変換器１２の出力が第１の積分器ＩＮＴ１１の入力側に接続されている。
ＤＡ変換器ＤＡＣ１２の利得はｋに設定されている。
【００５４】
［図１０のΔΣ変調器の具体的構成］
図１２は、本第２の実施形態に係る遅延補償のための帰還経路を有する連続時間系４次ΔΣ変調器の具体的な構成例を示す図である。
【００５５】
図１２のΔΣ変調器１０Ａは、連続時間系４次ΔΣ変調器として形成されている。
【００５６】
図１２のΔΣ変調器１０Ａは、差動の入力信号を受信する回路として構成されている。
図１２において、＋ｕは正側アナログ入力信号を、−ｕは負側アナログ信号を、Ｖｏｕｔはデジタル出力信号をそれぞれ表している。
【００５７】
ΔΣ変調器１０Ａは、図１２に示すように、第１のアナログ信号入力端子Ｔｕｐ、第２のアナログ信号入力端子Ｔｕｍ、入力抵抗Ｒ１１，Ｒ１２、デジタル信号の出力端子ＴＶｏｕｔを有する。
ΔΣ変調器１０Ａは、第２のＤＡ変換器ＤＡＣ１２の第１の出力端子ＴＶＤＡＣ１に対して直列に接続された抵抗Ｒａ０１および容量Ｃａ０１、並びに、第２の出力端子ＴＶＤＡＣ２に対して直列に接続された抵抗Ｒａ０２および容量Ｃａ０２を有する。
抵抗Ｒａ０１および抵抗Ｒａ０２が第３の抵抗に相当する。
ΔΣ変調器１０Ａは、第１のＤＡ変換器ＤＡＣ１１の第１の出力端子ＴＶＤＡＣ３に対し接続された抵抗ＲＤＡＣ１、並びに、第２の出力端子ＴＶＤＡＣ４に対して接続された抵抗ＲＤＡＣ２を有する。
【００５８】
ΔΣ変調器１０Ａは、第２の積分器ＩＮＴ１２の出力部に、第１の加算器ＡＤＤ１１および、第２のＤＡ変換器ＤＡＣ１２側の容量Ｃａ０１、並びに、容量Ｃａ０２に接続された抵抗Ｒ４１，Ｒ４２を有する。
ΔΣ変調器１０Ａは、第３の積分器ＩＮＴ１３の出力部に、第２の積分器ＩＮＴ１２の入力に接続された抵抗Ｒ３１，Ｒ３２を有し、かつ、フィードフォワード経路ＦＦＷ１２Ａが接続されている。フィードフォワード経路ＦＦＷ１２Ａには抵抗Ｒａ３’が接続されている。
ΔΣ変調器１０Ａは、第４の積分器ＩＮＴ１４の出力部に、第４の積分器ＩＮＴ１２の入力に接続された抵抗Ｒ２１，Ｒ２２を有し、かつ、フィードフォワード経路ＦＦＷ１１Ａが接続されている。フィードフォワード経路ＦＦＷ１１Ａには抵抗Ｒａ２’が接続されている。
【００５９】
第１の加算器ＡＤＤ１１は、抵抗Ｒ４１、抵抗Ｒａ２’、 抵抗Ｒａ３’、および容量Ｃａ０１の接続点により第１端子ＴＡＤＤ１が形成され、抵抗Ｒ４２、抵抗Ｒａ２’、 抵抗Ｒａ３’、および容量Ｃａ０２の接続点により第２端子ＴＡＤＤ２が形成されている。
第２の加算器ＡＤＤ１２は、抵抗Ｒ１１、抵抗ＲＤＡＣ１の接続点により第３端子ＴＡＤＤ３が形成され、抵抗Ｒ１２、抵抗ＲＤＡＣ２の接続点により第４端子ＴＡＤＤ４が形成されている。
【００６０】
第１の積分器ＩＮＴ１１は、差動入出力の演算増幅器ＯＴＡ１１、および容量Ｃ４１、Ｃ４２、抵抗Ｒａ１’，Ｒａ１’を有する。
演算増幅器ＯＴＡ１１は、正負側入力端子（非反転入力端子＋）が第１の加算器ＡＤＤ１１の第１端子ＴＡＤＤ１に接続され、負側入力端子（反転入力端子−）が第１の加算器ＡＤＤ１１Ａの第２端子ＴＡＤＤ２に接続されている。
演算増幅器ＯＴＡ１１の正側出力端子が量子化器Ｑｕａｎ１１の正側入力端子に接続され、負側出力端子が量子化器Ｑｕａｎ１１の負側入力端子に接続されている。
そして、演算増幅器ＯＴＡ１１の負側出力端子と正側入力端子間に容量Ｃ４１と抵抗Ｒａ１’が直列に接続されている。
演算増幅器ＯＴＡ１１の正出力端子と負側出力端子間に容量Ｃ４２と抵抗Ｒａ１’が直列に接続されている。
【００６１】
第２の積分器ＩＮＴ１２は、差動入出力の演算増幅器ＯＴＡ１２、および容量Ｃ３１、Ｃ３２を有する。
演算増幅器ＯＴＡ１２は、正負側入力端子（非反転入力端子＋）が抵抗Ｒ３１に接続され、負側入力端子（反転入力端子−）が抵抗Ｒ３２に接続されている。
演算増幅器ＯＴＡ１２の正側出力端子が抵抗Ｒ４１に接続され、負側出力端子が抵抗Ｒ４２に接続されている。
そして、演算増幅器ＯＴＡ１２の負側出力端子と正側入力端子間に容量Ｃ３１が接続されている。
演算増幅器ＯＴＡ１２の正出力端子と負側出力端子間に容量Ｃ３２が接続されている。
【００６２】
第３の積分器ＩＮＴ１３は、差動入出力の演算増幅器ＯＴＡ１３、および容量Ｃ２１、Ｃ２２を有する。
演算増幅器ＯＴＡ１３は、正負側入力端子（非反転入力端子＋）が抵抗Ｒ２１に接続され、負側入力端子（反転入力端子−）が抵抗Ｒ２２に接続されている。
演算増幅器ＯＴＡ１３の正側出力端子が抵抗Ｒ３１に接続され、負側出力端子が抵抗Ｒ３２に接続されている。
そして、演算増幅器ＯＴＡ１３の負側出力端子と正側入力端子間に容量Ｃ２１が接続されている。
演算増幅器ＯＴＡ１３の正出力端子と負側出力端子間に容量Ｃ２２が接続されている。
【００６３】
第４の積分器ＩＮＴ１４は、差動入出力の演算増幅器ＯＴＡ１４、および容量Ｃ１１、Ｃ１２を有する。
演算増幅器ＯＴＡ１４は、正負側入力端子（非反転入力端子＋）が第３端子ＴＡＤＤ３に接続され、負側入力端子（反転入力端子−）が第４端子ＴＡＤＤ４に接続されている。
演算増幅器ＯＴＡ１４の正側出力端子が抵抗Ｒ２１に接続され、負側出力端子が抵抗Ｒ２２に接続されている。
そして、演算増幅器ＯＴＡ１４の負側出力端子と正側入力端子間に容量Ｃ１１が接続されている。
演算増幅器ＯＴＡ１４の正出力端子と負側出力端子間に容量Ｃ１２が接続されている。
【００６４】
このような構成を有する図１２のΔΣ変調器１０Ａは、上述したように、連続時間系４次１ビットフィードフォワード型ΔΣ変調器として形成され、第２のＤＡ変換器ＤＡＣ１２が最終段目の帰還ＤＡ変換器とループ遅延補償の役割を兼ねている。
【００６５】
ところで、連続時間系のΔΣ変調器では量子化器出力からＤＡ変換器の出力までの信号遅延が安定性を劣化させる。
これを補うために遅延補償のための０次（周波数特性に依存しない）の帰還経路を持たせる技術が知られている。
図１１中のＤＡ変換器ＤＡＣ１２Ａが遅延補償のために追加した回路となっており量子化器Ｑｕａｎ１１の直前（入力段）の加算器を省略するためにＤＡ変換器ＤＡＣ１２Ａの利得をｓａ0とし微分特性をもたせている。
ＤＡ変換器ＤＡＣ１２Ａの出力は第１の積分器ＩＮＴ１１を通過し積分されるため結果的に量子化器Ｑｕａｎ１１の入力では周波数に依存しない帰還信号が得られる。
【００６６】
図１０および図１２は、図１１のΔΣ変調器に対して本技術を適用した概念図および具体的な回路図である。
図１０および図１２中の各次数の係数ａ１’,ａ２’とａ３’の導出は図８の場合と全く同じである。また、遅延補償のためのＤＡ変換器ＤＡＣ１２の利得ｋは第１の積分器ＩＮＴ１１の伝達関数の変更に伴って以下のようにする必要がある。
【００６７】
【数１０】
【００６８】
これは、第１の積分器ＩＮＴ１１に関する変更と同様に容量と直列に抵抗を追加するだけで簡単に行える。そのうえ、図５の変調器において問題であった容量により電圧電流変換された周波数成分の高い信号を低減させる効果もあるため第１の積分器ＩＮＴ１１の要求仕様を緩和させることができる。
【００６９】
＜３．第３の実施形態＞
［ΔΣ変調器の第３の概略構成］
図１３は、本第２の実施形態に係るＮＴＦに伝送零点を有する連続時間系４次ΔΣ変調器の概略構成を示す図である。
図１４は、比較例であるＮＴＦに伝送零点を有する連続時間系４次ΔΣ変調器を示す図である。
【００７０】
本第３の実施形態に係るΔΣ変調器１０Ｂが第２の実施形態に係るΔΣ変調器１０Ａと異なる点は、以下の通りである。
ΔΣ変調器１０Ｂは、遅延補償経路の第２のＤＡ変換器をなくし、第３の積分器ＩＮＴ１３と第２の積分器ＩＮＴ１２との間の第３の加算器ＡＤＤ１３が配置されている。
そして、ΔΣ変調器１０Ｂは、第３の積分器ＩＮＴ１３の出力を利得ａ４をもって第４の積分器ＩＮＴ１４の入力側に帰還させるフィードバック経路ＦＤＢ１１が形成されている。
さらに、ΔΣ変調器１０Ｂは、第１の積分器ＩＮＴ１１の出力を利得ａ５をもって第２の積分器ＩＮＴ１２の入力側（第３の加算器ＡＤＤ１３）に帰還させるフィードバック経路ＦＤＢ１２が形成されている。
【００７１】
［図１３のΔΣ変調器の具体的構成］
図１５は、本第３の実施形態に係るＮＴＦに伝送零点を有する連続時間系４次ΔΣ変調器の具体的な構成例を示す図である。
【００７２】
図１５のΔΣ変調器１０Ｂは、図１２の回路の第２のＤＡ変換器ＤＡＣ１２、抵抗Ｒａ０１および容量Ｃａ０１、並びに、抵抗Ｒａ０２および容量Ｃａ０２が配置されていない。
そして、図１２の回路構成に、フィードバック経路ＦＤＢ１１およびＦＤＢ１２が追加されている。
フィードバック経路ＦＤＢ１１には抵抗Ｒａ４が接続され、フィードバック経路ＦＤＢ１２には抵抗Ｒａ５が接続されている。
【００７３】
図１４はＮＴＦに伝送零点を追加した連続時間系ΔΣ変調器を示している。
図１４のΔΣ変調器は、第１の積分器ＩＮＴ１１の出力から第２の積分器ＩＮＴ１２の入力へ、同様に第３の積分器ＩＮＴ１３の出力から第４の積分器ＩＮＴ１４の入力へそれぞれ帰還をかけることにより共振器を作り全体として２つの伝送零点をつくっている。
これによりノイズシェイピング効果を高めることが可能となり、上記の遅延補償と合わせてΔΣ変調器の設計においては一般的な技術となっている。
【００７４】
図１３と図１５はそれぞれ図１４のΔΣ変調器に対して本技術を適用した概念図と回路図を示している。
図１３中の各次数の係数ａ１’,ａ２’とａ３’の導出も図８の場合と全く同じである。
ＮＴＦに伝送零点を持たせた場合は本技術を適用する際に、第１の積分器ＩＮＴ１１の出力から第２の積分器ＩＮＴ１２の入力へ帰還をかけると次のようになる。
第１の積分器ＩＮＴ１１に追加した抵抗Ｒａ１の影響により共振器（図１３中点線部）のクオリティファクターが低下し、ノイズシェイピング効果が薄れてしまう。
共振器のクオリティファクターを低下させないためには，図１５に示す通り第１の積分器ＩＮＴ１１中の容量Ｃ４１と抵抗Ｒａ１’、並びに、容量Ｃ４２とＲａ１’の間の接続部（接続点）から第２の積分器ＩＮＴ１２の入力部へ帰還をかける回路とすればよい。
【００７５】
本実施形態によれば、無線通信における受信機をはじめとし、オーディオ機器や医療計測器等に応用される連続時間系ΔΣ型ＡＤ変換器において開ループ利得の１次の係数を与えるDA変換器を抵抗の追加、および値の変更により省略可能としている。
この技術を用いることで、消費電力や回路規模の増加などを全く伴わずにΔΣ変調器を構成することが可能である。
【００７６】
＜４．第４の実施形態＞
図１６は、本第４の実施形態に係る信号処理システムの構成例を示すブロック図である。
【００７７】
本信号処理システム１００は、第１から第３の実施形態に係るＡＤ変換器として機能するΔΣ変調器１０〜１０Ｂが適用可能な信号処理システムとして形成されている。信号処理システム１００としては、通信機の受信装置の信号処理システム等が例示される。
【００７８】
本信号処理システム１００は、アナログ信号処理回路１１０、ＡＤ変換器１３０、およびデジタル信号処理回路１３０を含んで構成されている。
信号処理システム１００において、ＡＤ変換器１３０として、第１から第３の実施形態に係るＡＤ変換器として機能するΔΣ変調器１０〜１０Ｂのいずれかが適用可能である。
【００７９】
図１６の信号処理システム１００では、信号処理をできるだけデジタル信号処理回路１３０で行い、アナログ信号処理回路１１０の規模を小さくすることで、小型化・高効率化が見込める。
ここで、上記のようなシステムを実現する、すなわちアナログ信号処理回路１１０で行っていた信号処理をデジタル信号処理回路１３０で行うためには、できるだけ元の信号の情報を損なわずにＡＤ変換することが必要になる。このため、高いＳＮ比を持つＡＤ変換器が必要となる。
【００８０】
なお、上述した実施形態においては、概略構成としてシングル動作を例に説明したが、本技術は、シングル動作、差動動作のどちらでも適用可能である。
【００８１】
本技術は、以下のような構成もとることができる。
（１）アナログ信号の入力に対して縦続接続された複数の積分器と、
上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
少なくとも初段の上記積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用ＤＡ変換器と、
上記最終段の積分器の入力段側に配置され、当該最終段の積分器の前段の積分器の出力と、少なくとも他の経路から少なくとも一つの第１の係数を持つ第１の抵抗を介しての供給される少なくとも一つの経路信号とを加算する加算器と、を有し、
上記最終段の積分器は、
演算増幅器と、
積分容量と、
第２の係数を持つ第２の抵抗と、を含み、
演算増幅器の一入力端子と出力端子間に直列に上記積分容量と上記第２の抵抗が接続され、
開ループ伝達関数の各次数の係数が、上記第１の抵抗の第１の係数と上記第２の抵抗の第２の係数に応じて決定される
ΔΣ変調器。
（２）上記最終段の積分器の入力側には抵抗を介して縦続接続される少なくとも２段の積分器と、
少なくとも初段の積分器の出力を上記第１の抵抗を介して上記最終段の積分器の入力側の上記加算器にフィードフォワードするフィードフォワード経路と、を含む
上記（１）記載のΔΣ変調器。
（３）上記最終段の積分器の入力側の上記加算器に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用の第２のＤＡ変換器をさらに有する
上記（１）または（２）に記載のΔΣ変調器。
（４）上記第２のＤＡ変換器の出力と上記最終段の積分器とを結合する容量と、
上記容量と直列に接続された第３の抵抗と、を有する
上記（３）記載のΔΣ変調器。
（５）上記最終段の積分器が共振器を形成し、
上記直列接続された積分容量と第２の抵抗の接続部が、上記量子化器の２段前の積分器の入力側にフィードバックされている
上記（１）または（２）記載のΔΣ変調器。
（６）アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換機能を有するΔΣ変調器を有し、
上記ΔΣ変調器は、
アナログ信号の入力に対して縦続接続された複数の積分器と、
上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
少なくとも初段の上記積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用ＤＡ変換器と、
上記最終段の積分器の入力段側に配置され、当該最終段の積分器の前段の積分器の出力と、少なくとも他の経路から少なくとも一つの第１の係数を持つ第１の抵抗を介しての供給される少なくとも一つの経路信号とを加算する加算器と、を有し、
上記最終段の積分器は、
演算増幅器と、
積分容量と、
第２の係数を持つ第２の抵抗と、を含み、
演算増幅器の一入力端子と出力端子間に直列に上記積分容量と上記第２の抵抗が接続され、
開ループ伝達関数の各次数の係数が、上記第１の抵抗の第１の係数と上記第２の抵抗の第２の係数に応じて決定される
信号処理システム。
【符号の説明】
【００８２】
１０，１０Ａ，１０Ｂ・・・ΔΣ変調器、ＤＡＣ１１，ＤＡＣ１２・・・ＤＡ変換器、ＩＮＴ１１〜ＩＮＴ１４・・・積分器、Ｑｕａｎ１１・・・量子化器、ＡＤＤ１１、ＡＤＤ１２，ＡＤＤ１３・・・加算器。
【技術分野】
【０００１】
本発明は、無線通信における受信機をはじめとし、オーディオ機器や医療計測器等に応用される連続時間系ΔΣ変調器および信号処理システムに関するものである。
【背景技術】
【０００２】
図１（Ａ）および（Ｂ）は、一般的な連続時間系４次低域通過型ΔΣ変調器の概念図である。図１（Ａ）がフィードバック（Feedback）型ΔΣ変調器を示し、図１（Ｂ）がフィードフォワード（Feed-forward）型ΔΣ変調器を示している。
【０００３】
図１（Ａ）のΔΣ変調器１Ａは、積分器ＩＮＴ１，ＩＮＴ２，ＩＮＴ３，ＩＮＴ４、量子化器Ｑｕａｎ、加算器ＡＤＤ１，ＡＤＤ２，ＡＤＤ３，ＡＤＤ４、およびデジタルアナログ（ＤＡ）変換器ＤＡＣ１，ＤＡＣ２，ＤＡＣ３，ＤＡＣ４により構成される。
図１（Ｂ）のΔΣ変調器１Ｂは、積分器ＩＮＴ１，ＩＮＴ２，ＩＮＴ３，ＩＮＴ４、量子化器Ｑｕａｎ、加算器ＡＤＤ１，ＡＤＤ２、およびＤＡ変換器ＤＡＣ１により構成される。
【０００４】
そして、図１において、ｕはアナログ入力信号を表し、ｖはデジタル出力信号を表している。ａ１,ａ２,ａ３はそれぞれ帰還利得、またはフィードフォワード経路の利得を表し、Ｑは量子化器の実効利得を表している。積分器ＩＮＴ４へ帰還をかけているＤＡ変換器ＤＡＣ４、ＤＡＣ１の利得は１としている。
このとき量子化器Ｑｕａｎにおいて発生する量子化雑音のデジタル出力信号ｖへの雑音伝達関数（ＮＴＦ）は図１（Ａ），（Ｂ）ともに、次の式（１）で表され、高域通過型の周波数特性を示す。
【０００５】
【数１】
【０００６】
つまり、ΔΣ変調器において帰還の効果により量子化器で発生する量子化雑音はノイズシェイピングを受け高周波数領域に移されることにより信号帯域内では高いＳＮ比が得られる。
【０００７】
図２は、ΔΣ変調器の要素ブロックである積分器の構成例を示す回路図である。
図３は、ΔΣ変調器の要素ブロックである加算器の構成例を示す回路図である。
【０００８】
図２の積分器ＩＮＴは、演算増幅器ＯＴＡ(Operational Transconductance Amplifier)１、抵抗素子Ｒ、および容量Ｃを有する。
図３の加算器ＡＤＤは、演算増幅器ＯＴＡ２、および抵抗素子Ｒ１，Ｒ２を有する。
【０００９】
積分器ＩＮＴの入出力間伝達特性は抵抗（Ｒ）と容量（Ｃ）を用いて、式（２）のように表される。
【００１０】
【数２】
【００１１】
同様に、加算器ＡＤＤの入出力間伝達特性は２つの抵抗Ｒ１,Ｒ２を用いて、式（３）のように表される。
【００１２】
【数３】
【００１３】
そして、図２および図３に示すように、積分器ＩＮＴと加算器ＡＤＤはそれぞれ増幅器ＯＴＡを１つ用いて構成可能である。
また、積分器ＩＮＴの直前に加算器ＡＤＤが存在する場合に限っては増幅器１つで積分器と加算器を合わせて実現することができる。
【００１４】
図４は、２入力１出力の加算器と積分器を合わせた回路を示す図である。
この回路の出力電圧ｖｏｕｔは、式（４）のように表すことができ、加算器と積分器を合わせた動作になることがわかる。
【００１５】
【数４】
【００１６】
図１のΔΣ変調器に着目すると、図１（Ａ）のフィードバック型では全ての加算器が積分器の直前に置かれているため増幅器４つで変調器が構成できることがわかる。
一方で、図１（Ｂ）のフィードフォワード型では量子化器Ｑｕａｎの直前に置かれている加算器は積分器と合わせた回路にすることができないため増幅器が５つ必要になり消費電力および回路規模の増大に繋がる。
【００１７】
増幅器が１つ余分に必要になることを避けるために量子化器直前の加算器を用いないフィードフォワード型のΔΣ変調器の構成が考えられる。
【００１８】
図５は、図１（Ｂ）の変形として量子化器直前の加算器を用いないΔΣ変調器の構成を示す図である。
【００１９】
図５のΔΣ変調器１Ｃにおいて、最終段の積分器ＩＮＴ１の手前で加算を行うので全ての帰還信号は２つの積分器を通ることになる。
積分器を２つ通ると次数が２次上がってしまうのでａ1を含むフィードフォワード経路は定数ではなくｓａ1とし、微分特性を持たせることにより１次の係数を実現している。
【００２０】
図６は、図５中の破線部分を実現する回路を示す図である。
【００２１】
積分器ＩＮＴ４の出力から積分器ＩＮＴ１の入力へのフィードフォワード経路は対応する積分器を構成する増幅器ＯＴＡの入出力間を容量で結合することで実現できる。
【先行技術文献】
【非特許文献】
【００２２】
【非特許文献１】"A 100mW 10MHz-BW CT ΔΣ Modulator with 87dB DR and 91dBc IMD,"ISSCC Dig. Tech. Papers, pp. 498-499, Feb. 2008.。
【発明の概要】
【発明が解決しようとする課題】
【００２３】
しかしながら、この回路２ではフィードフォワード容量Ｃｆｆを追加したため積分器ＩＮＴ１に容量性の負荷が生じてしまい帯域を制限するため消費電力の増加を招く。
さらに、積分器ＩＮＴ４についても、積分器ＩＮＴ１の出力電圧がＣｆｆというアドミタンスにより変換された周波数の高い電流を入力できなければいけないため消費電力が増加する。
【００２４】
上記の問題を避けるために、フィードフォワードとフィードバックを併用する技術が提案されている（非特許文献１参照）。
図７は、フィードバックとフィードフォワードを併用したΔΣ変調器を示す図である。
【００２５】
図７のΔΣ変調器１Ｄでは、フィードフォワード型において必要となる量子化器直前の加算器をはずすことはできている代わりに、ＤＡ変換器が２つ必要になっているためやはり消費電力と回路規模が増大する。
【００２６】
本発明は、消費電力や回路規模の増加を伴うことなくΔΣ型変調器および信号処理システムを提供することにある。
【課題を解決するための手段】
【００２７】
本発明の第１の観点のΔΣ変調器は、アナログ信号の入力に対して縦続接続された複数の積分器と、上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、少なくとも初段の上記積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用ＤＡ変換器と、上記最終段の積分器の入力段側に配置され、当該最終段の積分器の前段の積分器の出力と、少なくとも他の経路から少なくとも一つの第１の係数を持つ第１の抵抗を介しての供給される少なくとも一つの経路信号とを加算する加算器と、を有し、上記最終段の積分器は、演算増幅器と、積分容量と、第２の係数を持つ第２の抵抗と、を含み、上記演算増幅器の一入力端子と出力端子間に直列に上記積分容量と上記第２の抵抗が接続され、開ループ伝達関数の各次数の係数が、上記第１の抵抗の第１の係数と上記第２の抵抗の第２の係数に応じて決定される。
【００２８】
本発明の第２の観点の信号処理システムは、アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換機能を有するΔΣ変調器を有し、上記ΔΣ変調器は、アナログ信号の入力に対して縦続接続された複数の積分器と、上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、少なくとも初段の上記積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用ＤＡ変換器と、上記最終段の積分器の入力段側に配置され、当該最終段の積分器の前段の積分器の出力と、少なくとも他の経路から少なくとも一つの第１の係数を持つ第１の抵抗を介しての供給される少なくとも一つの経路信号とを加算する加算器と、を有し、上記最終段の積分器は、演算増幅器と、積分容量と、第２の係数を持つ第２の抵抗と、を含み、上記演算増幅器の一入力端子と出力端子間に直列に上記積分容量と上記第２の抵抗が接続され、開ループ伝達関数の各次数の係数が、上記第１の抵抗の第１の係数と上記第２の抵抗の第２の係数に応じて決定される。
【発明の効果】
【００２９】
本発明によれば、消費電力や回路規模の増加を伴うことなくΔΣ型変調器を実現することができる。
【図面の簡単な説明】
【００３０】
【図１】一般的な連続時間系４次低域通過型ΔΣ変調器の概念図である。
【図２】ΔΣ変調器の要素ブロックである積分器の構成例を示す回路図である。
【図３】ΔΣ変調器の要素ブロックである加算器の構成例を示す回路図である。
【図４】２入力１出力の加算器と積分器を合わせた回路を示す図である。
【図５】図１（Ｂ）の変形として量子化器直前の加算器を用いないΔΣ変調器の構成を示す図である。
【図６】図５中の破線部分を実現する回路を示す図である。
【図７】フィードバックとフィードフォワードを併用したΔΣ変調器を示す図である。
【図８】本第１の実施形態に係るΔΣ変調器の概略構成を示す図である。
【図９】図８における第１の積分器の構成例を示す回路図である。
【図１０】本第２の実施形態に係る遅延補償のための帰還経路を有する連続時間系４次ΔΣ変調器の概略構成を示す図である。
【図１１】比較例である遅延補償のための帰還経路を有する連続時間系４次ΔΣ変調器を示す図である。
【図１２】本第２の実施形態に係る遅延補償のための帰還経路を有する連続時間系４次ΔΣ変調器の具体的な構成例を示す図である。
【図１３】本第２の実施形態に係るＮＴＦに伝送零点を有する連続時間系４次ΔΣ変調器の概略構成を示す図である。
【図１４】比較例であるＮＴＦに伝送零点を有する連続時間系４次ΔΣ変調器を示す図である。
【図１５】本第３の実施形態に係るＮＴＦに伝送零点を有する連続時間系４次ΔΣ変調器の具体的な構成例を示す図である。
【図１６】本第４の実施形態に係る信号処理システムの構成例を示すブロック図である。
【発明を実施するための形態】
【００３１】
以下、本実施形態を図面に関連付けて説明する。
なお、説明は以下の順序で行う。
１．第１の実施形態
２．第２の実施形態
３．第３の実施形態
４．第４の実施形態
【００３２】
＜１．第１の実施形態＞
［ΔΣ変調器の第１の概略構成］
図８は、本第１の実施形態に係るΔΣ変調器の概略構成を示す図である。
【００３３】
本第１の実施形態に係るΔΣ変調器１０は、図８に示すように、第１の積分器ＩＮＴ１１、第２の積分器ＩＮＴ１２、第３の積分器ＩＮＴ１３、第４の積分器１４、および量子化器Ｑｕａｎ１１を有する。
ΔΣ変調器１０は、第１の加算器ＡＤＤ１１、第２の加算器ＡＤＤ１２、およびフィードバックループに配置されるデジタルアナログ（ＤＡ）変換器ＤＡＣ１１を有する。
また、本第１の実施形態に係るΔΣ変調器１０では、第４の積分器ＩＮＴ１４の出力に係数ａ２’が掛けられた後、経路信号として第１の加算器ＡＤＤ１１に入力されるようにフィードフォワード経路ＦＦＷ１１が形成されている。
同様に、本第１の実施形態に係るΔΣ変調器１０では、第３の積分器ＩＮＴ１３の出力に係数ａ３’が掛けられた後、経路信号として第１の加算器ＡＤＤ１１に入力されるようにフィードフォワード経路ＦＦＷ１２が形成されている。
本第１の実施形態に係るΔΣ変調器１０は、量子化器Ｑｕａｎ１１の出力を第１の加算器ＡＤＤ１１にフィードバックさせるＤＡ変換器は配置されていない。
【００３４】
図８において、ｕはアナログ入力信号を表し、Ｔｕはアナログ信号の入力端子を表し、ｖはデジタル出力信号を表し、ＴＶはデジタル信号の出力端子を表している。ａ１’は第２の係数に相当し第１の積分器ＩＮＴ１１の処理に適用される係数を表し、Ｑは量子化器Ｑｕａｎ１１の実効利得を表している。
ＤＡ変換器ＤＡＣ１１の利得は１に設定されている。
【００３５】
ΔΣ変調器１０において、第２の加算器ＡＤＤ１２の第１入力端子がアナログ信号の入力端子Ｔｕに接続され、第２入力端子がＤＡ変換器ＤＡＣ１１の出力に接続されている。
第２の加算器ＡＤＤ１２の出力が第４の積分器ＩＮＴ１４の入力に接続されている。
第４の積分器ＩＮＴ１４の出力が第３の積分器ＩＮＴ１３の入力に接続され、かつ、係数ａ２’のフィードフォワード経路ＦＦＷ１１を介して第１の加算器ＡＤＤ１１の第１の入力端子に接続されている。
第３の積分器ＩＮＴ１３の出力が第２の積分器ＩＮＴ１２の入力に接続され、かつ、係数ａ３’のフィードフォワード経路ＦＦＷ１２を介して第１の加算器ＡＤＤ１１の第１の入力端子に接続されている。
第２の積分器ＩＮＴ１２の出力が第１の加算器ＡＤＤ１１の第２の入力端子に接続され、第２の加算器ＡＤＤ１１の出力が第１の積分器ＩＮＴ１１の入力に接続され、第１の積分器ＩＮＴ１１の出力が量子化器Ｑｕａｎ１１の入力に接続されている。
量子化器Ｑｕａｎ１１の出力がデジタル信号の出力端子Ｔｖに接続され、このデジタル信号はＤＡ変換器ＤＡＣ１１に帰還（フィードバック）されている。
係数ａ２’および数ａ３’が第１の係数に相当する。
【００３６】
表１は、本第１の実施形態に係る図８のΔΣ変調器１０と比較例としての図７のΔΣ変調器１Ｄの開ループ伝達関数の各次数の係数を示している。
【００３７】
【表１】
【００３８】
本第１の実施形態に係るΔΣ変調器１０では、図７のΔΣ変調器１Ｄと比較すると第１の積分器ＩＮＴ１１の伝達特性として周波数に依存しない係数ａ１’を用いている。
さらに図７中のａ２,ａ３で表されるフィードフォワード係数をそれぞれ第１の係数ａ２’,ａ３’とし、図７のＤＡＣ１を不要として取り外している。
上述したように、表１は、図７に示すΔΣ変調器と本第１の実施形態に係る図８のΔΣ変調器それぞれの開ループ伝達関数の各次数の係数を示している。
図７のΔΣ変調器１Ｄと図８のΔΣ変調器１０の各次数の係数が同じであれば両者は等価であると言える。
そこで、図８において各経路の係数を求めるためには図７（もしくは図５もしくは図１（Ｂ））の係数を元にして、次の式（５）で表される連立方程式の解を用いればよい。
【００３９】
【数５】
【００４０】
連立方程式を解くと各係数（ａ１’ａ２’ａ３’）は３次方程式の解となる。
３次方程式の解は２つの共役な複素解と１つの実数解となるがこのうちの実数解を用いれば抵抗だけで実現可能である。抵抗は小さい面積で実現でき、電力も消費しないため図７の変調器と比べて低消費電力化と小面積化が達成できる。
【００４１】
図９は、図８における第１の積分器の構成例を示す回路図である。
【００４２】
図９の回路は、演算増幅器ＯＴＡ１１、抵抗Ｒａ１’，Ｒａ２’，Ｒａ３’，Ｒ４、および容量Ｃにより構成されている。
ここで抵抗Ｒａ１’が第２の抵抗に相当し、抵抗Ｒａ２’およびＲａ３’が第１の抵抗に相当する。
演算増幅器ＯＴＡ１１の正側入力端子が抵抗Ｒａ２’を介して第４の積分器ＩＮＴ１４の出力電圧Ｖｉｎｔ４の供給ラインに接続され、抵抗Ｒａ３’を介して第３の積分器ＩＮＴ１３の出力電圧Ｖｉｎｔ３の供給ラインに接続されている。
さらに、演算増幅器ＯＴＡ１１の正側入力端子は抵抗Ｒ４を介して第２の積分器ＩＮＴ１２の出力電圧Ｖｉｎｔ２の供給ラインに接続されている。
演算増幅器ＯＴＡ１１の正側入力端子と各Ｒａ２’，Ｒａ３’，Ｒ４との接続部により第１の加算器ＡＤＤ１１が形成されている。
演算増幅器ＯＴＡ１１の正側入力端子と出力端子間に抵抗Ｒａ１’と容量Ｃが直列に接続されている。
演算増幅器ＯＴＡ１１の負側入力端子は接地されている。
【００４３】
図９において、抵抗Ｒａ２’とＲａ３’は、回路構成上に通常配置されるもとから存在する抵抗の値を変更するだけであり、第１の積分器ＩＮＴ１１を構成するには追加する素子はＲａ１’だけでよい。
このとき式（５）の係数ａ１’が正の数でないと負の抵抗が必要となり図９の回路が実現できないことになるが、係数ａ１’が必ず正の数であることを以下のように示すことができる。
式（５）をａ１’について解くと、次のようになる。
【００４４】
【数６】
【００４５】
一方、３次方程式は２つの共役な複素解と１つの実数解なので解をそれぞれα±βiとγとおくと式（６）は、次の式（７）のように表せる。
【００４６】
【数７】
【００４７】
式（７）を展開して定数項（ｘ）を求めると、次のようになる。
【００４８】
【数８】
【００４９】
ここで式（８）と式（６）の定数項と比較すると、次のようになる。
【００５０】
【数９】
【００５１】
ａ１は元にしたΔΣ変調器の１次の係数であり正の数である。また、αの２乗とβの２乗が正の数であることは自明である。これによりγは必ず正の数となり、抵抗を用いて図９の回路が実現可能である。
【００５２】
＜２．第２の実施形態＞
［ΔΣ変調器の第２の概略構成］
図１０は、本第２の実施形態に係る遅延補償のための帰還経路を有する連続時間系４次ΔΣ変調器の概略構成を示す図である。
図１１は、比較例である遅延補償のための帰還経路を有する連続時間系４次ΔΣ変調器を示す図である。
【００５３】
本第２の実施形態に係るΔΣ変調器１０Ａが第１の実施形態に係るΔΣ変調器１０と異なる点は、以下の通りである。
ΔΣ変調器１０Ａは、第２のＤＡ変換器ＤＡＣ１２を有し、量子化器Ｑｕａｎ１１の出力がＤＡ変換器ＤＡＣ１２に帰還（フィードバック）され、ＤＡ変換器１２の出力が第１の積分器ＩＮＴ１１の入力側に接続されている。
ＤＡ変換器ＤＡＣ１２の利得はｋに設定されている。
【００５４】
［図１０のΔΣ変調器の具体的構成］
図１２は、本第２の実施形態に係る遅延補償のための帰還経路を有する連続時間系４次ΔΣ変調器の具体的な構成例を示す図である。
【００５５】
図１２のΔΣ変調器１０Ａは、連続時間系４次ΔΣ変調器として形成されている。
【００５６】
図１２のΔΣ変調器１０Ａは、差動の入力信号を受信する回路として構成されている。
図１２において、＋ｕは正側アナログ入力信号を、−ｕは負側アナログ信号を、Ｖｏｕｔはデジタル出力信号をそれぞれ表している。
【００５７】
ΔΣ変調器１０Ａは、図１２に示すように、第１のアナログ信号入力端子Ｔｕｐ、第２のアナログ信号入力端子Ｔｕｍ、入力抵抗Ｒ１１，Ｒ１２、デジタル信号の出力端子ＴＶｏｕｔを有する。
ΔΣ変調器１０Ａは、第２のＤＡ変換器ＤＡＣ１２の第１の出力端子ＴＶＤＡＣ１に対して直列に接続された抵抗Ｒａ０１および容量Ｃａ０１、並びに、第２の出力端子ＴＶＤＡＣ２に対して直列に接続された抵抗Ｒａ０２および容量Ｃａ０２を有する。
抵抗Ｒａ０１および抵抗Ｒａ０２が第３の抵抗に相当する。
ΔΣ変調器１０Ａは、第１のＤＡ変換器ＤＡＣ１１の第１の出力端子ＴＶＤＡＣ３に対し接続された抵抗ＲＤＡＣ１、並びに、第２の出力端子ＴＶＤＡＣ４に対して接続された抵抗ＲＤＡＣ２を有する。
【００５８】
ΔΣ変調器１０Ａは、第２の積分器ＩＮＴ１２の出力部に、第１の加算器ＡＤＤ１１および、第２のＤＡ変換器ＤＡＣ１２側の容量Ｃａ０１、並びに、容量Ｃａ０２に接続された抵抗Ｒ４１，Ｒ４２を有する。
ΔΣ変調器１０Ａは、第３の積分器ＩＮＴ１３の出力部に、第２の積分器ＩＮＴ１２の入力に接続された抵抗Ｒ３１，Ｒ３２を有し、かつ、フィードフォワード経路ＦＦＷ１２Ａが接続されている。フィードフォワード経路ＦＦＷ１２Ａには抵抗Ｒａ３’が接続されている。
ΔΣ変調器１０Ａは、第４の積分器ＩＮＴ１４の出力部に、第４の積分器ＩＮＴ１２の入力に接続された抵抗Ｒ２１，Ｒ２２を有し、かつ、フィードフォワード経路ＦＦＷ１１Ａが接続されている。フィードフォワード経路ＦＦＷ１１Ａには抵抗Ｒａ２’が接続されている。
【００５９】
第１の加算器ＡＤＤ１１は、抵抗Ｒ４１、抵抗Ｒａ２’、 抵抗Ｒａ３’、および容量Ｃａ０１の接続点により第１端子ＴＡＤＤ１が形成され、抵抗Ｒ４２、抵抗Ｒａ２’、 抵抗Ｒａ３’、および容量Ｃａ０２の接続点により第２端子ＴＡＤＤ２が形成されている。
第２の加算器ＡＤＤ１２は、抵抗Ｒ１１、抵抗ＲＤＡＣ１の接続点により第３端子ＴＡＤＤ３が形成され、抵抗Ｒ１２、抵抗ＲＤＡＣ２の接続点により第４端子ＴＡＤＤ４が形成されている。
【００６０】
第１の積分器ＩＮＴ１１は、差動入出力の演算増幅器ＯＴＡ１１、および容量Ｃ４１、Ｃ４２、抵抗Ｒａ１’，Ｒａ１’を有する。
演算増幅器ＯＴＡ１１は、正負側入力端子（非反転入力端子＋）が第１の加算器ＡＤＤ１１の第１端子ＴＡＤＤ１に接続され、負側入力端子（反転入力端子−）が第１の加算器ＡＤＤ１１Ａの第２端子ＴＡＤＤ２に接続されている。
演算増幅器ＯＴＡ１１の正側出力端子が量子化器Ｑｕａｎ１１の正側入力端子に接続され、負側出力端子が量子化器Ｑｕａｎ１１の負側入力端子に接続されている。
そして、演算増幅器ＯＴＡ１１の負側出力端子と正側入力端子間に容量Ｃ４１と抵抗Ｒａ１’が直列に接続されている。
演算増幅器ＯＴＡ１１の正出力端子と負側出力端子間に容量Ｃ４２と抵抗Ｒａ１’が直列に接続されている。
【００６１】
第２の積分器ＩＮＴ１２は、差動入出力の演算増幅器ＯＴＡ１２、および容量Ｃ３１、Ｃ３２を有する。
演算増幅器ＯＴＡ１２は、正負側入力端子（非反転入力端子＋）が抵抗Ｒ３１に接続され、負側入力端子（反転入力端子−）が抵抗Ｒ３２に接続されている。
演算増幅器ＯＴＡ１２の正側出力端子が抵抗Ｒ４１に接続され、負側出力端子が抵抗Ｒ４２に接続されている。
そして、演算増幅器ＯＴＡ１２の負側出力端子と正側入力端子間に容量Ｃ３１が接続されている。
演算増幅器ＯＴＡ１２の正出力端子と負側出力端子間に容量Ｃ３２が接続されている。
【００６２】
第３の積分器ＩＮＴ１３は、差動入出力の演算増幅器ＯＴＡ１３、および容量Ｃ２１、Ｃ２２を有する。
演算増幅器ＯＴＡ１３は、正負側入力端子（非反転入力端子＋）が抵抗Ｒ２１に接続され、負側入力端子（反転入力端子−）が抵抗Ｒ２２に接続されている。
演算増幅器ＯＴＡ１３の正側出力端子が抵抗Ｒ３１に接続され、負側出力端子が抵抗Ｒ３２に接続されている。
そして、演算増幅器ＯＴＡ１３の負側出力端子と正側入力端子間に容量Ｃ２１が接続されている。
演算増幅器ＯＴＡ１３の正出力端子と負側出力端子間に容量Ｃ２２が接続されている。
【００６３】
第４の積分器ＩＮＴ１４は、差動入出力の演算増幅器ＯＴＡ１４、および容量Ｃ１１、Ｃ１２を有する。
演算増幅器ＯＴＡ１４は、正負側入力端子（非反転入力端子＋）が第３端子ＴＡＤＤ３に接続され、負側入力端子（反転入力端子−）が第４端子ＴＡＤＤ４に接続されている。
演算増幅器ＯＴＡ１４の正側出力端子が抵抗Ｒ２１に接続され、負側出力端子が抵抗Ｒ２２に接続されている。
そして、演算増幅器ＯＴＡ１４の負側出力端子と正側入力端子間に容量Ｃ１１が接続されている。
演算増幅器ＯＴＡ１４の正出力端子と負側出力端子間に容量Ｃ１２が接続されている。
【００６４】
このような構成を有する図１２のΔΣ変調器１０Ａは、上述したように、連続時間系４次１ビットフィードフォワード型ΔΣ変調器として形成され、第２のＤＡ変換器ＤＡＣ１２が最終段目の帰還ＤＡ変換器とループ遅延補償の役割を兼ねている。
【００６５】
ところで、連続時間系のΔΣ変調器では量子化器出力からＤＡ変換器の出力までの信号遅延が安定性を劣化させる。
これを補うために遅延補償のための０次（周波数特性に依存しない）の帰還経路を持たせる技術が知られている。
図１１中のＤＡ変換器ＤＡＣ１２Ａが遅延補償のために追加した回路となっており量子化器Ｑｕａｎ１１の直前（入力段）の加算器を省略するためにＤＡ変換器ＤＡＣ１２Ａの利得をｓａ0とし微分特性をもたせている。
ＤＡ変換器ＤＡＣ１２Ａの出力は第１の積分器ＩＮＴ１１を通過し積分されるため結果的に量子化器Ｑｕａｎ１１の入力では周波数に依存しない帰還信号が得られる。
【００６６】
図１０および図１２は、図１１のΔΣ変調器に対して本技術を適用した概念図および具体的な回路図である。
図１０および図１２中の各次数の係数ａ１’,ａ２’とａ３’の導出は図８の場合と全く同じである。また、遅延補償のためのＤＡ変換器ＤＡＣ１２の利得ｋは第１の積分器ＩＮＴ１１の伝達関数の変更に伴って以下のようにする必要がある。
【００６７】
【数１０】
【００６８】
これは、第１の積分器ＩＮＴ１１に関する変更と同様に容量と直列に抵抗を追加するだけで簡単に行える。そのうえ、図５の変調器において問題であった容量により電圧電流変換された周波数成分の高い信号を低減させる効果もあるため第１の積分器ＩＮＴ１１の要求仕様を緩和させることができる。
【００６９】
＜３．第３の実施形態＞
［ΔΣ変調器の第３の概略構成］
図１３は、本第２の実施形態に係るＮＴＦに伝送零点を有する連続時間系４次ΔΣ変調器の概略構成を示す図である。
図１４は、比較例であるＮＴＦに伝送零点を有する連続時間系４次ΔΣ変調器を示す図である。
【００７０】
本第３の実施形態に係るΔΣ変調器１０Ｂが第２の実施形態に係るΔΣ変調器１０Ａと異なる点は、以下の通りである。
ΔΣ変調器１０Ｂは、遅延補償経路の第２のＤＡ変換器をなくし、第３の積分器ＩＮＴ１３と第２の積分器ＩＮＴ１２との間の第３の加算器ＡＤＤ１３が配置されている。
そして、ΔΣ変調器１０Ｂは、第３の積分器ＩＮＴ１３の出力を利得ａ４をもって第４の積分器ＩＮＴ１４の入力側に帰還させるフィードバック経路ＦＤＢ１１が形成されている。
さらに、ΔΣ変調器１０Ｂは、第１の積分器ＩＮＴ１１の出力を利得ａ５をもって第２の積分器ＩＮＴ１２の入力側（第３の加算器ＡＤＤ１３）に帰還させるフィードバック経路ＦＤＢ１２が形成されている。
【００７１】
［図１３のΔΣ変調器の具体的構成］
図１５は、本第３の実施形態に係るＮＴＦに伝送零点を有する連続時間系４次ΔΣ変調器の具体的な構成例を示す図である。
【００７２】
図１５のΔΣ変調器１０Ｂは、図１２の回路の第２のＤＡ変換器ＤＡＣ１２、抵抗Ｒａ０１および容量Ｃａ０１、並びに、抵抗Ｒａ０２および容量Ｃａ０２が配置されていない。
そして、図１２の回路構成に、フィードバック経路ＦＤＢ１１およびＦＤＢ１２が追加されている。
フィードバック経路ＦＤＢ１１には抵抗Ｒａ４が接続され、フィードバック経路ＦＤＢ１２には抵抗Ｒａ５が接続されている。
【００７３】
図１４はＮＴＦに伝送零点を追加した連続時間系ΔΣ変調器を示している。
図１４のΔΣ変調器は、第１の積分器ＩＮＴ１１の出力から第２の積分器ＩＮＴ１２の入力へ、同様に第３の積分器ＩＮＴ１３の出力から第４の積分器ＩＮＴ１４の入力へそれぞれ帰還をかけることにより共振器を作り全体として２つの伝送零点をつくっている。
これによりノイズシェイピング効果を高めることが可能となり、上記の遅延補償と合わせてΔΣ変調器の設計においては一般的な技術となっている。
【００７４】
図１３と図１５はそれぞれ図１４のΔΣ変調器に対して本技術を適用した概念図と回路図を示している。
図１３中の各次数の係数ａ１’,ａ２’とａ３’の導出も図８の場合と全く同じである。
ＮＴＦに伝送零点を持たせた場合は本技術を適用する際に、第１の積分器ＩＮＴ１１の出力から第２の積分器ＩＮＴ１２の入力へ帰還をかけると次のようになる。
第１の積分器ＩＮＴ１１に追加した抵抗Ｒａ１の影響により共振器（図１３中点線部）のクオリティファクターが低下し、ノイズシェイピング効果が薄れてしまう。
共振器のクオリティファクターを低下させないためには，図１５に示す通り第１の積分器ＩＮＴ１１中の容量Ｃ４１と抵抗Ｒａ１’、並びに、容量Ｃ４２とＲａ１’の間の接続部（接続点）から第２の積分器ＩＮＴ１２の入力部へ帰還をかける回路とすればよい。
【００７５】
本実施形態によれば、無線通信における受信機をはじめとし、オーディオ機器や医療計測器等に応用される連続時間系ΔΣ型ＡＤ変換器において開ループ利得の１次の係数を与えるDA変換器を抵抗の追加、および値の変更により省略可能としている。
この技術を用いることで、消費電力や回路規模の増加などを全く伴わずにΔΣ変調器を構成することが可能である。
【００７６】
＜４．第４の実施形態＞
図１６は、本第４の実施形態に係る信号処理システムの構成例を示すブロック図である。
【００７７】
本信号処理システム１００は、第１から第３の実施形態に係るＡＤ変換器として機能するΔΣ変調器１０〜１０Ｂが適用可能な信号処理システムとして形成されている。信号処理システム１００としては、通信機の受信装置の信号処理システム等が例示される。
【００７８】
本信号処理システム１００は、アナログ信号処理回路１１０、ＡＤ変換器１３０、およびデジタル信号処理回路１３０を含んで構成されている。
信号処理システム１００において、ＡＤ変換器１３０として、第１から第３の実施形態に係るＡＤ変換器として機能するΔΣ変調器１０〜１０Ｂのいずれかが適用可能である。
【００７９】
図１６の信号処理システム１００では、信号処理をできるだけデジタル信号処理回路１３０で行い、アナログ信号処理回路１１０の規模を小さくすることで、小型化・高効率化が見込める。
ここで、上記のようなシステムを実現する、すなわちアナログ信号処理回路１１０で行っていた信号処理をデジタル信号処理回路１３０で行うためには、できるだけ元の信号の情報を損なわずにＡＤ変換することが必要になる。このため、高いＳＮ比を持つＡＤ変換器が必要となる。
【００８０】
なお、上述した実施形態においては、概略構成としてシングル動作を例に説明したが、本技術は、シングル動作、差動動作のどちらでも適用可能である。
【００８１】
本技術は、以下のような構成もとることができる。
（１）アナログ信号の入力に対して縦続接続された複数の積分器と、
上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
少なくとも初段の上記積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用ＤＡ変換器と、
上記最終段の積分器の入力段側に配置され、当該最終段の積分器の前段の積分器の出力と、少なくとも他の経路から少なくとも一つの第１の係数を持つ第１の抵抗を介しての供給される少なくとも一つの経路信号とを加算する加算器と、を有し、
上記最終段の積分器は、
演算増幅器と、
積分容量と、
第２の係数を持つ第２の抵抗と、を含み、
演算増幅器の一入力端子と出力端子間に直列に上記積分容量と上記第２の抵抗が接続され、
開ループ伝達関数の各次数の係数が、上記第１の抵抗の第１の係数と上記第２の抵抗の第２の係数に応じて決定される
ΔΣ変調器。
（２）上記最終段の積分器の入力側には抵抗を介して縦続接続される少なくとも２段の積分器と、
少なくとも初段の積分器の出力を上記第１の抵抗を介して上記最終段の積分器の入力側の上記加算器にフィードフォワードするフィードフォワード経路と、を含む
上記（１）記載のΔΣ変調器。
（３）上記最終段の積分器の入力側の上記加算器に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用の第２のＤＡ変換器をさらに有する
上記（１）または（２）に記載のΔΣ変調器。
（４）上記第２のＤＡ変換器の出力と上記最終段の積分器とを結合する容量と、
上記容量と直列に接続された第３の抵抗と、を有する
上記（３）記載のΔΣ変調器。
（５）上記最終段の積分器が共振器を形成し、
上記直列接続された積分容量と第２の抵抗の接続部が、上記量子化器の２段前の積分器の入力側にフィードバックされている
上記（１）または（２）記載のΔΣ変調器。
（６）アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換機能を有するΔΣ変調器を有し、
上記ΔΣ変調器は、
アナログ信号の入力に対して縦続接続された複数の積分器と、
上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
少なくとも初段の上記積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用ＤＡ変換器と、
上記最終段の積分器の入力段側に配置され、当該最終段の積分器の前段の積分器の出力と、少なくとも他の経路から少なくとも一つの第１の係数を持つ第１の抵抗を介しての供給される少なくとも一つの経路信号とを加算する加算器と、を有し、
上記最終段の積分器は、
演算増幅器と、
積分容量と、
第２の係数を持つ第２の抵抗と、を含み、
演算増幅器の一入力端子と出力端子間に直列に上記積分容量と上記第２の抵抗が接続され、
開ループ伝達関数の各次数の係数が、上記第１の抵抗の第１の係数と上記第２の抵抗の第２の係数に応じて決定される
信号処理システム。
【符号の説明】
【００８２】
１０，１０Ａ，１０Ｂ・・・ΔΣ変調器、ＤＡＣ１１，ＤＡＣ１２・・・ＤＡ変換器、ＩＮＴ１１〜ＩＮＴ１４・・・積分器、Ｑｕａｎ１１・・・量子化器、ＡＤＤ１１、ＡＤＤ１２，ＡＤＤ１３・・・加算器。
【特許請求の範囲】
【請求項１】
アナログ信号の入力に対して縦続接続された複数の積分器と、
上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
少なくとも初段の上記積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用デジタルアナログ（ＤＡ）変換器と、
上記最終段の積分器の入力段側に配置され、当該最終段の積分器の前段の積分器の出力と、少なくとも他の経路から少なくとも一つの第１の係数を持つ第１の抵抗を介しての供給される少なくとも一つの経路信号とを加算する加算器と、を有し、
上記最終段の積分器は、
演算増幅器と、
積分容量と、
第２の係数を持つ第２の抵抗と、を含み、
上記演算増幅器の一入力端子と出力端子間に直列に上記積分容量と上記第２の抵抗が接続され、
開ループ伝達関数の各次数の係数が、上記第１の抵抗の第１の係数と上記第２の抵抗の第２の係数に応じて決定される
ΔΣ変調器。
【請求項２】
上記最終段の積分器の入力側には抵抗を介して縦続接続される少なくとも２段の積分器と、
少なくとも初段の積分器の出力を上記第１の抵抗を介して上記最終段の積分器の入力側の上記加算器にフィードフォワードするフィードフォワード経路と、を含む
請求項１記載のΔΣ変調器。
【請求項３】
上記最終段の積分器の入力側の上記加算器に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用の第２のＤＡ変換器をさらに有する
請求項２記載のΔΣ変調器。
【請求項４】
上記第２のＤＡ変換器の出力と上記最終段の積分器とを結合する容量と、
上記容量と直列に接続された第３の抵抗と、を有する
請求項３記載のΔΣ変調器。
【請求項５】
上記最終段の積分器が共振器を形成し、
上記直列接続された積分容量と第２の抵抗の接続部が、上記量子化器の２段前の積分器の入力側にフィードバックされている
請求項２記載のΔΣ変調器。
【請求項６】
アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換機能を有するΔΣ変調器を有し、
上記ΔΣ変調器は、
アナログ信号の入力に対して縦続接続された複数の積分器と、
上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
少なくとも初段の上記積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用デジタルアナログ（ＤＡ）変換器と、
上記最終段の積分器の入力段側に配置され、当該最終段の積分器の前段の積分器の出力と、少なくとも他の経路から少なくとも一つの第１の係数を持つ第１の抵抗を介しての供給される少なくとも一つの経路信号とを加算する加算器と、を有し、
上記最終段の積分器は、
演算増幅器と、
積分容量と、
第２の係数を持つ第２の抵抗と、を含み、
上記演算増幅器の一入力端子と出力端子間に直列に上記積分容量と上記第２の抵抗が接続され、
開ループ伝達関数の各次数の係数が、上記第１の抵抗の第１の係数と上記第２の抵抗の第２の係数に応じて決定される
信号処理システム。
【請求項１】
アナログ信号の入力に対して縦続接続された複数の積分器と、
上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
少なくとも初段の上記積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用デジタルアナログ（ＤＡ）変換器と、
上記最終段の積分器の入力段側に配置され、当該最終段の積分器の前段の積分器の出力と、少なくとも他の経路から少なくとも一つの第１の係数を持つ第１の抵抗を介しての供給される少なくとも一つの経路信号とを加算する加算器と、を有し、
上記最終段の積分器は、
演算増幅器と、
積分容量と、
第２の係数を持つ第２の抵抗と、を含み、
上記演算増幅器の一入力端子と出力端子間に直列に上記積分容量と上記第２の抵抗が接続され、
開ループ伝達関数の各次数の係数が、上記第１の抵抗の第１の係数と上記第２の抵抗の第２の係数に応じて決定される
ΔΣ変調器。
【請求項２】
上記最終段の積分器の入力側には抵抗を介して縦続接続される少なくとも２段の積分器と、
少なくとも初段の積分器の出力を上記第１の抵抗を介して上記最終段の積分器の入力側の上記加算器にフィードフォワードするフィードフォワード経路と、を含む
請求項１記載のΔΣ変調器。
【請求項３】
上記最終段の積分器の入力側の上記加算器に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用の第２のＤＡ変換器をさらに有する
請求項２記載のΔΣ変調器。
【請求項４】
上記第２のＤＡ変換器の出力と上記最終段の積分器とを結合する容量と、
上記容量と直列に接続された第３の抵抗と、を有する
請求項３記載のΔΣ変調器。
【請求項５】
上記最終段の積分器が共振器を形成し、
上記直列接続された積分容量と第２の抵抗の接続部が、上記量子化器の２段前の積分器の入力側にフィードバックされている
請求項２記載のΔΣ変調器。
【請求項６】
アナログ信号処理系からのアナログ信号をデジタル信号に変換するアナログデジタル（ＡＤ）変換機能を有するΔΣ変調器を有し、
上記ΔΣ変調器は、
アナログ信号の入力に対して縦続接続された複数の積分器と、
上記最終段の積分器の出力信号を量子化してデジタル信号を出力する量子化器と、
少なくとも初段の上記積分器の入力側に、上記量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用デジタルアナログ（ＤＡ）変換器と、
上記最終段の積分器の入力段側に配置され、当該最終段の積分器の前段の積分器の出力と、少なくとも他の経路から少なくとも一つの第１の係数を持つ第１の抵抗を介しての供給される少なくとも一つの経路信号とを加算する加算器と、を有し、
上記最終段の積分器は、
演算増幅器と、
積分容量と、
第２の係数を持つ第２の抵抗と、を含み、
上記演算増幅器の一入力端子と出力端子間に直列に上記積分容量と上記第２の抵抗が接続され、
開ループ伝達関数の各次数の係数が、上記第１の抵抗の第１の係数と上記第２の抵抗の第２の係数に応じて決定される
信号処理システム。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【公開番号】特開２０１２−１６０８１６（Ｐ２０１２−１６０８１６Ａ）
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願番号】特願２０１１−１７６４８（Ｐ２０１１−１７６４８）
【出願日】平成２３年１月３１日（２０１１．１．３１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
【公開日】平成２４年８月２３日（２０１２．８．２３）
【国際特許分類】
【出願日】平成２３年１月３１日（２０１１．１．３１）
【出願人】（０００００２１８５）ソニー株式会社 (34,172)
【Ｆターム（参考）】
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