【課題】課題は、デルタシグマ変調器の低消費電力化および小型化を図ることである。
【解決手段】デルタシグマ変調器（１）は、減算器（１１）と、積分器（１２）と、それぞれが並列接続された複数のＤＡ変換器（１４_１−１４_ｋ）とを備える。減算器は、第１アナログ信号（Ａ）と第２アナログ信号（Ｉ_ＤＡＣ）とを入力し、第１アナログ信号から第２アナログ信号を減算する。積分器は、減算器の減算結果を積分する。複数のＤＡ変換器は、積分器の出力を基に量子化されたデジタル信号をアナログ信号にそれぞれ変換し、それぞれ変換したアナログ信号を第２アナログ信号として、減算器に異なるタイミングで出力する。 （もっと読む）

【課題】高次のデルタシグマ型変調回路において、回路の発振を防ぎつつ特性の向上及びノイズの低減を実現する。
【解決手段】高次のデルタシグマ型変調回路１は、入力信号の振幅を検出する信号振幅検出手段１３と、前記入力信号をフィードバック回路に入力して出力を複数回ループさせた後の出力信号を出力するΔ−Σ変調部１２と、検出した振幅に応じた演算精度制御信号を決定しΔ−Σ変調部１２に入力する演算精度決定手段１４と、を有する。Δ−Σ変調部１２は、前記演算精度制御信号に基づいた負のゲインαを、前記フィードバック回路に再度入力する出力の信号振幅にかける。 （もっと読む）

【課題】サンプリングレートに応じて、デシメーションフィルタのフィルタ特性を可変する。
【解決手段】本半導体装置（１）におけるデシメーションフィルタ（１３）は、所定のサンプリングレート（ｆ_ＯＳ）でサンプリングされた信号を順次入力し、連続して印加されるトリガ信号（ＴＲ）に応じて、所定のフィルタ処理を行うためのフィルタ係数（Ｃｊ）を所定期間（Ｍ＋２Ｎ分の期間）内に入力された入力信号毎に算出するとともに、算出した前記フィルタ係数と前記入力信号とを順次乗算し、前記所定期間内の乗算値を積算して順次出力する。前記所定期間は、前記トリガ信号が印加される時間間隔に応じて可変にされる。 （もっと読む）

【課題】回路面積が小さなΔΣ変調器を提供する。
【解決手段】このΔΣ変調器は、差動入力信号ＶＩＰ．ＶＩＮの電圧および２段の積分回路ＩＮＴ１，ＩＮＴ２の差動出力信号の電圧にそれぞれ重み付け係数ＷＣ１〜ＷＣ３を乗算して加算し、加算した電圧がしきい値電圧を超えた場合にパルス信号を出力するコンパレータＣＭＰ１を備える。コンパレータＣＭＰ１は、それぞれ重み付け係数ＷＣ１〜ＷＣ３に応じた値の増幅率ｇｍ１〜ｇｍ３を有し、出力ノードＮ１，Ｎ２を共有する３つの差動増幅回路を含む。したがって、重み付け加算を行なうためのスイッチトキャパシタ回路が不要となる。 （もっと読む）

【課題】フィードバック経路において連続時間ＤＡＣまたは離散時間型ＤＡＣのいずれかを有するように構成可能なシグマデルタＡＤＣを提供する。
【解決手段】アナログ−デジタル変換器（ＡＤＣ）１０は、入力端子と出力端子とを有する連続時間フィルタ１４と、連続時間フィルタ１４の出力端子に結合された入力端子と、複数の出力端子とを有する量子化器１８と、量子化器１８の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する連続時間デジタル−アナログ変換器（ＤＡＣ）２０と、量子化器の前記複数の出力端子に結合された複数の入力端子と、出力端子とを有する離散時間型ＤＡＣ２４と、連続時間ＤＡＣ２０の出力端子に結合された第１の入力端子と、離散時間型ＤＡＣ２４の出力端子に結合された第２の入力端子と、連続時間フィルタの入力端子に結合された出力端子とを有するスイッチ２６と、を備える。 （もっと読む）

【課題】 回路規模の増加を抑制しつつ、複数ビットの量子化信号を生成する。
【解決手段】 量子化装置は、第１クロックの１周期前の量子化信号に基づく量子化誤差と第１信号とに基づいて、第２信号を生成する信号処理部と、第１クロックより高速の第２クロックに同期して動作し、第２信号を第１クロックの１周期以内に量子化し、量子化信号を生成する量子化部とを有している。 （もっと読む）

【課題】 所望の降圧レベルをプログラマブルに設定可能なデジタル電源装置を提供する。
【解決手段】 降圧型のスイッチングレギュレータを備えたデジタル電源装置においてデルタシグマ変調をスイッチング手法として用い、デルタシグマ変調回路におけるフィードバック係数値を、スイッチングレギュレータの出力電圧を処理するデジタルシグナルプロセッサにより設定された値により可変の構成とする。これにより、スイッチングレギュレータの降圧レベルを動的に変更可能なデジタル電源装置を提供する。 （もっと読む）

【課題】製造ばらつきや温度変化に依存することなく、ノイズシェーピング特性を一定に保つことができる、簡易な構成のＡ／Ｄ変換器及び半導体装置を提供すること。
【解決手段】本発明の一態様である半導体装置１０００は、デルタシグマ変調器１０１、入力切り換えスイッチ１１及び制御ロジック回路５を有する。デルタシグマ変調器１０１は、制御信号Ｒｃｏｎに応じて内部回路の時定数を変更することができる。入力切り換えスイッチ１１は、入力振幅電圧Ｖｉｎ又は参照電圧Ｖｒｅｆｃのいずれかを、デルタシグマ変調器１０１へ選択的に入力させる。制御ロジック回路５は、デルタシグマ変調器１０１の出力に結合され、制御信号Ｒｃｏｎを生成する。 （もっと読む）

【課題】消費電力や回路規模の増加を伴うことなくΔΣ型変調器を提供する。
【解決手段】アナログ信号の入力に対して縦続接続された複数の積分器ＩＮＴ１１〜ＩＮＴ１４と、積分器ＩＮＴ１１の出力信号を量子化してデジタル信号を出力する量子化器Ｑｕａｎ１１と、少なくとも初段の積分器ＩＮＴ１４の入力側に量子化器によるデジタル信号をアナログ信号に変換して供給するフィードバック用ＤＡ変換器ＤＡＣ１１と、最終段の積分器の入力段側に配置され前段の積分器の出力と少なくとも他の経路から少なくとも一つの第１の係数を持つ第１の抵抗を介しての供給される少なくとも一つの経路信号とを加算する加算器ＡＤＤ１１と、を有し、最終段の積分器は、積分容量と、第２の係数を持つ第２の抵抗とを含み、開ループ伝達関数の各次数の係数が、第１の抵抗の第１の係数と第２の抵抗の第２の係数に応じて決定される。 （もっと読む）

【課題】高速量子化器および最適化された時間遅延を提供する。
【解決手段】高速量子化器コンパレータの装置と方法は、３部を含む：プリアンプ部、再生ラッチ部、およびデータラッチ部。時間遅延は、再生ラッチ出力の最初の電圧を変えることによって減少される。電流源はコンパレータの底部に提供され、時間遅延最適化を可能にする。ＰＭＯＳ同等化スイッチが停止されたとき、クロック信号をフィードスルーにし、出力に電荷の注入を提供する。これらの電荷によって、コンパレータの時間遅延が可変となる。リセット時間が比較時間より長いために、非常に低い電流が出力電圧を決定する。 （もっと読む）

【課題】角速度の検出精度の高い角速度センサを提供する。
【解決手段】角速度に基づき、センサ電流を出力するセンサ素子と、全ての前記センサ電流をチョッピングすることによって検波し、チョッパ電流を出力するチョッパ回路と、積分器の第一出力電圧及び第二出力電圧が０ボルトになるように、ラッチ電圧に基づき、前記チョッパ電流と定電流とを加算するか減算するかし、加減算電流を出力する定電流加減算回路と、前記加減算電流に基づく電荷を差動で積分し、前記第一出力電圧及び前記第二出力電圧を出力する前記積分器と、前記第一出力電圧と前記第二出力電圧とを比較し、出力電圧を出力するコンパレータと、クロック信号に基づき、前記コンパレータの出力電圧をラッチし、前記ラッチ電圧を出力するラッチと、を備える。センサ素子の角速度に基づく全てのセンサ電流Ｉａが、積分器の積分の対象として使用される。 （もっと読む）

【課題】小さな脈動振幅を保ちながら時間応答を調整可能にするインターフェイス回路を提供する。
【解決手段】ディジタル信号をアナログ信号に変換するためのインタフェース回路３１０で、時間応答調整回路３１２、変調器３１４、及びフィルタ３１６を含む。時間応答調整回路３１２はディジタル信号を受信し、調整された信号を生成する。変調器３１４は時間応答調整回路３１２に接続され、調整された信号を受信し、変調器信号を生成する。フィルタ３１６は変調器に接続され、変調器信号を受信し、アナログ信号を生成する。 （もっと読む）

【課題】音声信号入力の途中で信号がなくなった場合や、音声信号入力状態と無信号状態とが繰り返された場合でも、雑音を防止してＳ／Ｎ比を上げることができる音声出力装置を提供する。
【解決手段】各乗算器２７、３５、４１、４９、５５は、各遅延器２８、３４、４２、４８、５６の入力側に設けられている。各乗算器２７、３５、４１、４９、５５は、各加算器２６、３３、４０、４７、５４からの各加算出力に、係数カウンタ２２から供給される乗算係数をそれぞれ掛け算する。ΔΣ変調器にデジタル音声信号の入力がない場合に、カウンタ制御回路により、係数カウンタ２２の出力を所定の時間間隔で段階的に０になるようにする。 （もっと読む）

【課題】高次でも確実に安定性を維持しながら、クロックジッタに対するロバスト製を効率的に向上することが可能なΣΔ型変換器を提供する。
【解決手段】入力信号部１１０と、出力信号部１２０と、入力信号部と出力信号部間に縦続接続で接続され信号経路を形成する複数段の積分器１３１〜１３４と、最終段の積分器１３４の出力信号を量子化する量子化器１４０と、量子化器の出力信号を一段目の積分器と最終段の積分器の入力に戻すフィードバック経路１５１，１５２と、最終段の積分器１３４で各積分器の加算が行われるフィードフォワード経路１６０と、一段目と最終段目の積分器１３１，１３４の入力に戻すフィードバック経路に配置された有限インパルス応答（ＦＩＲ）フィルタ１８１，１８２とを有する。 （もっと読む）

【課題】オーバーサンプリング比の増加や回路面積の著しい増加を伴うことなく、高いダイナミックレンジを得られるようにしたマルチビットデルタシグマ変調器と、ＡＤコンバータを提供する。
【解決手段】入力信号を積分するアナログ積分器１と、アナログ積分器１から出力される出力信号を複数の閾値Ｖｔｈ１、Ｖｔｈ２、…Ｖｔｈ７による異なる量子化ステップで量子化するマルチビット量子化器と、このマルチビット量子化器から出力される信号をアナログ積分器１の入力側に帰還するＤＡコンバータと、を備え、複数の閾値Ｖｔｈ１、Ｖｔｈ２、…Ｖｔｈ７の互いの間隔は、アナログ積分器１から出力される出力信号のフルスケールレベル（＋ＦＳ、−ＦＳ）を意図する信号領域から当該出力信号のゼロレベルを意図する信号領域に向かって、段階的に狭くなるように設定されている。 （もっと読む）

【課題】本発明は、電源電圧変化や温度変化の影響により、ＤＡ変換手段、積分回路からの出力信号が変動するということはなく、出力特性が安定しているΣΔ型ＡＤ変換器およびそれを用いた角速度センサを提供することを目的とするものである。
【解決手段】本発明は、センサ素子３０と、ドライブ回路１３１と、センス回路７４とを備えた角速度センサにおいて、ドライブ回路１３１を、入力切替手段１３２、ＤＡ変換手段１３３、積分手段１３４、比較手段１３５、ＤＡ切替手段１３６を有するΣΔ変換器１５１と、デジタルバンドパスフィルタ１３７と、ＡＧＣ回路１３８および駆動回路１３９とにより構成した。 （もっと読む）

【課題】複数チャネルのアナログ入力を処理するΔΣ変調器を備えたＡＤ変換器において、各アナログ入力間の信号の同時性を確保した信号処理することができ、量子化器の面積と消費電流の増加を抑えることができるΔΣ変調器を提供する。
【解決手段】複数チャネルのアナログ入力信号をそれぞれ受けて積分する各対応する複数の積分器１１２，１２２と、複数の積分器１１２，１２２からの出力信号を選択的に切替えて時分割出力信号として送出する信号セレクト回路２１０と、信号セレクト回路２１０からの時分割出力信号を受け該時分割出力信号をＡＤ変換した量子化信号を時分割的に出力する複数チャネルに共通の量子化器２２０と、量子化器２２０により時分割的に出力された量子化信号をそれぞれ受け該量子化信号をＤＡ変換した出力信号を各対応する積分器１１２，１２２にフィードバックする複数のＤＡ変換器１１４，１２４と、を備えた。 （もっと読む）

【課題】複数のアナログ値を出力するＤＡの素子ミスマッチを補正する、高速動作可能なＤＷＡ回路を提供する。
【解決手段】複数のデジタル信号をシャッフリングした出力信号を、フィードバックＤＡ１０４の複数の入力信号として出力するスイッチマトリクス１０１、スイッチマトリクス１０１を制御する素子選択信号を生成する素子選択信号生成回路１０２によってＤＷＡ回路１００を構成する。スイッチマトリクス１０１は、複数のデジタル信号とフィードバックＤＡ１０４の複数の入力信号とを全通り直接結合し、素子選択信号が、スイッチマトリクス１０１に入力されたデジタル信号のいずれか１つをスイッチマトリクス１０１の出力信号として選択する信号であり、素子選択信号生成回路１０２は、スイッチマトリクス１０１から出力される出力信号に基づいて素子選択信号を生成する。 （もっと読む）

【課題】 アダマール変換係数のＤＣ係数と３つのＡＣ係数を各々２段の演算で計算して、それら４つの係数を同じタイミングで計算することができ、全体として高速な変換技術を提供する。
【解決手段】 加減算部１０６は、入力端子１０１乃至１０４から入力した変換対象の４つの整数データのそれぞれを加減算し、中間データを生成する。減算部１１１は入力端子１０１に入力したデータから中間データを減算してＤＣ係数データを生成し、出力端子１１２より出力する。加算部１１２乃至１１４は、減算部１１１と同じタイミングで、入力端子１０２乃至１０４に入力したそれぞれのデータに中間データを加算してＡＣ係数データを生成し、出力端子１２２乃至１２４から出力する。 （もっと読む）

【課題】
ダブルサンプル技術を用いたデルタシグマＡＤ変換器において、積分器のＤＡ変換器に用いる素子の製造偏差、および製造偏差により生じるオペアンプの入力オフセット電圧により、量子化雑音が増加する問題を解決する。
【解決手段】
デルタシグマＡＤ変換器を構成する積分器に、１クロック周期に２回のディジタル−アナログ変換を行うスイッチトキャパシタ回路のＤＡ変換器を設け、且つ前記の積分器を構成するオペアンプにオペアンプへの入力信号を変調するチョッパ回路とオペアンプの出力信号を復調するチョッパ回路を設け、前記のチョッパ回路を前記のＤＡ変換器に入力する信号によって生成する信号で切り替える。 （もっと読む）