高分解能のオーバーラッピングビットセグメント化デジタル‐アナログ変換器
【課題】幾つかある識別可能な特徴及び利点の中で、分解能が高く且つ部品数が少なく、更に単調性レンジを動的に移動させ、あるビット値の遷移をまたぐように単調性レンジを移動させるＭビットのＤＡＣを提供する。
【解決手段】コントローラがＭビットの入力を受け、これに応答して、Ｓビットの高レンジＤＡＣに供給するためのＳビットの上側レンジ二進データと、Ｒビットの低レンジＤＡＣに供給するためのＲビットの下側レンジ二進データとを発生する。このコントローラは、Ｍビットの入力における遷移点を検出し、これに応答して、Ｓビットデータの少なくとも１つの最下位ビットに等しい遷移データをＳビットデータに加算するとともに、Ｒビットのデータから遷移データに等しい値を減算する。遷移点及び遷移データを検出して、Ｒビットデータのフルスケール値でこのような遷移を回避する点において加算する。
【解決手段】コントローラがＭビットの入力を受け、これに応答して、Ｓビットの高レンジＤＡＣに供給するためのＳビットの上側レンジ二進データと、Ｒビットの低レンジＤＡＣに供給するためのＲビットの下側レンジ二進データとを発生する。このコントローラは、Ｍビットの入力における遷移点を検出し、これに応答して、Ｓビットデータの少なくとも１つの最下位ビットに等しい遷移データをＳビットデータに加算するとともに、Ｒビットのデータから遷移データに等しい値を減算する。遷移点及び遷移データを検出して、Ｒビットデータのフルスケール値でこのような遷移を回避する点において加算する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の技術分野は、一般的には、デジタル‐アナログ変換器（ＤＡＣ）に関するものであり、特に、帰還ループ内のセグメント化したＤＡＣに関するものである。
【背景技術】
【０００２】
ＤＡＣは広い使用レンジを有しており、そのうちの或るものには特定の性能条件が課せられている。例えば、ＤＡＣはしばしば、ＤＡＣ及びアナログ‐デジタル変換器（ＡＤＣ）をそれぞれ必要とするアナログデバイス及びデジタルデバイスの直列配置構成を有する１つ以上のループを具える帰還システムに用いられている。説明上、“アナログ”とは、連続時間及び連続値を意味し、“デジタル”とは、離散時間及び離散値を意味する。
【０００３】
このようなシステムの１つの代表的な例は、Ｎビットのアナログ‐デジタル変換器（ＡＤＣ）でアナログシステム状態（例えば、システム出力）をサンプリングし、デジタル状態をデジタル基準データと比較し、デジタルエラーデータを発生させるものである。このデジタルエラーデータは、デジタル制御プロセッサにより帰還機能を通じて変換されて、Ｍビットのシステム制御データを発生するようにしうる。ここで、ＮはＭに等しくしうる。デジタル制御入力データは、ＭビットＤＡＣによりアナログ制御信号に変換され、このアナログ制御信号がシステムに入力される。
【０００４】
デジタル制御プロセッサは、エラーを低減させるように、システム状態をエラーの方向とは逆の方向に進める値を有するＭビットのシステム制御データを発生する。帰還ループが適正に設計されており、このループを形成するデバイスが適正に機能していれば、エラーの大きさを低減させる方向にシステム状態を進めるための、エラー検出と、制御データの計算と、システムへの制御データの入力との反復により、基準状態の許容範囲内の基準状態の位置にかかわらず且つシステムの初期状態にかかわらず、システムを最終的に基準状態に到達させる。しかし、ループが適正に設計されていないか、又はループ中のある構成素子が、ある種の理想的でない動作を有する場合には、システムは例えば、基準点よりも高く、続いて基準点よりも低くに過補正する周期的な発振状態に入るおそれがある。
【０００５】
帰還ループに用いるためのＤＡＣの選択は、上述したシステム基準を考慮して行われている。このような選択に関係するＤＡＣパラメータには、ビット分解能と、変換速度と、（この変換速度に関連する）設定時間と、単調性とが含まれる。
【０００６】
ＤＡＣのビット分解能によれば、部分的に、システムが基準信号に整合する精度に関して上限を確立している。単調性は、基準信号へのシステムの能力集中、すなわち、“ロック”を確立するか、又はこれに影響を及ぼすとともに、初期状態から基準状態までの、又は基準状態に向かう移動におけるシステムの過渡動作に影響を及ぼす。他の選択要素には、例えば、価格と、電力量と、面積及び体積量とが含まれる。
【０００７】
種々の中で３つの一般的なＤＡＣアーキテクチュアを選択するに、その各々には、これを帰還ＤＡＣとして使用することに関連する既知の利点とともに欠点又は制限がある。
【０００８】
このような１つのアーキテクチュアは、重み付けされた二進ＭビットＤＡＣである。二進ＭビットＤＡＣは一般に、Ｍ個の入力ビットの各々に対し１つの電圧／電流源で構成されており、これらはそれぞれビット位置に応じて指数関数的に重み付けされている。重み付けされた４ビットの二進ＤＡＣは、例えば、４つの重み付けされた電流源で、すなわち、“１”を２0、すなわち、１つのＬＳＢ単位の電流に変換するＬＳＢ電流源と、“１”を２1 、すなわち、２つのＬＳＢ単位の電流に変換する次に高位のビットの電流源と、…、“１”を２3 、すなわち、８つのＬＳＢ単位の電流に変換するＭＳＢ電流源とで構成されている。
【０００９】
重み付けされた二進ＤＡＣの利点は、部品数が少なくなるということである。その理由は、このＤＡＣはＭ個の入力ビットの各々に対し１つのみの電流源しか必要としない為である。
【００１０】
しかし、重み付けされた二進ＭビットＤＡＣは、そのＭ個の電流源に対し厳密な精度条件を有し、これは、Ｍが線形的に増大するのに応じて（２を底とする）指数関数的に高くなる。この精度が満足されないと、その結果としてＤＡＣ動作は非単調性となる。すなわち、Ｍビットのデジタル入力の値をある値に増大させても、ＤＡＣの出力電流は増大せずに、減少してしまう場合がある。このような特性を有するＤＡＣは、これが帰還ループの一部である場合には、状態値を過補正又は消失させる為に、システムを、基準点を中心とする連続発振、又は“ハンチング”状態にするおそれがある。
【００１１】
精度条件の厳密性を以下に例示する。“１”のＬＳＢ値に対し１つのＬＳＢ単位の電流を発生する理想的なＬＳＢ電流源を有する、重み付けされた４ビット二進ＤＡＣを仮定する。又、この例は、以下の不正確な電流源、すなわち、ＬＳＢ電流の３／４だけ低い電流を生じるＭＳＢ電流源と、ＬＳＢ電流の１／２だけ高い電流を生じる、ＭＳＢから２番目（ＭＳＢの次）の電流源と、ＬＳＢ電流の１／４だけ高い電流を生じる、ＭＳＢから３番目の電流源とを有するものとする。入力が“０１１１”である場合、その結果のＤＡＣの出力電流は、ＭＳＢ−１及びＭＳＢ−２の電流源の上述した不正確性の為に、ＬＳＢ電流の３／４だけ高い電流、すなわち、十進値の７ではなく十進値の７・３／４の値の電流をとなる。しかし、入力値が１つのＬＳＢだけ増大して“１０００”に変化すると、出力電流は、上述した例ではＭＳＢ電流源が３／４ＬＳＢだけ不正確となる為に、十進値の８単位の電流に変化せずに、十進値の７・１／４に変化する。従って、この例では、二進入力において１つのＬＳＢだけ増大することにより、ＤＡＣ出力電流を増大させずに、ＤＡＣ出力電流を十進値の７・３／４から十進値の７・１／４に減少させる。
【００１２】
“サーモメータＤＡＣ”と称するＤＡＣの他のアーキテクチュアは、互いに並列に接続されているとともにオン‐オフスイッチを介して電流加算デバイスに接続されている２M −１個の等しい値の電流源のスタックを用いるＭビットＤＡＣを構成する。Ｍ〜２M −１ラインの二進デコーダは、Ｍビットの二進入力を、２M −１個のオン‐オフスイッチの１つにそれぞれ接続された２M −１本の制御ラインに変換する。説明例として、４ビットサーモメータＤＡＣが、それぞれオン‐オフスイッチを有する１５個の電流源（オーバーフローを含める場合には１６個の電流源）を具えているものとする。Ｍビットの二進入力が、十進値の７を表す“０１１１”であるとすると、二進デコーダは、代表的に２M −１個の１ビット電流源の下部の７個の電流源のみをスイッチ‐オンさせることにより、制御ラインのうちの対応する７本の制御ラインをオン状態とる。Ｍビット入力が１つのＬＳＢだけ増大させて十進値の“８”を表す場合、二進デコーダは２M −１本の制御ラインのうちの追加の１本の制御ラインをオン状態とし、１つのＬＳＢの電流を出力に加える。従って、上述したＤＡＣは“サーモメータ”ＤＡＣと称される。
【００１３】
サーモメータＤＡＣは本質的に単調性である為に、このサーモメータＤＡＣは特に、帰還配置構成に用いられる。換言すれば、Ｍビット入力のレンジ全体に亘る全ての値に対し入力値を１つの最下位ビット（ＬＳＢ）だけ増大（又は減少）させることにより、１つのみのサーモメータ電流源を加える（又は除去する）。従って、加えられた（又は除去された）特定の電流源の相対的な精度にかかわらず、ＤＡＣの出力電流を増大（又は減少）させる。
【００１４】
しかし、サーモメータＤＡＣの部品数は多くなり、基本的に１ビットの各増大に対し部品数は二倍となる。説明例として、１０ビットのサーモメータＤＡＣは十進数で１０２３個の電流源素子を必要とする。分解能を１４ビットに増大させることにより必要となる電流源素子の量は４倍となり、従って、十進数で４１９６となる。追加の各ビットに対し２倍が維持され、１６ビットのサーモメータＤＡＣに対し、約６４０００（６４Ｋ）個の切換式電流源が必要となる。この部品数によれば、サーモメータＤＡＣをある分野にとって非現実的なものとする。
【００１５】
しかし、“セグメント化ＤＡＣ”と称される第３の既知の一般的な種類のＤＡＣが存在する。このＤＡＣによれば、サーモメータＤＡＣの単調性利点の幾らか（全てではない）が得られるとともに、重み付けされた二進ＤＡＣの単調性欠点の幾らか（全てではない）を回避しうる。
【００１６】
従来のＭビットのセグメント化ＤＡＣは、複数個の、代表的には２個のＤＡＣより成り、各ＤＡＣはＭビットのブロックを受ける。従来のＭビットのセグメント化ＤＡＣの一例は、Ｍビットを２つのセグメントに、すなわち、Ｈビットの上側セグメントとＬビットの下側セグメントとに分割している。この場合、Ｈビットの上側セグメントは、高レベルのＤＡＣ（Ｈ‐ＤＡＣ）に供給され、Ｌビットの下側セグメントは、低レベルのＤＡＣ（Ｌ‐ＤＡＣ）に供給され、各ＤＡＣは、これが受けるセグメント内のゼロでないビットの全てを、Ｍビット入力内で、二進数の重み付けしたものの合計に相当する電流を発生する。
【００１７】
容易に理解しうるように、その動作原理によれば、従来のセグメント化したＭビットＤＡＣ内のＬ‐ＤＡＣのフルレンジは、理想的には正確にＨ‐ＤＡＣの１つのＬＳＢにわたり（スパンし）、Ｌビットがこのスパン内に２L の二進レベルを確立する。Ｈ‐ＤＡＣは２H の増分レベルを提供し、Ｌ‐ＤＡＣは、Ｈ‐ＤＡＣレベルの各々の間に２L のレベルを提供する為、合計の分解能は、２H ×２L ＝２H+L ＝２M となる。
【００１８】
従来のセグメント化ＤＡＣの既知の利点は、各ＤＡＣがＭよりも少ないビット数を有する為に、各ＤＡＣをサーモメータＤＡＣとして構成しうるということである。このことは、一例としてＭを１６ビットとし、この例を８ビットのＨ‐ＤＡＣ及び８ビットのＬ‐ＤＡＣを用いて従来の２セグメントＤＡＣとして構成することにより証明しうる。Ｈ‐ＤＡＣ及びＬ‐ＤＡＣの双方は２8 −１＝２５５個の電流源を必要とする。２５５レベルのサーモメータＤＡＣは容易に製造でき、且つそのダイ片の寸法は比較的小さくて足りる。従って、Ｈ‐ＤＡＣ及びＬ‐ＤＡＣの双方はサーモメータＤＡＣとして構成できる為、各ＤＡＣは本質的に単調性となる。更に、電流源の総数は５１２にすぎない。比較の目的で、１６ビットのＤＡＣを１つのサーモメータＤＡＣとして構成した場合、電流源の総数は２16−１個となり、これはほぼ６４０００、すなわち、６４Ｋとなる。従って、１６ビットのＤＡＣを従来の２セグメントで構成するには、１６ビットのサーモメータＤＡＣとしてのデバイス数の５１０／６４，０００、すなわち０．７％で足りる。
【００１９】
しかし、従来のセグメント化ＤＡＣの、長い間の問題点は、その原理から生じるものであり、これは、Ｍビットの各ビットを重み付けされた電流源として構成する代わりに、Ｍビットをブロックに分割して各ブロックを重み付けされた電流源として構成することを除いて、重み付けされた二進ＤＡＣにより用いられているのとほぼ同じ原理により部品数を減少させているということである。従って、最下位ブロックよりも上の如何なるブロックにも対応する全てのＤＡＣに対し、その入力ビットにおける１つのＬＳＢの変化に対応するその出力電流の変化を、１つのＬＳＢ電流内で、当該ブロックよりも小さい重みを有するビットブロックに対応する全てのＤＡＣの合計のフルスケール（全て１）の出力に整合させる必要がある。
【００２０】
例えば、従来の２セグメントＤＡＣでは、その入力における１つのＬＳＢの変化に応答するＨ‐ＤＡＣから出力される電流の変化を、このＨ‐ＤＡＣに入力されるあらゆるビットの組み合わせに対し、Ｌ‐ＤＡＣの１つのＬＳＢ内でＬ‐ＤＡＣのフルスケール電流に整合させる必要がある。従って、Ｈ‐ＤＡＣ及びＬ‐ＤＡＣの双方が８ビットであり、Ｌ‐ＤＡＣからの１つのＬＳＢの電流ステップを“ｑ”で表すものとすると、Ｈ‐ＤＡＣ入力における各１ビットの変化によりＨ‐ＤＡＣ出力を２５６ｑ±ｑだけ変化させる必要がある。この変化が２５５ｑであり、しかもＬ‐ＤＡＣが完全である場合には、ＤＡＣ出力は１に応答して変化しない。このような整合が保たれていない場合には、セグメント化ＤＡＣは、Ｌ‐ＤＡＣの入力がロールオーバーする、すなわち、全て“１”の状態から全て“０”の状態になるビット値遷移点で非単調性を呈し、これによりＨ‐ＤＡＣのＬＳＢを１ビットだけ増大（又は減少）させるおそれがある。このことはセグメント化ＤＡＣのアーキテクチュアにとって特有のことである。
【００２１】
図１〜３は、８ビットのＨ‐ＤＡＣ（図示せず）と８ビットのＬ‐ＤＡＣ（図示せず）とより成る従来のセグメント化された１６ビットのＤＡＣの模擬の入力‐出力特性において明らかとなるように、既知のセグメント化ＤＡＣの上述した非単調性を示している。図１〜３のこの模擬は、Ｈ‐ＤＡＣの幾つかの順次のＬＳＢをスパンしているものである。図１は、Ｈ‐ＤＡＣの全てで４つの図示のＬＳＢ増分１２Ａ、１２Ｂ、１２Ｃ及び１２Ｄが同じ高さであり、これらの各々がＬ‐ＤＡＣの１つのＬＳＢの精度内でＬ‐ＤＡＣのフルレンジＬ‐ＲＡＮＧＥに整合している第１のケースを示している。図２は、十六進数“１０”、すなわち、二進数“１０１０”から十六進数“１１”、すなわち、二進数“１０１１”へ進むＨ‐ＤＡＣの二進入力から得られるこのＨ‐ＤＡＣの出力のＬＳＢ増分１２Ｂ’が、Ｌ‐ＤＡＣの１つのＬＳＢよりも多い量だけＬ‐ＤＡＣのＬ‐ＲＡＮＧＥよりも小さくなっている第２のケースを示している。図３は、図２の増分１２１２Ｂ’と同じ位置におけるＨ‐ＤＡＣの出力のＬＳＢ増分１２Ｂ”が、Ｌ‐ＤＡＣの１つのＬＳＢよりも多い量だけＬ‐ＤＡＣのＬ‐ＲＡＮＧＥよりも大きくなっている第３のケースを示している。
【００２２】
図１を参照するに、１６ビット入力の１つのＬＳＢにより表される電流が“ｑ”である場合には、Ｈ‐ＤＡＣのＬＳＢは２５６ｑとなり、セグメント化ＤＡＣ全体のレンジは６５５３６ｑとなる。図示のように、デジタル入力が十六進数の“１０００”である場合には、Ｈ‐ＤＡＣのＤＡＣ出力はｑ単位の電流のアナログ値“４０９６”であり、一方、Ｌ‐ＤＡＣの電流はゼロである。入力が十六進数（Hexadecimal ）の“１０ＦＦ”（以後“１０ＦＦＨ”と称する）から“１１００Ｈ”に変化すると、Ｈ‐ＤＡＣに対する入力はＨ‐ＤＡＣの１つのＬＳＢだけ増大して“１１”となり、一方、Ｌ‐ＤＡＣに対する入力は“００”にロールオーバーする。その結果、図１のＨ‐ＤＡＣはＬ‐ＤＡＣに整合したＬＳＢを有する為に、Ｈ‐ＤＡＣの出力は２５６ｑだけ増大し、一方、Ｌ‐ＤＡＣの電流は２５５ｑだけ減少する。これにより、１６ビット入力における１つのＬＳＢの増大を表す、ｑのセグメント化ＤＡＣの純増をもたらす。このことを、位置１４と、入力が“１０ＦＦＨ”から“１１００Ｈ”に進んだ後の位置とにおける（１つの電流単位ｑだけ離間された）Ｌ‐ＤＡＣレンジの隣接端により示されている。
【００２３】
しかし、Ｈ‐ＤＡＣのＬＳＢをＬ‐ＤＡＣの全レンジに正確に等しくすることは、種々の理由で、少なくとも製造品の代表的な制約の中でしばしば殆ど不可能となる。従って、サブＤＡＣの双方（すなわち、Ｈ‐ＤＡＣ及びＬ‐ＤＡＣ）がサーモメータＤＡＣにより得られる単調性であっても、全体としてのＤＡＣはその全レンジに亘って単調性とならない。
【００２４】
図２は、図１に模擬として示すのと同じ標準のセグメント化された１６ビットＤＡＣの模擬の入力‐出力特性を示すものであって、２５６ｑだけ離間したアナログ値を有する必要があるＨ‐ＤＡＣの順次のＬＳＢ“１０Ｈ”及び“１１Ｈ”間のスパン１２Ｂ’が、ｑよりも多い値だけ２５６ｑ、すなわち、Ｌ‐ＤＡＣのフルレンジよりも小さくなっている第２のケースのシナリオの例を示す。図から明らかなように、“１０Ｈ”から“１１Ｈ”に進むＨ‐ＤＡＣの１つのＬＳＢからの電流増大が２５６ｑよりもかなり小さい為に、Ｈ‐ＤＡＣの入力のこの１つのＬＳＢは、Ｌ‐ＤＡＣの入力を全て“００”にするロールオーバーにより得られる２５５ｑの減算よりもかなり小さくなる。その結果、Ｈ‐ＤＡＣの全出力は、増大することなく、“１０ＦＦＨ”から“１１００Ｈ”に進む入力に応答して量“セグメントエラー”だけ減少する。当業者にとって周知のように、例えば、周波数ロックループデジタル制御発振器（図２に図示せず）のようなある種の帰還ループ内のＤＡＣの上述したような非単調性は、システムをこれらのセグメント点、すなわち、Ｈ‐ＤＡＣの各１つのＬＳＢの増大（又は減少）点を中心として発振させるおそれがある。
【００２５】
図３は、図１及び２に対し模擬したのと同じ標準のセグメント化した１６ビットＤＡＣの模擬の入力‐出力特性を示すものであって、“１０Ｈ”から“１１Ｈ”に進むＨ‐ＤＡＣ入力からの電流の増大を表すＨ‐ＤＡＣの１つのＬＳＢ１４’が２５６ｑよりもかなり大きくなり、このＨ‐ＤＡＣ入力の１つのＬＳＢが、Ｌ‐ＤＡＣの入力を全て“００”にするロールオーバーにより得られる２５５ｑの減算よりもかなり大きくなる第３のケースのシナリオを示している。その結果、Ｈ‐ＤＡＣの全出力はｑだけではなく、それよりもかなり大きな量“セグメントスキップエラー”だけ増大する。このことは、量“セグメントスキップエラー”内の出力レンジが失われ、これにアクセスできないということを意味する。従って、ＤＡＣの精度が失われ、更に例えば、ＦＬＬの出力周波数のような制御システムの状態も失われる。
【発明の概要】
【発明が解決しようとする課題】
【００２６】
幾つかある識別可能な特徴及び利点の中で、分解能が高く且つ部品数が少なく、更に単調性レンジを動的に移動させ、あるビット値の遷移をまたぐように単調性レンジを移動させる（このようにしないとビット値の遷移は非単調性の原因となる）ＭビットのＤＡＣを提供するオーバーラッピングセグメント化ＤＡＣを含む種々の代表的な例の概要を以下に説明する。この概要では、種々の代表的な例の幾つかの態様を強調し導入する為に、説明の簡単化及び省略を行なうものであるが、これにより本発明の範囲を制限するものではない。当業者が本発明のこれらの例の概念を構成及び利用しうるようにするのに充分にするこれらの代表的な例の詳細な説明は後に行う。
【課題を解決するための手段】
【００２７】
本発明の一例によれば、Ｓビットの上側レンジＨＲ‐ＤＡＣとＲビットの下側レンジＬＲ‐ＤＡＣを有するダイナミックレンジの単調性ＭビットＤＡＣであって、Ｓ＋ＲをＭよりも大きくし、ＬＲ‐ＤＡＣをＳビットのＨＲ‐ＤＡＣの少なくとも２つの最下位ビット（ＬＳＢ）電流を等しくするフルスケール出力を有するように構成した当該単調性ＭビットＤＡＣを提供する。
【００２８】
本発明の１つの態様によれば、移動セグメントデコーダにより、Ｍビット入力を、ＨＲ‐ＤＡＣに対してはＳビット入力に、ＬＲ‐ＤＡＣに対してはＲビット入力に変換し、この変換によりＨＲ‐ＤＡＣ及びＬＲ‐ＤＡＣに対するそれぞれの入力を二進演算でＭビット入力値に加算されるように設定するが、従来のセグメント化ＤＡＣではＨＲ‐ＤＡＣのＬＳＢをトグリングする点を超える値の範囲としうる動作点にＬＲ‐ＤＡＣ入力を設定する。
【００２９】
この１つの態様に加えるに、動作点をＲビットの下側レンジ内で異なる点に移動させるための遷移点は、Ｒビットの下側レンジに沿って選択し且つ維持させるものであり、且つこれらの遷移点は、Ｓビットの上側レンジ入力のＬＳＢの遷移点間に常に保つがこれらの後者の遷移点とは整列させない。１つの態様によれば、移動セグメントデコーダにより、Ｍビット入力の下側のＲビットが遷移点を超えた時を検出し、これに応答して、Ｓビットの上側レンジに対し１つ以上のＬＳＢを加算又は減算するとともにＲビットの下側レンジに対し対応する値を減算又は加算して、Ｒビットの下側レンジ内の新たな動作レンジにおいてではあるが、Ｓビット及びＲビットの合計値を同じにする。
【００３０】
１つの態様によれば、ＲビットのＬＲ‐ＤＡＣのフルレンジが、従って、ＳビットレンジとＲビットレンジとのオーバーラップが、ＳビットのＨＲ‐ＤＡＣの４つのＬＳＢをスパンしうるようにする。
【００３１】
１つ以上の例による１つの態様には、上側のＳビットのＨＲ‐ＤＡＣと、下側のＭＲビットのミッドレンジＭ‐ＤＡＣとのトップレベル対を有するマルチレベルのサブレンジング型装置を含め、下側のＭＲビットのミッドレンジＭ‐ＤＡＣは、ＳＢビットの上側の低レベルＤＡＣ及びＲＢレベルの下側の低レベルＤＡＣで構成する。
【００３２】
１つ以上の例の種々の態様によれば、幾つかある特徴及び利点の中で特に、不安定な又は永続的な発振状態に固定されないようにしうるシステム帰還ループに配置しうるダイナミックレンジの単調性ＭビットＤＡＣを提供する。
【００３３】
１つ以上の例の種々の態様によれば、幾つかある特徴及び利点の中で特に、動作点であって、この動作点の付近で、システムの初期状態にかかわらず且つ値の所定の範囲内の基準値にかかわらずＤＡＣを単調性とする当該動作点に自動的に収束するようになるシステム帰還ループ内に配置しうるオーバーラッピングセグメントダイナミックレンジの単調性ＭビットＤＡＣを提供する。
【００３４】
１つ以上の例の種々の態様によれば、幾つかある特徴及び利点の中で特に、ＬＲ‐ＤＡＣとＨＲ‐ＤＡＣとの間の整合条件を著しく減少させる。
【００３５】
種々の代表的な例及び態様の進歩及び特徴の上述した要約例は、実現可能な上述した利点に限定するものではない。種々の例の他の利点は、以下に図面に関して詳細に説明する実施例及び態様から明らかとなるであろう。又、当業者は、本発明の開示を読むことにより、特許請求の範囲の技術的範囲内の他の変形及び更なる適用を容易に特定しうるであろう。
【図面の簡単な説明】
【００３６】
【図１】図１は、８ビットのＨ‐ＤＡＣと８ビットのＬ‐ＤＡＣとより成る従来のセグメント化された１６ビットのＤＡＣの模擬の入力‐出力特性を示す線図であり、ＬＳＢの各々がＬ‐ＤＡＣの１つのＬＳＢ内でＬ‐ＤＡＣのフルレンジに整合しているＨ‐ＤＡＣの幾つかの順次のＬＳＢのスパンを示している。
【図２】図２は、Ｈ‐ＤＡＣのＬＳＢの同じ描写スパンに亘っているが、ＬＳＢの１つがＬ‐ＤＡＣの１つのＬＳＢよりも多い量だけＬ‐ＤＡＣのフルレンジよりも小さくなっている、従来のセグメント化１６ビットＤＡＣの図１の例の第２のシナリオの模擬入力‐出力特性を示す線図である。
【図３】図３は、Ｈ‐ＤＡＣのＬＳＢの同じ描写スパンに亘っているが、ＬＳＢの１つがＬ‐ＤＡＣの１つのＬＳＢよりも多い量だけＬ‐ＤＡＣのフルレンジよりも大きくなっている、従来のセグメント化１６ビットＤＡＣの図１の例の第３のシナリオの模擬入力‐出力特性を示す線図である。
【図４】図４は、８ビットのＨ‐ＤＡＣと７ビットのＬ‐ＤＡＣとより成り、Ｌ‐ＤＡＣのフルスケール電流をＨ‐ＤＡＣの２つのＬＳＢに等しくした、一実施例による代表的な１４ビットのオーバーラップセグメントアーキテクチュア（“ＯＳＡ”）ＤＡＣを有する代表的なシステムを示す機能的なブロック線図である。
【図５】図５は、Ｈ‐ＤＡＣのＬＳＢが、Ｌ‐ＤＡＣの１つのＬＳＢの単位の電流内の精度でＬ‐ＤＡＣのフルレンジ電流に等しい増分電流変化を生じるようにした第１のケースのシナリオにおける、Ｈ‐ＤＡＣの２つの理想的なＬＳＢのＬ‐ＤＡＣフルレンジを有する一実施例による一例のＯＳＡＤＡＣの模擬のデジタル入力‐電流出力特性を示す線図である。
【図６】図６は、図４のＯＳＡＬ‐ＤＡＣのＬ‐ＤＡＣレンジを有するＯＳＡＤＡＣの模擬のデジタルデジタル入力‐電流出力特性を示すとともに、図示の部分は、Ｈ‐ＤＡＣの２つの順次のＬＳＢが、Ｌ‐ＤＡＣの１つのＬＳＢ単位の電流よりも多い量だけＬ‐ＤＡＣのフルレンジ電流よりも小さくした増分電流差を生じるようにした第２のケースのシナリオを呈するレンジ内のＨ‐ＤＡＣの順次のＬＳＢを示している線図である。
【図７】図７は、図４のＯＳＡＬ‐ＤＡＣのＬ‐ＤＡＣレンジを有するＯＳＡＤＡＣの模擬のデジタルデジタル入力‐電流出力特性の一部を示すとともに、図示の部分は、Ｈ‐ＤＡＣの２つの順次のＬＳＢが、Ｌ‐ＤＡＣの１つのＬＳＢ単位の電流よりも多い量だけＬ‐ＤＡＣのフルレンジ電流よりも大きくした増分電流差を生じるようにした第３のケースのシナリオを呈するレンジ内のＨ‐ＤＡＣの順次のＬＳＢを示している線図である。
【図８】図８は、Ｈ‐ＤＡＣの４つのＬＳＢをスパンするＬ‐ＤＡＣを有することを除いて図４の例の実施例による、一例のＯＳＡＤＡＣの模擬のデジタル入力‐電流出力の一特性の一部分の例を示す線図である。
【図９】図９は、１つ以上の代表的な実施例によるＯＳＡＤＡＣのマルチレベルサブＤＡＣの一態様の１つの２レベル例を構成するシステムの一例を示す機能的なブロック線図である。
【図１０】図１０は、特定の構成例において、種々の代表的な実施例の１つ以上によるＯＳＡＤＡＣの一例を有するようにした一実施例による一例のデジタル周波数ロックループ（ＤＦＬＬ）を示す機能的なブロック線図である。
【発明を実施するための形態】
【００３７】
代表的な実施例の種々の例を、特定の例示的構成配置を参照して説明する。これらの特定の例は、当業者が本発明の概念を充分理解し、これらの実施例を実施しうるように当業者を援助するように選択した説明上の目的のみに対するものである。しかし、本発明の実施例の範囲及び実施範囲は、これらの特定の例示に限定されるものではない。
【００３８】
項目の相対的寸法及び配置は、構造の項目の相対量又は機能の相対的重要度を必ずしも表すものではないという点で、図面は、実際のものに正比例して描いておらず、図面に表す主題を明瞭に示すように任意にするか又は選択することができる。
【００３９】
本発明の開示を読むことにより当業者にとっても理解されるように、当業者にとって周知であり、且つ当業者が本発明の開示を読んで本発明の実施例を実行するために選択及び適用するアルゴリズム、プロトコル及びハードウェア技術の種々の細部は省略し、新規な特徴及び態様を不明瞭にすることを回避する。同様に、細部を含める場合には、これらの細部は完全なものではなく、実施例の特定の特徴及び態様に関する点のみで説明しているにすぎないことは事例関係から当業者にとって容易に理解されるであろう。
【００４０】
例示的な実施例及び態様を別々に又はある相違を有するものとして説明する。しかし、別々の説明又は相違の説明は必ずしも、それぞれの実施例又は態様が互いに排他的であることを意味するものではない。例えば、１つの実施例に関して説明した特定の特性、機能又は特徴は他の実施例に含めるか又は適応させることができる。
【００４１】
１つの一般的な実施例の１つの態様によれば、移動単調性レンジデコーダにより、Ｍビット入力を、Ｓビットの高レンジＤＡＣ（ＨＲ‐ＤＡＣと称する）に対するＳビット入力と、Ｒビットの低レンジＤＡＣ（ＬＲ‐ＤＡＣと称する）に対するＲビット入力とに変換する。ＳビットとＲビットとの合計は値ＱだけＭよりも大きく、Ｑは少なくとも１である。Ｓ及びＲは、必ずしも等しくする必要はない。ＬＲ‐ＤＡＣはＱビットだけＨＲ‐ＤＡＣに“オーバーラップ”する。オーバーラップするビット数に関連して、ＬＲ‐ＤＡＣのフルスケールレンジはＨＲ‐ＤＡＣの少なくとも２ビットをスパンする。数Ｑは、ＬＲ‐ＤＡＣのフルレンジだけスパンされたＨＲ‐ＤＡＣのＬＳＢの個数の、２を底とするlog である。ＬＲ‐ＤＡＣのフルスケールだけスパンされたＨＲ‐ＤＡＣのＬＳＢの更なる個数は、２の累乗、すなわち、２、４、８、…としうる。
【００４２】
後に詳細に説明するように、オーバーラップにより、如何なるＭビット入力に対しても、ＨＲ‐ＤＡＣ及びＬＲ‐ＤＡＣへの入力に対する唯一でない解決策であって、ＬＲ‐ＤＡＣ電流に加算されたＨＲ‐ＤＡＣ電流の総計を、Ｍビット入力を正確に表す電流に等しくする解決策を提供するものである。
【００４３】
１つの一般的な実施例によれば、移動単調性レンジデコーダにより、遷移点をＬＲ‐ＤＡＣの入力レンジ内に維持し、ここで、このデコーダがＨＲ‐ＤＡＣを１ビットだけ増大（又は減少）させ、このような遷移点に応じてそれぞれＨＲ‐ＤＡＣ及びＬＲ‐ＤＡＣに対する入力を設定する。このことが、Ｌ‐ＤＡＣのロールオーバー点でＬ‐ＤＡＣを遷移、すなわち、ロールオーバーし、このＬ‐ＤＡＣの入力を全て１から全て０にし、従って、Ｈ‐ＤＡＣを１つのＬＳＢだけ遷移させる従来のセグメント化ＤＡＣと著しく相違するものである。
【００４４】
上述した１つの態様に加えて、動作点をＲビットの下側レンジ内の異なる点に移動させるために、ＨＲ‐ＤＡＣに対するＳビット入力及びＬＲ‐ＤＡＣに対するＲビット入力の計算に用いる遷移点を選択するとともに、Ｒビットの下側レンジに沿って維持させる。これらの遷移点は常に、Ｓビットの上側レンジの入力のＬＳＢの遷移点間にあるようにするとともに、これらの後者の遷移点と整列されないようにするのが好ましい。１つの態様によれば、移動セグメントデコーダにより、Ｍビット入力の下側のＲビットが遷移点に対する他の所定の関係を超える又は満足する時を検出し、これに応答して、１つ以上のＬＳＢをＳビットの上側レンジに対し加算又は減算するとともに、これに対応する値をＲビットの下側レンジに対し加算又は減算して、Ｒビットの下側レンジ内の新たな動作レンジにおいてではあるが、Ｓビット及びＲビットの合計値を同じにする。この動作レンジは、Ｍビット入力が、ＨＲ‐ＤＡＣのＬＳＢをトグリングすることなしに、例えば、ＨＲ‐ＤＡＣの１つのＬＳＢよりも大きい値の範囲となるようにしうる。
【００４５】
下側のＤＡＣを部分的にオーバーラップする上側のＤＡＣのＳビット及びＲビットレンジ内の動作状態にＭビット入力状態を移動させるための、ＨＲ‐ＤＡＣに対するＳビット入力とＬＲ‐ＤＡＣに対するＲビット入力との上述した計算は、従来のセグメント化したＭビットＤＡＣとは基本的に相違するものである。従来の構成では、Ｍビット入力のうちの上側のＨビットセグメント及び残りのＬビットセグメントがそれぞれ供給されるＨビットのＨ‐ＤＡＣ及びＬビットのＬ‐ＤＡＣがあり、Ｌ‐ＤＡＣは、Ｌビットセグメントのフルスケールが正確にＨ‐ＤＡＣの１つのＬＳＢをスパンし、全ての１からの１ビット遷移が１つの許容目的（全てをゼロにする）を有し、遷移はＨＲ‐ＤＡＣのＬＳＢのトグリングと必ず一致するように重み付けされている。
【００４６】
この一般的な実施例により得られる種々の利点及び特性の中には、その新規なオーバーラッピングセグメント化構成により、従来のセグメント化ＤＡＣでは例えば、Ｍビット入力の単なる１つのＬＳＢの発振によりＨＲ‐ＤＡＣのＬＳＢのトグリングを、このトグリングの増大なしに生ぜしめるであろう点の前後で、Ｍビット入力を変化させる利点及び特性がある。
【００４７】
この構成によれば更に、他の利点の中で、帰還構成において帰還発振のおそれなく、基準信号にかかわらず且つこの基準信号に対するシステムの初期状態にかかわらず、安定動作点に収束するＤＡＣが得られるという利点がもたらされる。
【００４８】
図４は、代表的な一実施例によるオーバーラッピングセグメントアーキテクチュア（ＯＳＡ）ＤＡＣ１００を示す機能的ブロック線図である。この図４を参照するに、本例のＤＡＣ１００は、所定のＭビットデータＭINを受ける移動単調性レンジコンバータ１０２を有する。このコンバータ１０２は、Ｓビットの高レベルＤＡＣ（ＨＲ‐ＤＡＣ）１０６に供給されるビット値ＳINを有するＳビットの高レベルＤＡＣ入力１０４を発生するとともに、Ｒビットの低レベルＤＡＣ（ＬＲ‐ＤＡＣ）１１０に供給されるＲビットの低レベルＤＡＣ入力１０８（ＲIN）を発生する。ＨＲ‐ＤＡＣ１０６のアナログ電流出力ＳOUT と、ＲビットのＬＲ‐ＤＡＣ１１０のアナログ電流出力ＲOUT とは電流加算デバイス１１２に供給される。この電流加算デバイスの出力は、Ｍビットの入力値ＭINをＭOUT 電流に変換したものである。
【００４９】
ＳビットのＨＲ‐ＤＡＣ１０６の内部のアーキテクチュアとＲビットのＬＲ‐ＤＡＣ１１０の内部のアーキテクチュアとは、必ずしもそうではないが同じとしうる。これらの各々は、例えば、当業者により容易に構成しうる従来のサーモメータＤＡＣとしうる。Ｍビットの所定の所望分解能に対するＳ及びＲのそれぞれの値は、所望のオーバーラップビット数に応じた設計的選択事項である。このことは、ここの開示を読んだ当業者にとって容易に理解しうることである。更に、ＳビットのＨＲ‐ＤＡＣ１０６及びＲビットのＬＲ‐ＤＡＣ１１０の少なくとも一方は、Ｓ及びＲのビット数に応じて重み付けされた二進ＤＡＣとして構成しうる。
【００５０】
図４に示すようなＯＳＡＤＡＣの一具体的構成例は、８ビットであるＳビットのＨＲ‐ＤＡＣ１０６と、７ビットであるＲビットのＬＲ‐ＤＡＣ１１０であって、このＬＲ‐ＤＡＣのフルレンジをＨＲ‐ＤＡＣ１０６の２つのＬＳＢステップに等しくして１４ビットのＤＡＣをもたらすことを意味する１ビットのオーバーラップを有する当該ＬＲ‐ＤＡＣ１１０とを有する。従って、ＨＲ‐ＤＡＣ１０６は、７つの独自のビットと１つの共有ビットとを有するものと見なすことができ、同様に、ＬＲ‐ＤＡＣ１１０は６つの独自のビットと１つの共有ビットとを有しうる。図４のＬＲ‐ＤＡＣ１１０により１つのＬＳＢから発生される電流を１つのｑとして表すことにより、８ビットのＬＲ‐ＤＡＣ１１０のフルレンジはＨＲ‐ＤＡＣ１０６の２つのＬＳＢステップである為に、分解能は１５ビットではなく１４ビットであり、従って、ＬＲ‐ＤＡＣ１１０は、ＨＲ‐ＤＡＣに対し２５６ではなく１２８ｑの追加の量子化ステップを提供する。
【００５１】
図４に示す例のＯＳＡＤＡＣ１００に関する動作の一例を部分的に図５に示す。横軸ＭＸは、移動単調性レンジコンバータ１０２への１６ビット入力ＭINを十六進形式で示しており、縦軸ＡＹは、加算デバイス１１２から出力されるアナログ電流を示している。この例は、ＳIN及びＲINを発生させてＬＲ‐ＤＡＣ１１０の遷移点及びＨＲ‐ＤＡＣ１０６のＬＳＢのトグリングを制御するようにする移動単調性レンジコンバータ１０２の動作原理を示す。しかし、図５に示す動作は、１ビットをオーバーラップさせて１５ビットのＯＳＡＤＡＣを形成するようにした８ビットのＬＲ‐ＤＡＣ及び８ビットのＨＲ‐ＤＡＣを仮定しているものである。
【００５２】
図５を参照するに、移動単調性レンジコンバータ１０２が、ＨＲ‐ＤＡＣに供給されるＳINをスナップショットの描写前に十六進数１０にトグリングしたものとする。次に、１つのＬＳＢステップを繰り返すことにより、ＭIN値を増大させ、この値は十六進数１０００から始め、十六進数１０ＦＦで終了させるものとする。更に、１つの追加のＬＳＢによりＭIN値を増大させるものとする。これにより、ＭIN値の下側の８ビットをこれらの全て１の状態から全て０の状態にロールオーバーさせるとともに、ＭINの上側の８ビットセグメントのＬＳＢをトグリングする。しかし、移動単調性レンジコンバータ１０２はＬＲ‐ＤＡＣ１１０に供給されるＲINビットをロールオーバーさせず、ＨＲ‐ＤＡＣ１０６に供給されるＳINビットのＬＳＢをトグリングしない。その代わり、従来のセグメント化ＤＡＣにおけるように１つのＬＳＢではなく、ＨＲ‐ＤＡＣ１０６の２つのＬＳＢをＬＲ‐ＤＡＣ１１０がスパンするという事実を含めるようにプログラミング又は構成した移動単調性レンジコンバータ１０２により、ＲINを０１１１から１０００に簡単に増大させる。換言すれば、１０ＦＦのＭIN値ではＨＲ‐ＤＡＣ１０６の１つのＬＳＢはＬＲ‐ＤＡＣの１２８ステップにすぎない為、ＬＲ‐ＤＡＣ１１０は、図５における点ＭＰにおいてレンジの丁度１／２位置となる。
【００５３】
１つ以上の代表的な実施例による１５ビットのＯＳＡＤＡＣの上述した動作例に続いて説明するに、ＭINが十六進の１０ＦＦから十六進の１１００になった後には、このＭINが十六進の１１７１に達するまでこのＭINをステップ的に増大し続けるものとする。ここで、ＲINのレンジを有するこのＲINが図５に示すＴＲ１の点にある。このＴＲ１は、これをＨＲ‐ＤＡＣ１０６に供給されるＳINビットのＬＳＢをトグリングするのに用いるために、移動単調性レンジコンバータ１０２内に遷移点として記憶されているか又は導入されるものとする。本例のＴＲ１はＲIN値のレンジ内の十六進数Ｆ１である。この十六進数Ｆ１のＴＲ１は、遷移点の一例にすぎない。本発明の開示を読んだ当業者にとって容易に理解しうるように、他の遷移点を用いうるものである。
【００５４】
１つ以上の代表的な実施例による１５ビットのＯＳＡＤＡＣの上述した動作例に続いて更に説明するに、ＭINが十六進の１０ＦＦから十六進の１１００になった後には、移動単調性レンジコンバータ１０２により、ＲINが遷移点ＴＲ１に到達したことに応答して、１つのＬＳＢをＳINに加算する。しかし、本例のＬＲ‐ＤＡＣ１１０は８ビットＤＡＣであるが、ＨＲ‐ＤＡＣ１０６とで１ビットだけオーバーラップしている為に、上述したことによりＨＲ‐ＤＡＣ１０６の電流出力を２５６ｑではなく、１２８ｑだけ増大させる。従って、移動単調性レンジコンバータ１０２によりこの値をＲINから減算し、ＤＡＣの連続線形変換特性を維持するようにする。この移動単調性レンジコンバータ１０２は、この減算を、単に、二進値“１１１１０００１”である十六進数Ｆ１から二進数“１０００００００”を減算することにより実行し、図５に示すように、二進値“０１１１０００１”、すなわち十六進数７１を得る。
【００５５】
移動単調性レンジコンバータ１０２により実行される上述した遷移動作を図５にＮＰとしてグラフ線図的に示す。
【００５６】
図５につき上述した動作例では、ＨＲ‐ＤＡＣ１０６のＬＳＢの全てがＬＲ‐ＤＡＣ１１０のフルレンジの１／２に整合されているものと仮定した。従って、この仮定は、種々の実施例の種々の特性及び利点を明示するものではない。
【００５７】
特に、ＨＲ‐ＤＡＣ１０６のようなデバイスを実際に構成する場合に、１つのＬＳＢの増大が正確にＬＲ‐ＤＡＣレンジの半分にならなくなるおそれのあるような誤りが存在する可能性がある。換言すれば、ＨＲ‐ＤＡＣ１０６の１つのＬＳＢが１２８ｑ以外となるおそれがある。このような誤りの例には、名目上ＬＲ‐ＤＡＣ１１０に整合する１２８ｑではなく１３８ｑ又は１０８ｑであるＨＲ‐ＤＡＣの１つのビットが含まれる可能性がある。しかし、上述した説明から理解されるように、代表的な実施例によるＯＳＡＤＡＣは、特に閉ループ帰還システムに設けた場合、単調性動作レンジに収束し、従って、システムの安定性及び精度は悪化しない。上述した特性を示すとともに利用する１つの特定の適用例は、デジタル周波数ロックループ（ＤＦＬＬ）である。
【００５８】
これらの不整合は２つの異なる態様で生じるおそれがある。第１の態様では、Ｈ‐ＤＡＣの１つのステップが正常値よりも小さくなるおそれがある。第２の態様では、Ｈ‐ＤＡＣの１つのステップが正常値よりも大きくなるおそれがある。
【００５９】
図６は、Ｈ‐ＤＡＣのステップ（１０Ｈ〜１１Ｈ）を正常値のほぼ半分としうる第１のケースの極限状況を示す。これはＨ‐ＤＡＣに対する極めて大きい不整合である。この場合、入力１０Ｆ１Ｈが１１７１Ｈに移動されると、アナログ出力は、Ｌ‐ＤＡＣのレンジの約１／４である大きな降下を呈する。次に、ＤＦＬＬは、ループが閉となると、出力を、元の１０Ｆ１Ｈの入力に類似するアナログ出力を有するほぼ１１Ｂ１Ｈに調整する。
【００６０】
１１Ｂ１Ｈは中央部にもある為、ＤＦＬＬはこの点の付近に安全にロックしうる。元の１０Ｆ１Ｈは、下側の８ビットセグメント点の端部にあまりにも接近しすぎていた為、ＤＦＬＬをロックさせるための安全な点でなかったこと明らかである。
【００６１】
図８は、Ｈ‐ＤＡＣの１つのステップが正常値よりも大きい第２のケースの例を示す。この場合、調整は第１のケースに類似する。図８に示すように、Ｈ‐ＤＡＣのステップ（１０Ｈ〜１１Ｈ）は正常値のほぼ１．５倍としうる。調整は、“１０Ｆ１Ｈ→１１７１Ｈ→１１３１Ｈ”として、如何なるアナログ出力も欠落しないようにすることができる。
【００６２】
Ｌ‐ＤＡＣのレンジ全体はＨ‐ＤＡＣの２ビットに等しい為、ＤＡＣ全体の全分解能は丁度１５ビット（７＋８）である。１ビットを犠牲にすることにより、２つのサブＤＡＣ間の整合条件は１つのＬＳＢから少なくとも６４ＬＳＢ（Ｌ‐ＤＡＣのレンジの１／４）に緩和される。
【００６３】
上述した概念は更に、以下に説明する実施例にも適用しうる。
【００６４】
図７は、２ビットを犠牲にしてサブＤＡＣに対する更に緩和された整合条件を得るようにしたケースを示す。この場合、Ｌ‐ＤＡＣの全レンジはＨ‐ＤＡＣの４ＬＳＢに等しい。１つのＬＳＢが１つのｑであるものとすると、Ｌ‐ＤＡＣの全レンジは２５６ｑである。Ｈ‐ＤＡＣの１つのＬＳＢは丁度６４ｑである為、セグメント化したＤＡＣの全レンジは１６３８４ｑである。
【００６５】
他の代表的な実施例では、より多くのビットの分解能を得るために、多段型のマルチセグメント化ＤＡＣを採用する。基本的な形態では、本発明の代表的な一実施例により、上述した実施例のＬＲ‐ＤＡＣのようなサブＤＡＣを、代表的な１つ以上の実施例による他のオーバーラップセグメントアーキテクチュア、すなわちＯＳＡのＤＡＣとして構成しうる。
【００６６】
図９は、１つ以上の代表的な実施例によるＯＳＡＤＡＣの１つのマルチレベルサブＤＡＣ態様の１つの２レベル例９００を提供する１つの例示的システムの一機能ブロック線図を示す。
【００６７】
この図９を参照するに、本例のシステム９００は、２レベル二進木アーキテクチュアとして説明でき、木の各レベルは２つの分岐、すなわち、上側分岐及び下側分岐を有し、各上側分岐は従来のＤＡＣにでき、各下側分岐自体はＯＳＡＤＡＣとしうる。
【００６８】
引き続き図９を参照するに、特定の例のシステム９００では、移動単調性レンジコンバータ９０２がＭビット入力を受けて、上側レンジＳビットＨＲ‐ＤＡＣ９０４に供給されるＳビットデータと、下側レンジＲビットデコーダ９０８に供給されるＲビットデータ９０７とを発生する。下側レンジＲビットデコーダは第２レベルの制御機能を有する。この制御機能は、その動作原理において、移動単調性レンジコンバータ９０２と同じとしうるが、中間レベルレンジのＳ’ビットＤＡＣ（ＭＨ‐ＤＡＣ）９１０へのＳ’ビット入力と、低レンジのＲ’ビットＤＡＣ（ＬＲ‐ＤＡＣ）９１２へのＲ’ビット入力とを発生する。サブＤＡＣ９１０及び９１２は、第１の電流加算デバイス９１４に給電する。この第１の電流加算デバイス９１４及びＳビット上側レンジＤＡＣ９０６の出力は第２の電流加算デバイス９１６に給電し、このデバイス９１６がＤＡＣ出力を出力する。当業者にとって容易に理解しうるように、サンプル‐ホールドデバイス（図示せず）及び他の時間整合回路を必要としうる。
【００６９】
引き続き図９を参照するに、３つのサブＤＡＣ９０６、９１０及び９１２の各々は８ビットのＤＡＣとすることができる。一構成例では、１ビットのオーバーラップを用いて、サブＤＡＣ９１０がＨＲ‐ＤＡＣ９０６の２つのＬＳＢに等しくなるとともに、サブＤＡＣ９１２がサブＤＡＣ９１０の２つのＬＳＢに等しくなるようにすることができる。このようにすることにより、２２ビット（７＋７＋８ビット）の分解能のＤＡＣが得られるようにしうる。当業者にとって明らかなように、追加のレベルにより遅延を生ぜしめることができるが、これらの追加のレベルは、従来の設計方法と、当業者にとって既知のコンピュータシミュレーションツールとを用いて容易に特徴付けることができる。
【００７０】
一実施例によれば、上述した１つ以上の代表的な実施例によるＭビットのＯＳＡを、説明のために例えば、デジタル周波数ロックループ（“ＤＦＬＬ”）とする帰還ループ内に用いうるようにする。一実施例によるＭビットのＯＳＡＤＡＣは、基準のシステム状態と検出したシステム状態との間の差を表す、例えば、従来のＡＤＣにより発生させうるＭビットのエラーサンプルを受けるようにしうる。ＯＳＡＤＡＣは、このＭビットのエラーサンプルに応答して、システム制御電流を発生させ、この電流をシステムに入力させる。
【００７１】
図１０は、デジタル制御入力端１００２Ａを有するデジタル制御発振器（ＤＣＯ）ブロック１００２より成る一例のデジタル周波数ロックループ（ＤＦＬＬ）１０００を示しており、このブロック１００２はその出力端１００２Ｂにおいて、例えば、ωをラジアン／秒とし、ｔを秒で表したＳＯＳＣ（ωｔ）のアナログ発信器信号と、周波数ωを表すデジタル信号ＦDCO とを出力する。ＤＣＯ１００２自体は、従来のＤＣＯのアーキテクチュア及びハードウェアに応じて構成でき、すなわち、デジタル制御入力を受け、この入力をアナログ制御信号（図１０に図示せず）に変換し、このアナログ制御信号を例えば、発振器（図１０に図示せず）の電圧又は電流制御リアクタンス素子（例えば、バラクタ）に入力させて周波数ω又はその整数倍の周波数であって（サイクル・トゥ・サイクルジッタを低減させる目的で）分周した周波数を有する信号を発生させるＭビットのＤＡＣと、ＦDCO を発生させるも、従来のＤＡＣを図４に応じてＯＳＡと置き換えるように変更したＭビットのＡＤＣとを有するようにしうる。図示の例の周波数は、４００ＭHzの内部ＤＣＯ発振器周波数であり、これを２分周して２００ＭHzのＤＦＬＬ出力周波数を発生させる。
【００７２】
以下に詳細に説明するように、上述した代表的な実施例によるＯＳＡＤＡＣによりもたらされた前述した移動単調性レンジによれば、図１０に示すようなＤＥＬＬにおいて、自己修正式の帰還を提供し、これにより、高レンジＤＡＣ（例えば、図４のＨＲ‐ＤＡＣ１０６）のＬＳＢが低レンジＤＡＣ（例えば、ＬＲ‐ＤＡＣ１１０）のフルスケールに不整合であり、帰還ループの１回の反復によりＤＡＣ出力を非単調性変化させるおそれがある場合でも、ＤＦＬＬが基準周波数にロックされるようにする。
【００７３】
引き続き図１０を参照するに、前述したように、ＤＣＯ１００２は、８ビットであるＳビットのＨＲ‐ＤＡＣ１０６と、７ビットであるＲビットのＬＲ‐ＤＡＣ１１０であって、１ビットのオーバーラップを有し、従って、１４ビットのＤＡＣ分解能Ｍをもたらす当該ＬＲ‐ＤＡＣ１１０とを有する。デジタル信号ＦDCO は、例えば、カウンタ（図示せず）としうる１／ＦREF ディバイダに帰還され、その出力信号が加算器１００８により、整数Ｎによる除算から減算されてその差分が発生され、この差分が加算器１０１０の１つのポート（別途番号付けをしていない）に入力される。加算器１０１０の出力（別途番号付けをしていない）は遅延器１０１２に入力され、遅延出力（別途番号付けをしていない）がＤＣＯ１００２の制御入力端１００２Ａに入力されるとともに、加算器１０１０に帰還されて減算器１００８により発生される差分と加算される。
【００７４】
図１０に示す例のＤＦＬＬ１０００によるＤＦＬＬの一動作例は、図６及び７につき説明しうる。
【００７５】
最初に図６を参照するに、この図６は、十六進の“１０”から十六進の“１１”へのＨＲ‐ＤＡＣ１０６のステップが正常値の丁度半分である極限状態を示している。このような大きな不整合は、本発明の代表的な実施例によるＯＳＡＤＡＣのＨＲ‐ＤＡＣ１０６及びＬＲ‐ＤＡＣ１１０を実現する際に考慮される従来のＳビット及びＲビットのＤＡＣ間に生じるおそれがある。図６に示すように、この遷移点で、移動単調性レンジデコーダ１０２は十六進の“１０Ｆ１”を十六進の“１１７１”に移動させる。従って、アナログ出力は、ＬＲ‐ＤＡＣ１１０のフルスケールの約１／４である大きな降下を呈する。
【００７６】
この図６に示す場合に、図１０の例のＤＦＬＬ１０００を参照するに、ループ１０００が閉じられると、このループは出力を、ほぼ、元の十六進の“１０Ｆ１”に近い十六進の“１１Ｂ１”に調整する。ＬＲ‐ＤＡＣ１１０への入力である十六進の“１１Ｂ１”の十六進値“Ｂ１”は、ＤＡＣ１１０の中央部にある為、図１０のＤＦＬＬはほぼこの点の付近に安全にロックしうる。一方、ＤＣＯ１００２のＯＳＡＤＡＣ内の移動単調性レンジデコーダ１０２は、十六進の“１０Ｆ１”の元の動作点が８ビットセグメントの端部に近くなかった為に、この動作点はロックするためのＤＦＬＬに対する安全点でなかったことを検出する。従来のＤＦＬＬは、これが従来のセグメント化したＤＡＣを有する為、上述した特徴を有さず、従って、図６に示すような不整合が生じた場合に、不整合点で永続的な発振を生じるおそれがある。
【００７７】
上述した例の適用は、ＤＦＬＬシステムに関連するものであった。しかし、本発明は、種々の実施例によるＯＳＡＤＡＣを用いうる“システム”の範囲に限定されるものではない。一例として、“システム”はサーボモータとしうる。或いはまた、“システム”をＡＤＣとすることができ、本発明の開示を読んだＡＤＣ及びＤＡＣの当業者により理解されるように、このＡＤＣを校正するのに“エラー”を用いうる。
【００７８】
本発明の代表的な実施例を、特にその代表的な態様を参照して詳細に説明したが、本発明の他の実施も可能であり、その詳細もその種々の自明の観点で変更させることができる。当業者にとって容易に明らかとなるように、本発明の精神及び範囲内に保たれる限り、上述した実施例を種々に変形及び変更させることができる。
【００７９】
従って、上述した開示及び図面は本発明の説明の目的のみのものであり、本発明を決して限定するものではなく、本発明は請求の範囲によってのみ規定されるものである。
【技術分野】
【０００１】
本発明の技術分野は、一般的には、デジタル‐アナログ変換器（ＤＡＣ）に関するものであり、特に、帰還ループ内のセグメント化したＤＡＣに関するものである。
【背景技術】
【０００２】
ＤＡＣは広い使用レンジを有しており、そのうちの或るものには特定の性能条件が課せられている。例えば、ＤＡＣはしばしば、ＤＡＣ及びアナログ‐デジタル変換器（ＡＤＣ）をそれぞれ必要とするアナログデバイス及びデジタルデバイスの直列配置構成を有する１つ以上のループを具える帰還システムに用いられている。説明上、“アナログ”とは、連続時間及び連続値を意味し、“デジタル”とは、離散時間及び離散値を意味する。
【０００３】
このようなシステムの１つの代表的な例は、Ｎビットのアナログ‐デジタル変換器（ＡＤＣ）でアナログシステム状態（例えば、システム出力）をサンプリングし、デジタル状態をデジタル基準データと比較し、デジタルエラーデータを発生させるものである。このデジタルエラーデータは、デジタル制御プロセッサにより帰還機能を通じて変換されて、Ｍビットのシステム制御データを発生するようにしうる。ここで、ＮはＭに等しくしうる。デジタル制御入力データは、ＭビットＤＡＣによりアナログ制御信号に変換され、このアナログ制御信号がシステムに入力される。
【０００４】
デジタル制御プロセッサは、エラーを低減させるように、システム状態をエラーの方向とは逆の方向に進める値を有するＭビットのシステム制御データを発生する。帰還ループが適正に設計されており、このループを形成するデバイスが適正に機能していれば、エラーの大きさを低減させる方向にシステム状態を進めるための、エラー検出と、制御データの計算と、システムへの制御データの入力との反復により、基準状態の許容範囲内の基準状態の位置にかかわらず且つシステムの初期状態にかかわらず、システムを最終的に基準状態に到達させる。しかし、ループが適正に設計されていないか、又はループ中のある構成素子が、ある種の理想的でない動作を有する場合には、システムは例えば、基準点よりも高く、続いて基準点よりも低くに過補正する周期的な発振状態に入るおそれがある。
【０００５】
帰還ループに用いるためのＤＡＣの選択は、上述したシステム基準を考慮して行われている。このような選択に関係するＤＡＣパラメータには、ビット分解能と、変換速度と、（この変換速度に関連する）設定時間と、単調性とが含まれる。
【０００６】
ＤＡＣのビット分解能によれば、部分的に、システムが基準信号に整合する精度に関して上限を確立している。単調性は、基準信号へのシステムの能力集中、すなわち、“ロック”を確立するか、又はこれに影響を及ぼすとともに、初期状態から基準状態までの、又は基準状態に向かう移動におけるシステムの過渡動作に影響を及ぼす。他の選択要素には、例えば、価格と、電力量と、面積及び体積量とが含まれる。
【０００７】
種々の中で３つの一般的なＤＡＣアーキテクチュアを選択するに、その各々には、これを帰還ＤＡＣとして使用することに関連する既知の利点とともに欠点又は制限がある。
【０００８】
このような１つのアーキテクチュアは、重み付けされた二進ＭビットＤＡＣである。二進ＭビットＤＡＣは一般に、Ｍ個の入力ビットの各々に対し１つの電圧／電流源で構成されており、これらはそれぞれビット位置に応じて指数関数的に重み付けされている。重み付けされた４ビットの二進ＤＡＣは、例えば、４つの重み付けされた電流源で、すなわち、“１”を２0、すなわち、１つのＬＳＢ単位の電流に変換するＬＳＢ電流源と、“１”を２1 、すなわち、２つのＬＳＢ単位の電流に変換する次に高位のビットの電流源と、…、“１”を２3 、すなわち、８つのＬＳＢ単位の電流に変換するＭＳＢ電流源とで構成されている。
【０００９】
重み付けされた二進ＤＡＣの利点は、部品数が少なくなるということである。その理由は、このＤＡＣはＭ個の入力ビットの各々に対し１つのみの電流源しか必要としない為である。
【００１０】
しかし、重み付けされた二進ＭビットＤＡＣは、そのＭ個の電流源に対し厳密な精度条件を有し、これは、Ｍが線形的に増大するのに応じて（２を底とする）指数関数的に高くなる。この精度が満足されないと、その結果としてＤＡＣ動作は非単調性となる。すなわち、Ｍビットのデジタル入力の値をある値に増大させても、ＤＡＣの出力電流は増大せずに、減少してしまう場合がある。このような特性を有するＤＡＣは、これが帰還ループの一部である場合には、状態値を過補正又は消失させる為に、システムを、基準点を中心とする連続発振、又は“ハンチング”状態にするおそれがある。
【００１１】
精度条件の厳密性を以下に例示する。“１”のＬＳＢ値に対し１つのＬＳＢ単位の電流を発生する理想的なＬＳＢ電流源を有する、重み付けされた４ビット二進ＤＡＣを仮定する。又、この例は、以下の不正確な電流源、すなわち、ＬＳＢ電流の３／４だけ低い電流を生じるＭＳＢ電流源と、ＬＳＢ電流の１／２だけ高い電流を生じる、ＭＳＢから２番目（ＭＳＢの次）の電流源と、ＬＳＢ電流の１／４だけ高い電流を生じる、ＭＳＢから３番目の電流源とを有するものとする。入力が“０１１１”である場合、その結果のＤＡＣの出力電流は、ＭＳＢ−１及びＭＳＢ−２の電流源の上述した不正確性の為に、ＬＳＢ電流の３／４だけ高い電流、すなわち、十進値の７ではなく十進値の７・３／４の値の電流をとなる。しかし、入力値が１つのＬＳＢだけ増大して“１０００”に変化すると、出力電流は、上述した例ではＭＳＢ電流源が３／４ＬＳＢだけ不正確となる為に、十進値の８単位の電流に変化せずに、十進値の７・１／４に変化する。従って、この例では、二進入力において１つのＬＳＢだけ増大することにより、ＤＡＣ出力電流を増大させずに、ＤＡＣ出力電流を十進値の７・３／４から十進値の７・１／４に減少させる。
【００１２】
“サーモメータＤＡＣ”と称するＤＡＣの他のアーキテクチュアは、互いに並列に接続されているとともにオン‐オフスイッチを介して電流加算デバイスに接続されている２M −１個の等しい値の電流源のスタックを用いるＭビットＤＡＣを構成する。Ｍ〜２M −１ラインの二進デコーダは、Ｍビットの二進入力を、２M −１個のオン‐オフスイッチの１つにそれぞれ接続された２M −１本の制御ラインに変換する。説明例として、４ビットサーモメータＤＡＣが、それぞれオン‐オフスイッチを有する１５個の電流源（オーバーフローを含める場合には１６個の電流源）を具えているものとする。Ｍビットの二進入力が、十進値の７を表す“０１１１”であるとすると、二進デコーダは、代表的に２M −１個の１ビット電流源の下部の７個の電流源のみをスイッチ‐オンさせることにより、制御ラインのうちの対応する７本の制御ラインをオン状態とる。Ｍビット入力が１つのＬＳＢだけ増大させて十進値の“８”を表す場合、二進デコーダは２M −１本の制御ラインのうちの追加の１本の制御ラインをオン状態とし、１つのＬＳＢの電流を出力に加える。従って、上述したＤＡＣは“サーモメータ”ＤＡＣと称される。
【００１３】
サーモメータＤＡＣは本質的に単調性である為に、このサーモメータＤＡＣは特に、帰還配置構成に用いられる。換言すれば、Ｍビット入力のレンジ全体に亘る全ての値に対し入力値を１つの最下位ビット（ＬＳＢ）だけ増大（又は減少）させることにより、１つのみのサーモメータ電流源を加える（又は除去する）。従って、加えられた（又は除去された）特定の電流源の相対的な精度にかかわらず、ＤＡＣの出力電流を増大（又は減少）させる。
【００１４】
しかし、サーモメータＤＡＣの部品数は多くなり、基本的に１ビットの各増大に対し部品数は二倍となる。説明例として、１０ビットのサーモメータＤＡＣは十進数で１０２３個の電流源素子を必要とする。分解能を１４ビットに増大させることにより必要となる電流源素子の量は４倍となり、従って、十進数で４１９６となる。追加の各ビットに対し２倍が維持され、１６ビットのサーモメータＤＡＣに対し、約６４０００（６４Ｋ）個の切換式電流源が必要となる。この部品数によれば、サーモメータＤＡＣをある分野にとって非現実的なものとする。
【００１５】
しかし、“セグメント化ＤＡＣ”と称される第３の既知の一般的な種類のＤＡＣが存在する。このＤＡＣによれば、サーモメータＤＡＣの単調性利点の幾らか（全てではない）が得られるとともに、重み付けされた二進ＤＡＣの単調性欠点の幾らか（全てではない）を回避しうる。
【００１６】
従来のＭビットのセグメント化ＤＡＣは、複数個の、代表的には２個のＤＡＣより成り、各ＤＡＣはＭビットのブロックを受ける。従来のＭビットのセグメント化ＤＡＣの一例は、Ｍビットを２つのセグメントに、すなわち、Ｈビットの上側セグメントとＬビットの下側セグメントとに分割している。この場合、Ｈビットの上側セグメントは、高レベルのＤＡＣ（Ｈ‐ＤＡＣ）に供給され、Ｌビットの下側セグメントは、低レベルのＤＡＣ（Ｌ‐ＤＡＣ）に供給され、各ＤＡＣは、これが受けるセグメント内のゼロでないビットの全てを、Ｍビット入力内で、二進数の重み付けしたものの合計に相当する電流を発生する。
【００１７】
容易に理解しうるように、その動作原理によれば、従来のセグメント化したＭビットＤＡＣ内のＬ‐ＤＡＣのフルレンジは、理想的には正確にＨ‐ＤＡＣの１つのＬＳＢにわたり（スパンし）、Ｌビットがこのスパン内に２L の二進レベルを確立する。Ｈ‐ＤＡＣは２H の増分レベルを提供し、Ｌ‐ＤＡＣは、Ｈ‐ＤＡＣレベルの各々の間に２L のレベルを提供する為、合計の分解能は、２H ×２L ＝２H+L ＝２M となる。
【００１８】
従来のセグメント化ＤＡＣの既知の利点は、各ＤＡＣがＭよりも少ないビット数を有する為に、各ＤＡＣをサーモメータＤＡＣとして構成しうるということである。このことは、一例としてＭを１６ビットとし、この例を８ビットのＨ‐ＤＡＣ及び８ビットのＬ‐ＤＡＣを用いて従来の２セグメントＤＡＣとして構成することにより証明しうる。Ｈ‐ＤＡＣ及びＬ‐ＤＡＣの双方は２8 −１＝２５５個の電流源を必要とする。２５５レベルのサーモメータＤＡＣは容易に製造でき、且つそのダイ片の寸法は比較的小さくて足りる。従って、Ｈ‐ＤＡＣ及びＬ‐ＤＡＣの双方はサーモメータＤＡＣとして構成できる為、各ＤＡＣは本質的に単調性となる。更に、電流源の総数は５１２にすぎない。比較の目的で、１６ビットのＤＡＣを１つのサーモメータＤＡＣとして構成した場合、電流源の総数は２16−１個となり、これはほぼ６４０００、すなわち、６４Ｋとなる。従って、１６ビットのＤＡＣを従来の２セグメントで構成するには、１６ビットのサーモメータＤＡＣとしてのデバイス数の５１０／６４，０００、すなわち０．７％で足りる。
【００１９】
しかし、従来のセグメント化ＤＡＣの、長い間の問題点は、その原理から生じるものであり、これは、Ｍビットの各ビットを重み付けされた電流源として構成する代わりに、Ｍビットをブロックに分割して各ブロックを重み付けされた電流源として構成することを除いて、重み付けされた二進ＤＡＣにより用いられているのとほぼ同じ原理により部品数を減少させているということである。従って、最下位ブロックよりも上の如何なるブロックにも対応する全てのＤＡＣに対し、その入力ビットにおける１つのＬＳＢの変化に対応するその出力電流の変化を、１つのＬＳＢ電流内で、当該ブロックよりも小さい重みを有するビットブロックに対応する全てのＤＡＣの合計のフルスケール（全て１）の出力に整合させる必要がある。
【００２０】
例えば、従来の２セグメントＤＡＣでは、その入力における１つのＬＳＢの変化に応答するＨ‐ＤＡＣから出力される電流の変化を、このＨ‐ＤＡＣに入力されるあらゆるビットの組み合わせに対し、Ｌ‐ＤＡＣの１つのＬＳＢ内でＬ‐ＤＡＣのフルスケール電流に整合させる必要がある。従って、Ｈ‐ＤＡＣ及びＬ‐ＤＡＣの双方が８ビットであり、Ｌ‐ＤＡＣからの１つのＬＳＢの電流ステップを“ｑ”で表すものとすると、Ｈ‐ＤＡＣ入力における各１ビットの変化によりＨ‐ＤＡＣ出力を２５６ｑ±ｑだけ変化させる必要がある。この変化が２５５ｑであり、しかもＬ‐ＤＡＣが完全である場合には、ＤＡＣ出力は１に応答して変化しない。このような整合が保たれていない場合には、セグメント化ＤＡＣは、Ｌ‐ＤＡＣの入力がロールオーバーする、すなわち、全て“１”の状態から全て“０”の状態になるビット値遷移点で非単調性を呈し、これによりＨ‐ＤＡＣのＬＳＢを１ビットだけ増大（又は減少）させるおそれがある。このことはセグメント化ＤＡＣのアーキテクチュアにとって特有のことである。
【００２１】
図１〜３は、８ビットのＨ‐ＤＡＣ（図示せず）と８ビットのＬ‐ＤＡＣ（図示せず）とより成る従来のセグメント化された１６ビットのＤＡＣの模擬の入力‐出力特性において明らかとなるように、既知のセグメント化ＤＡＣの上述した非単調性を示している。図１〜３のこの模擬は、Ｈ‐ＤＡＣの幾つかの順次のＬＳＢをスパンしているものである。図１は、Ｈ‐ＤＡＣの全てで４つの図示のＬＳＢ増分１２Ａ、１２Ｂ、１２Ｃ及び１２Ｄが同じ高さであり、これらの各々がＬ‐ＤＡＣの１つのＬＳＢの精度内でＬ‐ＤＡＣのフルレンジＬ‐ＲＡＮＧＥに整合している第１のケースを示している。図２は、十六進数“１０”、すなわち、二進数“１０１０”から十六進数“１１”、すなわち、二進数“１０１１”へ進むＨ‐ＤＡＣの二進入力から得られるこのＨ‐ＤＡＣの出力のＬＳＢ増分１２Ｂ’が、Ｌ‐ＤＡＣの１つのＬＳＢよりも多い量だけＬ‐ＤＡＣのＬ‐ＲＡＮＧＥよりも小さくなっている第２のケースを示している。図３は、図２の増分１２１２Ｂ’と同じ位置におけるＨ‐ＤＡＣの出力のＬＳＢ増分１２Ｂ”が、Ｌ‐ＤＡＣの１つのＬＳＢよりも多い量だけＬ‐ＤＡＣのＬ‐ＲＡＮＧＥよりも大きくなっている第３のケースを示している。
【００２２】
図１を参照するに、１６ビット入力の１つのＬＳＢにより表される電流が“ｑ”である場合には、Ｈ‐ＤＡＣのＬＳＢは２５６ｑとなり、セグメント化ＤＡＣ全体のレンジは６５５３６ｑとなる。図示のように、デジタル入力が十六進数の“１０００”である場合には、Ｈ‐ＤＡＣのＤＡＣ出力はｑ単位の電流のアナログ値“４０９６”であり、一方、Ｌ‐ＤＡＣの電流はゼロである。入力が十六進数（Hexadecimal ）の“１０ＦＦ”（以後“１０ＦＦＨ”と称する）から“１１００Ｈ”に変化すると、Ｈ‐ＤＡＣに対する入力はＨ‐ＤＡＣの１つのＬＳＢだけ増大して“１１”となり、一方、Ｌ‐ＤＡＣに対する入力は“００”にロールオーバーする。その結果、図１のＨ‐ＤＡＣはＬ‐ＤＡＣに整合したＬＳＢを有する為に、Ｈ‐ＤＡＣの出力は２５６ｑだけ増大し、一方、Ｌ‐ＤＡＣの電流は２５５ｑだけ減少する。これにより、１６ビット入力における１つのＬＳＢの増大を表す、ｑのセグメント化ＤＡＣの純増をもたらす。このことを、位置１４と、入力が“１０ＦＦＨ”から“１１００Ｈ”に進んだ後の位置とにおける（１つの電流単位ｑだけ離間された）Ｌ‐ＤＡＣレンジの隣接端により示されている。
【００２３】
しかし、Ｈ‐ＤＡＣのＬＳＢをＬ‐ＤＡＣの全レンジに正確に等しくすることは、種々の理由で、少なくとも製造品の代表的な制約の中でしばしば殆ど不可能となる。従って、サブＤＡＣの双方（すなわち、Ｈ‐ＤＡＣ及びＬ‐ＤＡＣ）がサーモメータＤＡＣにより得られる単調性であっても、全体としてのＤＡＣはその全レンジに亘って単調性とならない。
【００２４】
図２は、図１に模擬として示すのと同じ標準のセグメント化された１６ビットＤＡＣの模擬の入力‐出力特性を示すものであって、２５６ｑだけ離間したアナログ値を有する必要があるＨ‐ＤＡＣの順次のＬＳＢ“１０Ｈ”及び“１１Ｈ”間のスパン１２Ｂ’が、ｑよりも多い値だけ２５６ｑ、すなわち、Ｌ‐ＤＡＣのフルレンジよりも小さくなっている第２のケースのシナリオの例を示す。図から明らかなように、“１０Ｈ”から“１１Ｈ”に進むＨ‐ＤＡＣの１つのＬＳＢからの電流増大が２５６ｑよりもかなり小さい為に、Ｈ‐ＤＡＣの入力のこの１つのＬＳＢは、Ｌ‐ＤＡＣの入力を全て“００”にするロールオーバーにより得られる２５５ｑの減算よりもかなり小さくなる。その結果、Ｈ‐ＤＡＣの全出力は、増大することなく、“１０ＦＦＨ”から“１１００Ｈ”に進む入力に応答して量“セグメントエラー”だけ減少する。当業者にとって周知のように、例えば、周波数ロックループデジタル制御発振器（図２に図示せず）のようなある種の帰還ループ内のＤＡＣの上述したような非単調性は、システムをこれらのセグメント点、すなわち、Ｈ‐ＤＡＣの各１つのＬＳＢの増大（又は減少）点を中心として発振させるおそれがある。
【００２５】
図３は、図１及び２に対し模擬したのと同じ標準のセグメント化した１６ビットＤＡＣの模擬の入力‐出力特性を示すものであって、“１０Ｈ”から“１１Ｈ”に進むＨ‐ＤＡＣ入力からの電流の増大を表すＨ‐ＤＡＣの１つのＬＳＢ１４’が２５６ｑよりもかなり大きくなり、このＨ‐ＤＡＣ入力の１つのＬＳＢが、Ｌ‐ＤＡＣの入力を全て“００”にするロールオーバーにより得られる２５５ｑの減算よりもかなり大きくなる第３のケースのシナリオを示している。その結果、Ｈ‐ＤＡＣの全出力はｑだけではなく、それよりもかなり大きな量“セグメントスキップエラー”だけ増大する。このことは、量“セグメントスキップエラー”内の出力レンジが失われ、これにアクセスできないということを意味する。従って、ＤＡＣの精度が失われ、更に例えば、ＦＬＬの出力周波数のような制御システムの状態も失われる。
【発明の概要】
【発明が解決しようとする課題】
【００２６】
幾つかある識別可能な特徴及び利点の中で、分解能が高く且つ部品数が少なく、更に単調性レンジを動的に移動させ、あるビット値の遷移をまたぐように単調性レンジを移動させる（このようにしないとビット値の遷移は非単調性の原因となる）ＭビットのＤＡＣを提供するオーバーラッピングセグメント化ＤＡＣを含む種々の代表的な例の概要を以下に説明する。この概要では、種々の代表的な例の幾つかの態様を強調し導入する為に、説明の簡単化及び省略を行なうものであるが、これにより本発明の範囲を制限するものではない。当業者が本発明のこれらの例の概念を構成及び利用しうるようにするのに充分にするこれらの代表的な例の詳細な説明は後に行う。
【課題を解決するための手段】
【００２７】
本発明の一例によれば、Ｓビットの上側レンジＨＲ‐ＤＡＣとＲビットの下側レンジＬＲ‐ＤＡＣを有するダイナミックレンジの単調性ＭビットＤＡＣであって、Ｓ＋ＲをＭよりも大きくし、ＬＲ‐ＤＡＣをＳビットのＨＲ‐ＤＡＣの少なくとも２つの最下位ビット（ＬＳＢ）電流を等しくするフルスケール出力を有するように構成した当該単調性ＭビットＤＡＣを提供する。
【００２８】
本発明の１つの態様によれば、移動セグメントデコーダにより、Ｍビット入力を、ＨＲ‐ＤＡＣに対してはＳビット入力に、ＬＲ‐ＤＡＣに対してはＲビット入力に変換し、この変換によりＨＲ‐ＤＡＣ及びＬＲ‐ＤＡＣに対するそれぞれの入力を二進演算でＭビット入力値に加算されるように設定するが、従来のセグメント化ＤＡＣではＨＲ‐ＤＡＣのＬＳＢをトグリングする点を超える値の範囲としうる動作点にＬＲ‐ＤＡＣ入力を設定する。
【００２９】
この１つの態様に加えるに、動作点をＲビットの下側レンジ内で異なる点に移動させるための遷移点は、Ｒビットの下側レンジに沿って選択し且つ維持させるものであり、且つこれらの遷移点は、Ｓビットの上側レンジ入力のＬＳＢの遷移点間に常に保つがこれらの後者の遷移点とは整列させない。１つの態様によれば、移動セグメントデコーダにより、Ｍビット入力の下側のＲビットが遷移点を超えた時を検出し、これに応答して、Ｓビットの上側レンジに対し１つ以上のＬＳＢを加算又は減算するとともにＲビットの下側レンジに対し対応する値を減算又は加算して、Ｒビットの下側レンジ内の新たな動作レンジにおいてではあるが、Ｓビット及びＲビットの合計値を同じにする。
【００３０】
１つの態様によれば、ＲビットのＬＲ‐ＤＡＣのフルレンジが、従って、ＳビットレンジとＲビットレンジとのオーバーラップが、ＳビットのＨＲ‐ＤＡＣの４つのＬＳＢをスパンしうるようにする。
【００３１】
１つ以上の例による１つの態様には、上側のＳビットのＨＲ‐ＤＡＣと、下側のＭＲビットのミッドレンジＭ‐ＤＡＣとのトップレベル対を有するマルチレベルのサブレンジング型装置を含め、下側のＭＲビットのミッドレンジＭ‐ＤＡＣは、ＳＢビットの上側の低レベルＤＡＣ及びＲＢレベルの下側の低レベルＤＡＣで構成する。
【００３２】
１つ以上の例の種々の態様によれば、幾つかある特徴及び利点の中で特に、不安定な又は永続的な発振状態に固定されないようにしうるシステム帰還ループに配置しうるダイナミックレンジの単調性ＭビットＤＡＣを提供する。
【００３３】
１つ以上の例の種々の態様によれば、幾つかある特徴及び利点の中で特に、動作点であって、この動作点の付近で、システムの初期状態にかかわらず且つ値の所定の範囲内の基準値にかかわらずＤＡＣを単調性とする当該動作点に自動的に収束するようになるシステム帰還ループ内に配置しうるオーバーラッピングセグメントダイナミックレンジの単調性ＭビットＤＡＣを提供する。
【００３４】
１つ以上の例の種々の態様によれば、幾つかある特徴及び利点の中で特に、ＬＲ‐ＤＡＣとＨＲ‐ＤＡＣとの間の整合条件を著しく減少させる。
【００３５】
種々の代表的な例及び態様の進歩及び特徴の上述した要約例は、実現可能な上述した利点に限定するものではない。種々の例の他の利点は、以下に図面に関して詳細に説明する実施例及び態様から明らかとなるであろう。又、当業者は、本発明の開示を読むことにより、特許請求の範囲の技術的範囲内の他の変形及び更なる適用を容易に特定しうるであろう。
【図面の簡単な説明】
【００３６】
【図１】図１は、８ビットのＨ‐ＤＡＣと８ビットのＬ‐ＤＡＣとより成る従来のセグメント化された１６ビットのＤＡＣの模擬の入力‐出力特性を示す線図であり、ＬＳＢの各々がＬ‐ＤＡＣの１つのＬＳＢ内でＬ‐ＤＡＣのフルレンジに整合しているＨ‐ＤＡＣの幾つかの順次のＬＳＢのスパンを示している。
【図２】図２は、Ｈ‐ＤＡＣのＬＳＢの同じ描写スパンに亘っているが、ＬＳＢの１つがＬ‐ＤＡＣの１つのＬＳＢよりも多い量だけＬ‐ＤＡＣのフルレンジよりも小さくなっている、従来のセグメント化１６ビットＤＡＣの図１の例の第２のシナリオの模擬入力‐出力特性を示す線図である。
【図３】図３は、Ｈ‐ＤＡＣのＬＳＢの同じ描写スパンに亘っているが、ＬＳＢの１つがＬ‐ＤＡＣの１つのＬＳＢよりも多い量だけＬ‐ＤＡＣのフルレンジよりも大きくなっている、従来のセグメント化１６ビットＤＡＣの図１の例の第３のシナリオの模擬入力‐出力特性を示す線図である。
【図４】図４は、８ビットのＨ‐ＤＡＣと７ビットのＬ‐ＤＡＣとより成り、Ｌ‐ＤＡＣのフルスケール電流をＨ‐ＤＡＣの２つのＬＳＢに等しくした、一実施例による代表的な１４ビットのオーバーラップセグメントアーキテクチュア（“ＯＳＡ”）ＤＡＣを有する代表的なシステムを示す機能的なブロック線図である。
【図５】図５は、Ｈ‐ＤＡＣのＬＳＢが、Ｌ‐ＤＡＣの１つのＬＳＢの単位の電流内の精度でＬ‐ＤＡＣのフルレンジ電流に等しい増分電流変化を生じるようにした第１のケースのシナリオにおける、Ｈ‐ＤＡＣの２つの理想的なＬＳＢのＬ‐ＤＡＣフルレンジを有する一実施例による一例のＯＳＡＤＡＣの模擬のデジタル入力‐電流出力特性を示す線図である。
【図６】図６は、図４のＯＳＡＬ‐ＤＡＣのＬ‐ＤＡＣレンジを有するＯＳＡＤＡＣの模擬のデジタルデジタル入力‐電流出力特性を示すとともに、図示の部分は、Ｈ‐ＤＡＣの２つの順次のＬＳＢが、Ｌ‐ＤＡＣの１つのＬＳＢ単位の電流よりも多い量だけＬ‐ＤＡＣのフルレンジ電流よりも小さくした増分電流差を生じるようにした第２のケースのシナリオを呈するレンジ内のＨ‐ＤＡＣの順次のＬＳＢを示している線図である。
【図７】図７は、図４のＯＳＡＬ‐ＤＡＣのＬ‐ＤＡＣレンジを有するＯＳＡＤＡＣの模擬のデジタルデジタル入力‐電流出力特性の一部を示すとともに、図示の部分は、Ｈ‐ＤＡＣの２つの順次のＬＳＢが、Ｌ‐ＤＡＣの１つのＬＳＢ単位の電流よりも多い量だけＬ‐ＤＡＣのフルレンジ電流よりも大きくした増分電流差を生じるようにした第３のケースのシナリオを呈するレンジ内のＨ‐ＤＡＣの順次のＬＳＢを示している線図である。
【図８】図８は、Ｈ‐ＤＡＣの４つのＬＳＢをスパンするＬ‐ＤＡＣを有することを除いて図４の例の実施例による、一例のＯＳＡＤＡＣの模擬のデジタル入力‐電流出力の一特性の一部分の例を示す線図である。
【図９】図９は、１つ以上の代表的な実施例によるＯＳＡＤＡＣのマルチレベルサブＤＡＣの一態様の１つの２レベル例を構成するシステムの一例を示す機能的なブロック線図である。
【図１０】図１０は、特定の構成例において、種々の代表的な実施例の１つ以上によるＯＳＡＤＡＣの一例を有するようにした一実施例による一例のデジタル周波数ロックループ（ＤＦＬＬ）を示す機能的なブロック線図である。
【発明を実施するための形態】
【００３７】
代表的な実施例の種々の例を、特定の例示的構成配置を参照して説明する。これらの特定の例は、当業者が本発明の概念を充分理解し、これらの実施例を実施しうるように当業者を援助するように選択した説明上の目的のみに対するものである。しかし、本発明の実施例の範囲及び実施範囲は、これらの特定の例示に限定されるものではない。
【００３８】
項目の相対的寸法及び配置は、構造の項目の相対量又は機能の相対的重要度を必ずしも表すものではないという点で、図面は、実際のものに正比例して描いておらず、図面に表す主題を明瞭に示すように任意にするか又は選択することができる。
【００３９】
本発明の開示を読むことにより当業者にとっても理解されるように、当業者にとって周知であり、且つ当業者が本発明の開示を読んで本発明の実施例を実行するために選択及び適用するアルゴリズム、プロトコル及びハードウェア技術の種々の細部は省略し、新規な特徴及び態様を不明瞭にすることを回避する。同様に、細部を含める場合には、これらの細部は完全なものではなく、実施例の特定の特徴及び態様に関する点のみで説明しているにすぎないことは事例関係から当業者にとって容易に理解されるであろう。
【００４０】
例示的な実施例及び態様を別々に又はある相違を有するものとして説明する。しかし、別々の説明又は相違の説明は必ずしも、それぞれの実施例又は態様が互いに排他的であることを意味するものではない。例えば、１つの実施例に関して説明した特定の特性、機能又は特徴は他の実施例に含めるか又は適応させることができる。
【００４１】
１つの一般的な実施例の１つの態様によれば、移動単調性レンジデコーダにより、Ｍビット入力を、Ｓビットの高レンジＤＡＣ（ＨＲ‐ＤＡＣと称する）に対するＳビット入力と、Ｒビットの低レンジＤＡＣ（ＬＲ‐ＤＡＣと称する）に対するＲビット入力とに変換する。ＳビットとＲビットとの合計は値ＱだけＭよりも大きく、Ｑは少なくとも１である。Ｓ及びＲは、必ずしも等しくする必要はない。ＬＲ‐ＤＡＣはＱビットだけＨＲ‐ＤＡＣに“オーバーラップ”する。オーバーラップするビット数に関連して、ＬＲ‐ＤＡＣのフルスケールレンジはＨＲ‐ＤＡＣの少なくとも２ビットをスパンする。数Ｑは、ＬＲ‐ＤＡＣのフルレンジだけスパンされたＨＲ‐ＤＡＣのＬＳＢの個数の、２を底とするlog である。ＬＲ‐ＤＡＣのフルスケールだけスパンされたＨＲ‐ＤＡＣのＬＳＢの更なる個数は、２の累乗、すなわち、２、４、８、…としうる。
【００４２】
後に詳細に説明するように、オーバーラップにより、如何なるＭビット入力に対しても、ＨＲ‐ＤＡＣ及びＬＲ‐ＤＡＣへの入力に対する唯一でない解決策であって、ＬＲ‐ＤＡＣ電流に加算されたＨＲ‐ＤＡＣ電流の総計を、Ｍビット入力を正確に表す電流に等しくする解決策を提供するものである。
【００４３】
１つの一般的な実施例によれば、移動単調性レンジデコーダにより、遷移点をＬＲ‐ＤＡＣの入力レンジ内に維持し、ここで、このデコーダがＨＲ‐ＤＡＣを１ビットだけ増大（又は減少）させ、このような遷移点に応じてそれぞれＨＲ‐ＤＡＣ及びＬＲ‐ＤＡＣに対する入力を設定する。このことが、Ｌ‐ＤＡＣのロールオーバー点でＬ‐ＤＡＣを遷移、すなわち、ロールオーバーし、このＬ‐ＤＡＣの入力を全て１から全て０にし、従って、Ｈ‐ＤＡＣを１つのＬＳＢだけ遷移させる従来のセグメント化ＤＡＣと著しく相違するものである。
【００４４】
上述した１つの態様に加えて、動作点をＲビットの下側レンジ内の異なる点に移動させるために、ＨＲ‐ＤＡＣに対するＳビット入力及びＬＲ‐ＤＡＣに対するＲビット入力の計算に用いる遷移点を選択するとともに、Ｒビットの下側レンジに沿って維持させる。これらの遷移点は常に、Ｓビットの上側レンジの入力のＬＳＢの遷移点間にあるようにするとともに、これらの後者の遷移点と整列されないようにするのが好ましい。１つの態様によれば、移動セグメントデコーダにより、Ｍビット入力の下側のＲビットが遷移点に対する他の所定の関係を超える又は満足する時を検出し、これに応答して、１つ以上のＬＳＢをＳビットの上側レンジに対し加算又は減算するとともに、これに対応する値をＲビットの下側レンジに対し加算又は減算して、Ｒビットの下側レンジ内の新たな動作レンジにおいてではあるが、Ｓビット及びＲビットの合計値を同じにする。この動作レンジは、Ｍビット入力が、ＨＲ‐ＤＡＣのＬＳＢをトグリングすることなしに、例えば、ＨＲ‐ＤＡＣの１つのＬＳＢよりも大きい値の範囲となるようにしうる。
【００４５】
下側のＤＡＣを部分的にオーバーラップする上側のＤＡＣのＳビット及びＲビットレンジ内の動作状態にＭビット入力状態を移動させるための、ＨＲ‐ＤＡＣに対するＳビット入力とＬＲ‐ＤＡＣに対するＲビット入力との上述した計算は、従来のセグメント化したＭビットＤＡＣとは基本的に相違するものである。従来の構成では、Ｍビット入力のうちの上側のＨビットセグメント及び残りのＬビットセグメントがそれぞれ供給されるＨビットのＨ‐ＤＡＣ及びＬビットのＬ‐ＤＡＣがあり、Ｌ‐ＤＡＣは、Ｌビットセグメントのフルスケールが正確にＨ‐ＤＡＣの１つのＬＳＢをスパンし、全ての１からの１ビット遷移が１つの許容目的（全てをゼロにする）を有し、遷移はＨＲ‐ＤＡＣのＬＳＢのトグリングと必ず一致するように重み付けされている。
【００４６】
この一般的な実施例により得られる種々の利点及び特性の中には、その新規なオーバーラッピングセグメント化構成により、従来のセグメント化ＤＡＣでは例えば、Ｍビット入力の単なる１つのＬＳＢの発振によりＨＲ‐ＤＡＣのＬＳＢのトグリングを、このトグリングの増大なしに生ぜしめるであろう点の前後で、Ｍビット入力を変化させる利点及び特性がある。
【００４７】
この構成によれば更に、他の利点の中で、帰還構成において帰還発振のおそれなく、基準信号にかかわらず且つこの基準信号に対するシステムの初期状態にかかわらず、安定動作点に収束するＤＡＣが得られるという利点がもたらされる。
【００４８】
図４は、代表的な一実施例によるオーバーラッピングセグメントアーキテクチュア（ＯＳＡ）ＤＡＣ１００を示す機能的ブロック線図である。この図４を参照するに、本例のＤＡＣ１００は、所定のＭビットデータＭINを受ける移動単調性レンジコンバータ１０２を有する。このコンバータ１０２は、Ｓビットの高レベルＤＡＣ（ＨＲ‐ＤＡＣ）１０６に供給されるビット値ＳINを有するＳビットの高レベルＤＡＣ入力１０４を発生するとともに、Ｒビットの低レベルＤＡＣ（ＬＲ‐ＤＡＣ）１１０に供給されるＲビットの低レベルＤＡＣ入力１０８（ＲIN）を発生する。ＨＲ‐ＤＡＣ１０６のアナログ電流出力ＳOUT と、ＲビットのＬＲ‐ＤＡＣ１１０のアナログ電流出力ＲOUT とは電流加算デバイス１１２に供給される。この電流加算デバイスの出力は、Ｍビットの入力値ＭINをＭOUT 電流に変換したものである。
【００４９】
ＳビットのＨＲ‐ＤＡＣ１０６の内部のアーキテクチュアとＲビットのＬＲ‐ＤＡＣ１１０の内部のアーキテクチュアとは、必ずしもそうではないが同じとしうる。これらの各々は、例えば、当業者により容易に構成しうる従来のサーモメータＤＡＣとしうる。Ｍビットの所定の所望分解能に対するＳ及びＲのそれぞれの値は、所望のオーバーラップビット数に応じた設計的選択事項である。このことは、ここの開示を読んだ当業者にとって容易に理解しうることである。更に、ＳビットのＨＲ‐ＤＡＣ１０６及びＲビットのＬＲ‐ＤＡＣ１１０の少なくとも一方は、Ｓ及びＲのビット数に応じて重み付けされた二進ＤＡＣとして構成しうる。
【００５０】
図４に示すようなＯＳＡＤＡＣの一具体的構成例は、８ビットであるＳビットのＨＲ‐ＤＡＣ１０６と、７ビットであるＲビットのＬＲ‐ＤＡＣ１１０であって、このＬＲ‐ＤＡＣのフルレンジをＨＲ‐ＤＡＣ１０６の２つのＬＳＢステップに等しくして１４ビットのＤＡＣをもたらすことを意味する１ビットのオーバーラップを有する当該ＬＲ‐ＤＡＣ１１０とを有する。従って、ＨＲ‐ＤＡＣ１０６は、７つの独自のビットと１つの共有ビットとを有するものと見なすことができ、同様に、ＬＲ‐ＤＡＣ１１０は６つの独自のビットと１つの共有ビットとを有しうる。図４のＬＲ‐ＤＡＣ１１０により１つのＬＳＢから発生される電流を１つのｑとして表すことにより、８ビットのＬＲ‐ＤＡＣ１１０のフルレンジはＨＲ‐ＤＡＣ１０６の２つのＬＳＢステップである為に、分解能は１５ビットではなく１４ビットであり、従って、ＬＲ‐ＤＡＣ１１０は、ＨＲ‐ＤＡＣに対し２５６ではなく１２８ｑの追加の量子化ステップを提供する。
【００５１】
図４に示す例のＯＳＡＤＡＣ１００に関する動作の一例を部分的に図５に示す。横軸ＭＸは、移動単調性レンジコンバータ１０２への１６ビット入力ＭINを十六進形式で示しており、縦軸ＡＹは、加算デバイス１１２から出力されるアナログ電流を示している。この例は、ＳIN及びＲINを発生させてＬＲ‐ＤＡＣ１１０の遷移点及びＨＲ‐ＤＡＣ１０６のＬＳＢのトグリングを制御するようにする移動単調性レンジコンバータ１０２の動作原理を示す。しかし、図５に示す動作は、１ビットをオーバーラップさせて１５ビットのＯＳＡＤＡＣを形成するようにした８ビットのＬＲ‐ＤＡＣ及び８ビットのＨＲ‐ＤＡＣを仮定しているものである。
【００５２】
図５を参照するに、移動単調性レンジコンバータ１０２が、ＨＲ‐ＤＡＣに供給されるＳINをスナップショットの描写前に十六進数１０にトグリングしたものとする。次に、１つのＬＳＢステップを繰り返すことにより、ＭIN値を増大させ、この値は十六進数１０００から始め、十六進数１０ＦＦで終了させるものとする。更に、１つの追加のＬＳＢによりＭIN値を増大させるものとする。これにより、ＭIN値の下側の８ビットをこれらの全て１の状態から全て０の状態にロールオーバーさせるとともに、ＭINの上側の８ビットセグメントのＬＳＢをトグリングする。しかし、移動単調性レンジコンバータ１０２はＬＲ‐ＤＡＣ１１０に供給されるＲINビットをロールオーバーさせず、ＨＲ‐ＤＡＣ１０６に供給されるＳINビットのＬＳＢをトグリングしない。その代わり、従来のセグメント化ＤＡＣにおけるように１つのＬＳＢではなく、ＨＲ‐ＤＡＣ１０６の２つのＬＳＢをＬＲ‐ＤＡＣ１１０がスパンするという事実を含めるようにプログラミング又は構成した移動単調性レンジコンバータ１０２により、ＲINを０１１１から１０００に簡単に増大させる。換言すれば、１０ＦＦのＭIN値ではＨＲ‐ＤＡＣ１０６の１つのＬＳＢはＬＲ‐ＤＡＣの１２８ステップにすぎない為、ＬＲ‐ＤＡＣ１１０は、図５における点ＭＰにおいてレンジの丁度１／２位置となる。
【００５３】
１つ以上の代表的な実施例による１５ビットのＯＳＡＤＡＣの上述した動作例に続いて説明するに、ＭINが十六進の１０ＦＦから十六進の１１００になった後には、このＭINが十六進の１１７１に達するまでこのＭINをステップ的に増大し続けるものとする。ここで、ＲINのレンジを有するこのＲINが図５に示すＴＲ１の点にある。このＴＲ１は、これをＨＲ‐ＤＡＣ１０６に供給されるＳINビットのＬＳＢをトグリングするのに用いるために、移動単調性レンジコンバータ１０２内に遷移点として記憶されているか又は導入されるものとする。本例のＴＲ１はＲIN値のレンジ内の十六進数Ｆ１である。この十六進数Ｆ１のＴＲ１は、遷移点の一例にすぎない。本発明の開示を読んだ当業者にとって容易に理解しうるように、他の遷移点を用いうるものである。
【００５４】
１つ以上の代表的な実施例による１５ビットのＯＳＡＤＡＣの上述した動作例に続いて更に説明するに、ＭINが十六進の１０ＦＦから十六進の１１００になった後には、移動単調性レンジコンバータ１０２により、ＲINが遷移点ＴＲ１に到達したことに応答して、１つのＬＳＢをＳINに加算する。しかし、本例のＬＲ‐ＤＡＣ１１０は８ビットＤＡＣであるが、ＨＲ‐ＤＡＣ１０６とで１ビットだけオーバーラップしている為に、上述したことによりＨＲ‐ＤＡＣ１０６の電流出力を２５６ｑではなく、１２８ｑだけ増大させる。従って、移動単調性レンジコンバータ１０２によりこの値をＲINから減算し、ＤＡＣの連続線形変換特性を維持するようにする。この移動単調性レンジコンバータ１０２は、この減算を、単に、二進値“１１１１０００１”である十六進数Ｆ１から二進数“１０００００００”を減算することにより実行し、図５に示すように、二進値“０１１１０００１”、すなわち十六進数７１を得る。
【００５５】
移動単調性レンジコンバータ１０２により実行される上述した遷移動作を図５にＮＰとしてグラフ線図的に示す。
【００５６】
図５につき上述した動作例では、ＨＲ‐ＤＡＣ１０６のＬＳＢの全てがＬＲ‐ＤＡＣ１１０のフルレンジの１／２に整合されているものと仮定した。従って、この仮定は、種々の実施例の種々の特性及び利点を明示するものではない。
【００５７】
特に、ＨＲ‐ＤＡＣ１０６のようなデバイスを実際に構成する場合に、１つのＬＳＢの増大が正確にＬＲ‐ＤＡＣレンジの半分にならなくなるおそれのあるような誤りが存在する可能性がある。換言すれば、ＨＲ‐ＤＡＣ１０６の１つのＬＳＢが１２８ｑ以外となるおそれがある。このような誤りの例には、名目上ＬＲ‐ＤＡＣ１１０に整合する１２８ｑではなく１３８ｑ又は１０８ｑであるＨＲ‐ＤＡＣの１つのビットが含まれる可能性がある。しかし、上述した説明から理解されるように、代表的な実施例によるＯＳＡＤＡＣは、特に閉ループ帰還システムに設けた場合、単調性動作レンジに収束し、従って、システムの安定性及び精度は悪化しない。上述した特性を示すとともに利用する１つの特定の適用例は、デジタル周波数ロックループ（ＤＦＬＬ）である。
【００５８】
これらの不整合は２つの異なる態様で生じるおそれがある。第１の態様では、Ｈ‐ＤＡＣの１つのステップが正常値よりも小さくなるおそれがある。第２の態様では、Ｈ‐ＤＡＣの１つのステップが正常値よりも大きくなるおそれがある。
【００５９】
図６は、Ｈ‐ＤＡＣのステップ（１０Ｈ〜１１Ｈ）を正常値のほぼ半分としうる第１のケースの極限状況を示す。これはＨ‐ＤＡＣに対する極めて大きい不整合である。この場合、入力１０Ｆ１Ｈが１１７１Ｈに移動されると、アナログ出力は、Ｌ‐ＤＡＣのレンジの約１／４である大きな降下を呈する。次に、ＤＦＬＬは、ループが閉となると、出力を、元の１０Ｆ１Ｈの入力に類似するアナログ出力を有するほぼ１１Ｂ１Ｈに調整する。
【００６０】
１１Ｂ１Ｈは中央部にもある為、ＤＦＬＬはこの点の付近に安全にロックしうる。元の１０Ｆ１Ｈは、下側の８ビットセグメント点の端部にあまりにも接近しすぎていた為、ＤＦＬＬをロックさせるための安全な点でなかったこと明らかである。
【００６１】
図８は、Ｈ‐ＤＡＣの１つのステップが正常値よりも大きい第２のケースの例を示す。この場合、調整は第１のケースに類似する。図８に示すように、Ｈ‐ＤＡＣのステップ（１０Ｈ〜１１Ｈ）は正常値のほぼ１．５倍としうる。調整は、“１０Ｆ１Ｈ→１１７１Ｈ→１１３１Ｈ”として、如何なるアナログ出力も欠落しないようにすることができる。
【００６２】
Ｌ‐ＤＡＣのレンジ全体はＨ‐ＤＡＣの２ビットに等しい為、ＤＡＣ全体の全分解能は丁度１５ビット（７＋８）である。１ビットを犠牲にすることにより、２つのサブＤＡＣ間の整合条件は１つのＬＳＢから少なくとも６４ＬＳＢ（Ｌ‐ＤＡＣのレンジの１／４）に緩和される。
【００６３】
上述した概念は更に、以下に説明する実施例にも適用しうる。
【００６４】
図７は、２ビットを犠牲にしてサブＤＡＣに対する更に緩和された整合条件を得るようにしたケースを示す。この場合、Ｌ‐ＤＡＣの全レンジはＨ‐ＤＡＣの４ＬＳＢに等しい。１つのＬＳＢが１つのｑであるものとすると、Ｌ‐ＤＡＣの全レンジは２５６ｑである。Ｈ‐ＤＡＣの１つのＬＳＢは丁度６４ｑである為、セグメント化したＤＡＣの全レンジは１６３８４ｑである。
【００６５】
他の代表的な実施例では、より多くのビットの分解能を得るために、多段型のマルチセグメント化ＤＡＣを採用する。基本的な形態では、本発明の代表的な一実施例により、上述した実施例のＬＲ‐ＤＡＣのようなサブＤＡＣを、代表的な１つ以上の実施例による他のオーバーラップセグメントアーキテクチュア、すなわちＯＳＡのＤＡＣとして構成しうる。
【００６６】
図９は、１つ以上の代表的な実施例によるＯＳＡＤＡＣの１つのマルチレベルサブＤＡＣ態様の１つの２レベル例９００を提供する１つの例示的システムの一機能ブロック線図を示す。
【００６７】
この図９を参照するに、本例のシステム９００は、２レベル二進木アーキテクチュアとして説明でき、木の各レベルは２つの分岐、すなわち、上側分岐及び下側分岐を有し、各上側分岐は従来のＤＡＣにでき、各下側分岐自体はＯＳＡＤＡＣとしうる。
【００６８】
引き続き図９を参照するに、特定の例のシステム９００では、移動単調性レンジコンバータ９０２がＭビット入力を受けて、上側レンジＳビットＨＲ‐ＤＡＣ９０４に供給されるＳビットデータと、下側レンジＲビットデコーダ９０８に供給されるＲビットデータ９０７とを発生する。下側レンジＲビットデコーダは第２レベルの制御機能を有する。この制御機能は、その動作原理において、移動単調性レンジコンバータ９０２と同じとしうるが、中間レベルレンジのＳ’ビットＤＡＣ（ＭＨ‐ＤＡＣ）９１０へのＳ’ビット入力と、低レンジのＲ’ビットＤＡＣ（ＬＲ‐ＤＡＣ）９１２へのＲ’ビット入力とを発生する。サブＤＡＣ９１０及び９１２は、第１の電流加算デバイス９１４に給電する。この第１の電流加算デバイス９１４及びＳビット上側レンジＤＡＣ９０６の出力は第２の電流加算デバイス９１６に給電し、このデバイス９１６がＤＡＣ出力を出力する。当業者にとって容易に理解しうるように、サンプル‐ホールドデバイス（図示せず）及び他の時間整合回路を必要としうる。
【００６９】
引き続き図９を参照するに、３つのサブＤＡＣ９０６、９１０及び９１２の各々は８ビットのＤＡＣとすることができる。一構成例では、１ビットのオーバーラップを用いて、サブＤＡＣ９１０がＨＲ‐ＤＡＣ９０６の２つのＬＳＢに等しくなるとともに、サブＤＡＣ９１２がサブＤＡＣ９１０の２つのＬＳＢに等しくなるようにすることができる。このようにすることにより、２２ビット（７＋７＋８ビット）の分解能のＤＡＣが得られるようにしうる。当業者にとって明らかなように、追加のレベルにより遅延を生ぜしめることができるが、これらの追加のレベルは、従来の設計方法と、当業者にとって既知のコンピュータシミュレーションツールとを用いて容易に特徴付けることができる。
【００７０】
一実施例によれば、上述した１つ以上の代表的な実施例によるＭビットのＯＳＡを、説明のために例えば、デジタル周波数ロックループ（“ＤＦＬＬ”）とする帰還ループ内に用いうるようにする。一実施例によるＭビットのＯＳＡＤＡＣは、基準のシステム状態と検出したシステム状態との間の差を表す、例えば、従来のＡＤＣにより発生させうるＭビットのエラーサンプルを受けるようにしうる。ＯＳＡＤＡＣは、このＭビットのエラーサンプルに応答して、システム制御電流を発生させ、この電流をシステムに入力させる。
【００７１】
図１０は、デジタル制御入力端１００２Ａを有するデジタル制御発振器（ＤＣＯ）ブロック１００２より成る一例のデジタル周波数ロックループ（ＤＦＬＬ）１０００を示しており、このブロック１００２はその出力端１００２Ｂにおいて、例えば、ωをラジアン／秒とし、ｔを秒で表したＳＯＳＣ（ωｔ）のアナログ発信器信号と、周波数ωを表すデジタル信号ＦDCO とを出力する。ＤＣＯ１００２自体は、従来のＤＣＯのアーキテクチュア及びハードウェアに応じて構成でき、すなわち、デジタル制御入力を受け、この入力をアナログ制御信号（図１０に図示せず）に変換し、このアナログ制御信号を例えば、発振器（図１０に図示せず）の電圧又は電流制御リアクタンス素子（例えば、バラクタ）に入力させて周波数ω又はその整数倍の周波数であって（サイクル・トゥ・サイクルジッタを低減させる目的で）分周した周波数を有する信号を発生させるＭビットのＤＡＣと、ＦDCO を発生させるも、従来のＤＡＣを図４に応じてＯＳＡと置き換えるように変更したＭビットのＡＤＣとを有するようにしうる。図示の例の周波数は、４００ＭHzの内部ＤＣＯ発振器周波数であり、これを２分周して２００ＭHzのＤＦＬＬ出力周波数を発生させる。
【００７２】
以下に詳細に説明するように、上述した代表的な実施例によるＯＳＡＤＡＣによりもたらされた前述した移動単調性レンジによれば、図１０に示すようなＤＥＬＬにおいて、自己修正式の帰還を提供し、これにより、高レンジＤＡＣ（例えば、図４のＨＲ‐ＤＡＣ１０６）のＬＳＢが低レンジＤＡＣ（例えば、ＬＲ‐ＤＡＣ１１０）のフルスケールに不整合であり、帰還ループの１回の反復によりＤＡＣ出力を非単調性変化させるおそれがある場合でも、ＤＦＬＬが基準周波数にロックされるようにする。
【００７３】
引き続き図１０を参照するに、前述したように、ＤＣＯ１００２は、８ビットであるＳビットのＨＲ‐ＤＡＣ１０６と、７ビットであるＲビットのＬＲ‐ＤＡＣ１１０であって、１ビットのオーバーラップを有し、従って、１４ビットのＤＡＣ分解能Ｍをもたらす当該ＬＲ‐ＤＡＣ１１０とを有する。デジタル信号ＦDCO は、例えば、カウンタ（図示せず）としうる１／ＦREF ディバイダに帰還され、その出力信号が加算器１００８により、整数Ｎによる除算から減算されてその差分が発生され、この差分が加算器１０１０の１つのポート（別途番号付けをしていない）に入力される。加算器１０１０の出力（別途番号付けをしていない）は遅延器１０１２に入力され、遅延出力（別途番号付けをしていない）がＤＣＯ１００２の制御入力端１００２Ａに入力されるとともに、加算器１０１０に帰還されて減算器１００８により発生される差分と加算される。
【００７４】
図１０に示す例のＤＦＬＬ１０００によるＤＦＬＬの一動作例は、図６及び７につき説明しうる。
【００７５】
最初に図６を参照するに、この図６は、十六進の“１０”から十六進の“１１”へのＨＲ‐ＤＡＣ１０６のステップが正常値の丁度半分である極限状態を示している。このような大きな不整合は、本発明の代表的な実施例によるＯＳＡＤＡＣのＨＲ‐ＤＡＣ１０６及びＬＲ‐ＤＡＣ１１０を実現する際に考慮される従来のＳビット及びＲビットのＤＡＣ間に生じるおそれがある。図６に示すように、この遷移点で、移動単調性レンジデコーダ１０２は十六進の“１０Ｆ１”を十六進の“１１７１”に移動させる。従って、アナログ出力は、ＬＲ‐ＤＡＣ１１０のフルスケールの約１／４である大きな降下を呈する。
【００７６】
この図６に示す場合に、図１０の例のＤＦＬＬ１０００を参照するに、ループ１０００が閉じられると、このループは出力を、ほぼ、元の十六進の“１０Ｆ１”に近い十六進の“１１Ｂ１”に調整する。ＬＲ‐ＤＡＣ１１０への入力である十六進の“１１Ｂ１”の十六進値“Ｂ１”は、ＤＡＣ１１０の中央部にある為、図１０のＤＦＬＬはほぼこの点の付近に安全にロックしうる。一方、ＤＣＯ１００２のＯＳＡＤＡＣ内の移動単調性レンジデコーダ１０２は、十六進の“１０Ｆ１”の元の動作点が８ビットセグメントの端部に近くなかった為に、この動作点はロックするためのＤＦＬＬに対する安全点でなかったことを検出する。従来のＤＦＬＬは、これが従来のセグメント化したＤＡＣを有する為、上述した特徴を有さず、従って、図６に示すような不整合が生じた場合に、不整合点で永続的な発振を生じるおそれがある。
【００７７】
上述した例の適用は、ＤＦＬＬシステムに関連するものであった。しかし、本発明は、種々の実施例によるＯＳＡＤＡＣを用いうる“システム”の範囲に限定されるものではない。一例として、“システム”はサーボモータとしうる。或いはまた、“システム”をＡＤＣとすることができ、本発明の開示を読んだＡＤＣ及びＤＡＣの当業者により理解されるように、このＡＤＣを校正するのに“エラー”を用いうる。
【００７８】
本発明の代表的な実施例を、特にその代表的な態様を参照して詳細に説明したが、本発明の他の実施も可能であり、その詳細もその種々の自明の観点で変更させることができる。当業者にとって容易に明らかとなるように、本発明の精神及び範囲内に保たれる限り、上述した実施例を種々に変形及び変更させることができる。
【００７９】
従って、上述した開示及び図面は本発明の説明の目的のみのものであり、本発明を決して限定するものではなく、本発明は請求の範囲によってのみ規定されるものである。
【特許請求の範囲】
【請求項１】
Ｍビットの二進入力を受け、これに対応するデジタル‐アナログ変換器電流を発生するオーバーラッピングセグメント化Ｍビットデジタル‐アナログ変換器であって、このオーバーラッピングセグメント化Ｍビットデジタル‐アナログ変換器が、
前記Ｍビットの二進入力を受け、これに応答してＳビットの上側レンジセグメント二進入力及びＲビットの下側レンジセグメント二進入力を発生させるコントローラであって、Ｒ＋ＳをＭよりも大きくし、前記Ｓビットの上側レンジセグメント二進入力の最上位ビットが２M-1 である二進数の重みを有し、２R である二進数の重みを前記Ｓビットの上側レンジセグメント二進入力の最下位ビットの二進数の重みの少なくとも２倍とした当該コントローラと、
前記Ｓビットの上側レンジセグメント二進入力を受け、これに応答して、このＳビットの上側レンジセグメント二進入力のビットの加算した二進数の重みに、ある定数をもって比例する高レンジデジタル‐アナログ変換器電流を発生するように構成したＳビット高レンジデジタル‐アナログ変換器と、
前記Ｒビットの下側レンジセグメント二進入力を受け、これに応答して、このＲビットの下側レンジセグメント二進入力のビットの加算した二進数の重みに、前記定数をもって比例する低レンジデジタル‐アナログ変換器電流を発生するように構成したＲビット低レンジデジタル‐アナログ変換器と、
前記高レンジデジタル‐アナログ変換器電流と前記低レンジデジタル‐アナログ変換器電流とを加算する電流加算器と
を具えるオーバーラッピングセグメント化Ｍビットデジタル‐アナログ変換器。
【請求項２】
請求項１に記載のオーバーラッピングセグメント化Ｍビットデジタル‐アナログ変換器において、前記コントローラは、前記Ｍビットの二進入力の値内での遷移点を検出し、これに応答して、前記Ｓビットの上側レンジセグメント二進入力に、このＳビットの上側レンジセグメント二進入力の最下位ビット位置の少なくとも重みに等しい遷移量を加算するとともに、この遷移量を前記Ｒビットの下側レンジセグメント二進入力から減算するように構成されているオーバーラッピングセグメント化Ｍビットデジタル‐アナログ変換器。
【請求項３】
請求項２に記載のオーバーラッピングセグメント化Ｍビットデジタル‐アナログ変換器において、前記コントローラは、前記Ｍビットの二進入力の値内での遷移点を検出し、前記遷移量を前記Ｓビットの上側レンジセグメント二進入力に加算するとともに、この遷移量を前記Ｒビットの下側レンジセグメント二進入力から減算して、前記Ｒビットの下側レンジセグメント二進入力が所定の動作範囲内に維持されるように構成されているオーバーラッピングセグメント化Ｍビットデジタル‐アナログ変換器。
【請求項４】
請求項１に記載のオーバーラッピングセグメント化Ｍビットデジタル‐アナログ変換器において、前記Ｒビット低レンジデジタル‐アナログ変換器は、全てのビットが１であるフルスケールのＲビット入力に応答してフルスケールの低レンジ電流を発生し、前記Ｓビット高レンジデジタル‐アナログ変換器の電流出力は、前記Ｓビットの上側レンジセグメント二進入力の２つの最下位ビットの変化に応答して、前記フルスケールの低レンジ電流の半分に等しい量だけ変化するようになっているオーバーラッピングセグメント化Ｍビットデジタル‐アナログ変換器。
【請求項５】
Ｍビットのデータを受け、Ｓビットの上側セグメントデータ及びＲビットの下側セグメントデータを発生させるデコーダと、
前記Ｓビットの上側セグメントデータを、このＳビットの上側セグメントデータの二進値に比例するＳ電流に変換するＳビットサブデジタル‐アナログ変換器と、
前記Ｒビットの下側セグメントデータを、このＲビットの下側セグメントデータの二進値に比例するＲ電流に変換するＲビットサブデジタル‐アナログ変換器と、
前記Ｒビットの下側セグメントデータの二進値に比例する前記Ｒ電流と前記Ｓビットの上側セグメントデータの二進値に比例する前記Ｓ電流とを受け、その合計に基づいて出力デジタル‐アナログ変換器電流を発生する電流加算器と
を具えるオーバーラッピングセグメント化Ｍビットデジタル‐アナログ変換器であって、
Ｓ＋ＲをＭよりも大きくし、
前記デコーダは、全てのビットが１である状態を含まない所定の範囲内にＲビットの下側セグメント二進信号の値を維持し、
このデコーダは、Ｓビットの上側セグメント二進信号とＲビットの下側セグメント二進信号との合計が所定のＭビットの二進信号に等しくなるように、Ｓビットの上側セグメント二進信号とＲビットの下側セグメント二進信号とを発生させるようにした、
オーバーラッピングセグメント化Ｍビットデジタル‐アナログ変換器。
【請求項６】
Ｍビットのデジタル制御入力を受け、これに応答して、ある周波数を有する出力信号を発生するように構成したデジタル制御発振器と、
前記出力信号をサンプリングし、前記ある周波数を表す帰還データを発生するように構成した帰還センサと、
基準周波数データを受け、この基準周波数データを前記ある周波数と比較し、この基準周波数データと前記ある周波数との差を表すエラーデータを発生させ、このエラーデータに基づいて前記Ｍビットのデジタル制御入力を発生させるように構成した帰還コントローラと
を具えるデジタル周波数ロックループであって、
前記デジタル制御発振器は、前記Ｍビットのデジタル制御入力のデータを受け、これに応答してアナログ制御データを発生するオーバラッピングセグメントＭビットデジタル‐アナログ変換器と、前記アナログ制御データに基づいてある周波数を有するアナログ信号を発生するように構成したアナログ発振器とを具えており、
前記オーバラッピングセグメントＭビットデジタル‐アナログ変換器は、
Ｍビットのデータを受け、Ｓビットの上側セグメントデータ及びＲビットの下側セグメントデータを発生するデコーダと、
前記Ｓビットの上側セグメントデータを、このＳビットの上側セグメントデータの二進値に比例するＳ電流に変換するＳビットサブデジタル‐アナログ変換器と、
前記Ｒビットの下側セグメントデータを、このＲビットの下側セグメントデータの二進値に比例するＲ電流に変換するＲビットサブデジタル‐アナログ変換器と、
前記Ｒビットの下側セグメントデータの二進値に比例する前記Ｒ電流と前記Ｓビットの上側セグメントデータの二進値に比例する前記Ｓ電流とを受け、その合計に基づいて出力デジタル‐アナログ変換器電流を発生する電流加算器と
を具えており、
Ｓ＋ＲをＭよりも大きくし、
前記デコーダは、全てのビットが１である状態を含まない所定の範囲内にＲビットの下側セグメント二進信号の値を維持し、
このデコーダは、Ｓビットの上側セグメント二進信号とＬビットの下側セグメント二進信号との合計が所定のＭビットの二進信号に等しくなるように、Ｒビットの下側セグメント二進信号とＳビットの上側セグメント二進信号とを発生させるようにした、
デジタル周波数ロックループ。
【請求項７】
基準周波数のデータを受けて、この基準周波数にロックされた周波数を有する出力信号を発生させる周波数ロックループを制御する方法であって、この方法が、
前記出力信号をサンプリングして、前記基準周波数にロックされた前記周波数を表す帰還データを発生させるステップと、
前記帰還データ及び前記基準周波数に基づいて、前記基準周波数にロックされた前記周波数と前記基準周波数との差を表すエラーデータを発生させるステップと、
前記エラーデータに基づいてＭビットのデジタル制御発振器の制御データ信号を発生させるステップと、
前記Ｍビットのデジタル制御発振器の制御データ信号をデジタル制御発振器のアナログ制御信号に変換するステップと、
前記デジタル制御発振器のアナログ制御信号に少なくとも部分的に基づいて周波数を与えるアナログ発振信号を発生させるステップと、
このアナログ発振信号に基づいて前記出力信号を発生させるステップと
を具えており、
前記Ｍビットのデジタル制御発振器の制御データ信号をデジタル制御発振器のアナログ制御信号に変換する前記ステップが、
Ｓビット上側レンジ動作点及びＲビット下側レンジ動作点を有し、Ｓ＋ＲをＭよりも大きくした動作点データを発生させるステップと、
Ｓビット上側レンジ動作点を上側レンジ動作電流に変換するステップと、
Ｒビット下側レンジ動作点を下側レンジ動作電流に変換するステップと、
前記上側レンジ動作電流と前記下側レンジ動作電流との合計に基づいて前記デジタル制御発振器のアナログ制御信号を発生させるステップと
を有しており、
前記Ｒビット下側レンジ動作点のフルスケール値に相当する前記下側レンジ動作電流は、１つの最下位ビットのＳビット上側レンジ動作点に相当する前記上側レンジ動作電流の少なくとも２倍とし、
動作点データを発生させる前記ステップは、前記Ｓビット上側レンジ動作点と前記Ｒビット下側レンジ動作点とを発生させて、Ｒビット動作点をＲビット値のフルスパン内の所定の動作レンジ内に維持させるようにする方法。
【請求項１】
Ｍビットの二進入力を受け、これに対応するデジタル‐アナログ変換器電流を発生するオーバーラッピングセグメント化Ｍビットデジタル‐アナログ変換器であって、このオーバーラッピングセグメント化Ｍビットデジタル‐アナログ変換器が、
前記Ｍビットの二進入力を受け、これに応答してＳビットの上側レンジセグメント二進入力及びＲビットの下側レンジセグメント二進入力を発生させるコントローラであって、Ｒ＋ＳをＭよりも大きくし、前記Ｓビットの上側レンジセグメント二進入力の最上位ビットが２M-1 である二進数の重みを有し、２R である二進数の重みを前記Ｓビットの上側レンジセグメント二進入力の最下位ビットの二進数の重みの少なくとも２倍とした当該コントローラと、
前記Ｓビットの上側レンジセグメント二進入力を受け、これに応答して、このＳビットの上側レンジセグメント二進入力のビットの加算した二進数の重みに、ある定数をもって比例する高レンジデジタル‐アナログ変換器電流を発生するように構成したＳビット高レンジデジタル‐アナログ変換器と、
前記Ｒビットの下側レンジセグメント二進入力を受け、これに応答して、このＲビットの下側レンジセグメント二進入力のビットの加算した二進数の重みに、前記定数をもって比例する低レンジデジタル‐アナログ変換器電流を発生するように構成したＲビット低レンジデジタル‐アナログ変換器と、
前記高レンジデジタル‐アナログ変換器電流と前記低レンジデジタル‐アナログ変換器電流とを加算する電流加算器と
を具えるオーバーラッピングセグメント化Ｍビットデジタル‐アナログ変換器。
【請求項２】
請求項１に記載のオーバーラッピングセグメント化Ｍビットデジタル‐アナログ変換器において、前記コントローラは、前記Ｍビットの二進入力の値内での遷移点を検出し、これに応答して、前記Ｓビットの上側レンジセグメント二進入力に、このＳビットの上側レンジセグメント二進入力の最下位ビット位置の少なくとも重みに等しい遷移量を加算するとともに、この遷移量を前記Ｒビットの下側レンジセグメント二進入力から減算するように構成されているオーバーラッピングセグメント化Ｍビットデジタル‐アナログ変換器。
【請求項３】
請求項２に記載のオーバーラッピングセグメント化Ｍビットデジタル‐アナログ変換器において、前記コントローラは、前記Ｍビットの二進入力の値内での遷移点を検出し、前記遷移量を前記Ｓビットの上側レンジセグメント二進入力に加算するとともに、この遷移量を前記Ｒビットの下側レンジセグメント二進入力から減算して、前記Ｒビットの下側レンジセグメント二進入力が所定の動作範囲内に維持されるように構成されているオーバーラッピングセグメント化Ｍビットデジタル‐アナログ変換器。
【請求項４】
請求項１に記載のオーバーラッピングセグメント化Ｍビットデジタル‐アナログ変換器において、前記Ｒビット低レンジデジタル‐アナログ変換器は、全てのビットが１であるフルスケールのＲビット入力に応答してフルスケールの低レンジ電流を発生し、前記Ｓビット高レンジデジタル‐アナログ変換器の電流出力は、前記Ｓビットの上側レンジセグメント二進入力の２つの最下位ビットの変化に応答して、前記フルスケールの低レンジ電流の半分に等しい量だけ変化するようになっているオーバーラッピングセグメント化Ｍビットデジタル‐アナログ変換器。
【請求項５】
Ｍビットのデータを受け、Ｓビットの上側セグメントデータ及びＲビットの下側セグメントデータを発生させるデコーダと、
前記Ｓビットの上側セグメントデータを、このＳビットの上側セグメントデータの二進値に比例するＳ電流に変換するＳビットサブデジタル‐アナログ変換器と、
前記Ｒビットの下側セグメントデータを、このＲビットの下側セグメントデータの二進値に比例するＲ電流に変換するＲビットサブデジタル‐アナログ変換器と、
前記Ｒビットの下側セグメントデータの二進値に比例する前記Ｒ電流と前記Ｓビットの上側セグメントデータの二進値に比例する前記Ｓ電流とを受け、その合計に基づいて出力デジタル‐アナログ変換器電流を発生する電流加算器と
を具えるオーバーラッピングセグメント化Ｍビットデジタル‐アナログ変換器であって、
Ｓ＋ＲをＭよりも大きくし、
前記デコーダは、全てのビットが１である状態を含まない所定の範囲内にＲビットの下側セグメント二進信号の値を維持し、
このデコーダは、Ｓビットの上側セグメント二進信号とＲビットの下側セグメント二進信号との合計が所定のＭビットの二進信号に等しくなるように、Ｓビットの上側セグメント二進信号とＲビットの下側セグメント二進信号とを発生させるようにした、
オーバーラッピングセグメント化Ｍビットデジタル‐アナログ変換器。
【請求項６】
Ｍビットのデジタル制御入力を受け、これに応答して、ある周波数を有する出力信号を発生するように構成したデジタル制御発振器と、
前記出力信号をサンプリングし、前記ある周波数を表す帰還データを発生するように構成した帰還センサと、
基準周波数データを受け、この基準周波数データを前記ある周波数と比較し、この基準周波数データと前記ある周波数との差を表すエラーデータを発生させ、このエラーデータに基づいて前記Ｍビットのデジタル制御入力を発生させるように構成した帰還コントローラと
を具えるデジタル周波数ロックループであって、
前記デジタル制御発振器は、前記Ｍビットのデジタル制御入力のデータを受け、これに応答してアナログ制御データを発生するオーバラッピングセグメントＭビットデジタル‐アナログ変換器と、前記アナログ制御データに基づいてある周波数を有するアナログ信号を発生するように構成したアナログ発振器とを具えており、
前記オーバラッピングセグメントＭビットデジタル‐アナログ変換器は、
Ｍビットのデータを受け、Ｓビットの上側セグメントデータ及びＲビットの下側セグメントデータを発生するデコーダと、
前記Ｓビットの上側セグメントデータを、このＳビットの上側セグメントデータの二進値に比例するＳ電流に変換するＳビットサブデジタル‐アナログ変換器と、
前記Ｒビットの下側セグメントデータを、このＲビットの下側セグメントデータの二進値に比例するＲ電流に変換するＲビットサブデジタル‐アナログ変換器と、
前記Ｒビットの下側セグメントデータの二進値に比例する前記Ｒ電流と前記Ｓビットの上側セグメントデータの二進値に比例する前記Ｓ電流とを受け、その合計に基づいて出力デジタル‐アナログ変換器電流を発生する電流加算器と
を具えており、
Ｓ＋ＲをＭよりも大きくし、
前記デコーダは、全てのビットが１である状態を含まない所定の範囲内にＲビットの下側セグメント二進信号の値を維持し、
このデコーダは、Ｓビットの上側セグメント二進信号とＬビットの下側セグメント二進信号との合計が所定のＭビットの二進信号に等しくなるように、Ｒビットの下側セグメント二進信号とＳビットの上側セグメント二進信号とを発生させるようにした、
デジタル周波数ロックループ。
【請求項７】
基準周波数のデータを受けて、この基準周波数にロックされた周波数を有する出力信号を発生させる周波数ロックループを制御する方法であって、この方法が、
前記出力信号をサンプリングして、前記基準周波数にロックされた前記周波数を表す帰還データを発生させるステップと、
前記帰還データ及び前記基準周波数に基づいて、前記基準周波数にロックされた前記周波数と前記基準周波数との差を表すエラーデータを発生させるステップと、
前記エラーデータに基づいてＭビットのデジタル制御発振器の制御データ信号を発生させるステップと、
前記Ｍビットのデジタル制御発振器の制御データ信号をデジタル制御発振器のアナログ制御信号に変換するステップと、
前記デジタル制御発振器のアナログ制御信号に少なくとも部分的に基づいて周波数を与えるアナログ発振信号を発生させるステップと、
このアナログ発振信号に基づいて前記出力信号を発生させるステップと
を具えており、
前記Ｍビットのデジタル制御発振器の制御データ信号をデジタル制御発振器のアナログ制御信号に変換する前記ステップが、
Ｓビット上側レンジ動作点及びＲビット下側レンジ動作点を有し、Ｓ＋ＲをＭよりも大きくした動作点データを発生させるステップと、
Ｓビット上側レンジ動作点を上側レンジ動作電流に変換するステップと、
Ｒビット下側レンジ動作点を下側レンジ動作電流に変換するステップと、
前記上側レンジ動作電流と前記下側レンジ動作電流との合計に基づいて前記デジタル制御発振器のアナログ制御信号を発生させるステップと
を有しており、
前記Ｒビット下側レンジ動作点のフルスケール値に相当する前記下側レンジ動作電流は、１つの最下位ビットのＳビット上側レンジ動作点に相当する前記上側レンジ動作電流の少なくとも２倍とし、
動作点データを発生させる前記ステップは、前記Ｓビット上側レンジ動作点と前記Ｒビット下側レンジ動作点とを発生させて、Ｒビット動作点をＲビット値のフルスパン内の所定の動作レンジ内に維持させるようにする方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【公開番号】特開２０１１−１４７１１６（Ｐ２０１１−１４７１１６Ａ）
【公開日】平成２３年７月２８日（２０１１．７．２８）
【国際特許分類】
【外国語出願】
【出願番号】特願２０１０−２６１７１４（Ｐ２０１０−２６１７１４）
【出願日】平成２２年１１月２４日（２０１０．１１．２４）
【出願人】（５０７２１９４９１）エヌエックスピー ビー ヴィ (657)
【氏名又は名称原語表記】ＮＸＰ Ｂ．Ｖ．
【住所又は居所原語表記】Ｈｉｇｈ Ｔｅｃｈ Ｃａｍｐｕｓ ６０， ＮＬ−５６５６ ＡＧ Ｅｉｎｄｈｏｖｅｎ， Ｎｅｔｈｅｒｌａｎｄｓ
【Ｆターム（参考）】
【公開日】平成２３年７月２８日（２０１１．７．２８）
【国際特許分類】
【出願番号】特願２０１０−２６１７１４（Ｐ２０１０−２６１７１４）
【出願日】平成２２年１１月２４日（２０１０．１１．２４）
【出願人】（５０７２１９４９１）エヌエックスピー ビー ヴィ (657)
【氏名又は名称原語表記】ＮＸＰ Ｂ．Ｖ．
【住所又は居所原語表記】Ｈｉｇｈ Ｔｅｃｈ Ｃａｍｐｕｓ ６０， ＮＬ−５６５６ ＡＧ Ｅｉｎｄｈｏｖｅｎ， Ｎｅｔｈｅｒｌａｎｄｓ
【Ｆターム（参考）】
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