増幅装置、増幅システムおよび電流電圧変換装置
【課題】適切にオフセット電圧をキャンセルすることが可能な増幅装置、増幅システムおよびこれを用いた電流電圧変換装置を提供する。
【解決手段】実施形態によれば、増幅装置は、メインアンプと、第１のサブアンプと、第２のサブアンプとを備える。前記メインアンプは、第１の入力電圧と第２の入力電圧との差を増幅した電圧を出力する。前記第１のサブアンプは、入力端子同士を短絡したときの出力電圧に基づいて自身のオフセットキャンセルを行い、前記第１の入力電圧および前記第２の入力電圧が入力されたときの出力電圧に基づいて前記メインアンプのオフセットキャンセルを行う。前記第２のサブアンプは、入力端子同士を短絡したときの出力電圧に基づいて自身のオフセットキャンセルを行い、前記第１の入力電圧および前記第２の入力電圧が入力されたときの出力電圧に基づいて前記メインアンプのオフセットキャンセルを行う。
【解決手段】実施形態によれば、増幅装置は、メインアンプと、第１のサブアンプと、第２のサブアンプとを備える。前記メインアンプは、第１の入力電圧と第２の入力電圧との差を増幅した電圧を出力する。前記第１のサブアンプは、入力端子同士を短絡したときの出力電圧に基づいて自身のオフセットキャンセルを行い、前記第１の入力電圧および前記第２の入力電圧が入力されたときの出力電圧に基づいて前記メインアンプのオフセットキャンセルを行う。前記第２のサブアンプは、入力端子同士を短絡したときの出力電圧に基づいて自身のオフセットキャンセルを行い、前記第１の入力電圧および前記第２の入力電圧が入力されたときの出力電圧に基づいて前記メインアンプのオフセットキャンセルを行う。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、増幅装置、増幅システムおよび電流電圧変換装置に関する。
【背景技術】
【０００２】
オペアンプは、例えば電流を電圧に変換する電流電圧変換装置に使用される。変換精度を高めるためには、オペアンプの反転入力端子に入力される電圧と、非反転入力端子に入力される電圧との差を正確に増幅しなければならない。
【０００３】
ところが、一般に、オペアンプは製造ばらつき等に起因するオフセット電圧を有する。そのため、オペアンプの反転入力端子および非反転入力端子に同一の電圧が入力された場合であっても、±５〜１０ｍＶ程度のオフセット電圧が出力され、変換精度が低下してしまうという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平３−３４６８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
適切にオフセット電圧をキャンセルすることが可能な増幅装置、増幅システムおよびこれを用いた電流電圧変換装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、増幅装置は、メインアンプと、第１のサブアンプと、第２のサブアンプとを備える。前記メインアンプは、第１の入力電圧と第２の入力電圧との差を増幅した電圧を出力する。前記第１のサブアンプは、入力端子同士を短絡したときの出力電圧に基づいて自身のオフセットキャンセルを行い、前記第１の入力電圧および前記第２の入力電圧が入力されたときの出力電圧に基づいて前記メインアンプのオフセットキャンセルを行う。前記第２のサブアンプは、入力端子同士を短絡したときの出力電圧に基づいて自身のオフセットキャンセルを行い、前記第１の入力電圧および前記第２の入力電圧が入力されたときの出力電圧に基づいて前記メインアンプのオフセットキャンセルを行う。
【図面の簡単な説明】
【０００７】
【図１】電流電圧変換装置１の概略ブロック図。
【図２】一実施形態に係る増幅装置１００の回路図。
【図３】信号Ａ，Ｂを生成して増幅装置１００を制御する制御回路１５０の一例を示す回路図。
【図４】図３の制御回路１５０の各部の電圧波形図。
【図５】図２の第１の変形例である増幅装置１０１の回路図。
【図６】図２の第２の変形例である増幅装置１０２の回路図。
【図７】図２の第３の変形例である増幅装置１０３の回路図。
【図８】図７の変形例である増幅装置１０４。
【発明を実施するための形態】
【０００８】
以下、実施形態について、図面を参照しながら具体的に説明する。
【０００９】
（第１の実施形態）
図１は、電流電圧変換装置１の概略ブロック図である。この電流電圧変換装置１は、入力電流Ｉｉｎをデジタル電圧信号Ｖｄに変換するものである。例えば、この電流電圧変換装置１は車載され、デジタル電圧信号Ｖｄはマイコンに入力されて、リレーに流れる電流をモニタするために用いられる。
【００１０】
電流電圧変換装置１は、抵抗Ｒと、増幅装置１００と、制御回路１５０と、Ａ／Ｄ（Analog to Digital）変換器２００とを備える。
【００１１】
抵抗Ｒには入力電流Ｉｉｎが流れる。抵抗Ｒの一端は増幅装置１００の正入力端子Ｖｐに接続され、他端は接地されるとともに負入力端子Ｖｎに接続される。増幅装置１００は正入力端子Ｖｐの電圧と負転入力端子Ｖｎの電圧との差を増幅して、アナログ電圧Ｖａを出力する。制御回路１５０は増幅装置１００を制御する。Ａ／Ｄ変換器２００は増幅装置１００が出力するアナログ電圧Ｖａをアナログ−デジタル変換して、デジタル電圧信号Ｖｄを生成する。
【００１２】
具体的な数値例を挙げると、入力電流Ｉｉｎは０〜３Ａであり、抵抗Ｒは１００ｍΩである。したがって、増幅装置１００の両入力端子間の電圧差は０〜３００ｍＶである。一方、増幅装置１００は電圧差を、例えば１２．５倍に増幅する。したがって、増幅装置１００が出力するアナログ電圧Ｖａは０Ｖ〜３．７５Ｖとなる。Ａ／Ｄ変換器２００はこれを、例えば１２ビット精度のデジタル電圧信号Ｖｄに変換する。
【００１３】
増幅装置１００のオフセット電圧が１０ｍＶであるとすると、増幅装置１００により１２．５倍されて、出力されるアナログ電圧Ｖａは最大１２５ｍＶの誤差を持つことになる。これは、増幅装置１００が出力するアナログ電圧Ｖａの３．７５Ｖに対して３．３％以上の誤差となってしまう。
【００１４】
入力電流Ｉｉｎを高精度にデジタル電圧信号Ｖｄに変換するため、本実施形態では、以下のようにしてオフセット電圧をできるだけ小さくする。
【００１５】
図２は、一実施形態に係る増幅装置１００の回路図である。増幅装置１００は、メインアンプ（ＭＡＩＮ）ＭＡと、サブアンプ（ＳＵＢ）ＳＡ１，ＳＡ２と、スイッチＳＷ１〜ＳＷ８と、コンデンサＣ０〜Ｃ３とを備えている。これらは、例えば同一の半導体基板上に形成される。
【００１６】
メインアンプＭＡ、サブアンプＳＡ１，ＳＡ２はいずれも、非反転入力端子（＋）と、反転入力端子（−）と、オフセット調整端子（ｃ）と、出力端子とを有する。
【００１７】
メインアンプＭＡの非反転入力端子および反転入力端子に入力される電圧差をＶｉｎｍ、オフセット調整端子に入力される電圧をＶｃｍとすると、オフセット調整端子から非反転入力端子側または反転入力端子側に流れる電流をシンク（Sink）またはソース（Source）することにより、メインアンプＭＡは下記（１）式で表される電圧Ｖｏｕｔｍを出力する。
Ｖｏｕｔｍ＝Ｇｍ＊（Ｖｉｎｍ＋Ｖｏｆｓｍ）＋ｇｍ＊Ｖｃｍ ・・・（１）
ここで、Ｇｍ，ｇｍはメインアンプＭＡのゲインを示す定数であり、Ｖｏｆｓｍはそのオフセット電圧である。
【００１８】
また、サブアンプＳＡ１の非反転入力端子および反転入力端子に入力される電圧差をＶｉｎｓ、オフセット調整端子に入力される電圧をそれぞれＶｉｎｓ，Ｖｃｓとすると、オフセット調整端子から反転入力端子側または非反転入力端子側に流れる電流をシンクまたはソースすることにより、サブアンプＳＡ１は下記（２）式で表される電圧Ｖｏｕｔｓを出力する。
Ｖｏｕｔｓ＝Ｇｓ＊（Ｖｉｎｓ＋Ｖｏｆｓｓ）−ｇｓ＊Ｖｃｓ ・・・（２）
ここで、Ｇｓ，ｇｓはサブアンプＳＡ１のゲインを示す定数であり、Ｖｏｆｓｓはそのオフセット電圧である。
【００１９】
サブアンプＳＡ２をサブアンプＳＡ１と同一の半導体基板上に形成することにより、サブアンプＳＡ２の特性をサブアンプＳＡ１とほぼ同様にすることができる。
【００２０】
メインアンプＭＡおよびサブアンプＳＡ１，ＳＡ２には、電源電圧Ｖｃｃ（例えば５Ｖ）および基準電圧Ｖｒｅｆ（例えばＶｃｃ／２）が供給されている。実際は（１），（２）式より基準電圧Ｖｒｅｆだけ高い電圧が出力されているが、本明細書では、説明を簡略化するために基準電圧Ｖｒｅｆの項を省いて説明している。また、各アンプの出力電圧が基準電圧Ｖｒｅｆより高い（低い）場合、出力電圧は正（負）であるという。
【００２１】
図２の回路は以下のように構成されている。
【００２２】
増幅装置１００の正入力端子Ｖｐ（以下では、正入力端子Ｖｐへの入力電圧（第１の入力電圧）もＶｐと表記する）はメインアンプＭＡの非反転入力端子に接続される。一方、負入力端子Ｖｎ（以下では、負入力端子Ｖｎへの入力電圧（第２の入力電圧）もＶｎと表記する）は、メインアンプＭＡ、サブアンプＳＡ１，ＳＡ２の反転入力端子に接続される。スイッチＳＷ１，ＳＷ３は、正入力端子Ｖｐと、サブアンプＳＡ１，ＳＡ２の非反転入力端子との間にそれぞれ接続される。スイッチＳＷ２，ＳＷ４は、サブアンプＳＡ１，ＳＡ２の非反転入力端子と反転入力端子との間にそれぞれ接続される。
【００２３】
サブアンプＳＡ１の出力端子は、スイッチＳＷ５を介して自身のオフセット調整端子に接続されるとともに、スイッチＳＷ６を介してメインアンプＭＡのオフセット調整端子に接続される。また、サブアンプＳＡ２の出力端子は、スイッチＳＷ７を介して自身のオフセット調整端子に接続されるとともに、スイッチＳＷ８を介して、メインアンプＭＡのオフセット調整端子に接続される。メインアンプＭＡの出力電圧は増幅装置１００の出力であるアナログ電圧Ｖａとなる。
【００２４】
メインアンプＭＡ，サブアンプＳＡ１，ＳＡ２の各オフセット調整端子と電源端子−Ｖｃｃとの間には、それぞれコンデンサＣ０〜Ｃ２が接続される。電源端子−Ｖｃｃに供給される電圧は一定電圧であればよく、例えば−５Ｖである。
【００２５】
なお、各スイッチのうち、スイッチＳＷ１，ＳＷ４，ＳＷ６，ＳＷ７は、信号Ａがハイのときにオン（短絡）し、ロウの時にオフ（開放）する。一方、スイッチＳＷ２，ＳＷ３，ＳＷ５，ＳＷ８は、信号Ｂがハイのときにオンし、ロウの時にオフする。
【００２６】
図３は、信号Ａ，Ｂを生成して増幅装置１００を制御する制御回路１５０の一例を示す回路図である。制御回路１５０は、インバータ回路Ｉ１，Ｉ２と、反転遅延回路Ｄ１と、ＡＮＤ回路Ｌ１と、ＮＯＲ回路Ｌ２とを有する。反転遅延回路Ｄ１は、例えばヒステリシス特性を有するインバータを用いて構成される。また、図４は、図３の制御回路１５０の各部の電圧波形図である。
【００２７】
制御回路１５０には、所定周波数（例えば２０ｋＨｚ）のクロック信号ＣＬＫが入力される。インバータ回路Ｉ１は、クロック信号ＣＬＫを反転して生成される信号Ｐを、インバータ回路Ｉ２および遅延回路Ｄ１に供給する。インバータ回路Ｉ２は、入力される信号Ｐを反転して生成される信号Ｑを、ＡＮＤ回路Ｌ１およびＮＯＲ回路Ｌ２に供給する。反転遅延回路Ｄ１は、入力される信号Ｐを反転遅延させて生成される信号Ｒを、ＡＮＤ回路Ｌ１およびＮＯＲ回路Ｌ２に供給する。ＡＮＤ回路Ｌ１は入力される信号Ｑ，Ｒの論理積を信号Ａとして出力し、ＮＯＲ回路Ｌ２はこれらの論理和の反転を信号Ｂとして出力する。
【００２８】
なお、図３に示すように反転遅延回路Ｄ１を設け、図４に示すように信号Ａ，Ｂの一方が確実にロウに設定された後に、他方の信号がハイに設定されるようにする。例えば、時刻ｔ１で信号Ｂが確実にロウに設定された後の時刻ｔ２に、信号Ａがハイに設定される。その理由は、仮に一方の信号がハイからロウに切り替わるのと同時に他方の信号がロウからハイに切り替わると、瞬間的に信号Ａ，Ｂが両方ともハイに設定され、結果的に正入力端子Ｖｐと負入力端子Ｖｎとが短絡して誤動作してしまうおそれがあるためである。
【００２９】
以下、図４を用いて、図２の増幅装置１００の動作を詳しく説明する。まずは、サブアンプＳＡ２の動作について中心に説明する。
【００３０】
時刻ｔ２で信号Ａがハイに設定されると、スイッチＳＷ４，ＳＷ７がオンする。これにより、サブアンプＳＡ２の非反転入力端子および反転入力端子が短絡され電圧差は０になるとともに、その出力電圧がスイッチＳＷ７を介してオフセット調整端子にフィードバック入力される。その結果、サブアンプＳＡ２の出力電圧Ｖｏｕｔｓ２は、上記（２）式に基づいて、下記（３）式のようになる。
Ｖｏｕｔｓ２＝Ｇｓ＊（０＋Ｖｏｆｓｓ）−ｇｓ＊Ｖｏｕｔｓ２ ・・・（３）
【００３１】
上記（３）式をまとめると下記（４）式のようになる。
Ｖｏｕｔｓ２＝Ｇｓ＊Ｖｏｆｓｓ／（１＋ｇｓ） ・・・（４）
【００３２】
仮にサブアンプＳＡ２のオフセット電圧Ｖｏｆｓｓが０であればＶｏｕｔｓ２＝０であるが、そうでない場合であっても、上記（４）式からわかるように、フィードバック制御することにより、オフセット電圧Ｖｏｆｓｓに起因するＧｓ＊Ｖｏｆｓｓの項の影響を小さくすることができる。このように、オフセット電圧の影響を小さくすることを、オフセットキャンセルと呼ぶ。
【００３３】
その後、時刻ｔ３で、信号Ａがロウに設定されて、スイッチＳＷ４，ＳＷ７がオフすると、サブアンプＳＡ２が自身のオフセットキャンセルを行う動作は終了する。このとき、上記（４）式の出力電圧Ｖｏｕｔ２に相当する電荷がコンデンサＣ２に蓄えられている。この電荷は、しばらくの間、少なくともクロック信号ＣＬＫの一周期程度はほとんど放電しない。
【００３４】
以上に説明したように、スイッチＳＷ４，ＳＷ７がオンである期間、すなわち、信号Ａがハイである期間、サブアンプＳＡ２は自身のオフセットキャンセルを行うとともに、コンデンサＣ２を充電する。
【００３５】
次に、時刻ｔ４で、信号Ｂがハイに設定されると、スイッチＳＷ３，ＳＷ８がオンする。これにより、サブアンプＳＡ２の非反転入力端子には入力電圧Ｖｐが、反転入力端子には入力電圧Ｖｎがそれぞれ入力される。このとき、コンデンサＣ２により上記（４）式で表される電圧がサブアンプＳＡ２のオフセット調整端子に入力されていることを考慮すると、サブアンプＳＡ２の出力電圧Ｖｏｕｔｓ２は、下記（５）式のようになる。
Ｖｏｕｔｓ２＝Ｇｓ＊（Ｖｐ−Ｖｎ＋Ｖｏｆｓｓ）−ｇｓ＊Ｇｓ＊Ｖｏｆｓｓ／（１＋ｇｓ） ・・・（５）
【００３６】
この出力電圧Ｖｏｕｔｓ２は、スイッチＳＷ８を介して、メインアンプＭＡのオフセット調整端子に入力される。また、メインアンプＭＡの非反転入力端子および入力端子には、それぞれ入力電圧Ｖｐ，Ｖｎが入力されている。よって、メインアンプＭＡの出力電圧Ｖａは、上記（１）式に基づいて、下記（６）式で表される。
Ｖａ＝Ｇｍ＊（Ｖｐ−Ｖｎ＋Ｖｏｆｓｍ）＋ｇｍ＊Ｖｏｕｔｓ２ ・・・（６）
【００３７】
上記（６）式に（５）式を代入して整理し、Ｖｐ−Ｖｎ＝Ｖｉｎと表記すると、出力電圧Ｖａは下記（７）式で表される。
Ｖａ＝（Ｇｍ＋ｇｍ＊Ｇｓ）＊Ｖｉｎ
＋Ｇｍ＊Ｖｏｓｆｍ＋Ｇｓ＊ｇｍ＊Ｖｏｆｓｓ／（１＋ｇｓ） ・・・（７）
【００３８】
ここで、ゲインｇｍ，ｇｓはゲインＧｍ，Ｇｓより十分大きくなるよう設計される。また、ゲインｇｍ，ｇｓが互いに等しくなるよう、メインアンプＭＡおよびサブアンプＳＡ１，ＳＡ２が形成される。そのため、上記（７）式は下記の（８）式で近似できる。
Ｖａ＝ｇｍ＊Ｇｓ＊Ｖｉｎ＋Ｇｍ＊Ｖｏｓｆｍ＋Ｇｓ＊Ｖｏｆｓｓ ・・・（８）
【００３９】
すなわち、メインアンプＭＡに入力される電圧差Ｖｉｎはｇｍ＊Ｇｓ倍されるのに対し、オフセット電圧Ｖｏｆｓｍ，ＶｏｆｓｓはそれぞれＧｍ，Ｇｓ倍しかされず、結果として、オフセット電圧Ｖｏｆｓｍ，Ｖｏｆｓｓの影響を低減できる。
【００４０】
このようにして、スイッチＳＷ３，ＳＷ８がオンの間、すなわち、信号Ｂがハイである間、サブアンプＳＡ２はメインアンプＭＡのオフセットキャンセルを行う。
【００４１】
その後、時刻ｔ５で信号Ｂがロウに設定されると、サブアンプＳＡ２の出力電圧Ｖｏｕｔｓ２が直接メインアンプＭＡのオフセット調整端子にはされなくなるが、上記（５）式の出力電圧Ｖｏｕｔｓ２に相当する電荷がコンデンサＣ０に蓄えられているため、時刻ｔ５以降も、コンデンサＣ０によりメインアンプＭＡのオフセットキャンセルを行うことができる。
【００４２】
ところで、時刻ｔ３で信号Ａがロウに設定されてスイッチＳＷ４，ＳＷ７がオフすると、コンデンサＣ２に蓄えられた電荷は徐々にリークする。そのため、周期的に信号Ａをハイに設定し、サブアンプＳＡ２の入力端子同士を出力して、出力電圧に基づいて自身のオフセットキャンセルを行うとともに、オフセットキャンセルを行うのに必要な電荷をコンデンサＣ２に蓄える。
【００４３】
以上のように、サブアンプＳＡ２は、信号Ａがハイである期間に入力端子同士が短絡されて自身のオフセットキャンセルを行う。また、信号Ｂがハイである期間に入力電圧Ｖｐ，Ｖｎが入力されてメインアンプＭＡのオフセットキャンセルを行う。
【００４４】
一方、時刻ｔ４〜ｔ５の信号Ｂがハイである期間では、スイッチＳＷ２，ＳＷ５がオンし、時刻ｔ２〜ｔ３におけるサブアンプＳＡ２と同様に、サブアンプＳＡ１が自身のオフセットキャンセルを行う。そして、時刻ｔ６で信号Ａがハイに設定されると、スイッチＳＷ１，ＳＷ６がオンし、時刻ｔ４〜ｔ５におけるサブアンプＳＡ２と同様に、サブアンプＳＡ１がメインアンプＭＡのオフセットキャンセルを行う。
【００４５】
すなわち、サブアンプＳＡ１は、信号Ｂがハイである期間に入力端子同士が短絡されて自身のオフセットキャンセルを行う。また、信号Ａがハイである期間に入力電圧Ｖｐ，Ｖｎが入力されてメインアンプＭＡのオフセットキャンセルを行う。
【００４６】
以上をまとめると、信号Ａがハイである期間（時刻ｔ２〜ｔ３，ｔ６〜ｔ７等）ではサブアンプＳＡ１がメインアンプＭＡのオフセットキャンセルを行い、信号Ｂがハイである期間（時刻ｔ４〜ｔ５，ｔ８〜ｔ９等）ではサブアンプＳＡ２がメインアンプＭＡのオフセットキャンセルを行う。また、信号Ａ，Ｂの両方がロウである期間（時刻ｔ３〜ｔ４，ｔ５〜ｔ６等）は、オフセットキャンセル用の電圧に相当する電荷が蓄えられたコンデンサＣ０がメインアンプＭＡのオフセットキャンセルを行う。信号Ａ，Ｂの両方がロウである期間は極めて短いため、コンデンサＣ０に蓄えられた電荷のリークはほとんど無視できる。
【００４７】
このようにして、メインアンプＭＡはオフセットキャンセルされた出力電圧Ｖａを連続的に出力できる。
【００４８】
仮に、サブアンプＳＡ１のみを設けた場合、メインアンプＭＡは、信号Ａがハイである期間（例えば時刻ｔ２〜ｔ３）はサブアンプＳＡ１により、その後の時刻ｔ３以降はコンデンサＣ０により、オフセットキャンセルされる。しかし、時間が経過するにつれてコンデンサＣ０に蓄えられた電荷はリークしてメインアンプＭＡのオフセット調整端子に入力される電圧が徐々に変化してしまう。そのため、例えば時刻ｔ５付近では、メインアンプＭＡは適切にオフセットキャンセルされなくなる。したがって、サブアンプＳＡ１のみを設けた場合は、メインアンプＭＡから適切な出力電圧Ｖａが得られる期間は時刻ｔ２〜ｔ４程度に限られてしまう。
【００４９】
これに対し、本実施形態では、２つのサブアンプＳＡ１，ＳＡ２を設け、交互にメインアンプＭＡのオフセットキャンセルを行うため、連続的に適切な出力電圧Ｖａが得られる。
【００５０】
このように、第１の実施形態では、２つのサブアンプＳＡ１，ＳＡ２を設け、自身のオフセットキャンセルと、メインアンプＭＡのオフセットキャンセルとを交互に行う。そのため、メインアンプＭＡからはオフセットキャンセルされた電圧が連続的に出力されるようになり、適切にオフセット電圧をキャンセルできる。結果として、電流電圧変換装置１の変換精度を向上させることができる。
【００５１】
以下、変形例をいくつか示す。
【００５２】
図５は、図２の第１の変形例である増幅装置１０１の回路図である。同図の増幅装置１０１は、入力電圧を増幅して出力するバッファＢ０〜Ｂ２を有する。バッファＢ０は、スイッチＳＷ６，ＳＷ８の接続ノードとメインアンプＭＡのオフセット調整端子との間に接続される。バッファＢ１はスイッチＳＷ５とサブアンプＳＡ１のオフセット調整端子との間に接続される。バッファＢ２はスイッチＳＷ８とサブアンプＳＡ２のオフセット調整端子との間にそれぞれ接続される。
【００５３】
ゲインｇｍ，ｇｓをゲインＧｍ，Ｇｓより十分大きくなるよう設計することで、上記（８）式に示すように、メインアンプＭＡのオフセットキャンセルができるが、ゲインｇｍ，ｇｓを十分に大きくできない場合は、図５に示すようにバッファを設ければよい。
【００５４】
メインアンプＭＡおよびサブアンプＳＡ１，ＳＡ２の各オフセット調整端子にはバッファＢ０〜Ｂ２によりそれぞれ増幅された電圧が入力される。したがって、仮にゲインｇｍ，ｇｓがゲインＧｍ，Ｇｓに比べて十分には大きくない場合であっても、ゲインｇｍ，ｇｓとバッファＢ０〜Ｂ２のゲインとの積がゲインＧｍ，Ｇｓより十分に大きければメインアンプＭＡのオフセットキャンセルを行うことができる。
【００５５】
図６は、図２の第２の変形例である増幅装置１０２の回路図である。同図の増幅装置１０２は、メインアンプＭＡの出力端子に抵抗Ｒｌおよび容量Ｃｌを含む平滑フィルタ１０を有し、平滑フィルタ１０の出力がアナログ電圧Ｖａとなる。例えば、抵抗Ｒｌは５．１ｋΩであり、容量Ｃｌは０．１μＦである。平滑フィルタ１０を設けることで、メインアンプＭＡの出力電圧が平滑化され、アナログ電圧Ｖａの精度がさらに向上する。
【００５６】
図７は、図２の第３の変形例である増幅装置１０３の回路図である。同図の増幅装置１０３は、サブアンプＳＡ１とスイッチＳＷ５との間に接続される比較器（第１の比較器）１１と、サブアンプＳＡ２とスイッチＳＷ７との間に接続される比較器（第２の比較器）１２とを有する。
【００５７】
比較器１２は、サブアンプＳＡ２の出力電圧と、閾値である基準電圧Ｖｒｅｆ（例えばＶｃｃ／２）とを比較し、サブアンプＳＡ２の出力電圧が大きい場合はハイを、小さい場合はロウを出力する。比較器１２の出力電圧はハイまたはロウの２値であり、サブアンプＳＡ２に対するシンク電流あるいはソース電流にそれぞれ対応する。
【００５８】
スイッチＳＷ４がオンのとき、サブアンプＳＡ２のオフセット電圧が正である（基準電圧Ｖｒｅｆより高い）場合、比較器１２の出力はハイとなり、サブアンプＳＡ２の出力は低くなる。一方、サブアンプＳＡ２のオフセット電圧が負である（基準電圧Ｖｒｅｆより低い）場合、比較器１２の出力はロウとなり、サブアンプＳＡ２の出力は高くなる。このようなフィードバック制御により、サブアンプＳＡ２はオフセットキャンセルされる。このとき、やはり上記（４）式の電圧Ｖｏｕｔ２に対応する電荷がコンデンサＣ２に蓄えられる。
【００５９】
同様に、比較器１１はサブアンプＳＡ１のオフセットキャンセルを行う。以下、図２の増幅装置１００と同様の原理によりオフセットキャンセルされた電圧ＶａがメインアンプＭＡから出力される。
【００６０】
増幅装置１０３では比較器１１，１２の出力がハイまたはロウであるため、サブアンプＳＡ１，ＳＡ２のオフセットキャンセルおよびコンデンサＣ１，Ｃ２の充放電を、より素早くできる。その結果、さらに電圧増幅の精度を向上できる。
【００６１】
図８は、図７の変形例を示す増幅装置１０４の回路図である。同図の増幅装置１０４は、図７の増幅装置１０３に加え、抵抗Ｒ１０〜Ｒ１３，Ｒ２０〜Ｒ２３を有する。
【００６２】
抵抗Ｒ２０はスイッチＳＷ３とサブアンプＳＡ２の非反転入力端子との間に接続される。抵抗Ｒ２１は正入力端子ＶｎとサブアンプＳＡ２の反転入力端子との間に接続される。抵抗Ｒ２２はサブアンプＳＡ２の非反転入力端子と基準電源端子Ｖｒｅｆとの間に接続される。抵抗Ｒ２３はサブアンプＳＡ２の反転入力端子と出力端子との間に接続される。
【００６３】
例えば、抵抗Ｒ２２，Ｒ２３を抵抗Ｒ２０，Ｒ２１の１０倍とすることで、サブアンプＳＡ２の非反転入力端子および反転入力端子間の電圧差がさらに１０倍され、比較器１２に入力される。その結果、比較器１２に入力される電圧値はその閾値である基準電圧Ｖｒｅｆ程度ではなく、これより確実に大きいまたは小さい電圧値となる。したがって、比較器１２の入出力特性が急峻でない場合や、閾値が基準電圧Ｖｒｅｆから多少ずれてしまった場合でも、比較器１２はサブアンプＳＡ２のオフセットキャンセルを行うことができる。
【００６４】
抵抗Ｒ１０〜Ｒ１３についても同様である。
【００６５】
以上、いくつかの変形例を説明したが、もちろんこれらを組み合わせてもよい。
【００６６】
各実施形態に係る増幅装置および電流電圧変換装置は、回路全体を同一の半導体基板上に形成してもよいし、回路の一部を別の半導体基板上に形成してもよい。また、プリント基板等にディスクリート部品を用いて実装してもよい。
【００６７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６８】
１ 電流電圧変換装置
１０ 平滑フィルタ
１１，１２ 比較器
１００〜１０４ 増幅装置
１５０ 遅延反転回路
２００ Ａ／Ｄ変換器
【技術分野】
【０００１】
本発明の実施形態は、増幅装置、増幅システムおよび電流電圧変換装置に関する。
【背景技術】
【０００２】
オペアンプは、例えば電流を電圧に変換する電流電圧変換装置に使用される。変換精度を高めるためには、オペアンプの反転入力端子に入力される電圧と、非反転入力端子に入力される電圧との差を正確に増幅しなければならない。
【０００３】
ところが、一般に、オペアンプは製造ばらつき等に起因するオフセット電圧を有する。そのため、オペアンプの反転入力端子および非反転入力端子に同一の電圧が入力された場合であっても、±５〜１０ｍＶ程度のオフセット電圧が出力され、変換精度が低下してしまうという問題がある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平３−３４６８３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
適切にオフセット電圧をキャンセルすることが可能な増幅装置、増幅システムおよびこれを用いた電流電圧変換装置を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、増幅装置は、メインアンプと、第１のサブアンプと、第２のサブアンプとを備える。前記メインアンプは、第１の入力電圧と第２の入力電圧との差を増幅した電圧を出力する。前記第１のサブアンプは、入力端子同士を短絡したときの出力電圧に基づいて自身のオフセットキャンセルを行い、前記第１の入力電圧および前記第２の入力電圧が入力されたときの出力電圧に基づいて前記メインアンプのオフセットキャンセルを行う。前記第２のサブアンプは、入力端子同士を短絡したときの出力電圧に基づいて自身のオフセットキャンセルを行い、前記第１の入力電圧および前記第２の入力電圧が入力されたときの出力電圧に基づいて前記メインアンプのオフセットキャンセルを行う。
【図面の簡単な説明】
【０００７】
【図１】電流電圧変換装置１の概略ブロック図。
【図２】一実施形態に係る増幅装置１００の回路図。
【図３】信号Ａ，Ｂを生成して増幅装置１００を制御する制御回路１５０の一例を示す回路図。
【図４】図３の制御回路１５０の各部の電圧波形図。
【図５】図２の第１の変形例である増幅装置１０１の回路図。
【図６】図２の第２の変形例である増幅装置１０２の回路図。
【図７】図２の第３の変形例である増幅装置１０３の回路図。
【図８】図７の変形例である増幅装置１０４。
【発明を実施するための形態】
【０００８】
以下、実施形態について、図面を参照しながら具体的に説明する。
【０００９】
（第１の実施形態）
図１は、電流電圧変換装置１の概略ブロック図である。この電流電圧変換装置１は、入力電流Ｉｉｎをデジタル電圧信号Ｖｄに変換するものである。例えば、この電流電圧変換装置１は車載され、デジタル電圧信号Ｖｄはマイコンに入力されて、リレーに流れる電流をモニタするために用いられる。
【００１０】
電流電圧変換装置１は、抵抗Ｒと、増幅装置１００と、制御回路１５０と、Ａ／Ｄ（Analog to Digital）変換器２００とを備える。
【００１１】
抵抗Ｒには入力電流Ｉｉｎが流れる。抵抗Ｒの一端は増幅装置１００の正入力端子Ｖｐに接続され、他端は接地されるとともに負入力端子Ｖｎに接続される。増幅装置１００は正入力端子Ｖｐの電圧と負転入力端子Ｖｎの電圧との差を増幅して、アナログ電圧Ｖａを出力する。制御回路１５０は増幅装置１００を制御する。Ａ／Ｄ変換器２００は増幅装置１００が出力するアナログ電圧Ｖａをアナログ−デジタル変換して、デジタル電圧信号Ｖｄを生成する。
【００１２】
具体的な数値例を挙げると、入力電流Ｉｉｎは０〜３Ａであり、抵抗Ｒは１００ｍΩである。したがって、増幅装置１００の両入力端子間の電圧差は０〜３００ｍＶである。一方、増幅装置１００は電圧差を、例えば１２．５倍に増幅する。したがって、増幅装置１００が出力するアナログ電圧Ｖａは０Ｖ〜３．７５Ｖとなる。Ａ／Ｄ変換器２００はこれを、例えば１２ビット精度のデジタル電圧信号Ｖｄに変換する。
【００１３】
増幅装置１００のオフセット電圧が１０ｍＶであるとすると、増幅装置１００により１２．５倍されて、出力されるアナログ電圧Ｖａは最大１２５ｍＶの誤差を持つことになる。これは、増幅装置１００が出力するアナログ電圧Ｖａの３．７５Ｖに対して３．３％以上の誤差となってしまう。
【００１４】
入力電流Ｉｉｎを高精度にデジタル電圧信号Ｖｄに変換するため、本実施形態では、以下のようにしてオフセット電圧をできるだけ小さくする。
【００１５】
図２は、一実施形態に係る増幅装置１００の回路図である。増幅装置１００は、メインアンプ（ＭＡＩＮ）ＭＡと、サブアンプ（ＳＵＢ）ＳＡ１，ＳＡ２と、スイッチＳＷ１〜ＳＷ８と、コンデンサＣ０〜Ｃ３とを備えている。これらは、例えば同一の半導体基板上に形成される。
【００１６】
メインアンプＭＡ、サブアンプＳＡ１，ＳＡ２はいずれも、非反転入力端子（＋）と、反転入力端子（−）と、オフセット調整端子（ｃ）と、出力端子とを有する。
【００１７】
メインアンプＭＡの非反転入力端子および反転入力端子に入力される電圧差をＶｉｎｍ、オフセット調整端子に入力される電圧をＶｃｍとすると、オフセット調整端子から非反転入力端子側または反転入力端子側に流れる電流をシンク（Sink）またはソース（Source）することにより、メインアンプＭＡは下記（１）式で表される電圧Ｖｏｕｔｍを出力する。
Ｖｏｕｔｍ＝Ｇｍ＊（Ｖｉｎｍ＋Ｖｏｆｓｍ）＋ｇｍ＊Ｖｃｍ ・・・（１）
ここで、Ｇｍ，ｇｍはメインアンプＭＡのゲインを示す定数であり、Ｖｏｆｓｍはそのオフセット電圧である。
【００１８】
また、サブアンプＳＡ１の非反転入力端子および反転入力端子に入力される電圧差をＶｉｎｓ、オフセット調整端子に入力される電圧をそれぞれＶｉｎｓ，Ｖｃｓとすると、オフセット調整端子から反転入力端子側または非反転入力端子側に流れる電流をシンクまたはソースすることにより、サブアンプＳＡ１は下記（２）式で表される電圧Ｖｏｕｔｓを出力する。
Ｖｏｕｔｓ＝Ｇｓ＊（Ｖｉｎｓ＋Ｖｏｆｓｓ）−ｇｓ＊Ｖｃｓ ・・・（２）
ここで、Ｇｓ，ｇｓはサブアンプＳＡ１のゲインを示す定数であり、Ｖｏｆｓｓはそのオフセット電圧である。
【００１９】
サブアンプＳＡ２をサブアンプＳＡ１と同一の半導体基板上に形成することにより、サブアンプＳＡ２の特性をサブアンプＳＡ１とほぼ同様にすることができる。
【００２０】
メインアンプＭＡおよびサブアンプＳＡ１，ＳＡ２には、電源電圧Ｖｃｃ（例えば５Ｖ）および基準電圧Ｖｒｅｆ（例えばＶｃｃ／２）が供給されている。実際は（１），（２）式より基準電圧Ｖｒｅｆだけ高い電圧が出力されているが、本明細書では、説明を簡略化するために基準電圧Ｖｒｅｆの項を省いて説明している。また、各アンプの出力電圧が基準電圧Ｖｒｅｆより高い（低い）場合、出力電圧は正（負）であるという。
【００２１】
図２の回路は以下のように構成されている。
【００２２】
増幅装置１００の正入力端子Ｖｐ（以下では、正入力端子Ｖｐへの入力電圧（第１の入力電圧）もＶｐと表記する）はメインアンプＭＡの非反転入力端子に接続される。一方、負入力端子Ｖｎ（以下では、負入力端子Ｖｎへの入力電圧（第２の入力電圧）もＶｎと表記する）は、メインアンプＭＡ、サブアンプＳＡ１，ＳＡ２の反転入力端子に接続される。スイッチＳＷ１，ＳＷ３は、正入力端子Ｖｐと、サブアンプＳＡ１，ＳＡ２の非反転入力端子との間にそれぞれ接続される。スイッチＳＷ２，ＳＷ４は、サブアンプＳＡ１，ＳＡ２の非反転入力端子と反転入力端子との間にそれぞれ接続される。
【００２３】
サブアンプＳＡ１の出力端子は、スイッチＳＷ５を介して自身のオフセット調整端子に接続されるとともに、スイッチＳＷ６を介してメインアンプＭＡのオフセット調整端子に接続される。また、サブアンプＳＡ２の出力端子は、スイッチＳＷ７を介して自身のオフセット調整端子に接続されるとともに、スイッチＳＷ８を介して、メインアンプＭＡのオフセット調整端子に接続される。メインアンプＭＡの出力電圧は増幅装置１００の出力であるアナログ電圧Ｖａとなる。
【００２４】
メインアンプＭＡ，サブアンプＳＡ１，ＳＡ２の各オフセット調整端子と電源端子−Ｖｃｃとの間には、それぞれコンデンサＣ０〜Ｃ２が接続される。電源端子−Ｖｃｃに供給される電圧は一定電圧であればよく、例えば−５Ｖである。
【００２５】
なお、各スイッチのうち、スイッチＳＷ１，ＳＷ４，ＳＷ６，ＳＷ７は、信号Ａがハイのときにオン（短絡）し、ロウの時にオフ（開放）する。一方、スイッチＳＷ２，ＳＷ３，ＳＷ５，ＳＷ８は、信号Ｂがハイのときにオンし、ロウの時にオフする。
【００２６】
図３は、信号Ａ，Ｂを生成して増幅装置１００を制御する制御回路１５０の一例を示す回路図である。制御回路１５０は、インバータ回路Ｉ１，Ｉ２と、反転遅延回路Ｄ１と、ＡＮＤ回路Ｌ１と、ＮＯＲ回路Ｌ２とを有する。反転遅延回路Ｄ１は、例えばヒステリシス特性を有するインバータを用いて構成される。また、図４は、図３の制御回路１５０の各部の電圧波形図である。
【００２７】
制御回路１５０には、所定周波数（例えば２０ｋＨｚ）のクロック信号ＣＬＫが入力される。インバータ回路Ｉ１は、クロック信号ＣＬＫを反転して生成される信号Ｐを、インバータ回路Ｉ２および遅延回路Ｄ１に供給する。インバータ回路Ｉ２は、入力される信号Ｐを反転して生成される信号Ｑを、ＡＮＤ回路Ｌ１およびＮＯＲ回路Ｌ２に供給する。反転遅延回路Ｄ１は、入力される信号Ｐを反転遅延させて生成される信号Ｒを、ＡＮＤ回路Ｌ１およびＮＯＲ回路Ｌ２に供給する。ＡＮＤ回路Ｌ１は入力される信号Ｑ，Ｒの論理積を信号Ａとして出力し、ＮＯＲ回路Ｌ２はこれらの論理和の反転を信号Ｂとして出力する。
【００２８】
なお、図３に示すように反転遅延回路Ｄ１を設け、図４に示すように信号Ａ，Ｂの一方が確実にロウに設定された後に、他方の信号がハイに設定されるようにする。例えば、時刻ｔ１で信号Ｂが確実にロウに設定された後の時刻ｔ２に、信号Ａがハイに設定される。その理由は、仮に一方の信号がハイからロウに切り替わるのと同時に他方の信号がロウからハイに切り替わると、瞬間的に信号Ａ，Ｂが両方ともハイに設定され、結果的に正入力端子Ｖｐと負入力端子Ｖｎとが短絡して誤動作してしまうおそれがあるためである。
【００２９】
以下、図４を用いて、図２の増幅装置１００の動作を詳しく説明する。まずは、サブアンプＳＡ２の動作について中心に説明する。
【００３０】
時刻ｔ２で信号Ａがハイに設定されると、スイッチＳＷ４，ＳＷ７がオンする。これにより、サブアンプＳＡ２の非反転入力端子および反転入力端子が短絡され電圧差は０になるとともに、その出力電圧がスイッチＳＷ７を介してオフセット調整端子にフィードバック入力される。その結果、サブアンプＳＡ２の出力電圧Ｖｏｕｔｓ２は、上記（２）式に基づいて、下記（３）式のようになる。
Ｖｏｕｔｓ２＝Ｇｓ＊（０＋Ｖｏｆｓｓ）−ｇｓ＊Ｖｏｕｔｓ２ ・・・（３）
【００３１】
上記（３）式をまとめると下記（４）式のようになる。
Ｖｏｕｔｓ２＝Ｇｓ＊Ｖｏｆｓｓ／（１＋ｇｓ） ・・・（４）
【００３２】
仮にサブアンプＳＡ２のオフセット電圧Ｖｏｆｓｓが０であればＶｏｕｔｓ２＝０であるが、そうでない場合であっても、上記（４）式からわかるように、フィードバック制御することにより、オフセット電圧Ｖｏｆｓｓに起因するＧｓ＊Ｖｏｆｓｓの項の影響を小さくすることができる。このように、オフセット電圧の影響を小さくすることを、オフセットキャンセルと呼ぶ。
【００３３】
その後、時刻ｔ３で、信号Ａがロウに設定されて、スイッチＳＷ４，ＳＷ７がオフすると、サブアンプＳＡ２が自身のオフセットキャンセルを行う動作は終了する。このとき、上記（４）式の出力電圧Ｖｏｕｔ２に相当する電荷がコンデンサＣ２に蓄えられている。この電荷は、しばらくの間、少なくともクロック信号ＣＬＫの一周期程度はほとんど放電しない。
【００３４】
以上に説明したように、スイッチＳＷ４，ＳＷ７がオンである期間、すなわち、信号Ａがハイである期間、サブアンプＳＡ２は自身のオフセットキャンセルを行うとともに、コンデンサＣ２を充電する。
【００３５】
次に、時刻ｔ４で、信号Ｂがハイに設定されると、スイッチＳＷ３，ＳＷ８がオンする。これにより、サブアンプＳＡ２の非反転入力端子には入力電圧Ｖｐが、反転入力端子には入力電圧Ｖｎがそれぞれ入力される。このとき、コンデンサＣ２により上記（４）式で表される電圧がサブアンプＳＡ２のオフセット調整端子に入力されていることを考慮すると、サブアンプＳＡ２の出力電圧Ｖｏｕｔｓ２は、下記（５）式のようになる。
Ｖｏｕｔｓ２＝Ｇｓ＊（Ｖｐ−Ｖｎ＋Ｖｏｆｓｓ）−ｇｓ＊Ｇｓ＊Ｖｏｆｓｓ／（１＋ｇｓ） ・・・（５）
【００３６】
この出力電圧Ｖｏｕｔｓ２は、スイッチＳＷ８を介して、メインアンプＭＡのオフセット調整端子に入力される。また、メインアンプＭＡの非反転入力端子および入力端子には、それぞれ入力電圧Ｖｐ，Ｖｎが入力されている。よって、メインアンプＭＡの出力電圧Ｖａは、上記（１）式に基づいて、下記（６）式で表される。
Ｖａ＝Ｇｍ＊（Ｖｐ−Ｖｎ＋Ｖｏｆｓｍ）＋ｇｍ＊Ｖｏｕｔｓ２ ・・・（６）
【００３７】
上記（６）式に（５）式を代入して整理し、Ｖｐ−Ｖｎ＝Ｖｉｎと表記すると、出力電圧Ｖａは下記（７）式で表される。
Ｖａ＝（Ｇｍ＋ｇｍ＊Ｇｓ）＊Ｖｉｎ
＋Ｇｍ＊Ｖｏｓｆｍ＋Ｇｓ＊ｇｍ＊Ｖｏｆｓｓ／（１＋ｇｓ） ・・・（７）
【００３８】
ここで、ゲインｇｍ，ｇｓはゲインＧｍ，Ｇｓより十分大きくなるよう設計される。また、ゲインｇｍ，ｇｓが互いに等しくなるよう、メインアンプＭＡおよびサブアンプＳＡ１，ＳＡ２が形成される。そのため、上記（７）式は下記の（８）式で近似できる。
Ｖａ＝ｇｍ＊Ｇｓ＊Ｖｉｎ＋Ｇｍ＊Ｖｏｓｆｍ＋Ｇｓ＊Ｖｏｆｓｓ ・・・（８）
【００３９】
すなわち、メインアンプＭＡに入力される電圧差Ｖｉｎはｇｍ＊Ｇｓ倍されるのに対し、オフセット電圧Ｖｏｆｓｍ，ＶｏｆｓｓはそれぞれＧｍ，Ｇｓ倍しかされず、結果として、オフセット電圧Ｖｏｆｓｍ，Ｖｏｆｓｓの影響を低減できる。
【００４０】
このようにして、スイッチＳＷ３，ＳＷ８がオンの間、すなわち、信号Ｂがハイである間、サブアンプＳＡ２はメインアンプＭＡのオフセットキャンセルを行う。
【００４１】
その後、時刻ｔ５で信号Ｂがロウに設定されると、サブアンプＳＡ２の出力電圧Ｖｏｕｔｓ２が直接メインアンプＭＡのオフセット調整端子にはされなくなるが、上記（５）式の出力電圧Ｖｏｕｔｓ２に相当する電荷がコンデンサＣ０に蓄えられているため、時刻ｔ５以降も、コンデンサＣ０によりメインアンプＭＡのオフセットキャンセルを行うことができる。
【００４２】
ところで、時刻ｔ３で信号Ａがロウに設定されてスイッチＳＷ４，ＳＷ７がオフすると、コンデンサＣ２に蓄えられた電荷は徐々にリークする。そのため、周期的に信号Ａをハイに設定し、サブアンプＳＡ２の入力端子同士を出力して、出力電圧に基づいて自身のオフセットキャンセルを行うとともに、オフセットキャンセルを行うのに必要な電荷をコンデンサＣ２に蓄える。
【００４３】
以上のように、サブアンプＳＡ２は、信号Ａがハイである期間に入力端子同士が短絡されて自身のオフセットキャンセルを行う。また、信号Ｂがハイである期間に入力電圧Ｖｐ，Ｖｎが入力されてメインアンプＭＡのオフセットキャンセルを行う。
【００４４】
一方、時刻ｔ４〜ｔ５の信号Ｂがハイである期間では、スイッチＳＷ２，ＳＷ５がオンし、時刻ｔ２〜ｔ３におけるサブアンプＳＡ２と同様に、サブアンプＳＡ１が自身のオフセットキャンセルを行う。そして、時刻ｔ６で信号Ａがハイに設定されると、スイッチＳＷ１，ＳＷ６がオンし、時刻ｔ４〜ｔ５におけるサブアンプＳＡ２と同様に、サブアンプＳＡ１がメインアンプＭＡのオフセットキャンセルを行う。
【００４５】
すなわち、サブアンプＳＡ１は、信号Ｂがハイである期間に入力端子同士が短絡されて自身のオフセットキャンセルを行う。また、信号Ａがハイである期間に入力電圧Ｖｐ，Ｖｎが入力されてメインアンプＭＡのオフセットキャンセルを行う。
【００４６】
以上をまとめると、信号Ａがハイである期間（時刻ｔ２〜ｔ３，ｔ６〜ｔ７等）ではサブアンプＳＡ１がメインアンプＭＡのオフセットキャンセルを行い、信号Ｂがハイである期間（時刻ｔ４〜ｔ５，ｔ８〜ｔ９等）ではサブアンプＳＡ２がメインアンプＭＡのオフセットキャンセルを行う。また、信号Ａ，Ｂの両方がロウである期間（時刻ｔ３〜ｔ４，ｔ５〜ｔ６等）は、オフセットキャンセル用の電圧に相当する電荷が蓄えられたコンデンサＣ０がメインアンプＭＡのオフセットキャンセルを行う。信号Ａ，Ｂの両方がロウである期間は極めて短いため、コンデンサＣ０に蓄えられた電荷のリークはほとんど無視できる。
【００４７】
このようにして、メインアンプＭＡはオフセットキャンセルされた出力電圧Ｖａを連続的に出力できる。
【００４８】
仮に、サブアンプＳＡ１のみを設けた場合、メインアンプＭＡは、信号Ａがハイである期間（例えば時刻ｔ２〜ｔ３）はサブアンプＳＡ１により、その後の時刻ｔ３以降はコンデンサＣ０により、オフセットキャンセルされる。しかし、時間が経過するにつれてコンデンサＣ０に蓄えられた電荷はリークしてメインアンプＭＡのオフセット調整端子に入力される電圧が徐々に変化してしまう。そのため、例えば時刻ｔ５付近では、メインアンプＭＡは適切にオフセットキャンセルされなくなる。したがって、サブアンプＳＡ１のみを設けた場合は、メインアンプＭＡから適切な出力電圧Ｖａが得られる期間は時刻ｔ２〜ｔ４程度に限られてしまう。
【００４９】
これに対し、本実施形態では、２つのサブアンプＳＡ１，ＳＡ２を設け、交互にメインアンプＭＡのオフセットキャンセルを行うため、連続的に適切な出力電圧Ｖａが得られる。
【００５０】
このように、第１の実施形態では、２つのサブアンプＳＡ１，ＳＡ２を設け、自身のオフセットキャンセルと、メインアンプＭＡのオフセットキャンセルとを交互に行う。そのため、メインアンプＭＡからはオフセットキャンセルされた電圧が連続的に出力されるようになり、適切にオフセット電圧をキャンセルできる。結果として、電流電圧変換装置１の変換精度を向上させることができる。
【００５１】
以下、変形例をいくつか示す。
【００５２】
図５は、図２の第１の変形例である増幅装置１０１の回路図である。同図の増幅装置１０１は、入力電圧を増幅して出力するバッファＢ０〜Ｂ２を有する。バッファＢ０は、スイッチＳＷ６，ＳＷ８の接続ノードとメインアンプＭＡのオフセット調整端子との間に接続される。バッファＢ１はスイッチＳＷ５とサブアンプＳＡ１のオフセット調整端子との間に接続される。バッファＢ２はスイッチＳＷ８とサブアンプＳＡ２のオフセット調整端子との間にそれぞれ接続される。
【００５３】
ゲインｇｍ，ｇｓをゲインＧｍ，Ｇｓより十分大きくなるよう設計することで、上記（８）式に示すように、メインアンプＭＡのオフセットキャンセルができるが、ゲインｇｍ，ｇｓを十分に大きくできない場合は、図５に示すようにバッファを設ければよい。
【００５４】
メインアンプＭＡおよびサブアンプＳＡ１，ＳＡ２の各オフセット調整端子にはバッファＢ０〜Ｂ２によりそれぞれ増幅された電圧が入力される。したがって、仮にゲインｇｍ，ｇｓがゲインＧｍ，Ｇｓに比べて十分には大きくない場合であっても、ゲインｇｍ，ｇｓとバッファＢ０〜Ｂ２のゲインとの積がゲインＧｍ，Ｇｓより十分に大きければメインアンプＭＡのオフセットキャンセルを行うことができる。
【００５５】
図６は、図２の第２の変形例である増幅装置１０２の回路図である。同図の増幅装置１０２は、メインアンプＭＡの出力端子に抵抗Ｒｌおよび容量Ｃｌを含む平滑フィルタ１０を有し、平滑フィルタ１０の出力がアナログ電圧Ｖａとなる。例えば、抵抗Ｒｌは５．１ｋΩであり、容量Ｃｌは０．１μＦである。平滑フィルタ１０を設けることで、メインアンプＭＡの出力電圧が平滑化され、アナログ電圧Ｖａの精度がさらに向上する。
【００５６】
図７は、図２の第３の変形例である増幅装置１０３の回路図である。同図の増幅装置１０３は、サブアンプＳＡ１とスイッチＳＷ５との間に接続される比較器（第１の比較器）１１と、サブアンプＳＡ２とスイッチＳＷ７との間に接続される比較器（第２の比較器）１２とを有する。
【００５７】
比較器１２は、サブアンプＳＡ２の出力電圧と、閾値である基準電圧Ｖｒｅｆ（例えばＶｃｃ／２）とを比較し、サブアンプＳＡ２の出力電圧が大きい場合はハイを、小さい場合はロウを出力する。比較器１２の出力電圧はハイまたはロウの２値であり、サブアンプＳＡ２に対するシンク電流あるいはソース電流にそれぞれ対応する。
【００５８】
スイッチＳＷ４がオンのとき、サブアンプＳＡ２のオフセット電圧が正である（基準電圧Ｖｒｅｆより高い）場合、比較器１２の出力はハイとなり、サブアンプＳＡ２の出力は低くなる。一方、サブアンプＳＡ２のオフセット電圧が負である（基準電圧Ｖｒｅｆより低い）場合、比較器１２の出力はロウとなり、サブアンプＳＡ２の出力は高くなる。このようなフィードバック制御により、サブアンプＳＡ２はオフセットキャンセルされる。このとき、やはり上記（４）式の電圧Ｖｏｕｔ２に対応する電荷がコンデンサＣ２に蓄えられる。
【００５９】
同様に、比較器１１はサブアンプＳＡ１のオフセットキャンセルを行う。以下、図２の増幅装置１００と同様の原理によりオフセットキャンセルされた電圧ＶａがメインアンプＭＡから出力される。
【００６０】
増幅装置１０３では比較器１１，１２の出力がハイまたはロウであるため、サブアンプＳＡ１，ＳＡ２のオフセットキャンセルおよびコンデンサＣ１，Ｃ２の充放電を、より素早くできる。その結果、さらに電圧増幅の精度を向上できる。
【００６１】
図８は、図７の変形例を示す増幅装置１０４の回路図である。同図の増幅装置１０４は、図７の増幅装置１０３に加え、抵抗Ｒ１０〜Ｒ１３，Ｒ２０〜Ｒ２３を有する。
【００６２】
抵抗Ｒ２０はスイッチＳＷ３とサブアンプＳＡ２の非反転入力端子との間に接続される。抵抗Ｒ２１は正入力端子ＶｎとサブアンプＳＡ２の反転入力端子との間に接続される。抵抗Ｒ２２はサブアンプＳＡ２の非反転入力端子と基準電源端子Ｖｒｅｆとの間に接続される。抵抗Ｒ２３はサブアンプＳＡ２の反転入力端子と出力端子との間に接続される。
【００６３】
例えば、抵抗Ｒ２２，Ｒ２３を抵抗Ｒ２０，Ｒ２１の１０倍とすることで、サブアンプＳＡ２の非反転入力端子および反転入力端子間の電圧差がさらに１０倍され、比較器１２に入力される。その結果、比較器１２に入力される電圧値はその閾値である基準電圧Ｖｒｅｆ程度ではなく、これより確実に大きいまたは小さい電圧値となる。したがって、比較器１２の入出力特性が急峻でない場合や、閾値が基準電圧Ｖｒｅｆから多少ずれてしまった場合でも、比較器１２はサブアンプＳＡ２のオフセットキャンセルを行うことができる。
【００６４】
抵抗Ｒ１０〜Ｒ１３についても同様である。
【００６５】
以上、いくつかの変形例を説明したが、もちろんこれらを組み合わせてもよい。
【００６６】
各実施形態に係る増幅装置および電流電圧変換装置は、回路全体を同一の半導体基板上に形成してもよいし、回路の一部を別の半導体基板上に形成してもよい。また、プリント基板等にディスクリート部品を用いて実装してもよい。
【００６７】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６８】
１ 電流電圧変換装置
１０ 平滑フィルタ
１１，１２ 比較器
１００〜１０４ 増幅装置
１５０ 遅延反転回路
２００ Ａ／Ｄ変換器
【特許請求の範囲】
【請求項１】
入力電流を、対応するデジタル電圧信号に変換する電流電圧変換装置であって、
前記入力電流が流れる抵抗と、
前記抵抗の一端が正入力端子に接続され、他端が負入力端子に接続される増幅装置と、
前記増幅装置を制御する制御回路と、
前記増幅装置の出力電圧をアナログ−デジタル変換して、前記デジタル電圧信号を生成するＡ／Ｄ変換器と、を備え、
前記増幅装置は、
前記抵抗の一端の電圧と前記抵抗の他端の電圧との差を増幅した電圧を出力するメインアンプと、
入力端子同士を短絡したときの出力信号に基づいて自身のオフセットキャンセルを行い、前記抵抗の一端の電圧および前記抵抗の他端の電圧が入力されたときの出力信号に基づいて前記メインアンプのオフセットキャンセルを行う第１のサブアンプと、
入力端子同士を短絡したときの出力信号に基づいて自身のオフセットキャンセルを行い、前記抵抗の一端の電圧および前記抵抗の他端の電圧が入力されたときの出力信号に基づいて前記メインアンプのオフセットキャンセルを行う第２のサブアンプと、
前記メインアンプの出力信号を平滑化する平滑フィルタと、
前記抵抗の一端の電圧を前記第１のサブアンプに入力するか否かを切り替える第１のスイッチと、
前記第１のサブアンプの入力端子同士を短絡するか否かを切り替える第２のスイッチと、
前記抵抗の他端の電圧を前記第２のサブアンプに入力するか否かを切り替える第３のスイッチと、
前記第２のサブアンプの入力端子同士を短絡するか否かを切り替える第４のスイッチと、
前記第１のサブアンプの出力信号に基づいて自身のオフセットキャンセルを行うか否かを切り替える第５のスイッチと、
前記第１のサブアンプの出力信号に基づいて前記メインアンプのオフセットキャンセルを行うか否かを切り替える第６のスイッチと、
前記第２のサブアンプの出力信号に基づいて自身のオフセットキャンセルを行うか否かを切り替える第７のスイッチと、
前記第２のサブアンプの出力信号に基づいて前記メインアンプのオフセットキャンセルを行うか否かを切り替える第８のスイッチと、
前記第１のサブアンプの入力端子同士を短絡したときの前記第１のサブアンプの出力信号を増幅する第１のバッファと、
前記第２のサブアンプの入力端子同士を短絡したときの前記第２のサブアンプの出力信号を増幅する第２のバッファと、
前記抵抗の一端の電圧および抵抗の他端の電圧が入力されたときの前記第１のサブアンプの出力信号、または、前記抵抗の一端の電圧および抵抗の他端の電圧が入力されたときの前記第２のサブアンプの出力信号を増幅する第３のバッファと、
前記第１のサブアンプの出力信号と予め定めた閾値とを比較する第１の比較器と、
前記第２のサブアンプの出力信号と予め定めた閾値とを比較する第２の比較器と、を有し、
前記第１のサブアンプは、前記第１の比較器の出力に基づいてオフセットキャンセルされ、
前記第２のサブアンプは、前記第２の比較器の出力に基づいてオフセットキャンセルされ、
前記メインアンプは、前記第３のバッファに基づいてオフセットキャンセルされ、
前記制御回路は、
前記第１、第４、第６、第７のスイッチを同じタイミングでオンまたはオフさせ、
前記第２、第３、第５、第８のスイッチを同じタイミング、かつ、前記第１のスイッチがオフのときにオンさせることを特徴とする電流電圧変換装置。
【請求項２】
第１の入力電圧と第２の入力電圧との差を増幅した電圧を出力するメインアンプと、
入力端子同士を短絡したときの出力信号に基づいて自身のオフセットキャンセルを行い、前記第１の入力電圧および前記第２の入力電圧が入力されたときの出力信号に基づいて前記メインアンプのオフセットキャンセルを行う第１のサブアンプと、
入力端子同士を短絡したときの出力信号に基づいて自身のオフセットキャンセルを行い、前記第１の入力電圧および前記第２の入力電圧が入力されたときの出力信号に基づいて前記メインアンプのオフセットキャンセルを行う第２のサブアンプと、を備えることを特徴とする増幅装置。
【請求項３】
前記第１および第２のサブアンプの一方が自身のオフセットキャンセルを行うときは、他方が前記メインアンプのオフセットキャンセルを行うことを特徴とする請求項２に記載の増幅装置。
【請求項４】
前記第１の入力電圧を前記第１のサブアンプに入力するか否かを切り替える第１のスイッチと、
前記第１のサブアンプの入力端子同士を短絡するか否かを切り替える第２のスイッチと、
前記第２の入力電圧を前記第２のサブアンプに入力するか否かを切り替える第３のスイッチと、
前記第２のサブアンプの入力端子同士を短絡するか否かを切り替える第４のスイッチと、
前記第１のサブアンプの出力信号に基づいて自身のオフセットキャンセルを行うか否かを切り替える第５のスイッチと、
前記第１のサブアンプの出力信号に基づいて前記メインアンプのオフセットキャンセルを行うか否かを切り替える第６のスイッチと、
前記第２のサブアンプの出力信号に基づいて自身のオフセットキャンセルを行うか否かを切り替える第７のスイッチと、
前記第２のサブアンプの出力信号に基づいて前記メインアンプのオフセットキャンセルを行うか否かを切り替える第８のスイッチと、を備え、
前記第１、第４、第６、第７のスイッチは同じタイミングでオンまたはオフし、
前記第２、第３、第５、第８のスイッチは同じタイミング、かつ、前記第１のスイッチがオフのときにオンすることを特徴とする請求項２または３に記載の増幅装置。
【請求項５】
前記第１のサブアンプの入力端子同士を短絡したときの前記第１のサブアンプの出力信号を増幅する第１のバッファと、
前記第２のサブアンプの入力端子同士を短絡したときの前記第２のサブアンプの出力信号を増幅する第２のバッファと、
前記第１の入力電圧および第２の入力電圧が入力されたときの前記第１のサブアンプの出力信号、または、前記第１の入力電圧および第２の入力電圧が入力されたときの前記第２のサブアンプの出力信号を増幅する第３のバッファと、を備え、
前記第１のサブアンプは、前記第１のバッファの出力に基づいてオフセットキャンセルされ、
前記第２のサブアンプは、前記第２のバッファの出力に基づいてオフセットキャンセルされ、
前記メインアンプは、前記第３のバッファに基づいてオフセットキャンセルされることを特徴とする請求項２乃至４のいずれかに記載の増幅装置。
【請求項６】
前記メインアンプの出力信号を平滑化する平滑フィルタを備えることを特徴とする請求項２乃至５のいずれかに記載の増幅装置。
【請求項７】
前記第１のサブアンプの出力信号と予め定めた閾値とを比較する第１の比較器と、
前記第２のサブアンプの出力信号と予め定めた閾値とを比較する第２の比較器と、を備え、
前記第１のサブアンプは、前記第１の比較器の出力に基づいてオフセットキャンセルされ、
前記第２のサブアンプは、前記第２の比較器の出力に基づいてオフセットキャンセルされることを特徴とする請求項２乃至６のいずれかに記載の増幅装置。
【請求項８】
前記第１の入力電圧は、第１の抵抗を介して前記第１のサブアンプの第１の入力端子に入力され、
前記第２の入力電圧は、第２の抵抗を介して前記第１のサブアンプの第２の入力端子に入力され、
前記第１の入力端子と基準電圧端子との間に第３の抵抗が接続され、
前記第１の入力端子と、前記第１のサブアンプの出力端子との間に第４の抵抗が接続され、
前記第３の抵抗および前記第４の抵抗は、前記第１の抵抗および前記第２の抵抗より大きく、
前記第１の入力電圧は、第５の抵抗を介して前記第２のサブアンプの第３の入力端子に入力され、
前記第２の入力電圧は、第６の抵抗を介して前記第２のサブアンプの第４の入力端子に入力され、
前記第３の入力端子と基準電圧端子との間に第７の抵抗が接続され、
前記第３の入力端子と、前記第２のサブアンプの出力端子との間に第８の抵抗が接続され、
前記第７の抵抗および前記第８の抵抗は、前記第５の抵抗および前記第６の抵抗より大きいことを特徴とする請求項２乃至７のいずれかに記載の増幅装置。
【請求項９】
第１の入力電圧と第２の入力電圧との差を増幅した電圧を出力するメインアンプと、
入力端子同士を短絡したときの出力信号に基づいて自身のオフセットキャンセルを行い、前記第１の入力電圧および前記第２の入力電圧が入力されたときの出力信号に基づいて前記メインアンプのオフセットキャンセルを行う第１のサブアンプと、
入力端子同士を短絡したときの出力信号に基づいて自身のオフセットキャンセルを行い、前記第１の入力電圧および前記第２の入力電圧が入力されたときの出力信号に基づいて前記メインアンプのオフセットキャンセルを行う第２のサブアンプと、
前記第１および第２のサブアンプの一方が自身のオフセットキャンセルを行うときは、他方が前記メインアンプのオフセットキャンセルを行うよう制御する制御回路と、を備えることを特徴とする増幅システム。
【請求項１０】
前記第１の入力電圧を前記第１のサブアンプに入力するか否かを切り替える第１のスイッチと、
前記第１のサブアンプの入力端子同士を短絡するか否かを切り替える第２のスイッチと、
前記第２の入力電圧を前記第２のサブアンプに入力するか否かを切り替える第３のスイッチと、
前記第２のサブアンプの入力端子同士を短絡するか否かを切り替える第４のスイッチと、
前記第１のサブアンプの出力信号に基づいて自身のオフセットキャンセルを行うか否かを切り替える第５のスイッチと、
前記第１のサブアンプの出力信号に基づいて前記メインアンプのオフセットキャンセルを行うか否かを切り替える第６のスイッチと、
前記第２のサブアンプの出力信号に基づいて自身のオフセットキャンセルを行うか否かを切り替える第７のスイッチと、
前記第２のサブアンプの出力信号に基づいて前記メインアンプのオフセットキャンセルを行うか否かを切り替える第８のスイッチと、を備え、
前記制御回路は、
前記第１、第４、第６、第７のスイッチを同じタイミングでオンまたはオフさせ、
前記第２、第３、第５、第８のスイッチを同じタイミング、かつ、前記第１のスイッチがオフのときにオンさせることを特徴とする請求項９に記載の増幅装置。
【請求項１１】
入力電流を、対応するデジタル電圧信号に変換する電流電圧変換装置であって、
前記入力電流が流れる抵抗と、
前記抵抗の一端が正入力端子に接続され、他端が負入力端子に接続される増幅装置と、
前記増幅装置の出力電圧をアナログ−デジタル変換して、前記デジタル電圧信号を生成するＡ／Ｄ変換器と、を備え、
前記増幅装置は、
前記抵抗の一端の電圧と前記抵抗の他端の電圧との差を増幅した電圧を出力するメインアンプと、
入力端子同士を短絡したときの出力信号に基づいて自身のオフセットキャンセルを行い、前記抵抗の一端の電圧および前記抵抗の他端の電圧が入力されたときの出力信号に基づいて前記メインアンプのオフセットキャンセルを行う第１のサブアンプと、
入力端子同士を短絡したときの出力信号に基づいて自身のオフセットキャンセルを行い、前記抵抗の一端の電圧および前記抵抗の他端の電圧が入力されたときの出力信号に基づいて前記メインアンプのオフセットキャンセルを行う第２のサブアンプと、を有することを特徴とする電流電圧変換装置。
【請求項１】
入力電流を、対応するデジタル電圧信号に変換する電流電圧変換装置であって、
前記入力電流が流れる抵抗と、
前記抵抗の一端が正入力端子に接続され、他端が負入力端子に接続される増幅装置と、
前記増幅装置を制御する制御回路と、
前記増幅装置の出力電圧をアナログ−デジタル変換して、前記デジタル電圧信号を生成するＡ／Ｄ変換器と、を備え、
前記増幅装置は、
前記抵抗の一端の電圧と前記抵抗の他端の電圧との差を増幅した電圧を出力するメインアンプと、
入力端子同士を短絡したときの出力信号に基づいて自身のオフセットキャンセルを行い、前記抵抗の一端の電圧および前記抵抗の他端の電圧が入力されたときの出力信号に基づいて前記メインアンプのオフセットキャンセルを行う第１のサブアンプと、
入力端子同士を短絡したときの出力信号に基づいて自身のオフセットキャンセルを行い、前記抵抗の一端の電圧および前記抵抗の他端の電圧が入力されたときの出力信号に基づいて前記メインアンプのオフセットキャンセルを行う第２のサブアンプと、
前記メインアンプの出力信号を平滑化する平滑フィルタと、
前記抵抗の一端の電圧を前記第１のサブアンプに入力するか否かを切り替える第１のスイッチと、
前記第１のサブアンプの入力端子同士を短絡するか否かを切り替える第２のスイッチと、
前記抵抗の他端の電圧を前記第２のサブアンプに入力するか否かを切り替える第３のスイッチと、
前記第２のサブアンプの入力端子同士を短絡するか否かを切り替える第４のスイッチと、
前記第１のサブアンプの出力信号に基づいて自身のオフセットキャンセルを行うか否かを切り替える第５のスイッチと、
前記第１のサブアンプの出力信号に基づいて前記メインアンプのオフセットキャンセルを行うか否かを切り替える第６のスイッチと、
前記第２のサブアンプの出力信号に基づいて自身のオフセットキャンセルを行うか否かを切り替える第７のスイッチと、
前記第２のサブアンプの出力信号に基づいて前記メインアンプのオフセットキャンセルを行うか否かを切り替える第８のスイッチと、
前記第１のサブアンプの入力端子同士を短絡したときの前記第１のサブアンプの出力信号を増幅する第１のバッファと、
前記第２のサブアンプの入力端子同士を短絡したときの前記第２のサブアンプの出力信号を増幅する第２のバッファと、
前記抵抗の一端の電圧および抵抗の他端の電圧が入力されたときの前記第１のサブアンプの出力信号、または、前記抵抗の一端の電圧および抵抗の他端の電圧が入力されたときの前記第２のサブアンプの出力信号を増幅する第３のバッファと、
前記第１のサブアンプの出力信号と予め定めた閾値とを比較する第１の比較器と、
前記第２のサブアンプの出力信号と予め定めた閾値とを比較する第２の比較器と、を有し、
前記第１のサブアンプは、前記第１の比較器の出力に基づいてオフセットキャンセルされ、
前記第２のサブアンプは、前記第２の比較器の出力に基づいてオフセットキャンセルされ、
前記メインアンプは、前記第３のバッファに基づいてオフセットキャンセルされ、
前記制御回路は、
前記第１、第４、第６、第７のスイッチを同じタイミングでオンまたはオフさせ、
前記第２、第３、第５、第８のスイッチを同じタイミング、かつ、前記第１のスイッチがオフのときにオンさせることを特徴とする電流電圧変換装置。
【請求項２】
第１の入力電圧と第２の入力電圧との差を増幅した電圧を出力するメインアンプと、
入力端子同士を短絡したときの出力信号に基づいて自身のオフセットキャンセルを行い、前記第１の入力電圧および前記第２の入力電圧が入力されたときの出力信号に基づいて前記メインアンプのオフセットキャンセルを行う第１のサブアンプと、
入力端子同士を短絡したときの出力信号に基づいて自身のオフセットキャンセルを行い、前記第１の入力電圧および前記第２の入力電圧が入力されたときの出力信号に基づいて前記メインアンプのオフセットキャンセルを行う第２のサブアンプと、を備えることを特徴とする増幅装置。
【請求項３】
前記第１および第２のサブアンプの一方が自身のオフセットキャンセルを行うときは、他方が前記メインアンプのオフセットキャンセルを行うことを特徴とする請求項２に記載の増幅装置。
【請求項４】
前記第１の入力電圧を前記第１のサブアンプに入力するか否かを切り替える第１のスイッチと、
前記第１のサブアンプの入力端子同士を短絡するか否かを切り替える第２のスイッチと、
前記第２の入力電圧を前記第２のサブアンプに入力するか否かを切り替える第３のスイッチと、
前記第２のサブアンプの入力端子同士を短絡するか否かを切り替える第４のスイッチと、
前記第１のサブアンプの出力信号に基づいて自身のオフセットキャンセルを行うか否かを切り替える第５のスイッチと、
前記第１のサブアンプの出力信号に基づいて前記メインアンプのオフセットキャンセルを行うか否かを切り替える第６のスイッチと、
前記第２のサブアンプの出力信号に基づいて自身のオフセットキャンセルを行うか否かを切り替える第７のスイッチと、
前記第２のサブアンプの出力信号に基づいて前記メインアンプのオフセットキャンセルを行うか否かを切り替える第８のスイッチと、を備え、
前記第１、第４、第６、第７のスイッチは同じタイミングでオンまたはオフし、
前記第２、第３、第５、第８のスイッチは同じタイミング、かつ、前記第１のスイッチがオフのときにオンすることを特徴とする請求項２または３に記載の増幅装置。
【請求項５】
前記第１のサブアンプの入力端子同士を短絡したときの前記第１のサブアンプの出力信号を増幅する第１のバッファと、
前記第２のサブアンプの入力端子同士を短絡したときの前記第２のサブアンプの出力信号を増幅する第２のバッファと、
前記第１の入力電圧および第２の入力電圧が入力されたときの前記第１のサブアンプの出力信号、または、前記第１の入力電圧および第２の入力電圧が入力されたときの前記第２のサブアンプの出力信号を増幅する第３のバッファと、を備え、
前記第１のサブアンプは、前記第１のバッファの出力に基づいてオフセットキャンセルされ、
前記第２のサブアンプは、前記第２のバッファの出力に基づいてオフセットキャンセルされ、
前記メインアンプは、前記第３のバッファに基づいてオフセットキャンセルされることを特徴とする請求項２乃至４のいずれかに記載の増幅装置。
【請求項６】
前記メインアンプの出力信号を平滑化する平滑フィルタを備えることを特徴とする請求項２乃至５のいずれかに記載の増幅装置。
【請求項７】
前記第１のサブアンプの出力信号と予め定めた閾値とを比較する第１の比較器と、
前記第２のサブアンプの出力信号と予め定めた閾値とを比較する第２の比較器と、を備え、
前記第１のサブアンプは、前記第１の比較器の出力に基づいてオフセットキャンセルされ、
前記第２のサブアンプは、前記第２の比較器の出力に基づいてオフセットキャンセルされることを特徴とする請求項２乃至６のいずれかに記載の増幅装置。
【請求項８】
前記第１の入力電圧は、第１の抵抗を介して前記第１のサブアンプの第１の入力端子に入力され、
前記第２の入力電圧は、第２の抵抗を介して前記第１のサブアンプの第２の入力端子に入力され、
前記第１の入力端子と基準電圧端子との間に第３の抵抗が接続され、
前記第１の入力端子と、前記第１のサブアンプの出力端子との間に第４の抵抗が接続され、
前記第３の抵抗および前記第４の抵抗は、前記第１の抵抗および前記第２の抵抗より大きく、
前記第１の入力電圧は、第５の抵抗を介して前記第２のサブアンプの第３の入力端子に入力され、
前記第２の入力電圧は、第６の抵抗を介して前記第２のサブアンプの第４の入力端子に入力され、
前記第３の入力端子と基準電圧端子との間に第７の抵抗が接続され、
前記第３の入力端子と、前記第２のサブアンプの出力端子との間に第８の抵抗が接続され、
前記第７の抵抗および前記第８の抵抗は、前記第５の抵抗および前記第６の抵抗より大きいことを特徴とする請求項２乃至７のいずれかに記載の増幅装置。
【請求項９】
第１の入力電圧と第２の入力電圧との差を増幅した電圧を出力するメインアンプと、
入力端子同士を短絡したときの出力信号に基づいて自身のオフセットキャンセルを行い、前記第１の入力電圧および前記第２の入力電圧が入力されたときの出力信号に基づいて前記メインアンプのオフセットキャンセルを行う第１のサブアンプと、
入力端子同士を短絡したときの出力信号に基づいて自身のオフセットキャンセルを行い、前記第１の入力電圧および前記第２の入力電圧が入力されたときの出力信号に基づいて前記メインアンプのオフセットキャンセルを行う第２のサブアンプと、
前記第１および第２のサブアンプの一方が自身のオフセットキャンセルを行うときは、他方が前記メインアンプのオフセットキャンセルを行うよう制御する制御回路と、を備えることを特徴とする増幅システム。
【請求項１０】
前記第１の入力電圧を前記第１のサブアンプに入力するか否かを切り替える第１のスイッチと、
前記第１のサブアンプの入力端子同士を短絡するか否かを切り替える第２のスイッチと、
前記第２の入力電圧を前記第２のサブアンプに入力するか否かを切り替える第３のスイッチと、
前記第２のサブアンプの入力端子同士を短絡するか否かを切り替える第４のスイッチと、
前記第１のサブアンプの出力信号に基づいて自身のオフセットキャンセルを行うか否かを切り替える第５のスイッチと、
前記第１のサブアンプの出力信号に基づいて前記メインアンプのオフセットキャンセルを行うか否かを切り替える第６のスイッチと、
前記第２のサブアンプの出力信号に基づいて自身のオフセットキャンセルを行うか否かを切り替える第７のスイッチと、
前記第２のサブアンプの出力信号に基づいて前記メインアンプのオフセットキャンセルを行うか否かを切り替える第８のスイッチと、を備え、
前記制御回路は、
前記第１、第４、第６、第７のスイッチを同じタイミングでオンまたはオフさせ、
前記第２、第３、第５、第８のスイッチを同じタイミング、かつ、前記第１のスイッチがオフのときにオンさせることを特徴とする請求項９に記載の増幅装置。
【請求項１１】
入力電流を、対応するデジタル電圧信号に変換する電流電圧変換装置であって、
前記入力電流が流れる抵抗と、
前記抵抗の一端が正入力端子に接続され、他端が負入力端子に接続される増幅装置と、
前記増幅装置の出力電圧をアナログ−デジタル変換して、前記デジタル電圧信号を生成するＡ／Ｄ変換器と、を備え、
前記増幅装置は、
前記抵抗の一端の電圧と前記抵抗の他端の電圧との差を増幅した電圧を出力するメインアンプと、
入力端子同士を短絡したときの出力信号に基づいて自身のオフセットキャンセルを行い、前記抵抗の一端の電圧および前記抵抗の他端の電圧が入力されたときの出力信号に基づいて前記メインアンプのオフセットキャンセルを行う第１のサブアンプと、
入力端子同士を短絡したときの出力信号に基づいて自身のオフセットキャンセルを行い、前記抵抗の一端の電圧および前記抵抗の他端の電圧が入力されたときの出力信号に基づいて前記メインアンプのオフセットキャンセルを行う第２のサブアンプと、を有することを特徴とする電流電圧変換装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【公開番号】特開２０１３−３１０８９（Ｐ２０１３−３１０８９Ａ）
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願番号】特願２０１１−１６６９９７（Ｐ２０１１−１６６９９７）
【出願日】平成２３年７月２９日（２０１１．７．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
【公開日】平成２５年２月７日（２０１３．２．７）
【国際特許分類】
【出願日】平成２３年７月２９日（２０１１．７．２９）
【出願人】（０００００３０７８）株式会社東芝 (54,554)
【Ｆターム（参考）】
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