Ａ／Ｄ変換器
【課題】 差動信号のＡ／Ｄ変換を行うＡ／Ｄ変換器においてチャージインジェクションやクロックフィードスルーに起因したＡ／Ｄ変換の誤差を少なくする。
【解決手段】 各Ａ／Ｄ変換サイクルにおいて、正相アナログ入力部５０Ｐおよび逆相アナログ入力部５０Ｎは、正相アナログ入力信号ＩＮＰおよび逆相アナログ入力信号ＩＮＮをサンプリングし、正相アナログ入力信号ＩＮＰを正相入力ノードＣ１ＰＢまたは逆相入力ノードＣ１ＮＢに、逆相アナログ入力信号ＩＮＮを逆相入力ノードＣ１ＮＢまたは正相入力ノードＣ１ＰＢに供給する。制御部４００は、このサンプリングした各信号の供給先をＡ／Ｄ変換サイクル単位で切り換える。Ａ／Ｄ変換器では、正相入力ノードＣ１ＰＢおよび逆相入力ノードＣ１ＮＢ間の電圧のＡ／Ｄ変換が行われる。平均化部５０２は、所定回数に亙るＡ／Ｄ変換結果が得られる毎に、Ａ／Ｄ変換結果を平均化して出力する。
【解決手段】 各Ａ／Ｄ変換サイクルにおいて、正相アナログ入力部５０Ｐおよび逆相アナログ入力部５０Ｎは、正相アナログ入力信号ＩＮＰおよび逆相アナログ入力信号ＩＮＮをサンプリングし、正相アナログ入力信号ＩＮＰを正相入力ノードＣ１ＰＢまたは逆相入力ノードＣ１ＮＢに、逆相アナログ入力信号ＩＮＮを逆相入力ノードＣ１ＮＢまたは正相入力ノードＣ１ＰＢに供給する。制御部４００は、このサンプリングした各信号の供給先をＡ／Ｄ変換サイクル単位で切り換える。Ａ／Ｄ変換器では、正相入力ノードＣ１ＰＢおよび逆相入力ノードＣ１ＮＢ間の電圧のＡ／Ｄ変換が行われる。平均化部５０２は、所定回数に亙るＡ／Ｄ変換結果が得られる毎に、Ａ／Ｄ変換結果を平均化して出力する。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、差動信号のＡ／Ｄ変換を行うＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
Ａ／Ｄ変換器の中には、正相アナログ入力信号および逆相アナログ入力信号からなる差動信号のＡ／Ｄ変換を行うものがある。この種のＡ／Ｄ変換器は、正相アナログ入力信号のサンプルホールドを行うためのスイッチと、逆相アナログ入力信号のサンプルホールドを行うためのスイッチとを備えている。そして、これらのスイッチにより正相アナログ入力信号および逆相アナログ入力信号がサンプルホールドされ、このサンプリホールドされた正相アナログ入力信号および逆相アナログ入力信号間のアナログ信号がデジタル信号に変換される。なお、この種の差動信号のＡ／Ｄ変換を行うＡ／Ｄ変換器は、例えば特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−１７８３４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上述した差動信号のＡ／Ｄ変換を行うＡ／Ｄ変換器では、２つのサンプルホールド用スイッチがＯＦＦとなって正相アナログ入力信号および逆相アナログ入力信号が各スイッチの後段のキャパシタに保持されるとき、保持される正相アナログ入力信号および逆相アナログ入力信号の各々にノイズが重畳する場合がある。このようなノイズには、スイッチがＯＦＦとなった後も暫くの間、スイッチを介してスイッチの後段に電荷が移動するチャージインジェクションに起因したノイズと、スイッチのＯＮ／ＯＦＦ切り換えのためのゲート信号のレベル変化がスイッチに介在する寄生キャパシタを経由してスイッチの後段に伝搬するクロックフィードスルーに起因したノイズとがある。ここで、正相アナログ入力信号のサンプルホールド用スイッチと逆相アナログ入力信号のサンプルホールド用スイッチとを完全に同じ形状に製造することは困難である。このため、従来のＡ／Ｄ変換器は、正相アナログ入力信号のサンプルホールド用スイッチと逆相アナログ入力信号のサンプルホールド用スイッチに保持される各信号に重畳されるノイズに不均衡が生じ、このノイズの不均衡に起因して、Ａ／Ｄ変換結果に誤差が発生するという問題があった。
【０００５】
この発明は以上のような事情に鑑みてなされたものであり、差動信号のＡ／Ｄ変換を行うＡ／Ｄ変換器においてチャージインジェクションやクロックフィードスルーに起因したＡ／Ｄ変換の誤差を少なくし、Ａ／Ｄ変換の精度を高めるための技術的手段を提供することを目的としている。
【課題を解決するための手段】
【０００６】
この発明は、正相入力ノードおよび逆相入力ノード間のアナログ信号のＡ／Ｄ変換を行うＡ／Ｄ変換器において、正相アナログ入力信号をサンプリングして前記正相入力ノードに保持させるとともに、逆相アナログ入力信号をサンプリングして前記逆相入力ノードに保持させる第１のサンプルホールド手段と、前記正相アナログ入力信号をサンプリングして前記逆相入力ノードに保持させるとともに、前記逆相アナログ入力信号をサンプリングして前記正相入力ノードに保持させる第２のサンプルホールド手段とを具備することを特徴とするＡ／Ｄ変換器を提供する。
【０００７】
かかる発明によれば、第１のサンプルホールド手段にサンプルホールドを行わせてＡ／Ｄ変換を実行する動作と第２のサンプルホールド手段にサンプルホールドを行わせてＡ／Ｄ変換を実行する動作とを交互にＡ／Ｄ変換器に実行させることができる。ここで、１回のＡ／Ｄ変換の動作に着目すると、サンプルホールド時、チャージインジェクションやクロックフィードスルーに起因した不均衡なノイズが正相入力ノードおよび逆相入力ノードに発生し、それに起因したＡ／Ｄ変換の誤差が発生する場合がある。しかし、第１のサンプルホールド手段にサンプルホールドを行わせてＡ／Ｄ変換を実行する動作と、第２のサンプルホールド手段にサンプルホールドを行わせてＡ／Ｄ変換を実行する動作とをＡ／Ｄ変換器に実行させた場合、前者のサンプルールドと後者のサンプルホールドではチャージインジェクションやクロックフィードスルーの影響により正相入力ノードおよび逆相入力ノードに現われるノイズは異なったものとなり、前者と後者ではＡ／Ｄ変換の誤差も異なったものとなる。従って、前者の動作と後者の動作を交互に行わせ、複数回に亙って得られるＡ／Ｄ変換結果を平均化すると、誤差の平均値は誤差の最大値よりも常に小さくなるので、Ａ／Ｄ変換の誤差を最大の誤差よりも減らすことができる。
【図面の簡単な説明】
【０００８】
【図１】この発明の一実施形態である巡回型Ａ／Ｄ変換器の構成を示す回路図である。
【図２】同実施形態においてキャパシタ切り換えフラグＣＡＰＥＸＣが“０”である場合におけるアナログ信号更新部の構成を示す回路図である。
【図３】同実施形態においてキャパシタ切り換えフラグＣＡＰＥＸＣが“１”である場合におけるアナログ信号更新部の構成を示す回路図である。
【図４】同実施形態の動作を示すタイムチャートである。
【図５】同実施形態におけるＡ／Ｄ変換の過程においてアナログ信号更新部の回路構成が切り換わる様子を示す回路図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照し、この発明の実施形態について説明する。
図１はこの発明の一実施形態である巡回型Ａ／Ｄ変換器の構成例を示す回路図である。この巡回型Ａ／Ｄ変換器には、図示しない信号源から正相アナログ入力信号ＩＮＰおよび逆相アナログ入力信号ＩＮＮが与えられる。この巡回型Ａ／Ｄ変換器は、正相アナログ入力信号ＩＮＰおよび逆相アナログ入力信号ＩＮＮ間の電圧をデジタル信号に変換する装置であり、正相アナログ入力部５０Ｐおよび逆相アナログ入力部５０Ｎと、アナログ信号更新部１００と、量子化部２００と、３値Ｄ／Ａ変換部３００と、制御部４００と、デジタル信号処理部５００とを有する。
【００１０】
正相アナログ入力部５０Ｐおよび逆相アナログ入力部５０Ｎの各々には、正相アナログ入力信号ＩＮＰおよび逆相アナログ入力信号ＩＮＮが与えられる。ここで、正相アナログ入力部５０Ｐは、スイッチ５０ＰＡとスイッチ５０ＰＢとを有する。また、逆相アナログ入力部５０Ｎは、スイッチ５０ＮＡと、スイッチ５０ＮＢとを有する。これらのスイッチ５０ＰＡ、５０ＰＢ、５０ＮＡおよび５０ＮＢは、例えばＣＭＯＳトランスファゲートにより構成されている。
【００１１】
正相アナログ入力部５０Ｐおよび逆相アナログ入力部５０Ｎにおいて、スイッチ５０ＰＡおよび５０ＮＡは、正相アナログ入力信号ＩＮＰをサンプリングして正相入力ノードＣ１ＰＢに保持させるとともに、逆相アナログ入力信号ＩＮＮをサンプリングして逆相入力ノードＣ１ＮＢに保持させる第１のサンプルホールド手段を構成している。また、スイッチ５０ＮＢおよび５０ＰＢは、正相アナログ入力信号ＩＮＰをサンプリングして逆相入力ノードＣ１ＮＢに保持させるとともに、逆相アナログ入力信号ＩＮＮをサンプリングして正相入力ノードＣ１ＰＢに保持させる第２のサンプルホールド手段を構成している。
【００１２】
さらに詳述すると、正相アナログ入力部５０Ｐおよび逆相アナログ入力部５０ＮにはクロックＣＫ１ＡおよびＣＫ１Ｂが与えられる。これらのクロックＣＫ１ＡおよびＣＫ１Ｂは、制御部４００により発生されるクロックであり、一方が“１”となるときは他方が“０”とされる。
【００１３】
クロックＣＫ１Ａが“１”、クロックＣＫ１Ｂが“０”であるときは、スイッチ５０ＰＡおよび５０ＮＡがＯＮ、スイッチ５０ＰＢおよび５０ＮＢがＯＦＦとなる。この場合、正相アナログ入力信号ＩＮＰがスイッチ５０ＰＡを介して正相入力ノードＣ１ＰＢに供給され、逆相アナログ入力信号ＩＮＮがスイッチ５０ＮＡを介して逆相入力ノードＣ１ＮＢに供給される。クロックＣＫ１Ａが“０”、クロックＣＫ１Ｂが“１”であるときは、スイッチ５０ＰＡおよび５０ＮＡがＯＦＦ、スイッチ５０ＰＢおよび５０ＮＢがＯＮとなる。この場合、正相アナログ入力信号ＩＮＰがスイッチ５０ＮＢを介して逆相入力ノードＣ１ＮＢに供給され、逆相アナログ入力信号ＩＮＮがスイッチ５０ＰＢを介して正相入力ノードＣ１ＰＢに供給される。
【００１４】
アナログ信号更新部１００は、差動増幅器１５０と、正相入力ノードＣ１ＰＢおよび逆相入力ノードＣ１ＮＢとこの差動増幅器１５０との間に介在するスイッチトキャパシタ回路とを有する。ここで、アナログ信号更新部１００のスイッチトキャパシタ回路は、スイッチ１０２Ｐ〜１０６Ｐ、１０９Ｐ〜１１６Ｐ、１０２Ｎ〜１０６Ｎ、１０９Ｎ〜１１６Ｎおよび１０７と、キャパシタＣ１Ｐ〜Ｃ３ＰおよびＣ１Ｎ〜Ｃ３Ｎとを有している。また、アナログ信号更新部１００における各スイッチは、例えばＣＭＯＳトランスファゲートにより構成されている。
【００１５】
このアナログ信号更新部１００において、スイッチ１０２Ｐは第１正相中間ノードＣ１ＰＴおよび第２正相中間ノードＣ２ＰＴ間に介挿され、スイッチ１０２Ｎは第１逆相中間ノードＣ１ＮＴおよび第２逆相中間ノードＣ２ＮＴ間に介挿されている。また、スイッチ１０３Ｐは正相入力ノードＣ１ＰＢおよび正相帰還ノードＣ２ＰＢ間に介挿され、スイッチ１０３Ｎは逆相入力ノードＣ１ＮＢおよび逆相帰還ノードＣ２ＮＢ間に介挿されている。また、スイッチ１０４Ｐは第２正相中間ノードＣ２ＰＴと差動増幅器１５０の逆相入力端子（−入力端子）との間に介挿され、スイッチ１０４Ｎは第２逆相中間ノードＣ２ＮＴと差動増幅器１５０の正相入力端子（＋入力端子）との間に介挿されている。また、スイッチ１０５Ｐは正相帰還ノードＣ２ＰＢと差動増幅器１５０の正相出力端子（＋出力端子）との間に介挿され、スイッチ１０５Ｎは逆相帰還ノードＣ２ＮＢと差動増幅器１５０の逆相出力端子（−出力端子）との間に介挿されている。また、スイッチ１０６Ｐは差動増幅器１５０の逆相入力端子および正相出力端子間に介挿され、スイッチ１０６Ｎは差動増幅器１５０の正相入力端子および逆相出力端子間に介挿されている。また、スイッチ１０７は、第１正相中間ノードＣ１ＰＴおよび第１逆相中間ノードＣ１ＮＴ間に介挿されている。そして、キャパシタＣ３Ｐは、差動増幅器１５０の正相出力端子と低電位側電源ＡＶＳＳとの間に介挿され、キャパシタＣ３Ｎは、差動増幅器１５０の逆相出力端子と低電位側電源ＡＶＳＳとの間に介挿されている。
【００１６】
本実施形態では、Ａ／Ｄ変換の過程において、アナログ信号更新部１００の差動増幅器１５０と、キャパシタＣ１Ｐ、Ｃ２Ｐ、Ｃ１ＮおよびＣ２Ｎとにより係数乗算器を構成し、アナログ信号の係数乗算処理を実行する。理想状態において、キャパシタＣ１Ｐ、Ｃ２Ｐ、Ｃ１ＮおよびＣ２Ｎは同じ容量値を有している。本実施形態におけるアナログ信号更新部１００は、この係数乗算器を構成するための素子間の接続状態として、キャパシタＣ１ＰおよびＣ１Ｎを入力キャパシタ、キャパシタＣ２ＰおよびＣ２Ｎを帰還キャパシタとする第１の状態と、キャパシタＣ２ＰおよびＣ２Ｎを入力キャパシタ、キャパシタＣ１ＰおよびＣ１Ｎを帰還キャパシタとする第２の状態のいずれかを選択可能な構成となっている。この第１の状態と第２の状態の選択を可能にするために設けられているのが、スイッチ１０９Ｐ〜１１６Ｐおよび１０９Ｎ〜１１６Ｎである。以下、これらのスイッチと関連したアナログ信号更新部１００の各部の構成を説明する。
【００１７】
アナログ信号更新部１００において、キャパシタＣ１Ｐの一方の電極に接続されたノードＣ１ＰＢ１は、スイッチ１０９Ｐを介して正相入力ノードＣ１ＰＢに接続されるとともに、スイッチ１１０Ｐを介して正相帰還ノードＣ２ＰＢに接続される。また、キャパシタＣ１Ｐの他方の電極に接続されたノードＣ１ＰＴ１は、スイッチ１１１Ｐを介して第１正相中間ノードＣ１ＰＴに接続されるとともに、スイッチ１１２Ｐを介して第２正相中間ノードＣ２ＰＴに接続される。
【００１８】
また、キャパシタＣ２Ｐの一方の電極に接続されたノードＣ２ＰＢ１は、スイッチ１１６Ｐを介して正相入力ノードＣ１ＰＢに接続されるとともに、スイッチ１１５Ｐを介して正相帰還ノードＣ２ＰＢに接続される。また、キャパシタＣ２Ｐの他方の電極に接続されたノードＣ２ＰＴ１は、スイッチ１１４Ｐを介して第１正相中間ノードＣ１ＰＴに接続されるとともに、スイッチ１１３Ｐを介して第２正相中間ノードＣ２ＰＴに接続される。
【００１９】
また、キャパシタＣ１Ｎの一方の電極に接続されたノードＣ１ＮＢ１は、スイッチ１０９Ｎを介して逆相入力ノードＣ１ＮＢに接続されるとともに、スイッチ１１０Ｎを介して逆相帰還ノードＣ２ＮＢに接続される。また、キャパシタＣ１Ｎの他方の電極に接続されたノードＣ１ＮＴ１は、スイッチ１１１Ｎを介して第１逆相中間ノードＣ１ＮＴに接続されるとともに、スイッチ１１２Ｎを介して第２逆相中間ノードＣ２ＮＴに接続される。
【００２０】
また、キャパシタＣ２Ｎの一方の電極に接続されたノードＣ２ＮＢ１は、スイッチ１１６Ｎを介して逆相入力ノードＣ１ＮＢに接続されるとともに、スイッチ１１５Ｎを介して逆相帰還ノードＣ２ＮＢに接続される。また、キャパシタＣ２Ｎの他方の電極に接続されたノードＣ２ＮＴ１は、スイッチ１１４Ｎを介して第１逆相中間ノードＣ１ＮＴに接続されるとともに、スイッチ１１３Ｎを介して第２逆相中間ノードＣ２ＮＴに接続される。
スイッチ１０９Ｐ〜１１６ＰにはこれらのＯＮ／ＯＦＦ切り換えを行うためのクロックＣＫ９〜ＣＫ１６が各々供給され、スイッチ１０９Ｎ〜１１６ＮにもクロックＣＫ９〜ＣＫ１６が各々供給される。
以上がアナログ信号更新部１００の構成である。
【００２１】
量子化部２００は、コンパレータ２０１および２０２と、ラッチ回路２１０と、信号出力部２２０とにより構成されている。コンパレータ２０１および２０２は、差動増幅器１５０の正相出力端子および逆相出力端子から各々出力される正相アナログ出力信号ＶＯＰおよび逆相アナログ出力信号ＶＯＮを＋１、０、−１の３値に量子化し、量子化結果を示す量子化データＤ１およびＤ０を出力する手段である。
【００２２】
さらに詳述すると、コンパレータ２０１および２０２には、図示しない基準電圧源から基準電圧ＶＣＰＰおよびＶＣＰＮ（ＶＣＰＰ＞ＶＣＰＮ）が与えられる。ここで、正相アナログ出力信号ＶＯＰおよび逆相アナログ出力信号ＶＯＮが±ＶＲＥＦの範囲内の電圧値となる場合、基準電圧ＶＣＰＰは例えばｖｒ＝＋ＶＲＥＦ／２、基準電圧ＶＣＰＮは例えば−ｖｒ＝−ＶＲＥＦ／２である。コンパレータ２０１は、ＶＯＰ＞ＶＣＰＰであり、かつ、ＶＯＮ＜ＶＣＰＮである場合に量子化データＤ０を“１”とし、それ以外の場合に量子化データＤ０を“０”とする。コンパレータ２０２は、ＶＯＰ＞ＶＣＰＮであり、かつ、ＶＯＮ＜ＶＣＰＰである場合に量子化データＤ１を“１”とし、それ以外の場合に量子化データＤ１を“０”とする。従って、差動増幅器１５０の出力信号ＶＯＰおよびＶＯＮと量子化データＤ０およびＤ１との関係は次のようになる。
ＶＯＰおよびＶＯＮ 量子化結果 Ｄ１ Ｄ０
ＶＯＰ＞ＶＣＰＰ、ＶＯＮ＜ＶＣＰＮ ＋１ “１” “１”
ＶＯＰ＞ＶＣＰＮ、ＶＯＮ＜ＶＣＰＰ ０ “１” “０”
ＶＯＰ＜ＶＣＰＮ、ＶＯＮ＞ＶＣＰＰ −１ “０” “０”
【００２３】
ラッチ回路２１０は、量子化データＤ０およびＤ１をクロックＣＫ８に同期して保持する回路である。信号出力部２２０は、クロックＣＫＡに同期して、ラッチ回路２１０に保持された量子化データＤ０およびＤ１をデータＤＴ０およびＤＴ１として出力する。このデータＤＴ０およびＤＴ１は、量子化結果である＋１、０、−１の３値を２ビットにより表現した冗長２進符号である。また、信号出力部２２０は、クロックＣＫＡに同期して、量子化データＤ０およびＤ１が示す量子化結果に対応した３値データｄｋｐ、ｄｋｚおよびｄｋｎを出力する。さらに詳述すると、信号出力部２２０は、量子化データＤ０およびＤ１が示す量子化結果が＋１である場合、データｄｋｐを“１”とするとともにデータｄｋｚおよびｄｋｎを“０”とし、量子化結果が０である場合、データｄｋｚを“１”とするとともにデータｄｋｐおよびｄｋｎを“０”とし、量子化結果が−１である場合、データｄｋｎを“１”とするとともにデータｄｋｚおよびｄｋｐを“０”とする。
【００２４】
３値Ｄ／Ａ変換部３００は、３値データｄｋｐ、ｄｋｚおよびｄｋｎが示す量子化結果を逆量子化したアナログ電圧を発生し、正相入力ノードＣ１ＰＢおよび逆相入力ノードＣ１ＮＢに供給する回路である。さらに詳述すると、この３値Ｄ／Ａ変換部３００は、スイッチ３０１Ｐ、３０１Ｎ、３０２、３０３Ｐおよび３０３Ｎを有している。また、この３値Ｄ／Ａ変換部３００には、基準電圧ｖｒｐ＝＋ｖｒを発生する電圧源と、基準電圧ｖｒｎ＝−ｖｒを発生する電圧源が接続されている。ここで、データｄｋｐが“１”である場合には、スイッチ３０１Ｐおよび３０１ＮがＯＮとなって、正相入力ノードＣ１ＰＢに基準電圧ｖｒｐが、逆相入力ノードＣ１ＮＢに基準電圧ｖｒｎが与えられる。また、データｄｋｚが“１”である場合には、スイッチ３０２がＯＮとなって、正相入力ノードＣ１ＰＢおよび逆相入力ノードＣ１ＮＢ間が短絡される。また、データｄｋｎが“１”である場合には、スイッチ３０３Ｐおよび３０３ＮがＯＮとなって、正相入力ノードＣ１ＰＢに基準電圧ｖｒｎが、逆相入力ノードＣ１ＮＢに基準電圧ｖｒｐが与えられる。
【００２５】
制御部４００は、正相アナログ入力部５０Ｐおよび逆相アナログ入力部５０Ｎに対するクロックＣＫ１ＡおよびＣＫ１Ｂと、アナログ信号更新部１００に対するクロックＣＫ２〜ＣＫ７およびＣＫ９〜ＣＫ１６と、量子化部２００に対するクロックＣＫ８およびＣＫＡを出力することにより巡回型Ａ／Ｄ変換器にＡ／Ｄ変換を実行させる手段である。
【００２６】
本実施形態における制御部４００は、巡回型Ａ／Ｄ変換器に正相アナログ信号ＩＮＰおよび逆相アナログ入力信号ＩＮＮのサンプリングを行わせて１回のＡ／Ｄ変換を実行させる毎にキャパシタ切り換えフラグＣＡＰＥＸＣを“０”から“１”または“１”から“０”へ切り換える。キャパシタ切り換えフラグＣＡＰＥＸＣが“０”である場合、制御部４００は、クロックＣＫ９、ＣＫ１１、ＣＫ１３、ＣＫ１５を“１”、クロックＣＫ１０、ＣＫ１２、ＣＫ１４、ＣＫ１６を“０”とし、スイッチ１０９Ｐおよび１０９Ｎ、１１１Ｐおよび１１１Ｎ、１１３Ｐおよび１１３Ｎ、１１５Ｐおよび１１５ＮをＯＮ、スイッチ１１０Ｐおよび１１０Ｎ、１１２Ｐおよび１１２Ｎ、１１４Ｐおよび１１４Ｎ、１１６Ｐおよび１１６ＮをＯＦＦとする。この結果、アナログ信号更新部１００は、図２に示すようにキャパシタＣ１Ｐが入力キャパシタとして正相入力ノードＣ１ＰＢおよび第１正相中間ノードＣ１ＰＴ間に介挿され、キャパシタＣ１Ｎが入力キャパシタとして逆相入力ノードＣ１ＮＢおよび第１逆相中間ノードＣ１ＮＴ間に介挿され、キャパシタＣ２Ｐが帰還キャパシタとして正相帰還ノードＣ２ＰＢおよび第２正相中間ノードＣ２ＰＴ間に介挿され、キャパシタＣ２Ｎが帰還キャパシタとして逆相帰還ノードＣ２ＮＢおよび第２逆相中間ノードＣ２ＮＴ間に介挿された第１の状態となる。
【００２７】
また、キャパシタ切り換えフラグＣＡＰＥＸＣが“１”である場合、制御部４００は、クロックＣＫ９、ＣＫ１１、ＣＫ１３、ＣＫ１５を“０”、クロックＣＫ１０、ＣＫ１２、ＣＫ１４、ＣＫ１６を“１”とし、スイッチ１０９Ｐおよび１０９Ｎ、１１１Ｐおよび１１１Ｎ、１１３Ｐおよび１１３Ｎ、１１５Ｐおよび１１５ＮをＯＦＦ、スイッチ１１０Ｐおよび１１０Ｎ、１１２Ｐおよび１１２Ｎ、１１４Ｐおよび１１４Ｎ、１１６Ｐおよび１１６ＮをＯＮとする。この結果、アナログ信号更新部１００は、図３に示すようにキャパシタＣ２Ｐが入力キャパシタとして正相入力ノードＣ１ＰＢおよび第１正相中間ノードＣ１ＰＴ間に介挿され、キャパシタＣ２Ｎが入力キャパシタとして逆相入力ノードＣ１ＮＢおよび第１逆相中間ノードＣ１ＮＴ間に介挿され、キャパシタＣ１Ｐが帰還キャパシタとして正相帰還ノードＣ２ＰＢおよび第２正相中間ノードＣ２ＰＴ間に介挿され、キャパシタＣ１Ｎが帰還キャパシタとして逆相帰還ノードＣ２ＮＢおよび第２逆相中間ノードＣ２ＮＴ間に介挿された第２の状態となる。
【００２８】
また、本実施形態における制御部４００は、巡回型Ａ／Ｄ変換器に２回のＡ／Ｄ変換を実行させる毎に入力切り換えフラグＩＮＥＸＣを“０”から“１”または“１”から“０”へ切り換える。入力切り換えフラグＩＮＥＸＣが“０”である場合、制御部４００は、クロックＣＫ１Ｂを“０”としてスイッチ５０ＰＢおよび５０ＮＢをＯＦＦとする。そして、Ａ／Ｄ変換の対象である正相アナログ入力信号ＩＮＰおよび逆相アナログ入力信号ＩＮＮのサンプリングを行うタイミングになると、制御部４００は、クロックＣＫ１Ａを“１”とし、正相アナログ入力信号ＩＮＰをスイッチ５０ＰＡを介して正相入力ノードＣ１ＰＢに供給し、逆相アナログ入力信号ＩＮＮをスイッチ５０ＮＡを介して逆相入力ノードＣ１ＮＢに供給する。一方、入力切り換えフラグＩＮＥＸＣが“１”である場合、制御部４００は、クロックＣＫ１Ａを“０”としてスイッチ５０ＰＡおよび５０ＮＡをＯＦＦとする。そして、Ａ／Ｄ変換の対象である正相アナログ入力信号ＩＮＰおよび逆相アナログ入力信号ＩＮＮのサンプリングを行うタイミングになると、制御部４００は、クロックＣＫ１Ｂを“１”とし、正相アナログ入力信号ＩＮＰをスイッチ５０ＮＢを介して逆相入力ノードＣ１ＮＢに供給し、逆相アナログ入力信号ＩＮＮをスイッチ５０ＰＢを介して正相入力ノードＣ１ＰＢに供給する。
【００２９】
制御部４００は、このように１回のＡ／Ｄ変換を行う毎に、アナログ信号更新部１００を第１の状態とするか第２の状態とするかの切り換えを行うとともに、２回のＡ／Ｄ変換を行う毎に、正相アナログ入力信号ＩＮＰおよび逆相アナログ入力信号ＩＮＮの各々のサンプリング時における供給先を正相入力ノードとするか逆相入力ノードとするかの切り換えを行う。そして、サンプリング後は、クロックＣＫ２〜ＣＫＡを所定のパターンに従って発生して、アナログ信号更新部１００、量子化部２００および３値Ｄ／Ａ変換部３００に巡回的Ａ／Ｄ変換動作を行わせ、所定組数からなる冗長２進符号の組を量子化部２００から出力させる。なお、この巡回的Ａ／Ｄ変換動作については説明の重複を避けるため、本実施形態の動作説明において明らかにする。
【００３０】
デジタル信号処理部５００は、冗長／非冗長変換部５０１と、平均化部５０２とを有する。冗長／非冗長変換部５０１は、１回のＡ／Ｄ変換の動作において量子化部２００から出力される所定組数の冗長２進符号の組を非冗長形式の所定ビット数のデジタル信号に変換して平均化部５０２に出力する。平均化部５０２は、Ａ／Ｄ変換結果であるデジタル信号が冗長／非冗長変換部５０１から所定個数出力される毎に、その所定個数のデジタル信号を平均化して出力する。
【００３１】
図４は本実施形態の動作を示すタイムチャートである。また、図５（ａ）〜（ｅ）は、Ａ／Ｄ変換の過程における巡回型Ａ／Ｄ変換器の状態の変化を示す回路図である。以下、これらの図を参照し、本実施形態の動作を説明する。本実施形態において、制御部４００は、Ａ／Ｄ変換指令が与えられる都度、巡回型Ａ／Ｄ変換器にＡ／Ｄ変換を３２回実行させるための各部の制御を行う。その際、制御部４００は、１回目のＡ／Ｄ変換サイクルではキャパシタ切り換えフラグＣＡＰＥＸＣを“０”とし、２回目のＡ／Ｄ変換サイクルではキャパシタ切り換えフラグＣＡＰＥＸＣを“１”とし、という具合にＡ／Ｄ変換サイクルが１回終わる毎にキャパシタ切り換えフラグＣＡＰＥＸＣの切り換えを行う。また、制御部４００は、１回目および２回目のＡ／Ｄ変換サイクルでは入力切り換えフラグＩＮＥＸＣを“０”とし、３回目および４回目のＡ／Ｄ変換サイクルでは入力切り換えフラグＩＮＥＸＣを“１”とし、という具合にＡ／Ｄ変換サイクルが２回終わる毎に入力切り換えフラグＩＮＥＸＣの切り換えを行う。
【００３２】
図４にはＡ／Ｄ変換指令が与えられた後の最初のＡ／Ｄ変換サイクルでの動作が示されている。このＡ／Ｄ変換サイクルでは、ＣＡＰＥＸＣ＝“０”、ＩＮＥＸＣ＝“０”となっている。
【００３３】
Ａ／Ｄ変換サイクルが始まると、制御部４００は、まず、クロックＣＫ２、ＣＫ３、ＣＫ４、ＣＫ５およびＣＫ６を“１”、クロックＣＫ１、ＣＫ７、ＣＫ８およびＣＫＡを“０”とする。これにより正相アナログ入力部５０Ｐ、逆相アナログ入力部５０Ｎおよびアナログ信号更新部１００は、図５（ａ）に示す状態となり、キャパシタＣ１Ｐ、Ｃ２Ｐ、Ｃ１ＮおよびＣ２Ｎの充電電荷が０になる。
【００３４】
次に制御部４００は、クロックＣＫ５を“０”にした後、クロックＣＫ１を“１”とする。これにより巡回型Ａ／Ｄ変換器は、図５（ｂ）に示す状態となる。この状態では、差動増幅器１５０の正相入力端子および逆相入力端子が仮想接地され、正相入力ノードＣ１ＰＢとこの仮想接地点との間にキャパシタＣ１ＰおよびＣ２Ｐが並列に介挿され、逆相入力ノードＣ１ＮＢとこの仮想接地点との間にキャパシタＣ１ＮおよびＣ２Ｎが並列に介挿されている。従って、正相アナログ入力信号ＩＮＰの電圧値が例えば＋Ｖ（０）、逆相アナログ入力信号ＩＮＮの電圧値が例えば−Ｖ（０）であり、キャパシタＣ１Ｐ、Ｃ２Ｐ、Ｃ１ＮおよびＣ２Ｎの容量値が例えばＣである場合、Ｑ（０）＝＋Ｃ・Ｖ（０）の電荷がキャパシタＣ１ＰおよびＣ２Ｐの各々に蓄積され、−Ｑ（０）＝−Ｃ・Ｖ（０）の電荷がキャパシタＣ１ＮおよびＣ２Ｎの各々に蓄積される。
【００３５】
次に制御部４００は、クロックＣＫ４を“０”にした後、クロックＣＫ１およびＣＫ６を“０”とし、次いでクロックＣＫ４を“１”とし、次いでクロックＣＫ５を“１”とする。これにより巡回型Ａ／Ｄ変換器は、図５（ｃ）に示す状態となり、キャパシタＣ１ＰおよびＣ２Ｐ間で充電電圧の平均化が行われ、キャパシタＣ１ＮおよびＣ２Ｎ間で充電電圧の平均化が行われる。このとき差動増幅器１５０からキャパシタＣ２ＰおよびＣ１Ｐの充電電圧に等しい電圧値の正相アナログ出力信号ＶＯＰ=＋Ｖ(０)と、キャパシタＣ２ＮおよびＣ１Ｎの充電電圧に等しい電圧値の逆相アナログ出力信号ＶＯＮ＝−Ｖ（０）が出力され、これらの出力信号ＶＯＰおよびＶＯＮの量子化結果を示す量子化データＤ０およびＤ１がコンパレータ２０１および２０２から出力される。そして、制御部４００は、この状態においてクロックＣＫ８を所定時間だけ“１”とした後、クロックＣＫ８を“０”に戻し、このときコンパレータ２０１および２０２が出力している量子化データＤ０およびＤ１をラッチ回路２１０に保持させる。
【００３６】
そして、制御部４００は、クロックＣＫ８を“１”から“０”に戻すとき、クロックＣＫ３を“０”とし、クロックＣＫＡを“１”とする。これにより巡回型Ａ／Ｄ変換器は、図５（ｄ）に示す状態となる。この状態において信号出力部２２０は、クロックＣＫＡが“１”になった時点における量子化データＤ０およびＤ１（すなわち、ＶＯＰ=＋Ｖ(０)およびＶＯＮ＝−Ｖ（０）についての量子化結果）に応じて３値データｄｋｐ、ｄｋｚおよびｄｋｎを出力する。さらに詳述すると、クロックＣＫＡが“１”になった時点における量子化データＤ０およびＤ１が＋１を示す場合にはデータｄｋｐを、０を示す場合にはデータｄｋｚを、−１を示す場合にはデータｄｋｎを“１”にする。
【００３７】
そして、３値Ｄ／Ａ変換部３００は、３値データｄｋｐ、ｄｋｚおよびｄｋｎに対応したアナログ電圧をアナログ信号更新部１００のキャパシタＣ１ＰおよびＣ１Ｎに対して出力する。具体的には３値Ｄ／Ａ変換部３００は、データｄｋｚが“１”（量子化結果＝０）である場合にはキャパシタＣ１ＰおよびＣ１Ｎ間を短絡し、データｄｋｐが“１”（量子化結果＝＋１）である場合には基準電圧ｖｒｐ＝＋ｖｒをキャパシタＣ１Ｐに、基準電圧ｖｒｎ＝−ｖｒをキャパシタＣ１Ｎに対して出力し、データｄｋｎが“１”（量子化結果＝−１）である場合には基準電圧ｖｒｎ＝−ｖｒをキャパシタＣ１Ｐに、基準電圧ｖｒｐ＝＋ｖｒをキャパシタＣ１Ｎに対して出力する。なお、図５（ｄ）にはデータｄｋｐが“１”である場合の３値Ｄ／Ａ変換部３００の状態が図示されている。
【００３８】
そして、アナログ信号更新部１００では、次のような動作が行われる。まず、量子化結果＝０であり、キャパシタＣ１ＰおよびＣ１Ｎ間が短絡された場合、差動増幅器１５０は、正相入力端子および逆相入力端子を仮想接地状態とするために、正相アナログ出力信号ＶＯＰおよび逆相アナログ出力信号ＶＯＮを変化させることにより、キャパシタＣ１Ｐの充電電荷を０にするだけの電荷の移動をキャパシタＣ２ＰおよびＣ１Ｐ間に発生させ、キャパシタＣ１Ｎの充電電荷を０にするだけの電荷の移動をキャパシタＣ２ＮおよびＣ１Ｎ間に発生させる。この電荷の移動により、差動増幅器１５０のキャパシタＣ２ＰおよびＣ２Ｎの各充電電荷は電荷の移動前の２倍になる。このようにキャパシタＣ２ＰおよびＣ２Ｎの各充電電荷が各々２倍になるため、正相アナログ出力信号ＶＯＰの電圧値は＋Ｖ（０）から＋Ｖ（１）＝２Ｖ（０）に変化し、逆相アナログ出力信号ＶＯＮの電圧値は−Ｖ（０）から−Ｖ（１）＝−２Ｖ（０）に変化する。
【００３９】
また、量子化結果＝＋１である場合には、基準電圧＋ｖｒに基づく充電電流がキャパシタＣ１Ｐに流れ、基準電圧−ｖｒに基づく充電電流がキャパシタＣ１Ｎに流れる。従って、差動増幅器１５０は、３値Ｄ／Ａ変換部３００が基準電圧ｖｒを出力する前にキャパシタＣ１Ｐに充電されていた電荷をキャパシタＣ２Ｐに移動させるとともに、基準電圧＋ｖｒに基づいてキャパシタＣ１Ｐに流れる充電電流をキャパシタＣ２Ｐに流す。この電荷の移動によりキャパシタＣ２Ｐの充電電荷は＋Ｑ（０）＝＋ＣＶ（０）から＋Ｑ（１）＝２ＣＶ（０）−２Ｃｖｒに変化する。また、差動増幅器１５０は、３値Ｄ／Ａ変換部３００が基準電圧−ｖｒを出力する前にキャパシタＣ１Ｎに充電されていた電荷をキャパシタＣ２Ｎに移動させるとともに、基準電圧−ｖｒに基づいてキャパシタＣ１Ｎに流れる充電電流をキャパシタＣ２Ｎに流す。この電荷の移動によりキャパシタＣ２Ｎの充電電荷は−Ｑ（０）＝−ＣＶ（０）から−Ｑ（１）＝−２ＣＶ（０）＋２Ｃｖｒに変化する。従って、正相アナログ信号ＶＯＰの電圧値は＋Ｖ（０）から＋Ｖ（１）＝２Ｖ（０）−ｖｒに変化し、逆相アナログ出力信号ＶＯＮの電圧値は−Ｖ（０）から−Ｖ（１）＝−２Ｖ（０）＋ｖｒに変化する。
【００４０】
量子化結果＝−１である場合も量子化結果＝＋１である場合と基本的に同様な動作が行われる。この場合、基準電圧−ｖｒがキャパシタＣ１Ｐに出力され、基準電圧＋ｖｒがキャパシタＣ１Ｎに出力されるため、正相アナログ信号ＶＯＰの電圧値は＋Ｖ（０）から＋Ｖ（１）＝２Ｖ（０）＋ｖｒに変化し、逆相アナログ出力信号ＶＯＮの電圧値は−Ｖ（０）から−Ｖ（１）＝−２Ｖ（０）−ｖｒに変化する。
【００４１】
このようにして量子化結果に応じて正相アナログ出力信号ＶＯＰおよび逆相アナログ出力信号ＶＯＮが更新されると、この更新後の正相アナログ出力信号ＶＯＰおよび逆相アナログ出力信号ＶＯＮについての量子化データＤ０およびＤ１がコンパレータ２０１および２０２から出力される。制御部４００は、この状態においてクロックＣＫＡを立ち下げて信号出力部２２０を出力保持状態にするとともに、クロックＣＫ８を立ち上げてラッチ回路２１０をスルー状態とする。そして、クロックＣＫ８を所定時間だけ“１”とした後、クロックＣＫ８を“０”に戻し、このときコンパレータ２０１および２０２が出力している量子化データＤ０およびＤ１（ＶＯＰ＝＋Ｖ（１）およびＶＯＮ＝−Ｖ（１）についての量子化結果）をラッチ回路２１０に保持させる。
【００４２】
そして、制御部４００は、クロックＣＫ８を“１”から“０”に戻すとき、クロックＣＫ３およびＣＫ７を“１”とし、クロックＣＫ２を“０”とする。これにより巡回型Ａ／Ｄ変換器は、図５（ｅ）に示す状態となる。この状態では、正相アナログ出力信号ＶＯＰ＝＋Ｖ（１）および逆相アナログ出力信号ＶＯＮ＝−Ｖ（１）が直列接続されたキャパシタＣ１ＰおよびＣ１Ｎに印加される。この結果、キャパシタＣ１ＰおよびＣ１Ｎの容量値がいずれもＣである場合には、キャパシタＣ１ＰおよびＣ１Ｎの各々にＶ（１）／Ｃの電荷が蓄積される。
【００４３】
次に制御部４００は、クロックＣＫ２およびＣＫＡを“１”とし、クロックＣＫ３およびＣＫ７を“０”とする。この結果、巡回型Ａ／Ｄ変換器は、再び図５（ｄ）に示す状態となる。このとき、クロックＣＫＡが“１”となることによりその時点においてラッチ回路２１０が出力している正相アナログ出力信号ＶＯＰ＝＋Ｖ（１）および逆相アナログ出力信号ＶＯＮ＝−Ｖ（１）についての量子化データＤ０およびＤ１が信号出力部２２０に取り込まれ、冗長２進符号ＤＴ０およびＤＴ１と、３値データｄｋｐ、ｄｋｚおよびｄｋｎが量子化データＤ０およびＤ１に基づいて更新される。この結果、上述と同様、３値Ｄ／Ａ変換部３００による基準電圧の出力と、アナログ信号更新部１００による正相アナログ出力信号ＶＯＰおよびＶＯＮの更新が行われる。以下、同様であり、制御部４００は、巡回型Ａ／Ｄ変換器を図５（ｄ）に示す状態と図５（ｅ）に示す状態へ交互に切り換え、現在の正相アナログ出力信号ＶＯＰおよび逆相アナログ出力信号ＶＯＮを２倍にして前回の量子化結果（＋１、０、−１）に対応した基準電圧を減算することにより正相アナログ出力信号ＶＯＰおよび逆相アナログ出力信号ＶＯＮを更新し、この更新後の正相アナログ出力信号ＶＯＰおよび逆相アナログ出力信号ＶＯＮを量子化する処理を繰り返す。そして、この量子化の繰り返しにより得られる所定組数の冗長２進符号の組が冗長／非冗長変換部５０１に供給され、所定ビット数からなる非冗長形式のデジタル信号に変換される。
以上が１回のＡ／Ｄ変換サイクルにおける巡回型Ａ／Ｄ変換器の動作である。
【００４４】
本実施形態では、Ａ／Ｄ変換指令が制御部４００に与えられる都度、このようなＡ／Ｄ変換サイクルが３２回繰り返される。そして、平均化部５０２は、冗長／非冗長変換部５０１から得られる３２回分のデジタル信号（Ａ／Ｄ変換結果）に基づいて、最終的なＡ／Ｄ変換結果を示すデジタル信号を生成する。さらに詳述すると、平均化部５０２は、まず、３２回分のＡ／Ｄ変換結果のうち入力切り換えフラグＩＮＥＸＣが“０”であるときに得られるＡ／Ｄ変換結果、すなわち、４ｋ＋１番目および４ｋ＋２番目（ｋ＝０、１、２…）のＡ／Ｄ変換結果を平均化する。また、入力切り換えフラグＩＮＥＸＣが“１”であるときに得られるＡ／Ｄ変換結果、すなわち、４ｋ＋３番目および４ｋ＋４番目（ｋ＝０、１、２…）のＡ／Ｄ変換結果を平均化する。そして、前者の平均値と、後者の平均値の符号を反転した平均値との平均値を算出する。このようにして最終的に得られる平均値が最終的なＡ／Ｄ変換結果を示すデジタル信号となる。
【００４５】
本実施形態において、アナログ信号更新部１００が正相アナログ出力信号ＶＯＰおよび逆相アナログ出力信号ＶＯＮの更新を行うための係数乗算処理を行う際の係数は、差動増幅器１５０の入力側に設けられる入力キャパシタと帰還経路に介挿される帰還キャパシタの容量値の比により定まる。従って、アナログ信号更新部１００の各キャパシタの容量値が設計目標から外れるような場合、何ら策を講じないと、アナログ信号更新部１００が係数乗算処理を行うときの係数が設計目標から外れ、Ａ／Ｄ変換結果に誤差が発生する。
【００４６】
しかしながら、本実施形態では、制御部４００による制御の下、１回のＡ／Ｄ変換が行われる毎に、アナログ信号更新部１００が、キャパシタＣ１ＰおよびＣ１Ｎを入力キャパシタ、キャパシタＣ２ＰおよびＣ２Ｎを帰還キャパシタとする第１の状態と、キャパシタＣ２ＰおよびＣ２Ｎを入力キャパシタ、キャパシタＣ１ＰおよびＣ１Ｎを帰還キャパシタとする第２の状態とに交互に切り換えられる。従って、いずれかのキャパシタの容量値と設計目標との間に誤差が生じた場合、その誤差がＡ／Ｄ変換の動作に与える影響は、そのキャパシタが入力キャパシタとなるＡ／Ｄ変換サイクルとそのキャパシタが帰還キャパシタとなるＡ／Ｄ変換サイクルとで逆になる。
【００４７】
さらに詳述すると、そのキャパシタが入力キャパシタとなるＡ／Ｄ変換サイクルにおいて、そのキャパシタの誤差の影響により係数乗算処理の係数が例えば設計目標よりも小さくなったすると、そのキャパシタが帰還キャパシタとなるＡ／Ｄ変換サイクルでは、そのキャパシタの誤差の影響により係数乗算処理の係数が設計目標よりも大きくなる。このため、そのキャパシタが入力キャパシタとなるＡ／Ｄ変換サイクルにおいて、そのキャパシタの誤差の影響によりＡ／Ｄ変換結果に正の誤差が生じたとすると、そのキャパシタが帰還キャパシタとなるＡ／Ｄ変換サイクルでは、そのキャパシタの誤差の影響によりＡ／Ｄ変換結果に負の誤差が発生し易くなる。従って、複数回に亙ってＡ／Ｄ変換を行い、このＡ／Ｄ変換の結果を平均化すると、Ａ／Ｄ変換結果に生じる誤差が相殺され、キャパシタの容量値に製造ばらつきが発生する状況でも、Ａ／Ｄ変換の精度を高くすることができる。
【００４８】
また、本実施形態では、差動信号である正相アナログ入力信号ＩＮＰおよび逆相アナログ入力信号ＩＮＮをサンプルホールドして差動信号のＡ／Ｄ変換を行う。ここで、仮に正相アナログ入力信号ＩＮＰの出力先を正相入力ノードＣ１ＰＢに固定し、逆相アナログ入力信号ＩＮＮの出力先を逆相入力ノードＣ１ＮＢに固定したとすると、サンプルホールドにより正相入力ノードＣ１ＰＢおよび逆相入力ノードＣ１ＮＢに保持される各信号に不均衡なノイズが重畳し（例えば正相入力ノードＣ１ＰＢに大きなノイズが発生し、逆相入力ノードＣ１ＮＢに小さなノイズが発生し）、Ａ／Ｄ変換結果に誤差を生じさせる問題がある。このような不均衡なノイズが重畳されるのは、正相アナログ入力信号ＩＮＰのサンプルホールドを行う回路が受けるチャージインジェクションやクロックフィードスルーの影響と、逆相アナログ入力信号ＩＮＮのサンプルホールドを行う回路が受けるチャージインジェクションやクロックフィードスルーの影響とに差があるからである。
【００４９】
しかしながら、本実施形態では、正相アナログ入力信号ＩＮＰの出力先を正相入力ノードＣ１ＰＢ、逆相アナログ入力信号ＩＮＮの出力先を逆相入力ノードＣ１ＮＢとする２回のＡ／Ｄ変換サイクルと、正相アナログ入力信号ＩＮＰの出力先を逆相入力ノードＣ１ＮＢ、逆相アナログ入力信号ＩＮＮの出力先を正相入力ノードＣ１ＰＢとする２回のＡ／Ｄ変換サイクルとを交互に繰り返すようにしている。従って、前者のＡ／Ｄ変換サイクルと、後者のＡ／Ｄ変換サイクルとでＡ／Ｄ変換結果に生じる誤差が大小異なったものとなり、あるいは極性の異なったものとなる。従って、複数回に亙ってＡ／Ｄ変換を行い、このＡ／Ｄ変換の結果を平均化すると、Ａ／Ｄ変換結果に生じる誤差が少なくなる。
【００５０】
また、本実施形態によれば、連続した２回のＡ／Ｄ変換サイクルのうち一方のＡ／Ｄ変換サイクルでは、第１の状態を形成するための配線パターンを介して、キャパシタＣ１ＰおよびＣ２Ｐが正相入力ノードＣ１ＰＢに、キャパシタＣ１ＮおよびＣ２Ｎが逆相入力ノードＣ１ＮＢに接続され、他方のＡ／Ｄ変換サイクルでは第２の状態を形成するための配線パターンを介してキャパシタＣ２Ｐが正相入力ノードＣ１ＰＢに、キャパシタＣ２Ｎが逆相入力ノードＣ１ＮＢに接続される。このため、両Ａ／Ｄ変換サイクルにおいて例えばスイッチ５０ＰＡおよび５０ＮＡがサンプルホールド用スイッチとして動作する場合、サンプルホールド用スイッチ自体に変わりがなくても、正相入力ノードＣ１ＰＢおよび逆相入力ノードＣ１ＮＢに接続される配線の寄生容量が変化し、両Ａ／Ｄ変換サイクル間で、正相入力ノードＣ１ＰＢおよび逆相入力ノードＣ１ＮＢの各信号に現われるチャージインジェクションやクロックフィードスルーの影響に差が生じる場合がある。従って、複数回に亙ってＡ／Ｄ変換を行い、このＡ／Ｄ変換の結果を平均化することにより、Ａ／Ｄ変換結果に生じる誤差をさらに少なくすることができる。
【００５１】
このように本実施形態によれば、Ａ／Ｄ変換の誤差が低減された高精度の巡回型Ａ／Ｄ変換器を実現することができる。
【００５２】
以上、この発明の一実施形態について説明したが、これ以外にも、この発明には他の実施形態が考えられる。例えば次の通りである。
（１）上記実施形態ではデジタル信号処理部５００および制御部４００を巡回型Ａ／Ｄ変換器の内部に設けたが、これらの一方または両方を外部に設けてもよい。
（２）上記実施形態ではこの発明を巡回型Ａ／Ｄ変換器に適用したが、この発明は巡回型Ａ／Ｄ変換器以外のＡ／Ｄ変換器に適用してもよい。
（３）上記実施形態では、容量切り換えフラグＣＡＰＥＸＣを１回のＡ／Ｄ変換毎に切り換え、入力切り換えフラグＩＮＥＸＣを２回のＡ／Ｄ変換毎に切り換えたが、容量切り換えフラグＣＡＰＥＸＣを２回のＡ／Ｄ変換毎に切り換え、入力切り換えフラグＩＮＥＸＣを１回のＡ／Ｄ変換毎に切り換えてもよい。あるいは容量切り換えフラグＣＡＰＥＸＣおよび入力切り換えフラグＩＮＥＸＣの両方を１回のＡ／Ｄ変換毎に切り換えてもよい。
（４）容量切り換えフラグＣＡＰＥＸＣおよび入力切り換えフラグＩＮＥＸＣをＡ／Ｄ変換サイクルに同期させて切り換える複数種類の切り換えパターンを巡回型Ａ／Ｄ変換器に記憶させ、Ａ／Ｄ変換の実動作時にいずれの切り換えパターンを採用するかをトリミング等により設定するようにしてもよい。
【符号の説明】
【００５３】
１００…アナログ信号更新部、２００…量子化部、２０１，２０２…コンパレータ、２１０…ラッチ回路、２２０…信号出力部、３００…３値Ｄ／Ａ変換部、４００…制御部、５００…デジタル信号処理部、５０Ｐ…正相アナログ入力部、５０Ｎ…逆相アナログ入力部、１５０…差動増幅器、５０ＰＡ，５０ＰＢ，５０ＮＡ，５０ＮＢ，３０１Ｐ，３０１Ｎ，３０２，３０３Ｐ，３０３Ｎ，１０２Ｐ〜１０６Ｐ，１０９Ｐ〜１１６Ｐ，１０７，１０２Ｎ〜１０６Ｎ，１０９Ｎ〜１１６Ｎ…スイッチ、Ｃ１Ｐ，Ｃ２Ｐ，Ｃ３Ｐ，Ｃ１Ｎ，Ｃ２Ｎ，Ｃ３Ｎ…キャパシタ、５０１…冗長／非冗長変換部、５０２…平均化部。
【技術分野】
【０００１】
この発明は、差動信号のＡ／Ｄ変換を行うＡ／Ｄ変換器に関する。
【背景技術】
【０００２】
Ａ／Ｄ変換器の中には、正相アナログ入力信号および逆相アナログ入力信号からなる差動信号のＡ／Ｄ変換を行うものがある。この種のＡ／Ｄ変換器は、正相アナログ入力信号のサンプルホールドを行うためのスイッチと、逆相アナログ入力信号のサンプルホールドを行うためのスイッチとを備えている。そして、これらのスイッチにより正相アナログ入力信号および逆相アナログ入力信号がサンプルホールドされ、このサンプリホールドされた正相アナログ入力信号および逆相アナログ入力信号間のアナログ信号がデジタル信号に変換される。なお、この種の差動信号のＡ／Ｄ変換を行うＡ／Ｄ変換器は、例えば特許文献１に開示されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−１７８３４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
ところで、上述した差動信号のＡ／Ｄ変換を行うＡ／Ｄ変換器では、２つのサンプルホールド用スイッチがＯＦＦとなって正相アナログ入力信号および逆相アナログ入力信号が各スイッチの後段のキャパシタに保持されるとき、保持される正相アナログ入力信号および逆相アナログ入力信号の各々にノイズが重畳する場合がある。このようなノイズには、スイッチがＯＦＦとなった後も暫くの間、スイッチを介してスイッチの後段に電荷が移動するチャージインジェクションに起因したノイズと、スイッチのＯＮ／ＯＦＦ切り換えのためのゲート信号のレベル変化がスイッチに介在する寄生キャパシタを経由してスイッチの後段に伝搬するクロックフィードスルーに起因したノイズとがある。ここで、正相アナログ入力信号のサンプルホールド用スイッチと逆相アナログ入力信号のサンプルホールド用スイッチとを完全に同じ形状に製造することは困難である。このため、従来のＡ／Ｄ変換器は、正相アナログ入力信号のサンプルホールド用スイッチと逆相アナログ入力信号のサンプルホールド用スイッチに保持される各信号に重畳されるノイズに不均衡が生じ、このノイズの不均衡に起因して、Ａ／Ｄ変換結果に誤差が発生するという問題があった。
【０００５】
この発明は以上のような事情に鑑みてなされたものであり、差動信号のＡ／Ｄ変換を行うＡ／Ｄ変換器においてチャージインジェクションやクロックフィードスルーに起因したＡ／Ｄ変換の誤差を少なくし、Ａ／Ｄ変換の精度を高めるための技術的手段を提供することを目的としている。
【課題を解決するための手段】
【０００６】
この発明は、正相入力ノードおよび逆相入力ノード間のアナログ信号のＡ／Ｄ変換を行うＡ／Ｄ変換器において、正相アナログ入力信号をサンプリングして前記正相入力ノードに保持させるとともに、逆相アナログ入力信号をサンプリングして前記逆相入力ノードに保持させる第１のサンプルホールド手段と、前記正相アナログ入力信号をサンプリングして前記逆相入力ノードに保持させるとともに、前記逆相アナログ入力信号をサンプリングして前記正相入力ノードに保持させる第２のサンプルホールド手段とを具備することを特徴とするＡ／Ｄ変換器を提供する。
【０００７】
かかる発明によれば、第１のサンプルホールド手段にサンプルホールドを行わせてＡ／Ｄ変換を実行する動作と第２のサンプルホールド手段にサンプルホールドを行わせてＡ／Ｄ変換を実行する動作とを交互にＡ／Ｄ変換器に実行させることができる。ここで、１回のＡ／Ｄ変換の動作に着目すると、サンプルホールド時、チャージインジェクションやクロックフィードスルーに起因した不均衡なノイズが正相入力ノードおよび逆相入力ノードに発生し、それに起因したＡ／Ｄ変換の誤差が発生する場合がある。しかし、第１のサンプルホールド手段にサンプルホールドを行わせてＡ／Ｄ変換を実行する動作と、第２のサンプルホールド手段にサンプルホールドを行わせてＡ／Ｄ変換を実行する動作とをＡ／Ｄ変換器に実行させた場合、前者のサンプルールドと後者のサンプルホールドではチャージインジェクションやクロックフィードスルーの影響により正相入力ノードおよび逆相入力ノードに現われるノイズは異なったものとなり、前者と後者ではＡ／Ｄ変換の誤差も異なったものとなる。従って、前者の動作と後者の動作を交互に行わせ、複数回に亙って得られるＡ／Ｄ変換結果を平均化すると、誤差の平均値は誤差の最大値よりも常に小さくなるので、Ａ／Ｄ変換の誤差を最大の誤差よりも減らすことができる。
【図面の簡単な説明】
【０００８】
【図１】この発明の一実施形態である巡回型Ａ／Ｄ変換器の構成を示す回路図である。
【図２】同実施形態においてキャパシタ切り換えフラグＣＡＰＥＸＣが“０”である場合におけるアナログ信号更新部の構成を示す回路図である。
【図３】同実施形態においてキャパシタ切り換えフラグＣＡＰＥＸＣが“１”である場合におけるアナログ信号更新部の構成を示す回路図である。
【図４】同実施形態の動作を示すタイムチャートである。
【図５】同実施形態におけるＡ／Ｄ変換の過程においてアナログ信号更新部の回路構成が切り換わる様子を示す回路図である。
【発明を実施するための形態】
【０００９】
以下、図面を参照し、この発明の実施形態について説明する。
図１はこの発明の一実施形態である巡回型Ａ／Ｄ変換器の構成例を示す回路図である。この巡回型Ａ／Ｄ変換器には、図示しない信号源から正相アナログ入力信号ＩＮＰおよび逆相アナログ入力信号ＩＮＮが与えられる。この巡回型Ａ／Ｄ変換器は、正相アナログ入力信号ＩＮＰおよび逆相アナログ入力信号ＩＮＮ間の電圧をデジタル信号に変換する装置であり、正相アナログ入力部５０Ｐおよび逆相アナログ入力部５０Ｎと、アナログ信号更新部１００と、量子化部２００と、３値Ｄ／Ａ変換部３００と、制御部４００と、デジタル信号処理部５００とを有する。
【００１０】
正相アナログ入力部５０Ｐおよび逆相アナログ入力部５０Ｎの各々には、正相アナログ入力信号ＩＮＰおよび逆相アナログ入力信号ＩＮＮが与えられる。ここで、正相アナログ入力部５０Ｐは、スイッチ５０ＰＡとスイッチ５０ＰＢとを有する。また、逆相アナログ入力部５０Ｎは、スイッチ５０ＮＡと、スイッチ５０ＮＢとを有する。これらのスイッチ５０ＰＡ、５０ＰＢ、５０ＮＡおよび５０ＮＢは、例えばＣＭＯＳトランスファゲートにより構成されている。
【００１１】
正相アナログ入力部５０Ｐおよび逆相アナログ入力部５０Ｎにおいて、スイッチ５０ＰＡおよび５０ＮＡは、正相アナログ入力信号ＩＮＰをサンプリングして正相入力ノードＣ１ＰＢに保持させるとともに、逆相アナログ入力信号ＩＮＮをサンプリングして逆相入力ノードＣ１ＮＢに保持させる第１のサンプルホールド手段を構成している。また、スイッチ５０ＮＢおよび５０ＰＢは、正相アナログ入力信号ＩＮＰをサンプリングして逆相入力ノードＣ１ＮＢに保持させるとともに、逆相アナログ入力信号ＩＮＮをサンプリングして正相入力ノードＣ１ＰＢに保持させる第２のサンプルホールド手段を構成している。
【００１２】
さらに詳述すると、正相アナログ入力部５０Ｐおよび逆相アナログ入力部５０ＮにはクロックＣＫ１ＡおよびＣＫ１Ｂが与えられる。これらのクロックＣＫ１ＡおよびＣＫ１Ｂは、制御部４００により発生されるクロックであり、一方が“１”となるときは他方が“０”とされる。
【００１３】
クロックＣＫ１Ａが“１”、クロックＣＫ１Ｂが“０”であるときは、スイッチ５０ＰＡおよび５０ＮＡがＯＮ、スイッチ５０ＰＢおよび５０ＮＢがＯＦＦとなる。この場合、正相アナログ入力信号ＩＮＰがスイッチ５０ＰＡを介して正相入力ノードＣ１ＰＢに供給され、逆相アナログ入力信号ＩＮＮがスイッチ５０ＮＡを介して逆相入力ノードＣ１ＮＢに供給される。クロックＣＫ１Ａが“０”、クロックＣＫ１Ｂが“１”であるときは、スイッチ５０ＰＡおよび５０ＮＡがＯＦＦ、スイッチ５０ＰＢおよび５０ＮＢがＯＮとなる。この場合、正相アナログ入力信号ＩＮＰがスイッチ５０ＮＢを介して逆相入力ノードＣ１ＮＢに供給され、逆相アナログ入力信号ＩＮＮがスイッチ５０ＰＢを介して正相入力ノードＣ１ＰＢに供給される。
【００１４】
アナログ信号更新部１００は、差動増幅器１５０と、正相入力ノードＣ１ＰＢおよび逆相入力ノードＣ１ＮＢとこの差動増幅器１５０との間に介在するスイッチトキャパシタ回路とを有する。ここで、アナログ信号更新部１００のスイッチトキャパシタ回路は、スイッチ１０２Ｐ〜１０６Ｐ、１０９Ｐ〜１１６Ｐ、１０２Ｎ〜１０６Ｎ、１０９Ｎ〜１１６Ｎおよび１０７と、キャパシタＣ１Ｐ〜Ｃ３ＰおよびＣ１Ｎ〜Ｃ３Ｎとを有している。また、アナログ信号更新部１００における各スイッチは、例えばＣＭＯＳトランスファゲートにより構成されている。
【００１５】
このアナログ信号更新部１００において、スイッチ１０２Ｐは第１正相中間ノードＣ１ＰＴおよび第２正相中間ノードＣ２ＰＴ間に介挿され、スイッチ１０２Ｎは第１逆相中間ノードＣ１ＮＴおよび第２逆相中間ノードＣ２ＮＴ間に介挿されている。また、スイッチ１０３Ｐは正相入力ノードＣ１ＰＢおよび正相帰還ノードＣ２ＰＢ間に介挿され、スイッチ１０３Ｎは逆相入力ノードＣ１ＮＢおよび逆相帰還ノードＣ２ＮＢ間に介挿されている。また、スイッチ１０４Ｐは第２正相中間ノードＣ２ＰＴと差動増幅器１５０の逆相入力端子（−入力端子）との間に介挿され、スイッチ１０４Ｎは第２逆相中間ノードＣ２ＮＴと差動増幅器１５０の正相入力端子（＋入力端子）との間に介挿されている。また、スイッチ１０５Ｐは正相帰還ノードＣ２ＰＢと差動増幅器１５０の正相出力端子（＋出力端子）との間に介挿され、スイッチ１０５Ｎは逆相帰還ノードＣ２ＮＢと差動増幅器１５０の逆相出力端子（−出力端子）との間に介挿されている。また、スイッチ１０６Ｐは差動増幅器１５０の逆相入力端子および正相出力端子間に介挿され、スイッチ１０６Ｎは差動増幅器１５０の正相入力端子および逆相出力端子間に介挿されている。また、スイッチ１０７は、第１正相中間ノードＣ１ＰＴおよび第１逆相中間ノードＣ１ＮＴ間に介挿されている。そして、キャパシタＣ３Ｐは、差動増幅器１５０の正相出力端子と低電位側電源ＡＶＳＳとの間に介挿され、キャパシタＣ３Ｎは、差動増幅器１５０の逆相出力端子と低電位側電源ＡＶＳＳとの間に介挿されている。
【００１６】
本実施形態では、Ａ／Ｄ変換の過程において、アナログ信号更新部１００の差動増幅器１５０と、キャパシタＣ１Ｐ、Ｃ２Ｐ、Ｃ１ＮおよびＣ２Ｎとにより係数乗算器を構成し、アナログ信号の係数乗算処理を実行する。理想状態において、キャパシタＣ１Ｐ、Ｃ２Ｐ、Ｃ１ＮおよびＣ２Ｎは同じ容量値を有している。本実施形態におけるアナログ信号更新部１００は、この係数乗算器を構成するための素子間の接続状態として、キャパシタＣ１ＰおよびＣ１Ｎを入力キャパシタ、キャパシタＣ２ＰおよびＣ２Ｎを帰還キャパシタとする第１の状態と、キャパシタＣ２ＰおよびＣ２Ｎを入力キャパシタ、キャパシタＣ１ＰおよびＣ１Ｎを帰還キャパシタとする第２の状態のいずれかを選択可能な構成となっている。この第１の状態と第２の状態の選択を可能にするために設けられているのが、スイッチ１０９Ｐ〜１１６Ｐおよび１０９Ｎ〜１１６Ｎである。以下、これらのスイッチと関連したアナログ信号更新部１００の各部の構成を説明する。
【００１７】
アナログ信号更新部１００において、キャパシタＣ１Ｐの一方の電極に接続されたノードＣ１ＰＢ１は、スイッチ１０９Ｐを介して正相入力ノードＣ１ＰＢに接続されるとともに、スイッチ１１０Ｐを介して正相帰還ノードＣ２ＰＢに接続される。また、キャパシタＣ１Ｐの他方の電極に接続されたノードＣ１ＰＴ１は、スイッチ１１１Ｐを介して第１正相中間ノードＣ１ＰＴに接続されるとともに、スイッチ１１２Ｐを介して第２正相中間ノードＣ２ＰＴに接続される。
【００１８】
また、キャパシタＣ２Ｐの一方の電極に接続されたノードＣ２ＰＢ１は、スイッチ１１６Ｐを介して正相入力ノードＣ１ＰＢに接続されるとともに、スイッチ１１５Ｐを介して正相帰還ノードＣ２ＰＢに接続される。また、キャパシタＣ２Ｐの他方の電極に接続されたノードＣ２ＰＴ１は、スイッチ１１４Ｐを介して第１正相中間ノードＣ１ＰＴに接続されるとともに、スイッチ１１３Ｐを介して第２正相中間ノードＣ２ＰＴに接続される。
【００１９】
また、キャパシタＣ１Ｎの一方の電極に接続されたノードＣ１ＮＢ１は、スイッチ１０９Ｎを介して逆相入力ノードＣ１ＮＢに接続されるとともに、スイッチ１１０Ｎを介して逆相帰還ノードＣ２ＮＢに接続される。また、キャパシタＣ１Ｎの他方の電極に接続されたノードＣ１ＮＴ１は、スイッチ１１１Ｎを介して第１逆相中間ノードＣ１ＮＴに接続されるとともに、スイッチ１１２Ｎを介して第２逆相中間ノードＣ２ＮＴに接続される。
【００２０】
また、キャパシタＣ２Ｎの一方の電極に接続されたノードＣ２ＮＢ１は、スイッチ１１６Ｎを介して逆相入力ノードＣ１ＮＢに接続されるとともに、スイッチ１１５Ｎを介して逆相帰還ノードＣ２ＮＢに接続される。また、キャパシタＣ２Ｎの他方の電極に接続されたノードＣ２ＮＴ１は、スイッチ１１４Ｎを介して第１逆相中間ノードＣ１ＮＴに接続されるとともに、スイッチ１１３Ｎを介して第２逆相中間ノードＣ２ＮＴに接続される。
スイッチ１０９Ｐ〜１１６ＰにはこれらのＯＮ／ＯＦＦ切り換えを行うためのクロックＣＫ９〜ＣＫ１６が各々供給され、スイッチ１０９Ｎ〜１１６ＮにもクロックＣＫ９〜ＣＫ１６が各々供給される。
以上がアナログ信号更新部１００の構成である。
【００２１】
量子化部２００は、コンパレータ２０１および２０２と、ラッチ回路２１０と、信号出力部２２０とにより構成されている。コンパレータ２０１および２０２は、差動増幅器１５０の正相出力端子および逆相出力端子から各々出力される正相アナログ出力信号ＶＯＰおよび逆相アナログ出力信号ＶＯＮを＋１、０、−１の３値に量子化し、量子化結果を示す量子化データＤ１およびＤ０を出力する手段である。
【００２２】
さらに詳述すると、コンパレータ２０１および２０２には、図示しない基準電圧源から基準電圧ＶＣＰＰおよびＶＣＰＮ（ＶＣＰＰ＞ＶＣＰＮ）が与えられる。ここで、正相アナログ出力信号ＶＯＰおよび逆相アナログ出力信号ＶＯＮが±ＶＲＥＦの範囲内の電圧値となる場合、基準電圧ＶＣＰＰは例えばｖｒ＝＋ＶＲＥＦ／２、基準電圧ＶＣＰＮは例えば−ｖｒ＝−ＶＲＥＦ／２である。コンパレータ２０１は、ＶＯＰ＞ＶＣＰＰであり、かつ、ＶＯＮ＜ＶＣＰＮである場合に量子化データＤ０を“１”とし、それ以外の場合に量子化データＤ０を“０”とする。コンパレータ２０２は、ＶＯＰ＞ＶＣＰＮであり、かつ、ＶＯＮ＜ＶＣＰＰである場合に量子化データＤ１を“１”とし、それ以外の場合に量子化データＤ１を“０”とする。従って、差動増幅器１５０の出力信号ＶＯＰおよびＶＯＮと量子化データＤ０およびＤ１との関係は次のようになる。
ＶＯＰおよびＶＯＮ 量子化結果 Ｄ１ Ｄ０
ＶＯＰ＞ＶＣＰＰ、ＶＯＮ＜ＶＣＰＮ ＋１ “１” “１”
ＶＯＰ＞ＶＣＰＮ、ＶＯＮ＜ＶＣＰＰ ０ “１” “０”
ＶＯＰ＜ＶＣＰＮ、ＶＯＮ＞ＶＣＰＰ −１ “０” “０”
【００２３】
ラッチ回路２１０は、量子化データＤ０およびＤ１をクロックＣＫ８に同期して保持する回路である。信号出力部２２０は、クロックＣＫＡに同期して、ラッチ回路２１０に保持された量子化データＤ０およびＤ１をデータＤＴ０およびＤＴ１として出力する。このデータＤＴ０およびＤＴ１は、量子化結果である＋１、０、−１の３値を２ビットにより表現した冗長２進符号である。また、信号出力部２２０は、クロックＣＫＡに同期して、量子化データＤ０およびＤ１が示す量子化結果に対応した３値データｄｋｐ、ｄｋｚおよびｄｋｎを出力する。さらに詳述すると、信号出力部２２０は、量子化データＤ０およびＤ１が示す量子化結果が＋１である場合、データｄｋｐを“１”とするとともにデータｄｋｚおよびｄｋｎを“０”とし、量子化結果が０である場合、データｄｋｚを“１”とするとともにデータｄｋｐおよびｄｋｎを“０”とし、量子化結果が−１である場合、データｄｋｎを“１”とするとともにデータｄｋｚおよびｄｋｐを“０”とする。
【００２４】
３値Ｄ／Ａ変換部３００は、３値データｄｋｐ、ｄｋｚおよびｄｋｎが示す量子化結果を逆量子化したアナログ電圧を発生し、正相入力ノードＣ１ＰＢおよび逆相入力ノードＣ１ＮＢに供給する回路である。さらに詳述すると、この３値Ｄ／Ａ変換部３００は、スイッチ３０１Ｐ、３０１Ｎ、３０２、３０３Ｐおよび３０３Ｎを有している。また、この３値Ｄ／Ａ変換部３００には、基準電圧ｖｒｐ＝＋ｖｒを発生する電圧源と、基準電圧ｖｒｎ＝−ｖｒを発生する電圧源が接続されている。ここで、データｄｋｐが“１”である場合には、スイッチ３０１Ｐおよび３０１ＮがＯＮとなって、正相入力ノードＣ１ＰＢに基準電圧ｖｒｐが、逆相入力ノードＣ１ＮＢに基準電圧ｖｒｎが与えられる。また、データｄｋｚが“１”である場合には、スイッチ３０２がＯＮとなって、正相入力ノードＣ１ＰＢおよび逆相入力ノードＣ１ＮＢ間が短絡される。また、データｄｋｎが“１”である場合には、スイッチ３０３Ｐおよび３０３ＮがＯＮとなって、正相入力ノードＣ１ＰＢに基準電圧ｖｒｎが、逆相入力ノードＣ１ＮＢに基準電圧ｖｒｐが与えられる。
【００２５】
制御部４００は、正相アナログ入力部５０Ｐおよび逆相アナログ入力部５０Ｎに対するクロックＣＫ１ＡおよびＣＫ１Ｂと、アナログ信号更新部１００に対するクロックＣＫ２〜ＣＫ７およびＣＫ９〜ＣＫ１６と、量子化部２００に対するクロックＣＫ８およびＣＫＡを出力することにより巡回型Ａ／Ｄ変換器にＡ／Ｄ変換を実行させる手段である。
【００２６】
本実施形態における制御部４００は、巡回型Ａ／Ｄ変換器に正相アナログ信号ＩＮＰおよび逆相アナログ入力信号ＩＮＮのサンプリングを行わせて１回のＡ／Ｄ変換を実行させる毎にキャパシタ切り換えフラグＣＡＰＥＸＣを“０”から“１”または“１”から“０”へ切り換える。キャパシタ切り換えフラグＣＡＰＥＸＣが“０”である場合、制御部４００は、クロックＣＫ９、ＣＫ１１、ＣＫ１３、ＣＫ１５を“１”、クロックＣＫ１０、ＣＫ１２、ＣＫ１４、ＣＫ１６を“０”とし、スイッチ１０９Ｐおよび１０９Ｎ、１１１Ｐおよび１１１Ｎ、１１３Ｐおよび１１３Ｎ、１１５Ｐおよび１１５ＮをＯＮ、スイッチ１１０Ｐおよび１１０Ｎ、１１２Ｐおよび１１２Ｎ、１１４Ｐおよび１１４Ｎ、１１６Ｐおよび１１６ＮをＯＦＦとする。この結果、アナログ信号更新部１００は、図２に示すようにキャパシタＣ１Ｐが入力キャパシタとして正相入力ノードＣ１ＰＢおよび第１正相中間ノードＣ１ＰＴ間に介挿され、キャパシタＣ１Ｎが入力キャパシタとして逆相入力ノードＣ１ＮＢおよび第１逆相中間ノードＣ１ＮＴ間に介挿され、キャパシタＣ２Ｐが帰還キャパシタとして正相帰還ノードＣ２ＰＢおよび第２正相中間ノードＣ２ＰＴ間に介挿され、キャパシタＣ２Ｎが帰還キャパシタとして逆相帰還ノードＣ２ＮＢおよび第２逆相中間ノードＣ２ＮＴ間に介挿された第１の状態となる。
【００２７】
また、キャパシタ切り換えフラグＣＡＰＥＸＣが“１”である場合、制御部４００は、クロックＣＫ９、ＣＫ１１、ＣＫ１３、ＣＫ１５を“０”、クロックＣＫ１０、ＣＫ１２、ＣＫ１４、ＣＫ１６を“１”とし、スイッチ１０９Ｐおよび１０９Ｎ、１１１Ｐおよび１１１Ｎ、１１３Ｐおよび１１３Ｎ、１１５Ｐおよび１１５ＮをＯＦＦ、スイッチ１１０Ｐおよび１１０Ｎ、１１２Ｐおよび１１２Ｎ、１１４Ｐおよび１１４Ｎ、１１６Ｐおよび１１６ＮをＯＮとする。この結果、アナログ信号更新部１００は、図３に示すようにキャパシタＣ２Ｐが入力キャパシタとして正相入力ノードＣ１ＰＢおよび第１正相中間ノードＣ１ＰＴ間に介挿され、キャパシタＣ２Ｎが入力キャパシタとして逆相入力ノードＣ１ＮＢおよび第１逆相中間ノードＣ１ＮＴ間に介挿され、キャパシタＣ１Ｐが帰還キャパシタとして正相帰還ノードＣ２ＰＢおよび第２正相中間ノードＣ２ＰＴ間に介挿され、キャパシタＣ１Ｎが帰還キャパシタとして逆相帰還ノードＣ２ＮＢおよび第２逆相中間ノードＣ２ＮＴ間に介挿された第２の状態となる。
【００２８】
また、本実施形態における制御部４００は、巡回型Ａ／Ｄ変換器に２回のＡ／Ｄ変換を実行させる毎に入力切り換えフラグＩＮＥＸＣを“０”から“１”または“１”から“０”へ切り換える。入力切り換えフラグＩＮＥＸＣが“０”である場合、制御部４００は、クロックＣＫ１Ｂを“０”としてスイッチ５０ＰＢおよび５０ＮＢをＯＦＦとする。そして、Ａ／Ｄ変換の対象である正相アナログ入力信号ＩＮＰおよび逆相アナログ入力信号ＩＮＮのサンプリングを行うタイミングになると、制御部４００は、クロックＣＫ１Ａを“１”とし、正相アナログ入力信号ＩＮＰをスイッチ５０ＰＡを介して正相入力ノードＣ１ＰＢに供給し、逆相アナログ入力信号ＩＮＮをスイッチ５０ＮＡを介して逆相入力ノードＣ１ＮＢに供給する。一方、入力切り換えフラグＩＮＥＸＣが“１”である場合、制御部４００は、クロックＣＫ１Ａを“０”としてスイッチ５０ＰＡおよび５０ＮＡをＯＦＦとする。そして、Ａ／Ｄ変換の対象である正相アナログ入力信号ＩＮＰおよび逆相アナログ入力信号ＩＮＮのサンプリングを行うタイミングになると、制御部４００は、クロックＣＫ１Ｂを“１”とし、正相アナログ入力信号ＩＮＰをスイッチ５０ＮＢを介して逆相入力ノードＣ１ＮＢに供給し、逆相アナログ入力信号ＩＮＮをスイッチ５０ＰＢを介して正相入力ノードＣ１ＰＢに供給する。
【００２９】
制御部４００は、このように１回のＡ／Ｄ変換を行う毎に、アナログ信号更新部１００を第１の状態とするか第２の状態とするかの切り換えを行うとともに、２回のＡ／Ｄ変換を行う毎に、正相アナログ入力信号ＩＮＰおよび逆相アナログ入力信号ＩＮＮの各々のサンプリング時における供給先を正相入力ノードとするか逆相入力ノードとするかの切り換えを行う。そして、サンプリング後は、クロックＣＫ２〜ＣＫＡを所定のパターンに従って発生して、アナログ信号更新部１００、量子化部２００および３値Ｄ／Ａ変換部３００に巡回的Ａ／Ｄ変換動作を行わせ、所定組数からなる冗長２進符号の組を量子化部２００から出力させる。なお、この巡回的Ａ／Ｄ変換動作については説明の重複を避けるため、本実施形態の動作説明において明らかにする。
【００３０】
デジタル信号処理部５００は、冗長／非冗長変換部５０１と、平均化部５０２とを有する。冗長／非冗長変換部５０１は、１回のＡ／Ｄ変換の動作において量子化部２００から出力される所定組数の冗長２進符号の組を非冗長形式の所定ビット数のデジタル信号に変換して平均化部５０２に出力する。平均化部５０２は、Ａ／Ｄ変換結果であるデジタル信号が冗長／非冗長変換部５０１から所定個数出力される毎に、その所定個数のデジタル信号を平均化して出力する。
【００３１】
図４は本実施形態の動作を示すタイムチャートである。また、図５（ａ）〜（ｅ）は、Ａ／Ｄ変換の過程における巡回型Ａ／Ｄ変換器の状態の変化を示す回路図である。以下、これらの図を参照し、本実施形態の動作を説明する。本実施形態において、制御部４００は、Ａ／Ｄ変換指令が与えられる都度、巡回型Ａ／Ｄ変換器にＡ／Ｄ変換を３２回実行させるための各部の制御を行う。その際、制御部４００は、１回目のＡ／Ｄ変換サイクルではキャパシタ切り換えフラグＣＡＰＥＸＣを“０”とし、２回目のＡ／Ｄ変換サイクルではキャパシタ切り換えフラグＣＡＰＥＸＣを“１”とし、という具合にＡ／Ｄ変換サイクルが１回終わる毎にキャパシタ切り換えフラグＣＡＰＥＸＣの切り換えを行う。また、制御部４００は、１回目および２回目のＡ／Ｄ変換サイクルでは入力切り換えフラグＩＮＥＸＣを“０”とし、３回目および４回目のＡ／Ｄ変換サイクルでは入力切り換えフラグＩＮＥＸＣを“１”とし、という具合にＡ／Ｄ変換サイクルが２回終わる毎に入力切り換えフラグＩＮＥＸＣの切り換えを行う。
【００３２】
図４にはＡ／Ｄ変換指令が与えられた後の最初のＡ／Ｄ変換サイクルでの動作が示されている。このＡ／Ｄ変換サイクルでは、ＣＡＰＥＸＣ＝“０”、ＩＮＥＸＣ＝“０”となっている。
【００３３】
Ａ／Ｄ変換サイクルが始まると、制御部４００は、まず、クロックＣＫ２、ＣＫ３、ＣＫ４、ＣＫ５およびＣＫ６を“１”、クロックＣＫ１、ＣＫ７、ＣＫ８およびＣＫＡを“０”とする。これにより正相アナログ入力部５０Ｐ、逆相アナログ入力部５０Ｎおよびアナログ信号更新部１００は、図５（ａ）に示す状態となり、キャパシタＣ１Ｐ、Ｃ２Ｐ、Ｃ１ＮおよびＣ２Ｎの充電電荷が０になる。
【００３４】
次に制御部４００は、クロックＣＫ５を“０”にした後、クロックＣＫ１を“１”とする。これにより巡回型Ａ／Ｄ変換器は、図５（ｂ）に示す状態となる。この状態では、差動増幅器１５０の正相入力端子および逆相入力端子が仮想接地され、正相入力ノードＣ１ＰＢとこの仮想接地点との間にキャパシタＣ１ＰおよびＣ２Ｐが並列に介挿され、逆相入力ノードＣ１ＮＢとこの仮想接地点との間にキャパシタＣ１ＮおよびＣ２Ｎが並列に介挿されている。従って、正相アナログ入力信号ＩＮＰの電圧値が例えば＋Ｖ（０）、逆相アナログ入力信号ＩＮＮの電圧値が例えば−Ｖ（０）であり、キャパシタＣ１Ｐ、Ｃ２Ｐ、Ｃ１ＮおよびＣ２Ｎの容量値が例えばＣである場合、Ｑ（０）＝＋Ｃ・Ｖ（０）の電荷がキャパシタＣ１ＰおよびＣ２Ｐの各々に蓄積され、−Ｑ（０）＝−Ｃ・Ｖ（０）の電荷がキャパシタＣ１ＮおよびＣ２Ｎの各々に蓄積される。
【００３５】
次に制御部４００は、クロックＣＫ４を“０”にした後、クロックＣＫ１およびＣＫ６を“０”とし、次いでクロックＣＫ４を“１”とし、次いでクロックＣＫ５を“１”とする。これにより巡回型Ａ／Ｄ変換器は、図５（ｃ）に示す状態となり、キャパシタＣ１ＰおよびＣ２Ｐ間で充電電圧の平均化が行われ、キャパシタＣ１ＮおよびＣ２Ｎ間で充電電圧の平均化が行われる。このとき差動増幅器１５０からキャパシタＣ２ＰおよびＣ１Ｐの充電電圧に等しい電圧値の正相アナログ出力信号ＶＯＰ=＋Ｖ(０)と、キャパシタＣ２ＮおよびＣ１Ｎの充電電圧に等しい電圧値の逆相アナログ出力信号ＶＯＮ＝−Ｖ（０）が出力され、これらの出力信号ＶＯＰおよびＶＯＮの量子化結果を示す量子化データＤ０およびＤ１がコンパレータ２０１および２０２から出力される。そして、制御部４００は、この状態においてクロックＣＫ８を所定時間だけ“１”とした後、クロックＣＫ８を“０”に戻し、このときコンパレータ２０１および２０２が出力している量子化データＤ０およびＤ１をラッチ回路２１０に保持させる。
【００３６】
そして、制御部４００は、クロックＣＫ８を“１”から“０”に戻すとき、クロックＣＫ３を“０”とし、クロックＣＫＡを“１”とする。これにより巡回型Ａ／Ｄ変換器は、図５（ｄ）に示す状態となる。この状態において信号出力部２２０は、クロックＣＫＡが“１”になった時点における量子化データＤ０およびＤ１（すなわち、ＶＯＰ=＋Ｖ(０)およびＶＯＮ＝−Ｖ（０）についての量子化結果）に応じて３値データｄｋｐ、ｄｋｚおよびｄｋｎを出力する。さらに詳述すると、クロックＣＫＡが“１”になった時点における量子化データＤ０およびＤ１が＋１を示す場合にはデータｄｋｐを、０を示す場合にはデータｄｋｚを、−１を示す場合にはデータｄｋｎを“１”にする。
【００３７】
そして、３値Ｄ／Ａ変換部３００は、３値データｄｋｐ、ｄｋｚおよびｄｋｎに対応したアナログ電圧をアナログ信号更新部１００のキャパシタＣ１ＰおよびＣ１Ｎに対して出力する。具体的には３値Ｄ／Ａ変換部３００は、データｄｋｚが“１”（量子化結果＝０）である場合にはキャパシタＣ１ＰおよびＣ１Ｎ間を短絡し、データｄｋｐが“１”（量子化結果＝＋１）である場合には基準電圧ｖｒｐ＝＋ｖｒをキャパシタＣ１Ｐに、基準電圧ｖｒｎ＝−ｖｒをキャパシタＣ１Ｎに対して出力し、データｄｋｎが“１”（量子化結果＝−１）である場合には基準電圧ｖｒｎ＝−ｖｒをキャパシタＣ１Ｐに、基準電圧ｖｒｐ＝＋ｖｒをキャパシタＣ１Ｎに対して出力する。なお、図５（ｄ）にはデータｄｋｐが“１”である場合の３値Ｄ／Ａ変換部３００の状態が図示されている。
【００３８】
そして、アナログ信号更新部１００では、次のような動作が行われる。まず、量子化結果＝０であり、キャパシタＣ１ＰおよびＣ１Ｎ間が短絡された場合、差動増幅器１５０は、正相入力端子および逆相入力端子を仮想接地状態とするために、正相アナログ出力信号ＶＯＰおよび逆相アナログ出力信号ＶＯＮを変化させることにより、キャパシタＣ１Ｐの充電電荷を０にするだけの電荷の移動をキャパシタＣ２ＰおよびＣ１Ｐ間に発生させ、キャパシタＣ１Ｎの充電電荷を０にするだけの電荷の移動をキャパシタＣ２ＮおよびＣ１Ｎ間に発生させる。この電荷の移動により、差動増幅器１５０のキャパシタＣ２ＰおよびＣ２Ｎの各充電電荷は電荷の移動前の２倍になる。このようにキャパシタＣ２ＰおよびＣ２Ｎの各充電電荷が各々２倍になるため、正相アナログ出力信号ＶＯＰの電圧値は＋Ｖ（０）から＋Ｖ（１）＝２Ｖ（０）に変化し、逆相アナログ出力信号ＶＯＮの電圧値は−Ｖ（０）から−Ｖ（１）＝−２Ｖ（０）に変化する。
【００３９】
また、量子化結果＝＋１である場合には、基準電圧＋ｖｒに基づく充電電流がキャパシタＣ１Ｐに流れ、基準電圧−ｖｒに基づく充電電流がキャパシタＣ１Ｎに流れる。従って、差動増幅器１５０は、３値Ｄ／Ａ変換部３００が基準電圧ｖｒを出力する前にキャパシタＣ１Ｐに充電されていた電荷をキャパシタＣ２Ｐに移動させるとともに、基準電圧＋ｖｒに基づいてキャパシタＣ１Ｐに流れる充電電流をキャパシタＣ２Ｐに流す。この電荷の移動によりキャパシタＣ２Ｐの充電電荷は＋Ｑ（０）＝＋ＣＶ（０）から＋Ｑ（１）＝２ＣＶ（０）−２Ｃｖｒに変化する。また、差動増幅器１５０は、３値Ｄ／Ａ変換部３００が基準電圧−ｖｒを出力する前にキャパシタＣ１Ｎに充電されていた電荷をキャパシタＣ２Ｎに移動させるとともに、基準電圧−ｖｒに基づいてキャパシタＣ１Ｎに流れる充電電流をキャパシタＣ２Ｎに流す。この電荷の移動によりキャパシタＣ２Ｎの充電電荷は−Ｑ（０）＝−ＣＶ（０）から−Ｑ（１）＝−２ＣＶ（０）＋２Ｃｖｒに変化する。従って、正相アナログ信号ＶＯＰの電圧値は＋Ｖ（０）から＋Ｖ（１）＝２Ｖ（０）−ｖｒに変化し、逆相アナログ出力信号ＶＯＮの電圧値は−Ｖ（０）から−Ｖ（１）＝−２Ｖ（０）＋ｖｒに変化する。
【００４０】
量子化結果＝−１である場合も量子化結果＝＋１である場合と基本的に同様な動作が行われる。この場合、基準電圧−ｖｒがキャパシタＣ１Ｐに出力され、基準電圧＋ｖｒがキャパシタＣ１Ｎに出力されるため、正相アナログ信号ＶＯＰの電圧値は＋Ｖ（０）から＋Ｖ（１）＝２Ｖ（０）＋ｖｒに変化し、逆相アナログ出力信号ＶＯＮの電圧値は−Ｖ（０）から−Ｖ（１）＝−２Ｖ（０）−ｖｒに変化する。
【００４１】
このようにして量子化結果に応じて正相アナログ出力信号ＶＯＰおよび逆相アナログ出力信号ＶＯＮが更新されると、この更新後の正相アナログ出力信号ＶＯＰおよび逆相アナログ出力信号ＶＯＮについての量子化データＤ０およびＤ１がコンパレータ２０１および２０２から出力される。制御部４００は、この状態においてクロックＣＫＡを立ち下げて信号出力部２２０を出力保持状態にするとともに、クロックＣＫ８を立ち上げてラッチ回路２１０をスルー状態とする。そして、クロックＣＫ８を所定時間だけ“１”とした後、クロックＣＫ８を“０”に戻し、このときコンパレータ２０１および２０２が出力している量子化データＤ０およびＤ１（ＶＯＰ＝＋Ｖ（１）およびＶＯＮ＝−Ｖ（１）についての量子化結果）をラッチ回路２１０に保持させる。
【００４２】
そして、制御部４００は、クロックＣＫ８を“１”から“０”に戻すとき、クロックＣＫ３およびＣＫ７を“１”とし、クロックＣＫ２を“０”とする。これにより巡回型Ａ／Ｄ変換器は、図５（ｅ）に示す状態となる。この状態では、正相アナログ出力信号ＶＯＰ＝＋Ｖ（１）および逆相アナログ出力信号ＶＯＮ＝−Ｖ（１）が直列接続されたキャパシタＣ１ＰおよびＣ１Ｎに印加される。この結果、キャパシタＣ１ＰおよびＣ１Ｎの容量値がいずれもＣである場合には、キャパシタＣ１ＰおよびＣ１Ｎの各々にＶ（１）／Ｃの電荷が蓄積される。
【００４３】
次に制御部４００は、クロックＣＫ２およびＣＫＡを“１”とし、クロックＣＫ３およびＣＫ７を“０”とする。この結果、巡回型Ａ／Ｄ変換器は、再び図５（ｄ）に示す状態となる。このとき、クロックＣＫＡが“１”となることによりその時点においてラッチ回路２１０が出力している正相アナログ出力信号ＶＯＰ＝＋Ｖ（１）および逆相アナログ出力信号ＶＯＮ＝−Ｖ（１）についての量子化データＤ０およびＤ１が信号出力部２２０に取り込まれ、冗長２進符号ＤＴ０およびＤＴ１と、３値データｄｋｐ、ｄｋｚおよびｄｋｎが量子化データＤ０およびＤ１に基づいて更新される。この結果、上述と同様、３値Ｄ／Ａ変換部３００による基準電圧の出力と、アナログ信号更新部１００による正相アナログ出力信号ＶＯＰおよびＶＯＮの更新が行われる。以下、同様であり、制御部４００は、巡回型Ａ／Ｄ変換器を図５（ｄ）に示す状態と図５（ｅ）に示す状態へ交互に切り換え、現在の正相アナログ出力信号ＶＯＰおよび逆相アナログ出力信号ＶＯＮを２倍にして前回の量子化結果（＋１、０、−１）に対応した基準電圧を減算することにより正相アナログ出力信号ＶＯＰおよび逆相アナログ出力信号ＶＯＮを更新し、この更新後の正相アナログ出力信号ＶＯＰおよび逆相アナログ出力信号ＶＯＮを量子化する処理を繰り返す。そして、この量子化の繰り返しにより得られる所定組数の冗長２進符号の組が冗長／非冗長変換部５０１に供給され、所定ビット数からなる非冗長形式のデジタル信号に変換される。
以上が１回のＡ／Ｄ変換サイクルにおける巡回型Ａ／Ｄ変換器の動作である。
【００４４】
本実施形態では、Ａ／Ｄ変換指令が制御部４００に与えられる都度、このようなＡ／Ｄ変換サイクルが３２回繰り返される。そして、平均化部５０２は、冗長／非冗長変換部５０１から得られる３２回分のデジタル信号（Ａ／Ｄ変換結果）に基づいて、最終的なＡ／Ｄ変換結果を示すデジタル信号を生成する。さらに詳述すると、平均化部５０２は、まず、３２回分のＡ／Ｄ変換結果のうち入力切り換えフラグＩＮＥＸＣが“０”であるときに得られるＡ／Ｄ変換結果、すなわち、４ｋ＋１番目および４ｋ＋２番目（ｋ＝０、１、２…）のＡ／Ｄ変換結果を平均化する。また、入力切り換えフラグＩＮＥＸＣが“１”であるときに得られるＡ／Ｄ変換結果、すなわち、４ｋ＋３番目および４ｋ＋４番目（ｋ＝０、１、２…）のＡ／Ｄ変換結果を平均化する。そして、前者の平均値と、後者の平均値の符号を反転した平均値との平均値を算出する。このようにして最終的に得られる平均値が最終的なＡ／Ｄ変換結果を示すデジタル信号となる。
【００４５】
本実施形態において、アナログ信号更新部１００が正相アナログ出力信号ＶＯＰおよび逆相アナログ出力信号ＶＯＮの更新を行うための係数乗算処理を行う際の係数は、差動増幅器１５０の入力側に設けられる入力キャパシタと帰還経路に介挿される帰還キャパシタの容量値の比により定まる。従って、アナログ信号更新部１００の各キャパシタの容量値が設計目標から外れるような場合、何ら策を講じないと、アナログ信号更新部１００が係数乗算処理を行うときの係数が設計目標から外れ、Ａ／Ｄ変換結果に誤差が発生する。
【００４６】
しかしながら、本実施形態では、制御部４００による制御の下、１回のＡ／Ｄ変換が行われる毎に、アナログ信号更新部１００が、キャパシタＣ１ＰおよびＣ１Ｎを入力キャパシタ、キャパシタＣ２ＰおよびＣ２Ｎを帰還キャパシタとする第１の状態と、キャパシタＣ２ＰおよびＣ２Ｎを入力キャパシタ、キャパシタＣ１ＰおよびＣ１Ｎを帰還キャパシタとする第２の状態とに交互に切り換えられる。従って、いずれかのキャパシタの容量値と設計目標との間に誤差が生じた場合、その誤差がＡ／Ｄ変換の動作に与える影響は、そのキャパシタが入力キャパシタとなるＡ／Ｄ変換サイクルとそのキャパシタが帰還キャパシタとなるＡ／Ｄ変換サイクルとで逆になる。
【００４７】
さらに詳述すると、そのキャパシタが入力キャパシタとなるＡ／Ｄ変換サイクルにおいて、そのキャパシタの誤差の影響により係数乗算処理の係数が例えば設計目標よりも小さくなったすると、そのキャパシタが帰還キャパシタとなるＡ／Ｄ変換サイクルでは、そのキャパシタの誤差の影響により係数乗算処理の係数が設計目標よりも大きくなる。このため、そのキャパシタが入力キャパシタとなるＡ／Ｄ変換サイクルにおいて、そのキャパシタの誤差の影響によりＡ／Ｄ変換結果に正の誤差が生じたとすると、そのキャパシタが帰還キャパシタとなるＡ／Ｄ変換サイクルでは、そのキャパシタの誤差の影響によりＡ／Ｄ変換結果に負の誤差が発生し易くなる。従って、複数回に亙ってＡ／Ｄ変換を行い、このＡ／Ｄ変換の結果を平均化すると、Ａ／Ｄ変換結果に生じる誤差が相殺され、キャパシタの容量値に製造ばらつきが発生する状況でも、Ａ／Ｄ変換の精度を高くすることができる。
【００４８】
また、本実施形態では、差動信号である正相アナログ入力信号ＩＮＰおよび逆相アナログ入力信号ＩＮＮをサンプルホールドして差動信号のＡ／Ｄ変換を行う。ここで、仮に正相アナログ入力信号ＩＮＰの出力先を正相入力ノードＣ１ＰＢに固定し、逆相アナログ入力信号ＩＮＮの出力先を逆相入力ノードＣ１ＮＢに固定したとすると、サンプルホールドにより正相入力ノードＣ１ＰＢおよび逆相入力ノードＣ１ＮＢに保持される各信号に不均衡なノイズが重畳し（例えば正相入力ノードＣ１ＰＢに大きなノイズが発生し、逆相入力ノードＣ１ＮＢに小さなノイズが発生し）、Ａ／Ｄ変換結果に誤差を生じさせる問題がある。このような不均衡なノイズが重畳されるのは、正相アナログ入力信号ＩＮＰのサンプルホールドを行う回路が受けるチャージインジェクションやクロックフィードスルーの影響と、逆相アナログ入力信号ＩＮＮのサンプルホールドを行う回路が受けるチャージインジェクションやクロックフィードスルーの影響とに差があるからである。
【００４９】
しかしながら、本実施形態では、正相アナログ入力信号ＩＮＰの出力先を正相入力ノードＣ１ＰＢ、逆相アナログ入力信号ＩＮＮの出力先を逆相入力ノードＣ１ＮＢとする２回のＡ／Ｄ変換サイクルと、正相アナログ入力信号ＩＮＰの出力先を逆相入力ノードＣ１ＮＢ、逆相アナログ入力信号ＩＮＮの出力先を正相入力ノードＣ１ＰＢとする２回のＡ／Ｄ変換サイクルとを交互に繰り返すようにしている。従って、前者のＡ／Ｄ変換サイクルと、後者のＡ／Ｄ変換サイクルとでＡ／Ｄ変換結果に生じる誤差が大小異なったものとなり、あるいは極性の異なったものとなる。従って、複数回に亙ってＡ／Ｄ変換を行い、このＡ／Ｄ変換の結果を平均化すると、Ａ／Ｄ変換結果に生じる誤差が少なくなる。
【００５０】
また、本実施形態によれば、連続した２回のＡ／Ｄ変換サイクルのうち一方のＡ／Ｄ変換サイクルでは、第１の状態を形成するための配線パターンを介して、キャパシタＣ１ＰおよびＣ２Ｐが正相入力ノードＣ１ＰＢに、キャパシタＣ１ＮおよびＣ２Ｎが逆相入力ノードＣ１ＮＢに接続され、他方のＡ／Ｄ変換サイクルでは第２の状態を形成するための配線パターンを介してキャパシタＣ２Ｐが正相入力ノードＣ１ＰＢに、キャパシタＣ２Ｎが逆相入力ノードＣ１ＮＢに接続される。このため、両Ａ／Ｄ変換サイクルにおいて例えばスイッチ５０ＰＡおよび５０ＮＡがサンプルホールド用スイッチとして動作する場合、サンプルホールド用スイッチ自体に変わりがなくても、正相入力ノードＣ１ＰＢおよび逆相入力ノードＣ１ＮＢに接続される配線の寄生容量が変化し、両Ａ／Ｄ変換サイクル間で、正相入力ノードＣ１ＰＢおよび逆相入力ノードＣ１ＮＢの各信号に現われるチャージインジェクションやクロックフィードスルーの影響に差が生じる場合がある。従って、複数回に亙ってＡ／Ｄ変換を行い、このＡ／Ｄ変換の結果を平均化することにより、Ａ／Ｄ変換結果に生じる誤差をさらに少なくすることができる。
【００５１】
このように本実施形態によれば、Ａ／Ｄ変換の誤差が低減された高精度の巡回型Ａ／Ｄ変換器を実現することができる。
【００５２】
以上、この発明の一実施形態について説明したが、これ以外にも、この発明には他の実施形態が考えられる。例えば次の通りである。
（１）上記実施形態ではデジタル信号処理部５００および制御部４００を巡回型Ａ／Ｄ変換器の内部に設けたが、これらの一方または両方を外部に設けてもよい。
（２）上記実施形態ではこの発明を巡回型Ａ／Ｄ変換器に適用したが、この発明は巡回型Ａ／Ｄ変換器以外のＡ／Ｄ変換器に適用してもよい。
（３）上記実施形態では、容量切り換えフラグＣＡＰＥＸＣを１回のＡ／Ｄ変換毎に切り換え、入力切り換えフラグＩＮＥＸＣを２回のＡ／Ｄ変換毎に切り換えたが、容量切り換えフラグＣＡＰＥＸＣを２回のＡ／Ｄ変換毎に切り換え、入力切り換えフラグＩＮＥＸＣを１回のＡ／Ｄ変換毎に切り換えてもよい。あるいは容量切り換えフラグＣＡＰＥＸＣおよび入力切り換えフラグＩＮＥＸＣの両方を１回のＡ／Ｄ変換毎に切り換えてもよい。
（４）容量切り換えフラグＣＡＰＥＸＣおよび入力切り換えフラグＩＮＥＸＣをＡ／Ｄ変換サイクルに同期させて切り換える複数種類の切り換えパターンを巡回型Ａ／Ｄ変換器に記憶させ、Ａ／Ｄ変換の実動作時にいずれの切り換えパターンを採用するかをトリミング等により設定するようにしてもよい。
【符号の説明】
【００５３】
１００…アナログ信号更新部、２００…量子化部、２０１，２０２…コンパレータ、２１０…ラッチ回路、２２０…信号出力部、３００…３値Ｄ／Ａ変換部、４００…制御部、５００…デジタル信号処理部、５０Ｐ…正相アナログ入力部、５０Ｎ…逆相アナログ入力部、１５０…差動増幅器、５０ＰＡ，５０ＰＢ，５０ＮＡ，５０ＮＢ，３０１Ｐ，３０１Ｎ，３０２，３０３Ｐ，３０３Ｎ，１０２Ｐ〜１０６Ｐ，１０９Ｐ〜１１６Ｐ，１０７，１０２Ｎ〜１０６Ｎ，１０９Ｎ〜１１６Ｎ…スイッチ、Ｃ１Ｐ，Ｃ２Ｐ，Ｃ３Ｐ，Ｃ１Ｎ，Ｃ２Ｎ，Ｃ３Ｎ…キャパシタ、５０１…冗長／非冗長変換部、５０２…平均化部。
【特許請求の範囲】
【請求項１】
正相入力ノードおよび逆相入力ノード間のアナログ信号のＡ／Ｄ変換を行うＡ／Ｄ変換器において、
正相アナログ入力信号をサンプリングして前記正相入力ノードに保持させるとともに、逆相アナログ入力信号をサンプリングして前記逆相入力ノードに保持させる第１のサンプルホールド手段と、
前記正相アナログ入力信号をサンプリングして前記逆相入力ノードに保持させるとともに、前記逆相アナログ入力信号をサンプリングして前記正相入力ノードに保持させる第２のサンプルホールド手段と
を具備することを特徴とするＡ／Ｄ変換器。
【請求項２】
前記第１のサンプルホールド手段により前記正相アナログ入力信号および前記逆相アナログ入力信号を前記正相入力ノードおよび前記逆相入力ノードに各々保持させ、前記正相入力ノードおよび前記逆相入力ノード間のアナログ信号のＡ／Ｄ変換を行わせる制御と、前記第２のサンプルホールド手段により前記正相アナログ入力信号および前記逆相アナログ入力信号を前記逆相入力ノードおよび前記正相入力ノードに各々保持させ、前記正相入力ノードおよび前記逆相入力ノード間のアナログ信号のＡ／Ｄ変換を行わせる制御とを交互に繰り返す制御手段を具備することを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項３】
所定回数に亙る前記Ａ／Ｄ変換の結果を平均化して出力する平均化手段を具備することを特徴とする請求項１または２に記載のＡ／Ｄ変換器。
【請求項４】
前記第１のサンプルホールド手段が各々ＯＮ状態となることにより前記正相アナログ入力信号および前記逆相アナログ入力信号を前記正相入力ノードおよび前記逆相入力ノードに各々供給する２個のＣＭＯＳトランスファゲートを有し、前記第２のサンプルホールド手段が各々ＯＮ状態となることにより前記正相アナログ入力信号および前記逆相アナログ入力信号を前記逆相入力ノードおよび前記正相入力ノードに各々供給する２個のＣＭＯＳトランスファゲートを有することを特徴とする請求項１〜３のいずれか１の請求項に記載のＡ／Ｄ変換器。
【請求項５】
前記正相入力ノードおよび前記逆相入力ノード間のアナログ信号のＡ／Ｄ変換を行うための手段として、差動増幅器と、前記正相入力ノードおよび前記逆相入力ノードと前記差動増幅器との間に介在するスイッチトキャパシタ回路とを含み、
前記第１のサンプルホールド手段または前記第２のサンプルホールド手段により前記正相入力ノードおよび前記逆相入力ノードの各々に前記正相アナログ入力信号または前記逆相アナログ入力信号が保持されるとき、前記スイッチトキャパシタ回路に含まれる２個のキャパシタが前記正相入力ノードと前記差動増幅器により形成される仮想接地点との間に並列に介挿されるとともに、前記スイッチトキャパシタ回路に含まれるキャパシタであって、前記正相入力ノードに接続される２個のキャパシタと同じ容量値の２個のキャパシタが前記逆相入力ノードと前記仮想接地点との間に並列に介挿され、
前記Ａ／Ｄ変換器は、前記正相入力ノードから前記２個のキャパシタを並列に介して前記仮想接地点に至る配線パターンと、前記逆相入力ノードから前記２個のキャパシタを並列に介して前記仮想接地点に至る配線パターンとを切り換える手段を具備することを特徴とする請求項１〜４のいずれか１の請求項に記載のＡ／Ｄ変換器。
【請求項１】
正相入力ノードおよび逆相入力ノード間のアナログ信号のＡ／Ｄ変換を行うＡ／Ｄ変換器において、
正相アナログ入力信号をサンプリングして前記正相入力ノードに保持させるとともに、逆相アナログ入力信号をサンプリングして前記逆相入力ノードに保持させる第１のサンプルホールド手段と、
前記正相アナログ入力信号をサンプリングして前記逆相入力ノードに保持させるとともに、前記逆相アナログ入力信号をサンプリングして前記正相入力ノードに保持させる第２のサンプルホールド手段と
を具備することを特徴とするＡ／Ｄ変換器。
【請求項２】
前記第１のサンプルホールド手段により前記正相アナログ入力信号および前記逆相アナログ入力信号を前記正相入力ノードおよび前記逆相入力ノードに各々保持させ、前記正相入力ノードおよび前記逆相入力ノード間のアナログ信号のＡ／Ｄ変換を行わせる制御と、前記第２のサンプルホールド手段により前記正相アナログ入力信号および前記逆相アナログ入力信号を前記逆相入力ノードおよび前記正相入力ノードに各々保持させ、前記正相入力ノードおよび前記逆相入力ノード間のアナログ信号のＡ／Ｄ変換を行わせる制御とを交互に繰り返す制御手段を具備することを特徴とする請求項１に記載のＡ／Ｄ変換器。
【請求項３】
所定回数に亙る前記Ａ／Ｄ変換の結果を平均化して出力する平均化手段を具備することを特徴とする請求項１または２に記載のＡ／Ｄ変換器。
【請求項４】
前記第１のサンプルホールド手段が各々ＯＮ状態となることにより前記正相アナログ入力信号および前記逆相アナログ入力信号を前記正相入力ノードおよび前記逆相入力ノードに各々供給する２個のＣＭＯＳトランスファゲートを有し、前記第２のサンプルホールド手段が各々ＯＮ状態となることにより前記正相アナログ入力信号および前記逆相アナログ入力信号を前記逆相入力ノードおよび前記正相入力ノードに各々供給する２個のＣＭＯＳトランスファゲートを有することを特徴とする請求項１〜３のいずれか１の請求項に記載のＡ／Ｄ変換器。
【請求項５】
前記正相入力ノードおよび前記逆相入力ノード間のアナログ信号のＡ／Ｄ変換を行うための手段として、差動増幅器と、前記正相入力ノードおよび前記逆相入力ノードと前記差動増幅器との間に介在するスイッチトキャパシタ回路とを含み、
前記第１のサンプルホールド手段または前記第２のサンプルホールド手段により前記正相入力ノードおよび前記逆相入力ノードの各々に前記正相アナログ入力信号または前記逆相アナログ入力信号が保持されるとき、前記スイッチトキャパシタ回路に含まれる２個のキャパシタが前記正相入力ノードと前記差動増幅器により形成される仮想接地点との間に並列に介挿されるとともに、前記スイッチトキャパシタ回路に含まれるキャパシタであって、前記正相入力ノードに接続される２個のキャパシタと同じ容量値の２個のキャパシタが前記逆相入力ノードと前記仮想接地点との間に並列に介挿され、
前記Ａ／Ｄ変換器は、前記正相入力ノードから前記２個のキャパシタを並列に介して前記仮想接地点に至る配線パターンと、前記逆相入力ノードから前記２個のキャパシタを並列に介して前記仮想接地点に至る配線パターンとを切り換える手段を具備することを特徴とする請求項１〜４のいずれか１の請求項に記載のＡ／Ｄ変換器。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１３−８１０９４（Ｐ２０１３−８１０９４Ａ）
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願番号】特願２０１１−２２０２９８（Ｐ２０１１−２２０２９８）
【出願日】平成２３年１０月４日（２０１１．１０．４）
【出願人】（０００００４０７５）ヤマハ株式会社 (5,930)
【Ｆターム（参考）】
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願日】平成２３年１０月４日（２０１１．１０．４）
【出願人】（０００００４０７５）ヤマハ株式会社 (5,930)
【Ｆターム（参考）】
[ Back to top ]