【課題】 差動信号のＡ／Ｄ変換を行うＡ／Ｄ変換器においてチャージインジェクションやクロックフィードスルーに起因したＡ／Ｄ変換の誤差を少なくする。
【解決手段】 各Ａ／Ｄ変換サイクルにおいて、正相アナログ入力部５０Ｐおよび逆相アナログ入力部５０Ｎは、正相アナログ入力信号ＩＮＰおよび逆相アナログ入力信号ＩＮＮをサンプリングし、正相アナログ入力信号ＩＮＰを正相入力ノードＣ１ＰＢまたは逆相入力ノードＣ１ＮＢに、逆相アナログ入力信号ＩＮＮを逆相入力ノードＣ１ＮＢまたは正相入力ノードＣ１ＰＢに供給する。制御部４００は、このサンプリングした各信号の供給先をＡ／Ｄ変換サイクル単位で切り換える。Ａ／Ｄ変換器では、正相入力ノードＣ１ＰＢおよび逆相入力ノードＣ１ＮＢ間の電圧のＡ／Ｄ変換が行われる。平均化部５０２は、所定回数に亙るＡ／Ｄ変換結果が得られる毎に、Ａ／Ｄ変換結果を平均化して出力する。 （もっと読む）

【課題】 キャパシタの誤差の影響を少なくし、Ａ／Ｄ変換器の精度を高める。
【解決手段】 アナログ信号更新部１００は、キャパシタＣ１ＰおよびＣ１Ｎが差動増幅器１５０の入力側に入力キャパシタとして接続され、キャパシタＣ２ＰおよびＣ２Ｎが差動増幅器１５０の入出力間に帰還キャパシタとして接続された第１の状態またはキャパシタＣ２ＰおよびＣ２Ｎが差動増幅器１５０に入力キャパシタとして接続され、キャパシタＣ１ＰおよびＣ１Ｎが差動増幅器１５０に帰還キャパシタとして接続された第２の状態に切り換え可能である。制御部４００は、Ａ／Ｄ変換サイクル単位で、Ａ／Ｄ変換のための係数乗算処理時のアナログ信号更新部１００を交互に第１の状態とし、または第２の状態とする切り換えを行う。平均化部５０２は、所定回数に亙るＡ／Ｄ変換結果が得られる毎に、Ａ／Ｄ変換結果を平均化して出力する。 （もっと読む）

【課題】複数のＡＤ変換器を用いて同一のアナログ信号をＡＤ変換する信号処理装置において、個々のＡＤ変換器の特性のばらつきによって生じる同一のアナログ信号のＡＤ変換精度の低下を抑制する。
【解決手段】クロック生成部５８はπ［ｒａｄ］位相の異なる二つのクロックを生成し、対象信号供給部５２は受信信号ＲＳまたは０ＶのいずれかをＡＤ変換部６８の二つのＡＤ変換器７２、７４に供給する。被補正データ生成部８６は、ＡＤ変換部６８が受信信号ＲＳをＡＤ変換した結果に基づき、読出データＲＤを生成する。オフセットデータ生成部７６は、ＡＤ変換部６８が基準電圧をＡＤ変換した結果に基づき、ＡＤ変換器７２、７４毎の測定誤差を表すオフセットデータＡＺ１、ＡＺ２を生成する。補正部１００は、読出データＲＤからオフセットデータＡＺ１、ＡＺ２分を除去する補正処理を実行し、サンプリングデータＳＤを生成する。 （もっと読む）

【課題】アナログ入力信号に対する周波数の制限を抑制したバックグランドキャリブレーションを行うADCとその補正回路を提供する。
【解決手段】アナログ入力信号をサンプリング周波数（以下fs）でサンプリングしてデジタル出力信号に変換するADCであって，アナログ入力信号をタイムインタリーブでデジタル出力信号に変換するN個のアナログデジタル変換（以下ADC）チャネルと，N個のADCチャネルがそれぞれ出力するチャネルデジタル信号を合成して前記デジタル出力信号を生成するチャネル合成器と，N個のADCチャネルの少なくとも一つの出力に設けられた適応フィルタと，デジタル出力信号に応じて前記適応フィルタの係数を生成する補正回路とを有し，補正回路は，デジタル出力信号に含まれるアナログ入力信号成分と誤差に対応するイメージ信号成分のうち，イメージ信号成分の直流成分を演算し，直流成分に基づいて当該直流成分が抑制されるように前記係数を演算する。 （もっと読む）

【課題】高精度で低電力のアナログ−デジタル変換器回路を提供する。
【解決手段】アナログ−デジタル変換器回路は、アナログ入力信号１を受信し、変換ビットの第１のセット３と第１の完了信号７とアナログ入力信号及び変換ビットの第１のセットにより表された信号の間の差を表す残差アナログ出力信号４とを発生する第１の変換器ステージ２と、第１の完了信号を受信しクロック信号を発生するクロック発生回路８と、各々が残差アナログ出力信号及び共通参照電圧を受信するよう構成されクロック信号により動作されて複数の比較器決定を出力する複数の比較器と、複数の比較器決定を受信し変換ビットの第２のセットを発生するデジタル処理ステージとを備える第２の変換器ステージ９と、変換ビットの第１及び第２のセットを組み合わせることにより、アナログ入力信号のデジタル表現を発生する手段とを備える。 （もっと読む）

【課題】２個のチップを接続する配線本数を削減しつつ、ＳＮ比の低下を抑制する。
【解決手段】第１のチップ１０は、第２データＤ２を１ビットの第３データＤ３に変換するノイズシェーパー１４と、第１信号配線Ｌ１を介して送信信号ＹＰＤＭを送信し、第２信号配線Ｌ２を介してクロック信号ＹＣＬＫを送信するＰＤＭ送信回路１５とを備え、第２のチップ２０は、第３データＤ３を６ビットのデータに変換する移動平均フィルター２２と、５ビットの第５データＤ５を出力するクリップ回路２４とＤＥＭ−ＤＡＣ２５とを備える。 （もっと読む）

【課題】Ａ／Ｄ変換器においてノイズ等の異常値を除去し高精度のＡ／Ｄ変換結果を出力する。
【解決手段】Ａ／Ｄ変換器は、奇数回のサンプリングでビット毎に行う多数決に基づきＡ／Ｄ変換結果を補正する多数決回路Ｍ４を具備する。多数決回路Ｍ４は、第１判定回路Ｍ１１、Ｍ１３、第１補正回路Ｍ１５、Ｍ１７、第２判定回路Ｍ１２、Ｍ１４、第２補正回路Ｍ１６、Ｍ１８を備える。第１判定回路はビット毎のサンプリングによるＡ／Ｄ変換結果の“１”出現回数が第１判定値と一致する場合、桁上げ付近且つ桁上げありと判定する。第１補正回路は、判定されたビットより下位ビットのＡ／Ｄ変換結果を“０”に補正する。第２判定回路はビット毎のサンプリングによるＡ／Ｄ変換結果の“１”出現回数が第２判定値と一致する場合、桁上げ付近且つ桁上げなしと判定する。第２補正回路は判定されたビットより下位ビットのＡ／Ｄ変換結果を“１”に補正する。 （もっと読む）

【課題】ＡＤ変換部の動作周波数及びビット数を変更せずに、回路規模および消費電流の増大なく、デジタル出力の分解能を改善したＡＤ変換装置を提供すること。
【解決手段】ＡＤ変換装置は、基準クロックの周期の整数倍の周期の制御クロックを生成する制御クロック生成部と、制御クロックの周期を１サイクルとして、基準クロックの周期毎に異なるシフト電圧を発生するシフト電圧発生部と、シフト電圧によってアナログ信号をオフセットするオフセット部と、オフセットされたアナログ信号を基準クロックの周期毎にＡＤ変換するＡＤ変換部と、制御クロックの周期毎にＡＤ変換部の出力を平均化する平均化部と、を備える。シフト電圧は、基準シフト値を基準として、平均化部の出力の最小分解能の値とシフト電圧の前記基準クロックの周期間のオフセット値との合計がＡＤ変換部の最小分解能の値となり、基準クロックの周期毎に異なる。 （もっと読む）

【課題】短時間で誤差を補正することができるアナログデジタル変換器を提供することを課題とする。
【解決手段】アナログデジタル変換器は、アナログ入力電圧をサンプリングするスイッチトキャパシタ回路（１０１）と、前記スイッチトキャパシタ回路の電圧の正負符号を変換する符号変換回路（４０１）と、前記符号変換回路の出力電圧を増幅するアンプ（３０１）と、前記アンプの出力電圧から前記アンプのオフセット電圧を除去するオフセット電圧除去回路（４０２）と、前記オフセット電圧除去回路の出力電圧をラッチするラッチ回路（３０２）と、補正モードでは、前記ラッチ回路の出力電圧に応じて前記スイッチトキャパシタ回路の誤差を補正する制御部（１０３）とを有し、前記スイッチトキャパシタ回路は、アナログデジタル変換モードでは、前記ラッチ回路の出力電圧に応じてアナログ電圧を出力する。 （もっと読む）

【課題】ＡＤＣを適切に補正することができる。
【解決手段】変換部１は、光信号を電気信号に変換する。増幅器２は、変換部１によって変換された電気信号を増幅する。ＡＤＣ３ａ〜３ｎは、増幅器２で増幅された電気信号を時分割でアナログ−デジタル変換する。制御部４は、複数のＡＤＣ３ａ〜３ｎの補正を行う際、複数のＡＤＣ３ａ〜３ｎの出力の合計振幅または平均振幅が所定値以上となるように、増幅器２の増幅率を制御する。 （もっと読む）

【課題】より一層の高精度化が可能なＡ／Ｄ変換器を提供する。
【解決手段】制御回路（制御手段）５は、積分器１において入力電圧Ｖ_inを第１積分期間だけ積分した後に参照電圧Ｖ_REFを第２積分期間だけ積分する第１の二重積分と第１の基準電圧（グラウンド電圧）Ｖ_AGNDを第１積分期間だけ積分した後に参照電圧Ｖ_REFを第２積分期間だけ積分する第２の二重積分とが選択的に行われるように入力切替部２を制御する機能を有する。第１の二重積分における第２積分期間に対応したカウント値からなる第１のカウント値と第２の二重積分における第２積分期間に対応したカウント値からなる第２のカウント値とが入力されるディジタル回路７を備える。ディジタル回路７は、第１のカウント値ごとに、第１のカウント値の前後１つずつの第２のカウント値の平均値を第１のカウント値から減算した差分値を求めてディジタル値として出力する機能を有する。 （もっと読む）

【課題】上位ビットと下位ビットを分けてＡＤ変換を行い、ノイズの影響を受けやすい下位ビットの変換結果の信頼性を、多数決処理を用いて向上させる場合、並列型ＡＤコンバータの基準電圧発生回路としてＤＡコンバータを搭載する必要があった。
【解決手段】基準電圧発生回路を簡単な抵抗比のみでの構成することにより、下位ビットを変換する並列型ＡＤコンバータの基準電圧発生回路の規模を最小にすることが可能となる。 （もっと読む）

【課題】微小なアナログ入力電流を高い精度で検出することが出来るアナログ−デジタル変換回路を提供する。
【解決手段】アナログ−デジタル変換回路１は、アナログ入力電流Ｉｉｎをデジタル変換してデジタル値ＡＤＣＯＵＴを得るＡＤＣ２（アナログ−デジタル変換部）を備えるアナログ−デジタル変換回路であって、所定期間毎に得られた所定個数のデジタル値ＡＤＣＯＵＴを記憶するレジスタユニットと、レジスタユニットが記憶しているデジタル値ＡＤＣＯＵＴを全て加算することによって加算値ＡＤＤ［Ｎ］を算出する加算器と、加算値ＡＤＤ［Ｎ］と所定の閾値とを比較するとともに、当該比較の結果に従ってデジタル出力信号ＤＯＵＴを出力する比較回路５とを備える。 （もっと読む）

【課題】ＣＭＯＳ化するスイッチ数、ゲート幅増加を抑制し、面積増加を抑制可能とする、デジタルアナログ変換器、データドライバ、表示装置を提供。
【解決手段】参照電圧集合体８０は第１、第２の参照電圧群８１、８２を含み、デコーダ１００は、ｍビットのデジタル信号の上位側（ｍ−ｎ）ビットの信号を共通に入力する第１乃至第２のサブデコーダ部１０、２０と、前記ｍビットのデジタル信号の下位側ｎビットの信号を共通に入力する第３乃至第４のサブデコーダ部３０、４０と、を備え、前記第１及び第３のサブデコーダ部１０、３０は第１導電型のトランジスタよりなり、前記第２及び第４のサブデコーダ部２０、４０は第２導電型のトランジスタよりなり、増幅回路５０は入力に受けた電圧を、予め定められた重み付けで平均し、前記重み付け平均した電圧、前記ｍビットのデジタル信号に対応したアナログ信号として出力端子５１から出力する。 （もっと読む）

【課題】ラダー抵抗回路の各抵抗の抵抗値を時間的に平均化できるようして、変換特性の劣化を軽減する。
【解決手段】入力ラインが４ビット、出力ラインが６ビットで、入力ラインをシフトせず又はその並びのままでＭＳＢ方向に所定ビット数だけシフトして出力ラインに接続するシフト回路２００と、シフト回路２００のＬＳＢ側の４ビットにバッファ３０１が接続され、ＭＳＢ側の２ビットにトライステートバッファ３０２が接続されたバッファ回路３００と、バッファ回路３００の出力側に接続されたＲ−２Ｒ型のラダー抵抗回路４００と、出力端子６００をと有する。シフト回路２００は、出力ラインのうちの入力ラインが接続されたラインよりもＬＳＢ側のラインを“０”に設定し、且つ出力ラインのうちの入力ラインが接続されたラインよりもＭＳＢ側のラインを任意の値に設定する。バッファ回路３００は、出力ラインのうちの入力ラインが接続されたラインよりもＭＳＢ側のラインに対応するトライステートバッファの出力がハイインピーダンスに設定される。 （もっと読む）

【課題】ＡＤ変換の精度を向上させる。
【解決手段】ＡＤ変換装置１は、大きさが互いに異なるｎ（ｎは２以上の自然数）個の偏移信号δ_ｋを生成する偏移信号生成部２０と、偏移信号生成部２０を制御する偏移信号制御部１０と、入力アナログ信号Ｃ_ｉｎとｎ個の偏移信号δ_ｋとを順次加算してｎ個の第1信号Ｓ１を生成する偏移信号加算部３０と、ｎ個の第1信号Ｓ１をＡＤ変換してｎ個の第２信号Ｓ２を生成するＡＤ変換部４０と、ｎ個の第２信号Ｓ１に平均処理を施して出力デジタル信号Ｃ_ｏｕｔを生成する信号処理部５０とを備える。 （もっと読む）

【課題】入出力変換特性の調整に適したノイズ環境下で調整可能なＡＤ変換装置を得る。
【解決手段】入力信号をＡＤ変換した結果である複数のＡＤ変換値をＡＤ変換値保存部９へ格納するＡＤ変換器７と、ＡＤ変換値保存部９に格納された複数のＡＤ変換値の平均値を計算し平均値保存部１０に格納する平均値演算部１８と、ＡＤ変換値保存部９に格納された複数のＡＤ変換値の分散を計算し分散保存部１１に格納する分散演算部１９と、平均値及び分散に基づいてＡＤ変換値の不確かさを判定する不確かさ判定部２０と、ＡＤ変換値保存部９に格納された複数のＡＤ変換値に正規分布検定を行い、正規性の有無を判定する正規分布検定部１７と、不確かさ判定部２０において不確かさが所定の許容値より小さいと判定され、且つ正規分布検定部１７において正規性を有すると判定された場合に、平均値に基づいてＡＤ変換器７の入出力変換特性の調整を行う調整処理部２３とを備える。 （もっと読む）

【課題】高分解能のＴＤＣ回路の消費電力を低減することを目的とする。
【解決手段】本発明に係るＴＤＣは、入力信号を遅延する遅延素子１１を複数直列に接続するディレイラインと、ディレイラインの最後段の遅延素子の出力の反転信号を出力する反転素子１３と、基準クロック、又は反転素子の出力信号のいずれかをディレイラインの初段の遅延素子に提供するマルチプレクサ１５と、を有するリング発振器１０と、ディレイラインの遅延素子の接続ノード、又は初段の遅延素子の入力ノードに接続され、被測定信号の変化エッジが、遅延素子１１の出力する基準クロックを遅延した信号の変化エッジに対して進んでいるか遅れているかを判定する複数の判定回路１７と、判定回路１７の判定結果をエンコードするエンコーダ回路３１と、エンコーダ回路３１の出力から、被測定信号の変化エッジの基準クロックに対する位相を算出する演算回路３３と、を備える。 （もっと読む）

【課題】相互オフセット較正型Ａ／Ｄ変換器において、キャリブレーション終了後には不要となるＡ／Ｄ変換器を有効活用し、Ａ／Ｄ変換の精度を高めたＡ／Ｄ変換器を提供する。
【解決手段】２つのＡ／Ｄ変換器を有し、相互にオフセットを較正するＡ／Ｄ変換器では、キャリブレーション終了後においては両者のトランスファーカーブ特性は同じものとなる。そこで、実際のＡ／Ｄ変換の際には、両者のＡ／Ｄ変換器のトランスファーカーブの関係をその分解能の１ＬＳＢの半分である０．５ＬＳＢずらして両Ａ／Ｄ変換器を動作させる。その後、同一時刻にサンプリングした両Ａ／Ｄ変換器の出力の和または平均値を出力する。 （もっと読む）