Ａ／Ｄ変換器とその補正方法
【課題】Ａ／Ｄ変換器においてノイズ等の異常値を除去し高精度のＡ／Ｄ変換結果を出力する。
【解決手段】Ａ／Ｄ変換器は、奇数回のサンプリングでビット毎に行う多数決に基づきＡ／Ｄ変換結果を補正する多数決回路Ｍ４を具備する。多数決回路Ｍ４は、第１判定回路Ｍ１１、Ｍ１３、第１補正回路Ｍ１５、Ｍ１７、第２判定回路Ｍ１２、Ｍ１４、第２補正回路Ｍ１６、Ｍ１８を備える。第１判定回路はビット毎のサンプリングによるＡ／Ｄ変換結果の“１”出現回数が第１判定値と一致する場合、桁上げ付近且つ桁上げありと判定する。第１補正回路は、判定されたビットより下位ビットのＡ／Ｄ変換結果を“０”に補正する。第２判定回路はビット毎のサンプリングによるＡ／Ｄ変換結果の“１”出現回数が第２判定値と一致する場合、桁上げ付近且つ桁上げなしと判定する。第２補正回路は判定されたビットより下位ビットのＡ／Ｄ変換結果を“１”に補正する。
【解決手段】Ａ／Ｄ変換器は、奇数回のサンプリングでビット毎に行う多数決に基づきＡ／Ｄ変換結果を補正する多数決回路Ｍ４を具備する。多数決回路Ｍ４は、第１判定回路Ｍ１１、Ｍ１３、第１補正回路Ｍ１５、Ｍ１７、第２判定回路Ｍ１２、Ｍ１４、第２補正回路Ｍ１６、Ｍ１８を備える。第１判定回路はビット毎のサンプリングによるＡ／Ｄ変換結果の“１”出現回数が第１判定値と一致する場合、桁上げ付近且つ桁上げありと判定する。第１補正回路は、判定されたビットより下位ビットのＡ／Ｄ変換結果を“０”に補正する。第２判定回路はビット毎のサンプリングによるＡ／Ｄ変換結果の“１”出現回数が第２判定値と一致する場合、桁上げ付近且つ桁上げなしと判定する。第２補正回路は判定されたビットより下位ビットのＡ／Ｄ変換結果を“１”に補正する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器に関し、特に変換結果を補正する回路を有するＡ／Ｄ変換器とその補正方法に関する。
【背景技術】
【０００２】
近年、ヘルスケア市場やセキュリティ市場などの拡大に伴い、センシング技術への注目が高まっている。センシング性能は、状態を認識して電気的な信号へ変換する機能と、その信号に対するデジタル信号処理性能に依存する。そのため、その基本構成要素であるＡ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換器の分解能や精度をより高める技術が望まれている。
【０００３】
一方、製造プロセスの微細化は、アナログ回路にとって特性ばらつきやノイズ感度を増大させ、精度を低下させることが公知である。これに対して、統計処理などの補正技術を用いて高精度を実現する技術が要求されている。そのような技術として、特開２００８−０４２３８０号公報（特許文献１）にアナログ・ディジタル変換器の技術が開示されている。
【０００４】
このアナログ・ディジタル変換器は、上位ビットと下位ビットを分けてＡ／Ｄ変換を行い、並列型Ａ／Ｄコンバータで構成される下位ビットのＡ／Ｄ変換結果に対して補正をかける。それにより、Ａ／Ｄ変換器の内部でノイズが発生した場合でも、精度を損なうことなくＡ／Ｄ変換を行なうことができる、としている。下位ビットのＡ／Ｄ変換結果に対する補正では、多数決回路が、並列型Ａ／Ｄコンバータの出力を所定回数読み込み、ビット毎に多数決を行い、そのビット出力を“０”か“１”に決定し、変換結果格納レジスタに出力している。
【０００５】
図１は、特許文献１のＡ／Ｄ変換器の構成を示すブロック図である。
このＡ／Ｄ変換器１００は、アナログ入力信号Ｓ００１を上位ビットと下位ビットとに分けてＡ／Ｄ変換を行う。制御回路１０１、Ｄ／Ａコンバータ１０２、スイッチ付きコンパレータ１０３、逐次比較レジスタ１０４、及びＤ／Ａコンバータ１０５は、アナログ入力信号Ｓ００１の上位ビット部分を出力する上位ビット用Ａ／Ｄ変換部を構成する。また、アナログ入力信号Ｓ００１の下位ビット用に並列型Ａ／Ｄコンバータ１０６を設ける。そして、多数決回路１０７によって、並列型Ａ／Ｄコンバータ１０６の出力（Ａ／Ｄ変換結果）を複数回サンプリングして、多数決により、下位ビットにおける各ビットの値を決定して出力する。
【０００６】
図２は、特許文献１の多数決回路の構成を示すブロック図である。
多数決回路１０３は、３ビットまでの補正を行う場合、３組の単ビット多数決回路１０１０−１〜１０１０−３を備えている。そして、デジタル信号Ｓ０１１の下位から１ビット目が単ビット多数決回路１０１０−１に入力され、２ビット目が単ビット多数決回路１０１０−２に入力され、３ビット目が単ビット多数決回路１０１０−３に入力される。
【０００７】
加算回路１０１１は、クロック信号Ｓ０１２の立ち上がり変化タイミングで、デジタル信号Ｓ０１１の値（１ビット分）と、８ビットレジスタ１０１２に格納されている値とを加算し、結果を８ビットレジスタ１０１２に格納する。８ビットレジスタ１０１２は、クロック信号Ｓ０１２に同期して動作する８ビットのレジスタである。ビット選択回路１０１３は、クロック信号Ｓ００５の立ち上がり変化タイミングで、８ビットレジスタ１０１２の３ビット目のデータをフリップフロップ１０１４に格納する。フリップフロップ１０１４は、クロック信号Ｓ００５立ち上がり変化タイミングで、ビット選択回路１０１３の出力を保持するようになっている。クロック信号Ｓ０１２とＳ００５との周波数の比は、加算回路１０１１で７回の加算が行われた後に、フリップフロップ１０１４の出力が保持されるように設定されている。すなわち、この周波数の設定により、各単ビット多数決回路１０１０は、７回の読み込み（サンプリング）を行ったうちの、４回以上が“１”である場合に、“１”を出力する。
【０００８】
各単ビット多数決回路１０１０では、加算回路１０１１とフリップフロップ１０１４は、何れも、制御信号Ｓ０１４で制御されたスイッチ回路３２００を介してクロック信号が入力されている。したがって、制御信号Ｓ０１４が“００”の場合、単ビット多数決回路１０１０−１にはクロック信号Ｓ０１２とＳ００５が供給され動作するが、単ビット多数決回路１０１０−２、１０１０−３にはクロック信号Ｓ０１２とＳ００５が供給されず動作しない。また、制御信号Ｓ０１４が“０１”の場合、単ビット多数決回路１０１０−１、１０１０−２にはクロック信号Ｓ０１２とＳ００５が供給され動作するが、単ビット多数決回路１０１０−３にはクロック信号Ｓ０１２とＳ００５が供給されず動作しない。また、制御信号Ｓ０１４が“１１”の場合、単ビット多数決回路１０１０−１、１０１０−２、１０１０−３にはクロック信号Ｓ０１２とＳ００５が供給され動作する。以上のように、多数決を行う下位ビットのビット長を、任意のビット数に可変できる。
【０００９】
関連する技術として特開平０３−０１６４３２号公報（特許文献２）に、アナログ−デジタル変換器が開示されている。このアナログ−デジタル変換器は、アナログ入力を共通接続した複数個のコンパレータの後段に、隣接する３個の上記コンパレータの出力を多数決演算する回路を設けている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−０４２３８０号公報
【特許文献２】特開平０３−０１６４３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
特許文献１の技術には以下の問題点があることが発明者の研究により今回初めて明らかになった。サンプリングされるＡ／Ｄ変換結果が、例えば、３ビットである場合について考える。この場合、“０１１”と“１００”とが同程度の頻度で発生するような桁上げ付近のアナログ入力に対して、ノイズ等による異常なＡ／Ｄ変換結果が発生した場合、多数決による正常な補正出力結果を出力することができなくなる。
【００１２】
図３は、特許文献１のＡ／Ｄ変換結果と多数決回路の出力との関係の一例を示す表である。具体的には、この図は、下位３ビットについて、７回の読み込み（サンプリング；１回目〜７回目）を行った場合での、それぞれのＡ／Ｄ変換結果と、多数決回路の出力値（補正出力結果）との関係について、４つの例（例１〜例４）を示している。例１は、下位３ビットにおいて桁上げが発生していない状態でのＡ／Ｄ変換結果である。例２〜例３は、下位３ビットにおいて最上位ビットで桁上げが発生した状態での変換結果である。例４は、下位３ビットにおいて下位２ビット目で桁上げが発生した状態での変換結果を示している。このとき、補正出力結果はビット毎に多数決を行い、４回以上が“１”である場合に、“１”を出力し、３回以下の場合は“０”を出力するものとする。例１〜例４のそれぞれのＡ／Ｄ変換結果では、例として、異常値（丸点線で囲んだ値）が発生したとしている。
【００１３】
例１のように、４回目の読み込みでノイズ等の異常値“０００”が発生しても、残り全ての変換結果が“０１１”であれば、多数決回路の結果は“０１１”となり、異常値を除去できる。しかし、例２のように、６回目の読み込みまでに“０１１”と“１００”を３回ずつ読み込んだ場合、各ビットの“１”出現回数がそれぞれ３回ずつとなるため、６回目までの値によらず７回目の値で多数決が決し、多数決結果として出力されてしまう。つまり、例２であれば、７回目の読み込み値“０００”という異常値を多数決結果として出力してしまう。同様に、例３は、１〜２回目、４〜７回目で“０１１”と“１００”を３回ずつ読み込んでおり、３回目の異常値“１１１”を多数決結果として出力してしまう。例２、例３に示すような“０１１”と“１００”が同じ頻度で発生する状態は、下位３ビットの最上位ビットの桁上げが発生する状態において頻繁に発生するものである。
【００１４】
また、多数決を行う下位３ビットの最上位ビット以外の桁上げについても同様である。例４のように、下位２ビット目に桁上げが発生する“１０１”と“１１０”がそれぞれ３回ずつ発生する場合も、下位２ビット目と最下位ビットの“１”出現回数がそれぞれ３回ずつとなり、残り１回の読み込み値が多数決結果となる。つまり６回目に発生した異常値“０００”の下位２ビットが“００”であるために“１００”を多数決結果として出力してしまう。
【００１５】
以上のように、特許文献１の技術は、ビット毎に単独で多数決を行う回路構成のため、多数決のためのサンプリングにおいて例２〜例４のような“１”と“０”が同程度の頻度で発生する桁上げ付近のアナログ入力に対しては、ノイズ等の異常値を除去することができない。
【課題を解決するための手段】
【００１６】
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１７】
従って、本発明のＡ／Ｄ変換器は、少なくとも５回以上の奇数回数のサンプリングによりビット毎に行う多数決に基づいてＡ／Ｄ変換結果を補正する。このＡ／Ｄ変換器は、Ａ／Ｄ変換結果についてビット毎に行う多数決の結果に基づいて、ビット毎の値を決定する多数決回路（Ｍ４）を具備している。この多数決回路（Ｍ４）は、第１判定回路（Ｍ１１、Ｍ１３）と、第１補正回路（Ｍ１５、Ｍ１７）と、第２判定回路（Ｍ１２、Ｍ１４）と、第２補正回路（Ｍ１６、Ｍ１８）とを備えている。第１判定回路（Ｍ１１、Ｍ１３）は、最下位ビットを除く全てのビット毎に、サンプリングによるＡ／Ｄ変換結果の“１”出現回数が、予め設定した所定の第１の判定値と一致する場合、桁上げ付近であり且つ桁上げしていると判定する。第１補正回路（Ｍ１５、Ｍ１７）は、桁上げ付近であり且つ桁上げしていると判定されたビットより下位ビットにおけるＡ／Ｄ変換結果を“０”に補正する。第２判定回路（Ｍ１２、Ｍ１４）は、最下位ビットを除く全てのビット毎に、サンプリングによるＡ／Ｄ変換結果の“１”出現回数が、予め設定した所定の第２の判定値と一致する場合、桁上げ付近であり且つ桁上げしていないと判定する。第２補正回路（Ｍ１６、Ｍ１８）は、桁上げ付近であり且つ桁上げしていないと判定されたビットより下位ビットにおけるＡ／Ｄ変換結果を“１”に補正する。
【００１８】
本発明の半導体装置は、アナログ信号供給回路と、Ａ／Ｄ変換器とを具備している。アナログ信号供給回路は、アナログ信号を出力する。Ａ／Ｄ変換器は、上記段落に記載され、そのアナログ信号をデジタル信号に変換する。
【００１９】
本発明のＡ／Ｄ変換結果の補正方法は、少なくとも５回以上の奇数回数のサンプリングによりビット毎に行う多数決に基づいてＡ／Ｄ変換結果を補正する。このＡ／Ｄ変換結果の補正方法は、最下位ビットを除く全てのビット毎に、サンプリングによるＡ／Ｄ変換結果の“１”出現回数が、予め設定した所定の第１の判定値と一致する場合、桁上げ付近であり且つ桁上げしていると判定するステップと、桁上げ付近であり且つ桁上げしていると判定されたビットより下位ビットにおけるＡ／Ｄ変換結果を“０”に補正するステップと、最下位ビットを除く全てのビット毎に、サンプリングによるＡ／Ｄ変換結果の“１”出現回数が、予め設定した所定の第２の判定値と一致する場合、桁上げ付近であり且つ桁上げしていないと判定するステップと、桁上げ付近であり且つ桁上げしていないと判定されたビットより下位ビットにおけるＡ／Ｄ変換結果を“１”に補正するステップとを備えている。
【発明の効果】
【００２０】
本発明により、Ａ／Ｄ変換器において、桁上げ付近のアナログ入力に対して、ノイズ等の異常値を除去することができる。それにより、高精度のＡ／Ｄ変換結果を出力することができる。
【図面の簡単な説明】
【００２１】
【図１】図１は、特許文献１のＡ／Ｄ変換器の構成を示すブロック図である。
【図２】図２は、特許文献１の多数決回路の構成を示すブロック図である。
【図３】図３は、特許文献１のＡ／Ｄ変換結果と多数決回路の出力との関係の一例を示す表である。
【図４】図４は、本発明の実施の形態に係るＡ／Ｄ変換器の構成を示すブロック図である。
【図５】図５は、本発明の実施の形態に係るＡ／Ｄ変換器の多数決回路を示すブロック図である。
【図６】図６は、本実施の形態に係るＡ／Ｄ変換結果と多数決回路の出力との関係の一例を示す表である。
【図７】図７は、本発明の実施の形態に係るＡ／Ｄ変換器Ｍ０の動作方法を示すフローチャートである。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態に係るＡ／Ｄ変換器とその補正方法に関して、添付図面を参照して説明する。
【００２３】
本発明の実施の形態に係るＡ／Ｄ変換器は、少なくとも５回以上の奇数回数のサンプリングによりビット毎に多数決を行うことで変換結果を補正する。このＡ／Ｄ変換器は、多数決回路を備えている。この多数決回路は、第１判定回路と、“０”補正回路と、第２判定回路と、“１”補正回路を備えている。第１判定回路は、最下位ビットを除く全てのビット毎にサンプリングによるＡ／Ｄ変換結果の“１”出現回数が［（サンプリング回数＋１）／２］と一致することにより、桁上げ付近であり且つ「桁上げしている」と判定する。“０”補正回路は、桁上げ付近であり且つ「桁上げしている」と判定したビットより下位ビットは、当該多数決回路の結果を“０”に補正する。第２判定回路は、最下位ビットを除く全てのビット毎にサンプリングによるＡ／Ｄ変換結果の“１”出現回数が［（サンプリング回数−１）／２］との一致により、桁上げ付近であり且つ「桁上げしていない」と判定する。“１”補正回路は、桁上げ付近であり且つ「桁上げしていない」と判定したビットより下位ビットは、当該多数決回路の結果を“１”に補正する。これにより、このＡ／Ｄ変換器は、少なくとも５回以上の奇数回数のサンプリングにおいて、少なくとも“１”と“０”が同程度の頻度で発生する桁上げ付近のアナログ入力に対しても、ノイズ等の影響を受けることなく、正しく多数決による変換結果の補正を実施する事が可能となり、高精度のＡ／Ｄ変換結果を出力することができる。以下、具体的に説明する。
【００２４】
本発明の実施の形態に係るＡ／Ｄ変換器の構成について、添付図面を参照して説明する。図４は、本発明の実施の形態に係るＡ／Ｄ変換器の構成を示すブロック図である。Ａ／Ｄ変換器Ｍ０は、上位ビット用Ａ／Ｄ変換器（逐次比較型Ａ／Ｄコンバータ）Ｍ１と、基準電圧供給部（基準電圧Ｖｒｅｆ）と、下位ビット用Ａ／Ｄ変換器（並列型Ａ／Ｄコンバータ）Ｍ２と、アナログ入力電圧供給部（アナログ入力信号Ｎ１）と、下位ビット基準電圧発生回路Ｍ３と、多数決回路Ｍ４と、変換結果格納レジスタＭ５とを具備している。
【００２５】
アナログ入力電圧受信部（アナログ入力信号Ｎ１）は、Ａ／Ｄ変換器Ｍ１の外部のアナログ信号供給部（例示：センサ回路、Ａ／Ｄ変換器Ｍ１の含まれている半導体装置の他の回路；図示されず）からアナログ入力信号Ｎ１を受信して、逐次比較型Ａ／ＤコンバータＭ１及び並列型Ａ／ＤコンバータＭ２に出力する。基準電圧受信部（基準電圧Ｖｒｅｆ）は、Ａ／Ｄ変換器Ｍ１の外部の基準電圧供給部（例示：電源回路、Ａ／Ｄ変換器Ｍ１の含まれている半導体装置の他の回路；図示されず）から基準電圧Ｖｒｅｆを受信して、逐次比較型Ａ／ＤコンバータＭ１に出力する。
【００２６】
逐次比較型Ａ／Ｄコンバータ（上位ビット用Ａ／Ｄ変換器）Ｍ１は、基準電圧Ｖｒｅｆに基づいて、アナログ入力信号Ｎ１の上位ビットをＡ／Ｄ変換し、Ａ／Ｄ変換結果Ｎ２を変換結果格納レジスタＭ５と、下位ビットの基準電圧を決定するための下位ビット基準電圧発生回路Ｍ３へ出力する。これは、従来知られた逐次比較型Ａ／Ｄコンバータを用いることができる。
【００２７】
下位ビット基準電圧発生回路Ｍ３は、Ａ／Ｄ変換結果Ｎ２に基づいて、下位ビットの上限基準電圧Ｎ３及び下限基準電圧Ｎ４を生成し、並列型Ａ／ＤコンバータＭ２へ出力する。
【００２８】
並列型Ａ／Ｄコンバータ（下位ビット用Ａ／Ｄ変換器）Ｍ２は、下位ビットの上限基準電圧Ｎ３及び下限基準電圧Ｎ４に基づいて、アナログ入力信号Ｎ１の下位ビットをＡ／Ｄ変換し、Ａ／Ｄ変換結果Ｎ５を多数決回路Ｍ４へ出力する。これは、従来知られた並列型Ａ／Ｄコンバータを用いることができる。
【００２９】
多数決回路Ｍ４は、並列型Ａ／ＤコンバータＭ２から出力されるＡ／Ｄ変換結果Ｎ５を複数回サンプリングして、多数決により各ビットの値を決定して出力する。
【００３０】
変換結果格納レジスタＭ５は、逐次比較型Ａ／ＤコンバータＭ１のＡ／Ｄ変換結果Ｎ２と、並列型Ａ／ＤコンバータＭ２のＡ／Ｄ変換結果Ｎ５を多数決回路Ｍ４により補正した結果Ｎ６を格納する。
【００３１】
図５は、図４の本発明の実施の形態に係るＡ／Ｄ変換器の多数決回路の詳細を示すブロック図である。多数決回路Ｍ４は、３組の単ビット多数決回路Ｍ６−１〜Ｍ６−３と、“０”補正回路Ｍ１５と、“１”補正回路Ｍ１６と、“０”補正回路Ｍ１７と、“１”補正回路Ｍ１８とを備えている。
【００３２】
３組の単ビット多数決回路Ｍ６−１〜Ｍ６−３は、クロック信号Ｎ７及びクロック信号Ｎ１４に基づいて、下位３ビットのＡ／Ｄ変換結果Ｎ５の多数決をビット毎に行う。Ａ／Ｄ変換結果Ｎ５の下位から１ビット目が単ビット多数決回路Ｍ６−１に入力され、２ビット目が単ビット多数決回路Ｍ６−２に入力され、３ビット目が単ビット多数決回路Ｍ６−３に入力される。そして、単ビット多数決回路Ｍ６−１〜Ｍ６−３は、それぞれ多数決結果Ｎ８−１〜Ｎ８−３を出力する。更に、単ビット多数決回路Ｍ６−３は、デジタル信号Ｎ９、Ｎ１０を出力する。単ビット多数決回路Ｍ６−２は、デジタル信号Ｎ１１、Ｎ１２を出力する。
【００３３】
“０”補正回路Ｍ１５は、単ビット多数決回路Ｍ６−３から出力されるデジタル信号Ｎ１０と単ビット多数決回路Ｍ６−２から出力される多数決結果Ｎ８−２とに基づいて、所定の論理演算を行い、演算結果を“１”補正回路Ｍ１６へ出力する。
【００３４】
“１”補正回路Ｍ１６は、単ビット多数決回路Ｍ６−３から出力されるデジタル信号Ｎ９と“０”補正回路Ｍ１５から出力される信号とに基づいて、所定の論理演算を行い、演算結果としての補正出力結果Ｎ１３−２を出力する。
【００３５】
“０”補正回路Ｍ１７は、単ビット多数決回路Ｍ６−３から出力されるデジタル信号Ｎ１０と単ビット多数決回路Ｍ６−２から出力されるデジタル信号Ｎ１２と単ビット多数決回路Ｍ６−１から出力される多数決結果Ｎ８−１とに基づいて、所定の論理演算を行い、演算結果を“１”補正回路Ｍ１８へ出力する。
【００３６】
“１”補正回路Ｍ１８は、単ビット多数決回路Ｍ６−３から出力されるデジタル信号Ｎ９と単ビット多数決回路Ｍ６−２から出力されるデジタル信号Ｎ１１と“０”補正回路Ｍ１７から出力される信号とに基づいて、所定の論理演算を行い、演算結果としての補正出力結果Ｎ１３−１を出力する。
【００３７】
多数決回路Ｍ４は、単ビット多数決回路Ｍ６−３から出力される多数決結果Ｎ８−３と“１”補正回路Ｍ１６から出力される補正出力結果Ｎ１３−２と“１”補正回路Ｍ１８から出力される補正出力結果Ｎ１３−１とを、３ビットの出力データである補正結果Ｎ６として出力する。ただし、多数決結果Ｎ８−３はＡ／Ｄ変換結果の下位から３ビット目の多数決結果、補正出力結果Ｎ１３−２は下位から２ビット目の補正出力結果、及び、補正出力結果Ｎ１３−１は下位から１ビット目の補正出力結果となる。
【００３８】
単ビット多数決回路Ｍ６−１は、加算回路Ｍ７−１と、８ビットレジスタＭ８−１と、ビット選択回路Ｍ９−１と、フリップフロップＭ１０−１とを備えている。加算回路Ｍ７−１は、クロック信号Ｎ７に基づいて、Ａ／Ｄ変換結果Ｎ５の下位から１ビット目と８ビットレジスタＭ８−１のフィードバック値とを加算する。８ビットレジスタＭ８−１は、クロック信号Ｎ７に基づいて、加算回路Ｍ７−１の出力を格納・出力する。ビット選択回路Ｍ９−１は、８ビットレジスタＭ８−１について３ビット目のデータを出力する。フリップフロップＭ１０−１は、クロック信号Ｎ１４に基づいて、ビット選択回路Ｍ９−１の出力を、下位１ビット目の多数決結果信号Ｎ８−１として出力する。
【００３９】
単ビット多数決回路Ｍ６−２は、加算回路Ｍ７−２と、８ビットレジスタＭ８−２と、ビット選択回路Ｍ９−２と、フリップフロップＭ１０−２と、判定回路Ｍ１３と、判定回路Ｍ１４とを備えている。加算回路Ｍ７−２は、クロック信号Ｎ７に基づいて、Ａ／Ｄ変換結果Ｎ５の下位から２ビット目と８ビットレジスタＭ８−２のフィードバック値とを加算する。８ビットレジスタＭ８−２は、クロック信号Ｎ７に基づいて、加算回路Ｍ７−２の出力を格納・出力する。ビット選択回路Ｍ９−２は、８ビットレジスタＭ８−２の出力について３ビット目のデータを出力する。フリップフロップＭ１０−２は、クロック信号Ｎ１４に基づいて、ビット選択回路Ｍ９−２の出力を、下位２ビット目の多数決結果信号Ｎ８−２として出力する。判定回路Ｍ１３は、８ビットレジスタＭ８−２の出力に基づいて、所定の判定プロセスを実行し、判定結果信号Ｎ１２を出力する。判定回路Ｍ１４は、８ビットレジスタＭ８−２の出力に基づいて、所定の判定プロセスを実行し、判定結果信号Ｎ１１を出力する。
【００４０】
単ビット多数決回路Ｍ６−３は、加算回路Ｍ７−３と、８ビットレジスタＭ８−３と、ビット選択回路Ｍ９−３と、フリップフロップＭ１０−３と、判定回路Ｍ１１と、判定回路Ｍ１２とを備えている。加算回路Ｍ７−３は、クロック信号Ｎ７に基づいて、Ａ／Ｄ変換結果Ｎ５の下位から３ビット目と８ビットレジスタＭ８−３のフィードバック値とを加算する。８ビットレジスタＭ８−３は、クロック信号Ｎ７に基づいて、加算回路Ｍ７−３の出力を格納・出力する。ビット選択回路Ｍ９−３は、８ビットレジスタＭ８−３の出力について３ビット目のデータを出力する。フリップフロップＭ１０−３は、クロック信号Ｎ１４に基づいて、ビット選択回路Ｍ９−３の出力を、下位３ビット目の多数決結果信号Ｎ８−３として出力する。判定回路Ｍ１１は、８ビットレジスタＭ８−３の出力に基づいて、所定の判定プロセスを実行し、判定結果信号Ｎ１０を出力する。判定回路Ｍ１２は、８ビットレジスタＭ８−３の出力に基づいて、所定の判定プロセスを実行し、判定結果信号Ｎ９を出力する。
【００４１】
以下に、図５に示される各構成要素の動作について説明する。
まず、単ビット多数決回路Ｍ６−１の動作について説明する。加算回路Ｍ７−１は、クロック信号Ｎ７の立ち上がり変化タイミングで、入力されるデジタル信号Ｎ５の値と、８ビットレジスタＭ８−１のフィードバック値とをビット毎に加算し、結果を８ビットレジスタＭ８−１に格納する。８ビットレジスタＭ８−１は、クロック信号Ｎ７に同期して加算回路Ｍ７−１の出力データを格納し、結果をビット選択回路Ｍ９−１へ出力する。ビット選択回路Ｍ９−１は、クロック信号Ｎ１４の立ち上がり変化タイミングで８ビットレジスタＭ８−１の出力データの３ビット目のデータをフリップフロップＭ１０−１に格納する。フリップフロップＭ１０−１は、クロック信号Ｎ１４の立ち上がり変化タイミングで、ビット選択回路Ｍ９−１の出力を保持し、単ビット多数決回路Ｍ６−１の出力として、多数決結果信号Ｎ８−１を出力する。
【００４２】
次に、単ビット多数決回路Ｍ６−２の動作について説明する。加算回路Ｍ７−２は、クロック信号Ｎ７の立ち上がり変化タイミングで、入力されるデジタル信号Ｎ５の値と、８ビットレジスタＭ８−２のフィードバック値とをビット毎に加算し、結果を８ビットレジスタＭ８−２に格納する。８ビットレジスタＭ８−２は、クロック信号Ｎ７に同期して加算回路Ｍ７−２の出力データを格納し、結果をビット選択回路Ｍ９−２へ出力し、更に判定回路Ｍ１３、Ｍ１４にそれぞれ出力する。ビット選択回路Ｍ９−２は、クロック信号Ｎ１４の立ち上がり変化タイミングで８ビットレジスタＭ８−２の出力データの３ビット目のデータをフリップフロップＭ１０−２に格納する。フリップフロップＭ１０−２は、クロック信号Ｎ１４の立ち上がり変化タイミングで、ビット選択回路Ｍ９−２の出力を保持し、単ビット多数決回路Ｍ６−２の出力として、多数決結果信号Ｎ８−２を出力する。判定回路Ｍ１３は、予め判定値として［（サンプリング回数＋１）／２］を設定しておく。そして、８ビットレジスタＭ８−２の出力データと判定値とが一致した場合には“１”を出力し、不一致の場合には“０”を出力する。判定回路Ｍ１４は、判定回路Ｍ１２と同様に予め判定値として［（サンプリング回数−１）／２］を設定しておく。そして、８ビットレジスタＭ８−２の出力データと判定値とが一致した場合には“１”を出力し、不一致の場合には“０”を出力する。
【００４３】
次に、単ビット多数決回路Ｍ６−３の動作について説明する。加算回路Ｍ７−３は、クロック信号Ｎ７の立ち上がり変化タイミングで、入力されるデジタル信号Ｎ５の値と、８ビットレジスタＭ８−３のフィードバック値とをビット毎に加算し、結果を８ビットレジスタＭ８−３に格納する。８ビットレジスタＭ８−３は、クロック信号Ｎ７に同期して加算回路Ｍ７−３の出力データを格納し、結果をビット選択回路Ｍ９−３へ出力し、更に、判定回路Ｍ１１、Ｍ１２にそれぞれ出力する。ビット選択回路Ｍ９−３は、クロック信号Ｎ１４の立ち上がり変化タイミングで８ビットレジスタＭ８−３の出力データの３ビット目のデータをフリップフロップＭ１０−３に格納する。フリップフロップＭ１０−３は、クロック信号Ｎ１４の立ち上がり変化タイミングで、ビット選択回路Ｍ９−３の出力を保持し、単ビット多数決回路Ｍ６−３の出力として、多数決結果信号Ｎ８−３を出力する。判定回路Ｍ１１は、予め判定値として［（サンプリング回数＋１）／２］を設定しておく。そして、８ビットレジスタＭ８−３の出力データと判定値とが一致した場合には“１”を出力し、不一致の場合には“０”を出力する。判定回路Ｍ１２は、予め判定値として［（サンプリング回数−１）／２］を設定しておく。そして、８ビットレジスタＭ８−３の出力データと判定値とが一致した場合には“１”を出力し、不一致の場合には“０”を出力する。
【００４４】
なお、判定値［（サンプリング回数＋１）／２］については、この例に限定されるものではなく、［（サンプリング回数＋１）／２］（回）から上位ビット側へ所定の幅（回数）を有した値としても良い。例えば、［（サンプリング回数＋１）／２］（回）〜［（サンプリング回数＋１）／２］＋１（回）などである。この追加分は、サンプリング回数に対応して決定することができる。例えば、サンプリング回数が多いほど増加量を増加させる、などである。同様に、判定値［（サンプリング回数−１）／２］については、この例に限定されるものではなく、［（サンプリング回数−１）／２］（回）から下位ビット側へ所定の幅（回数）を有した値としても良い。例えば、［（サンプリング回数−１）／２］（回）〜［（サンプリング回数−１）／２］−１（回）などである。この追加分は、サンプリング回数に対応して決定することができる。例えば、サンプリング回数が多いほど減少量を増加させる、などである。
【００４５】
次に、“０”補正回路Ｍ１５の動作を説明する。“０”補正回路Ｍ１５は、例えば２入力ＡＮＤ回路で構成し、判定回路Ｍ１１から出力される判定結果信号Ｎ１０の反転値と、単ビット多数決回路Ｍ６−２の多数決結果Ｎ８−２を入力とし、判定結果信号Ｎ１０が“１”の場合、多数決結果Ｎ８−２の値によらず“０”を“１”補正回路Ｍ１６へ出力する。一方、判定結果信号Ｎ１０が“０”の場合、多数決結果Ｎ８−２の値をそのまま“１”補正回路Ｍ１６へ出力する。
【００４６】
次に、“１”補正回路Ｍ１６の動作を説明する。“１”補正回路Ｍ１６は、例えば２入力ＯＲ回路で構成し、判定回路Ｍ１２から出力される判定結果信号Ｎ９と、“０”補正回路Ｍ１５の出力データを入力とし、判定結果信号Ｎ９が“１”の場合、“０”補正回路Ｍ１５の出力データによらず、補正結果出力Ｎ１３−２を“１”に補正して出力する。一方、判定結果信号Ｎ９が“０”の場合、“０”補正回路Ｍ１５の出力データをそのまま補正結果出力Ｎ１３−２として出力する。
【００４７】
次に、“０”補正回路Ｍ１７の動作を説明する。“０”補正回路Ｍ１７は、例えば３入力ＡＮＤ回路で構成し、判定回路Ｍ１１から出力される判定結果信号Ｎ１０の反転値と、判定回路Ｍ１３から出力される判定結果信号Ｎ１２の反転値と、単ビット多数決回路Ｍ６−１の多数決結果Ｎ８−１を入力とし、判定結果信号Ｎ１０と判定結果信号Ｎ１２のどちらか一方又は両方が“１”の場合、多数決結果Ｎ８−１の値によらず“０”を“１”補正回路Ｍ１８へ出力する。一方、判定結果信号Ｎ１０と判定結果信号Ｎ１２の両方が“０”の場合、多数決結果Ｎ８−１の値をそのまま“１”補正回路Ｍ１８へ出力する。
【００４８】
次に、“１”補正回路Ｍ１８の動作を説明する。“１”補正回路Ｍ１８は、例えば３入力ＯＲ回路で構成し、判定回路Ｍ１２から出力される判定結果信号Ｎ９と、判定回路Ｍ１４から出力される判定結果信号Ｎ１１と、“０”補正回路Ｍ１７の出力データを入力とし、判定結果信号Ｎ９と判定結果信号Ｎ１１のどちらか一方又は両方が“１”の場合、“０”補正回路Ｍ１７の出力データによらず、補正結果出力Ｎ１３−１を“１”に補正して出力する。一方、判定結果信号Ｎ９と判定結果信号Ｎ１１の両方が“０”の場合、“０”補正回路Ｍ１７の出力データをそのまま補正結果出力Ｎ１３−１へ出力する。
【００４９】
次に、本実施の形態に係る多数決回路Ｍ４（図５）において、補正結果出力Ｎ６を出力するための動作について説明する。図６は、本実施の形態に係るＡ／Ｄ変換結果と多数決回路の出力との関係の一例を示す表である。具体的には、この図は、多数決回路Ｍ４により下位３ビットについて、７回の読み込み（サンプリング；１回目〜７回目）を行った場合での、それぞれのＡ／Ｄ変換結果と、多数決回路の出力値（補正出力結果）との関係について、４つの例（例１〜例４）を示している。例１は、下位３ビットにおいて桁上げが発生していない状態でのＡ／Ｄ変換結果である。例２〜例３は、下位３ビットにおいて最上位ビットで桁上げが発生した状態での変換結果である。例４は、下位３ビットにおいて下位２ビット目で桁上げが発生した状態での変換結果を示している。例１〜例４のそれぞれのＡ／Ｄ変換結果では、例として、異常値（丸点線で囲んだ値）が発生したとしている。これらのビット数、サンプリング回数及びサンプリング値は便宜上、図３の特許文献１の説明の場合と同じ値を使用する。
【００５０】
サンプリング回数が７回の場合、図５の多数決回路Ｍ４を構成する判定回路Ｍ１１とＭ１３には、桁上げ付近であり且つ「桁上げしている」と判定するために、［（サンプリング回数＋１）／２］である４回を設定し、判定回路Ｍ１２とＭ１４には、桁上げ付近であり且つ「桁上げしていない」と判定するために、［（サンプリング回数−１）／２］である３回を設定する。
【００５１】
例１のように４回目の読み込みでノイズ等の異常値“０００”が発生した場合、残り全ての変換結果が“０１１”であれば、下位から３ビット目の“１”出現回数は０回であり、２〜１ビット目の“１”出現回数は６回である。したがって、判定回路Ｍ１１とＭ１３の設定値「４回」と３〜２ビット目の“１”出現回数とは不一致であり、判定回路Ｍ１２とＭ１４の設定値「３回」と３〜２ビット目の“１”出現回数とも不一致である。すなわち、一致するビットはなく、判定回路Ｍ１１〜Ｍ１４の出力であるデジタル信号Ｎ９〜Ｎ１２は全て“０”となる。その結果、“０”補正回路Ｍ１５とＭ１７、及び、“１”補正回路Ｍ１６とＭ１８による補正は行われない。よって、多数決回路Ｍ４は、特許文献１の場合と同様に多数決回路の結果として“０１１”をデジタル信号Ｎ６として出力する。
【００５２】
例２のように１〜６回目のサンプリングで“０１１”、“１００”がそれぞれ３回出現し、７回目のＡ／Ｄ変換結果としてノイズ等による“０００”が出現した場合、全ビットの“１”出現回数は３回となる。このとき、多数決回路Ｍ４は、下位から３ビット目は多数決結果である“０”をそのままデジタル信号Ｎ８−３として出力する。一方、全ビットの“１”出現回数が３回であり、判定回路Ｍ１２とＭ１４の設定値「３回」とは一致するので、デジタル信号Ｎ９とＮ１１は“１”となる。また、判定回路Ｍ１１とＭ１３の設定値「４回」とは不一致であるので、デジタル信号Ｎ１０とＮ１２は“０”となる。そのため、“０”補正回路Ｍ１５は、下位から２ビット目の多数決結果であるデジタル信号Ｎ８−２の入力データ“０”をそのまま出力する。“１”補正回路Ｍ１６は、それを“１”に補正してデジタル信号Ｎ１３−２として出力する。同様に、“０”補正回路Ｍ１７は、下位から１ビット目の多数決結果であるデジタル信号Ｎ８−１の入力データ“０”をそのまま出力する。“１”補正回路Ｍ１８は、それを“１”に補正してデジタル信号Ｎ１３−１として出力する。
【００５３】
つまり例２の場合、本実施の形態では、多数決回路Ｍ４は、その出力結果として、下位から３ビット目の多数決結果であるデジタル信号Ｎ８−３と下位から２ビット目の補正結果出力であるデジタル信号Ｎ１３−２と下位から１ビット目の補正結果出力であるデジタル信号Ｎ１３−１の値“０１１”を補正結果Ｎ６として出力する。
【００５４】
例３では１〜２回目、４〜７回目のサンプリングで“０１１”と“１００”がそれぞれ３回出現し、３回目のＡ／Ｄ変換結果としてノイズ等による“１１１”が出現した場合、全ビットの“１”出現回数は４回となる。このとき、多数決回路Ｍ４は、下位から３ビット目は多数決結果である“１”をそのままデジタル信号Ｎ８−３として出力する。一方、全ビットの“１”出現回数が４回であり、判定回路Ｍ１２とＭ１４の設定値「３回」とは不一致であるので、デジタル信号Ｎ９とＮ１１は“０”となる。また、判定回路Ｍ１１とＭ１３の設定値「４回」とは一致するので、デジタル信号Ｎ１０とＮ１２は“１”となる。そのため、“０”補正回路Ｍ１５は、下位から２ビット目の多数決結果であるデジタル信号Ｎ８−２を補正した“０”を出力する。“１”補正回路Ｍ１６は、“０”補正回路Ｍ１５により補正された“０”をそのままデジタル信号Ｎ１３−２として出力する。同様に、０”補正回路Ｍ１７は、下位から１ビット目の多数決結果であるデジタル信号Ｎ８−１を補正した“０”を出力する。“１”補正回路Ｍ１８は、“０”補正回路Ｍ１７により補正された“０”をそのままデジタル信号Ｎ１３−１として出力する。
【００５５】
つまり例３の場合、本実施の形態では、多数決回路Ｍ４は、その出力結果として、下位から３ビット目の多数決結果であるデジタル信号Ｎ８−３と下位から２ビット目の補正結果出力であるデジタル信号Ｎ１３−２と下位から１ビット目の補正結果出力であるデジタル信号Ｎ１３−１の値“１００”を補正結果Ｎ６として出力する。
【００５６】
例４では１〜５回目、７回目のサンプリングで“１０１”と“１１０”がそれぞれ３回ずつ出現し、６回目のＡ／Ｄ変換結果としてノイズ等による“０００”が出現した場合、下位から２ビット目の“１”出現回数は３回となる。このとき多数決回路Ｍ４は、下位から３ビット目はそのまま多数決結果である“１”をデジタル信号Ｎ８−３として出力する。一方、判定回路Ｍ１２の設定値「３回」とは不一致であるので、デジタル信号Ｎ９は“０”となる。また、判定回路Ｍ１４の設定値「３回」とは一致するので、デジタル信号Ｎ１１は“１”となる。また、判定回路Ｍ１１とＭ１３の設定値「４回」とは不一致であるので、デジタル信号Ｎ１０とＮ１２は“０”となる。そのため、“０”補正回路Ｍ１５は、下位から２ビット目の多数決結果である“０”をデジタル信号Ｎ８−２として出力する。“１”補正回路Ｍ１６では入力データである“０”をそのままデジタル信号Ｎ１３−２として出力する。しかし、“０”補正回路Ｍ１７は、下位から１ビット目の多数決結果であるデジタル信号Ｎ８−１の入力データ
“０”をそのまま出力するが、“１”補正回路Ｍ１８は、“１”に補正してデジタル信号Ｎ１３−１として出力する。
【００５７】
つまり例４の場合、本実施の形態では、多数決回路Ｍ４は、その出力結果として、下位から３ビット目の多数決結果であるデジタル信号Ｎ８−３と下位から２ビット目の多数決結果出力であるデジタル信号Ｎ１３−２と下位から１ビット目の補正結果出力であるデジタル信号Ｎ１３−１の値“１０１”を補正結果Ｎ６として出力する。
【００５８】
このように、本実施の形態では、サンプリング回数を７回とした場合、判定回路Ｍ１１とＭ１３には桁上げ付近であり且つ「桁上げしている」と判定するための判定値として４回、判定回路Ｍ１２とＭ１４には桁上げ付近で且つ「桁上げしていない」と判定するための判定値として３回をそれぞれ設定する。そして、ビット毎の“１”出現回数に応じて下記の補正を行う。
（ａ）“１”出現回数：０〜２回
多数決回路の結果として“０”をそのままデジタル信号Ｎ６へ出力する。
（ｂ）“１”出現回数：３回（判定回路Ｍ１２とＭ１４の判定値（設定値））
多数決回路の結果として“０”をデジタル信号Ｎ６へ出力するが、３回と一致したビットより下位のビットは全て“１”に補正してデジタル信号Ｎ６へ出力する。
（ｃ）“１”出現回数：４回（判定回路Ｍ１１とＭ１３の判定値（設定値））
多数決回路の結果として“１”をデジタル信号Ｎ６へ出力するが、４回と一致したビットより下位のビットは全て“０”に補正してデジタル信号Ｎ６へ出力する。
（ｄ）“１”出現回数：５〜７回
多数決回路の結果として“１”をそのままデジタル信号Ｎ６へ出力する。
【００５９】
また、サンプリング回数を変更した場合でも、判定回路Ｍ１１とＭ１３の設定回数は、桁上げ付近であり且つ「桁上げしている」と判定するために［（サンプリング回数＋１）／２］とし、判定回路Ｍ１２とＭ１４の設定回数は、桁上げ付近であり且つ「桁上げしていない」と判定するために［（サンプリング回数−１）／２］とする。それにより、上記（ａ）〜（ｄ）と同様にすれば、桁上げ発生付近においてＡ／Ｄ変換結果の異常値が発生した場合において、正しい変換結果をデジタル信号Ｎ６より出力可能となる。
【００６０】
次に、本発明の実施の形態に係るＡ／Ｄ変換器Ｍ０の動作方法（補正方法）について説明する。図７は、本発明の実施の形態に係るＡ／Ｄ変換器Ｍ０の動作方法を示すフローチャートである。
【００６１】
（１）ステップＳ１にて、ユーザーは、Ａ／Ｄ変換開始前に各種レジスタ設定として、下位ビットの多数決を行うためのサンプリング回数“Ｘ”と、桁上げ付近であり且つ「桁上げしている」と判定するための設定値“Ｙ”として［（サンプリング回数”Ｘ＋１）／２］と、桁上げ付近で且つ「桁上げしていない」と判定するための設定値“Ｚ”として［（サンプリング回数”Ｘ“−１）／２］とをそれぞれ設定する。
（２）ステップＳ２にて、逐次比較型Ａ／ＤコンバータＭ１は、アナログ入力信号Ｎ１のＡ／Ｄ変換を開始する。
（３）ステップＳ３にて、逐次比較型Ａ／ＤコンバータＭ１は、最上位ビットから順に１ビットずつアナログ入力値をデジタル値に変換する。
（４）ステップＳ４にて、逐次比較型Ａ／ＤコンバータＭ１は、上位ビットにおける最下位ビットまでデジタル値に変換終了しているか判定する。終了していなければ、ＮＯへ分岐し最下位ビットまでステップＳ３を繰り返す。最下位ビットまでデジタル値に変換終了後、逐次比較型Ａ／ＤコンバータＭ１は、上位ビットのＡ／Ｄ変換結果Ｎ２を変換結果レジスタに格納する。そして、ＹＥＳへ分岐しステップＳ５へ移行する。例えば、１０ビットＡ／Ｄ変換にて上位７ビット、下位３ビットとした場合、上位７ビット分のデジタル値変換が終了するまでステップＳ３を繰り返す。
（５）ステップＳ５にて、並列型Ａ／ＤコンバータＭ２は、下位ビットについて全ビット並列処理でアナログ入力値をデジタル値に変換する。
（６）ステップＳ６にて、並列型Ａ／ＤコンバータＭ２は、下位ビットのデジタル値への変換が終了しているか判定する。終了していなければ、ＮＯへ分岐し変換終了までステップＳ５を継続する。デジタル値に変換終了後、ＹＥＳへ分岐しステップＳ７へ移行する。
（７）ステップＳ７にて、並列型Ａ／ＤコンバータＭ２は、ステップＳ５にて実施した下位ビットのＡ／Ｄ変換結果Ｎ５であるデジタル値を多数決回路Ｍ４へ格納する。
（８）ステップＳ８にて、並列型Ａ／ＤコンバータＭ２は、ステップＳ１で設定したサンプリング回数“Ｘ”から“１”を減算する。
（９）ステップＳ９にて、並列型Ａ／ＤコンバータＭ２は、ステップＳ８で減算処理されたサンプリング回数“Ｘ”が０回であるか判定する。０回でなければ、並列型Ａ／ＤコンバータＭ２は、ステップＳ５から処理を繰り返す。０回であれば、ステップＳ１０へ移行する。
（１０）ステップＳ１０にて、多数決回路Ｍ４は、下位ビットのＡ／Ｄ変換結果Ｎ５の内、最下位ビットを除く全ビットの各々についてステップＳ７で格納した“１”読み込み回数とステップＳ１で設定した桁上げ付近であり且つ「桁上げしている」と判定するための設定値“Ｙ”とを比較する。多数決回路Ｍ４は、一致していた場合にはステップＳ１１へ移行し、不一致の場合にはステップＳ１２へ移行する。このとき、設定値“Ｙ”は、ステップＳ１により、判定回路１１及び１３に予め設定されている。
（１１）ステップＳ１１にて、多数決回路Ｍ４は、ステップＳ１で設定した桁上げ付近であり且つ「桁上げしている」と判定するための設定値“Ｙ”と一致していたビットよりも下位ビットは全て“０”補正回路により“０”に多数決結果を補正する。
（１２）ステップＳ１２にて、多数決回路Ｍ４は、下位ビットのＡ／Ｄ変換結果の内、最下位ビットを除く全ビットの各々についてステップＳ７で格納した“１”読み込み回数とステップＳ１で設定した桁上げ付近であり且つ「桁上げしていない」と判定するための設定値“Ｚ”とを比較する。多数決回路Ｍ４は、一致していた場合にはステップＳ１３へ移行し、不一致の場合にはステップＳ１０、ステップＳ１１で処理した下位ビットの多数決結果を変換結果レジスタＭ５に格納し、Ａ／Ｄ変換を終了する。このとき、設定値“Ｚ”は、ステップＳ１により、判定回路１２及び１４に予め設定されている。
（１３）ステップＳ１３にて、多数決回路Ｍ４は、ステップＳ１で設定した桁上げ付近であり且つ「桁上げしていない」と判定するための設定値“Ｚ”と一致していたビットよりも下位ビットは全て“１”補正回路により“１”に多数決結果を補正する。そして、下位ビットの多数決結果を変換結果レジスタＭ５に格納し、Ａ／Ｄ変換を終了する。
つまり本実施の形態では、ステップＳ１０〜Ｓ１３による補正を行った後の結果を多数決回路Ｍ４の結果として出力する。
【００６２】
以上のようにして、本発明の実施の形態に係るＡ／Ｄ変換器Ｍ０の動作方法（補正方法）が実施される。
【００６３】
本実施の形態によれば、Ａ／Ｄ変換結果を補正するためのビット毎の多数決回路は、最下位ビットを除く全てのビット毎に、サンプリングによるＡ／Ｄ変換結果の“１”出現回数が［（サンプリング回数＋１）／２］と一致している場合には桁上げ付近であり且つ「桁上げしている」と判定して“１”を出力する判定回路と、桁上げ付近であり且つ「桁上げしている」と判定する判定回路から出力される判定信号の反転論理と桁上げ付近であり且つ「桁上げしている」と判定したビットより下位ビットの多数決回路の結果のＡＮＤ論理をとることで桁上げ付近であり且つ「桁上げしている」と判定したビットより下位ビットは多数決回路の結果を“０”に補正する“０”補正回路と、最下位ビットを除く全てのビット毎に、サンプリングによるＡ／Ｄ変換結果の“１”出現回数が［（サンプリング回数−１）／２］と一致している場合には桁上げ付近であり且つ「桁上げしていない」と判定して“１”を出力する判定回路と、桁上げ付近であり且つ「桁上げしていない」と判定する判定回路から出力される判定信号と桁上げ付近であり且つ「桁上げしていない」と判定したビットより下位ビットの多数決回路の結果のＯＲ論理をとることで桁上げ付近であり且つ「桁上げしていない」と判定したビットより下位ビットは多数決回路の結果を“１”に補正する“１”補正回路を備えている。それにより、Ａ／Ｄ変換結果が桁上げ付近であるかということと、更に桁上げ付近である場合に桁上げが完了した状態なのか、完了していない状態なのかを検知することが可能となり、従来除去できなかったＡ／Ｄ変換結果の異常値を多数決回路の結果として出力することなく、桁上げ前後のＡ／Ｄ変換結果を多数決回路の結果として出力できる。
すなわち、本実施の形態は、微細化やノイズに伴うアナログ特性のばらつき増加に対して、補正技術を用いることによるＡ／Ｄ変換結果の高精度化ができるという効果を有する。
【００６４】
本Ａ／Ｄ変換器Ｍ１は、半導体集積回路やマイクロコンピュータなどに例示される半導体装置（図示されず）に組み込んで使用することが可能である。
【００６５】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
【符号の説明】
【００６６】
Ｍ０ Ａ／Ｄ変換器
Ｍ１ 逐次比較型Ａ／Ｄコンバータ
Ｍ２ 並列型Ａ／Ｄコンバータ
Ｍ３ 下位ビット基準電圧発生回路
Ｍ４ 多数決回路
Ｍ５ 変換結果格納レジスタ
Ｍ６−１〜Ｍ６−３ 単ビット多数決回路
Ｍ７−１〜Ｍ７−３ 加算回路
Ｍ８−１〜Ｍ８−３ レジスタ
Ｍ９−１〜Ｍ９−３ ビット選択回路
Ｍ１０−１〜Ｍ１０−３ フリップフロップ
Ｍ１１〜Ｍ１４ 判定回路
Ｍ１５、Ｍ１７ “０”補正回路
Ｍ１６、Ｍ１８ “１”補正回路
Ｎ１ アナログ入力信号
Ｎ２、Ｎ５〜Ｎ６、Ｎ８−１〜Ｎ８−３、Ｎ９〜Ｎ１２、Ｎ１３−１〜Ｎ１３−２ デジタル信号
Ｎ３ 上限基準電圧
Ｎ４ 下限基準電圧
Ｎ７、Ｎ１４ クロック信号
【技術分野】
【０００１】
本発明は、Ａ／Ｄ変換器に関し、特に変換結果を補正する回路を有するＡ／Ｄ変換器とその補正方法に関する。
【背景技術】
【０００２】
近年、ヘルスケア市場やセキュリティ市場などの拡大に伴い、センシング技術への注目が高まっている。センシング性能は、状態を認識して電気的な信号へ変換する機能と、その信号に対するデジタル信号処理性能に依存する。そのため、その基本構成要素であるＡ／Ｄ（Ａｎａｌｏｇ／Ｄｉｇｉｔａｌ）変換器の分解能や精度をより高める技術が望まれている。
【０００３】
一方、製造プロセスの微細化は、アナログ回路にとって特性ばらつきやノイズ感度を増大させ、精度を低下させることが公知である。これに対して、統計処理などの補正技術を用いて高精度を実現する技術が要求されている。そのような技術として、特開２００８−０４２３８０号公報（特許文献１）にアナログ・ディジタル変換器の技術が開示されている。
【０００４】
このアナログ・ディジタル変換器は、上位ビットと下位ビットを分けてＡ／Ｄ変換を行い、並列型Ａ／Ｄコンバータで構成される下位ビットのＡ／Ｄ変換結果に対して補正をかける。それにより、Ａ／Ｄ変換器の内部でノイズが発生した場合でも、精度を損なうことなくＡ／Ｄ変換を行なうことができる、としている。下位ビットのＡ／Ｄ変換結果に対する補正では、多数決回路が、並列型Ａ／Ｄコンバータの出力を所定回数読み込み、ビット毎に多数決を行い、そのビット出力を“０”か“１”に決定し、変換結果格納レジスタに出力している。
【０００５】
図１は、特許文献１のＡ／Ｄ変換器の構成を示すブロック図である。
このＡ／Ｄ変換器１００は、アナログ入力信号Ｓ００１を上位ビットと下位ビットとに分けてＡ／Ｄ変換を行う。制御回路１０１、Ｄ／Ａコンバータ１０２、スイッチ付きコンパレータ１０３、逐次比較レジスタ１０４、及びＤ／Ａコンバータ１０５は、アナログ入力信号Ｓ００１の上位ビット部分を出力する上位ビット用Ａ／Ｄ変換部を構成する。また、アナログ入力信号Ｓ００１の下位ビット用に並列型Ａ／Ｄコンバータ１０６を設ける。そして、多数決回路１０７によって、並列型Ａ／Ｄコンバータ１０６の出力（Ａ／Ｄ変換結果）を複数回サンプリングして、多数決により、下位ビットにおける各ビットの値を決定して出力する。
【０００６】
図２は、特許文献１の多数決回路の構成を示すブロック図である。
多数決回路１０３は、３ビットまでの補正を行う場合、３組の単ビット多数決回路１０１０−１〜１０１０−３を備えている。そして、デジタル信号Ｓ０１１の下位から１ビット目が単ビット多数決回路１０１０−１に入力され、２ビット目が単ビット多数決回路１０１０−２に入力され、３ビット目が単ビット多数決回路１０１０−３に入力される。
【０００７】
加算回路１０１１は、クロック信号Ｓ０１２の立ち上がり変化タイミングで、デジタル信号Ｓ０１１の値（１ビット分）と、８ビットレジスタ１０１２に格納されている値とを加算し、結果を８ビットレジスタ１０１２に格納する。８ビットレジスタ１０１２は、クロック信号Ｓ０１２に同期して動作する８ビットのレジスタである。ビット選択回路１０１３は、クロック信号Ｓ００５の立ち上がり変化タイミングで、８ビットレジスタ１０１２の３ビット目のデータをフリップフロップ１０１４に格納する。フリップフロップ１０１４は、クロック信号Ｓ００５立ち上がり変化タイミングで、ビット選択回路１０１３の出力を保持するようになっている。クロック信号Ｓ０１２とＳ００５との周波数の比は、加算回路１０１１で７回の加算が行われた後に、フリップフロップ１０１４の出力が保持されるように設定されている。すなわち、この周波数の設定により、各単ビット多数決回路１０１０は、７回の読み込み（サンプリング）を行ったうちの、４回以上が“１”である場合に、“１”を出力する。
【０００８】
各単ビット多数決回路１０１０では、加算回路１０１１とフリップフロップ１０１４は、何れも、制御信号Ｓ０１４で制御されたスイッチ回路３２００を介してクロック信号が入力されている。したがって、制御信号Ｓ０１４が“００”の場合、単ビット多数決回路１０１０−１にはクロック信号Ｓ０１２とＳ００５が供給され動作するが、単ビット多数決回路１０１０−２、１０１０−３にはクロック信号Ｓ０１２とＳ００５が供給されず動作しない。また、制御信号Ｓ０１４が“０１”の場合、単ビット多数決回路１０１０−１、１０１０−２にはクロック信号Ｓ０１２とＳ００５が供給され動作するが、単ビット多数決回路１０１０−３にはクロック信号Ｓ０１２とＳ００５が供給されず動作しない。また、制御信号Ｓ０１４が“１１”の場合、単ビット多数決回路１０１０−１、１０１０−２、１０１０−３にはクロック信号Ｓ０１２とＳ００５が供給され動作する。以上のように、多数決を行う下位ビットのビット長を、任意のビット数に可変できる。
【０００９】
関連する技術として特開平０３−０１６４３２号公報（特許文献２）に、アナログ−デジタル変換器が開示されている。このアナログ−デジタル変換器は、アナログ入力を共通接続した複数個のコンパレータの後段に、隣接する３個の上記コンパレータの出力を多数決演算する回路を設けている。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００８−０４２３８０号公報
【特許文献２】特開平０３−０１６４３２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
特許文献１の技術には以下の問題点があることが発明者の研究により今回初めて明らかになった。サンプリングされるＡ／Ｄ変換結果が、例えば、３ビットである場合について考える。この場合、“０１１”と“１００”とが同程度の頻度で発生するような桁上げ付近のアナログ入力に対して、ノイズ等による異常なＡ／Ｄ変換結果が発生した場合、多数決による正常な補正出力結果を出力することができなくなる。
【００１２】
図３は、特許文献１のＡ／Ｄ変換結果と多数決回路の出力との関係の一例を示す表である。具体的には、この図は、下位３ビットについて、７回の読み込み（サンプリング；１回目〜７回目）を行った場合での、それぞれのＡ／Ｄ変換結果と、多数決回路の出力値（補正出力結果）との関係について、４つの例（例１〜例４）を示している。例１は、下位３ビットにおいて桁上げが発生していない状態でのＡ／Ｄ変換結果である。例２〜例３は、下位３ビットにおいて最上位ビットで桁上げが発生した状態での変換結果である。例４は、下位３ビットにおいて下位２ビット目で桁上げが発生した状態での変換結果を示している。このとき、補正出力結果はビット毎に多数決を行い、４回以上が“１”である場合に、“１”を出力し、３回以下の場合は“０”を出力するものとする。例１〜例４のそれぞれのＡ／Ｄ変換結果では、例として、異常値（丸点線で囲んだ値）が発生したとしている。
【００１３】
例１のように、４回目の読み込みでノイズ等の異常値“０００”が発生しても、残り全ての変換結果が“０１１”であれば、多数決回路の結果は“０１１”となり、異常値を除去できる。しかし、例２のように、６回目の読み込みまでに“０１１”と“１００”を３回ずつ読み込んだ場合、各ビットの“１”出現回数がそれぞれ３回ずつとなるため、６回目までの値によらず７回目の値で多数決が決し、多数決結果として出力されてしまう。つまり、例２であれば、７回目の読み込み値“０００”という異常値を多数決結果として出力してしまう。同様に、例３は、１〜２回目、４〜７回目で“０１１”と“１００”を３回ずつ読み込んでおり、３回目の異常値“１１１”を多数決結果として出力してしまう。例２、例３に示すような“０１１”と“１００”が同じ頻度で発生する状態は、下位３ビットの最上位ビットの桁上げが発生する状態において頻繁に発生するものである。
【００１４】
また、多数決を行う下位３ビットの最上位ビット以外の桁上げについても同様である。例４のように、下位２ビット目に桁上げが発生する“１０１”と“１１０”がそれぞれ３回ずつ発生する場合も、下位２ビット目と最下位ビットの“１”出現回数がそれぞれ３回ずつとなり、残り１回の読み込み値が多数決結果となる。つまり６回目に発生した異常値“０００”の下位２ビットが“００”であるために“１００”を多数決結果として出力してしまう。
【００１５】
以上のように、特許文献１の技術は、ビット毎に単独で多数決を行う回路構成のため、多数決のためのサンプリングにおいて例２〜例４のような“１”と“０”が同程度の頻度で発生する桁上げ付近のアナログ入力に対しては、ノイズ等の異常値を除去することができない。
【課題を解決するための手段】
【００１６】
以下に、発明を実施するための形態で使用される番号・符号を用いて、課題を解決するための手段を説明する。これらの番号・符号は、特許請求の範囲の記載と発明を実施するための形態との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、特許請求の範囲に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１７】
従って、本発明のＡ／Ｄ変換器は、少なくとも５回以上の奇数回数のサンプリングによりビット毎に行う多数決に基づいてＡ／Ｄ変換結果を補正する。このＡ／Ｄ変換器は、Ａ／Ｄ変換結果についてビット毎に行う多数決の結果に基づいて、ビット毎の値を決定する多数決回路（Ｍ４）を具備している。この多数決回路（Ｍ４）は、第１判定回路（Ｍ１１、Ｍ１３）と、第１補正回路（Ｍ１５、Ｍ１７）と、第２判定回路（Ｍ１２、Ｍ１４）と、第２補正回路（Ｍ１６、Ｍ１８）とを備えている。第１判定回路（Ｍ１１、Ｍ１３）は、最下位ビットを除く全てのビット毎に、サンプリングによるＡ／Ｄ変換結果の“１”出現回数が、予め設定した所定の第１の判定値と一致する場合、桁上げ付近であり且つ桁上げしていると判定する。第１補正回路（Ｍ１５、Ｍ１７）は、桁上げ付近であり且つ桁上げしていると判定されたビットより下位ビットにおけるＡ／Ｄ変換結果を“０”に補正する。第２判定回路（Ｍ１２、Ｍ１４）は、最下位ビットを除く全てのビット毎に、サンプリングによるＡ／Ｄ変換結果の“１”出現回数が、予め設定した所定の第２の判定値と一致する場合、桁上げ付近であり且つ桁上げしていないと判定する。第２補正回路（Ｍ１６、Ｍ１８）は、桁上げ付近であり且つ桁上げしていないと判定されたビットより下位ビットにおけるＡ／Ｄ変換結果を“１”に補正する。
【００１８】
本発明の半導体装置は、アナログ信号供給回路と、Ａ／Ｄ変換器とを具備している。アナログ信号供給回路は、アナログ信号を出力する。Ａ／Ｄ変換器は、上記段落に記載され、そのアナログ信号をデジタル信号に変換する。
【００１９】
本発明のＡ／Ｄ変換結果の補正方法は、少なくとも５回以上の奇数回数のサンプリングによりビット毎に行う多数決に基づいてＡ／Ｄ変換結果を補正する。このＡ／Ｄ変換結果の補正方法は、最下位ビットを除く全てのビット毎に、サンプリングによるＡ／Ｄ変換結果の“１”出現回数が、予め設定した所定の第１の判定値と一致する場合、桁上げ付近であり且つ桁上げしていると判定するステップと、桁上げ付近であり且つ桁上げしていると判定されたビットより下位ビットにおけるＡ／Ｄ変換結果を“０”に補正するステップと、最下位ビットを除く全てのビット毎に、サンプリングによるＡ／Ｄ変換結果の“１”出現回数が、予め設定した所定の第２の判定値と一致する場合、桁上げ付近であり且つ桁上げしていないと判定するステップと、桁上げ付近であり且つ桁上げしていないと判定されたビットより下位ビットにおけるＡ／Ｄ変換結果を“１”に補正するステップとを備えている。
【発明の効果】
【００２０】
本発明により、Ａ／Ｄ変換器において、桁上げ付近のアナログ入力に対して、ノイズ等の異常値を除去することができる。それにより、高精度のＡ／Ｄ変換結果を出力することができる。
【図面の簡単な説明】
【００２１】
【図１】図１は、特許文献１のＡ／Ｄ変換器の構成を示すブロック図である。
【図２】図２は、特許文献１の多数決回路の構成を示すブロック図である。
【図３】図３は、特許文献１のＡ／Ｄ変換結果と多数決回路の出力との関係の一例を示す表である。
【図４】図４は、本発明の実施の形態に係るＡ／Ｄ変換器の構成を示すブロック図である。
【図５】図５は、本発明の実施の形態に係るＡ／Ｄ変換器の多数決回路を示すブロック図である。
【図６】図６は、本実施の形態に係るＡ／Ｄ変換結果と多数決回路の出力との関係の一例を示す表である。
【図７】図７は、本発明の実施の形態に係るＡ／Ｄ変換器Ｍ０の動作方法を示すフローチャートである。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態に係るＡ／Ｄ変換器とその補正方法に関して、添付図面を参照して説明する。
【００２３】
本発明の実施の形態に係るＡ／Ｄ変換器は、少なくとも５回以上の奇数回数のサンプリングによりビット毎に多数決を行うことで変換結果を補正する。このＡ／Ｄ変換器は、多数決回路を備えている。この多数決回路は、第１判定回路と、“０”補正回路と、第２判定回路と、“１”補正回路を備えている。第１判定回路は、最下位ビットを除く全てのビット毎にサンプリングによるＡ／Ｄ変換結果の“１”出現回数が［（サンプリング回数＋１）／２］と一致することにより、桁上げ付近であり且つ「桁上げしている」と判定する。“０”補正回路は、桁上げ付近であり且つ「桁上げしている」と判定したビットより下位ビットは、当該多数決回路の結果を“０”に補正する。第２判定回路は、最下位ビットを除く全てのビット毎にサンプリングによるＡ／Ｄ変換結果の“１”出現回数が［（サンプリング回数−１）／２］との一致により、桁上げ付近であり且つ「桁上げしていない」と判定する。“１”補正回路は、桁上げ付近であり且つ「桁上げしていない」と判定したビットより下位ビットは、当該多数決回路の結果を“１”に補正する。これにより、このＡ／Ｄ変換器は、少なくとも５回以上の奇数回数のサンプリングにおいて、少なくとも“１”と“０”が同程度の頻度で発生する桁上げ付近のアナログ入力に対しても、ノイズ等の影響を受けることなく、正しく多数決による変換結果の補正を実施する事が可能となり、高精度のＡ／Ｄ変換結果を出力することができる。以下、具体的に説明する。
【００２４】
本発明の実施の形態に係るＡ／Ｄ変換器の構成について、添付図面を参照して説明する。図４は、本発明の実施の形態に係るＡ／Ｄ変換器の構成を示すブロック図である。Ａ／Ｄ変換器Ｍ０は、上位ビット用Ａ／Ｄ変換器（逐次比較型Ａ／Ｄコンバータ）Ｍ１と、基準電圧供給部（基準電圧Ｖｒｅｆ）と、下位ビット用Ａ／Ｄ変換器（並列型Ａ／Ｄコンバータ）Ｍ２と、アナログ入力電圧供給部（アナログ入力信号Ｎ１）と、下位ビット基準電圧発生回路Ｍ３と、多数決回路Ｍ４と、変換結果格納レジスタＭ５とを具備している。
【００２５】
アナログ入力電圧受信部（アナログ入力信号Ｎ１）は、Ａ／Ｄ変換器Ｍ１の外部のアナログ信号供給部（例示：センサ回路、Ａ／Ｄ変換器Ｍ１の含まれている半導体装置の他の回路；図示されず）からアナログ入力信号Ｎ１を受信して、逐次比較型Ａ／ＤコンバータＭ１及び並列型Ａ／ＤコンバータＭ２に出力する。基準電圧受信部（基準電圧Ｖｒｅｆ）は、Ａ／Ｄ変換器Ｍ１の外部の基準電圧供給部（例示：電源回路、Ａ／Ｄ変換器Ｍ１の含まれている半導体装置の他の回路；図示されず）から基準電圧Ｖｒｅｆを受信して、逐次比較型Ａ／ＤコンバータＭ１に出力する。
【００２６】
逐次比較型Ａ／Ｄコンバータ（上位ビット用Ａ／Ｄ変換器）Ｍ１は、基準電圧Ｖｒｅｆに基づいて、アナログ入力信号Ｎ１の上位ビットをＡ／Ｄ変換し、Ａ／Ｄ変換結果Ｎ２を変換結果格納レジスタＭ５と、下位ビットの基準電圧を決定するための下位ビット基準電圧発生回路Ｍ３へ出力する。これは、従来知られた逐次比較型Ａ／Ｄコンバータを用いることができる。
【００２７】
下位ビット基準電圧発生回路Ｍ３は、Ａ／Ｄ変換結果Ｎ２に基づいて、下位ビットの上限基準電圧Ｎ３及び下限基準電圧Ｎ４を生成し、並列型Ａ／ＤコンバータＭ２へ出力する。
【００２８】
並列型Ａ／Ｄコンバータ（下位ビット用Ａ／Ｄ変換器）Ｍ２は、下位ビットの上限基準電圧Ｎ３及び下限基準電圧Ｎ４に基づいて、アナログ入力信号Ｎ１の下位ビットをＡ／Ｄ変換し、Ａ／Ｄ変換結果Ｎ５を多数決回路Ｍ４へ出力する。これは、従来知られた並列型Ａ／Ｄコンバータを用いることができる。
【００２９】
多数決回路Ｍ４は、並列型Ａ／ＤコンバータＭ２から出力されるＡ／Ｄ変換結果Ｎ５を複数回サンプリングして、多数決により各ビットの値を決定して出力する。
【００３０】
変換結果格納レジスタＭ５は、逐次比較型Ａ／ＤコンバータＭ１のＡ／Ｄ変換結果Ｎ２と、並列型Ａ／ＤコンバータＭ２のＡ／Ｄ変換結果Ｎ５を多数決回路Ｍ４により補正した結果Ｎ６を格納する。
【００３１】
図５は、図４の本発明の実施の形態に係るＡ／Ｄ変換器の多数決回路の詳細を示すブロック図である。多数決回路Ｍ４は、３組の単ビット多数決回路Ｍ６−１〜Ｍ６−３と、“０”補正回路Ｍ１５と、“１”補正回路Ｍ１６と、“０”補正回路Ｍ１７と、“１”補正回路Ｍ１８とを備えている。
【００３２】
３組の単ビット多数決回路Ｍ６−１〜Ｍ６−３は、クロック信号Ｎ７及びクロック信号Ｎ１４に基づいて、下位３ビットのＡ／Ｄ変換結果Ｎ５の多数決をビット毎に行う。Ａ／Ｄ変換結果Ｎ５の下位から１ビット目が単ビット多数決回路Ｍ６−１に入力され、２ビット目が単ビット多数決回路Ｍ６−２に入力され、３ビット目が単ビット多数決回路Ｍ６−３に入力される。そして、単ビット多数決回路Ｍ６−１〜Ｍ６−３は、それぞれ多数決結果Ｎ８−１〜Ｎ８−３を出力する。更に、単ビット多数決回路Ｍ６−３は、デジタル信号Ｎ９、Ｎ１０を出力する。単ビット多数決回路Ｍ６−２は、デジタル信号Ｎ１１、Ｎ１２を出力する。
【００３３】
“０”補正回路Ｍ１５は、単ビット多数決回路Ｍ６−３から出力されるデジタル信号Ｎ１０と単ビット多数決回路Ｍ６−２から出力される多数決結果Ｎ８−２とに基づいて、所定の論理演算を行い、演算結果を“１”補正回路Ｍ１６へ出力する。
【００３４】
“１”補正回路Ｍ１６は、単ビット多数決回路Ｍ６−３から出力されるデジタル信号Ｎ９と“０”補正回路Ｍ１５から出力される信号とに基づいて、所定の論理演算を行い、演算結果としての補正出力結果Ｎ１３−２を出力する。
【００３５】
“０”補正回路Ｍ１７は、単ビット多数決回路Ｍ６−３から出力されるデジタル信号Ｎ１０と単ビット多数決回路Ｍ６−２から出力されるデジタル信号Ｎ１２と単ビット多数決回路Ｍ６−１から出力される多数決結果Ｎ８−１とに基づいて、所定の論理演算を行い、演算結果を“１”補正回路Ｍ１８へ出力する。
【００３６】
“１”補正回路Ｍ１８は、単ビット多数決回路Ｍ６−３から出力されるデジタル信号Ｎ９と単ビット多数決回路Ｍ６−２から出力されるデジタル信号Ｎ１１と“０”補正回路Ｍ１７から出力される信号とに基づいて、所定の論理演算を行い、演算結果としての補正出力結果Ｎ１３−１を出力する。
【００３７】
多数決回路Ｍ４は、単ビット多数決回路Ｍ６−３から出力される多数決結果Ｎ８−３と“１”補正回路Ｍ１６から出力される補正出力結果Ｎ１３−２と“１”補正回路Ｍ１８から出力される補正出力結果Ｎ１３−１とを、３ビットの出力データである補正結果Ｎ６として出力する。ただし、多数決結果Ｎ８−３はＡ／Ｄ変換結果の下位から３ビット目の多数決結果、補正出力結果Ｎ１３−２は下位から２ビット目の補正出力結果、及び、補正出力結果Ｎ１３−１は下位から１ビット目の補正出力結果となる。
【００３８】
単ビット多数決回路Ｍ６−１は、加算回路Ｍ７−１と、８ビットレジスタＭ８−１と、ビット選択回路Ｍ９−１と、フリップフロップＭ１０−１とを備えている。加算回路Ｍ７−１は、クロック信号Ｎ７に基づいて、Ａ／Ｄ変換結果Ｎ５の下位から１ビット目と８ビットレジスタＭ８−１のフィードバック値とを加算する。８ビットレジスタＭ８−１は、クロック信号Ｎ７に基づいて、加算回路Ｍ７−１の出力を格納・出力する。ビット選択回路Ｍ９−１は、８ビットレジスタＭ８−１について３ビット目のデータを出力する。フリップフロップＭ１０−１は、クロック信号Ｎ１４に基づいて、ビット選択回路Ｍ９−１の出力を、下位１ビット目の多数決結果信号Ｎ８−１として出力する。
【００３９】
単ビット多数決回路Ｍ６−２は、加算回路Ｍ７−２と、８ビットレジスタＭ８−２と、ビット選択回路Ｍ９−２と、フリップフロップＭ１０−２と、判定回路Ｍ１３と、判定回路Ｍ１４とを備えている。加算回路Ｍ７−２は、クロック信号Ｎ７に基づいて、Ａ／Ｄ変換結果Ｎ５の下位から２ビット目と８ビットレジスタＭ８−２のフィードバック値とを加算する。８ビットレジスタＭ８−２は、クロック信号Ｎ７に基づいて、加算回路Ｍ７−２の出力を格納・出力する。ビット選択回路Ｍ９−２は、８ビットレジスタＭ８−２の出力について３ビット目のデータを出力する。フリップフロップＭ１０−２は、クロック信号Ｎ１４に基づいて、ビット選択回路Ｍ９−２の出力を、下位２ビット目の多数決結果信号Ｎ８−２として出力する。判定回路Ｍ１３は、８ビットレジスタＭ８−２の出力に基づいて、所定の判定プロセスを実行し、判定結果信号Ｎ１２を出力する。判定回路Ｍ１４は、８ビットレジスタＭ８−２の出力に基づいて、所定の判定プロセスを実行し、判定結果信号Ｎ１１を出力する。
【００４０】
単ビット多数決回路Ｍ６−３は、加算回路Ｍ７−３と、８ビットレジスタＭ８−３と、ビット選択回路Ｍ９−３と、フリップフロップＭ１０−３と、判定回路Ｍ１１と、判定回路Ｍ１２とを備えている。加算回路Ｍ７−３は、クロック信号Ｎ７に基づいて、Ａ／Ｄ変換結果Ｎ５の下位から３ビット目と８ビットレジスタＭ８−３のフィードバック値とを加算する。８ビットレジスタＭ８−３は、クロック信号Ｎ７に基づいて、加算回路Ｍ７−３の出力を格納・出力する。ビット選択回路Ｍ９−３は、８ビットレジスタＭ８−３の出力について３ビット目のデータを出力する。フリップフロップＭ１０−３は、クロック信号Ｎ１４に基づいて、ビット選択回路Ｍ９−３の出力を、下位３ビット目の多数決結果信号Ｎ８−３として出力する。判定回路Ｍ１１は、８ビットレジスタＭ８−３の出力に基づいて、所定の判定プロセスを実行し、判定結果信号Ｎ１０を出力する。判定回路Ｍ１２は、８ビットレジスタＭ８−３の出力に基づいて、所定の判定プロセスを実行し、判定結果信号Ｎ９を出力する。
【００４１】
以下に、図５に示される各構成要素の動作について説明する。
まず、単ビット多数決回路Ｍ６−１の動作について説明する。加算回路Ｍ７−１は、クロック信号Ｎ７の立ち上がり変化タイミングで、入力されるデジタル信号Ｎ５の値と、８ビットレジスタＭ８−１のフィードバック値とをビット毎に加算し、結果を８ビットレジスタＭ８−１に格納する。８ビットレジスタＭ８−１は、クロック信号Ｎ７に同期して加算回路Ｍ７−１の出力データを格納し、結果をビット選択回路Ｍ９−１へ出力する。ビット選択回路Ｍ９−１は、クロック信号Ｎ１４の立ち上がり変化タイミングで８ビットレジスタＭ８−１の出力データの３ビット目のデータをフリップフロップＭ１０−１に格納する。フリップフロップＭ１０−１は、クロック信号Ｎ１４の立ち上がり変化タイミングで、ビット選択回路Ｍ９−１の出力を保持し、単ビット多数決回路Ｍ６−１の出力として、多数決結果信号Ｎ８−１を出力する。
【００４２】
次に、単ビット多数決回路Ｍ６−２の動作について説明する。加算回路Ｍ７−２は、クロック信号Ｎ７の立ち上がり変化タイミングで、入力されるデジタル信号Ｎ５の値と、８ビットレジスタＭ８−２のフィードバック値とをビット毎に加算し、結果を８ビットレジスタＭ８−２に格納する。８ビットレジスタＭ８−２は、クロック信号Ｎ７に同期して加算回路Ｍ７−２の出力データを格納し、結果をビット選択回路Ｍ９−２へ出力し、更に判定回路Ｍ１３、Ｍ１４にそれぞれ出力する。ビット選択回路Ｍ９−２は、クロック信号Ｎ１４の立ち上がり変化タイミングで８ビットレジスタＭ８−２の出力データの３ビット目のデータをフリップフロップＭ１０−２に格納する。フリップフロップＭ１０−２は、クロック信号Ｎ１４の立ち上がり変化タイミングで、ビット選択回路Ｍ９−２の出力を保持し、単ビット多数決回路Ｍ６−２の出力として、多数決結果信号Ｎ８−２を出力する。判定回路Ｍ１３は、予め判定値として［（サンプリング回数＋１）／２］を設定しておく。そして、８ビットレジスタＭ８−２の出力データと判定値とが一致した場合には“１”を出力し、不一致の場合には“０”を出力する。判定回路Ｍ１４は、判定回路Ｍ１２と同様に予め判定値として［（サンプリング回数−１）／２］を設定しておく。そして、８ビットレジスタＭ８−２の出力データと判定値とが一致した場合には“１”を出力し、不一致の場合には“０”を出力する。
【００４３】
次に、単ビット多数決回路Ｍ６−３の動作について説明する。加算回路Ｍ７−３は、クロック信号Ｎ７の立ち上がり変化タイミングで、入力されるデジタル信号Ｎ５の値と、８ビットレジスタＭ８−３のフィードバック値とをビット毎に加算し、結果を８ビットレジスタＭ８−３に格納する。８ビットレジスタＭ８−３は、クロック信号Ｎ７に同期して加算回路Ｍ７−３の出力データを格納し、結果をビット選択回路Ｍ９−３へ出力し、更に、判定回路Ｍ１１、Ｍ１２にそれぞれ出力する。ビット選択回路Ｍ９−３は、クロック信号Ｎ１４の立ち上がり変化タイミングで８ビットレジスタＭ８−３の出力データの３ビット目のデータをフリップフロップＭ１０−３に格納する。フリップフロップＭ１０−３は、クロック信号Ｎ１４の立ち上がり変化タイミングで、ビット選択回路Ｍ９−３の出力を保持し、単ビット多数決回路Ｍ６−３の出力として、多数決結果信号Ｎ８−３を出力する。判定回路Ｍ１１は、予め判定値として［（サンプリング回数＋１）／２］を設定しておく。そして、８ビットレジスタＭ８−３の出力データと判定値とが一致した場合には“１”を出力し、不一致の場合には“０”を出力する。判定回路Ｍ１２は、予め判定値として［（サンプリング回数−１）／２］を設定しておく。そして、８ビットレジスタＭ８−３の出力データと判定値とが一致した場合には“１”を出力し、不一致の場合には“０”を出力する。
【００４４】
なお、判定値［（サンプリング回数＋１）／２］については、この例に限定されるものではなく、［（サンプリング回数＋１）／２］（回）から上位ビット側へ所定の幅（回数）を有した値としても良い。例えば、［（サンプリング回数＋１）／２］（回）〜［（サンプリング回数＋１）／２］＋１（回）などである。この追加分は、サンプリング回数に対応して決定することができる。例えば、サンプリング回数が多いほど増加量を増加させる、などである。同様に、判定値［（サンプリング回数−１）／２］については、この例に限定されるものではなく、［（サンプリング回数−１）／２］（回）から下位ビット側へ所定の幅（回数）を有した値としても良い。例えば、［（サンプリング回数−１）／２］（回）〜［（サンプリング回数−１）／２］−１（回）などである。この追加分は、サンプリング回数に対応して決定することができる。例えば、サンプリング回数が多いほど減少量を増加させる、などである。
【００４５】
次に、“０”補正回路Ｍ１５の動作を説明する。“０”補正回路Ｍ１５は、例えば２入力ＡＮＤ回路で構成し、判定回路Ｍ１１から出力される判定結果信号Ｎ１０の反転値と、単ビット多数決回路Ｍ６−２の多数決結果Ｎ８−２を入力とし、判定結果信号Ｎ１０が“１”の場合、多数決結果Ｎ８−２の値によらず“０”を“１”補正回路Ｍ１６へ出力する。一方、判定結果信号Ｎ１０が“０”の場合、多数決結果Ｎ８−２の値をそのまま“１”補正回路Ｍ１６へ出力する。
【００４６】
次に、“１”補正回路Ｍ１６の動作を説明する。“１”補正回路Ｍ１６は、例えば２入力ＯＲ回路で構成し、判定回路Ｍ１２から出力される判定結果信号Ｎ９と、“０”補正回路Ｍ１５の出力データを入力とし、判定結果信号Ｎ９が“１”の場合、“０”補正回路Ｍ１５の出力データによらず、補正結果出力Ｎ１３−２を“１”に補正して出力する。一方、判定結果信号Ｎ９が“０”の場合、“０”補正回路Ｍ１５の出力データをそのまま補正結果出力Ｎ１３−２として出力する。
【００４７】
次に、“０”補正回路Ｍ１７の動作を説明する。“０”補正回路Ｍ１７は、例えば３入力ＡＮＤ回路で構成し、判定回路Ｍ１１から出力される判定結果信号Ｎ１０の反転値と、判定回路Ｍ１３から出力される判定結果信号Ｎ１２の反転値と、単ビット多数決回路Ｍ６−１の多数決結果Ｎ８−１を入力とし、判定結果信号Ｎ１０と判定結果信号Ｎ１２のどちらか一方又は両方が“１”の場合、多数決結果Ｎ８−１の値によらず“０”を“１”補正回路Ｍ１８へ出力する。一方、判定結果信号Ｎ１０と判定結果信号Ｎ１２の両方が“０”の場合、多数決結果Ｎ８−１の値をそのまま“１”補正回路Ｍ１８へ出力する。
【００４８】
次に、“１”補正回路Ｍ１８の動作を説明する。“１”補正回路Ｍ１８は、例えば３入力ＯＲ回路で構成し、判定回路Ｍ１２から出力される判定結果信号Ｎ９と、判定回路Ｍ１４から出力される判定結果信号Ｎ１１と、“０”補正回路Ｍ１７の出力データを入力とし、判定結果信号Ｎ９と判定結果信号Ｎ１１のどちらか一方又は両方が“１”の場合、“０”補正回路Ｍ１７の出力データによらず、補正結果出力Ｎ１３−１を“１”に補正して出力する。一方、判定結果信号Ｎ９と判定結果信号Ｎ１１の両方が“０”の場合、“０”補正回路Ｍ１７の出力データをそのまま補正結果出力Ｎ１３−１へ出力する。
【００４９】
次に、本実施の形態に係る多数決回路Ｍ４（図５）において、補正結果出力Ｎ６を出力するための動作について説明する。図６は、本実施の形態に係るＡ／Ｄ変換結果と多数決回路の出力との関係の一例を示す表である。具体的には、この図は、多数決回路Ｍ４により下位３ビットについて、７回の読み込み（サンプリング；１回目〜７回目）を行った場合での、それぞれのＡ／Ｄ変換結果と、多数決回路の出力値（補正出力結果）との関係について、４つの例（例１〜例４）を示している。例１は、下位３ビットにおいて桁上げが発生していない状態でのＡ／Ｄ変換結果である。例２〜例３は、下位３ビットにおいて最上位ビットで桁上げが発生した状態での変換結果である。例４は、下位３ビットにおいて下位２ビット目で桁上げが発生した状態での変換結果を示している。例１〜例４のそれぞれのＡ／Ｄ変換結果では、例として、異常値（丸点線で囲んだ値）が発生したとしている。これらのビット数、サンプリング回数及びサンプリング値は便宜上、図３の特許文献１の説明の場合と同じ値を使用する。
【００５０】
サンプリング回数が７回の場合、図５の多数決回路Ｍ４を構成する判定回路Ｍ１１とＭ１３には、桁上げ付近であり且つ「桁上げしている」と判定するために、［（サンプリング回数＋１）／２］である４回を設定し、判定回路Ｍ１２とＭ１４には、桁上げ付近であり且つ「桁上げしていない」と判定するために、［（サンプリング回数−１）／２］である３回を設定する。
【００５１】
例１のように４回目の読み込みでノイズ等の異常値“０００”が発生した場合、残り全ての変換結果が“０１１”であれば、下位から３ビット目の“１”出現回数は０回であり、２〜１ビット目の“１”出現回数は６回である。したがって、判定回路Ｍ１１とＭ１３の設定値「４回」と３〜２ビット目の“１”出現回数とは不一致であり、判定回路Ｍ１２とＭ１４の設定値「３回」と３〜２ビット目の“１”出現回数とも不一致である。すなわち、一致するビットはなく、判定回路Ｍ１１〜Ｍ１４の出力であるデジタル信号Ｎ９〜Ｎ１２は全て“０”となる。その結果、“０”補正回路Ｍ１５とＭ１７、及び、“１”補正回路Ｍ１６とＭ１８による補正は行われない。よって、多数決回路Ｍ４は、特許文献１の場合と同様に多数決回路の結果として“０１１”をデジタル信号Ｎ６として出力する。
【００５２】
例２のように１〜６回目のサンプリングで“０１１”、“１００”がそれぞれ３回出現し、７回目のＡ／Ｄ変換結果としてノイズ等による“０００”が出現した場合、全ビットの“１”出現回数は３回となる。このとき、多数決回路Ｍ４は、下位から３ビット目は多数決結果である“０”をそのままデジタル信号Ｎ８−３として出力する。一方、全ビットの“１”出現回数が３回であり、判定回路Ｍ１２とＭ１４の設定値「３回」とは一致するので、デジタル信号Ｎ９とＮ１１は“１”となる。また、判定回路Ｍ１１とＭ１３の設定値「４回」とは不一致であるので、デジタル信号Ｎ１０とＮ１２は“０”となる。そのため、“０”補正回路Ｍ１５は、下位から２ビット目の多数決結果であるデジタル信号Ｎ８−２の入力データ“０”をそのまま出力する。“１”補正回路Ｍ１６は、それを“１”に補正してデジタル信号Ｎ１３−２として出力する。同様に、“０”補正回路Ｍ１７は、下位から１ビット目の多数決結果であるデジタル信号Ｎ８−１の入力データ“０”をそのまま出力する。“１”補正回路Ｍ１８は、それを“１”に補正してデジタル信号Ｎ１３−１として出力する。
【００５３】
つまり例２の場合、本実施の形態では、多数決回路Ｍ４は、その出力結果として、下位から３ビット目の多数決結果であるデジタル信号Ｎ８−３と下位から２ビット目の補正結果出力であるデジタル信号Ｎ１３−２と下位から１ビット目の補正結果出力であるデジタル信号Ｎ１３−１の値“０１１”を補正結果Ｎ６として出力する。
【００５４】
例３では１〜２回目、４〜７回目のサンプリングで“０１１”と“１００”がそれぞれ３回出現し、３回目のＡ／Ｄ変換結果としてノイズ等による“１１１”が出現した場合、全ビットの“１”出現回数は４回となる。このとき、多数決回路Ｍ４は、下位から３ビット目は多数決結果である“１”をそのままデジタル信号Ｎ８−３として出力する。一方、全ビットの“１”出現回数が４回であり、判定回路Ｍ１２とＭ１４の設定値「３回」とは不一致であるので、デジタル信号Ｎ９とＮ１１は“０”となる。また、判定回路Ｍ１１とＭ１３の設定値「４回」とは一致するので、デジタル信号Ｎ１０とＮ１２は“１”となる。そのため、“０”補正回路Ｍ１５は、下位から２ビット目の多数決結果であるデジタル信号Ｎ８−２を補正した“０”を出力する。“１”補正回路Ｍ１６は、“０”補正回路Ｍ１５により補正された“０”をそのままデジタル信号Ｎ１３−２として出力する。同様に、０”補正回路Ｍ１７は、下位から１ビット目の多数決結果であるデジタル信号Ｎ８−１を補正した“０”を出力する。“１”補正回路Ｍ１８は、“０”補正回路Ｍ１７により補正された“０”をそのままデジタル信号Ｎ１３−１として出力する。
【００５５】
つまり例３の場合、本実施の形態では、多数決回路Ｍ４は、その出力結果として、下位から３ビット目の多数決結果であるデジタル信号Ｎ８−３と下位から２ビット目の補正結果出力であるデジタル信号Ｎ１３−２と下位から１ビット目の補正結果出力であるデジタル信号Ｎ１３−１の値“１００”を補正結果Ｎ６として出力する。
【００５６】
例４では１〜５回目、７回目のサンプリングで“１０１”と“１１０”がそれぞれ３回ずつ出現し、６回目のＡ／Ｄ変換結果としてノイズ等による“０００”が出現した場合、下位から２ビット目の“１”出現回数は３回となる。このとき多数決回路Ｍ４は、下位から３ビット目はそのまま多数決結果である“１”をデジタル信号Ｎ８−３として出力する。一方、判定回路Ｍ１２の設定値「３回」とは不一致であるので、デジタル信号Ｎ９は“０”となる。また、判定回路Ｍ１４の設定値「３回」とは一致するので、デジタル信号Ｎ１１は“１”となる。また、判定回路Ｍ１１とＭ１３の設定値「４回」とは不一致であるので、デジタル信号Ｎ１０とＮ１２は“０”となる。そのため、“０”補正回路Ｍ１５は、下位から２ビット目の多数決結果である“０”をデジタル信号Ｎ８−２として出力する。“１”補正回路Ｍ１６では入力データである“０”をそのままデジタル信号Ｎ１３−２として出力する。しかし、“０”補正回路Ｍ１７は、下位から１ビット目の多数決結果であるデジタル信号Ｎ８−１の入力データ
“０”をそのまま出力するが、“１”補正回路Ｍ１８は、“１”に補正してデジタル信号Ｎ１３−１として出力する。
【００５７】
つまり例４の場合、本実施の形態では、多数決回路Ｍ４は、その出力結果として、下位から３ビット目の多数決結果であるデジタル信号Ｎ８−３と下位から２ビット目の多数決結果出力であるデジタル信号Ｎ１３−２と下位から１ビット目の補正結果出力であるデジタル信号Ｎ１３−１の値“１０１”を補正結果Ｎ６として出力する。
【００５８】
このように、本実施の形態では、サンプリング回数を７回とした場合、判定回路Ｍ１１とＭ１３には桁上げ付近であり且つ「桁上げしている」と判定するための判定値として４回、判定回路Ｍ１２とＭ１４には桁上げ付近で且つ「桁上げしていない」と判定するための判定値として３回をそれぞれ設定する。そして、ビット毎の“１”出現回数に応じて下記の補正を行う。
（ａ）“１”出現回数：０〜２回
多数決回路の結果として“０”をそのままデジタル信号Ｎ６へ出力する。
（ｂ）“１”出現回数：３回（判定回路Ｍ１２とＭ１４の判定値（設定値））
多数決回路の結果として“０”をデジタル信号Ｎ６へ出力するが、３回と一致したビットより下位のビットは全て“１”に補正してデジタル信号Ｎ６へ出力する。
（ｃ）“１”出現回数：４回（判定回路Ｍ１１とＭ１３の判定値（設定値））
多数決回路の結果として“１”をデジタル信号Ｎ６へ出力するが、４回と一致したビットより下位のビットは全て“０”に補正してデジタル信号Ｎ６へ出力する。
（ｄ）“１”出現回数：５〜７回
多数決回路の結果として“１”をそのままデジタル信号Ｎ６へ出力する。
【００５９】
また、サンプリング回数を変更した場合でも、判定回路Ｍ１１とＭ１３の設定回数は、桁上げ付近であり且つ「桁上げしている」と判定するために［（サンプリング回数＋１）／２］とし、判定回路Ｍ１２とＭ１４の設定回数は、桁上げ付近であり且つ「桁上げしていない」と判定するために［（サンプリング回数−１）／２］とする。それにより、上記（ａ）〜（ｄ）と同様にすれば、桁上げ発生付近においてＡ／Ｄ変換結果の異常値が発生した場合において、正しい変換結果をデジタル信号Ｎ６より出力可能となる。
【００６０】
次に、本発明の実施の形態に係るＡ／Ｄ変換器Ｍ０の動作方法（補正方法）について説明する。図７は、本発明の実施の形態に係るＡ／Ｄ変換器Ｍ０の動作方法を示すフローチャートである。
【００６１】
（１）ステップＳ１にて、ユーザーは、Ａ／Ｄ変換開始前に各種レジスタ設定として、下位ビットの多数決を行うためのサンプリング回数“Ｘ”と、桁上げ付近であり且つ「桁上げしている」と判定するための設定値“Ｙ”として［（サンプリング回数”Ｘ＋１）／２］と、桁上げ付近で且つ「桁上げしていない」と判定するための設定値“Ｚ”として［（サンプリング回数”Ｘ“−１）／２］とをそれぞれ設定する。
（２）ステップＳ２にて、逐次比較型Ａ／ＤコンバータＭ１は、アナログ入力信号Ｎ１のＡ／Ｄ変換を開始する。
（３）ステップＳ３にて、逐次比較型Ａ／ＤコンバータＭ１は、最上位ビットから順に１ビットずつアナログ入力値をデジタル値に変換する。
（４）ステップＳ４にて、逐次比較型Ａ／ＤコンバータＭ１は、上位ビットにおける最下位ビットまでデジタル値に変換終了しているか判定する。終了していなければ、ＮＯへ分岐し最下位ビットまでステップＳ３を繰り返す。最下位ビットまでデジタル値に変換終了後、逐次比較型Ａ／ＤコンバータＭ１は、上位ビットのＡ／Ｄ変換結果Ｎ２を変換結果レジスタに格納する。そして、ＹＥＳへ分岐しステップＳ５へ移行する。例えば、１０ビットＡ／Ｄ変換にて上位７ビット、下位３ビットとした場合、上位７ビット分のデジタル値変換が終了するまでステップＳ３を繰り返す。
（５）ステップＳ５にて、並列型Ａ／ＤコンバータＭ２は、下位ビットについて全ビット並列処理でアナログ入力値をデジタル値に変換する。
（６）ステップＳ６にて、並列型Ａ／ＤコンバータＭ２は、下位ビットのデジタル値への変換が終了しているか判定する。終了していなければ、ＮＯへ分岐し変換終了までステップＳ５を継続する。デジタル値に変換終了後、ＹＥＳへ分岐しステップＳ７へ移行する。
（７）ステップＳ７にて、並列型Ａ／ＤコンバータＭ２は、ステップＳ５にて実施した下位ビットのＡ／Ｄ変換結果Ｎ５であるデジタル値を多数決回路Ｍ４へ格納する。
（８）ステップＳ８にて、並列型Ａ／ＤコンバータＭ２は、ステップＳ１で設定したサンプリング回数“Ｘ”から“１”を減算する。
（９）ステップＳ９にて、並列型Ａ／ＤコンバータＭ２は、ステップＳ８で減算処理されたサンプリング回数“Ｘ”が０回であるか判定する。０回でなければ、並列型Ａ／ＤコンバータＭ２は、ステップＳ５から処理を繰り返す。０回であれば、ステップＳ１０へ移行する。
（１０）ステップＳ１０にて、多数決回路Ｍ４は、下位ビットのＡ／Ｄ変換結果Ｎ５の内、最下位ビットを除く全ビットの各々についてステップＳ７で格納した“１”読み込み回数とステップＳ１で設定した桁上げ付近であり且つ「桁上げしている」と判定するための設定値“Ｙ”とを比較する。多数決回路Ｍ４は、一致していた場合にはステップＳ１１へ移行し、不一致の場合にはステップＳ１２へ移行する。このとき、設定値“Ｙ”は、ステップＳ１により、判定回路１１及び１３に予め設定されている。
（１１）ステップＳ１１にて、多数決回路Ｍ４は、ステップＳ１で設定した桁上げ付近であり且つ「桁上げしている」と判定するための設定値“Ｙ”と一致していたビットよりも下位ビットは全て“０”補正回路により“０”に多数決結果を補正する。
（１２）ステップＳ１２にて、多数決回路Ｍ４は、下位ビットのＡ／Ｄ変換結果の内、最下位ビットを除く全ビットの各々についてステップＳ７で格納した“１”読み込み回数とステップＳ１で設定した桁上げ付近であり且つ「桁上げしていない」と判定するための設定値“Ｚ”とを比較する。多数決回路Ｍ４は、一致していた場合にはステップＳ１３へ移行し、不一致の場合にはステップＳ１０、ステップＳ１１で処理した下位ビットの多数決結果を変換結果レジスタＭ５に格納し、Ａ／Ｄ変換を終了する。このとき、設定値“Ｚ”は、ステップＳ１により、判定回路１２及び１４に予め設定されている。
（１３）ステップＳ１３にて、多数決回路Ｍ４は、ステップＳ１で設定した桁上げ付近であり且つ「桁上げしていない」と判定するための設定値“Ｚ”と一致していたビットよりも下位ビットは全て“１”補正回路により“１”に多数決結果を補正する。そして、下位ビットの多数決結果を変換結果レジスタＭ５に格納し、Ａ／Ｄ変換を終了する。
つまり本実施の形態では、ステップＳ１０〜Ｓ１３による補正を行った後の結果を多数決回路Ｍ４の結果として出力する。
【００６２】
以上のようにして、本発明の実施の形態に係るＡ／Ｄ変換器Ｍ０の動作方法（補正方法）が実施される。
【００６３】
本実施の形態によれば、Ａ／Ｄ変換結果を補正するためのビット毎の多数決回路は、最下位ビットを除く全てのビット毎に、サンプリングによるＡ／Ｄ変換結果の“１”出現回数が［（サンプリング回数＋１）／２］と一致している場合には桁上げ付近であり且つ「桁上げしている」と判定して“１”を出力する判定回路と、桁上げ付近であり且つ「桁上げしている」と判定する判定回路から出力される判定信号の反転論理と桁上げ付近であり且つ「桁上げしている」と判定したビットより下位ビットの多数決回路の結果のＡＮＤ論理をとることで桁上げ付近であり且つ「桁上げしている」と判定したビットより下位ビットは多数決回路の結果を“０”に補正する“０”補正回路と、最下位ビットを除く全てのビット毎に、サンプリングによるＡ／Ｄ変換結果の“１”出現回数が［（サンプリング回数−１）／２］と一致している場合には桁上げ付近であり且つ「桁上げしていない」と判定して“１”を出力する判定回路と、桁上げ付近であり且つ「桁上げしていない」と判定する判定回路から出力される判定信号と桁上げ付近であり且つ「桁上げしていない」と判定したビットより下位ビットの多数決回路の結果のＯＲ論理をとることで桁上げ付近であり且つ「桁上げしていない」と判定したビットより下位ビットは多数決回路の結果を“１”に補正する“１”補正回路を備えている。それにより、Ａ／Ｄ変換結果が桁上げ付近であるかということと、更に桁上げ付近である場合に桁上げが完了した状態なのか、完了していない状態なのかを検知することが可能となり、従来除去できなかったＡ／Ｄ変換結果の異常値を多数決回路の結果として出力することなく、桁上げ前後のＡ／Ｄ変換結果を多数決回路の結果として出力できる。
すなわち、本実施の形態は、微細化やノイズに伴うアナログ特性のばらつき増加に対して、補正技術を用いることによるＡ／Ｄ変換結果の高精度化ができるという効果を有する。
【００６４】
本Ａ／Ｄ変換器Ｍ１は、半導体集積回路やマイクロコンピュータなどに例示される半導体装置（図示されず）に組み込んで使用することが可能である。
【００６５】
本発明は上記各実施の形態に限定されず、本発明の技術思想の範囲内において、各実施の形態は適宜変形又は変更され得ることは明らかである。
【符号の説明】
【００６６】
Ｍ０ Ａ／Ｄ変換器
Ｍ１ 逐次比較型Ａ／Ｄコンバータ
Ｍ２ 並列型Ａ／Ｄコンバータ
Ｍ３ 下位ビット基準電圧発生回路
Ｍ４ 多数決回路
Ｍ５ 変換結果格納レジスタ
Ｍ６−１〜Ｍ６−３ 単ビット多数決回路
Ｍ７−１〜Ｍ７−３ 加算回路
Ｍ８−１〜Ｍ８−３ レジスタ
Ｍ９−１〜Ｍ９−３ ビット選択回路
Ｍ１０−１〜Ｍ１０−３ フリップフロップ
Ｍ１１〜Ｍ１４ 判定回路
Ｍ１５、Ｍ１７ “０”補正回路
Ｍ１６、Ｍ１８ “１”補正回路
Ｎ１ アナログ入力信号
Ｎ２、Ｎ５〜Ｎ６、Ｎ８−１〜Ｎ８−３、Ｎ９〜Ｎ１２、Ｎ１３−１〜Ｎ１３−２ デジタル信号
Ｎ３ 上限基準電圧
Ｎ４ 下限基準電圧
Ｎ７、Ｎ１４ クロック信号
【特許請求の範囲】
【請求項１】
少なくとも５回以上の奇数回数のサンプリングによりビット毎に行う多数決に基づいてＡ／Ｄ変換結果を補正するＡ／Ｄ変換器であって、
Ａ／Ｄ変換結果についてビット毎に行う多数決の結果に基づいて、前記ビット毎の値を決定する多数決回路を具備し、
前記多数決回路は、
最下位ビットを除く全てのビット毎に、サンプリングによるＡ／Ｄ変換結果の“１”出現回数が、予め設定した所定の第１の判定値と一致する場合、桁上げ付近であり且つ桁上げしていると判定する第１判定回路と、
前記桁上げ付近であり且つ桁上げしていると判定されたビットより下位ビットにおける前記Ａ／Ｄ変換結果を“０”に補正する第１補正回路と、
前記最下位ビットを除く全てのビット毎に、前記サンプリングによる前記Ａ／Ｄ変換結果の“１”出現回数が、予め設定した所定の第２の判定値と一致する場合、桁上げ付近であり且つ桁上げしていないと判定する第２判定回路と、
前記桁上げ付近であり且つ桁上げしていないと判定されたビットより下位ビットにおける前記Ａ／Ｄ変換結果を“１”に補正する第２補正回路と
を具備する
Ａ／Ｄ変換器。
【請求項２】
請求項１に記載のＡ／Ｄ変換器において、
前記第１の判定値を［（サンプリング回数＋１）／２］とし、前記第２の判定値を［（サンプリング回数−１）／２］とする
Ａ／Ｄ変換器。
【請求項３】
請求項１に記載のＡ／Ｄ変換器において、
前記第１の判定値を［（サンプリング回数＋１）／２］から上位ビット側へ所定の幅を有した値とし、前記第２の判定値を［（サンプリング回数−１）／２］から下位ビット側へ所定の幅を有した値とする
Ａ／Ｄ変換器。
【請求項４】
請求項１に記載のＡ／Ｄ変換器において、
前記多数決回路は、前記Ａ／Ｄ変換結果のうちの下位ビットについて、ビット毎に行う多数決の結果に基づいて、前記ビット毎の値を決定する
Ａ／Ｄ変換器。
【請求項５】
アナログ信号を出力するアナログ信号供給回路と、
前記アナログ信号をデジタル信号に変換する請求項１乃至４のいずれか一項に記載のＡ／Ｄ変換器と
を具備する
半導体装置。
【請求項６】
少なくとも５回以上の奇数回数のサンプリングによりビット毎に行う多数決に基づいてＡ／Ｄ変換結果を補正するＡ／Ｄ変換結果の補正方法であって、
最下位ビットを除く全てのビット毎に、サンプリングによるＡ／Ｄ変換結果の“１”出現回数が、予め設定した所定の第１の判定値と一致する場合、桁上げ付近であり且つ桁上げしていると判定するステップと、
前記桁上げ付近であり且つ桁上げしていると判定されたビットより下位ビットにおける前記Ａ／Ｄ変換結果を“０”に補正するステップと、
前記最下位ビットを除く全てのビット毎に、前記サンプリングによる前記Ａ／Ｄ変換結果の“１”出現回数が、予め設定した所定の第２の判定値と一致する場合、桁上げ付近であり且つ桁上げしていないと判定するステップと、
前記桁上げ付近であり且つ桁上げしていないと判定されたビットより下位ビットにおける前記Ａ／Ｄ変換結果を“１”に補正するステップと
を具備する
Ａ／Ｄ変換結果の補正方法。
【請求項７】
請求項６に記載のＡ／Ｄ変換結果の補正方法において、
前記第１の判定値を［（サンプリング回数＋１）／２］とし、前記第２の判定値を［（サンプリング回数−１）／２］とする
Ａ／Ｄ変換結果の補正方法。
【請求項８】
請求項６に記載のＡ／Ｄ変換結果の補正方法において、
前記第１の判定値を［（サンプリング回数＋１）／２］から上位ビット側へ所定の幅を有した値とし、前記第２の判定値を［（サンプリング回数−１）／２］から下位ビット側へ所定の幅を有した値とする
Ａ／Ｄ変換結果の補正方法。
【請求項１】
少なくとも５回以上の奇数回数のサンプリングによりビット毎に行う多数決に基づいてＡ／Ｄ変換結果を補正するＡ／Ｄ変換器であって、
Ａ／Ｄ変換結果についてビット毎に行う多数決の結果に基づいて、前記ビット毎の値を決定する多数決回路を具備し、
前記多数決回路は、
最下位ビットを除く全てのビット毎に、サンプリングによるＡ／Ｄ変換結果の“１”出現回数が、予め設定した所定の第１の判定値と一致する場合、桁上げ付近であり且つ桁上げしていると判定する第１判定回路と、
前記桁上げ付近であり且つ桁上げしていると判定されたビットより下位ビットにおける前記Ａ／Ｄ変換結果を“０”に補正する第１補正回路と、
前記最下位ビットを除く全てのビット毎に、前記サンプリングによる前記Ａ／Ｄ変換結果の“１”出現回数が、予め設定した所定の第２の判定値と一致する場合、桁上げ付近であり且つ桁上げしていないと判定する第２判定回路と、
前記桁上げ付近であり且つ桁上げしていないと判定されたビットより下位ビットにおける前記Ａ／Ｄ変換結果を“１”に補正する第２補正回路と
を具備する
Ａ／Ｄ変換器。
【請求項２】
請求項１に記載のＡ／Ｄ変換器において、
前記第１の判定値を［（サンプリング回数＋１）／２］とし、前記第２の判定値を［（サンプリング回数−１）／２］とする
Ａ／Ｄ変換器。
【請求項３】
請求項１に記載のＡ／Ｄ変換器において、
前記第１の判定値を［（サンプリング回数＋１）／２］から上位ビット側へ所定の幅を有した値とし、前記第２の判定値を［（サンプリング回数−１）／２］から下位ビット側へ所定の幅を有した値とする
Ａ／Ｄ変換器。
【請求項４】
請求項１に記載のＡ／Ｄ変換器において、
前記多数決回路は、前記Ａ／Ｄ変換結果のうちの下位ビットについて、ビット毎に行う多数決の結果に基づいて、前記ビット毎の値を決定する
Ａ／Ｄ変換器。
【請求項５】
アナログ信号を出力するアナログ信号供給回路と、
前記アナログ信号をデジタル信号に変換する請求項１乃至４のいずれか一項に記載のＡ／Ｄ変換器と
を具備する
半導体装置。
【請求項６】
少なくとも５回以上の奇数回数のサンプリングによりビット毎に行う多数決に基づいてＡ／Ｄ変換結果を補正するＡ／Ｄ変換結果の補正方法であって、
最下位ビットを除く全てのビット毎に、サンプリングによるＡ／Ｄ変換結果の“１”出現回数が、予め設定した所定の第１の判定値と一致する場合、桁上げ付近であり且つ桁上げしていると判定するステップと、
前記桁上げ付近であり且つ桁上げしていると判定されたビットより下位ビットにおける前記Ａ／Ｄ変換結果を“０”に補正するステップと、
前記最下位ビットを除く全てのビット毎に、前記サンプリングによる前記Ａ／Ｄ変換結果の“１”出現回数が、予め設定した所定の第２の判定値と一致する場合、桁上げ付近であり且つ桁上げしていないと判定するステップと、
前記桁上げ付近であり且つ桁上げしていないと判定されたビットより下位ビットにおける前記Ａ／Ｄ変換結果を“１”に補正するステップと
を具備する
Ａ／Ｄ変換結果の補正方法。
【請求項７】
請求項６に記載のＡ／Ｄ変換結果の補正方法において、
前記第１の判定値を［（サンプリング回数＋１）／２］とし、前記第２の判定値を［（サンプリング回数−１）／２］とする
Ａ／Ｄ変換結果の補正方法。
【請求項８】
請求項６に記載のＡ／Ｄ変換結果の補正方法において、
前記第１の判定値を［（サンプリング回数＋１）／２］から上位ビット側へ所定の幅を有した値とし、前記第２の判定値を［（サンプリング回数−１）／２］から下位ビット側へ所定の幅を有した値とする
Ａ／Ｄ変換結果の補正方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【公開番号】特開２０１２−２２７６４２（Ｐ２０１２−２２７６４２Ａ）
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願番号】特願２０１１−９１９７０（Ｐ２０１１−９１９７０）
【出願日】平成２３年４月１８日（２０１１．４．１８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
【公開日】平成２４年１１月１５日（２０１２．１１．１５）
【国際特許分類】
【出願日】平成２３年４月１８日（２０１１．４．１８）
【出願人】（３０２０６２９３１）ルネサスエレクトロニクス株式会社 (8,021)
【Ｆターム（参考）】
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