時間デジタル変換回路、及びその校正方法
【課題】高分解能のＴＤＣ回路の消費電力を低減することを目的とする。
【解決手段】本発明に係るＴＤＣは、入力信号を遅延する遅延素子１１を複数直列に接続するディレイラインと、ディレイラインの最後段の遅延素子の出力の反転信号を出力する反転素子１３と、基準クロック、又は反転素子の出力信号のいずれかをディレイラインの初段の遅延素子に提供するマルチプレクサ１５と、を有するリング発振器１０と、ディレイラインの遅延素子の接続ノード、又は初段の遅延素子の入力ノードに接続され、被測定信号の変化エッジが、遅延素子１１の出力する基準クロックを遅延した信号の変化エッジに対して進んでいるか遅れているかを判定する複数の判定回路１７と、判定回路１７の判定結果をエンコードするエンコーダ回路３１と、エンコーダ回路３１の出力から、被測定信号の変化エッジの基準クロックに対する位相を算出する演算回路３３と、を備える。
【解決手段】本発明に係るＴＤＣは、入力信号を遅延する遅延素子１１を複数直列に接続するディレイラインと、ディレイラインの最後段の遅延素子の出力の反転信号を出力する反転素子１３と、基準クロック、又は反転素子の出力信号のいずれかをディレイラインの初段の遅延素子に提供するマルチプレクサ１５と、を有するリング発振器１０と、ディレイラインの遅延素子の接続ノード、又は初段の遅延素子の入力ノードに接続され、被測定信号の変化エッジが、遅延素子１１の出力する基準クロックを遅延した信号の変化エッジに対して進んでいるか遅れているかを判定する複数の判定回路１７と、判定回路１７の判定結果をエンコードするエンコーダ回路３１と、エンコーダ回路３１の出力から、被測定信号の変化エッジの基準クロックに対する位相を算出する演算回路３３と、を備える。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、時間デジタル変換回路(Time-to-Digital Converter：ＴＤＣ)、及びその校正方法に関し、特に小さな回路規模で高分解能のＴＤＣ、及びその校正方法に関する。
【背景技術】
【０００２】
近年ＡＤ変換器の性能は著しく向上しており、それに伴い動作の基準となる動作信号の精度、例えばジッタや周期誤差を高精度に検出することが求められている。動作信号である被測定信号の基準クロックに対する位相（ジッタ）を検出する回路としてＴＤＣが広く知られている。
【０００３】
図２４は、従来のＴＤＣの基本構成と動作を示す図であり、（Ａ）が回路構成を、（Ｂ）が回路動作のタイムチャートを示す。
【０００４】
図２４の（Ａ）に示すように、ＴＤＣは、原クロックＣＫを所定の遅延量τ１ずつ順次遅延する複数の遅延素子（ノンインバータバッファ）１１を直列に接続した遅延回路列（ディレイライン）と、このディレイラインで順次遅延された各遅延クロックＣＫ１、ＣＫ２、ＣＫ３、…をデータ入力とし、被測定信号ＳＣをクロック入力とする複数のＤフリップフロップ１７と、複数のＤフリップフロップ１７の出力Ｑ１、Ｑ２、Ｑ３、…から原クロックＣＫに対する被測定信号のジッタを算出するエンコーダ回路３１と、を有する。
【０００５】
ノンインバータバッファ１１は、例えばインバータを２段接続して実現するか、特許文献１に記載されたような回路で実現する。接続するノンインバータバッファ１１の個数は、予想される被測定信号ＳＣのジッタの大きさをノンインバータバッファ１１の遅延量で除した個数に所定の余裕を加えた個数以上必要である。
【０００６】
図２４の（Ｂ）に示すように、各ノンインバータバッファ１１が出力する遅延クロックＣＫ１、ＣＫ２、ＣＫ３、…は、所定の遅延量ずつ遅延している。被測定信号ＳＣが立ち上がる時、ある遅延クロックより前の遅延クロックＣＫ１、ＣＫ２は「高（Ｈ）」状態であり、Ｄフリップフロップ１７の出力Ｑ１、Ｑ２は「Ｈ」になるが、それ以後の遅延クロックＣＫ３、…は「低（Ｌ）」状態であり、Ｄフリップフロップ１７の出力Ｑ３、…は「Ｌ」であり、Ｄフリップフロップ１７の出力が変化する位置をエンコーダ回路３１で検出することにより、原クロックＣＫに対する被測定信号ＳＣが立ち上がるタイミングを検出できる。被測定信号ＳＣの立ち上がりにジッタがあると、Ｄフリップフロップ１７の出力が変化する位置が異なり、エンコーダ回路３１の出力が変化することになる。
【０００７】
非特許文献１および２は、図２４に示したＴＤＣを記載している。
【０００８】
非特許文献３は、直列に接続する複数のノンインバータバッファの遅延量をｎτ１（ｎは整数）とし、ノンインバータバッファの各接続ノードに遅延量τ１のノンインバータバッファをｎ−１個直列に接続することにより、小さな範囲に回路を形成したＴＤＣを記載している。
【０００９】
図２４のＴＤＣおよび非特許文献３に記載されたＴＤＣでは、被測定信号のジッタ検出の時間分解能は、ノンインバータバッファの遅延量である。このように、ノンインバータバッファの遅延量は、プロセスなどにより規定されるため限界がある。一方、遅延量の差が小さい２種類のノンインバータバッファを作ることは可能である。例えば、遅延量が２ｐｓのノンインバータバッファを安定して作ることは難しいが、遅延量が１０ｐｓと８ｐｓのノンインバータバッファを安定して作ることは可能である。例えば、ＣＭＯＳプロセスを使用する場合、ゲート長が大きいバッファを使用することで、バラツキが少ないインバータバッファを構成できる。
【００１０】
非特許文献４、及び５は、遅延量の少し異なる２種類のノンインバータバッファをそれぞれ直列に接続した２種類のディレイラインを設け、一方に基準クロックを、他方に被測定信号を入力して、対応する段の出力を比較することにより、時間分解能を向上した副尺（バーニア:Vernier)ディレイラインＴＤＣ（以下バーニア型ＴＤＣとも称する）を記載している。
【００１１】
図２５は、非特許文献４および５に記載された時間分解能を高くしたＴＤＣの構成と動作を示す図であり、（Ａ）が回路構成を、（Ｂ）が回路動作のタイムチャートを示す。
【００１２】
図２５の（Ａ）に示すように、このＴＤＣは、原クロックＣＫを第１の所定遅延量τ１ずつ順次遅延する複数のノンインバータバッファ１８を直列に接続した第１ディレイラインと、被測定信号ＳＣを第２の所定遅延量τ３ずつ順次遅延する複数のノンインバータバッファ１９を直列に接続した第２ディレイラインと、第１ディレイラインで順次遅延された各遅延クロックＣＫ１、ＣＫ２、ＣＫ３、…をデータ入力とし、第２ディレイラインで順次遅延された各遅延被測定信号ＳＣ１、ＳＣ２、ＳＣ３、…をクロック入力とする複数のＤフリップフロップ１７と、複数のＤフリップフロップ１７の出力Ｑ１、Ｑ２、Ｑ３、…からクロックＣＫに対する被測定信号のジッタを算出するエンコーダ回路３１と、を有する。第１の所定遅延量τ１は、第２の所定遅延量τ３より大きい（τ１＞τ３）。接続するノンインバータバッファ１８及び１９の個数は、予想される被測定信号ＳＣのジッタの大きさをノンインバータバッファ１８と１９の遅延量の差で除した個数に所定の余裕を加えた個数以上必要である。
【００１３】
図２５の（Ｂ）に示すように、各ノンインバータバッファ１８が出力する遅延クロックＣＫ１、ＣＫ２、ＣＫ３、…はτ１ずつ遅延しており、各ノンインバータバッファ１９が出力する遅延被測定信号ＳＣ１、ＳＣ２、ＳＣ３、…はτ３ずつ遅延している。上記のように、τ１＞τ３であるから、ＣＫ１はＳＣ１より先に立ち上がっていても、ＣＫが立ち上がるタイミングとＳＣが立ち上がるタイミングの差は徐々に小さくなり、やがてＳＣ３がＣＫ３より先に立ち上がるように変化する。それに応じてＤフリップフロップ１７の出力Ｑ１、Ｑ２は「Ｈ」になるが、それ以後のＤフリップフロップ１７の出力Ｑ３、…は「Ｌ」になる。Ｄフリップフロップ１７の出力が変化する位置をエンコーダ回路３１で検出することにより、遅延被測定信号ＳＣが遅延クロックＣＫより先に立ち上がるように変化するタイミングを検出できる。図２５のＴＤＣの構成では、被測定信号ＳＣのジッタ検出の時間分解能は、ノンインバータバッファ１８とノンインバータバッファ１９の遅延量の差である。したがって、ノンインバータバッファ１８とノンインバータバッファ１９の遅延量を適宜選択することにより、高分解能のジッタ測定が可能である。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平９−６４１９７号公報
【非特許文献】
【００１５】
【非特許文献１】J.Jansson, et., "A CMOS Time-to-Digital Converter With Better Than 10ps Single-shot Precision", JSSC, Vol. 41, NO. 6, JUNE, 2006
【非特許文献２】R. Staszewski, et., Digital RF Processor DRPTM for Cellular Phones", ISSCC, 2006
【非特許文献３】K.Nose, M,Kajita, M.Mizuno, "A 1 ps-Resolution Jitter-Measurement Macro Using Interpolated Jitter Oversampling", IEEE JSSC, vol.41, no.12, pp.2911-2920 (Dec. 2006)
【非特許文献４】J.Rivoir, "Fully-Digital Time-to-Digital Converter for ATE with Autonomous Calibration", IEEE International Test Conference, santa Clara, (Octo. 2006)
【非特許文献５】J.Rivoir, "Statistical Linearity Calibration of Time-to-Digital Converters Using a Free-Running Ring Oscillator ", 15th Asian Test Symposium (2006)
【発明の概要】
【発明が解決しようとする課題】
【００１６】
図２４、及び図２５のＴＤＣでは、遅延素子の遅延量のバラツキを小さくするためにデバイスサイズを大きくする必要があり、消費電力が大きくなるという問題があった。
【００１７】
本発明は、上記の問題を解決して、高分解能のＴＤＣ回路の消費電力を低減することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を実現するため、本発明の時間デジタル変換回路（ＴＤＣ）は、被測定信号の基準クロックに対する位相を検出する時間デジタル変換回路であって、入力信号を第１遅延量で遅延する第１遅延素子を複数直列に接続する第１ディレイラインと、第１ディレイラインの最後段の第１遅延素子の出力の反転信号を出力する第１反転素子と、基準クロック、又は第１反転素子の出力信号のいずれか一方を第１ディレイラインの初段の第１遅延素子に提供する第１マルチプレクサと、を有する第１リング発振器と、第１ディレイラインの複数の第１遅延素子の接続ノード、又は初段の第１遅延素子の入力ノードに接続され、被測定信号の変化エッジが、第１ディレイラインの複数の第１遅延素子の出力する基準クロックを遅延した信号の変化エッジに対して進んでいるか遅れているかを判定する複数の判定回路と、複数の判定回路の判定結果をエンコードするエンコーダ回路と、エンコーダ回路の出力から、被測定信号の変化エッジの基準クロックに対する位相を算出する演算回路と、を備え、第１マルチプレクサが、基準クロックを出力するモードである通常モードと、第１マルチプレクサが第１反転素子の出力信号を出力することにより、第１リング発振器が第１周期で発振するテストデータ信号を複数の判定回路に提供し、かつ第１周期に無相関な第２周期を有するテストクロック信号を、被測定信号の代わりに、複数の判定回路に提供してヒストグラムを生成するモードである自己校正モードとを切り替えることが可能であり、演算回路は、自己校正モードでは、それぞれの判定回路がテストクロック信号の変化エッジを検出した度数を示すヒストグラムを生成するために、複数の第２周期に亘りテストクロック信号が入力された複数の判定回路の判定結果を算出し、通常モードでは、ヒストグラムに基づいて、算出した位相を自己校正することを特徴とする。
【００１９】
従来のＴＤＣは、遅延素子の遅延量のバラツキを小さくするためにデバイスサイズを大きくする必要であった。これに対して、本発明によれば、自己校正モードで、それぞれの判定回路がテストクロック信号の変化エッジを検出した度数を示すヒストグラムを生成するために、複数の第２周期に亘りテストクロック信号が入力された複数の判定回路の判定結果を算出し、通常モードで、ヒストグラムに基づいて、算出した位相を自己校正することができるので、デバイスサイズを小さくできるため、消費電力を小さくできる。
【００２０】
エンコーダ回路は、被測定信号、又はテストクロック信号の変化エッジが、第１リング発振回路の複数の第１遅延素子の出力する基準クロックを遅延した信号の立ち上がりエッジ、又は立ち下がりエッジに対して進んでいると判断した判定回路の個数を出力することが望ましい。
【００２１】
自己校正では、ヒストグラムから算出される逆関数を用いて、ヒストグラムを線形化することによって、第１遅延素子がそれぞれ有する遅延量を校正することが望ましい。
【００２２】
さらに、第１遅延量と無相関である第２遅延量で入力信号を遅延する第２遅延素子を複数直列に接続する第２ディレイラインと、第２ディレイラインの最後段の第２遅延素子の出力の反転信号を出力する第２反転素子と、被測定信号、又は第２反転素子の出力信号のいずれか一方を第２ディレイラインの初段の第２遅延素子に提供する第２マルチプレクサと、を有し、自己校正モードでは、第１周期とは無相関の周期を有するテストクロック信号を複数の判定回路に提供し、通常モードでは、被測定信号を複数の判定回路に提供する、第２リング発振器をさらに有することが望ましい。
【発明の効果】
【００２３】
本発明によれば、遅延量の非線形性を自己構成できるＴＤＣ回路を実現できる。
【図面の簡単な説明】
【００２４】
【図１】本発明のＴＤＣの基本構成を示す図である。
【図２】本発明のＴＤＣの通常モードでの動作を示す図である。
【図３】本発明のＴＤＣの自己校正モードでの動作を示す図である。
【図４】エンコーダ回路の基本構成の一例を示す図である。
【図５】図４に示す回路に使用される加算器の一例を示す図である。
【図６】自己校正モードによる生成されるヒストグラムの一例を示す図である。
【図７】自己校正モードにおける信号のタイミングの一例を示す図である。
【図８】自己校正モードにおける信号のタイミングの一例を示す図である。
【図９】自己校正モードにおける信号のタイミングの一例を示す図である。
【図１０】本発明の自己校正処理のフローの一例を示す図である。
【図１１】ヒストグラムの非線形性の概念を示す図である。
【図１２】ＩＮＬ値の逆関数の概念を示す図である。
【図１３】自己校正処理がなされたヒストグラムの一例を示す図である。
【図１４】自己校正モードによる生成されるヒストグラムの一例を示す図である。
【図１５】自己校正処理がなされたヒストグラムの一例を示す図である。
【図１６】本発明の自己校正処理のフローの他の例を示す図である。
【図１７】自己校正モードによる生成されるヒストグラムの一例を示す図である。
【図１８】本発明のＴＤＣの他の構成を示す図である。
【図１９】本発明のＴＤＣの他の構成を示す図である。
【図２０】エンコーダ回路の基本構成の一例を示す図である。
【図２１】図２０に示す回路に使用される加算器の一例を示す図である。
【図２２】図２０に示す回路に使用される加算器の一例を示す図である。
【図２３】図２０に示す回路に使用される加算器の一例を示す図である。
【図２４】従来のＴＤＣの構成および動作を示す図である。
【図２５】従来のバーニアディレイラインＴＤＣの構成および動作を示す図である。
【発明を実施するための形態】
【００２５】
添付図面を参照して、本発明に係る時間デジタル変換回路（ＴＤＣ）の実施形態を詳細に説明する。図１は、本発明に係る時間デジタル変換回路（ＴＤＣ）の回路構成の１つの実施形態を示す図である。
【００２６】
図１に示すように、ＴＤＣ１は、第１マルチプレクサ１５を有する第１リング発振器１０と、判定回路である複数（図１では７個）のＤフリップフロップ１７と、第２マルチプレクサ２５を有する第２リング発振器２０と、エンコーダ回路３１と、ＣＰＵ３３と、記憶装置３５と、を有する。まず、第１マルチプレクサ１５を有する第１リング発振器１０、Ｄフリップフロップ１７、及び第２リング発振器２０の構成について詳細に説明する。
【００２７】
第１リング発振器１０は、遅延量τ１の複数（図１では７個）の第１遅延素子（ノンインバータバッファ）１１ａ〜ｇを直列に接続する第１ディレイラインと、第１ディレイラインの最終段の第１遅延素子１１ｇの出力を反転出力する第１反転素子１３と、基準クロック信号などであるＳＴＡＲＴ信号、又は第１反転素子１３の出力信号のいずれか一方を第１遅延素子１１ａに出力する第１マルチプレクサ１５とを有する。
【００２８】
複数のＤフリップフロップ１７ａ〜ｇの入力Ｄにはそれぞれ、第１マルチプレクサ１５の出力信号、第１マルチプレクサ１５の出力信号から遅延量τ１だけ遅延した信号、第１マルチプレクサ１５の出力信号から遅延量τ１の２倍遅延した信号、…第１マルチプレクサ１５の出力信号から遅延量τ１の６倍遅延した信号が、理想的には入力される。しかしながら、複数のＤフリップフロップ１７ａ〜ｇの入力Ｄには、第１遅延素子１１間の遅延量τ１のバラツキ、Ｄフリップフロップのオフセットのバラツキ、及び素子間の配線遅延量のバラツキなど様々な要因により、遅延量のバラツキが生じる。Ｄフリップフロップ１７ａ〜ｇの入力ＣＫにはそれぞれ、第２マルチプレクサ２５の出力信号が入力される。複数のＤフリップフロップ１７ａ〜ｇの出力Ｑはそれぞれ、エンコーダ回路３１の入力Ｄｉｎ１〜７に入力される。
【００２９】
第２リング発振器２０は、遅延量τ２の複数（図１では７個）の第２遅延素子（ノンインバータバッファ）２１を直列に接続する第２ディレイラインと、第２ディレイラインの最終段の第２遅延素子２１ｇの出力を反転出力する第２反転素子２３と、基準クロックを遅延した信号の変化エッジなどであるＳＴＯＰ信号、又は第２反転素子２３の出力信号のいずれか一方を第２遅延素子２１ａに出力する第２マルチプレクサ２５とを有する。
【００３０】
ここで、第１リング発振器１０が有する第１マルチプレクサ１５、及び第２リング発振器２０が有する第２マルチプレクサ２５を切り替えることにより実現される通常モード、及び自己校正モードについて説明する。通常モードは、基準クロックに対するジッタの検出など本来のＴＤＣの機能を実現するモードである。一方、自己校正モードは、遅延量τ１の非線形性を自己校正するためのデータを複数収集するモードである。
【００３１】
図２において実線で示すように、通常モードでは、第１マルチプレクサ１５は、基準クロック信号などであるＳＴＡＲＴ信号を出力し、第２マルチプレクサ２５は、基準クロックを遅延した信号の変化エッジなどであるＳＴＯＰ信号を出力する。このモードでは、図２４に示す従来のＴＤＣと同様に、第１ディレイラインで順次遅延される基準クロック信号などであるＳＴＡＲＴ信号と、被測定信号などであるＳＴＯＰ信号との変化エッジのタイミング差をＤフリップフロップ１７が判定し、その結果をエンコーダ回路３１に出力する。エンコーダ回路３１の処理については、後に詳細に説明する。
【００３２】
一方、図３において実線で示すように、自己校正モードでは、第１マルチプレクサ１５は、第１反転素子１３の出力信号を出力し、第２マルチプレクサ２５は、第２反転素子２３の出力信号を出力する。自己校正モードにおいて、第１リング発振器１０、及び第２リング発振器２０は、それぞれ固有の周期で発振する。すなわち、第１リング発振器１０の発振周期は、理想的には遅延量τ１に、第１ディレイラインに直列接続される第１遅延素子１１の段数を乗じた値に第１反転素子１３、及び第１マルチプレクサ１５の遅延量などを付加した値を２倍に相当する第１周期で発振する。同様に、第２リング発振器２０の発振周期は、理想的には遅延量τ２に、第２ディレイラインに直列接続される第２遅延素子に第２遅延素子２１の段数を乗じた値に第２反転素子２３、及び第２マルチプレクサ２５の遅延量などを付加した値を２倍に相当する第２周期で発振する。このため、第１周期と、第２周期とは、無相関の周期となり、一般的には同期しない。自己校正モードでは、第２周期の数千回、又は数万回分に相当する時間の間、データを収集することができる。この間、Ｄフリップフロップ１７ａ〜ｇはそれぞれ、第１ディレイラインで順次遅延される出力Ｑを、第２周期ごとにエンコーダ回路３１の入力Ｄｉｎ１〜７に出力する。好適には、第２遅延素子２１が有する遅延量τ２は、第１遅延素子１１が有する遅延量τ１よりも少なくとも一桁以上大きな値を有する。例えば、遅延量τ１が数ピコ秒から数１０ピコ秒程度である場合、遅延量τ２は、数ナノ秒程度の大きさを有することができる。このように、遅延量τ１、及びτ２をこのように規定することにより、第１周期でＤフリッププロップ１７ａ〜ｇの入力Ｄ入力される信号を、第１周期と無相関な第２周期でランダムに検出して、出力Ｑに出力することができる。通常モードと、自己校正モードの切り替えは、ＣＰＵ３３が制御することができる。
【００３３】
次にエンコーダ回路３１の機能について説明する。ＴＤＣ１において、エンコーダ回路３１は、「出力が１であるＤフリップフロップ１７の数を数える回路」として機能する。表１に示す例を参照して、エンコーダ回路３１が有する「出力が１であるＤフリップフロップ１７の数を数える回路」としての機能を説明する。表１のエンコーダ回路３１に入力される入力Ｄｉｎと、エンコーダ回路３１の出力Ｄｏｕｔの一例を示す。
【００３４】
【表１】
【００３５】
図１に示す接続から分かるように、入力Ｄｉｎ１に入力される信号は、図１におけるＤフリップフロップ１７ａの出力Ｑに相当する。そして、入力Ｄｉｎ２に入力される信号は、Ｄフリップフロップ１７ｂの出力Ｑに相当する。同様に入力Ｄｉｎ３〜Ｄｉｎ７に入力される信号は、Ｄフリップフロップ１７ｃ〜ｇの出力Ｑにそれぞれ相当する。また、入力信号例１〜５は、ＳＴＡＲＴ信号とＳＴＯＰ信号との間の変化エッジ遅延時間差を第１遅延素子の遅延量τ１程度ずつ広げていった結果をＤフリップフロップ１７ａ〜ｇが出力する場合の入力信号例である。
【００３６】
表１を参照すると、入力信号例１において、入力Ｄ２と、Ｄ３の間でバブルエラーが発生している。バブルエラーとは、本来連続したビット値が出力されるところが、その連続性が崩れたエラーをいう。表１に示されるバブルエラーは、遅延量τ１だけ遅延した入力Ｄ２と、遅延量τ１の２倍の遅延量遅延した入力Ｄ３が逆転したため生じる。このような入力信号の逆転は、第１遅延素子１１間の遅延量τ１のバラツキ、Ｄフリップフロップのオフセットのバラツキ、及び素子間の配線遅延量のバラツキなどにより生じ得る。バブルエラーが生じている入力信号例１において、エンコーダ回路３１の出力信号Ｄｏｕｔは、２であり、入力信号例２において、エンコーダ回路３１の出力信号Ｄｏｕｔは、３である。このように、エンコーダ回路３１を、「出力が１であるＤフリップフロップ１７の数を数える回路」として構成することにより、バブルエラーが生じる場合でも、出力Ｄｏｕｔが単調増加する単調性を保証することができる。ＴＤＣにおけるバブルエラーでは、上述のような遅延量のバラツキなどにより、Ｄフリップフロップが検出した信号が実際に時間的に入れ替わっていると考えられる。したがって、エンコーダ回路３１を、「出力が１であるＤフリップフロップ１７の数を数える回路」として構成することにより、実際の物理現象をより正確に検出できることになる。
【００３７】
表１に示す例では、入力Ｄｉｎ４は、データを出力するＤフリップフロップ１７が故障しているなどの理由で、０のみを出力する。しかしながら、「出力が１であるＤフリップフロップ１７の数を数える回路」として構成されるエンコーダ回路３１は、Ｄｉｎ４の入力に関わらず、出力Ｄｏｕｔの単調増加性が保証される。なお、後に詳細に説明するが、表１に示す入力Ｄｉｎ４のように、エンコーダ回路が一定値を検出する場合は、本発明に係る自己校正処理によって、適宜校正される。
【００３８】
エンコーダ回路３１が演算した信号は、ＣＰＵ３３に出力される。自己校正モードの場合には、ＣＰＵ３３は、信号をヒストグラム処理した後に、自己校正処理する。一方、通常モードの場合は、ＣＰＵ３３は、自己校正モードにおいて自己校正処理されたデータに基づいて、信号をデジタル的に誤差補正する。
【００３９】
図４、及び５を参照して、エンコーダ回路３１の回路構成の一例を説明する。エンコーダ回路３１は、入力Ｄｉｎ１〜９に入力される１の個数を、出力Ｄｏｕｔ１〜４に２進数で出力する回路である。図４において、エンコーダ回路３１の回路構成の一例を示す。エンコーダ回路３１は、５つの全加算器４１ａ〜ｅと、４ビット加算器５１とを有する。第１の全加算器４１ａは、桁上がり入力Ｃｉに信号Ｄｉｎ１、加数入力ａに信号Ｄｉｎ２、被加数入力ｂに信号Ｄｉｎ３がそれぞれ入力される。第２の全加算器４１ｂは、桁上がり入力Ｃｉに信号Ｄｉｎ４、加数入力ａに信号Ｄｉｎ５、被加数入力ｂに信号Ｄｉｎ６がそれぞれ入力される。第３の全加算器４１ｃは、桁上がり入力Ｃｉに信号Ｄｉｎ７、加数入力ａに信号Ｄｉｎ８、被加数入力ｂに信号Ｄｉｎ９がそれぞれ入力される。第４の全加算器４１ｄは、桁上がり入力Ｃｉに、第１の全加算器４１ａの和出力Ｓが入力され、加数入力ａに第２の全加算器４１ｂの和出力Ｓが入力され、被加数入力ｂに第３の全加算器４１ｃの和出力Ｓが入力される。第５の全加算器４１ｄは、桁上がり入力Ｃｉに、第１の全加算器４１ａの桁上がり出力Ｃｏが入力され、加数入力ａに第２の全加算器４１ｂの桁上がり出力Ｃｏが入力され、被加数入力ｂに第３の全加算器４１ｃの桁上がり出力Ｃｏが入力される。第４の全加算器４１ｄの和出力Ｓ、及び桁上がり出力Ｃｏは、４ビット加算器５１の入力ｂ０、ｂ１にそれぞれ入力される。第５の全加算器４１ｅの和出力Ｓ、及び桁上がり出力Ｃｏは、４ビット加算器５１の入力ａ１、ａ２にそれぞれ入力される。
【００４０】
図５において、４ビット加算器５１の回路構成の一例を示す。４ビット加算器５１は、２つの半加算器４３ａ、及び４３ｂと、全加算器４１ｆとを有する。第１の半加算器４３ａの加算入力ａは０入力に固定され、被加算入力ｂは信号ｂ０が入力され、和出力Ｓは出力ｏｕｔ１になり、桁上がり出力Ｃｏは、全加算器４１ｆの桁上がり入力Ｃｉに接続される。全加算器４１ｆの加算入力ａは信号ａ１が入力され、被加算入力ｂは信号ｂ１され、和出力Ｓは出力ｏｕｔ２になり、桁上がり出力Ｃｏは、第２の半加算器４３ｂの桁上がり入力Ｃｉに接続される。第２の半加算器４３ｂの加算入力ａは信号ａ２が入力され、和出力Ｓは出力ｏｕｔ３になり、桁上がり出力Ｃｏは、出力ｏｕｔ４になる。図４、及び５に記載した回路構成を採用することにより、エンコーダ回路３１は、バブルエラーの有無に関わらず、「出力が１であるＤフリップフロップ１７の数を数える回路」として構成することが可能になる。なお、図１に示すＴＤＣ１は、７つのＤフリップフロップ１７を有し、それぞれの出力Ｑは、エンコーダ回路３１のＤｉｎ１〜７に入力される。使用されない２つの入力Ｄｉｎ８、及び９は、０レベルに固定される。
【００４１】
次に、図６〜１７を参照して、ＣＰＵ３３が実行するヒストグラム処理、及び自己校正処理について説明する。図６において、自己校正モードのときに、ＣＰＵ３３に入力されるデータを収集したヒストグラムを概略的に示す。図６に示すヒストグラムの横軸は、ＣＰＵ３３に入力されるエンコーダ回路３１の出力Ｄｏｕｔ１〜４によって規定される２から７までの数値を示す。これらの数値は、図１におけるＤフリップフロップ１７ｂ〜ｇにそれぞれ相当する。ヒストグラムの縦軸は、Ｄフリップフロップ１７ｂ〜ｇが、第２リング発振器２０の変化エッジを検出する度数を任意単位で表す。Ｄフリップフロップ１７ｂ〜ｇの入力ＣＫが、第２リング発振器の変化エッジを検出するごとに、Ｄフリップフロップ１７ｂ〜ｇは、入力Ｄに入力される信号を出力Ｑに出力する。Ｄフリップフロップ１７ｂ〜ｇの入力Ｄに入力される信号は、第１リング発振器１０が有する第１周期で規定される。上述のように、第１周期と、第２リング発振器２０の周期が有する第２周期とは、無相関である。このため、第２周期の数千回、又は数万回分など適当な周期に相当する時間の間、自己校正モードでＴＤＣ１を動作させることにより、Ｄフリップフロップ１７ｂ〜ｇの入力Ｄに入力される信号をランダムに相当数、抽出することができる。
【００４２】
ＴＤＣ１が完全に線形である場合、すなわち図１に示す複数の第１遅延素子１１ａ〜ｆの遅延量τ１に基づいてＤフリップフロップ１７がそれぞれ検出する遅延量が完全に等しい場合は、十分に多くのデータを収集するとＤｉｎ２〜７のヒストグラムの度数は、同一になると考えられる。しかしながら、実際には、ヒストグラムにはバラツキが生じる。これは、第１遅延素子１１がそれぞれ有する遅延量τ１、及びＤフリップフロップ１７のオフセットが製造条件及び／又は動作電圧などの動作条件などでばらつくためである。またさらに各素子間の配線遅延量の相違もバラツキの原因になり得る。
【００４３】
図６において、Ｄフリップフロップ１７ａに相当する「１」をヒストグラムの横軸に記載していない。Ｄフリップフロップ１７ａが検出する遅延量は、第１反転素子１３、及び第１マルチプレクサ１５のみに依存し、遅延量はτ１に依存しないためである。しかしながら、Ｄフリップフロップ１７ａの出力Ｑを使用して、検出される変化エッジの極性を判定することができる。Ｄフリップフロップ１７ａの出力Ｑが１である場合は、この周期で検出する変化エッジは、Ｄフリップフロップ１７ａ〜ｇの入力Ｄに入力される信号の立ち上がりエッジを検出することになる。反対にＤフリップフロップ１７ａの出力Ｑが０である場合は、この周期で検出する変化エッジは、Ｄフリップフロップ１７ａ〜ｇの入力Ｄに入力される信号の立ち下がりエッジを検出することになる。
【００４４】
検出される変化エッジの極性を判定することにより、立ち上がりエッジを検出したヒストグラムと、立ち下がりエッジを検出したヒストグラムとを分離して生成することができる。本発明に係るＴＤＣ１において、エンコーダ回路３１を、「出力が１であるＤフリップフロップ１７の数を数える回路」として構成する場合、検出するエッジに基づいて別々のヒストグラムを生成することは重要である。変化エッジの双方の極性を混在させてヒストグラムを生成したときに、正確なデータを抽出できない可能性があるからである。
【００４５】
図７、及び図８を参照して、その一例を説明する。図７、及び８は、自己校正モードにおいて、Ｄフリッププロップ１７ａ〜ｇの入力Ｄを、入力ＣＫに入力されるテストクロック信号が検出するタイムチャートを示す。図７に示す例では、Ｄフリッププロップ１７ａ〜ｇのそれぞれの出力Ｑに接続されるエンコーダ回路３１の入力Ｄｉｎ１、及びＤｉｎ２には１が入力され、Ｄｉｎ３〜７には０が入力される。エンコーダ回路３１に入力される１の個数は、２個であるので、エンコーダ回路３１を、「出力が１であるＤフリップフロップ１７の数を数える回路」として構成するとき、エンコーダ回路３１の出力Ｄｏｕｔは、２を出力する。一方、図８に示す例では、Ｄｉｎ１〜５には０が入力され、エンコーダ回路３１の入力Ｄｉｎ６、及びＤｉｎ７には１が入力される。この場合も同様に、エンコーダ回路３１に入力される１の個数は、２個であるので、エンコーダ回路３１の出力Ｄｏｕｔは、２を出力する。このように、図７、及び８に示す例の双方において、エンコーダ回路３１は、２を出力する。しかしながら、双方の例において変化エッジが検出される時点は、異なる。図７に示す例では、Ｄフリッププロップ１７ｂと１７ｃの間、すなわち第１遅延素子１１ｂの間に変化エッジが検出されるのに対し、図８に示す例では、Ｄフリッププロップ１７ｅと１７ｆの間、すなわち第１遅延素子１１ｅの間に変化エッジが検出される。このように、エンコーダ回路３１を、「出力が１であるＤフリップフロップ１７の数を数える回路」として構成するときは、エッジの極性を区別しなければ、異なる時点のデータを同一の時点のデータであると判断してヒストグラムを生成するおそれがある。このため、Ｄフリップフロップ１７ａの出力Ｑの値により、検出するエッジの極性を判定する必要がある。例えば、ＣＰＵ３３は、Ｄフリップフロップ１７ａの出力Ｑの値に基づいて、検出するエッジの極性を判定し、立ち上がりエッジ、又は立ち下がりエッジのいずれかの極性を有するデータのみにより、ヒストグラムを生成できる。
【００４６】
ここで、先に表１を参照して説明したように、いずれかＤフリップフロップ１７が故障して、そのＤフリップフロップに接続される入力Ｄｉｎに０のみが入力される場合について検討する。図９を参照して、表１と同様に、Ｄフリップフロップ１７ｄの出力Ｑに接続される入力Ｄｉｎ４に、０のみが入力される場合を例に説明する。図９は、自己校正モードにおいて、Ｄフリッププロップ１７ａ〜ｇの入力Ｄを、入力ＣＫに入力されるテストクロック信号が検出するタイムチャートを示す。Ｄフリッププロップ１７ｄの入力Ｄに入力が期待される入力を破線で示す。また、Ｄフリッププロップ１７ｄの入力Ｄの実際の入力に該当する、０の入力を実線で示す。Ｄフリッププロップ１７ｄの入力Ｄが、期待されるように入力される場合（ＤＦＦ１７ｄの出力Ｑが破線に該当する場合）、エンコーダ回路３１の入力Ｄｉｎ１〜４が１となり、入力Ｄｉｎ５〜７が０となるので、出力Ｄｏｕｔは、４を出力する。一方、Ｄフリッププロップ１７ｄの入力Ｄに０が入力される場合（ＤＦＦ１７ｄの出力Ｑが実線に該当する場合）は、エンコーダ回路３１の入力Ｄｉｎ１〜５が１となり、入力Ｄｉｎ６、Ｄｉｎ７が０となり、出力Ｄｏｕｔは、５を出力する。したがって、立ち上がりエッジを検出する場合、本来は出力Ｄｏｕｔが４になるべき時点のデータは、全て出力Ｄｏｕｔが５になる時点に合計されることになる。
【００４７】
ＣＰＵ３３は、自己校正モードで作成したヒストグラムをＣＰＵ３３が有するキャッシュメモリ、又は記憶装置３５などに記憶する。そして、ＣＰＵ３３は、このヒストグラムに基づいて、第１遅延素子１１ａ〜ｆが有する遅延量τ１の自己校正処理を実施する。図１０〜１５を参照して、ＣＰＵ３３が実施する自己校正処理の一例について説明する。
【００４８】
図１０において、ＣＰＵ３３が実施する自己校正処理のフローの一例を示す。ステップＳ１０１において、ＣＰＵ３３は、図６に示すようなヒストグラムを生成する。このとき、それぞれの度数をＤＮＬ（Differential Non-Linearity）値として収集する。次いでステップＳ１０２において、ＣＰＵ３３は、取得したＤＮＬ値を蓄積することで、ＩＮＬ（Integral Non-Linearity）値を取得する（図１１参照のこと）。そしてＳ１０３において、ＣＰＵ３３は、取得したＩＮＬ値から、ＩＮＬの逆関数を算出する（図１２参照のこと）。Ｓ１０４において、ＣＰＵ３３は、算出したＩＮＬの逆関数を記憶部３５に記憶する。図１３において、算出したＩＮＬの逆関数を図６に示すヒストグラムに乗じた結果を示す。図１３から明らかなように、逆関数を乗じた後のヒストグラムは、完全な線形性を有する。
【００４９】
ＭＡＴＬＡＢ（登録商標）を使用して、非線形性の自己校正処理に関して、図１０のフローに示す処理の動作確認シミュレーションを行った。図１４に、シミュレーションに使用したヒストグラムを示す。また、図１５に、算出したＩＮＬの逆関数を図１４のヒストグラムに乗じた結果を示す。度数が様々に異なる図１４に示すヒストグラムが、逆関数を乗じることにより、図１５においては、ヒストグラムが均一性を有していることが分かる。
【００５０】
図１６において、ＣＰＵ３３が実施する自己校正処理のフローの他の例を示す。ステップＳ１４１において、ＣＰＵ３３は、図６に示すようなヒストグラムを生成する。次いでステップＳ１４２において、ＣＰＵ３３は、ヒストグラムの各度数の平均値を算出する。本実施例では、ＣＰＵ３３、又は記憶部３５に記憶される度数からＤフリップフロップ１７ａを出力する度数を減じた度数を、対象とする第１遅延素子の数に相当する数（本実施例では６）で除することにより、各度数の平均値を算出できる。図１７において、各度数の平均値を破線で示す。
【００５１】
ステップＳ１４３において、ＣＰＵ３３は、それぞれのヒストグラムについて度数の平均値の逆関数を算出する。度数の平均値の逆関数ｆ-1（ｘ）は、
ｆ-1（ｘ）＝Ｃａｖｇ／Ｃｘ
で表される。ここで、Ｃａｖｇは、ヒストグラムの度数の平均値を示し、Ｃｘは、それぞれのヒストグラムの度数を示す。次いで、ステップＳ１４４において、ＣＰＵ３３は、算出した逆関数を記憶部３５に記憶する。
【００５２】
ＣＰＵ３３は、記憶装置３５などの記憶部に記憶されるプログラムに基づいて、ヒストグラム処理、自己校正処理、及びその結果に基づくデジタル的に誤差補正を実行できる。また複数の論理回路素子を有する構成されるハードウェアにより、ヒストグラム処理、及び自己校正処理などを実行することも可能である。
【００５３】
ここまで説明してきたように、本発明に係る時間デジタル変換回路（ＴＤＣ）１は、時間−デジタル変換に使用する遅延量の非線形性を自己校正することにより、線形化することができる。さらに、本発明に係るＴＤＣ１の自己校正特性を利用すると、従来よりも低い消費電力でＴＤＣを動作させることができる。以下、その理由を説明する。従来のＴＤＣでは、使用する遅延量の非線形性を最小限に抑えるために、遅延素子を高速で駆動する必要があった。このため、ＣＭＯＳプロセスのゲート長などのデバイスサイズを大きくする必要があり、その結果として消費電力が増加するという問題があった。しかしながら、本発明に係るＴＤＣ１では、遅延量の非線形性を自己校正処理できるため、遅延量が線形であるか否かに関わらず、適当なデバイスサイズを採用することが可能になる。このため、消費電力を考慮して、ＴＤＣを設計することでき、消費電力を低くすることが可能になる。
【００５４】
さらに本発明に係るＴＤＣは、従来のＴＤＣが検出可能な時間分解能よりも細かい分解能を有することができる。本発明に係るＴＤＣは、いずれの遅延量で時間分解能を実現した場合でも、遅延量の非線形性を自己校正することができるためである。例えば、Ｄフリップフロップのランダムオフセット（バラツキ）を積極的に利用することにより、それぞれのＤフリップフロップの入力Ｄから出力Ｑまでの遅延量に基づくＴＤＣが可能になる。これにより、従来のバーニア型ＴＤＣよりも、高精度なＴＤＣを構成できる。本明細書では、このようなＴＤＣを確率的ＴＤＣ（Stochastic Time-to-Digital Converter）と称する。
【００５５】
図１８を参照して、確率的ＴＤＣについて説明する。図１８において、確率的ＴＤＣ２の回路構成を示す。確率的ＴＤＣ２は、第１マルチプレクサ１５を有する第１リング発振器１０と、複数のＤフリップフロップ１７と、第２マルチプレクサ２５を有する第２リング発振器２０と、エンコーダ回路３１と、ＣＰＵ３３と、記憶装置３５と、を有する。図１に示すＴＤＣ１と比較すると、確率的ＴＤＣ２は、複数のＤフリップフロップ１７の構成を除き、同一の構成を有する。しがたって、ここでは、図１に示すＴＤＣ１と相違する複数のＤフリップフロップ１７について詳細に説明する。
【００５６】
Ｄフリッププロップ１７は、第１ディレイラインに配置される複数の第１遅延素子１１ａ〜ｇの接続ノード、及び初段の第１遅延素子１１ａの入力ノードに複数接続される。図１８では、１つのノードに接続されるＤフリッププロップ１７は、３個のみ記載されるが、第１マルチプレクサ１５、及び第１遅延素子１１の駆動能力などを鑑みて、適当な個数のＤフリッププロップ１７を接続することができる。例えば、１つのノードに４０個のＤフリッププロップ１７を接続した場合、７段の第１遅延素子１１を有する確率的ＴＤＣ２では、合計２８０個のＤフリッププロップ１７の入力Ｄのランダムオフセットを利用した時間分解能を実現できる。
【００５７】
確率的ＴＤＣ２では、ランダムオフセットを利用した時間分解能を実現するため、バーニア式ＴＤＣより細かい時間分解能を得ることが可能である。上述のように、バーニア式ＴＤＣでは、遅延素子間の遅延量の差を利用してジッタを測定する。このため、制御可能な遅延素子間の遅延量の差が、最大の時間分解能になる。一方、確率的ＴＤＣ２は、遅延素子間の遅延量の差よりもさらに細かい、Ｄフリッププロップ１７の入力Ｄのランダムオフセット、すなわち１つの遅延素子に接続する複数の入力Ｄの遅延量の差を利用する。Ｄフリッププロップ１７の入力Ｄのランダムオフセットの差は、非常に細かいが、制御が難しい。これは、入力Ｄのランダムオフセットが、遅延素子の駆動能力、Ｄフリップフロップの応答性能、配線容量、及び配線抵抗など製造条件、動作条件によって変動する確率的な要因により生じるためである。しかしながら、本発明に係るＴＤＣでは、遅延量を制御する必要がない。本発明に係るＴＤＣでは、自己校正により遅延量を校正することにより、入力Ｄのランダムオフセットのような、非常に小さな遅延量の差も定性化できるためである。このため、確率的ＴＤＣ２では、バーニア式ＴＤＣよりも細かい時間分解能が実現できる。
【００５８】
また、確率的ＴＤＣ２では、Ｄフリップフロップ１７のオフセット、第１遅延素子１１の遅延量のバラツキ、及び配線遅延量のバラツキを積極的に利用するため、Ｄフリップフロップ１７、第１遅延素子１１などのゲートサイズは、最小で良い。このため、さらなる低消費電力化が可能である。また、確率的ＴＤＣ２では、数１０個、又は数１００個のＤフリップフロップ１７を使用するため、回路規模が大きくなる可能性がある。しかしながら、プロセス技術の進展に伴う微細化により、この程度の回路規模は、許容されるようになるであろう。
【００５９】
図１９を参照して、自己診断回路付確率的ＴＤＣ３を説明する。図１９において、自己診断回路付確率的ＴＤＣ３の回路構成を示す。自己診断回路付確率的ＴＤＣ３は、図１８に示す確率的ＴＤＣ２が有する構成を全て有する。しかしながら、図１９においては、エンコーダ回路３１、ＣＰＵ３３、及び記憶装置３５は、説明を簡単にするために記載が省略される。また、エンコーダ回路３１に出力されるＤフリップフロップ１７の出力Ｑからの配線も同様に記載が省略される。
【００６０】
自己診断回路付確率的ＴＤＣ３は、スキャンパス回路と、正解パターン出力回路とを確率的ＴＤＣ２に付加した回路である。ＣＰＵ３３は、自己診断回路付確率的ＴＤＣ３を通常モードと自己診断モードとに切り替えることができる。また、ＣＰＵ３３は、自己診断モードにおいて、自己診断回路付確率的ＴＤＣ３が有するそれぞれのＤフリップフロップ１７の故障の有無を判定することができる。
【００６１】
本実施例では、スキャンパス回路は、ジョンソンカウンタ回路を形成することにより、自己診断モードを実行する。ジョンソンカウンタ回路は、前段のＤフリップフロップ１７の出力Ｑ、又はＱＢと後段のＤフリップフロップ１７の入力Ｄとの間にそれぞれ配置される第３マルチプレクサ６５を適当に切り替えることにより構成される。すなわち、同一の行に配置されるＤフリップフロップ１７の出力Ｑをそれぞれ、第３マルチプレクサ６５を介して後段のＤフリップフロップ１７の入力Ｄに入力し、最終段のＤフリップフロップ１７の出力ＱＢを、第３マルチプレクサ６５を介して初段の入力Ｄに入力することでジョンソンカウンタ回路を構成する。ここで、Ｄフリップフロップ１７の出力ＱＢは、入力Ｄの反転出力である。このように自己診断モードでは、自己診断回路付確率的ＴＤＣ３が有する全てのフリップフロップは、行ごとにジョンソンカウンタ回路を構成する。
【００６２】
自己診断回路付確率的ＴＤＣ３は、適当な手段により全てのＤフリップフロップ１７をリセットした後に、自己診断モードを実行する。自己校正モードにより形成されるジョンソンカウンタ回路は、Ｄフリップフロップ１７の段数で規定される周期で連続して１、又は０を最終段の出力Ｑから出力する。最終段の出力Ｑは、排他的論理和回路６３の一方の入力にそれぞれ接続される。排他的論理和回路６３の他方の入力には、正解パターン出力回路６１からの出力が入力される。正解パターン出力回路６１は、Ｄフリップフロップ１７の段数で規定される周期に応じてジョンソンカウンタ回路が出力する１、又は０の配列に対応する正解パターンを出力するように構成される。また、正解パターン出力回路６１は、第２リング発振器の出力に同期して、正解パターン信号を出力する。このように構成にすることで、排他的論理和回路６３は、自己診断モードにより形成されるジョンソンカウンタ回路と、それに対応して出力される正解パターンとを比較することができる。
【００６３】
排他的論理和回路６３はそれぞれ、双方の入力信号が同一である限り、０をセットリセットフリップフロップ６７の入力Ｓに出力し続ける。このため、自己診断モード時に形成されるジョンソンカウンタ回路と、それに対応して出力される正解パターンとが相違しない限り、セットリセットフリップフロップ６７の出力Ｑは、０を出力し続ける。しかしながら、いずれか１つのＤフリップフロップ１７が故障している場合は、故障しているＤフリップフロップ１７を有する行のジョンソンカウンタ回路は、正解パターンと相違する信号を出力する。この結果、その信号を入力した排他的論理和回路６３は、セットリセットフリップフロップ６７の入力Ｓに１を出力し、セットリセットフリップフロップ６７の出力Ｑが０から１に遷移する。
【００６４】
セットリセットフリップフロップ６７は、入力Ｓに１が入力されると、入力Ｒに１が入力されない限り、出力Ｑを１に保持する。このため、Ｄフリップフロップ１７の故障などにより、いずれかの行のジョンソンカウンタ回路が一度でも１を出力した場合は、その行に接続されるセットリセットフリップフロップ６７の出力Ｑは、入力Ｒに１が入力されない限り、１を保持し続ける。この結果、論理和回路６９のいずれかの入力に１が入力され続け、論理和回路６９の出力は１を示す。
【００６５】
このように自己診断回路付確率的ＴＤＣ３では、Ｄフリップフロップ１７の少なくとも１つに故障が生じた場合に、その故障を検知できる。このため、自己診断回路付確率的ＴＤＣ３は、確率的ＴＤＣ２よりも高い信頼性を有する。したがって、自己診断回路付確率的ＴＤＣ３は、車載用機器など高い信頼性を要求される用途に使用するのに適当である。
【００６６】
以上、本発明の実施形態を説明したが、各種の変形例があり得るのはいうまでもない。
【００６７】
例えば、本明細書では、６つの第１遅延素子１１で第１ディレイラインを構成した実施例が説明される。しかしながら、６つ未満、又は６つよりも多い第１遅延素子１１で第１ディレイラインを構成することができる。第２ディレイラインについても同様である。
【００６８】
また、本明細書に記載された実施例では、自己校正モードにおいて、第２リング発振器２０が生成する発振信号を利用してヒストグラムを生成したが、ＴＤＣは、第２リング発振器２０を有さない構造にすることが可能である。この場合、自己校正モード時に、Ｄフリップフロップ１７の入力ＣＫに、第１リング発振器１０の発振信号が有する第１周期と無相関な周期を有する信号を入力すれば良い。
【００６９】
さらにまた、本明細書では、Ｄフリップフロップ１７を利用して、自己校正に使用するヒストグラムを生成しているが、ＴＤＣ外部に配置されるＤフリップフロップなどの判定回路を利用することもできる。
【００７０】
さらにまた、図４、及び５を参照してエンコーダ回路３１の構成を説明したが、エンコーダ回路３１の構成はこれに限定されない。例えば図２０に示すエンコーダ回路６１は、４５個のＤフリップフロップに対して、「出力が１であるＤフリップフロップ１７の数を数える回路」として機能する。図２０における５ビット加算器５３、６ビット加算器５５、及び７ビット加算器５７の回路構成はそれぞれ、図２１、図２２、及び図２３に示す。このように全加算器４１と、半加算器４３とを多数組み合わせることにより、様々な「出力が１であるＤフリップフロップ１７の数を数える回路」を実現することができる。
【００７１】
さらにまた、図１９において、自己診断回路付確率的ＴＤＣ３のスキャンパス回路は、ジョンソンカウンタ回路を構成することにより、実現されているが、ＬＦＳＲ、又はリングカウンタ回路などにより実現してもよい。
【符号の説明】
【００７２】
１ 時間デジタル変換回路（ＴＤＣ）
２ 確率的ＴＤＣ
３ 自己診断回路付確率的ＴＤＣ
１０ 第１リング発振器
１１ 第１遅延素子（ノンインバータバッファ）
１３ 第１反転素子
１５ 第１マルチプレクサ
１７ Ｄフリップフロップ
１０ 第２リング発振器
２１ 第２遅延素子（ノンインバータバッファ）
２３ 第２反転素子
２５ 第２マルチプレクサ
３１ エンコーダ回路
３３ ＣＰＵ
３５ 記憶装置
【技術分野】
【０００１】
本発明は、時間デジタル変換回路(Time-to-Digital Converter：ＴＤＣ)、及びその校正方法に関し、特に小さな回路規模で高分解能のＴＤＣ、及びその校正方法に関する。
【背景技術】
【０００２】
近年ＡＤ変換器の性能は著しく向上しており、それに伴い動作の基準となる動作信号の精度、例えばジッタや周期誤差を高精度に検出することが求められている。動作信号である被測定信号の基準クロックに対する位相（ジッタ）を検出する回路としてＴＤＣが広く知られている。
【０００３】
図２４は、従来のＴＤＣの基本構成と動作を示す図であり、（Ａ）が回路構成を、（Ｂ）が回路動作のタイムチャートを示す。
【０００４】
図２４の（Ａ）に示すように、ＴＤＣは、原クロックＣＫを所定の遅延量τ１ずつ順次遅延する複数の遅延素子（ノンインバータバッファ）１１を直列に接続した遅延回路列（ディレイライン）と、このディレイラインで順次遅延された各遅延クロックＣＫ１、ＣＫ２、ＣＫ３、…をデータ入力とし、被測定信号ＳＣをクロック入力とする複数のＤフリップフロップ１７と、複数のＤフリップフロップ１７の出力Ｑ１、Ｑ２、Ｑ３、…から原クロックＣＫに対する被測定信号のジッタを算出するエンコーダ回路３１と、を有する。
【０００５】
ノンインバータバッファ１１は、例えばインバータを２段接続して実現するか、特許文献１に記載されたような回路で実現する。接続するノンインバータバッファ１１の個数は、予想される被測定信号ＳＣのジッタの大きさをノンインバータバッファ１１の遅延量で除した個数に所定の余裕を加えた個数以上必要である。
【０００６】
図２４の（Ｂ）に示すように、各ノンインバータバッファ１１が出力する遅延クロックＣＫ１、ＣＫ２、ＣＫ３、…は、所定の遅延量ずつ遅延している。被測定信号ＳＣが立ち上がる時、ある遅延クロックより前の遅延クロックＣＫ１、ＣＫ２は「高（Ｈ）」状態であり、Ｄフリップフロップ１７の出力Ｑ１、Ｑ２は「Ｈ」になるが、それ以後の遅延クロックＣＫ３、…は「低（Ｌ）」状態であり、Ｄフリップフロップ１７の出力Ｑ３、…は「Ｌ」であり、Ｄフリップフロップ１７の出力が変化する位置をエンコーダ回路３１で検出することにより、原クロックＣＫに対する被測定信号ＳＣが立ち上がるタイミングを検出できる。被測定信号ＳＣの立ち上がりにジッタがあると、Ｄフリップフロップ１７の出力が変化する位置が異なり、エンコーダ回路３１の出力が変化することになる。
【０００７】
非特許文献１および２は、図２４に示したＴＤＣを記載している。
【０００８】
非特許文献３は、直列に接続する複数のノンインバータバッファの遅延量をｎτ１（ｎは整数）とし、ノンインバータバッファの各接続ノードに遅延量τ１のノンインバータバッファをｎ−１個直列に接続することにより、小さな範囲に回路を形成したＴＤＣを記載している。
【０００９】
図２４のＴＤＣおよび非特許文献３に記載されたＴＤＣでは、被測定信号のジッタ検出の時間分解能は、ノンインバータバッファの遅延量である。このように、ノンインバータバッファの遅延量は、プロセスなどにより規定されるため限界がある。一方、遅延量の差が小さい２種類のノンインバータバッファを作ることは可能である。例えば、遅延量が２ｐｓのノンインバータバッファを安定して作ることは難しいが、遅延量が１０ｐｓと８ｐｓのノンインバータバッファを安定して作ることは可能である。例えば、ＣＭＯＳプロセスを使用する場合、ゲート長が大きいバッファを使用することで、バラツキが少ないインバータバッファを構成できる。
【００１０】
非特許文献４、及び５は、遅延量の少し異なる２種類のノンインバータバッファをそれぞれ直列に接続した２種類のディレイラインを設け、一方に基準クロックを、他方に被測定信号を入力して、対応する段の出力を比較することにより、時間分解能を向上した副尺（バーニア:Vernier)ディレイラインＴＤＣ（以下バーニア型ＴＤＣとも称する）を記載している。
【００１１】
図２５は、非特許文献４および５に記載された時間分解能を高くしたＴＤＣの構成と動作を示す図であり、（Ａ）が回路構成を、（Ｂ）が回路動作のタイムチャートを示す。
【００１２】
図２５の（Ａ）に示すように、このＴＤＣは、原クロックＣＫを第１の所定遅延量τ１ずつ順次遅延する複数のノンインバータバッファ１８を直列に接続した第１ディレイラインと、被測定信号ＳＣを第２の所定遅延量τ３ずつ順次遅延する複数のノンインバータバッファ１９を直列に接続した第２ディレイラインと、第１ディレイラインで順次遅延された各遅延クロックＣＫ１、ＣＫ２、ＣＫ３、…をデータ入力とし、第２ディレイラインで順次遅延された各遅延被測定信号ＳＣ１、ＳＣ２、ＳＣ３、…をクロック入力とする複数のＤフリップフロップ１７と、複数のＤフリップフロップ１７の出力Ｑ１、Ｑ２、Ｑ３、…からクロックＣＫに対する被測定信号のジッタを算出するエンコーダ回路３１と、を有する。第１の所定遅延量τ１は、第２の所定遅延量τ３より大きい（τ１＞τ３）。接続するノンインバータバッファ１８及び１９の個数は、予想される被測定信号ＳＣのジッタの大きさをノンインバータバッファ１８と１９の遅延量の差で除した個数に所定の余裕を加えた個数以上必要である。
【００１３】
図２５の（Ｂ）に示すように、各ノンインバータバッファ１８が出力する遅延クロックＣＫ１、ＣＫ２、ＣＫ３、…はτ１ずつ遅延しており、各ノンインバータバッファ１９が出力する遅延被測定信号ＳＣ１、ＳＣ２、ＳＣ３、…はτ３ずつ遅延している。上記のように、τ１＞τ３であるから、ＣＫ１はＳＣ１より先に立ち上がっていても、ＣＫが立ち上がるタイミングとＳＣが立ち上がるタイミングの差は徐々に小さくなり、やがてＳＣ３がＣＫ３より先に立ち上がるように変化する。それに応じてＤフリップフロップ１７の出力Ｑ１、Ｑ２は「Ｈ」になるが、それ以後のＤフリップフロップ１７の出力Ｑ３、…は「Ｌ」になる。Ｄフリップフロップ１７の出力が変化する位置をエンコーダ回路３１で検出することにより、遅延被測定信号ＳＣが遅延クロックＣＫより先に立ち上がるように変化するタイミングを検出できる。図２５のＴＤＣの構成では、被測定信号ＳＣのジッタ検出の時間分解能は、ノンインバータバッファ１８とノンインバータバッファ１９の遅延量の差である。したがって、ノンインバータバッファ１８とノンインバータバッファ１９の遅延量を適宜選択することにより、高分解能のジッタ測定が可能である。
【先行技術文献】
【特許文献】
【００１４】
【特許文献１】特開平９−６４１９７号公報
【非特許文献】
【００１５】
【非特許文献１】J.Jansson, et., "A CMOS Time-to-Digital Converter With Better Than 10ps Single-shot Precision", JSSC, Vol. 41, NO. 6, JUNE, 2006
【非特許文献２】R. Staszewski, et., Digital RF Processor DRPTM for Cellular Phones", ISSCC, 2006
【非特許文献３】K.Nose, M,Kajita, M.Mizuno, "A 1 ps-Resolution Jitter-Measurement Macro Using Interpolated Jitter Oversampling", IEEE JSSC, vol.41, no.12, pp.2911-2920 (Dec. 2006)
【非特許文献４】J.Rivoir, "Fully-Digital Time-to-Digital Converter for ATE with Autonomous Calibration", IEEE International Test Conference, santa Clara, (Octo. 2006)
【非特許文献５】J.Rivoir, "Statistical Linearity Calibration of Time-to-Digital Converters Using a Free-Running Ring Oscillator ", 15th Asian Test Symposium (2006)
【発明の概要】
【発明が解決しようとする課題】
【００１６】
図２４、及び図２５のＴＤＣでは、遅延素子の遅延量のバラツキを小さくするためにデバイスサイズを大きくする必要があり、消費電力が大きくなるという問題があった。
【００１７】
本発明は、上記の問題を解決して、高分解能のＴＤＣ回路の消費電力を低減することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を実現するため、本発明の時間デジタル変換回路（ＴＤＣ）は、被測定信号の基準クロックに対する位相を検出する時間デジタル変換回路であって、入力信号を第１遅延量で遅延する第１遅延素子を複数直列に接続する第１ディレイラインと、第１ディレイラインの最後段の第１遅延素子の出力の反転信号を出力する第１反転素子と、基準クロック、又は第１反転素子の出力信号のいずれか一方を第１ディレイラインの初段の第１遅延素子に提供する第１マルチプレクサと、を有する第１リング発振器と、第１ディレイラインの複数の第１遅延素子の接続ノード、又は初段の第１遅延素子の入力ノードに接続され、被測定信号の変化エッジが、第１ディレイラインの複数の第１遅延素子の出力する基準クロックを遅延した信号の変化エッジに対して進んでいるか遅れているかを判定する複数の判定回路と、複数の判定回路の判定結果をエンコードするエンコーダ回路と、エンコーダ回路の出力から、被測定信号の変化エッジの基準クロックに対する位相を算出する演算回路と、を備え、第１マルチプレクサが、基準クロックを出力するモードである通常モードと、第１マルチプレクサが第１反転素子の出力信号を出力することにより、第１リング発振器が第１周期で発振するテストデータ信号を複数の判定回路に提供し、かつ第１周期に無相関な第２周期を有するテストクロック信号を、被測定信号の代わりに、複数の判定回路に提供してヒストグラムを生成するモードである自己校正モードとを切り替えることが可能であり、演算回路は、自己校正モードでは、それぞれの判定回路がテストクロック信号の変化エッジを検出した度数を示すヒストグラムを生成するために、複数の第２周期に亘りテストクロック信号が入力された複数の判定回路の判定結果を算出し、通常モードでは、ヒストグラムに基づいて、算出した位相を自己校正することを特徴とする。
【００１９】
従来のＴＤＣは、遅延素子の遅延量のバラツキを小さくするためにデバイスサイズを大きくする必要であった。これに対して、本発明によれば、自己校正モードで、それぞれの判定回路がテストクロック信号の変化エッジを検出した度数を示すヒストグラムを生成するために、複数の第２周期に亘りテストクロック信号が入力された複数の判定回路の判定結果を算出し、通常モードで、ヒストグラムに基づいて、算出した位相を自己校正することができるので、デバイスサイズを小さくできるため、消費電力を小さくできる。
【００２０】
エンコーダ回路は、被測定信号、又はテストクロック信号の変化エッジが、第１リング発振回路の複数の第１遅延素子の出力する基準クロックを遅延した信号の立ち上がりエッジ、又は立ち下がりエッジに対して進んでいると判断した判定回路の個数を出力することが望ましい。
【００２１】
自己校正では、ヒストグラムから算出される逆関数を用いて、ヒストグラムを線形化することによって、第１遅延素子がそれぞれ有する遅延量を校正することが望ましい。
【００２２】
さらに、第１遅延量と無相関である第２遅延量で入力信号を遅延する第２遅延素子を複数直列に接続する第２ディレイラインと、第２ディレイラインの最後段の第２遅延素子の出力の反転信号を出力する第２反転素子と、被測定信号、又は第２反転素子の出力信号のいずれか一方を第２ディレイラインの初段の第２遅延素子に提供する第２マルチプレクサと、を有し、自己校正モードでは、第１周期とは無相関の周期を有するテストクロック信号を複数の判定回路に提供し、通常モードでは、被測定信号を複数の判定回路に提供する、第２リング発振器をさらに有することが望ましい。
【発明の効果】
【００２３】
本発明によれば、遅延量の非線形性を自己構成できるＴＤＣ回路を実現できる。
【図面の簡単な説明】
【００２４】
【図１】本発明のＴＤＣの基本構成を示す図である。
【図２】本発明のＴＤＣの通常モードでの動作を示す図である。
【図３】本発明のＴＤＣの自己校正モードでの動作を示す図である。
【図４】エンコーダ回路の基本構成の一例を示す図である。
【図５】図４に示す回路に使用される加算器の一例を示す図である。
【図６】自己校正モードによる生成されるヒストグラムの一例を示す図である。
【図７】自己校正モードにおける信号のタイミングの一例を示す図である。
【図８】自己校正モードにおける信号のタイミングの一例を示す図である。
【図９】自己校正モードにおける信号のタイミングの一例を示す図である。
【図１０】本発明の自己校正処理のフローの一例を示す図である。
【図１１】ヒストグラムの非線形性の概念を示す図である。
【図１２】ＩＮＬ値の逆関数の概念を示す図である。
【図１３】自己校正処理がなされたヒストグラムの一例を示す図である。
【図１４】自己校正モードによる生成されるヒストグラムの一例を示す図である。
【図１５】自己校正処理がなされたヒストグラムの一例を示す図である。
【図１６】本発明の自己校正処理のフローの他の例を示す図である。
【図１７】自己校正モードによる生成されるヒストグラムの一例を示す図である。
【図１８】本発明のＴＤＣの他の構成を示す図である。
【図１９】本発明のＴＤＣの他の構成を示す図である。
【図２０】エンコーダ回路の基本構成の一例を示す図である。
【図２１】図２０に示す回路に使用される加算器の一例を示す図である。
【図２２】図２０に示す回路に使用される加算器の一例を示す図である。
【図２３】図２０に示す回路に使用される加算器の一例を示す図である。
【図２４】従来のＴＤＣの構成および動作を示す図である。
【図２５】従来のバーニアディレイラインＴＤＣの構成および動作を示す図である。
【発明を実施するための形態】
【００２５】
添付図面を参照して、本発明に係る時間デジタル変換回路（ＴＤＣ）の実施形態を詳細に説明する。図１は、本発明に係る時間デジタル変換回路（ＴＤＣ）の回路構成の１つの実施形態を示す図である。
【００２６】
図１に示すように、ＴＤＣ１は、第１マルチプレクサ１５を有する第１リング発振器１０と、判定回路である複数（図１では７個）のＤフリップフロップ１７と、第２マルチプレクサ２５を有する第２リング発振器２０と、エンコーダ回路３１と、ＣＰＵ３３と、記憶装置３５と、を有する。まず、第１マルチプレクサ１５を有する第１リング発振器１０、Ｄフリップフロップ１７、及び第２リング発振器２０の構成について詳細に説明する。
【００２７】
第１リング発振器１０は、遅延量τ１の複数（図１では７個）の第１遅延素子（ノンインバータバッファ）１１ａ〜ｇを直列に接続する第１ディレイラインと、第１ディレイラインの最終段の第１遅延素子１１ｇの出力を反転出力する第１反転素子１３と、基準クロック信号などであるＳＴＡＲＴ信号、又は第１反転素子１３の出力信号のいずれか一方を第１遅延素子１１ａに出力する第１マルチプレクサ１５とを有する。
【００２８】
複数のＤフリップフロップ１７ａ〜ｇの入力Ｄにはそれぞれ、第１マルチプレクサ１５の出力信号、第１マルチプレクサ１５の出力信号から遅延量τ１だけ遅延した信号、第１マルチプレクサ１５の出力信号から遅延量τ１の２倍遅延した信号、…第１マルチプレクサ１５の出力信号から遅延量τ１の６倍遅延した信号が、理想的には入力される。しかしながら、複数のＤフリップフロップ１７ａ〜ｇの入力Ｄには、第１遅延素子１１間の遅延量τ１のバラツキ、Ｄフリップフロップのオフセットのバラツキ、及び素子間の配線遅延量のバラツキなど様々な要因により、遅延量のバラツキが生じる。Ｄフリップフロップ１７ａ〜ｇの入力ＣＫにはそれぞれ、第２マルチプレクサ２５の出力信号が入力される。複数のＤフリップフロップ１７ａ〜ｇの出力Ｑはそれぞれ、エンコーダ回路３１の入力Ｄｉｎ１〜７に入力される。
【００２９】
第２リング発振器２０は、遅延量τ２の複数（図１では７個）の第２遅延素子（ノンインバータバッファ）２１を直列に接続する第２ディレイラインと、第２ディレイラインの最終段の第２遅延素子２１ｇの出力を反転出力する第２反転素子２３と、基準クロックを遅延した信号の変化エッジなどであるＳＴＯＰ信号、又は第２反転素子２３の出力信号のいずれか一方を第２遅延素子２１ａに出力する第２マルチプレクサ２５とを有する。
【００３０】
ここで、第１リング発振器１０が有する第１マルチプレクサ１５、及び第２リング発振器２０が有する第２マルチプレクサ２５を切り替えることにより実現される通常モード、及び自己校正モードについて説明する。通常モードは、基準クロックに対するジッタの検出など本来のＴＤＣの機能を実現するモードである。一方、自己校正モードは、遅延量τ１の非線形性を自己校正するためのデータを複数収集するモードである。
【００３１】
図２において実線で示すように、通常モードでは、第１マルチプレクサ１５は、基準クロック信号などであるＳＴＡＲＴ信号を出力し、第２マルチプレクサ２５は、基準クロックを遅延した信号の変化エッジなどであるＳＴＯＰ信号を出力する。このモードでは、図２４に示す従来のＴＤＣと同様に、第１ディレイラインで順次遅延される基準クロック信号などであるＳＴＡＲＴ信号と、被測定信号などであるＳＴＯＰ信号との変化エッジのタイミング差をＤフリップフロップ１７が判定し、その結果をエンコーダ回路３１に出力する。エンコーダ回路３１の処理については、後に詳細に説明する。
【００３２】
一方、図３において実線で示すように、自己校正モードでは、第１マルチプレクサ１５は、第１反転素子１３の出力信号を出力し、第２マルチプレクサ２５は、第２反転素子２３の出力信号を出力する。自己校正モードにおいて、第１リング発振器１０、及び第２リング発振器２０は、それぞれ固有の周期で発振する。すなわち、第１リング発振器１０の発振周期は、理想的には遅延量τ１に、第１ディレイラインに直列接続される第１遅延素子１１の段数を乗じた値に第１反転素子１３、及び第１マルチプレクサ１５の遅延量などを付加した値を２倍に相当する第１周期で発振する。同様に、第２リング発振器２０の発振周期は、理想的には遅延量τ２に、第２ディレイラインに直列接続される第２遅延素子に第２遅延素子２１の段数を乗じた値に第２反転素子２３、及び第２マルチプレクサ２５の遅延量などを付加した値を２倍に相当する第２周期で発振する。このため、第１周期と、第２周期とは、無相関の周期となり、一般的には同期しない。自己校正モードでは、第２周期の数千回、又は数万回分に相当する時間の間、データを収集することができる。この間、Ｄフリップフロップ１７ａ〜ｇはそれぞれ、第１ディレイラインで順次遅延される出力Ｑを、第２周期ごとにエンコーダ回路３１の入力Ｄｉｎ１〜７に出力する。好適には、第２遅延素子２１が有する遅延量τ２は、第１遅延素子１１が有する遅延量τ１よりも少なくとも一桁以上大きな値を有する。例えば、遅延量τ１が数ピコ秒から数１０ピコ秒程度である場合、遅延量τ２は、数ナノ秒程度の大きさを有することができる。このように、遅延量τ１、及びτ２をこのように規定することにより、第１周期でＤフリッププロップ１７ａ〜ｇの入力Ｄ入力される信号を、第１周期と無相関な第２周期でランダムに検出して、出力Ｑに出力することができる。通常モードと、自己校正モードの切り替えは、ＣＰＵ３３が制御することができる。
【００３３】
次にエンコーダ回路３１の機能について説明する。ＴＤＣ１において、エンコーダ回路３１は、「出力が１であるＤフリップフロップ１７の数を数える回路」として機能する。表１に示す例を参照して、エンコーダ回路３１が有する「出力が１であるＤフリップフロップ１７の数を数える回路」としての機能を説明する。表１のエンコーダ回路３１に入力される入力Ｄｉｎと、エンコーダ回路３１の出力Ｄｏｕｔの一例を示す。
【００３４】
【表１】
【００３５】
図１に示す接続から分かるように、入力Ｄｉｎ１に入力される信号は、図１におけるＤフリップフロップ１７ａの出力Ｑに相当する。そして、入力Ｄｉｎ２に入力される信号は、Ｄフリップフロップ１７ｂの出力Ｑに相当する。同様に入力Ｄｉｎ３〜Ｄｉｎ７に入力される信号は、Ｄフリップフロップ１７ｃ〜ｇの出力Ｑにそれぞれ相当する。また、入力信号例１〜５は、ＳＴＡＲＴ信号とＳＴＯＰ信号との間の変化エッジ遅延時間差を第１遅延素子の遅延量τ１程度ずつ広げていった結果をＤフリップフロップ１７ａ〜ｇが出力する場合の入力信号例である。
【００３６】
表１を参照すると、入力信号例１において、入力Ｄ２と、Ｄ３の間でバブルエラーが発生している。バブルエラーとは、本来連続したビット値が出力されるところが、その連続性が崩れたエラーをいう。表１に示されるバブルエラーは、遅延量τ１だけ遅延した入力Ｄ２と、遅延量τ１の２倍の遅延量遅延した入力Ｄ３が逆転したため生じる。このような入力信号の逆転は、第１遅延素子１１間の遅延量τ１のバラツキ、Ｄフリップフロップのオフセットのバラツキ、及び素子間の配線遅延量のバラツキなどにより生じ得る。バブルエラーが生じている入力信号例１において、エンコーダ回路３１の出力信号Ｄｏｕｔは、２であり、入力信号例２において、エンコーダ回路３１の出力信号Ｄｏｕｔは、３である。このように、エンコーダ回路３１を、「出力が１であるＤフリップフロップ１７の数を数える回路」として構成することにより、バブルエラーが生じる場合でも、出力Ｄｏｕｔが単調増加する単調性を保証することができる。ＴＤＣにおけるバブルエラーでは、上述のような遅延量のバラツキなどにより、Ｄフリップフロップが検出した信号が実際に時間的に入れ替わっていると考えられる。したがって、エンコーダ回路３１を、「出力が１であるＤフリップフロップ１７の数を数える回路」として構成することにより、実際の物理現象をより正確に検出できることになる。
【００３７】
表１に示す例では、入力Ｄｉｎ４は、データを出力するＤフリップフロップ１７が故障しているなどの理由で、０のみを出力する。しかしながら、「出力が１であるＤフリップフロップ１７の数を数える回路」として構成されるエンコーダ回路３１は、Ｄｉｎ４の入力に関わらず、出力Ｄｏｕｔの単調増加性が保証される。なお、後に詳細に説明するが、表１に示す入力Ｄｉｎ４のように、エンコーダ回路が一定値を検出する場合は、本発明に係る自己校正処理によって、適宜校正される。
【００３８】
エンコーダ回路３１が演算した信号は、ＣＰＵ３３に出力される。自己校正モードの場合には、ＣＰＵ３３は、信号をヒストグラム処理した後に、自己校正処理する。一方、通常モードの場合は、ＣＰＵ３３は、自己校正モードにおいて自己校正処理されたデータに基づいて、信号をデジタル的に誤差補正する。
【００３９】
図４、及び５を参照して、エンコーダ回路３１の回路構成の一例を説明する。エンコーダ回路３１は、入力Ｄｉｎ１〜９に入力される１の個数を、出力Ｄｏｕｔ１〜４に２進数で出力する回路である。図４において、エンコーダ回路３１の回路構成の一例を示す。エンコーダ回路３１は、５つの全加算器４１ａ〜ｅと、４ビット加算器５１とを有する。第１の全加算器４１ａは、桁上がり入力Ｃｉに信号Ｄｉｎ１、加数入力ａに信号Ｄｉｎ２、被加数入力ｂに信号Ｄｉｎ３がそれぞれ入力される。第２の全加算器４１ｂは、桁上がり入力Ｃｉに信号Ｄｉｎ４、加数入力ａに信号Ｄｉｎ５、被加数入力ｂに信号Ｄｉｎ６がそれぞれ入力される。第３の全加算器４１ｃは、桁上がり入力Ｃｉに信号Ｄｉｎ７、加数入力ａに信号Ｄｉｎ８、被加数入力ｂに信号Ｄｉｎ９がそれぞれ入力される。第４の全加算器４１ｄは、桁上がり入力Ｃｉに、第１の全加算器４１ａの和出力Ｓが入力され、加数入力ａに第２の全加算器４１ｂの和出力Ｓが入力され、被加数入力ｂに第３の全加算器４１ｃの和出力Ｓが入力される。第５の全加算器４１ｄは、桁上がり入力Ｃｉに、第１の全加算器４１ａの桁上がり出力Ｃｏが入力され、加数入力ａに第２の全加算器４１ｂの桁上がり出力Ｃｏが入力され、被加数入力ｂに第３の全加算器４１ｃの桁上がり出力Ｃｏが入力される。第４の全加算器４１ｄの和出力Ｓ、及び桁上がり出力Ｃｏは、４ビット加算器５１の入力ｂ０、ｂ１にそれぞれ入力される。第５の全加算器４１ｅの和出力Ｓ、及び桁上がり出力Ｃｏは、４ビット加算器５１の入力ａ１、ａ２にそれぞれ入力される。
【００４０】
図５において、４ビット加算器５１の回路構成の一例を示す。４ビット加算器５１は、２つの半加算器４３ａ、及び４３ｂと、全加算器４１ｆとを有する。第１の半加算器４３ａの加算入力ａは０入力に固定され、被加算入力ｂは信号ｂ０が入力され、和出力Ｓは出力ｏｕｔ１になり、桁上がり出力Ｃｏは、全加算器４１ｆの桁上がり入力Ｃｉに接続される。全加算器４１ｆの加算入力ａは信号ａ１が入力され、被加算入力ｂは信号ｂ１され、和出力Ｓは出力ｏｕｔ２になり、桁上がり出力Ｃｏは、第２の半加算器４３ｂの桁上がり入力Ｃｉに接続される。第２の半加算器４３ｂの加算入力ａは信号ａ２が入力され、和出力Ｓは出力ｏｕｔ３になり、桁上がり出力Ｃｏは、出力ｏｕｔ４になる。図４、及び５に記載した回路構成を採用することにより、エンコーダ回路３１は、バブルエラーの有無に関わらず、「出力が１であるＤフリップフロップ１７の数を数える回路」として構成することが可能になる。なお、図１に示すＴＤＣ１は、７つのＤフリップフロップ１７を有し、それぞれの出力Ｑは、エンコーダ回路３１のＤｉｎ１〜７に入力される。使用されない２つの入力Ｄｉｎ８、及び９は、０レベルに固定される。
【００４１】
次に、図６〜１７を参照して、ＣＰＵ３３が実行するヒストグラム処理、及び自己校正処理について説明する。図６において、自己校正モードのときに、ＣＰＵ３３に入力されるデータを収集したヒストグラムを概略的に示す。図６に示すヒストグラムの横軸は、ＣＰＵ３３に入力されるエンコーダ回路３１の出力Ｄｏｕｔ１〜４によって規定される２から７までの数値を示す。これらの数値は、図１におけるＤフリップフロップ１７ｂ〜ｇにそれぞれ相当する。ヒストグラムの縦軸は、Ｄフリップフロップ１７ｂ〜ｇが、第２リング発振器２０の変化エッジを検出する度数を任意単位で表す。Ｄフリップフロップ１７ｂ〜ｇの入力ＣＫが、第２リング発振器の変化エッジを検出するごとに、Ｄフリップフロップ１７ｂ〜ｇは、入力Ｄに入力される信号を出力Ｑに出力する。Ｄフリップフロップ１７ｂ〜ｇの入力Ｄに入力される信号は、第１リング発振器１０が有する第１周期で規定される。上述のように、第１周期と、第２リング発振器２０の周期が有する第２周期とは、無相関である。このため、第２周期の数千回、又は数万回分など適当な周期に相当する時間の間、自己校正モードでＴＤＣ１を動作させることにより、Ｄフリップフロップ１７ｂ〜ｇの入力Ｄに入力される信号をランダムに相当数、抽出することができる。
【００４２】
ＴＤＣ１が完全に線形である場合、すなわち図１に示す複数の第１遅延素子１１ａ〜ｆの遅延量τ１に基づいてＤフリップフロップ１７がそれぞれ検出する遅延量が完全に等しい場合は、十分に多くのデータを収集するとＤｉｎ２〜７のヒストグラムの度数は、同一になると考えられる。しかしながら、実際には、ヒストグラムにはバラツキが生じる。これは、第１遅延素子１１がそれぞれ有する遅延量τ１、及びＤフリップフロップ１７のオフセットが製造条件及び／又は動作電圧などの動作条件などでばらつくためである。またさらに各素子間の配線遅延量の相違もバラツキの原因になり得る。
【００４３】
図６において、Ｄフリップフロップ１７ａに相当する「１」をヒストグラムの横軸に記載していない。Ｄフリップフロップ１７ａが検出する遅延量は、第１反転素子１３、及び第１マルチプレクサ１５のみに依存し、遅延量はτ１に依存しないためである。しかしながら、Ｄフリップフロップ１７ａの出力Ｑを使用して、検出される変化エッジの極性を判定することができる。Ｄフリップフロップ１７ａの出力Ｑが１である場合は、この周期で検出する変化エッジは、Ｄフリップフロップ１７ａ〜ｇの入力Ｄに入力される信号の立ち上がりエッジを検出することになる。反対にＤフリップフロップ１７ａの出力Ｑが０である場合は、この周期で検出する変化エッジは、Ｄフリップフロップ１７ａ〜ｇの入力Ｄに入力される信号の立ち下がりエッジを検出することになる。
【００４４】
検出される変化エッジの極性を判定することにより、立ち上がりエッジを検出したヒストグラムと、立ち下がりエッジを検出したヒストグラムとを分離して生成することができる。本発明に係るＴＤＣ１において、エンコーダ回路３１を、「出力が１であるＤフリップフロップ１７の数を数える回路」として構成する場合、検出するエッジに基づいて別々のヒストグラムを生成することは重要である。変化エッジの双方の極性を混在させてヒストグラムを生成したときに、正確なデータを抽出できない可能性があるからである。
【００４５】
図７、及び図８を参照して、その一例を説明する。図７、及び８は、自己校正モードにおいて、Ｄフリッププロップ１７ａ〜ｇの入力Ｄを、入力ＣＫに入力されるテストクロック信号が検出するタイムチャートを示す。図７に示す例では、Ｄフリッププロップ１７ａ〜ｇのそれぞれの出力Ｑに接続されるエンコーダ回路３１の入力Ｄｉｎ１、及びＤｉｎ２には１が入力され、Ｄｉｎ３〜７には０が入力される。エンコーダ回路３１に入力される１の個数は、２個であるので、エンコーダ回路３１を、「出力が１であるＤフリップフロップ１７の数を数える回路」として構成するとき、エンコーダ回路３１の出力Ｄｏｕｔは、２を出力する。一方、図８に示す例では、Ｄｉｎ１〜５には０が入力され、エンコーダ回路３１の入力Ｄｉｎ６、及びＤｉｎ７には１が入力される。この場合も同様に、エンコーダ回路３１に入力される１の個数は、２個であるので、エンコーダ回路３１の出力Ｄｏｕｔは、２を出力する。このように、図７、及び８に示す例の双方において、エンコーダ回路３１は、２を出力する。しかしながら、双方の例において変化エッジが検出される時点は、異なる。図７に示す例では、Ｄフリッププロップ１７ｂと１７ｃの間、すなわち第１遅延素子１１ｂの間に変化エッジが検出されるのに対し、図８に示す例では、Ｄフリッププロップ１７ｅと１７ｆの間、すなわち第１遅延素子１１ｅの間に変化エッジが検出される。このように、エンコーダ回路３１を、「出力が１であるＤフリップフロップ１７の数を数える回路」として構成するときは、エッジの極性を区別しなければ、異なる時点のデータを同一の時点のデータであると判断してヒストグラムを生成するおそれがある。このため、Ｄフリップフロップ１７ａの出力Ｑの値により、検出するエッジの極性を判定する必要がある。例えば、ＣＰＵ３３は、Ｄフリップフロップ１７ａの出力Ｑの値に基づいて、検出するエッジの極性を判定し、立ち上がりエッジ、又は立ち下がりエッジのいずれかの極性を有するデータのみにより、ヒストグラムを生成できる。
【００４６】
ここで、先に表１を参照して説明したように、いずれかＤフリップフロップ１７が故障して、そのＤフリップフロップに接続される入力Ｄｉｎに０のみが入力される場合について検討する。図９を参照して、表１と同様に、Ｄフリップフロップ１７ｄの出力Ｑに接続される入力Ｄｉｎ４に、０のみが入力される場合を例に説明する。図９は、自己校正モードにおいて、Ｄフリッププロップ１７ａ〜ｇの入力Ｄを、入力ＣＫに入力されるテストクロック信号が検出するタイムチャートを示す。Ｄフリッププロップ１７ｄの入力Ｄに入力が期待される入力を破線で示す。また、Ｄフリッププロップ１７ｄの入力Ｄの実際の入力に該当する、０の入力を実線で示す。Ｄフリッププロップ１７ｄの入力Ｄが、期待されるように入力される場合（ＤＦＦ１７ｄの出力Ｑが破線に該当する場合）、エンコーダ回路３１の入力Ｄｉｎ１〜４が１となり、入力Ｄｉｎ５〜７が０となるので、出力Ｄｏｕｔは、４を出力する。一方、Ｄフリッププロップ１７ｄの入力Ｄに０が入力される場合（ＤＦＦ１７ｄの出力Ｑが実線に該当する場合）は、エンコーダ回路３１の入力Ｄｉｎ１〜５が１となり、入力Ｄｉｎ６、Ｄｉｎ７が０となり、出力Ｄｏｕｔは、５を出力する。したがって、立ち上がりエッジを検出する場合、本来は出力Ｄｏｕｔが４になるべき時点のデータは、全て出力Ｄｏｕｔが５になる時点に合計されることになる。
【００４７】
ＣＰＵ３３は、自己校正モードで作成したヒストグラムをＣＰＵ３３が有するキャッシュメモリ、又は記憶装置３５などに記憶する。そして、ＣＰＵ３３は、このヒストグラムに基づいて、第１遅延素子１１ａ〜ｆが有する遅延量τ１の自己校正処理を実施する。図１０〜１５を参照して、ＣＰＵ３３が実施する自己校正処理の一例について説明する。
【００４８】
図１０において、ＣＰＵ３３が実施する自己校正処理のフローの一例を示す。ステップＳ１０１において、ＣＰＵ３３は、図６に示すようなヒストグラムを生成する。このとき、それぞれの度数をＤＮＬ（Differential Non-Linearity）値として収集する。次いでステップＳ１０２において、ＣＰＵ３３は、取得したＤＮＬ値を蓄積することで、ＩＮＬ（Integral Non-Linearity）値を取得する（図１１参照のこと）。そしてＳ１０３において、ＣＰＵ３３は、取得したＩＮＬ値から、ＩＮＬの逆関数を算出する（図１２参照のこと）。Ｓ１０４において、ＣＰＵ３３は、算出したＩＮＬの逆関数を記憶部３５に記憶する。図１３において、算出したＩＮＬの逆関数を図６に示すヒストグラムに乗じた結果を示す。図１３から明らかなように、逆関数を乗じた後のヒストグラムは、完全な線形性を有する。
【００４９】
ＭＡＴＬＡＢ（登録商標）を使用して、非線形性の自己校正処理に関して、図１０のフローに示す処理の動作確認シミュレーションを行った。図１４に、シミュレーションに使用したヒストグラムを示す。また、図１５に、算出したＩＮＬの逆関数を図１４のヒストグラムに乗じた結果を示す。度数が様々に異なる図１４に示すヒストグラムが、逆関数を乗じることにより、図１５においては、ヒストグラムが均一性を有していることが分かる。
【００５０】
図１６において、ＣＰＵ３３が実施する自己校正処理のフローの他の例を示す。ステップＳ１４１において、ＣＰＵ３３は、図６に示すようなヒストグラムを生成する。次いでステップＳ１４２において、ＣＰＵ３３は、ヒストグラムの各度数の平均値を算出する。本実施例では、ＣＰＵ３３、又は記憶部３５に記憶される度数からＤフリップフロップ１７ａを出力する度数を減じた度数を、対象とする第１遅延素子の数に相当する数（本実施例では６）で除することにより、各度数の平均値を算出できる。図１７において、各度数の平均値を破線で示す。
【００５１】
ステップＳ１４３において、ＣＰＵ３３は、それぞれのヒストグラムについて度数の平均値の逆関数を算出する。度数の平均値の逆関数ｆ-1（ｘ）は、
ｆ-1（ｘ）＝Ｃａｖｇ／Ｃｘ
で表される。ここで、Ｃａｖｇは、ヒストグラムの度数の平均値を示し、Ｃｘは、それぞれのヒストグラムの度数を示す。次いで、ステップＳ１４４において、ＣＰＵ３３は、算出した逆関数を記憶部３５に記憶する。
【００５２】
ＣＰＵ３３は、記憶装置３５などの記憶部に記憶されるプログラムに基づいて、ヒストグラム処理、自己校正処理、及びその結果に基づくデジタル的に誤差補正を実行できる。また複数の論理回路素子を有する構成されるハードウェアにより、ヒストグラム処理、及び自己校正処理などを実行することも可能である。
【００５３】
ここまで説明してきたように、本発明に係る時間デジタル変換回路（ＴＤＣ）１は、時間−デジタル変換に使用する遅延量の非線形性を自己校正することにより、線形化することができる。さらに、本発明に係るＴＤＣ１の自己校正特性を利用すると、従来よりも低い消費電力でＴＤＣを動作させることができる。以下、その理由を説明する。従来のＴＤＣでは、使用する遅延量の非線形性を最小限に抑えるために、遅延素子を高速で駆動する必要があった。このため、ＣＭＯＳプロセスのゲート長などのデバイスサイズを大きくする必要があり、その結果として消費電力が増加するという問題があった。しかしながら、本発明に係るＴＤＣ１では、遅延量の非線形性を自己校正処理できるため、遅延量が線形であるか否かに関わらず、適当なデバイスサイズを採用することが可能になる。このため、消費電力を考慮して、ＴＤＣを設計することでき、消費電力を低くすることが可能になる。
【００５４】
さらに本発明に係るＴＤＣは、従来のＴＤＣが検出可能な時間分解能よりも細かい分解能を有することができる。本発明に係るＴＤＣは、いずれの遅延量で時間分解能を実現した場合でも、遅延量の非線形性を自己校正することができるためである。例えば、Ｄフリップフロップのランダムオフセット（バラツキ）を積極的に利用することにより、それぞれのＤフリップフロップの入力Ｄから出力Ｑまでの遅延量に基づくＴＤＣが可能になる。これにより、従来のバーニア型ＴＤＣよりも、高精度なＴＤＣを構成できる。本明細書では、このようなＴＤＣを確率的ＴＤＣ（Stochastic Time-to-Digital Converter）と称する。
【００５５】
図１８を参照して、確率的ＴＤＣについて説明する。図１８において、確率的ＴＤＣ２の回路構成を示す。確率的ＴＤＣ２は、第１マルチプレクサ１５を有する第１リング発振器１０と、複数のＤフリップフロップ１７と、第２マルチプレクサ２５を有する第２リング発振器２０と、エンコーダ回路３１と、ＣＰＵ３３と、記憶装置３５と、を有する。図１に示すＴＤＣ１と比較すると、確率的ＴＤＣ２は、複数のＤフリップフロップ１７の構成を除き、同一の構成を有する。しがたって、ここでは、図１に示すＴＤＣ１と相違する複数のＤフリップフロップ１７について詳細に説明する。
【００５６】
Ｄフリッププロップ１７は、第１ディレイラインに配置される複数の第１遅延素子１１ａ〜ｇの接続ノード、及び初段の第１遅延素子１１ａの入力ノードに複数接続される。図１８では、１つのノードに接続されるＤフリッププロップ１７は、３個のみ記載されるが、第１マルチプレクサ１５、及び第１遅延素子１１の駆動能力などを鑑みて、適当な個数のＤフリッププロップ１７を接続することができる。例えば、１つのノードに４０個のＤフリッププロップ１７を接続した場合、７段の第１遅延素子１１を有する確率的ＴＤＣ２では、合計２８０個のＤフリッププロップ１７の入力Ｄのランダムオフセットを利用した時間分解能を実現できる。
【００５７】
確率的ＴＤＣ２では、ランダムオフセットを利用した時間分解能を実現するため、バーニア式ＴＤＣより細かい時間分解能を得ることが可能である。上述のように、バーニア式ＴＤＣでは、遅延素子間の遅延量の差を利用してジッタを測定する。このため、制御可能な遅延素子間の遅延量の差が、最大の時間分解能になる。一方、確率的ＴＤＣ２は、遅延素子間の遅延量の差よりもさらに細かい、Ｄフリッププロップ１７の入力Ｄのランダムオフセット、すなわち１つの遅延素子に接続する複数の入力Ｄの遅延量の差を利用する。Ｄフリッププロップ１７の入力Ｄのランダムオフセットの差は、非常に細かいが、制御が難しい。これは、入力Ｄのランダムオフセットが、遅延素子の駆動能力、Ｄフリップフロップの応答性能、配線容量、及び配線抵抗など製造条件、動作条件によって変動する確率的な要因により生じるためである。しかしながら、本発明に係るＴＤＣでは、遅延量を制御する必要がない。本発明に係るＴＤＣでは、自己校正により遅延量を校正することにより、入力Ｄのランダムオフセットのような、非常に小さな遅延量の差も定性化できるためである。このため、確率的ＴＤＣ２では、バーニア式ＴＤＣよりも細かい時間分解能が実現できる。
【００５８】
また、確率的ＴＤＣ２では、Ｄフリップフロップ１７のオフセット、第１遅延素子１１の遅延量のバラツキ、及び配線遅延量のバラツキを積極的に利用するため、Ｄフリップフロップ１７、第１遅延素子１１などのゲートサイズは、最小で良い。このため、さらなる低消費電力化が可能である。また、確率的ＴＤＣ２では、数１０個、又は数１００個のＤフリップフロップ１７を使用するため、回路規模が大きくなる可能性がある。しかしながら、プロセス技術の進展に伴う微細化により、この程度の回路規模は、許容されるようになるであろう。
【００５９】
図１９を参照して、自己診断回路付確率的ＴＤＣ３を説明する。図１９において、自己診断回路付確率的ＴＤＣ３の回路構成を示す。自己診断回路付確率的ＴＤＣ３は、図１８に示す確率的ＴＤＣ２が有する構成を全て有する。しかしながら、図１９においては、エンコーダ回路３１、ＣＰＵ３３、及び記憶装置３５は、説明を簡単にするために記載が省略される。また、エンコーダ回路３１に出力されるＤフリップフロップ１７の出力Ｑからの配線も同様に記載が省略される。
【００６０】
自己診断回路付確率的ＴＤＣ３は、スキャンパス回路と、正解パターン出力回路とを確率的ＴＤＣ２に付加した回路である。ＣＰＵ３３は、自己診断回路付確率的ＴＤＣ３を通常モードと自己診断モードとに切り替えることができる。また、ＣＰＵ３３は、自己診断モードにおいて、自己診断回路付確率的ＴＤＣ３が有するそれぞれのＤフリップフロップ１７の故障の有無を判定することができる。
【００６１】
本実施例では、スキャンパス回路は、ジョンソンカウンタ回路を形成することにより、自己診断モードを実行する。ジョンソンカウンタ回路は、前段のＤフリップフロップ１７の出力Ｑ、又はＱＢと後段のＤフリップフロップ１７の入力Ｄとの間にそれぞれ配置される第３マルチプレクサ６５を適当に切り替えることにより構成される。すなわち、同一の行に配置されるＤフリップフロップ１７の出力Ｑをそれぞれ、第３マルチプレクサ６５を介して後段のＤフリップフロップ１７の入力Ｄに入力し、最終段のＤフリップフロップ１７の出力ＱＢを、第３マルチプレクサ６５を介して初段の入力Ｄに入力することでジョンソンカウンタ回路を構成する。ここで、Ｄフリップフロップ１７の出力ＱＢは、入力Ｄの反転出力である。このように自己診断モードでは、自己診断回路付確率的ＴＤＣ３が有する全てのフリップフロップは、行ごとにジョンソンカウンタ回路を構成する。
【００６２】
自己診断回路付確率的ＴＤＣ３は、適当な手段により全てのＤフリップフロップ１７をリセットした後に、自己診断モードを実行する。自己校正モードにより形成されるジョンソンカウンタ回路は、Ｄフリップフロップ１７の段数で規定される周期で連続して１、又は０を最終段の出力Ｑから出力する。最終段の出力Ｑは、排他的論理和回路６３の一方の入力にそれぞれ接続される。排他的論理和回路６３の他方の入力には、正解パターン出力回路６１からの出力が入力される。正解パターン出力回路６１は、Ｄフリップフロップ１７の段数で規定される周期に応じてジョンソンカウンタ回路が出力する１、又は０の配列に対応する正解パターンを出力するように構成される。また、正解パターン出力回路６１は、第２リング発振器の出力に同期して、正解パターン信号を出力する。このように構成にすることで、排他的論理和回路６３は、自己診断モードにより形成されるジョンソンカウンタ回路と、それに対応して出力される正解パターンとを比較することができる。
【００６３】
排他的論理和回路６３はそれぞれ、双方の入力信号が同一である限り、０をセットリセットフリップフロップ６７の入力Ｓに出力し続ける。このため、自己診断モード時に形成されるジョンソンカウンタ回路と、それに対応して出力される正解パターンとが相違しない限り、セットリセットフリップフロップ６７の出力Ｑは、０を出力し続ける。しかしながら、いずれか１つのＤフリップフロップ１７が故障している場合は、故障しているＤフリップフロップ１７を有する行のジョンソンカウンタ回路は、正解パターンと相違する信号を出力する。この結果、その信号を入力した排他的論理和回路６３は、セットリセットフリップフロップ６７の入力Ｓに１を出力し、セットリセットフリップフロップ６７の出力Ｑが０から１に遷移する。
【００６４】
セットリセットフリップフロップ６７は、入力Ｓに１が入力されると、入力Ｒに１が入力されない限り、出力Ｑを１に保持する。このため、Ｄフリップフロップ１７の故障などにより、いずれかの行のジョンソンカウンタ回路が一度でも１を出力した場合は、その行に接続されるセットリセットフリップフロップ６７の出力Ｑは、入力Ｒに１が入力されない限り、１を保持し続ける。この結果、論理和回路６９のいずれかの入力に１が入力され続け、論理和回路６９の出力は１を示す。
【００６５】
このように自己診断回路付確率的ＴＤＣ３では、Ｄフリップフロップ１７の少なくとも１つに故障が生じた場合に、その故障を検知できる。このため、自己診断回路付確率的ＴＤＣ３は、確率的ＴＤＣ２よりも高い信頼性を有する。したがって、自己診断回路付確率的ＴＤＣ３は、車載用機器など高い信頼性を要求される用途に使用するのに適当である。
【００６６】
以上、本発明の実施形態を説明したが、各種の変形例があり得るのはいうまでもない。
【００６７】
例えば、本明細書では、６つの第１遅延素子１１で第１ディレイラインを構成した実施例が説明される。しかしながら、６つ未満、又は６つよりも多い第１遅延素子１１で第１ディレイラインを構成することができる。第２ディレイラインについても同様である。
【００６８】
また、本明細書に記載された実施例では、自己校正モードにおいて、第２リング発振器２０が生成する発振信号を利用してヒストグラムを生成したが、ＴＤＣは、第２リング発振器２０を有さない構造にすることが可能である。この場合、自己校正モード時に、Ｄフリップフロップ１７の入力ＣＫに、第１リング発振器１０の発振信号が有する第１周期と無相関な周期を有する信号を入力すれば良い。
【００６９】
さらにまた、本明細書では、Ｄフリップフロップ１７を利用して、自己校正に使用するヒストグラムを生成しているが、ＴＤＣ外部に配置されるＤフリップフロップなどの判定回路を利用することもできる。
【００７０】
さらにまた、図４、及び５を参照してエンコーダ回路３１の構成を説明したが、エンコーダ回路３１の構成はこれに限定されない。例えば図２０に示すエンコーダ回路６１は、４５個のＤフリップフロップに対して、「出力が１であるＤフリップフロップ１７の数を数える回路」として機能する。図２０における５ビット加算器５３、６ビット加算器５５、及び７ビット加算器５７の回路構成はそれぞれ、図２１、図２２、及び図２３に示す。このように全加算器４１と、半加算器４３とを多数組み合わせることにより、様々な「出力が１であるＤフリップフロップ１７の数を数える回路」を実現することができる。
【００７１】
さらにまた、図１９において、自己診断回路付確率的ＴＤＣ３のスキャンパス回路は、ジョンソンカウンタ回路を構成することにより、実現されているが、ＬＦＳＲ、又はリングカウンタ回路などにより実現してもよい。
【符号の説明】
【００７２】
１ 時間デジタル変換回路（ＴＤＣ）
２ 確率的ＴＤＣ
３ 自己診断回路付確率的ＴＤＣ
１０ 第１リング発振器
１１ 第１遅延素子（ノンインバータバッファ）
１３ 第１反転素子
１５ 第１マルチプレクサ
１７ Ｄフリップフロップ
１０ 第２リング発振器
２１ 第２遅延素子（ノンインバータバッファ）
２３ 第２反転素子
２５ 第２マルチプレクサ
３１ エンコーダ回路
３３ ＣＰＵ
３５ 記憶装置
【特許請求の範囲】
【請求項１】
被測定信号の基準クロックに対する位相を検出する時間デジタル変換回路であって、
入力信号を第１遅延量で遅延する第１遅延素子を複数直列に接続する第１ディレイラインと、前記第１ディレイラインの最後段の第１遅延素子の出力の反転信号を出力する第１反転素子と、前記基準クロック、又は前記第１反転素子の出力信号のいずれか一方を前記第１ディレイラインの初段の第１遅延素子に提供する第１マルチプレクサと、を有する第１リング発振器と、
前記第１ディレイラインの複数の前記第１遅延素子の接続ノード、又は前記初段の第１遅延素子の入力ノードに接続され、前記被測定信号の変化エッジが、前記第１ディレイラインの前記複数の第１遅延素子の出力する前記基準クロックを遅延した信号の変化エッジに対して進んでいるか遅れているかを判定する複数の判定回路と、
前記複数の判定回路の判定結果をエンコードするエンコーダ回路と、
前記エンコーダ回路の出力から、前記被測定信号の変化エッジの前記基準クロックに対する位相を算出する演算回路と、を備え、
前記第１マルチプレクサが、前記基準クロックを出力するモードである通常モードと、前記第１マルチプレクサが前記第１反転素子の出力信号を出力することにより、前記第１リング発振器が第１周期で発振するテストデータ信号を前記複数の判定回路に提供し、かつ前記第１周期に無相関な第２周期を有するテストクロック信号を、前記被測定信号の代わりに、前記複数の判定回路に提供して、ヒストグラムを生成するモードである自己校正モードとを切り替えることが可能であり、
前記演算回路は、前記自己校正モードでは、それぞれの前記判定回路が前記テストクロック信号の変化エッジを検出した度数を示すヒストグラムを生成するために、複数の前記第２周期に亘り前記テストクロック信号が入力された前記複数の判定回路の判定結果を算出し、前記通常モードでは、前記ヒストグラムに基づいて、前記算出した位相を自己校正する、
ことを特徴とする時間デジタル変換回路。
【請求項２】
前記エンコーダ回路は、前記被測定信号、又は前記テストクロック信号の変化エッジが、前記第１リング発振回路の複数の前記第１遅延素子の出力する前記基準クロックを遅延した信号の立ち上がりエッジ、又は立ち下がりエッジに対して進んでいると判断した前記判定回路の個数を出力する前記請求項１に記載の時間デジタル変換回路。
【請求項３】
前記自己校正は、前記ヒストグラムが非線形性を有する場合に、前記ヒストグラムから算出される逆関数を用いて、前記ヒストグラムを線形化することによって、前記第１遅延素子がそれぞれ有する前記遅延量を校正する請求項１、又は２に記載の時間デジタル変換回路。
【請求項４】
前記第１遅延量と無相関である第２遅延量で入力信号を遅延する第２遅延素子を複数直列に接続する第２ディレイラインと、前記第２ディレイラインの最後段の第２遅延素子の出力の反転信号を出力する第２反転素子と、前記被測定信号、又は前記第２反転素子の出力信号のいずれか一方を前記第２ディレイラインの初段の第２遅延素子に提供する第２マルチプレクサと、を有し、
前記自己校正モードでは、前記第１周期とは無相関の周期を有するテストクロック信号を前記複数の判定回路に提供し、
前記通常モードでは、前記被測定信号を前記複数の判定回路に提供する、
第２リング発振器をさらに有する請求項１〜３のいずれか一項に記載の時間デジタル変換回路。
【請求項５】
前記判定回路は、前記ディレイラインの複数の前記第１遅延素子の接続ノード、又は初段の前記第１遅延素子の入力ノードにそれぞれ、複数接続される請求項１〜４のいずれか一項に記載の時間デジタル変換回路。
【請求項６】
前記判定回路は、それぞれシリアルに接続されるスキャンパス回路を有するＤフリップフロップである請求項５に記載の時間デジタル変換回路。
【請求項７】
前記演算回路は、前記スキャンパス回路を使用して、前記Ｄフリップフロップのいずれかが故障しているか否かを判定する請求項５に記載の時間デジタル変換回路。
【請求項８】
入力信号をある遅延量で遅延する遅延素子を複数直列に接続するディレイラインを有するリング発振器を備えるデジタル変換回路の前記遅延量を校正する方法であって、
前記リング発振器によって、第１周期を有するテストデータ信号を発振させて、前記テストデータ信号を前記ディレイラインに提供するステップと、
前記第１周期と無相関な第２周期を有するテストクロック信号の変化エッジが、前記複数の遅延素子の接続ノード、又は前記初段の遅延素子の入力ノードにおける前記テストデータ信号の変化エッジに対して進んでいるか遅れているかを判定するステップと、
前記判定により取得される信号をエンコードするステップと、
前記エンコードされた信号に基づいて、前記接続ノード、又は前記入力ノードごとにヒストグラムを生成するステップと、
前記ヒストグラムに基づいて、前記遅延量を校正するステップと、
を有することを特徴とする方法。
【請求項９】
前記判定により取得される信号をエンコードするステップは、前記テストクロック信号の変化エッジが、前記テストデータ信号の立ち上がりエッジ、又は立ち下がりエッジに対して進んでいると判断した前記ノードの個数を出力する前記請求項７に記載の方法。
【請求項１０】
前記ヒストグラムに基づいて、前記遅延量を校正するステップは、前記ヒストグラムから算出される逆関数を用いて、前記ヒストグラムを線形化することによって、前記遅延素子がそれぞれ有する前記遅延量を校正する請求項７、又は８に記載の方法。
【請求項１】
被測定信号の基準クロックに対する位相を検出する時間デジタル変換回路であって、
入力信号を第１遅延量で遅延する第１遅延素子を複数直列に接続する第１ディレイラインと、前記第１ディレイラインの最後段の第１遅延素子の出力の反転信号を出力する第１反転素子と、前記基準クロック、又は前記第１反転素子の出力信号のいずれか一方を前記第１ディレイラインの初段の第１遅延素子に提供する第１マルチプレクサと、を有する第１リング発振器と、
前記第１ディレイラインの複数の前記第１遅延素子の接続ノード、又は前記初段の第１遅延素子の入力ノードに接続され、前記被測定信号の変化エッジが、前記第１ディレイラインの前記複数の第１遅延素子の出力する前記基準クロックを遅延した信号の変化エッジに対して進んでいるか遅れているかを判定する複数の判定回路と、
前記複数の判定回路の判定結果をエンコードするエンコーダ回路と、
前記エンコーダ回路の出力から、前記被測定信号の変化エッジの前記基準クロックに対する位相を算出する演算回路と、を備え、
前記第１マルチプレクサが、前記基準クロックを出力するモードである通常モードと、前記第１マルチプレクサが前記第１反転素子の出力信号を出力することにより、前記第１リング発振器が第１周期で発振するテストデータ信号を前記複数の判定回路に提供し、かつ前記第１周期に無相関な第２周期を有するテストクロック信号を、前記被測定信号の代わりに、前記複数の判定回路に提供して、ヒストグラムを生成するモードである自己校正モードとを切り替えることが可能であり、
前記演算回路は、前記自己校正モードでは、それぞれの前記判定回路が前記テストクロック信号の変化エッジを検出した度数を示すヒストグラムを生成するために、複数の前記第２周期に亘り前記テストクロック信号が入力された前記複数の判定回路の判定結果を算出し、前記通常モードでは、前記ヒストグラムに基づいて、前記算出した位相を自己校正する、
ことを特徴とする時間デジタル変換回路。
【請求項２】
前記エンコーダ回路は、前記被測定信号、又は前記テストクロック信号の変化エッジが、前記第１リング発振回路の複数の前記第１遅延素子の出力する前記基準クロックを遅延した信号の立ち上がりエッジ、又は立ち下がりエッジに対して進んでいると判断した前記判定回路の個数を出力する前記請求項１に記載の時間デジタル変換回路。
【請求項３】
前記自己校正は、前記ヒストグラムが非線形性を有する場合に、前記ヒストグラムから算出される逆関数を用いて、前記ヒストグラムを線形化することによって、前記第１遅延素子がそれぞれ有する前記遅延量を校正する請求項１、又は２に記載の時間デジタル変換回路。
【請求項４】
前記第１遅延量と無相関である第２遅延量で入力信号を遅延する第２遅延素子を複数直列に接続する第２ディレイラインと、前記第２ディレイラインの最後段の第２遅延素子の出力の反転信号を出力する第２反転素子と、前記被測定信号、又は前記第２反転素子の出力信号のいずれか一方を前記第２ディレイラインの初段の第２遅延素子に提供する第２マルチプレクサと、を有し、
前記自己校正モードでは、前記第１周期とは無相関の周期を有するテストクロック信号を前記複数の判定回路に提供し、
前記通常モードでは、前記被測定信号を前記複数の判定回路に提供する、
第２リング発振器をさらに有する請求項１〜３のいずれか一項に記載の時間デジタル変換回路。
【請求項５】
前記判定回路は、前記ディレイラインの複数の前記第１遅延素子の接続ノード、又は初段の前記第１遅延素子の入力ノードにそれぞれ、複数接続される請求項１〜４のいずれか一項に記載の時間デジタル変換回路。
【請求項６】
前記判定回路は、それぞれシリアルに接続されるスキャンパス回路を有するＤフリップフロップである請求項５に記載の時間デジタル変換回路。
【請求項７】
前記演算回路は、前記スキャンパス回路を使用して、前記Ｄフリップフロップのいずれかが故障しているか否かを判定する請求項５に記載の時間デジタル変換回路。
【請求項８】
入力信号をある遅延量で遅延する遅延素子を複数直列に接続するディレイラインを有するリング発振器を備えるデジタル変換回路の前記遅延量を校正する方法であって、
前記リング発振器によって、第１周期を有するテストデータ信号を発振させて、前記テストデータ信号を前記ディレイラインに提供するステップと、
前記第１周期と無相関な第２周期を有するテストクロック信号の変化エッジが、前記複数の遅延素子の接続ノード、又は前記初段の遅延素子の入力ノードにおける前記テストデータ信号の変化エッジに対して進んでいるか遅れているかを判定するステップと、
前記判定により取得される信号をエンコードするステップと、
前記エンコードされた信号に基づいて、前記接続ノード、又は前記入力ノードごとにヒストグラムを生成するステップと、
前記ヒストグラムに基づいて、前記遅延量を校正するステップと、
を有することを特徴とする方法。
【請求項９】
前記判定により取得される信号をエンコードするステップは、前記テストクロック信号の変化エッジが、前記テストデータ信号の立ち上がりエッジ、又は立ち下がりエッジに対して進んでいると判断した前記ノードの個数を出力する前記請求項７に記載の方法。
【請求項１０】
前記ヒストグラムに基づいて、前記遅延量を校正するステップは、前記ヒストグラムから算出される逆関数を用いて、前記ヒストグラムを線形化することによって、前記遅延素子がそれぞれ有する前記遅延量を校正する請求項７、又は８に記載の方法。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図１２】
【図１３】
【図１４】
【図１５】
【図１６】
【図１７】
【図１８】
【図１９】
【図２０】
【図２１】
【図２２】
【図２３】
【図２４】
【図２５】
【公開番号】特開２０１１−２５９２０８（Ｐ２０１１−２５９２０８Ａ）
【公開日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願番号】特願２０１０−１３１９２３（Ｐ２０１０−１３１９２３）
【出願日】平成２２年６月９日（２０１０．６．９）
【出願人】（３９６０２３９９３）株式会社半導体理工学研究センター (150)
【Ｆターム（参考）】
【公開日】平成２３年１２月２２日（２０１１．１２．２２）
【国際特許分類】
【出願日】平成２２年６月９日（２０１０．６．９）
【出願人】（３９６０２３９９３）株式会社半導体理工学研究センター (150)
【Ｆターム（参考）】
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