信号処理装置
【課題】複数のＡＤ変換器を用いて同一のアナログ信号をＡＤ変換する信号処理装置において、個々のＡＤ変換器の特性のばらつきによって生じる同一のアナログ信号のＡＤ変換精度の低下を抑制する。
【解決手段】クロック生成部５８はπ［ｒａｄ］位相の異なる二つのクロックを生成し、対象信号供給部５２は受信信号ＲＳまたは０ＶのいずれかをＡＤ変換部６８の二つのＡＤ変換器７２、７４に供給する。被補正データ生成部８６は、ＡＤ変換部６８が受信信号ＲＳをＡＤ変換した結果に基づき、読出データＲＤを生成する。オフセットデータ生成部７６は、ＡＤ変換部６８が基準電圧をＡＤ変換した結果に基づき、ＡＤ変換器７２、７４毎の測定誤差を表すオフセットデータＡＺ１、ＡＺ２を生成する。補正部１００は、読出データＲＤからオフセットデータＡＺ１、ＡＺ２分を除去する補正処理を実行し、サンプリングデータＳＤを生成する。
【解決手段】クロック生成部５８はπ［ｒａｄ］位相の異なる二つのクロックを生成し、対象信号供給部５２は受信信号ＲＳまたは０ＶのいずれかをＡＤ変換部６８の二つのＡＤ変換器７２、７４に供給する。被補正データ生成部８６は、ＡＤ変換部６８が受信信号ＲＳをＡＤ変換した結果に基づき、読出データＲＤを生成する。オフセットデータ生成部７６は、ＡＤ変換部６８が基準電圧をＡＤ変換した結果に基づき、ＡＤ変換器７２、７４毎の測定誤差を表すオフセットデータＡＺ１、ＡＺ２を生成する。補正部１００は、読出データＲＤからオフセットデータＡＺ１、ＡＺ２分を除去する補正処理を実行し、サンプリングデータＳＤを生成する。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号処理装置に関し、特に、複数のＡＤ変換器によって同一のアナログ信号をＡＤ変換する信号処理装置に関する。
【背景技術】
【０００２】
従来、高速なＡＤ変換を実現する手法として、二個のＡＤ変換器によって同一のアナログ信号のサンプリングを行う方法が知られている。このような手法を用いた信号処理装置として、例えば図９に示すように、二個のＡＤ変換器ＡＤＣ１およびＡＤＣ２を１８０°位相の異なるクロックで駆動し、それぞれのＡＤ変換結果をＡＤＣ１、ＡＤＣ２、ＡＤＣ１、ＡＤＣ２・・・の順に交互に出力する（以下、倍速サンプリングと称する）ものがある。このような装置では、ＡＤ変換器でサンプリングを行ったクロックの２倍の速度のクロックでサンプリングした場合と同様の出力結果が得られ、個々のＡＤ変換器の動作上限速度以上の速さでＡＤ変換を実現することができる（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−３２４９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
但し、上記装置は、二個のＡＤ変換器であるＡＤＣ１およびＡＤＣ２の特性が同一であることを前提にして構成されている。
しかしながら、ＡＤ変換器は、たとえ同一の品番であったとしても、パッケージ毎に少しずつ異なる特性を有しており、同じアナログ信号を入力したとしてもそのＡＤ変換の出力結果が必ずしも同一の値になるとは限らない。
【０００５】
例えば、ＡＤ変換器に０Ｖを入力した場合、ＡＤ変換結果として０が出力されるのはあくまで理想的な場合であり、実際には多くの場合に０からずれた値がＡＤ変換結果として出力される。以下では、ＡＤ変換器に０Ｖを入力したとき、理想的な場合に出力される０からずれて実際に出力されるＡＤ変換結果をゼロ点オフセットデータと称する。
【０００６】
ここで図１０は、一定温度条件下におけるＡＤ変換器の出力特性（入力電圧対ＡＤ変換結果）を例示するグラフである。
図１０において、実線は、ゼロ点オフセットデータがマイナス側にばらついた場合の出力特性を示したものであり、ここではＡＤＣ１の出力特性を示しているものとする。また、破線は、ゼロ点オフセットデータがプラス側にばらついた場合の出力特性を示したものであり、ここでは、ＡＤＣ２の出力特性を示しているものとする。
【０００７】
ゼロ点オフセットデータは、実線または点線で示されたグラフが、図中の縦軸との交点において示す値（入力電圧が０Ｖの時のＡＤ変換結果）である。厳密には、このようなゼロ点オフセットデータは、温度によっても変動する。但し、ゼロ点オフセットデータの温度変動は波形のＡＤ変換に要する時間比べて緩慢な変動であるため、ここではゼロ点オフセットデータを一定値として説明する。
【０００８】
図１１（ａ）は、このような特性を有するＡＤＣ１およびＡＤＣ２を用いて、従来と同様に同一のアナログ信号の倍速サンプリングを行うことで、取得したＡＤ変換結果と、ＡＤ変換の対象となったアナログ信号の波形（本来の波形）とを重ねて示した説明図である。図中では、ＡＤＣ１のＡＤ変換結果を白丸で示し、ＡＤＣ２のＡＤ変換結果を黒丸で示す。
【０００９】
図１１（ａ）に示す様に、ゼロ点オフセットデータの影響により、ＡＤＣ１のＡＤ変換結果は、図中実線で示す本来の波形よりマイナス側つまり図中下側にずれ、ＡＤＣ２のＡＤ変換結果は、本来の波形よりプラス側つまり図中上側にずれる。
【００１０】
図１１（ｂ）は、これらＡＤＣ１およびＡＤＣ２のＡＤ変換結果を、取得順に並べて直線（破線）で結ぶことで得られる波形を示す。
図１１（ｂ）に示すように、ＡＤ変換結果から得られる波形は、本来の波形には存在しなかった下に凸または上に凸の擬似的なピークが発生してしまうことがわかる。
【００１１】
このような波形に対して波形形状からピークの中心を求める演算（例えば特許文献１の段落「００８０」〜「００８３」参照）を行うと、正しい結果が得られない虞がある。
つまり、特許文献１に開示されている構成は、あくまでも二つのＡＤ変換器の特性が一致していると称する理想的な場合に成り立つものであり、実際に生じる個々の特性のずれについては考慮されていない。
【００１２】
本発明は、上述の課題を解決するためになされたものであり、高分解能を得るために複数のＡＤ変換器を用いて同一のアナログ信号をＡＤ変換する信号処理装置において、個々のＡＤ変換器の特性のばらつきによって生じる同一のアナログ信号のＡＤ変換精度の低下を抑制することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するためになされた発明である請求項１に記載の信号処理装置では、ＡＤ変換手段はｎ個のＡＤ変換器からなる。これらｎ個のＡＤ変換器は、ＡＤ変換のサンプリングに用いるｎ個のクロックからなる多層クロックのいずれかに従って、予め設定された同一の対象信号をＡＤ変換する。ｎ個のクロックは、同一の周波数で２π／ｎ（ｎは２以上の整数）ずつ位相が異なっている。
【００１４】
ここで、ＡＤ変換手段に対象信号供給手段から供給される対象信号は、予め設定された一定の基準電圧またはＡＤ変換の対象となるアナログ信号のいずれかである。
そして、対象信号が基準電圧であるときに取得されるＡＤ変換手段での変換結果としての基準電圧変換結果に従い、オフセットデータ生成手段にてオフセットデータを生成する。オフセットデータは、ＡＤ変換器毎に生成され、基準電圧に対応づけられた基準ＡＤ変換値に対する基準電圧変換結果のずれ量を表す。
【００１５】
例えばＡＤ変換器に０Ｖを入力すると理想的には０がＡＤ変換の結果として出力されるような場合に、０Ｖを基準電圧といい、０Ｖに対するこの場合の理想的な出力である０を基準ＡＤ変換値と称する。実際には、個々のＡＤ変換器毎に特性のばらつきが生じるため、０Ｖを入力しても０からずれた値が基準電圧変換結果として出力される。このずれ量を表すのがオフセットデータである。
【００１６】
更に、補正手段では、対象信号がアナログ信号であるときに取得されるＡＤ変換手段での変換結果をアナログ信号変換結果として、ＡＤ変換器毎に、該ＡＤ変換器でのアナログ信号変換結果に基づく被補正データから、該ＡＤ変換器でのオフセットデータ分をサンプリングポイント毎に除去したものをＡＤ変換結果として出力する。
【００１７】
なお、ここで称する基準電圧変換結果、およびオフセットデータはデータ（値）であり、アナログ信号変換結果およびＡＤ変換結果はデータ列であるものとする。
この様に構成された信号処理装置では、基準電圧をＡＤ変換した結果から、ＡＤ変換器毎にオフセットデータを算出すると共に、アナログ信号をＡＤ変換した結果からオフセットデータ分を除去する際に、全ての変換値に対して一律のオフセットデータを用いるのではなく、ＡＤ変換器毎に異なるオフセットデータを用いているため、各ＡＤ変換器の特性（オフセットデータ）が異なることによってＡＤ変換結果に表れる影響を除去することができる。
【００１８】
その結果、複数のＡＤ変換器の出力結果によって表される波形は、本来のアナログ信号により近い波形となる。従って、本発明の信号処理装置では、複数のＡＤ変換器により同一のアナログ信号をＡＤ変換する場合であっても、個々のＡＤ変換器の特性のばらつきによりＡＤ変換結果の精度が低下することを抑制できる。
【００１９】
ここで、オフセットデータは、請求項２に記載の様に、Ｍ（Ｍは２以上の整数）個の基準電圧変換結果の平均値とすることが望ましい。この様に構成された信号処理装置によると、ランダムノイズが抑制されるため、オフセットデータの精度を向上させることができる。
【００２０】
更に、オフセットデータをＭ個の変換結果の平均値とする場合、請求項３に記載の様に、オフセットデータの算出対象となる結果の個数Ｍを２のｋ（ｋは自然数）乗に設定することが望ましい。
【００２１】
この様に構成された信号処理装置によると、二進数で表されたＭ個の変換結果の加算値を下位ビット側にｋビットシフトさせることで平均値を求めることができるため、結果として、オフセットデータを算出する構成を簡易にすることができる。
【００２２】
また、補正手段は、請求項４に示す様に、基準電圧が供給される予め設定された一定の期間をオフセット期間とし、アナログ信号が供給される期間をＡＤ変換期間とする場合、該ＡＤ変換期間毎に、直前のオフセット期間で得られたオフセットデータを用いて補正処理を行う様に構成されることが望ましい。
【００２３】
つまり、上記構成では、まずオフセットデータが取得され、この後取得されたアナログ信号変換結果に対しては、毎回、オフセットデータを用いた補正処理が行われる。例えば、オフセット期間（ＯＴ１）、ＡＤ変換期間（ＡＴ１）、オフセット期間（ＯＴ２）、ＡＤ変換期間（ＡＴ２）、ＡＤ変換期間（ＡＴ３）、の順となる様に対象信号供給手段により基準電圧とアナログ信号とが切り替えられる場合、ＡＤ変換期間（ＡＴ１）で得られたアナログ信号変換結果については、オフセット期間（ＯＴ１）で得られたオフセットデータを用いて補正処理を行う。また、ＡＤ変換期間（ＡＴ２）、およびＡＤ変換期間（ＡＴ３）で得られたアナログ信号変換結果については、それぞれオフセット期間（ＯＴ２）で得られたオフセットデータを用いて補正処理を行う。
【００２４】
この様に構成された信号処理装置では、アナログ信号変換結果を取得する毎に補正処理を行うため、ＡＤ変換の変換結果の精度を向上させることができる。
ここで特に、対象信号供給手段は、請求項５に示す様に、オフセット期間とＡＤ変換期間とが交互に繰り返される様に、基準電圧とアナログ信号とを切り替えられる様に構成されてもよい。これによると、アナログ信号変換結果を取得する毎に、当該アナログ信号変換結果を取得する直前のオフセットデータを用いて補正処理を行うことができるため、オフセットデータの変動に追従した、応答性のよい補正処理を行うことができる。
【００２５】
従って、この様に構成された信号処理装置では、オフセットデータが比較的短時間で変動する場合であっても、上記発明と同様の効果が奏される。
ところで、対象信号であるアナログ信号にノイズが重畳しており、ノイズレベルと同程度のアナログ信号しか得られない場合、ノイズを除去してアナログ信号を強調する信号処理が必要となる。
【００２６】
そこで、請求項６に示す様に、同じＡＤ変換器について取得したＷ（Ｗは２以上の整数）回のアナログ信号変換結果の加算値を積算データとし、該積算データを被補正データとして、補正処理を行っても良い。
【００２７】
つまり、ＡＤ変換器毎に、複数回取得されたアナログ信号変換結果を、サンプリングポイント毎に加算するのである。これにより生成された積算データは、元の個々のアナログ信号変換結果と比較して、ノイズが抑制され、Ｓ／Ｎが向上したものとなる。結果として、ノイズに埋もれるようなアナログ信号であっても、ＡＤ変換結果を得ることが可能となり、ＡＤ変換の精度を向上させることができる。
【００２８】
なお、積算データを被補正データとして補正処理を行う場合には、補正手段は、請求項７に示す様に、ＡＤ変換期間がＷ回繰り返される毎に、直前のオフセット期間に得られたＷ個のオフセットデータを加算したデータを加算オフセットデータとして、該加算オフセットデータをオフセットデータとして用いて補正処理を行う。
【００２９】
この様に構成された信号処理装置は、請求項８に示す様に、予め定められた角度範囲内にレーダ波を照射し、照射したレーダ波の物標からの反射波を受信し、受信した反射波の強度に応じた受信信号を出力するレーダ手段を備える様に構成されてもよい。この場合、対象信号供給手段は、受信信号をアナログ信号とする様に構成される。
【図面の簡単な説明】
【００３０】
【図１】第１実施形態の構成を示すブロック図である。
【図２】測距部の構成を示すブロック図である。
【図３】第１加算器、第２加算器等、各部の動作タイミングを示すタイミング図である。
【図４】ＦＦ、ＤＰＲＡＭ等、各部の動作タイミングを示すタイミング図である。
【図５】補正部等の動作タイミングを示すタイミング図である。
【図６】第２実施形態の構成を示すブロック図である。
【図７】積算部の作動を示す説明図である。
【図８】積算部の動作タイミングを示すタイミング図である。
【図９】従来の信号処理装置のサンプリング方法を示す説明図である。
【図１０】従来の信号処理装置におけるＡＤ変換器のゼロ点オフセットデータを示す説明図である。
【図１１】（ａ）は従来の信号処理装置における二つのＡＤ変換器の出力の理想波形からのずれを示す説明図であり、（ｂ）は従来の信号処理装置における二つのＡＤ変換器の出力を合成した波形を示す説明図である。
【発明を実施するための形態】
【００３１】
本発明の実施形態を図面と共に説明する。
以下の実施形態では、車両に搭載され、レーダ波としてパルス状のレーザ光を送信し、その反射波を受信し、レーザ光の送信タイミングから反射波の受信タイミングまでの時間差を計測することで、レーザ光を反射した物標に関する情報（距離、相対速度等）を求めるレーザレーダ装置に、本発明の信号処理装置を適用した例について説明する。なお以下では、レーザ光を送信し、該レーザ光の送信タイミングからレーザ光を反射した物標との距離を求める一連の処理を、測距処理と称する。
【００３２】
［第１実施形態］
＜全体構成＞
図１は、本発明が適用されたレーザレーダ装置１の全体構成を表すブロック図である。
【００３３】
レーザレーダ装置１は、送信タイミング信号ＳＴに従ってレーザ光を車両前方の予め定められた角度範囲内の領域（以下、照射領域と称する）に向けて照射する発光部１０と、レーザ光を反射した物標からの反射光を受光して受光強度に応じた電気信号（受信信号ＲＳ）に変換する受光部２０と、を備えている。
【００３４】
また、レーザレーダ装置１は、測距開始信号ＳＳに従って発光部１０に供給する送信タイミング信号ＳＴを生成すると共に、受光部２０から供給される受信信号ＲＳに基づいてレーザ光を反射した物標との距離を測定する測距部３０と、測距部３０に供給する測距開始信号ＳＳを生成するとともに、測距部３０での測距データＤＤから、照射領域に存在する物標を検出し、その物標に関する情報（距離、相対速度等）を生成する信号処理部４０とを備えている。
【００３５】
＜発光部＞
発光部１０は、レーザ光を発生するレーザダイオード（ＬＤ）等からなる発光素子１１と、送信タイミング信号ＳＴに従って発光素子１１を駆動するＬＤ駆動回路１２と、レーザ光が照射領域に照射される様に発光素子１１から放射されるレーザ光の照射範囲を調整するスキャナ機構部１４と、送信タイミング信号ＳＴに従ってスキャナ機構部１４を駆動して二次元的なビームスキャンを実現するスキャナ駆動回路１５と、を備えている。
【００３６】
発光部１０は、送信タイミング信号ＳＴが入力される毎に毎回、レーザ光の照射方向を定めた後にレーザ光を照射するように構成されている。
＜受光部＞
受光部２０は、レーザ光を反射した物標からの反射光を集光する受光レンズ２１と、受光レンズ２１を介して受光した反射光の受光強度に応じた電圧値を有する電気信号を発生させる受光素子２２と、受光素子２２からの電気信号を増幅するアンプ２３と、を備えている。アンプ２３により増幅された電気信号は、受信信号ＲＳとして測距部３０に出力される。
【００３７】
＜信号処理部＞
信号処理部４０は、ＣＰＵ、ＲＯＭ、ＲＡＭ等により構成された周知のマイクロコンピュータからなる。信号処理部４０は、測距処理の開始を指示する測距開始信号ＳＳを出力する。
【００３８】
＜測距部＞
図２は、測距部３０の構成を示すブロック図である。
測距部３０は、受光部２０から入力された受信信号ＲＳをＡＤ変換するＡＤ変換出力部５０と、ＡＤ変換出力部５０による受信信号ＲＳのＡＤ変換の結果に基づいて受信信号ＲＳが受信された時刻である受信タイミングを算出する受信タイミング算出部１２０と、を備えている。また、測距部３０は、送信タイミング信号ＳＴが出力された時刻を送信タイミングとして、該送信タイミングから受信タイミングまでの時間差に基づいて物標までの距離を算出する距離算出部１４０を備えている。
【００３９】
＜ＡＤ変換出力部＞
ＡＤ変換出力部５０は、測距部３０内で用いられるクロックを生成するクロック生成部５８と、ＡＤ変換の対象となる対象信号として、受信信号ＲＳまたは基準電圧（本実施形態では０Ｖのアナログ電圧）のいずれかを選択して供給する対象信号供給部５２と、を備えている。
【００４０】
また、ＡＤ変換出力部５０は、対象信号供給部５２から供給される対象信号をクロック生成部５８にて生成されたクロックに従ってＡＤ変換する二つのＡＤ変換器を有するＡＤ変換部６８と、ＡＤ変換部６８にてＡＤ変換されたデータに基づいて被補正データを生成する被補正データ生成部８６と、を備えている。
【００４１】
さらに、ＡＤ変換出力部は、ＡＤ変換部６８でのＡＤ変換器毎の測定誤差を表すオフセットデータを生成するオフセットデータ生成部７６と、オフセットデータ生成部７６にて生成されたオフセットデータに基づき被補正データを補正してサンプリングデータＳＤを生成する補正部１００と、を備えている。
【００４２】
＜クロック生成部＞
クロック生成部５８は、補正部１００から出力されるサンプリングデータＳＤのサンプリング周期の２倍の周期を有したＡＤ変換用のクロックである第１クロックＣＫ１を生成するＡＤクロック生成部６２と、第１クロックＣＫ１を反転させることで、第１クロックＣＫ１と同じ周波数で、位相がπ［ｒａｄ］異なる第２クロックＣＫ２を生成する否定論理回路６４と、を備えている。
【００４３】
また、クロック生成部５８は、被補正データ生成部８６、補正部１００、受信タイミング算出部１２０、および距離算出部１４０の動作クロックとなるロジッククロックＬＣＫを生成するロジッククロック生成部６６を備えている。
【００４４】
なお、ロジッククロックＬＣＫは、第１クロックＣＫ１および第２クロックＣＫ２と同じ周波数に設定されている。
＜対象信号供給部＞
対象信号供給部５２は、切替指令信号ＳＣに従って、受光部２０から入力される受信信号ＲＳおよび基準電圧のうちいずれか一方を選択して、これを対象信号としてＡＤ変換部６８に出力する信号切替部５６を備えている。
【００４５】
また、対象信号供給部５２は、測距開始信号ＳＳが入力されると、予め設定されたスケジュールに従って、対象信号が切り替わるように信号切替部５６を制御するための切替指令信号ＳＣを生成すると共に、対象信号として受信信号ＲＳのＡＤ変換を開始するタイミングで、被補正データ生成部８６、補正データ生成部、補正部１００、および発光部１０の動作に用いる送信タイミング信号ＳＴを生成する切替制御部５４を備えている。
【００４６】
以下では、対象信号として基準電圧を供給する期間をオフセット期間ＯＴと称し、対象信号として受信信号ＲＳを供給する期間をＡＤ変換期間ＡＴと称する。オフセット期間ＯＴは、Ｍ個のＡＤ変換結果を取得するのに要する時間以上に設定され、ＡＤ変換期間ＡＴは、当該装置１の最大検知距離をレーザ光が往復するに要する時間より十分に長い時間となるように設定されている（図３参照）。
【００４７】
ここで、Ｍは、２のｋ乗個に設定されている。
切替制御部５４は、信号処理部４０から測距開始信号ＳＳが入力されることをきっかけとして、オフセット期間ＯＴとＡＤ変換期間ＡＴとが交互に切り替わるように、信号切替部５６を制御する切替指令信号ＳＣを出力する様に構成されている。以下では、切替指令信号ＳＣが出力されてから、引き続き次の切替指令信号ＳＣが出力されるまでの期間を、基本測定期間ＢＴと称する。
【００４８】
なお、切替制御部５４は、ＡＤ変換期間ＡＴの開始後、後述する被補正データ生成部８６での動作遅延時間ＷＴだけ遅れたタイミングで送信タイミング信号ＳＴを出力する様に構成されている。
【００４９】
また、信号切替部５６は、切替指令信号ＳＣがアクティブレベルの時に基準電圧を出力し、切替指令信号ＳＣが非アクティブレベルの時に受信信号ＲＳを出力する様に構成されている。
【００５０】
＜ＡＤ変換部＞
ＡＤ変換部６８は、信号切替部５６から供給される対象信号を、第１クロックＣＫ１に従って繰り返しＡＤ変換する第１ＡＤ変換器７２と、第２クロックＣＫ２に従って繰り返しＡＤ変換する第２ＡＤ変換器７４とからなる。
【００５１】
ここで、各ＡＤ変換器において、サンプリングされた個々のデータは、Ｐビットの二進数で表されている。
以下では、対象信号が基準電圧である時に、第１ＡＤ変換器７２から出力されるＡＤ変換結果を第１基準電圧変換結果Ｚ１［ｉ］、第２ＡＤ変換器７４から出力されるＡＤ変換結果を第２基準電圧変換結果Ｚ２［ｉ］と称し、対象信号が受信信号ＲＳである時に、第１ＡＤ変換器７２から出力されるＡＤ変換結果を第１ＡＤ変換結果Ｄ１［ｉ］、第２ＡＤ変換器７４から出力されるＡＤ変換結果を第２ＡＤ変換結果Ｄ２［ｉ］と称する。
【００５２】
＜オフセットデータ生成部＞
オフセットデータ生成部７６は、第１クロックＣＫ１に従って、第１ＡＤ変換器７２にてＡＤ変換された結果を順次加算する第１加算器８２と、第２クロックＣＫ２に従って、第２ＡＤ変換器７４にてＡＤ変換された結果を順次加算する第２加算器８４とからなり、第１ＡＤ変換器７２のオフセットデータとして第１オフセットデータＡＺ１を生成し、第２ＡＤ変換器７４のオフセットデータとして第２オフセットデータＡＺ２を生成するように構成されている。
【００５３】
ここで、第１加算器８２および第２加算器８４は、切替指令信号ＳＣがアクティブレベルである間、作動する様に構成されている。
つまり、対象信号供給部５２から対象信号として基準電圧が供給される間、第１加算器８２は、第１基準電圧変換結果Ｚ１［ｉ］（ｉ＝１、２、・・・Ｍ）をＭ回順次加算して第１加算データＳ１（＝Ｓ１［Ｍ］）を生成し、同様に、第２加算器８４は、第２基準電圧変換結果Ｚ２［ｉ］をＭ回順次加算して第２加算データＳ２（＝Ｓ２［Ｍ］）を生成するように構成されている。
【００５４】
但し、Ｓ１［ｉ］は、ｉ個の第１基準電圧変換結果Ｚ１［１］〜Ｚ１［ｉ］を加算した時点での第１加算データの経過値を示す。また、Ｓ１（＝Ｓ１［Ｍ］）は、Ｍ個の第１基準電圧変換結果Ｚ１［１］〜Ｚ１［Ｍ］を加算し終えた時点での第１加算データの値であり、式（１）で表される。
【００５５】
【数１】
【００５６】
ここで、基準電圧に対応づけられＡＤ変換値として理想的に出力されるべき値を基準ＡＤ変換値と称する。基準電圧が０Ｖの場合の基準ＡＤ変換値が０であるとすると、個々の第１基準電圧変換結果Ｚ１［ｉ］および第２基準電圧変換結果Ｚ２［ｉ］は、そのまま、基準ＡＤ変換値からのずれ量を表すことになる。これらのずれ量は、各ＡＤ変換器に固有の値であり、ＡＤ変換を実施する毎に一貫して生じている。
【００５７】
また、オフセットデータ生成部７６は、Ｐビットの二進数で表された第１加算データＳ１（＝Ｓ１［Ｍ］）および第２加算データＳ２（＝Ｓ２［Ｍ］）のうち、それぞれ、下位ｋビットを切り捨てたデータ、即ち、第１加算データＳ１および第２加算データＳ２の下位側から（ｋ＋１）番目のビットをＬＳＢとする（Ｐ―ｋ）ビットのデータを、第１加算器出力Ａ１（＝Ａ１［Ｍ］）、第２加算器出力Ａ２（＝Ａ２［Ｍ］）として出力するように構成されている。
【００５８】
但し、Ａ１［ｉ］は、ｉ個の第１基準電圧変換結果Ｚ１［１］〜Ｚ１［ｉ］を加算した時点での第１加算器出力の経過値を示す。また、Ａ１（＝Ａ１［Ｍ］）は、Ｍ個の第１基準電圧変換結果Ｚ１［１］〜Ｚ１［Ｍ］を加算し終えた時点での第１加算器出力のデータの値である。
【００５９】
つまり、第１加算器出力Ａ１および第２加算器出力Ａ２は、第１加算データＳ１および第２加算データＳ２を、それぞれ、下位ビット側にｋビットシフトさせたデータ、即ち、２のｋ乗で除して少数点以下を切り捨てたデータとなる。
【００６０】
第１加算器出力Ａ１［Ｍ］を例にとると、第１加算器出力Ａ１［Ｍ］は式（２）で表される。
【００６１】
【数２】
【００６２】
上述のように、Ｍは２のｋ乗に設定されていることから、Ｐビットの二進数で表された第１加算データＳ１［Ｍ］を下位ビット側にｋビットシフトさせて第１加算器出力Ａ１［Ｍ］を得ることは、Ｍ個の第１基準電圧変換結果Ｚ１[ｉ]の平均値を算出することに相当する。第２加算器出力Ａ２［Ｍ］についても同様である。
【００６３】
このように算出される第１加算器出力Ａ１［Ｍ］および第２加算器出力Ａ２［Ｍ］は、それぞれ、第１オフセットデータＡＺ１および第２オフセットデータＡＺ２として、オフセットデータ生成部７６から出力される。
【００６４】
つまり、Ｍは、第１オフセットデータＡＺ１および第２オフセットデータＡＺ２の算出対象となる、第１ＡＤ変換結果Ｄ１［ｉ］および第２ＡＤ変換結果Ｄ２［ｉ］の個数を示している。
【００６５】
なお、第１ＡＤ変換器７２は第１クロックＣＫ１の動作エッジ（ここでは立ち上がり）で動作し、第２ＡＤ変換器７４は第２クロックＣＫ２の動作エッジ（ここでは立ち上がり）で作動する。
【００６６】
図３は、第１加算器、第２加算器等、各部の動作タイミングを示すタイミング図である。
図３に示す様に、切替指令信号ＳＣが非アクティブレベル（ローレベル）からアクティブレベル（ハイレベル）に切り替えられる（時刻ｔ１参照）と、第１ＡＤ変換器７２および第２ＡＤ変換器７４への基準電圧（対象信号）の供給が開始され、その後、クロックの最初の動作エッジ（ここでは立ち上がり）で、第１加算器８２の第１加算データＳ１［ｉ］および第２加算器８４の第２加算データＳ２［ｉ］がリセットされる（時刻ｔ２、ｔ３参照）。
【００６７】
また、第１ＡＤ変換器７２および第２ＡＤ変換器７４は、クロックの最初の動作エッジでＡＤ変換を開始し（時刻ｔ２、ｔ３参照）、以後、動作クロック毎に、第１基準電圧変換結果Ｚ１［ｉ］および第２基準電圧変換結果Ｚ２［ｉ］を出力する。
【００６８】
つまり、第１基準電圧変換結果Ｚ１［ｉ］および第２基準電圧変換結果Ｚ２［ｉ］は、クロックの半周期分ずつずれたタイミングで、交互に出力され、第１加算器８２および第２加算器８４に供給される。
【００６９】
なお、切替指令信号ＳＣは、第１クロックＣＫ１、第２クロックＣＫ２のＭ（＝４）周期分だけアクティブレベルに保持された後、非アクティブレベルに切り替えられるため（時刻ｔ６参照）、第１ＡＤ変換器７２および第２ＡＤ変換器７４は、基準電圧をＭ回ずつＡＤ変換することになる。つまり、クロックの動作エッジ毎に、順次、第１基準電圧変換結果Ｚ１［１］〜Ｚ１［Ｍ］および第２基準電圧変換結果Ｚ２［１］〜Ｚ２［Ｍ］が出力されることになる。
【００７０】
第１加算器８２および第２加算器８４は、第１加算データＳ１［ｉ］および第２加算データＳ２［ｉ］のリセット後、クロックの動作エッジ毎に、第１基準電圧変換結果Ｚ１［ｉ」および第２基準電圧変換結果Ｚ２［ｉ］を、それぞれ順次加算することで、第１加算データＳ１［ｉ］および第２加算データＳ２［ｉ］を更新する（時刻ｔ４、ｔ５参照）。
【００７１】
また、Ｍ個目の第１基準電圧変換結果Ｚ１［Ｍ］および第２基準電圧変換結果Ｚ２［Ｍ］、これらＺ１［Ｍ］、Ｚ２［Ｍ］が反映された第１加算データＳ１［Ｍ］および第２加算データＳ２［Ｍ］は、切替指令信号ＳＣが非アクティブレベルに切り替わった後に出力され（時刻ｔ７、ｔ８参照）、以降、次にリセットが行われるまで、Ｓ１［Ｍ］およびＳ２［Ｍ］の値が保持される。
【００７２】
第１加算データＳ１および第２加算データＳ２の下位Ｋビットを除いた値である第１加算器出力Ａ１および第２加算器出力Ａ２はそれぞれ、送信タイミング信号ＳＴが出力されるまでの間に、ロジッククロックＬＣＫに従って、第１オフセットデータＡＺ１および第２オフセットデータＡＺ２として補正部１００に取り入れられる（時刻ｔ９参照）。
【００７３】
なお、切替制御部５４は、切替指令信号ＳＣを非アクティブレベルに切り替えてから、予め定めた時間の経過後、送信タイミング信号ＳＴを出力する（時刻ｔ１０参照）。
＜被補正データ生成部＞
図２に戻り、被補正データ生成部８６は、第１クロックＣＫ１に従って第１ＡＤ変換結果Ｄ１［ｉ］（ｉ＝１、２、・・・）をラッチするフリップフロップ（ＦＦ）８８と、第１クロックＣＫ１に従ってＦＦ８８の出力をラッチするＦＦ８９と、第２クロックＣＫ２に従って第２ＡＤ変換結果Ｄ２［ｉ］をラッチするＦＦ９１と、第１クロックＣＫ１に従ってＦＦ９１の出力をラッチするＦＦ９２と、を備えている。
【００７４】
また、被補正データ生成部８６は、ＦＦ８９およびＦＦ９２の出力を記憶するデュアルポートＲＡＭ（ＤＰＲＡＭ）９４と、ＤＰＲＡＭ９４へのデータの書き込みを許可する書込イネーブル信号ＷＥおよびデータを書き込む際の書込アドレスＡＷを生成する書込アドレス生成部９６と、ＤＰＲＡＭ９４からのデータの読み出しを許可する読出イネーブル信号ＲＥおよびデータを読み出す際の読出アドレスＡＲを生成する読出アドレス生成部９８と、を備えている。
【００７５】
なお、ＤＰＲＡＭ９４は、ＦＦ８９およびＦＦ９２の出力、即ち、時間的に連続する二つのサンプリングポイントでの第１ＡＤ変換結果Ｄ１［ｉ］、第２ＡＤ変換結果Ｄ２［ｉ］の書き込みを同時に行い、書き込まれた第１ＡＤ変換結果Ｄ１［ｉ］、第２ＡＤ変換結果Ｄ２［ｉ］を、ひとつずつ読み出すように構成されている。
【００７６】
つまり、第１ＡＤ変換結果Ｄ１［ｉ］、第２ＡＤ変換結果Ｄ２［ｉ］がＰビットで表され、ＡＤ変換部がｎ個（本実施形態ではｎ＝２）のＡＤ変換器で構成されているものとして、ＤＰＲＡＭ９４の書き込み側ではｎ×Ｐビット単位でデータが処理され、読み出し側ではＰビット単位でデータが処理されるように構成されている。
【００７７】
なお、ＤＰＲＡＭ９４への書込データは、ＦＦ８９の出力（Ｄ１［ｉ］）が下位データＬ［ｉ］となり、ＦＦ９２の出力（Ｄ２［ｉ］）が上位データＨ［ｉ］となり、ＤＰＲＡＭ９４から読み出す時には、書込データの下位データＬ［ｉ］（Ｐビット）、書込データの上位データＨ［ｉ］（Ｐビット）の順に読み出されるように設定されている。
【００７８】
つまり、読出データＲＤ［ｋ］（ｋ＝１、２、・・・）は、奇数番目が第１ＡＤ変換結果Ｄ１［（ｋ＋１）／２］で構成され、偶数番目が第２ＡＤ変換結果Ｄ２［ｋ／２］で構成されることになる。この読出データＲＤ［ｉ］は、上述の被補正データに相当する。
【００７９】
書込アドレス生成部９６は、送信タイミング信号ＳＴが出力されてから予め定められた動作遅延時間ＷＴの経過後から、レーザ光が最大検出距離を往復するのに要する時間である検知期間Ｔａｄが経過するまでの間、ＤＰＲＡＭ９４へ書込イネーブル信号ＷＥを出力すると共に、この検知期間Ｔａｄの間、予め設定されたＱ個の書込アドレスＡＷを、第１クロックＣＫ１の動作タイミング毎に出力する。但し、第１クロックＣＫ１の周期をＴｃｙとして、書込アドレスＡＷの発生個数Ｑは、Ｑ＝Ｔａｄ／Ｔｃｙである。つまり、検知期間Ｔａｄの間に、２Ｑ個のサンプリングポイントについてＡＤ変換が実行され、そのＡＤ変換結果がＤＰＲＡＭに格納されることになる。
【００８０】
ここでいう動作遅延時間ＷＴとは、送信タイミング信号ＳＴが出力されてから、最初の第１ＡＤ変換結果Ｄ１［ｉ］および第２ＡＤ変換結果Ｄ２［ｉ］が、（書込データの下位データＬ［ｉ］および上位データＨ［ｉ］として）ＤＰＲＡＭ９４の入力端に出現するまでの時間であり、第１クロックＣＫ１のクロック数で定められている。
【００８１】
読出アドレス生成部９８は、ＤＰＲＡＭ９４に最初のデータが書き込まれてから予め定められた待機時間ＤＴを経過すると、ＤＰＲＡＭ９４に読出イネーブル信号ＲＥを出力すると共に、読出アドレスＡＲの生成を開始する。読出アドレス生成部９８は、ＤＰＲＡＭ９４の読出クロック（ＣＫＢ）と同じロジッククロックＬＣＫに従って作動し、Ｐビットのデータの読み出しを２×Ｑ回繰り返すように読出アドレスＡＲを生成する。
【００８２】
図４は、各ＦＦ８８、８９、９１、９２、ＤＰＲＡＭ９４等各部の動作タイミングを示すタイミング図である。簡単のため、図４では、Ｑ＝３、Ｍ＝４、ｋ＝２とする。
ここで、ＦＦ８８、８９、９２、書込アドレス生成部９６、およびＤＰＲＡＭ９４の書込みは、第１クロックＣＫ１の動作エッジ（ここでは立ち上がり）で動作する。一方、ＦＦ９１は第２クロックＣＫ２の動作エッジ（ここでは立ち上がり）で動作し、読出アドレス生成部９８およびＤＰＲＡＭ９４の読み出しは、ロジッククロックＬＣＫの動作エッジ（ここでは立ち上がり）で作動する。
【００８３】
切替指令信号ＳＣが非アクティブレベルに切り替えられ、送信タイミング信号ＳＴが出力されると（時刻ｔ１０参照）、発光部１０はレーザ光を照射し、第１ＡＤ変換器７２および第２ＡＤ変換器７４への受信信号ＲＳ（対象信号）の供給が開始される。
【００８４】
送信タイミング信号ＳＴは、第１クロックＣＫ１の動作エッジに同期して出力され、第１ＡＤ変換器７２はその次の動作エッジで動作を開始し（時刻ｔ１１参照）、第２ＡＤ変換器７４は第１ＡＤ変換器７２の動作開始から半クロック遅れた第２クロックＣＫ２の動作エッジで動作を開始する（時刻ｔ１２参照）。以後、動作クロックの動作エッジ毎に、第１ＡＤ変換結果Ｄ１［ｉ］および第２ＡＤ変換結果Ｄ２［ｉ］を、Ｑ（＝３）周期分出力する。
【００８５】
ＦＦ８８、９１は、動作エッジ毎に、第１ＡＤ変換結果Ｄ１［ｉ］および第２ＡＤ変換結果Ｄ２［ｉ］をラッチし、ＦＦ８９、９２に出力する（時刻ｔ１１、ｔ１２参照）。
つまり、第１ＡＤ変換結果Ｄ１［ｉ］および第２ＡＤ変換結果Ｄ２［ｉ］は、クロックの半周期分ずつずれたタイミングで、ＦＦ８９、９２に出力される。
【００８６】
ＦＦ８９、９２は、動作クロック毎に、ＦＦ８８、９１から出力された第１ＡＤ変換結果Ｄ１［ｉ］および第２ＡＤ変換結果Ｄ２［ｉ］を、第１クロックＣＫ１の動作エッジでラッチする（時刻ｔ１３参照）。
【００８７】
つまり、第１ＡＤ変換結果Ｄ１［ｉ］および第２ＡＤ変換結果Ｄ２［ｉ］は、同じタイミングで、ＤＰＲＡＭ９４に出力され（時刻ｔ１４参照）、その次の第１クロックＣＫ１の動作エッジで、同時にＤＰＲＡＭ９４に書き込まれる（時刻ｔ１５参照）。以後、動作エッジ毎に合計Ｑ（＝３）回の書き込みを繰り返す。
【００８８】
読出アドレス生成部９８は、ＤＰＲＡＭ９４に最初のデータが書き込まれてから予め定められた待機時間ＤＴ（時刻ｔ１６〜時刻ｔ１７参照）の経過後、ロジッククロックＬＣＫの動作エッジ毎に、ＤＰＲＡＭ９４に書き込まれた順、且つ、同時に書き込まれたデータの中では、下位データＬ［１］、上位データＨ［１］の順に、合計２×Ｑ（＝６）回の読み出しを行う（時刻ｔ１７〜時刻ｔ１９参照）。
【００８９】
＜補正部＞
補正部１００は、送信タイミング信号ＳＴが出力された後、読出イネーブル信号ＲＥがアクティブレベル（ここではハイレベル）に切り替えられると、読出データＲＤ［ｉ］の読み出しを開始し、読出イネーブル信号ＲＥがアクティブレベルに保持されている間、読み出しを継続する。
【００９０】
補正部１００は、ＤＰＲＡＭ９４から奇数番目の読出データＲＤ［ｉ］が読み出されると、これを第１オフセットデータＡＺ１で減算し、偶数番目の読出データＲＤ［ｉ］が読み出されると、これを第２オフセットデータＡＺ２で減算し、これら減算結果を、サンプリングデータＳＤ［ｉ］として出力するように構成されている。
【００９１】
なお、このような補正部１００は、具体的には、ロジッククロックＬＣＫの動作エッジ毎に、第１オフセットデータＡＺ１および第２オフセットデータＡＺ２のいずれかを選択して出力するセレクタ、ＤＰＲＡＭ９４から読み出した読出データＲＤ［ｉ］から、セレクタから出力されるオフセットデータを減算する減算器によって構成することができる。
【００９２】
ここで、図５は、補正部１００等の動作タイミングを示すタイミング図である。
補正部１００は、ロジッククロックＬＣＫの動作エッジ（ここでは立ち上がり）で作動する。
【００９３】
読出データＲＤ［ｉ］（ｉ＝１、２、・・・２Ｑ、簡単のため図６ではＱ＝３とする）が入力されると（時刻ｔ１１参照）、補正部１００は、ロジッククロックＬＣＫの最初の動作エッジで、最初の読出データＲＤ［１］すなわち第１ＡＤ変換結果Ｄ１［１］から第１オフセットデータＡＺ１を減算して最初のサンプリングデータＳＤ［１］とする（時刻ｔ１２参照）。以後、補正部１００は、ロジッククロックの動作タイミング毎に、２個目の読出データＲＤ［２］すなわち第２ＡＤ変換結果Ｄ２［１］から第２オフセットデータＡＺ２を減算して２個目のサンプリングデータＳＤ［２］とし（時刻ｔ１１参照）、３個目の読出データＲＤ［３］すなわち第１ＡＤ変換結果Ｄ１［２］から第１オフセットデータＡＺ１を減算して３個目のサンプリングデータＳＤ［３］とする（時刻ｔ１１参照）・・・という様に、読出データＲＤ［ｉ］から第１オフセットデータＡＺ１又は第２オフセットデータＡＺ２を減算する補正処理を２×Ｑ（＝６）回実行する（時刻ｔ１１参照）。
【００９４】
また、補正部１００は、最初のサンプリングデータＳＤ［１］を出力してから、２Ｑ（＝６）番目のサンプリングデータＳＤ［２Ｑ］を出力するまでの間（時刻１２〜ｔ１３参照）、アクティブレベルに保持されたサンプリングデータ有効信号ＳＤＡを出力する。
【００９５】
なお、サンプリングデータＳＤ［ｉ］およびサンプリングデータ有効信号ＳＤＡは、基本測定期間ＢＴが繰り返される毎に毎回出力される。
＜受信タイミング信号算出部および距離算出部＞
受信タイミング算出部１２０は、補正部１００からのサンプリングデータ有効信号ＳＤＡがアクティブレベルに保持されている間、補正部１００から入力されるサンプリングデータＳＤ［ｉ］に基づいて、受信信号ＲＳの受信タイミングを算出する。受信タイミング算出部１２０にて算出された受信タミング（例えば、サンプリングデータＳＤ［ｉ］が示す波形がピークとなるタイミング）に基づき、距離算出部１４０は、物標までの距離を算出して測距データＤＤを生成し、該測距データＤＤを信号処理部４０に出力する。
【００９６】
なお、受信タイミング算出部１２０および距離算出部１４０にて実行される処理は、本発明の主要部ではなく、周知の処理であるため、その詳細についての説明は省略する。
＜効果＞
以上説明したように、本実施形態のレーザレーダ装置１におけるＡＤ変換出力部５０では、０Ｖの電圧（基準電圧）をＡＤ変換した結果から、第１ＡＤ変換器７２および第２ＡＤ変換器７４毎に、第１オフセットデータＡＺ１および第２オフセットデータＡＺ２を算出する。そして、受信信号ＲＳをＡＤ変換した結果からオフセットデータ分を除去する際に、全てのＡＤ変換値に対して一律のオフセットデータを用いるのではなく、第１ＡＤ変換結果Ｄ１[ｉ]に対しては第１オフセットデータＡＺ１を用い、第２ＡＤ変換結果Ｄ２[ｉ]に対しては第２オフセットデータＡＺ２を用いている。
【００９７】
これにより、第１ＡＤ変換器７２および第２ＡＤ変換器７４の特性（オフセットデータ）がそれぞれ異なることによりＡＤ変換結果に表れる影響が、除去される。
従って、本実施形態のレーザレーダ装置１のＡＤ変換出力部５０では、第１ＡＤ変換器７２および第２ＡＤ変換器７４という二個（ｎ＝２）のＡＤ変換器の出力結果によって表される波形は、本来の受信信号ＲＳにより近い波形となる。従って、二個のＡＤ変換器により同一の受信信号ＲＳをＡＤ変換する場合であっても、個々のＡＤ変換器の特性のばらつきによりＡＤ変換結果の精度が低下することを抑制できる。結果として、個々のＡＤ変換器の動作上限速度以上の速さで、精度の良いＡＤ変換を実現することができる。
【００９８】
また、本実施形態のＡＤ変換出力部５０では、第１オフセットデータＡＺ１および第２オフセットデータＡＺ２を、Ｍ個の第１基準電圧変換結果Ｚ１［ｉ］および第２基準電圧変換結果Ｚ２［ｉ］の平均値としている。これによると、ランダムノイズが抑制されるため、第１オフセットデータＡＺ１および第２オフセットデータＡＺ２の精度を向上させることができる。
【００９９】
さらにまた、本実施形態のＡＤ変換出力部５０では、Ｍを２のｋ（ｋは自然数）乗に設定している。これにより、二進数で表されたＭ個の第１基準電圧変換結果Ｚ１［ｉ］および第２基準電圧変換結果Ｚ２［ｉ］の加算値を下位ビット側にｋビットシフトさせることで、平均値である第１オフセットデータＡＺ１および第２オフセットデータＡＺ２を求めることができる。結果として、第１オフセットデータＡＺ１および第２オフセットデータＡＺ２を算出する構成を簡易にすることができる。
【０１００】
また、本実施形態のＡＤ変換出力部５０は、オフセット期間ＯＴとＡＤ変換期間ＡＴとが交互に繰り返される様に、基準電圧と受信信号ＲＳとが切り替えられる様に構成されている。
【０１０１】
これによると、第１ＡＤ変換結果Ｄ１［ｉ］および第２ＡＤ変換結果Ｄ２［ｉ］を取得する毎に、当該第１ＡＤ変換結果Ｄ１［ｉ］および第２ＡＤ変換結果Ｄ２［ｉ］を取得する直前の第１オフセットデータＡＺ１および第２オフセットデータＡＺ２を用いて補正処理を行うことができるため、第１オフセットデータＡＺ１および第１オフセットデータＡＺ２に変動があった場合でも、最新のデータを用いて補正処理を行うことができる。
【０１０２】
従って、本実施形態のレーザレーダ装置１のＡＤ変換出力部５０では、第１オフセットデータＡＺ１および第２オフセットデータＡＺ２が比較的短時間で変動する場合であっても、変動に追従した、応答性のよい補正処理を行うことができる。
【０１０３】
［発明との対応］
本実施形態におけるＡＤ変換出力部５０が特許請求の範囲における「信号処理装置」に相当し、対象信号供給部５２が特許請求の範囲における「対象信号供給手段」に相当する。また、ＡＤ変換部６８が特許請求の範囲における「ＡＤ変換手段」に相当し、オフセットデータ生成部７６が特許請求の範囲における「オフセットデータ生成手段」に相当する。
【０１０４】
さらにまた、補正部１００が特許請求の範囲における「補正手段」に相当し、発光部１０、受光部２０が特許請求の範囲における「レーダ手段」に相当する。
また、第１クロックＣＫ１および第２クロックＣＫ２が特許請求の範囲における「多層クロック」に相当し、第１ＡＤ変換器７２および第２ＡＤ変換器７４が特許請求の範囲における「ｎ個のＡＤ変換器」に相当し、受信信号ＲＳが特許請求の範囲における「アナログ信号」に相当する。
【０１０５】
さらにまた、第１基準電圧変換結果Ｚ１および第２基準電圧変換結果Ｚ２が特許請求の範囲における「基準電圧変換結果」に相当し、第１オフセットデータＡＺ１および第２オフセットデータＡＺ２が特許請求の範囲における「オフセットデータ」に相当する。また、第１ＡＤ変換結果Ｄ１および第２ＡＤ変換結果Ｄ２が特許請求の範囲における「アナログ信号変換結果」に相当し、読出データＲＤが特許請求の範囲における「被補正データ」に相当し、サンプリングデータＳＤが特許請求の範囲における「ＡＤ変換結果」に相当する。
【０１０６】
［第２実施形態］
次に、第２実施形態について説明する。
本実施形態では、ＡＤ変換出力部が積算部を備える点が第１実施形態とは異なっている。
【０１０７】
また、上記実施形態は、基本測定期間ＢＴ毎に毎回、第１オフセットデータＡＺ１および第２オフセットデータＡＺ２を取得し補正部にて読出データＲＤを補正するように構成されていたが、本実施形態は、積算部を備えることに伴い、基本測定期間ＢＴが予め設定されたＷ（Ｗは２以上の整数）回繰り返される毎に一回、補正部にて読出データＲＤを補正するように構成されている。以下では、基本測定期間ＢＴがＷ回繰り返される期間を積算測定期間ＩＴと称する。
【０１０８】
図６は、本実施形態の測距部３１の構成を示すブロック図である。以下、上記実施形態と異なる部分を中心に説明する。
＜オフセットデータ生成部＞
本実施形態では、オフセットデータ生成部７７にて生成される第１加算データＳ１および第２加算データＳ２が、上記実施形態とは異なり、積算部１１０に出力されている。以下では、積算測定期間ＩＴのうちｊ（ｊ＝１、２、・・・Ｗ）回目の基本測定期間ＢＴのときに、積算部１１０に出力される第１加算データＳ１を第１加算データＳ１［ｊ］と表し、第２加算データＳ２を第２加算データＳ２［ｊ］と表す。
【０１０９】
＜被補正データ生成部＞
本実施形態では、被補正データ生成部８６にて生成される読出データＲＤ［ｉ］が、上記実施形態とは異なり、積算部１１０に出力されている。以下では、積算測定期間ＩＴのうちｊ回目の基本測定期間ＢＴのときに、積算部１１０に出力される読出データＲＤ［ｉ］を読出データＲＤ［ｉ］＿ｊと表す。
【０１１０】
＜積算部＞
積算部１１０は、積算測定期間ＩＴの間、基本測定期間ＢＴが繰り返される毎に毎回、オフセットデータ生成部７７から入力される第１加算データＳ１［ｊ］を順次加算し、加算した結果として第１積算データＩ１（＝Ｉ１Ｗ）を生成し、同様に、第２加算データＳ２［ｊ］を基本測定期間ＢＴが繰り返される毎に毎回加算し、第２積算データＩ２（＝Ｉ２Ｗ）を生成するように構成されている。
【０１１１】
但し、Ｉ１ｊは、ｊ回目の基本測定期間ＢＴのときに、第１加算データＳ１［ｊ］を加算した時点での第１積算データの経過値を示す。また、Ｉ１Ｗは、Ｗ回目の基本測定期間ＢＴのときに、第１加算データＳ１［ｊ］を加算し終えた時点での第１積算データのであり、式（３）で表される。
【０１１２】
【数３】
【０１１３】
また、Ｉ２ｊはｊ回目の基本測定期間ＢＴのときに、第２加算データＳ２［ｊ］を加算した時点での第２積算データの経過値であり、Ｗ回目の基本測定期間ＢＴのときの第２積算データＩ２Ｗの値は、式（３）と同様に表される。
【０１１４】
なお、積算部１１０は、Ｐビットの二進数で表された第１積算データＩ１および第２積算データＩ２のうち、それぞれ、下位ｋビットを切り捨てたデータ、即ち、第１積算データＩ１Ｗよび第２積算データＩ２Ｗの下位側から（ｋ＋１）番目のビットをＬＳＢとする（Ｐ−ｋ）ビットのデータを、第１積算オフセットデータＢ１、および第２積算オフセットデータＢ２として出力するように構成されている。
【０１１５】
つまり、第１積算オフセットデータＢ１および第２積算オフセットデータＢ２は、それぞれ、第１積算データＩ１Ｗよび第２積算データＩ２Ｗを２のｋ乗で除して小数点以下を切り捨てたデータとなる。ここで、上記実施形態と同様に、Ｍは２のｋ乗個に設定されている。
【０１１６】
第１積算オフセットデータＢ１を例にとると、第１積算オフセットデータＢ１は式（４）で表される。
【０１１７】
【数４】
【０１１８】
すなわち、第１積算オフセットデータＢ１は、上記実施形態の第１オフセットデータＡＺ１を、基本測定期間ＢＴ毎に合計Ｗ回、順次加算したデータに相当する。同様に、第２積算オフセットデータＢ２は、上記実施形態の第２オフセットデータＡＺ２を、基本測定期間ＢＴ毎に合計Ｗ回、順次加算したデータに相当する。
【０１１９】
また、積算部１１０は、積算測定期間ＩＴの間、基本測定期間ＢＴが繰り返される毎に毎回、ＤＰＲＡＭ９４から読み出される２Ｑ個の読出データＲＤ［ｉ］＿ｊ（ｉ＝１、２、・・・２Ｑ、ｊ＝１、２、・・・Ｗ）をサンプリングポイント毎に加算するレジスタＲｉ（ｉ＝１、２、・・・２Ｑ）を有しており、Ｗ回目の基本測定期間ＢＴのときに、加算結果としてレジスタＲｉに記憶されているレジスタデータＲｉ［Ｗ］を順次読み出し、積算被補正データＩＲＤ［ｉ］として出力するように構成されている。
【０１２０】
ここで、読出データＲＤ［ｉ］の２Ｑ個のデータのうちの一つめデータである読出データＲＤ［１］を例にとると、レジスタデータＲ１［ｊ］は、ｊ回目の基本測定期間ＢＴのときに読出データＲＤ［１］＿ｊを加算した時点での加算値の経過値であり、式（５）で表される。
【０１２１】
【数５】
【０１２２】
二つめのデータである読出データＲＤ［２］に基づくレジスタデータＲ２［ｊ］〜２Ｑ個めのデータである読出データＲＤ［２Ｑ］に基づくレジスタデータＲ２Ｑ［ｊ］についても、同様に表される。
【０１２３】
つまり、レジスタデータＲｉ［Ｗ］は、第１ＡＤ変換結果Ｄ１［ｉ］および第２ＡＤ変換結果Ｄ２［ｉ］を、サンプリングポイント毎にＷ回加算したデータに相当する。
図７は、積算部１１０の作動を示す説明図である。すなわち、積算部１１０は、図７に示すように、送信タイミング信号ＳＴが出力される毎に、検知期間Ｔａｄの間に取得された読出データＲＤ［ｉ］＿ｊを、サンプリングポイント毎に加算する処理を繰り返している（合計Ｗ回）。また、図示していないが、積算部１１０は、切替指令信号ＳＣが出力される毎に第１オフセットデータＡＺ１および第２オフセットデータＡＺ２を取得し、送信タイミング信号ＳＴが出力される毎にそれぞれを順次加算する処理を繰り返している（合計Ｗ回）。
【０１２４】
ここで、図８は、積算部１１０の動作タイミングを示すタイミング図である。図８では、簡単のためＷ＝３、Ｑ＝３の場合を示す。
一回目（ｊ＝１）の切替指令信号ＳＣがアクティブレベルに切り替わると、積算部１１０は、第１積算データＩ１ｊ、第２積算データＩ２ｊ、およびレジスタデータＲ１［ｊ］〜Ｒ６［ｊ］をリセットする。
【０１２５】
切替指令信号ＳＣが非アクティブレベルに切り替わると、最初の第１クロックＣＫ１の動作エッジでオフセットデータ生成部７７の第１加算器８２から一回目の第１加算データＳ１［１］が出力される（時刻ｔ１参照）とともに、次の第２クロックＣＫ２の動作エッジで第２加算データＳ２［１］が出力される（時刻ｔ２参照）。
【０１２６】
次に、切替制御部５４により一回目の送信タイミング信号ＳＴが出力されると（時刻ｔ３参照）、最初のロジッククロックＬＣＫの動作エッジで、積算部１１０は、第１加算データＳ１［１］および第２加算データＳ２［１］を、それぞれ第１積算データＩ１１および第２積算データＩ２１とする（時刻ｔ４参照）。
【０１２７】
また、一回目の送信タイミング信号ＳＴが出力されると、最初のロジッククロックＬＣＫの動作エッジで、被補正データ生成部８６からの読出データＲＤ［ｉ］＿１の読出しが開始される。（時刻ｔ４参照）。
【０１２８】
読出データＲＤ［ｉ］＿１の読み出しが開始されてから、最初のロジッククロックＬＣＫの動作エッジで、積算部１１０は、読出データＲＤ［１］＿１をレジスタＲ１に格納する（時刻ｔ５参照）。つまり、レジスタデータＲ１［１］＝ＲＤ［１］＿１となる。以後、積算部１１０は、動作クロック毎に、読出データＲＤ［２］＿１〜ＲＤ［６］＿１を、レジスタデータＲ２［１］〜Ｒ６［１］として、レジスタＲ２〜Ｒ６に順次格納する（時刻ｔ５〜時刻ｔ６参照）。
【０１２９】
積算部１１０は、送信タイミング信号ＳＴが二回目（ｊ＝２）、三回目（ｊ＝３）と出力される（時刻ｔ７、ｔ１１参照）毎に毎回、第１加算データＳ１［２］、Ｓ１［３］、および第２加算データＳ２［２］、Ｓ２［３］を順次加算して第１積算データＩ１２、Ｉ１３および第２積算データＩ２２、Ｉ２３を生成する（時刻ｔ８、ｔ１２参照）。
【０１３０】
また、積算部１１０は、送信タイミング信号ＳＴが二回目（ｊ＝２）、三回目（ｊ＝３）と出力される（時刻ｔ７、ｔ１１参照）毎に毎回、読出データＲＤ［１］＿２〜ＲＤ［６］＿２、ＲＤ［１］＿３〜ＲＤ［６］＿３を、レジスタＲ１〜Ｒ６にて、サンプリングポイント毎に順次加算していく（時刻ｔ９〜ｔ１０、ｔ１３〜ｔ１５参照）。
【０１３１】
なお、送信タイミング信号ＳＴが三回目（ｊ＝３、Ｗ＝３）であるときは、積算部１１０は、第１積算データＩ１３および第２積算データＩ２３に基づく第１積算オフセットデータＢ１および第２積算オフセットデータＢ２を出力する。
【０１３２】
また、送信タイミング信号ＳＴが三回目（ｊ＝３、Ｗ＝３）であるときは、積算部１１０は、レジスタＲ１〜Ｒ６に格納されているレジスタデータＲ１［３］〜Ｒ６［３］を、ロジッククロックＬＣＫに従って順次読み出し、積算被補正データＩＲＤ［ｉ］として出力する（時刻ｔ１６参照）。
【０１３３】
第１積算オフセットデータＢ１、第２積算オフセットデータＢ２、および積算被補正データＩＲＤ［ｉ］は、いずれも、補正部１００に出力される。
＜補正部＞
補正部１００は、上記実施形態とは異なり、送信タイミング信号ＳＴがＷ回入力される毎に一回作動するように構成されている。また、上記実施形態の読出データＲＤ［ｉ］に代わり積算被補正データＩＲＤ［ｉ］（ｉ＝１、２、・・・２Ｑ）が入力され、第１オフセットデータＡＺ１に代わり第１積算オフセットデータＢ１が入力され、第２オフセットデータＡＺ２に代わり第２積算オフセットデータＢ２が入力されている。
【０１３４】
つまり、補正部１００は、積算部１１０のレジスタＲ１〜Ｒ６に保持されているデータを、積算被補正データＩＲＤ［ｉ］としてＷ回に一回のタイミングで読み出す。
さらに、補正部１００は、読み出された積算被補正データＩＲＤ［ｉ］に対して、奇数番目の積算被補正データＩＲＤ［（ｋ＋１）／２］（ｋ＝１、２、・・）から第１積算オフセットデータＢ１を減算し、偶数番目の積算被補正データＩＲＤ［ｋ／２］（ｋ＝１、２、・・）から第２積算オフセットデータＢ２を減算して、積算サンプリングデータＩＳＤ［ｉ］を生成する。
【０１３５】
また、補正部１００は、積算サンプリングデータＩＳＤ［ｉ］を生成している間、アクティブレベルを示す積算データ有効信号ＩＤＡを生成する。
＜効果＞
以上説明したように、本実施形態のＡＤ変換出力部５１では、第１ＡＤ変換結果Ｄ１［ｉ］および第２ＡＤ変換結果Ｄ２［ｉ］を、サンプリングポイント毎にＷ回加算して積算被補正データＩＲＤ［ｉ］を生成している。この結果、Ｗ回加算することにより生成された積算被補正データＩＲＤ［ｉ］は、元の個々の第１ＡＤ変換結果Ｄ１［ｉ］および第２ＡＤ変換結果Ｄ２［ｉ］と比較して、ノイズが抑制され、Ｓ／Ｎが向上したものとなっている。
【０１３６】
したがって、受信信号ＲＳがノイズに埋もれるような場合であってもＡＤ変換の結果を得ることが可能となり、結果としてＡＤ変換出力部５１のＡＤ変換の精度を向上させることができる。
【０１３７】
［発明との対応］
本実施形態におけるＡＤ変換出力部５１が特許請求の範囲における「信号処理装置」に相当し、オフセットデータ生成部７７が特許請求の範囲における「オフセットデータ生成手段」に相当する。また、本実施形態における積算被補正データＩＲＤ［ｉ］が特許請求の範囲における「積算データ」に相当し、第１積算オフセットデータＢ１および第２積算オフセットデータＢ２が「加算オフセットデータ」に相当する。
【０１３８】
本実施形態におけるＡＤ変換出力部５０が特許請求の範囲における「信号処理装置」に相当し、対象信号供給部５２が特許請求の範囲における「対象信号供給手段」に相当し、ＡＤ変換部６８が特許請求の範囲における「ＡＤ変換手段」に相当し、補正部１００が特許請求の範囲における「補正手段」に相当し、発光部１０、受光部２０が特許請求の範囲における「レーダ手段」に相当する。
【０１３９】
[他の実施形態]
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲にて様々な態様で実施することが可能である。
【０１４０】
（イ）上記実施形態では、ＡＤ変換出力部５０、５１は、送信タイミング信号ＳＴを送信する毎に、つまり、発光部１０にレーザ光を照射させる前に毎回、第１オフセットデータＡＺ１および第２オフセットデータＡＺ２を取得していた。これに対し、ＡＤ変換出力部は、送信タイミング信号ＳＴを複数回送信する毎に一回の割合で、つまり、レーザ光を複数回照射させる毎に一回の割合で、第１オフセットデータおよび第２オフセットデータを取得するように構成されてもよい。
【０１４１】
（ロ）上記実施形態では、クロック生成部５８において第１クロックＣＫ１とロジッククロックＬＣＫは独立して生成されていたが、第１クロックＣＫ１または第２クロックＣＫ２のいずれかをロジッククロックＬＣＫとして使用してもよい。
【０１４２】
（ハ）上記実施形態では、第１クロックＣＫ１、第２クロックＣＫ２、およびロジッククロックＬＣＫは同じ周波数に設定されていたが、ロジッククロックＬＣＫは、第１クロックＣＫ１および第２クロックＣＫ２と異なる周波数に設定されていてもよい。
【０１４３】
但し、第１クロックＣＫ１の周波数をＣＫ１、ロジッククロックの周波数をＬＣＫとしてＬＣＫ＞ＣＫ１である場合、ロジッククロックＬＣＫに従ってＤＰＲＡＭ９４が読出データＲＤ［ｉ］を読み出す動作は、ＤＰＲＡＭ９４への書込データである下位データＬ［ｉ］および上位データＨ［ｉ］が書き込まれるタイミングより、後になるように設定する必要がある。
【０１４４】
（ニ）上記実施形態では基準電圧が０Ｖに設定されていたが、基準電圧は、０Ｖに限るものではなく、個々のＡＤ変換器の特性に応じて設定することができる。
（ホ）上記実施形態では、ＡＤ変換部６８は二個（ｎ＝２）のＡＤ変換器により構成されていたが、ＡＤ変換器の数はこれに限るものではなく、必要に応じてｎ個（ｎは２以上の整数）に設定することができる。
【０１４５】
この場合、上述したＡＤ変換出力部５０に対しては、以下のような修正を加えればよい。
即ち、クロック生成部は、同一の周波数で２π／ｎ［ｒａｄ］ずつ位相が異なるｎ個のクロックを多層クロックとして生成し、ｎ個のＡＤ変換器は、それぞれ、多層クロックのいずれかに従って作動するように構成する。
【０１４６】
また、オフセットデータ生成部は、対象信号が基準電圧である場合に、ｎ個のＡＤ変換器それぞれについてオフセットデータを生成し、被補正データ生成部は、基準電圧が受信信号である場合に、ｎ個のＡＤ変換器のＡＤ変換結果を順に合成し、個々のＡＤ変換器の動作クロックの周波数のｎ倍でサンプリングした波形に相当する合成波形を読出データとして生成するように構成する。
【０１４７】
さらに、補正部は、読出データから、１〜ｎの順に個々のＡＤ変換器のオフセットデータを除去する処理を繰り返し、サンプリングデータを生成するように構成する。
なお、上述したＡＤ変換出力部５１についても、同様の修正を加えることで、ＡＤ変換器の数を必要に応じてｎ個に設定することができる。
【符号の説明】
【０１４８】
１・・・レーザレーダ装置 １０・・・発光部 ２０・・・受光部 ３０、３１・・・測距部 ４０・・・信号処理部 ５０、５１・・・ＡＤ変換出力部 ５２・・・対象信号供給部 ６８・・・ＡＤ変換部 ７２・・・第１ＡＤ変換器 ７４・・・第２ＡＤ変換器 ７６、７７・・・オフセットデータ生成部 １００・・・補正部 ＡＺ１・・・第１オフセットデータ ＡＺ２・・・第２オフセットデータ ＣＫ１・・・第１クロック ＣＫ２・・・第２クロック Ｄ１・・・第１ＡＤ変換結果 Ｄ２・・・第２ＡＤ変換結果 ＲＤ・・・読出データ ＲＳ・・・受信信号 ＳＤ・・・サンプリングデータ Ｚ１・・・第１基準電圧変換結果 Ｚ２・・・第２基準電圧変換結果
【技術分野】
【０００１】
本発明は、信号処理装置に関し、特に、複数のＡＤ変換器によって同一のアナログ信号をＡＤ変換する信号処理装置に関する。
【背景技術】
【０００２】
従来、高速なＡＤ変換を実現する手法として、二個のＡＤ変換器によって同一のアナログ信号のサンプリングを行う方法が知られている。このような手法を用いた信号処理装置として、例えば図９に示すように、二個のＡＤ変換器ＡＤＣ１およびＡＤＣ２を１８０°位相の異なるクロックで駆動し、それぞれのＡＤ変換結果をＡＤＣ１、ＡＤＣ２、ＡＤＣ１、ＡＤＣ２・・・の順に交互に出力する（以下、倍速サンプリングと称する）ものがある。このような装置では、ＡＤ変換器でサンプリングを行ったクロックの２倍の速度のクロックでサンプリングした場合と同様の出力結果が得られ、個々のＡＤ変換器の動作上限速度以上の速さでＡＤ変換を実現することができる（特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００８−３２４９８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
但し、上記装置は、二個のＡＤ変換器であるＡＤＣ１およびＡＤＣ２の特性が同一であることを前提にして構成されている。
しかしながら、ＡＤ変換器は、たとえ同一の品番であったとしても、パッケージ毎に少しずつ異なる特性を有しており、同じアナログ信号を入力したとしてもそのＡＤ変換の出力結果が必ずしも同一の値になるとは限らない。
【０００５】
例えば、ＡＤ変換器に０Ｖを入力した場合、ＡＤ変換結果として０が出力されるのはあくまで理想的な場合であり、実際には多くの場合に０からずれた値がＡＤ変換結果として出力される。以下では、ＡＤ変換器に０Ｖを入力したとき、理想的な場合に出力される０からずれて実際に出力されるＡＤ変換結果をゼロ点オフセットデータと称する。
【０００６】
ここで図１０は、一定温度条件下におけるＡＤ変換器の出力特性（入力電圧対ＡＤ変換結果）を例示するグラフである。
図１０において、実線は、ゼロ点オフセットデータがマイナス側にばらついた場合の出力特性を示したものであり、ここではＡＤＣ１の出力特性を示しているものとする。また、破線は、ゼロ点オフセットデータがプラス側にばらついた場合の出力特性を示したものであり、ここでは、ＡＤＣ２の出力特性を示しているものとする。
【０００７】
ゼロ点オフセットデータは、実線または点線で示されたグラフが、図中の縦軸との交点において示す値（入力電圧が０Ｖの時のＡＤ変換結果）である。厳密には、このようなゼロ点オフセットデータは、温度によっても変動する。但し、ゼロ点オフセットデータの温度変動は波形のＡＤ変換に要する時間比べて緩慢な変動であるため、ここではゼロ点オフセットデータを一定値として説明する。
【０００８】
図１１（ａ）は、このような特性を有するＡＤＣ１およびＡＤＣ２を用いて、従来と同様に同一のアナログ信号の倍速サンプリングを行うことで、取得したＡＤ変換結果と、ＡＤ変換の対象となったアナログ信号の波形（本来の波形）とを重ねて示した説明図である。図中では、ＡＤＣ１のＡＤ変換結果を白丸で示し、ＡＤＣ２のＡＤ変換結果を黒丸で示す。
【０００９】
図１１（ａ）に示す様に、ゼロ点オフセットデータの影響により、ＡＤＣ１のＡＤ変換結果は、図中実線で示す本来の波形よりマイナス側つまり図中下側にずれ、ＡＤＣ２のＡＤ変換結果は、本来の波形よりプラス側つまり図中上側にずれる。
【００１０】
図１１（ｂ）は、これらＡＤＣ１およびＡＤＣ２のＡＤ変換結果を、取得順に並べて直線（破線）で結ぶことで得られる波形を示す。
図１１（ｂ）に示すように、ＡＤ変換結果から得られる波形は、本来の波形には存在しなかった下に凸または上に凸の擬似的なピークが発生してしまうことがわかる。
【００１１】
このような波形に対して波形形状からピークの中心を求める演算（例えば特許文献１の段落「００８０」〜「００８３」参照）を行うと、正しい結果が得られない虞がある。
つまり、特許文献１に開示されている構成は、あくまでも二つのＡＤ変換器の特性が一致していると称する理想的な場合に成り立つものであり、実際に生じる個々の特性のずれについては考慮されていない。
【００１２】
本発明は、上述の課題を解決するためになされたものであり、高分解能を得るために複数のＡＤ変換器を用いて同一のアナログ信号をＡＤ変換する信号処理装置において、個々のＡＤ変換器の特性のばらつきによって生じる同一のアナログ信号のＡＤ変換精度の低下を抑制することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するためになされた発明である請求項１に記載の信号処理装置では、ＡＤ変換手段はｎ個のＡＤ変換器からなる。これらｎ個のＡＤ変換器は、ＡＤ変換のサンプリングに用いるｎ個のクロックからなる多層クロックのいずれかに従って、予め設定された同一の対象信号をＡＤ変換する。ｎ個のクロックは、同一の周波数で２π／ｎ（ｎは２以上の整数）ずつ位相が異なっている。
【００１４】
ここで、ＡＤ変換手段に対象信号供給手段から供給される対象信号は、予め設定された一定の基準電圧またはＡＤ変換の対象となるアナログ信号のいずれかである。
そして、対象信号が基準電圧であるときに取得されるＡＤ変換手段での変換結果としての基準電圧変換結果に従い、オフセットデータ生成手段にてオフセットデータを生成する。オフセットデータは、ＡＤ変換器毎に生成され、基準電圧に対応づけられた基準ＡＤ変換値に対する基準電圧変換結果のずれ量を表す。
【００１５】
例えばＡＤ変換器に０Ｖを入力すると理想的には０がＡＤ変換の結果として出力されるような場合に、０Ｖを基準電圧といい、０Ｖに対するこの場合の理想的な出力である０を基準ＡＤ変換値と称する。実際には、個々のＡＤ変換器毎に特性のばらつきが生じるため、０Ｖを入力しても０からずれた値が基準電圧変換結果として出力される。このずれ量を表すのがオフセットデータである。
【００１６】
更に、補正手段では、対象信号がアナログ信号であるときに取得されるＡＤ変換手段での変換結果をアナログ信号変換結果として、ＡＤ変換器毎に、該ＡＤ変換器でのアナログ信号変換結果に基づく被補正データから、該ＡＤ変換器でのオフセットデータ分をサンプリングポイント毎に除去したものをＡＤ変換結果として出力する。
【００１７】
なお、ここで称する基準電圧変換結果、およびオフセットデータはデータ（値）であり、アナログ信号変換結果およびＡＤ変換結果はデータ列であるものとする。
この様に構成された信号処理装置では、基準電圧をＡＤ変換した結果から、ＡＤ変換器毎にオフセットデータを算出すると共に、アナログ信号をＡＤ変換した結果からオフセットデータ分を除去する際に、全ての変換値に対して一律のオフセットデータを用いるのではなく、ＡＤ変換器毎に異なるオフセットデータを用いているため、各ＡＤ変換器の特性（オフセットデータ）が異なることによってＡＤ変換結果に表れる影響を除去することができる。
【００１８】
その結果、複数のＡＤ変換器の出力結果によって表される波形は、本来のアナログ信号により近い波形となる。従って、本発明の信号処理装置では、複数のＡＤ変換器により同一のアナログ信号をＡＤ変換する場合であっても、個々のＡＤ変換器の特性のばらつきによりＡＤ変換結果の精度が低下することを抑制できる。
【００１９】
ここで、オフセットデータは、請求項２に記載の様に、Ｍ（Ｍは２以上の整数）個の基準電圧変換結果の平均値とすることが望ましい。この様に構成された信号処理装置によると、ランダムノイズが抑制されるため、オフセットデータの精度を向上させることができる。
【００２０】
更に、オフセットデータをＭ個の変換結果の平均値とする場合、請求項３に記載の様に、オフセットデータの算出対象となる結果の個数Ｍを２のｋ（ｋは自然数）乗に設定することが望ましい。
【００２１】
この様に構成された信号処理装置によると、二進数で表されたＭ個の変換結果の加算値を下位ビット側にｋビットシフトさせることで平均値を求めることができるため、結果として、オフセットデータを算出する構成を簡易にすることができる。
【００２２】
また、補正手段は、請求項４に示す様に、基準電圧が供給される予め設定された一定の期間をオフセット期間とし、アナログ信号が供給される期間をＡＤ変換期間とする場合、該ＡＤ変換期間毎に、直前のオフセット期間で得られたオフセットデータを用いて補正処理を行う様に構成されることが望ましい。
【００２３】
つまり、上記構成では、まずオフセットデータが取得され、この後取得されたアナログ信号変換結果に対しては、毎回、オフセットデータを用いた補正処理が行われる。例えば、オフセット期間（ＯＴ１）、ＡＤ変換期間（ＡＴ１）、オフセット期間（ＯＴ２）、ＡＤ変換期間（ＡＴ２）、ＡＤ変換期間（ＡＴ３）、の順となる様に対象信号供給手段により基準電圧とアナログ信号とが切り替えられる場合、ＡＤ変換期間（ＡＴ１）で得られたアナログ信号変換結果については、オフセット期間（ＯＴ１）で得られたオフセットデータを用いて補正処理を行う。また、ＡＤ変換期間（ＡＴ２）、およびＡＤ変換期間（ＡＴ３）で得られたアナログ信号変換結果については、それぞれオフセット期間（ＯＴ２）で得られたオフセットデータを用いて補正処理を行う。
【００２４】
この様に構成された信号処理装置では、アナログ信号変換結果を取得する毎に補正処理を行うため、ＡＤ変換の変換結果の精度を向上させることができる。
ここで特に、対象信号供給手段は、請求項５に示す様に、オフセット期間とＡＤ変換期間とが交互に繰り返される様に、基準電圧とアナログ信号とを切り替えられる様に構成されてもよい。これによると、アナログ信号変換結果を取得する毎に、当該アナログ信号変換結果を取得する直前のオフセットデータを用いて補正処理を行うことができるため、オフセットデータの変動に追従した、応答性のよい補正処理を行うことができる。
【００２５】
従って、この様に構成された信号処理装置では、オフセットデータが比較的短時間で変動する場合であっても、上記発明と同様の効果が奏される。
ところで、対象信号であるアナログ信号にノイズが重畳しており、ノイズレベルと同程度のアナログ信号しか得られない場合、ノイズを除去してアナログ信号を強調する信号処理が必要となる。
【００２６】
そこで、請求項６に示す様に、同じＡＤ変換器について取得したＷ（Ｗは２以上の整数）回のアナログ信号変換結果の加算値を積算データとし、該積算データを被補正データとして、補正処理を行っても良い。
【００２７】
つまり、ＡＤ変換器毎に、複数回取得されたアナログ信号変換結果を、サンプリングポイント毎に加算するのである。これにより生成された積算データは、元の個々のアナログ信号変換結果と比較して、ノイズが抑制され、Ｓ／Ｎが向上したものとなる。結果として、ノイズに埋もれるようなアナログ信号であっても、ＡＤ変換結果を得ることが可能となり、ＡＤ変換の精度を向上させることができる。
【００２８】
なお、積算データを被補正データとして補正処理を行う場合には、補正手段は、請求項７に示す様に、ＡＤ変換期間がＷ回繰り返される毎に、直前のオフセット期間に得られたＷ個のオフセットデータを加算したデータを加算オフセットデータとして、該加算オフセットデータをオフセットデータとして用いて補正処理を行う。
【００２９】
この様に構成された信号処理装置は、請求項８に示す様に、予め定められた角度範囲内にレーダ波を照射し、照射したレーダ波の物標からの反射波を受信し、受信した反射波の強度に応じた受信信号を出力するレーダ手段を備える様に構成されてもよい。この場合、対象信号供給手段は、受信信号をアナログ信号とする様に構成される。
【図面の簡単な説明】
【００３０】
【図１】第１実施形態の構成を示すブロック図である。
【図２】測距部の構成を示すブロック図である。
【図３】第１加算器、第２加算器等、各部の動作タイミングを示すタイミング図である。
【図４】ＦＦ、ＤＰＲＡＭ等、各部の動作タイミングを示すタイミング図である。
【図５】補正部等の動作タイミングを示すタイミング図である。
【図６】第２実施形態の構成を示すブロック図である。
【図７】積算部の作動を示す説明図である。
【図８】積算部の動作タイミングを示すタイミング図である。
【図９】従来の信号処理装置のサンプリング方法を示す説明図である。
【図１０】従来の信号処理装置におけるＡＤ変換器のゼロ点オフセットデータを示す説明図である。
【図１１】（ａ）は従来の信号処理装置における二つのＡＤ変換器の出力の理想波形からのずれを示す説明図であり、（ｂ）は従来の信号処理装置における二つのＡＤ変換器の出力を合成した波形を示す説明図である。
【発明を実施するための形態】
【００３１】
本発明の実施形態を図面と共に説明する。
以下の実施形態では、車両に搭載され、レーダ波としてパルス状のレーザ光を送信し、その反射波を受信し、レーザ光の送信タイミングから反射波の受信タイミングまでの時間差を計測することで、レーザ光を反射した物標に関する情報（距離、相対速度等）を求めるレーザレーダ装置に、本発明の信号処理装置を適用した例について説明する。なお以下では、レーザ光を送信し、該レーザ光の送信タイミングからレーザ光を反射した物標との距離を求める一連の処理を、測距処理と称する。
【００３２】
［第１実施形態］
＜全体構成＞
図１は、本発明が適用されたレーザレーダ装置１の全体構成を表すブロック図である。
【００３３】
レーザレーダ装置１は、送信タイミング信号ＳＴに従ってレーザ光を車両前方の予め定められた角度範囲内の領域（以下、照射領域と称する）に向けて照射する発光部１０と、レーザ光を反射した物標からの反射光を受光して受光強度に応じた電気信号（受信信号ＲＳ）に変換する受光部２０と、を備えている。
【００３４】
また、レーザレーダ装置１は、測距開始信号ＳＳに従って発光部１０に供給する送信タイミング信号ＳＴを生成すると共に、受光部２０から供給される受信信号ＲＳに基づいてレーザ光を反射した物標との距離を測定する測距部３０と、測距部３０に供給する測距開始信号ＳＳを生成するとともに、測距部３０での測距データＤＤから、照射領域に存在する物標を検出し、その物標に関する情報（距離、相対速度等）を生成する信号処理部４０とを備えている。
【００３５】
＜発光部＞
発光部１０は、レーザ光を発生するレーザダイオード（ＬＤ）等からなる発光素子１１と、送信タイミング信号ＳＴに従って発光素子１１を駆動するＬＤ駆動回路１２と、レーザ光が照射領域に照射される様に発光素子１１から放射されるレーザ光の照射範囲を調整するスキャナ機構部１４と、送信タイミング信号ＳＴに従ってスキャナ機構部１４を駆動して二次元的なビームスキャンを実現するスキャナ駆動回路１５と、を備えている。
【００３６】
発光部１０は、送信タイミング信号ＳＴが入力される毎に毎回、レーザ光の照射方向を定めた後にレーザ光を照射するように構成されている。
＜受光部＞
受光部２０は、レーザ光を反射した物標からの反射光を集光する受光レンズ２１と、受光レンズ２１を介して受光した反射光の受光強度に応じた電圧値を有する電気信号を発生させる受光素子２２と、受光素子２２からの電気信号を増幅するアンプ２３と、を備えている。アンプ２３により増幅された電気信号は、受信信号ＲＳとして測距部３０に出力される。
【００３７】
＜信号処理部＞
信号処理部４０は、ＣＰＵ、ＲＯＭ、ＲＡＭ等により構成された周知のマイクロコンピュータからなる。信号処理部４０は、測距処理の開始を指示する測距開始信号ＳＳを出力する。
【００３８】
＜測距部＞
図２は、測距部３０の構成を示すブロック図である。
測距部３０は、受光部２０から入力された受信信号ＲＳをＡＤ変換するＡＤ変換出力部５０と、ＡＤ変換出力部５０による受信信号ＲＳのＡＤ変換の結果に基づいて受信信号ＲＳが受信された時刻である受信タイミングを算出する受信タイミング算出部１２０と、を備えている。また、測距部３０は、送信タイミング信号ＳＴが出力された時刻を送信タイミングとして、該送信タイミングから受信タイミングまでの時間差に基づいて物標までの距離を算出する距離算出部１４０を備えている。
【００３９】
＜ＡＤ変換出力部＞
ＡＤ変換出力部５０は、測距部３０内で用いられるクロックを生成するクロック生成部５８と、ＡＤ変換の対象となる対象信号として、受信信号ＲＳまたは基準電圧（本実施形態では０Ｖのアナログ電圧）のいずれかを選択して供給する対象信号供給部５２と、を備えている。
【００４０】
また、ＡＤ変換出力部５０は、対象信号供給部５２から供給される対象信号をクロック生成部５８にて生成されたクロックに従ってＡＤ変換する二つのＡＤ変換器を有するＡＤ変換部６８と、ＡＤ変換部６８にてＡＤ変換されたデータに基づいて被補正データを生成する被補正データ生成部８６と、を備えている。
【００４１】
さらに、ＡＤ変換出力部は、ＡＤ変換部６８でのＡＤ変換器毎の測定誤差を表すオフセットデータを生成するオフセットデータ生成部７６と、オフセットデータ生成部７６にて生成されたオフセットデータに基づき被補正データを補正してサンプリングデータＳＤを生成する補正部１００と、を備えている。
【００４２】
＜クロック生成部＞
クロック生成部５８は、補正部１００から出力されるサンプリングデータＳＤのサンプリング周期の２倍の周期を有したＡＤ変換用のクロックである第１クロックＣＫ１を生成するＡＤクロック生成部６２と、第１クロックＣＫ１を反転させることで、第１クロックＣＫ１と同じ周波数で、位相がπ［ｒａｄ］異なる第２クロックＣＫ２を生成する否定論理回路６４と、を備えている。
【００４３】
また、クロック生成部５８は、被補正データ生成部８６、補正部１００、受信タイミング算出部１２０、および距離算出部１４０の動作クロックとなるロジッククロックＬＣＫを生成するロジッククロック生成部６６を備えている。
【００４４】
なお、ロジッククロックＬＣＫは、第１クロックＣＫ１および第２クロックＣＫ２と同じ周波数に設定されている。
＜対象信号供給部＞
対象信号供給部５２は、切替指令信号ＳＣに従って、受光部２０から入力される受信信号ＲＳおよび基準電圧のうちいずれか一方を選択して、これを対象信号としてＡＤ変換部６８に出力する信号切替部５６を備えている。
【００４５】
また、対象信号供給部５２は、測距開始信号ＳＳが入力されると、予め設定されたスケジュールに従って、対象信号が切り替わるように信号切替部５６を制御するための切替指令信号ＳＣを生成すると共に、対象信号として受信信号ＲＳのＡＤ変換を開始するタイミングで、被補正データ生成部８６、補正データ生成部、補正部１００、および発光部１０の動作に用いる送信タイミング信号ＳＴを生成する切替制御部５４を備えている。
【００４６】
以下では、対象信号として基準電圧を供給する期間をオフセット期間ＯＴと称し、対象信号として受信信号ＲＳを供給する期間をＡＤ変換期間ＡＴと称する。オフセット期間ＯＴは、Ｍ個のＡＤ変換結果を取得するのに要する時間以上に設定され、ＡＤ変換期間ＡＴは、当該装置１の最大検知距離をレーザ光が往復するに要する時間より十分に長い時間となるように設定されている（図３参照）。
【００４７】
ここで、Ｍは、２のｋ乗個に設定されている。
切替制御部５４は、信号処理部４０から測距開始信号ＳＳが入力されることをきっかけとして、オフセット期間ＯＴとＡＤ変換期間ＡＴとが交互に切り替わるように、信号切替部５６を制御する切替指令信号ＳＣを出力する様に構成されている。以下では、切替指令信号ＳＣが出力されてから、引き続き次の切替指令信号ＳＣが出力されるまでの期間を、基本測定期間ＢＴと称する。
【００４８】
なお、切替制御部５４は、ＡＤ変換期間ＡＴの開始後、後述する被補正データ生成部８６での動作遅延時間ＷＴだけ遅れたタイミングで送信タイミング信号ＳＴを出力する様に構成されている。
【００４９】
また、信号切替部５６は、切替指令信号ＳＣがアクティブレベルの時に基準電圧を出力し、切替指令信号ＳＣが非アクティブレベルの時に受信信号ＲＳを出力する様に構成されている。
【００５０】
＜ＡＤ変換部＞
ＡＤ変換部６８は、信号切替部５６から供給される対象信号を、第１クロックＣＫ１に従って繰り返しＡＤ変換する第１ＡＤ変換器７２と、第２クロックＣＫ２に従って繰り返しＡＤ変換する第２ＡＤ変換器７４とからなる。
【００５１】
ここで、各ＡＤ変換器において、サンプリングされた個々のデータは、Ｐビットの二進数で表されている。
以下では、対象信号が基準電圧である時に、第１ＡＤ変換器７２から出力されるＡＤ変換結果を第１基準電圧変換結果Ｚ１［ｉ］、第２ＡＤ変換器７４から出力されるＡＤ変換結果を第２基準電圧変換結果Ｚ２［ｉ］と称し、対象信号が受信信号ＲＳである時に、第１ＡＤ変換器７２から出力されるＡＤ変換結果を第１ＡＤ変換結果Ｄ１［ｉ］、第２ＡＤ変換器７４から出力されるＡＤ変換結果を第２ＡＤ変換結果Ｄ２［ｉ］と称する。
【００５２】
＜オフセットデータ生成部＞
オフセットデータ生成部７６は、第１クロックＣＫ１に従って、第１ＡＤ変換器７２にてＡＤ変換された結果を順次加算する第１加算器８２と、第２クロックＣＫ２に従って、第２ＡＤ変換器７４にてＡＤ変換された結果を順次加算する第２加算器８４とからなり、第１ＡＤ変換器７２のオフセットデータとして第１オフセットデータＡＺ１を生成し、第２ＡＤ変換器７４のオフセットデータとして第２オフセットデータＡＺ２を生成するように構成されている。
【００５３】
ここで、第１加算器８２および第２加算器８４は、切替指令信号ＳＣがアクティブレベルである間、作動する様に構成されている。
つまり、対象信号供給部５２から対象信号として基準電圧が供給される間、第１加算器８２は、第１基準電圧変換結果Ｚ１［ｉ］（ｉ＝１、２、・・・Ｍ）をＭ回順次加算して第１加算データＳ１（＝Ｓ１［Ｍ］）を生成し、同様に、第２加算器８４は、第２基準電圧変換結果Ｚ２［ｉ］をＭ回順次加算して第２加算データＳ２（＝Ｓ２［Ｍ］）を生成するように構成されている。
【００５４】
但し、Ｓ１［ｉ］は、ｉ個の第１基準電圧変換結果Ｚ１［１］〜Ｚ１［ｉ］を加算した時点での第１加算データの経過値を示す。また、Ｓ１（＝Ｓ１［Ｍ］）は、Ｍ個の第１基準電圧変換結果Ｚ１［１］〜Ｚ１［Ｍ］を加算し終えた時点での第１加算データの値であり、式（１）で表される。
【００５５】
【数１】
【００５６】
ここで、基準電圧に対応づけられＡＤ変換値として理想的に出力されるべき値を基準ＡＤ変換値と称する。基準電圧が０Ｖの場合の基準ＡＤ変換値が０であるとすると、個々の第１基準電圧変換結果Ｚ１［ｉ］および第２基準電圧変換結果Ｚ２［ｉ］は、そのまま、基準ＡＤ変換値からのずれ量を表すことになる。これらのずれ量は、各ＡＤ変換器に固有の値であり、ＡＤ変換を実施する毎に一貫して生じている。
【００５７】
また、オフセットデータ生成部７６は、Ｐビットの二進数で表された第１加算データＳ１（＝Ｓ１［Ｍ］）および第２加算データＳ２（＝Ｓ２［Ｍ］）のうち、それぞれ、下位ｋビットを切り捨てたデータ、即ち、第１加算データＳ１および第２加算データＳ２の下位側から（ｋ＋１）番目のビットをＬＳＢとする（Ｐ―ｋ）ビットのデータを、第１加算器出力Ａ１（＝Ａ１［Ｍ］）、第２加算器出力Ａ２（＝Ａ２［Ｍ］）として出力するように構成されている。
【００５８】
但し、Ａ１［ｉ］は、ｉ個の第１基準電圧変換結果Ｚ１［１］〜Ｚ１［ｉ］を加算した時点での第１加算器出力の経過値を示す。また、Ａ１（＝Ａ１［Ｍ］）は、Ｍ個の第１基準電圧変換結果Ｚ１［１］〜Ｚ１［Ｍ］を加算し終えた時点での第１加算器出力のデータの値である。
【００５９】
つまり、第１加算器出力Ａ１および第２加算器出力Ａ２は、第１加算データＳ１および第２加算データＳ２を、それぞれ、下位ビット側にｋビットシフトさせたデータ、即ち、２のｋ乗で除して少数点以下を切り捨てたデータとなる。
【００６０】
第１加算器出力Ａ１［Ｍ］を例にとると、第１加算器出力Ａ１［Ｍ］は式（２）で表される。
【００６１】
【数２】
【００６２】
上述のように、Ｍは２のｋ乗に設定されていることから、Ｐビットの二進数で表された第１加算データＳ１［Ｍ］を下位ビット側にｋビットシフトさせて第１加算器出力Ａ１［Ｍ］を得ることは、Ｍ個の第１基準電圧変換結果Ｚ１[ｉ]の平均値を算出することに相当する。第２加算器出力Ａ２［Ｍ］についても同様である。
【００６３】
このように算出される第１加算器出力Ａ１［Ｍ］および第２加算器出力Ａ２［Ｍ］は、それぞれ、第１オフセットデータＡＺ１および第２オフセットデータＡＺ２として、オフセットデータ生成部７６から出力される。
【００６４】
つまり、Ｍは、第１オフセットデータＡＺ１および第２オフセットデータＡＺ２の算出対象となる、第１ＡＤ変換結果Ｄ１［ｉ］および第２ＡＤ変換結果Ｄ２［ｉ］の個数を示している。
【００６５】
なお、第１ＡＤ変換器７２は第１クロックＣＫ１の動作エッジ（ここでは立ち上がり）で動作し、第２ＡＤ変換器７４は第２クロックＣＫ２の動作エッジ（ここでは立ち上がり）で作動する。
【００６６】
図３は、第１加算器、第２加算器等、各部の動作タイミングを示すタイミング図である。
図３に示す様に、切替指令信号ＳＣが非アクティブレベル（ローレベル）からアクティブレベル（ハイレベル）に切り替えられる（時刻ｔ１参照）と、第１ＡＤ変換器７２および第２ＡＤ変換器７４への基準電圧（対象信号）の供給が開始され、その後、クロックの最初の動作エッジ（ここでは立ち上がり）で、第１加算器８２の第１加算データＳ１［ｉ］および第２加算器８４の第２加算データＳ２［ｉ］がリセットされる（時刻ｔ２、ｔ３参照）。
【００６７】
また、第１ＡＤ変換器７２および第２ＡＤ変換器７４は、クロックの最初の動作エッジでＡＤ変換を開始し（時刻ｔ２、ｔ３参照）、以後、動作クロック毎に、第１基準電圧変換結果Ｚ１［ｉ］および第２基準電圧変換結果Ｚ２［ｉ］を出力する。
【００６８】
つまり、第１基準電圧変換結果Ｚ１［ｉ］および第２基準電圧変換結果Ｚ２［ｉ］は、クロックの半周期分ずつずれたタイミングで、交互に出力され、第１加算器８２および第２加算器８４に供給される。
【００６９】
なお、切替指令信号ＳＣは、第１クロックＣＫ１、第２クロックＣＫ２のＭ（＝４）周期分だけアクティブレベルに保持された後、非アクティブレベルに切り替えられるため（時刻ｔ６参照）、第１ＡＤ変換器７２および第２ＡＤ変換器７４は、基準電圧をＭ回ずつＡＤ変換することになる。つまり、クロックの動作エッジ毎に、順次、第１基準電圧変換結果Ｚ１［１］〜Ｚ１［Ｍ］および第２基準電圧変換結果Ｚ２［１］〜Ｚ２［Ｍ］が出力されることになる。
【００７０】
第１加算器８２および第２加算器８４は、第１加算データＳ１［ｉ］および第２加算データＳ２［ｉ］のリセット後、クロックの動作エッジ毎に、第１基準電圧変換結果Ｚ１［ｉ」および第２基準電圧変換結果Ｚ２［ｉ］を、それぞれ順次加算することで、第１加算データＳ１［ｉ］および第２加算データＳ２［ｉ］を更新する（時刻ｔ４、ｔ５参照）。
【００７１】
また、Ｍ個目の第１基準電圧変換結果Ｚ１［Ｍ］および第２基準電圧変換結果Ｚ２［Ｍ］、これらＺ１［Ｍ］、Ｚ２［Ｍ］が反映された第１加算データＳ１［Ｍ］および第２加算データＳ２［Ｍ］は、切替指令信号ＳＣが非アクティブレベルに切り替わった後に出力され（時刻ｔ７、ｔ８参照）、以降、次にリセットが行われるまで、Ｓ１［Ｍ］およびＳ２［Ｍ］の値が保持される。
【００７２】
第１加算データＳ１および第２加算データＳ２の下位Ｋビットを除いた値である第１加算器出力Ａ１および第２加算器出力Ａ２はそれぞれ、送信タイミング信号ＳＴが出力されるまでの間に、ロジッククロックＬＣＫに従って、第１オフセットデータＡＺ１および第２オフセットデータＡＺ２として補正部１００に取り入れられる（時刻ｔ９参照）。
【００７３】
なお、切替制御部５４は、切替指令信号ＳＣを非アクティブレベルに切り替えてから、予め定めた時間の経過後、送信タイミング信号ＳＴを出力する（時刻ｔ１０参照）。
＜被補正データ生成部＞
図２に戻り、被補正データ生成部８６は、第１クロックＣＫ１に従って第１ＡＤ変換結果Ｄ１［ｉ］（ｉ＝１、２、・・・）をラッチするフリップフロップ（ＦＦ）８８と、第１クロックＣＫ１に従ってＦＦ８８の出力をラッチするＦＦ８９と、第２クロックＣＫ２に従って第２ＡＤ変換結果Ｄ２［ｉ］をラッチするＦＦ９１と、第１クロックＣＫ１に従ってＦＦ９１の出力をラッチするＦＦ９２と、を備えている。
【００７４】
また、被補正データ生成部８６は、ＦＦ８９およびＦＦ９２の出力を記憶するデュアルポートＲＡＭ（ＤＰＲＡＭ）９４と、ＤＰＲＡＭ９４へのデータの書き込みを許可する書込イネーブル信号ＷＥおよびデータを書き込む際の書込アドレスＡＷを生成する書込アドレス生成部９６と、ＤＰＲＡＭ９４からのデータの読み出しを許可する読出イネーブル信号ＲＥおよびデータを読み出す際の読出アドレスＡＲを生成する読出アドレス生成部９８と、を備えている。
【００７５】
なお、ＤＰＲＡＭ９４は、ＦＦ８９およびＦＦ９２の出力、即ち、時間的に連続する二つのサンプリングポイントでの第１ＡＤ変換結果Ｄ１［ｉ］、第２ＡＤ変換結果Ｄ２［ｉ］の書き込みを同時に行い、書き込まれた第１ＡＤ変換結果Ｄ１［ｉ］、第２ＡＤ変換結果Ｄ２［ｉ］を、ひとつずつ読み出すように構成されている。
【００７６】
つまり、第１ＡＤ変換結果Ｄ１［ｉ］、第２ＡＤ変換結果Ｄ２［ｉ］がＰビットで表され、ＡＤ変換部がｎ個（本実施形態ではｎ＝２）のＡＤ変換器で構成されているものとして、ＤＰＲＡＭ９４の書き込み側ではｎ×Ｐビット単位でデータが処理され、読み出し側ではＰビット単位でデータが処理されるように構成されている。
【００７７】
なお、ＤＰＲＡＭ９４への書込データは、ＦＦ８９の出力（Ｄ１［ｉ］）が下位データＬ［ｉ］となり、ＦＦ９２の出力（Ｄ２［ｉ］）が上位データＨ［ｉ］となり、ＤＰＲＡＭ９４から読み出す時には、書込データの下位データＬ［ｉ］（Ｐビット）、書込データの上位データＨ［ｉ］（Ｐビット）の順に読み出されるように設定されている。
【００７８】
つまり、読出データＲＤ［ｋ］（ｋ＝１、２、・・・）は、奇数番目が第１ＡＤ変換結果Ｄ１［（ｋ＋１）／２］で構成され、偶数番目が第２ＡＤ変換結果Ｄ２［ｋ／２］で構成されることになる。この読出データＲＤ［ｉ］は、上述の被補正データに相当する。
【００７９】
書込アドレス生成部９６は、送信タイミング信号ＳＴが出力されてから予め定められた動作遅延時間ＷＴの経過後から、レーザ光が最大検出距離を往復するのに要する時間である検知期間Ｔａｄが経過するまでの間、ＤＰＲＡＭ９４へ書込イネーブル信号ＷＥを出力すると共に、この検知期間Ｔａｄの間、予め設定されたＱ個の書込アドレスＡＷを、第１クロックＣＫ１の動作タイミング毎に出力する。但し、第１クロックＣＫ１の周期をＴｃｙとして、書込アドレスＡＷの発生個数Ｑは、Ｑ＝Ｔａｄ／Ｔｃｙである。つまり、検知期間Ｔａｄの間に、２Ｑ個のサンプリングポイントについてＡＤ変換が実行され、そのＡＤ変換結果がＤＰＲＡＭに格納されることになる。
【００８０】
ここでいう動作遅延時間ＷＴとは、送信タイミング信号ＳＴが出力されてから、最初の第１ＡＤ変換結果Ｄ１［ｉ］および第２ＡＤ変換結果Ｄ２［ｉ］が、（書込データの下位データＬ［ｉ］および上位データＨ［ｉ］として）ＤＰＲＡＭ９４の入力端に出現するまでの時間であり、第１クロックＣＫ１のクロック数で定められている。
【００８１】
読出アドレス生成部９８は、ＤＰＲＡＭ９４に最初のデータが書き込まれてから予め定められた待機時間ＤＴを経過すると、ＤＰＲＡＭ９４に読出イネーブル信号ＲＥを出力すると共に、読出アドレスＡＲの生成を開始する。読出アドレス生成部９８は、ＤＰＲＡＭ９４の読出クロック（ＣＫＢ）と同じロジッククロックＬＣＫに従って作動し、Ｐビットのデータの読み出しを２×Ｑ回繰り返すように読出アドレスＡＲを生成する。
【００８２】
図４は、各ＦＦ８８、８９、９１、９２、ＤＰＲＡＭ９４等各部の動作タイミングを示すタイミング図である。簡単のため、図４では、Ｑ＝３、Ｍ＝４、ｋ＝２とする。
ここで、ＦＦ８８、８９、９２、書込アドレス生成部９６、およびＤＰＲＡＭ９４の書込みは、第１クロックＣＫ１の動作エッジ（ここでは立ち上がり）で動作する。一方、ＦＦ９１は第２クロックＣＫ２の動作エッジ（ここでは立ち上がり）で動作し、読出アドレス生成部９８およびＤＰＲＡＭ９４の読み出しは、ロジッククロックＬＣＫの動作エッジ（ここでは立ち上がり）で作動する。
【００８３】
切替指令信号ＳＣが非アクティブレベルに切り替えられ、送信タイミング信号ＳＴが出力されると（時刻ｔ１０参照）、発光部１０はレーザ光を照射し、第１ＡＤ変換器７２および第２ＡＤ変換器７４への受信信号ＲＳ（対象信号）の供給が開始される。
【００８４】
送信タイミング信号ＳＴは、第１クロックＣＫ１の動作エッジに同期して出力され、第１ＡＤ変換器７２はその次の動作エッジで動作を開始し（時刻ｔ１１参照）、第２ＡＤ変換器７４は第１ＡＤ変換器７２の動作開始から半クロック遅れた第２クロックＣＫ２の動作エッジで動作を開始する（時刻ｔ１２参照）。以後、動作クロックの動作エッジ毎に、第１ＡＤ変換結果Ｄ１［ｉ］および第２ＡＤ変換結果Ｄ２［ｉ］を、Ｑ（＝３）周期分出力する。
【００８５】
ＦＦ８８、９１は、動作エッジ毎に、第１ＡＤ変換結果Ｄ１［ｉ］および第２ＡＤ変換結果Ｄ２［ｉ］をラッチし、ＦＦ８９、９２に出力する（時刻ｔ１１、ｔ１２参照）。
つまり、第１ＡＤ変換結果Ｄ１［ｉ］および第２ＡＤ変換結果Ｄ２［ｉ］は、クロックの半周期分ずつずれたタイミングで、ＦＦ８９、９２に出力される。
【００８６】
ＦＦ８９、９２は、動作クロック毎に、ＦＦ８８、９１から出力された第１ＡＤ変換結果Ｄ１［ｉ］および第２ＡＤ変換結果Ｄ２［ｉ］を、第１クロックＣＫ１の動作エッジでラッチする（時刻ｔ１３参照）。
【００８７】
つまり、第１ＡＤ変換結果Ｄ１［ｉ］および第２ＡＤ変換結果Ｄ２［ｉ］は、同じタイミングで、ＤＰＲＡＭ９４に出力され（時刻ｔ１４参照）、その次の第１クロックＣＫ１の動作エッジで、同時にＤＰＲＡＭ９４に書き込まれる（時刻ｔ１５参照）。以後、動作エッジ毎に合計Ｑ（＝３）回の書き込みを繰り返す。
【００８８】
読出アドレス生成部９８は、ＤＰＲＡＭ９４に最初のデータが書き込まれてから予め定められた待機時間ＤＴ（時刻ｔ１６〜時刻ｔ１７参照）の経過後、ロジッククロックＬＣＫの動作エッジ毎に、ＤＰＲＡＭ９４に書き込まれた順、且つ、同時に書き込まれたデータの中では、下位データＬ［１］、上位データＨ［１］の順に、合計２×Ｑ（＝６）回の読み出しを行う（時刻ｔ１７〜時刻ｔ１９参照）。
【００８９】
＜補正部＞
補正部１００は、送信タイミング信号ＳＴが出力された後、読出イネーブル信号ＲＥがアクティブレベル（ここではハイレベル）に切り替えられると、読出データＲＤ［ｉ］の読み出しを開始し、読出イネーブル信号ＲＥがアクティブレベルに保持されている間、読み出しを継続する。
【００９０】
補正部１００は、ＤＰＲＡＭ９４から奇数番目の読出データＲＤ［ｉ］が読み出されると、これを第１オフセットデータＡＺ１で減算し、偶数番目の読出データＲＤ［ｉ］が読み出されると、これを第２オフセットデータＡＺ２で減算し、これら減算結果を、サンプリングデータＳＤ［ｉ］として出力するように構成されている。
【００９１】
なお、このような補正部１００は、具体的には、ロジッククロックＬＣＫの動作エッジ毎に、第１オフセットデータＡＺ１および第２オフセットデータＡＺ２のいずれかを選択して出力するセレクタ、ＤＰＲＡＭ９４から読み出した読出データＲＤ［ｉ］から、セレクタから出力されるオフセットデータを減算する減算器によって構成することができる。
【００９２】
ここで、図５は、補正部１００等の動作タイミングを示すタイミング図である。
補正部１００は、ロジッククロックＬＣＫの動作エッジ（ここでは立ち上がり）で作動する。
【００９３】
読出データＲＤ［ｉ］（ｉ＝１、２、・・・２Ｑ、簡単のため図６ではＱ＝３とする）が入力されると（時刻ｔ１１参照）、補正部１００は、ロジッククロックＬＣＫの最初の動作エッジで、最初の読出データＲＤ［１］すなわち第１ＡＤ変換結果Ｄ１［１］から第１オフセットデータＡＺ１を減算して最初のサンプリングデータＳＤ［１］とする（時刻ｔ１２参照）。以後、補正部１００は、ロジッククロックの動作タイミング毎に、２個目の読出データＲＤ［２］すなわち第２ＡＤ変換結果Ｄ２［１］から第２オフセットデータＡＺ２を減算して２個目のサンプリングデータＳＤ［２］とし（時刻ｔ１１参照）、３個目の読出データＲＤ［３］すなわち第１ＡＤ変換結果Ｄ１［２］から第１オフセットデータＡＺ１を減算して３個目のサンプリングデータＳＤ［３］とする（時刻ｔ１１参照）・・・という様に、読出データＲＤ［ｉ］から第１オフセットデータＡＺ１又は第２オフセットデータＡＺ２を減算する補正処理を２×Ｑ（＝６）回実行する（時刻ｔ１１参照）。
【００９４】
また、補正部１００は、最初のサンプリングデータＳＤ［１］を出力してから、２Ｑ（＝６）番目のサンプリングデータＳＤ［２Ｑ］を出力するまでの間（時刻１２〜ｔ１３参照）、アクティブレベルに保持されたサンプリングデータ有効信号ＳＤＡを出力する。
【００９５】
なお、サンプリングデータＳＤ［ｉ］およびサンプリングデータ有効信号ＳＤＡは、基本測定期間ＢＴが繰り返される毎に毎回出力される。
＜受信タイミング信号算出部および距離算出部＞
受信タイミング算出部１２０は、補正部１００からのサンプリングデータ有効信号ＳＤＡがアクティブレベルに保持されている間、補正部１００から入力されるサンプリングデータＳＤ［ｉ］に基づいて、受信信号ＲＳの受信タイミングを算出する。受信タイミング算出部１２０にて算出された受信タミング（例えば、サンプリングデータＳＤ［ｉ］が示す波形がピークとなるタイミング）に基づき、距離算出部１４０は、物標までの距離を算出して測距データＤＤを生成し、該測距データＤＤを信号処理部４０に出力する。
【００９６】
なお、受信タイミング算出部１２０および距離算出部１４０にて実行される処理は、本発明の主要部ではなく、周知の処理であるため、その詳細についての説明は省略する。
＜効果＞
以上説明したように、本実施形態のレーザレーダ装置１におけるＡＤ変換出力部５０では、０Ｖの電圧（基準電圧）をＡＤ変換した結果から、第１ＡＤ変換器７２および第２ＡＤ変換器７４毎に、第１オフセットデータＡＺ１および第２オフセットデータＡＺ２を算出する。そして、受信信号ＲＳをＡＤ変換した結果からオフセットデータ分を除去する際に、全てのＡＤ変換値に対して一律のオフセットデータを用いるのではなく、第１ＡＤ変換結果Ｄ１[ｉ]に対しては第１オフセットデータＡＺ１を用い、第２ＡＤ変換結果Ｄ２[ｉ]に対しては第２オフセットデータＡＺ２を用いている。
【００９７】
これにより、第１ＡＤ変換器７２および第２ＡＤ変換器７４の特性（オフセットデータ）がそれぞれ異なることによりＡＤ変換結果に表れる影響が、除去される。
従って、本実施形態のレーザレーダ装置１のＡＤ変換出力部５０では、第１ＡＤ変換器７２および第２ＡＤ変換器７４という二個（ｎ＝２）のＡＤ変換器の出力結果によって表される波形は、本来の受信信号ＲＳにより近い波形となる。従って、二個のＡＤ変換器により同一の受信信号ＲＳをＡＤ変換する場合であっても、個々のＡＤ変換器の特性のばらつきによりＡＤ変換結果の精度が低下することを抑制できる。結果として、個々のＡＤ変換器の動作上限速度以上の速さで、精度の良いＡＤ変換を実現することができる。
【００９８】
また、本実施形態のＡＤ変換出力部５０では、第１オフセットデータＡＺ１および第２オフセットデータＡＺ２を、Ｍ個の第１基準電圧変換結果Ｚ１［ｉ］および第２基準電圧変換結果Ｚ２［ｉ］の平均値としている。これによると、ランダムノイズが抑制されるため、第１オフセットデータＡＺ１および第２オフセットデータＡＺ２の精度を向上させることができる。
【００９９】
さらにまた、本実施形態のＡＤ変換出力部５０では、Ｍを２のｋ（ｋは自然数）乗に設定している。これにより、二進数で表されたＭ個の第１基準電圧変換結果Ｚ１［ｉ］および第２基準電圧変換結果Ｚ２［ｉ］の加算値を下位ビット側にｋビットシフトさせることで、平均値である第１オフセットデータＡＺ１および第２オフセットデータＡＺ２を求めることができる。結果として、第１オフセットデータＡＺ１および第２オフセットデータＡＺ２を算出する構成を簡易にすることができる。
【０１００】
また、本実施形態のＡＤ変換出力部５０は、オフセット期間ＯＴとＡＤ変換期間ＡＴとが交互に繰り返される様に、基準電圧と受信信号ＲＳとが切り替えられる様に構成されている。
【０１０１】
これによると、第１ＡＤ変換結果Ｄ１［ｉ］および第２ＡＤ変換結果Ｄ２［ｉ］を取得する毎に、当該第１ＡＤ変換結果Ｄ１［ｉ］および第２ＡＤ変換結果Ｄ２［ｉ］を取得する直前の第１オフセットデータＡＺ１および第２オフセットデータＡＺ２を用いて補正処理を行うことができるため、第１オフセットデータＡＺ１および第１オフセットデータＡＺ２に変動があった場合でも、最新のデータを用いて補正処理を行うことができる。
【０１０２】
従って、本実施形態のレーザレーダ装置１のＡＤ変換出力部５０では、第１オフセットデータＡＺ１および第２オフセットデータＡＺ２が比較的短時間で変動する場合であっても、変動に追従した、応答性のよい補正処理を行うことができる。
【０１０３】
［発明との対応］
本実施形態におけるＡＤ変換出力部５０が特許請求の範囲における「信号処理装置」に相当し、対象信号供給部５２が特許請求の範囲における「対象信号供給手段」に相当する。また、ＡＤ変換部６８が特許請求の範囲における「ＡＤ変換手段」に相当し、オフセットデータ生成部７６が特許請求の範囲における「オフセットデータ生成手段」に相当する。
【０１０４】
さらにまた、補正部１００が特許請求の範囲における「補正手段」に相当し、発光部１０、受光部２０が特許請求の範囲における「レーダ手段」に相当する。
また、第１クロックＣＫ１および第２クロックＣＫ２が特許請求の範囲における「多層クロック」に相当し、第１ＡＤ変換器７２および第２ＡＤ変換器７４が特許請求の範囲における「ｎ個のＡＤ変換器」に相当し、受信信号ＲＳが特許請求の範囲における「アナログ信号」に相当する。
【０１０５】
さらにまた、第１基準電圧変換結果Ｚ１および第２基準電圧変換結果Ｚ２が特許請求の範囲における「基準電圧変換結果」に相当し、第１オフセットデータＡＺ１および第２オフセットデータＡＺ２が特許請求の範囲における「オフセットデータ」に相当する。また、第１ＡＤ変換結果Ｄ１および第２ＡＤ変換結果Ｄ２が特許請求の範囲における「アナログ信号変換結果」に相当し、読出データＲＤが特許請求の範囲における「被補正データ」に相当し、サンプリングデータＳＤが特許請求の範囲における「ＡＤ変換結果」に相当する。
【０１０６】
［第２実施形態］
次に、第２実施形態について説明する。
本実施形態では、ＡＤ変換出力部が積算部を備える点が第１実施形態とは異なっている。
【０１０７】
また、上記実施形態は、基本測定期間ＢＴ毎に毎回、第１オフセットデータＡＺ１および第２オフセットデータＡＺ２を取得し補正部にて読出データＲＤを補正するように構成されていたが、本実施形態は、積算部を備えることに伴い、基本測定期間ＢＴが予め設定されたＷ（Ｗは２以上の整数）回繰り返される毎に一回、補正部にて読出データＲＤを補正するように構成されている。以下では、基本測定期間ＢＴがＷ回繰り返される期間を積算測定期間ＩＴと称する。
【０１０８】
図６は、本実施形態の測距部３１の構成を示すブロック図である。以下、上記実施形態と異なる部分を中心に説明する。
＜オフセットデータ生成部＞
本実施形態では、オフセットデータ生成部７７にて生成される第１加算データＳ１および第２加算データＳ２が、上記実施形態とは異なり、積算部１１０に出力されている。以下では、積算測定期間ＩＴのうちｊ（ｊ＝１、２、・・・Ｗ）回目の基本測定期間ＢＴのときに、積算部１１０に出力される第１加算データＳ１を第１加算データＳ１［ｊ］と表し、第２加算データＳ２を第２加算データＳ２［ｊ］と表す。
【０１０９】
＜被補正データ生成部＞
本実施形態では、被補正データ生成部８６にて生成される読出データＲＤ［ｉ］が、上記実施形態とは異なり、積算部１１０に出力されている。以下では、積算測定期間ＩＴのうちｊ回目の基本測定期間ＢＴのときに、積算部１１０に出力される読出データＲＤ［ｉ］を読出データＲＤ［ｉ］＿ｊと表す。
【０１１０】
＜積算部＞
積算部１１０は、積算測定期間ＩＴの間、基本測定期間ＢＴが繰り返される毎に毎回、オフセットデータ生成部７７から入力される第１加算データＳ１［ｊ］を順次加算し、加算した結果として第１積算データＩ１（＝Ｉ１Ｗ）を生成し、同様に、第２加算データＳ２［ｊ］を基本測定期間ＢＴが繰り返される毎に毎回加算し、第２積算データＩ２（＝Ｉ２Ｗ）を生成するように構成されている。
【０１１１】
但し、Ｉ１ｊは、ｊ回目の基本測定期間ＢＴのときに、第１加算データＳ１［ｊ］を加算した時点での第１積算データの経過値を示す。また、Ｉ１Ｗは、Ｗ回目の基本測定期間ＢＴのときに、第１加算データＳ１［ｊ］を加算し終えた時点での第１積算データのであり、式（３）で表される。
【０１１２】
【数３】
【０１１３】
また、Ｉ２ｊはｊ回目の基本測定期間ＢＴのときに、第２加算データＳ２［ｊ］を加算した時点での第２積算データの経過値であり、Ｗ回目の基本測定期間ＢＴのときの第２積算データＩ２Ｗの値は、式（３）と同様に表される。
【０１１４】
なお、積算部１１０は、Ｐビットの二進数で表された第１積算データＩ１および第２積算データＩ２のうち、それぞれ、下位ｋビットを切り捨てたデータ、即ち、第１積算データＩ１Ｗよび第２積算データＩ２Ｗの下位側から（ｋ＋１）番目のビットをＬＳＢとする（Ｐ−ｋ）ビットのデータを、第１積算オフセットデータＢ１、および第２積算オフセットデータＢ２として出力するように構成されている。
【０１１５】
つまり、第１積算オフセットデータＢ１および第２積算オフセットデータＢ２は、それぞれ、第１積算データＩ１Ｗよび第２積算データＩ２Ｗを２のｋ乗で除して小数点以下を切り捨てたデータとなる。ここで、上記実施形態と同様に、Ｍは２のｋ乗個に設定されている。
【０１１６】
第１積算オフセットデータＢ１を例にとると、第１積算オフセットデータＢ１は式（４）で表される。
【０１１７】
【数４】
【０１１８】
すなわち、第１積算オフセットデータＢ１は、上記実施形態の第１オフセットデータＡＺ１を、基本測定期間ＢＴ毎に合計Ｗ回、順次加算したデータに相当する。同様に、第２積算オフセットデータＢ２は、上記実施形態の第２オフセットデータＡＺ２を、基本測定期間ＢＴ毎に合計Ｗ回、順次加算したデータに相当する。
【０１１９】
また、積算部１１０は、積算測定期間ＩＴの間、基本測定期間ＢＴが繰り返される毎に毎回、ＤＰＲＡＭ９４から読み出される２Ｑ個の読出データＲＤ［ｉ］＿ｊ（ｉ＝１、２、・・・２Ｑ、ｊ＝１、２、・・・Ｗ）をサンプリングポイント毎に加算するレジスタＲｉ（ｉ＝１、２、・・・２Ｑ）を有しており、Ｗ回目の基本測定期間ＢＴのときに、加算結果としてレジスタＲｉに記憶されているレジスタデータＲｉ［Ｗ］を順次読み出し、積算被補正データＩＲＤ［ｉ］として出力するように構成されている。
【０１２０】
ここで、読出データＲＤ［ｉ］の２Ｑ個のデータのうちの一つめデータである読出データＲＤ［１］を例にとると、レジスタデータＲ１［ｊ］は、ｊ回目の基本測定期間ＢＴのときに読出データＲＤ［１］＿ｊを加算した時点での加算値の経過値であり、式（５）で表される。
【０１２１】
【数５】
【０１２２】
二つめのデータである読出データＲＤ［２］に基づくレジスタデータＲ２［ｊ］〜２Ｑ個めのデータである読出データＲＤ［２Ｑ］に基づくレジスタデータＲ２Ｑ［ｊ］についても、同様に表される。
【０１２３】
つまり、レジスタデータＲｉ［Ｗ］は、第１ＡＤ変換結果Ｄ１［ｉ］および第２ＡＤ変換結果Ｄ２［ｉ］を、サンプリングポイント毎にＷ回加算したデータに相当する。
図７は、積算部１１０の作動を示す説明図である。すなわち、積算部１１０は、図７に示すように、送信タイミング信号ＳＴが出力される毎に、検知期間Ｔａｄの間に取得された読出データＲＤ［ｉ］＿ｊを、サンプリングポイント毎に加算する処理を繰り返している（合計Ｗ回）。また、図示していないが、積算部１１０は、切替指令信号ＳＣが出力される毎に第１オフセットデータＡＺ１および第２オフセットデータＡＺ２を取得し、送信タイミング信号ＳＴが出力される毎にそれぞれを順次加算する処理を繰り返している（合計Ｗ回）。
【０１２４】
ここで、図８は、積算部１１０の動作タイミングを示すタイミング図である。図８では、簡単のためＷ＝３、Ｑ＝３の場合を示す。
一回目（ｊ＝１）の切替指令信号ＳＣがアクティブレベルに切り替わると、積算部１１０は、第１積算データＩ１ｊ、第２積算データＩ２ｊ、およびレジスタデータＲ１［ｊ］〜Ｒ６［ｊ］をリセットする。
【０１２５】
切替指令信号ＳＣが非アクティブレベルに切り替わると、最初の第１クロックＣＫ１の動作エッジでオフセットデータ生成部７７の第１加算器８２から一回目の第１加算データＳ１［１］が出力される（時刻ｔ１参照）とともに、次の第２クロックＣＫ２の動作エッジで第２加算データＳ２［１］が出力される（時刻ｔ２参照）。
【０１２６】
次に、切替制御部５４により一回目の送信タイミング信号ＳＴが出力されると（時刻ｔ３参照）、最初のロジッククロックＬＣＫの動作エッジで、積算部１１０は、第１加算データＳ１［１］および第２加算データＳ２［１］を、それぞれ第１積算データＩ１１および第２積算データＩ２１とする（時刻ｔ４参照）。
【０１２７】
また、一回目の送信タイミング信号ＳＴが出力されると、最初のロジッククロックＬＣＫの動作エッジで、被補正データ生成部８６からの読出データＲＤ［ｉ］＿１の読出しが開始される。（時刻ｔ４参照）。
【０１２８】
読出データＲＤ［ｉ］＿１の読み出しが開始されてから、最初のロジッククロックＬＣＫの動作エッジで、積算部１１０は、読出データＲＤ［１］＿１をレジスタＲ１に格納する（時刻ｔ５参照）。つまり、レジスタデータＲ１［１］＝ＲＤ［１］＿１となる。以後、積算部１１０は、動作クロック毎に、読出データＲＤ［２］＿１〜ＲＤ［６］＿１を、レジスタデータＲ２［１］〜Ｒ６［１］として、レジスタＲ２〜Ｒ６に順次格納する（時刻ｔ５〜時刻ｔ６参照）。
【０１２９】
積算部１１０は、送信タイミング信号ＳＴが二回目（ｊ＝２）、三回目（ｊ＝３）と出力される（時刻ｔ７、ｔ１１参照）毎に毎回、第１加算データＳ１［２］、Ｓ１［３］、および第２加算データＳ２［２］、Ｓ２［３］を順次加算して第１積算データＩ１２、Ｉ１３および第２積算データＩ２２、Ｉ２３を生成する（時刻ｔ８、ｔ１２参照）。
【０１３０】
また、積算部１１０は、送信タイミング信号ＳＴが二回目（ｊ＝２）、三回目（ｊ＝３）と出力される（時刻ｔ７、ｔ１１参照）毎に毎回、読出データＲＤ［１］＿２〜ＲＤ［６］＿２、ＲＤ［１］＿３〜ＲＤ［６］＿３を、レジスタＲ１〜Ｒ６にて、サンプリングポイント毎に順次加算していく（時刻ｔ９〜ｔ１０、ｔ１３〜ｔ１５参照）。
【０１３１】
なお、送信タイミング信号ＳＴが三回目（ｊ＝３、Ｗ＝３）であるときは、積算部１１０は、第１積算データＩ１３および第２積算データＩ２３に基づく第１積算オフセットデータＢ１および第２積算オフセットデータＢ２を出力する。
【０１３２】
また、送信タイミング信号ＳＴが三回目（ｊ＝３、Ｗ＝３）であるときは、積算部１１０は、レジスタＲ１〜Ｒ６に格納されているレジスタデータＲ１［３］〜Ｒ６［３］を、ロジッククロックＬＣＫに従って順次読み出し、積算被補正データＩＲＤ［ｉ］として出力する（時刻ｔ１６参照）。
【０１３３】
第１積算オフセットデータＢ１、第２積算オフセットデータＢ２、および積算被補正データＩＲＤ［ｉ］は、いずれも、補正部１００に出力される。
＜補正部＞
補正部１００は、上記実施形態とは異なり、送信タイミング信号ＳＴがＷ回入力される毎に一回作動するように構成されている。また、上記実施形態の読出データＲＤ［ｉ］に代わり積算被補正データＩＲＤ［ｉ］（ｉ＝１、２、・・・２Ｑ）が入力され、第１オフセットデータＡＺ１に代わり第１積算オフセットデータＢ１が入力され、第２オフセットデータＡＺ２に代わり第２積算オフセットデータＢ２が入力されている。
【０１３４】
つまり、補正部１００は、積算部１１０のレジスタＲ１〜Ｒ６に保持されているデータを、積算被補正データＩＲＤ［ｉ］としてＷ回に一回のタイミングで読み出す。
さらに、補正部１００は、読み出された積算被補正データＩＲＤ［ｉ］に対して、奇数番目の積算被補正データＩＲＤ［（ｋ＋１）／２］（ｋ＝１、２、・・）から第１積算オフセットデータＢ１を減算し、偶数番目の積算被補正データＩＲＤ［ｋ／２］（ｋ＝１、２、・・）から第２積算オフセットデータＢ２を減算して、積算サンプリングデータＩＳＤ［ｉ］を生成する。
【０１３５】
また、補正部１００は、積算サンプリングデータＩＳＤ［ｉ］を生成している間、アクティブレベルを示す積算データ有効信号ＩＤＡを生成する。
＜効果＞
以上説明したように、本実施形態のＡＤ変換出力部５１では、第１ＡＤ変換結果Ｄ１［ｉ］および第２ＡＤ変換結果Ｄ２［ｉ］を、サンプリングポイント毎にＷ回加算して積算被補正データＩＲＤ［ｉ］を生成している。この結果、Ｗ回加算することにより生成された積算被補正データＩＲＤ［ｉ］は、元の個々の第１ＡＤ変換結果Ｄ１［ｉ］および第２ＡＤ変換結果Ｄ２［ｉ］と比較して、ノイズが抑制され、Ｓ／Ｎが向上したものとなっている。
【０１３６】
したがって、受信信号ＲＳがノイズに埋もれるような場合であってもＡＤ変換の結果を得ることが可能となり、結果としてＡＤ変換出力部５１のＡＤ変換の精度を向上させることができる。
【０１３７】
［発明との対応］
本実施形態におけるＡＤ変換出力部５１が特許請求の範囲における「信号処理装置」に相当し、オフセットデータ生成部７７が特許請求の範囲における「オフセットデータ生成手段」に相当する。また、本実施形態における積算被補正データＩＲＤ［ｉ］が特許請求の範囲における「積算データ」に相当し、第１積算オフセットデータＢ１および第２積算オフセットデータＢ２が「加算オフセットデータ」に相当する。
【０１３８】
本実施形態におけるＡＤ変換出力部５０が特許請求の範囲における「信号処理装置」に相当し、対象信号供給部５２が特許請求の範囲における「対象信号供給手段」に相当し、ＡＤ変換部６８が特許請求の範囲における「ＡＤ変換手段」に相当し、補正部１００が特許請求の範囲における「補正手段」に相当し、発光部１０、受光部２０が特許請求の範囲における「レーダ手段」に相当する。
【０１３９】
[他の実施形態]
以上、本発明の実施形態について説明したが、本発明は上記実施形態に限定されるものではなく、本発明の要旨を逸脱しない範囲にて様々な態様で実施することが可能である。
【０１４０】
（イ）上記実施形態では、ＡＤ変換出力部５０、５１は、送信タイミング信号ＳＴを送信する毎に、つまり、発光部１０にレーザ光を照射させる前に毎回、第１オフセットデータＡＺ１および第２オフセットデータＡＺ２を取得していた。これに対し、ＡＤ変換出力部は、送信タイミング信号ＳＴを複数回送信する毎に一回の割合で、つまり、レーザ光を複数回照射させる毎に一回の割合で、第１オフセットデータおよび第２オフセットデータを取得するように構成されてもよい。
【０１４１】
（ロ）上記実施形態では、クロック生成部５８において第１クロックＣＫ１とロジッククロックＬＣＫは独立して生成されていたが、第１クロックＣＫ１または第２クロックＣＫ２のいずれかをロジッククロックＬＣＫとして使用してもよい。
【０１４２】
（ハ）上記実施形態では、第１クロックＣＫ１、第２クロックＣＫ２、およびロジッククロックＬＣＫは同じ周波数に設定されていたが、ロジッククロックＬＣＫは、第１クロックＣＫ１および第２クロックＣＫ２と異なる周波数に設定されていてもよい。
【０１４３】
但し、第１クロックＣＫ１の周波数をＣＫ１、ロジッククロックの周波数をＬＣＫとしてＬＣＫ＞ＣＫ１である場合、ロジッククロックＬＣＫに従ってＤＰＲＡＭ９４が読出データＲＤ［ｉ］を読み出す動作は、ＤＰＲＡＭ９４への書込データである下位データＬ［ｉ］および上位データＨ［ｉ］が書き込まれるタイミングより、後になるように設定する必要がある。
【０１４４】
（ニ）上記実施形態では基準電圧が０Ｖに設定されていたが、基準電圧は、０Ｖに限るものではなく、個々のＡＤ変換器の特性に応じて設定することができる。
（ホ）上記実施形態では、ＡＤ変換部６８は二個（ｎ＝２）のＡＤ変換器により構成されていたが、ＡＤ変換器の数はこれに限るものではなく、必要に応じてｎ個（ｎは２以上の整数）に設定することができる。
【０１４５】
この場合、上述したＡＤ変換出力部５０に対しては、以下のような修正を加えればよい。
即ち、クロック生成部は、同一の周波数で２π／ｎ［ｒａｄ］ずつ位相が異なるｎ個のクロックを多層クロックとして生成し、ｎ個のＡＤ変換器は、それぞれ、多層クロックのいずれかに従って作動するように構成する。
【０１４６】
また、オフセットデータ生成部は、対象信号が基準電圧である場合に、ｎ個のＡＤ変換器それぞれについてオフセットデータを生成し、被補正データ生成部は、基準電圧が受信信号である場合に、ｎ個のＡＤ変換器のＡＤ変換結果を順に合成し、個々のＡＤ変換器の動作クロックの周波数のｎ倍でサンプリングした波形に相当する合成波形を読出データとして生成するように構成する。
【０１４７】
さらに、補正部は、読出データから、１〜ｎの順に個々のＡＤ変換器のオフセットデータを除去する処理を繰り返し、サンプリングデータを生成するように構成する。
なお、上述したＡＤ変換出力部５１についても、同様の修正を加えることで、ＡＤ変換器の数を必要に応じてｎ個に設定することができる。
【符号の説明】
【０１４８】
１・・・レーザレーダ装置 １０・・・発光部 ２０・・・受光部 ３０、３１・・・測距部 ４０・・・信号処理部 ５０、５１・・・ＡＤ変換出力部 ５２・・・対象信号供給部 ６８・・・ＡＤ変換部 ７２・・・第１ＡＤ変換器 ７４・・・第２ＡＤ変換器 ７６、７７・・・オフセットデータ生成部 １００・・・補正部 ＡＺ１・・・第１オフセットデータ ＡＺ２・・・第２オフセットデータ ＣＫ１・・・第１クロック ＣＫ２・・・第２クロック Ｄ１・・・第１ＡＤ変換結果 Ｄ２・・・第２ＡＤ変換結果 ＲＤ・・・読出データ ＲＳ・・・受信信号 ＳＤ・・・サンプリングデータ Ｚ１・・・第１基準電圧変換結果 Ｚ２・・・第２基準電圧変換結果
【特許請求の範囲】
【請求項１】
同一の周波数で２π／ｎ（ｎは２以上の整数）ずつ位相が異なり、ＡＤ変換のサンプリングに用いるｎ個のクロックからなる多層クロックのいずれかに従って、予め設定された同一の対象信号をＡＤ変換するｎ個のＡＤ変換器からなるＡＤ変換手段と、
予め設定された一定の基準電圧またはＡＤ変換の対象となるアナログ信号のいずれかを前記対象信号として、前記ＡＤ変換手段に供給する対象信号供給手段と、
前記対象信号が前記基準電圧であるときに取得される前記ＡＤ変換手段での変換結果を基準電圧変換結果として、前記ＡＤ変換器毎に、前記基準電圧に対応づけられた基準ＡＤ変換値に対する該ＡＤ変換器での前記基準電圧変換結果のずれ量を表すオフセットデータを生成するオフセットデータ生成手段と、
前記対象信号が前記アナログ信号であるときに取得される前記ＡＤ変換手段での変換結果をアナログ信号変換結果として、前記ＡＤ変換器毎に、該ＡＤ変換器での前記アナログ信号変換結果に基づく被補正データから、該ＡＤ変換器について前記オフセットデータ生成手段にて生成された前記オフセットデータ分を、サンプリングポイント毎に除去する補正処理を行ったものをＡＤ変換結果として出力する補正手段と、
を備えることを特徴とする信号処理装置。
【請求項２】
前記オフセットデータ生成手段は、Ｍ（Ｍは２以上の整数）個の前記基準電圧変換結果の平均値を前記オフセットデータとすることを特徴とする請求項１に記載の信号処理装置。
【請求項３】
前記オフセットデータの算出対象となる結果の個数Ｍは、２のｋ（ｋは自然数）乗に設定され、
前記オフセットデータ生成手段は、二進数で表されたＭ個の前記基準電圧変換結果の加算値を下位ビット側にｋビットシフトさせることで平均値を求めることを特徴とする請求項２に記載の信号処理装置。
【請求項４】
前記補正手段は、前記基準電圧が供給される予め設定された一定の期間をオフセット期間とし、前記アナログ信号が供給される予め設定された一定の期間をＡＤ変換期間として、該ＡＤ変換期間毎に、直前の前記オフセット期間で得られた前記オフセットデータを用いて前記補正処理を行うことを特徴とする請求項１から３のいずれか一項に記載の信号処理装置。
【請求項５】
前記対象信号供給手段は、前記オフセット期間と前記ＡＤ変換期間とが交互に繰り返される様に、前記基準電圧と前記アナログ信号とを切り替えることを特徴とする請求項４に記載の信号処理装置。
【請求項６】
前記対象信号供給手段は、前記基準電圧が供給される予め設定された一定の期間をオフセット期間とし、前記アナログ信号が供給される予め設定された一定の期間をＡＤ変換期間として、前記オフセット期間と前記ＡＤ変換期間とが交互に繰り返される様に、前記基準電圧と前記アナログ信号とを切り替え、
前記補正手段は、前記ＡＤ変換期間がＷ（Ｗは２以上の整数）回繰り返される毎に、同じ前記ＡＤ変換器で前記ＡＤ変換期間毎に取得された前記アナログ信号変換結果をサンプリングポイント毎にＷ個加算したデータを積算データとして、該積算データを前記被補正データとして用いて、前記補正処理を行うことを特徴とする請求項１から３のいずれか一項に記載の信号処理装置。
【請求項７】
前記補正手段は、前記ＡＤ変換期間がＷ（Ｗは２以上の整数）回繰り返される毎に、直前の前記オフセット期間に得られたＷ個の前記オフセットデータを加算したデータを加算オフセットデータとして、該加算オフセットデータを前記オフセットデータとして用いて、前記補正処理を行うことを特徴とする請求項６に記載の信号処理装置。
【請求項８】
予め定められた角度範囲内にレーダ波を送信し、送信したレーダ波の物標からの反射波を受信し、受信した反射波の強度に応じた受信信号を出力するレーダ手段を備え、
前記対象信号供給手段は、前記受信信号を前記アナログ信号とすることを特徴とする請求項１から７のいずれか一項に記載の信号処理装置。
【請求項１】
同一の周波数で２π／ｎ（ｎは２以上の整数）ずつ位相が異なり、ＡＤ変換のサンプリングに用いるｎ個のクロックからなる多層クロックのいずれかに従って、予め設定された同一の対象信号をＡＤ変換するｎ個のＡＤ変換器からなるＡＤ変換手段と、
予め設定された一定の基準電圧またはＡＤ変換の対象となるアナログ信号のいずれかを前記対象信号として、前記ＡＤ変換手段に供給する対象信号供給手段と、
前記対象信号が前記基準電圧であるときに取得される前記ＡＤ変換手段での変換結果を基準電圧変換結果として、前記ＡＤ変換器毎に、前記基準電圧に対応づけられた基準ＡＤ変換値に対する該ＡＤ変換器での前記基準電圧変換結果のずれ量を表すオフセットデータを生成するオフセットデータ生成手段と、
前記対象信号が前記アナログ信号であるときに取得される前記ＡＤ変換手段での変換結果をアナログ信号変換結果として、前記ＡＤ変換器毎に、該ＡＤ変換器での前記アナログ信号変換結果に基づく被補正データから、該ＡＤ変換器について前記オフセットデータ生成手段にて生成された前記オフセットデータ分を、サンプリングポイント毎に除去する補正処理を行ったものをＡＤ変換結果として出力する補正手段と、
を備えることを特徴とする信号処理装置。
【請求項２】
前記オフセットデータ生成手段は、Ｍ（Ｍは２以上の整数）個の前記基準電圧変換結果の平均値を前記オフセットデータとすることを特徴とする請求項１に記載の信号処理装置。
【請求項３】
前記オフセットデータの算出対象となる結果の個数Ｍは、２のｋ（ｋは自然数）乗に設定され、
前記オフセットデータ生成手段は、二進数で表されたＭ個の前記基準電圧変換結果の加算値を下位ビット側にｋビットシフトさせることで平均値を求めることを特徴とする請求項２に記載の信号処理装置。
【請求項４】
前記補正手段は、前記基準電圧が供給される予め設定された一定の期間をオフセット期間とし、前記アナログ信号が供給される予め設定された一定の期間をＡＤ変換期間として、該ＡＤ変換期間毎に、直前の前記オフセット期間で得られた前記オフセットデータを用いて前記補正処理を行うことを特徴とする請求項１から３のいずれか一項に記載の信号処理装置。
【請求項５】
前記対象信号供給手段は、前記オフセット期間と前記ＡＤ変換期間とが交互に繰り返される様に、前記基準電圧と前記アナログ信号とを切り替えることを特徴とする請求項４に記載の信号処理装置。
【請求項６】
前記対象信号供給手段は、前記基準電圧が供給される予め設定された一定の期間をオフセット期間とし、前記アナログ信号が供給される予め設定された一定の期間をＡＤ変換期間として、前記オフセット期間と前記ＡＤ変換期間とが交互に繰り返される様に、前記基準電圧と前記アナログ信号とを切り替え、
前記補正手段は、前記ＡＤ変換期間がＷ（Ｗは２以上の整数）回繰り返される毎に、同じ前記ＡＤ変換器で前記ＡＤ変換期間毎に取得された前記アナログ信号変換結果をサンプリングポイント毎にＷ個加算したデータを積算データとして、該積算データを前記被補正データとして用いて、前記補正処理を行うことを特徴とする請求項１から３のいずれか一項に記載の信号処理装置。
【請求項７】
前記補正手段は、前記ＡＤ変換期間がＷ（Ｗは２以上の整数）回繰り返される毎に、直前の前記オフセット期間に得られたＷ個の前記オフセットデータを加算したデータを加算オフセットデータとして、該加算オフセットデータを前記オフセットデータとして用いて、前記補正処理を行うことを特徴とする請求項６に記載の信号処理装置。
【請求項８】
予め定められた角度範囲内にレーダ波を送信し、送信したレーダ波の物標からの反射波を受信し、受信した反射波の強度に応じた受信信号を出力するレーダ手段を備え、
前記対象信号供給手段は、前記受信信号を前記アナログ信号とすることを特徴とする請求項１から７のいずれか一項に記載の信号処理装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【図２】
【図３】
【図４】
【図５】
【図６】
【図７】
【図８】
【図９】
【図１０】
【図１１】
【公開番号】特開２０１３−５１４９５（Ｐ２０１３−５１４９５Ａ）
【公開日】平成２５年３月１４日（２０１３．３．１４）
【国際特許分類】
【出願番号】特願２０１１−１８７４２３（Ｐ２０１１−１８７４２３）
【出願日】平成２３年８月３０日（２０１１．８．３０）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
【公開日】平成２５年３月１４日（２０１３．３．１４）
【国際特許分類】
【出願日】平成２３年８月３０日（２０１１．８．３０）
【出願人】（０００００４２６０）株式会社デンソー (27,639)
【Ｆターム（参考）】
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