アナログ入力回路またはアナログ／ディジタル変換装置
【課題】制御電源のＯＮ、ＯＦＦの状態に関係なく、また外部に放電用機材が無くてもフィルタ回路、フライングキャパシタ回路内コンデンサの放電を短時間で可能にするためのアナログ入力回路またはアナログ／ディジタル変換装置を提供する。
【解決手段】縦列接続されたフィルタ回路とフライングキャパシタ回路を複数組備え、複数組のフライングキャパシタ回路の後段を増幅器の入力端子に共通に接続し、増幅器の後段にアナログ／ディジタル変換器を備えるとともに、外部制御電源に接続された基板上に構成されたアナログ／ディジタル変換装置において、フィルタ回路とフライングキャパシタ回路は、並列コンデンサとこれに並列に接続された抵抗と常閉接点の直列回路とを備えており、常閉接点は、制御電源の端子間に接続され、制御用接点を介して励磁される補助リレーにより駆動されているアナログ／ディジタル変換装置。
【解決手段】縦列接続されたフィルタ回路とフライングキャパシタ回路を複数組備え、複数組のフライングキャパシタ回路の後段を増幅器の入力端子に共通に接続し、増幅器の後段にアナログ／ディジタル変換器を備えるとともに、外部制御電源に接続された基板上に構成されたアナログ／ディジタル変換装置において、フィルタ回路とフライングキャパシタ回路は、並列コンデンサとこれに並列に接続された抵抗と常閉接点の直列回路とを備えており、常閉接点は、制御電源の端子間に接続され、制御用接点を介して励磁される補助リレーにより駆動されているアナログ／ディジタル変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えばディジタル保護継電装置などの制御システムにアナログ信号を取り込むためのコンデンサを備えたアナログ入力回路またはアナログ／ディジタル変換装置に係り、特にアナログ入力回路を基板上に構成したアナログ入力回路またはアナログ／ディジタル変換装置に関する。
【背景技術】
【０００２】
例えばディジタル保護継電装置では、電力系統の電流や電圧といった複数のアナログ交流電気量をサンプリングし、ディジタル変換してから中央演算装置に取り込み、所望の保護継電演算を実行する。
【０００３】
アナログ／ディジタル変換装置は、アナログ信号取り込みのために使用され、アナログ交流電気量に含まれる高調波成分を除去するためのフィルタ回路、信号絶縁のためのフライングキャパシタ回路、可変ゲインアンプ、ＡＤ変換器などを主要部品として構成される。なお本発明では、このうちフィルタ回路とフライングキャパシタ回路のことをアナログ入力回路といっている。
【０００４】
またアナログ／ディジタル変換装置は多くの場合に基板上に構成され、複数点数のアナログ入力を取り込むために、フィルタ回路とフライングキャパシタ回路を複数組備える。可変ゲインアンプは複数アナログ入力から１つのアナログ入力を切替選択し、ＡＤ変換器に与えるものであり、いわゆるマルチプレクサとして機能する。
【０００５】
また、フィルタ回路とフライングキャパシタ回路はコンデンサにより構成され、可変ゲインアンプとＡＤ変換器はアナログ増幅器を主体に構成される。このため、基板上に構成されたアナログ入力回路は基板外部の制御電源に接続され、電力供給される。
【０００６】
なお、基板には上記の回路構成の一部を搭載してもよいし、全部を搭載してもよい。また、ＡＤ変換器出力を用いて所定の演算を実施する中央演算装置を含めて搭載してもよい。また、このようなアナログ入力回路はディジタル保護継電装置ばかりではなく、アナログ信号を取り扱う殆どの制御システムなどで使用されているので、一般に広く適用が可能である。
【０００７】
特許文献１には、多チャンネルのアナログ入力をマルチプレクサで切り替えてＡＤ変換する回路において、マルチプレクサ出力とゲインアンプ間の浮遊容量によって生じる小容量の電荷を放電させて、高速動作時にチャンネル間の影響を受けないようにすることで高い精度を得ることが記載されている。
【０００８】
なお、特許文献１の従来の回路は制御電源がＯＮ時にのみコンデンサに蓄積した電荷の放電回路を動作させることができるものであり、制御電源がＯＦＦ状態ではコンデンサ放電回路が開状態でありコンデンサが保持した電荷を放電させることができなかった。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０００−５９２１７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記のアナログ入力回路を搭載した制御システムは、製造工場出荷時に、あるいは現場への据付後の適宜の時期に制御システムの健全性確認を実施する。アナログ入力基板の点検作業では、アナログ入力基板の入力仕様全てを確認する。
【００１１】
アナログ入力基板が、たとえば１０ミリボルト（ｍＶ）から１０ボルト（Ｖ）の広範囲のアナログ入力電圧を測定するものである場合、点検作業では１０ｍＶから１０Ｖを入力してアナログ入力基板の健全性を確認する。
【００１２】
然るに、最初の測定で１０Ｖを測定すると、フィルタ回路やフライングキャパシタ回路内のコンデンサには１０Ｖが保持される。次に１０ｍＶを測定する場合、１０ｍＶを印加しても、フィルタ特性により直ぐには１０ｍＶに安定せず精度悪化を生じていた。
【００１３】
また、点検作業で入力した電圧が残っている状態で制御システムをオンラインに戻すと、正しいデータが取り込めず制御対象システムを正しく制御できない危険があった。
【００１４】
従来は、この残電圧による影響を除去するためにアナログ入力基板の制御電源がＯＮの状態で、アナログ入力電圧全てに０ボルト（Ｖ）の電圧を入力し、中央演算装置ＣＰＵからの指示によりコンデンサが保持している電荷を放電させていた。
【００１５】
然しながらこの方式では、フィルタ回路のフィルタ時定数と、フライングキャパシタ回路のリレースイッチング周期によりコンデンサが保持した電荷を放電させるため、多大な時間を要していた。
【００１６】
また、制御電源をＯＦＦするとコンデンサを放電させる回路が形成されないため、必ず制御電源がＯＮ状態で放電させる操作が必要であった。
【００１７】
これらの点に関し、特許文献１では浮遊容量等の小容量成分のみを放電させる方式であり、フィルタ回路で使用する大容量のコンデンサを放電させるには長時間要し、制御電源ＯＦＦ状態では放電させることができない。
【００１８】
従って本発明では、制御電源のＯＮ、ＯＦＦの状態に関係なく、また外部に放電用機材が無くてもフィルタ回路、フライングキャパシタ回路内コンデンサの放電を短時間で可能にするためのアナログ入力回路またはアナログ／ディジタル変換装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
以上のことから本発明においては、アナログ信号を保持する並列コンデンサを備えた入力回路を搭載し、外部制御電源に接続された基板に構成されたアナログ入力回路において、並列コンデンサとこれに並列に接続された抵抗と常閉接点の直列回路とを備えた入力回路、制御電源の端子間に接続され、制御用接点を介して励磁される常閉接点駆動用の補助リレーを含むアナログ入力回路である。
【００２０】
また制御用接点は、並列コンデンサの電荷を放電するために使用される。
【００２１】
また入力回路が接点を介して２組縦列接続されるとともに、各入力回路の常閉接点はそれぞれ当該の常閉接点駆動用の補助リレーにより操作される。
【００２２】
また縦列接続された２組の入力回路が複数個並列接続され、共通の増幅器の入力端子に接続されている。
【００２３】
また共通の増幅器は可変ゲインの増幅器であり、その後段にアナログ／ディジタル変換器を備える。
【００２４】
また縦列接続された２組の入力回路のうち、後段の入力回路の直列回路は増幅器の入力端子に共通に接続されている。
【００２５】
また後段の入力回路の直列回路と並列コンデンサの間に直列に接点を設け、この直列接点を、制御電源の端子間に接続され、制御用接点を介して励磁される補助リレーにより駆動する。
【００２６】
また入力回路は、フィルタ回路またはフライングキャパシタ回路である。
【００２７】
以上のことから本発明においては、縦列接続されたフィルタ回路とフライングキャパシタ回路を複数組備え、複数組のフライングキャパシタ回路の後段を増幅器の入力端子に共通に接続し、増幅器の後段にアナログ／ディジタル変換器を備えるとともに、外部制御電源に接続された基板上に構成されたアナログ／ディジタル変換装置において、フィルタ回路とフライングキャパシタ回路は、並列コンデンサとこれに並列に接続された抵抗と常閉接点の直列回路とを備えており、常閉接点は、制御電源の端子間に接続され、制御用接点を介して励磁される補助リレーにより駆動されている。
【００２８】
またフライングキャパシタ回路の直列回路は、増幅器の入力端子に共通に接続されている。
【００２９】
またフライングキャパシタ回路の直列回路と並列コンデンサの間に直列に接点を設け、この直列接点を、制御電源の端子間に接続され、制御用接点を介して励磁される補助リレーにより駆動する。
【発明の効果】
【００３０】
本発明により、制御電源のＯＮ、ＯＦＦの状態に関係なく、また外部に放電用機材が無くてもフィルタ回路、フライングキャパシタ回路内コンデンサの放電を短時間で可能にする
【図面の簡単な説明】
【００３１】
【図１】本発明の実施例１のアナログ入力回路を示す図。
【図２】本発明の実施例２のアナログ入力回路を示す図。
【図３】図１の複数の接点ＳＷを開閉制御する手順を示す図。
【図４】図１のアナログ入力回路を搭載する基板と、制御電源と、常閉接点を駆動するリレーの接続関係を示した図。
【図５】図２のアナログ入力回路を搭載する基板と、制御電源と、常閉接点を駆動するリレーの接続関係を示した図。
【発明を実施するための形態】
【００３２】
以下、本発明に関わるアナログ入力回路の構成及び動作について詳細に説明する。
【実施例１】
【００３３】
図１に、計測するアナログ信号をフィルタ回路及びフライングキャパシタ回路内のコンデンサに保持させる本発明のアナログ入力回路の構成を示す。
【００３４】
図１のアナログ入力回路では、アナログ入力電圧１ａ〜１ｎをフィルタ回路２ａ〜２ｎ内の第１のコンデンサＣ１ａ〜Ｃ１ｎに保持させる。そのあとフライングキャパシタ回路３０で信号絶縁して回路内の第２のコンデンサＣ２ａ〜Ｃ２ｎに保持させる。そのうえで中央演算処理装置ＣＰＵの指示により、１点ずつ可変ゲインアンプ４０のゲイン設定を行い、アナログ／ディジタル変換器（ＡＤ変換器５０）にてアナログ信号をディジタル信号に変換する。変換後のディジタル信号は中央演算処理装置ＣＰＵに送られ、ここで所定の演算を実行する為の入力として使用される。この回路構成では、フィルタ回路２ａ〜２ｎ、フライングキャパシタ回路３０にコンデンサ放電回路を含んでいる。
【００３５】
以下、アナログ入力回路を構成する主要な部分について更に詳細に説明する。
【００３６】
まず、フィルタ回路２ａ〜２ｎは、アナログ入力点数に応じて複数回路が並列に設置されている。いずれの回路も構成は同じであるので、以後は２ａについてのみ説明する。なお、複数記載された他の回路についても、必用がない限り代表の１回路のみ説明することにする。
【００３７】
フィルタ回路２ａは、入力端子間に抵抗ｒ１ａと第１のコンデンサＣ１ａの直列回路を接続する。また、出力端子間に抵抗ｒ２ａと第１のコンデンサＣ１ａの直列回路を接続する。第１のコンデンサＣ１ａは抵抗ｒ１ａと抵抗ｒ２ａの接続点間に接続されている。また第１のコンデンサＣ１ａに並列に、抵抗ｒ３ａと第１の接点ＳＷ１ａが接続されている。さらに、フィルタ回路２ａの出力端子は、第２の接点ＳＷ２ａを介して、次段のフライングキャパシタ回路３０の入力端子に接続されている。
【００３８】
このフィルタ回路２ａの２つの接点ＳＷ１ａ、ＳＷ２ａのうち、第１の接点ＳＷ１ａは常閉接点（ｂ接点）である。またこれを駆動するリレー（図４を用いて後述する）は、制御電源により励磁されて動作状態にあり、この結果第１の接点ＳＷ１ａは開放している。第２の接点ＳＷ２ａは、中央演算処理装置ＣＰＵの指示により周期的に開放と閉成が繰り返される。なお、複数のフィルタ回路２の第２の接点ＳＷ２は、同時に開閉されることが多い。複数入力を同時サンプリングする必要があるときには、この開閉は同期化される。
【００３９】
次にフィルタ回路２ａの動作について説明する。入力端子間の抵抗ｒ１ａと第１のコンデンサＣ１ａの直列回路により積分回路を構成しており、第１のコンデンサＣ１ａの端子電圧は、アナログ入力電圧１ａに追従して変化している。またこのときの積分作用により、高調波除去のフィルタ機能を奏する。
【００４０】
また、第１のコンデンサＣ１ａに並列に、抵抗ｒ３ａと第１の接点ＳＷ１ａの直列回路が接続されているが、第１の接点ＳＷ１ａが開放状態にあるために、この第１のコンデンサＣ１ａの端子電圧は、そのままフィルタ回路２ａの出力電圧になっている。
【００４１】
なお、第１の接点ＳＷ１ａが閉成した場合、第１のコンデンサＣ１ａに並列に、抵抗ｒ３ａと第１の接点ＳＷ１ａの直列回路が接続されることになり、第１のコンデンサＣ１ａに蓄えられた電荷は瞬時に放電される。この意味で、抵抗ｒ３ａと第１の接点ＳＷ１ａの直列回路は、第１のコンデンサＣ１ａの放電回路を形成しているということができる。コンデンサ放電回路において、抵抗ｒ３ａは、放電時の短絡電流を抑止するための保護抵抗の役割を果たす。
【００４２】
次にフライングキャパシタ回路３０の具体的な構成と機能について説明する。
【００４３】
まず、回路構成であるが、ここには入力、出力用の抵抗を記述していないが基本的な構成はフィルタ回路２ａと同じである。つまり、フライングキャパシタ回路３０の１入力部分に着目すると、ここには入力端子間に第２のコンデンサＣ２ａを接続し、第２のコンデンサＣ２ａに並列に抵抗ｒ４ａと第３の接点ＳＷ３ａの直列回路が接続されている。またフライングキャパシタ回路３０の次段の可変ゲインアンプ４０との間が、第４の接点ＳＷ４ａで接続されている。
【００４４】
さらにフライングキャパシタ回路３０の２つの接点ＳＷ３ａ、ＳＷ４ａのうち、第１の接点ＳＷ３ａは常閉接点（ｂ接点）である。またこれを駆動するリレーは、制御電源により励磁されて動作状態にあり、この結果第３の接点ＳＷ３ａは開放している。第４の接点ＳＷ４ａは、中央演算処理装置ＣＰＵの指示により周期的に開放と閉成が繰り返される。
【００４５】
なお、第３の接点ＳＷ３ａが閉成した場合、第２のコンデンサＣ２ａに並列に、抵抗ｒ４ａと第３の接点ＳＷ３ａの直列回路が接続されることになり、第２のコンデンサＣ２ａに蓄えられた電荷は瞬時に放電される。この意味で、抵抗ｒ４ａと第３の接点ＳＷ３ａの直列回路は、第２のコンデンサＣ２ａの放電回路を形成しているということができる。コンデンサ放電回路において、抵抗ｒ４ａは、放電時の短絡電流を抑止するための保護抵抗の役割を果たす。
【００４６】
従って、フィルタ回路２ａの第１のコンデンサＣ１ａが、フライングキャパシタ回路３０の第２のコンデンサＣ２ａに相当し、以下同様に抵抗ｒ３ａと第１の接点ＳＷ１ａの直列回路が抵抗ｒ４ａと第３の接点ＳＷ３ａの直列回路に相当し、第２の接点ＳＷ２ａが第４の接点ＳＷ４ａに相当していることがわかる。
【００４７】
フライングキャパシタ回路３０の動作について説明する。まず第２の接点ＳＷ２ａが閉成した時点で、フィルタ回路２ａの第１のコンデンサＣ１ａに蓄えられた電荷が、フライングキャパシタ回路３０の第２のコンデンサＣ２ａに移転する。なお、第２の接点ＳＷ２ａは、電荷移転に必要な時間経過後速やかに開放される。
【００４８】
次に可変ゲインアンプ４０の具体的な構成と、機能について説明する。
【００４９】
可変ゲインアンプ４０は、増幅器９と、帰還回路を構成する第５の接点ＳＷ５と帰還抵抗ｒｆの直列回路で構成される。直列回路は複数組準備されており、第５の接点ＳＷ５を中央演算処理装置ＣＰＵの指示により選択することで、可変ゲインアンプを実現している。
【００５０】
次にこの機能について説明すると、中央演算処理装置ＣＰＵは、フィルタ回路２ａの第１のコンデンサＣ１ａに蓄えられた電荷をフライングキャパシタ回路３０の第２のコンデンサＣ２ａに移転した後のタイミングで、第４の接点ＳＷ４ａ〜ＳＷ４ｎのうちの１つ（例えばＳＷ４ａ）の閉成を実行する。さらに、これに先立ち、可変ゲインアンプ４０の第５の接点ＳＷ５のいずれかを選定して閉成しておく。
【００５１】
なおここで、第２の接点ＳＷ２ａ〜ＳＷ２ｎは、同時に開閉制御されることでいわゆる同時サンプリングを実現し、第４の接点ＳＷ４ａ〜ＳＷ４ｎは１つずつ順次選択されることでマルチプレクサとしての機能を実現する。第４の接点ＳＷ４を閉じたときに、ＡＤ変換器５０には、フライングキャパシタ回路３０の第２のコンデンサＣ２ａの端子電圧が、ゲイン調整されたうえで印加される。ＡＤ変換器５０では、この大きさをディジタル変換することによって、回路全体としてアナログ入力信号の取り込みと、そのディジタル変換を実現する。
【００５２】
また、中央演算処理装置ＣＰＵは、上記のアナログ／ディジタル変換を実現するために、複数の接点ＳＷを図３のように開閉制御する。
【００５３】
図３において、横軸は時間、縦軸には入力されるアナログ入力電圧１ａと、接点ＳＷ１〜ＳＷ５の開閉状態を示している。なお、この図で接点ＳＷ１〜ＳＷ５について「１」は閉状態、「０」は開状態を表している。
【００５４】
ここでは通常の信号取り込みモードについて説明する。図３の上の段のアナログ入力電圧１ａは、例えばディジタル保護継電装置で使用する電力系統の交流電圧の１相分を示しており、電圧は３０度間隔でサンプリングされ、ディジタル変換してから中央演算装置ＣＰＵに取り込まれ、所定の保護継電演算に使用される。
【００５５】
サンプリング時刻ｔ１前の時刻ｔ０の初期状態において、全ての接点ＳＷ１〜ＳＷ５は開放されており、図示上では全てレベル０になっている。この状態ではフィルタ回路２ａ〜２ｎ内の第１のコンデンサＣ１ａ〜Ｃ１ｎには、アナログ入力電圧１ａ〜１ｎがそれぞれ印加されており、その時間変化に追従した電荷を蓄積している。
【００５６】
つまり、通常のアナログ入力電圧取り込み動作の初期状態では、アナログ入力電圧１ａ〜１ｎがフィルタ回路２ａ〜２ｎ内のフィルタ時定数で決定される抵抗器ｒ１ａ〜ｒ１ｎを介して第１のコンデンサＣ１ａ〜Ｃ１ｎに常時蓄えられている。
【００５７】
次にこの状態から中央演算装置ＣＰＵは、時刻ｔ１において、フライングキャパシタ回路３０内の第２の接点ＳＷ２ａ〜ＳＷ２ｎを交流電圧の３０度間隔で定まる一定周期Ｔで同時に短時間ＯＮ／ＯＦＦさせる。
【００５８】
これにより、フィルタ回路２ａ〜２ｎ内のフィルタ時定数で決定される抵抗器ｒ２ａ〜ｒ２ｎを介し、アナログ入力電圧信号１ａ〜１ｎを絶縁して、フライングキャパシタ回路３０内の第２のコンデンサＣ２ａ〜Ｃ２ｎに電荷を移動させることができる。
【００５９】
更にこの後、中央演算装置ＣＰＵは、時刻ｔ２ａにおいて、フライングキャパシタ回路３０内の第４の接点ＳＷ４ａ〜ＳＷ４ｎのうち、ＳＷ４ａを短時間閉成する。その後時刻ｔ２ｂにおいて、フライングキャパシタ回路３０内の第４の接点ＳＷ４ｂを短時間閉成する。また、この操作を複数の第４の接点ＳＷ４に対して順次実行する。ただし、最後の第４の接点ＳＷ４ｎまでの一連の操作は、交流電圧の３０度間隔で定まる一定周期Ｔ後の時刻ｔ３までには完了するものとされる。
【００６０】
このように、第４の接点ＳＷ４ａ〜ＳＷ４ｎを、第２の接点ＳＷ２ａ〜ＳＷ２ｎの操作後のタイミングでＯＮ／ＯＦＦさせることで、複数点あるアナログ入力電圧を１点ずつ可変ゲインアンプ４０に接続することができる。
【００６１】
またこのとき、中央演算処理装置ＣＰＵの指令によって、第５の接点ＳＷ５を適宜選択操作し、入力点毎にゲイン設定を行い、アナログ／ディジタル変換器５０にてアナログ信号をディジタル信号に変換することでアナログ入力をディジタル信号として取り込むことができる。なお、第５の接点ＳＷ５についての適宜の選択操作タイミングは、図３に示すように、例えば第４の接点ＳＷ４ａであれば、時刻ｔ２ａの直前に行うことになる。
【００６２】
通常の信号取り込みモードでは、３０度ごとに上記の操作が繰り返し実行されることになるが、この前提としては制御電源がＯＮ状態で、常閉接点（フィルタ回路２ａ内の第１の接点ＳＷ１とフライングキャパシタ回路３０内の第３の接点ＳＷ３）が開放している必要がある。
【００６３】
本発明においては、制御電源がＯＮ状態で、常閉接点（フィルタ回路２ａ内の第１の接点ＳＷ１とフライングキャパシタ回路３０内の第３の接点ＳＷ３）が開放するようにし、かつコンデンサと並列に接続して放電回路を構成しているために、更に以下のように使用することができる。
【００６４】
まず、アナログ入力基板の点検作業後の処理に関して応用することができる。つまり、制御電源がＯＮ状態でのコンデンサ放電回路の動作は、中央演算処理装置ＣＰＵによりコンデンサ放電指令が出されると、フィルタ回路２ａ〜２ｎ内の第１の接点ＳＷ１及びフライングキャパシタ回路３０内の第３の接点ＳＷ３を閉状態とさせることでコンデンサＣ１，Ｃ２を抵抗器ｒ３、ｒ４を介して放電させることができる。このことから、点検作業後の残留電圧の開放処理に応用することができる。
【００６５】
また、制御電源を何らかの理由により喪失したとしても、以後の回復時の信頼度を高くすることができる。つまり、制御電源がＯＦＦ状態でのコンデンサ放電回路の動作は、フィルタ回路２ａ〜２ｎ内の第１の接点ＳＷ１及びフライングキャパシタ回路３０内の第３の接点ＳＷ３にｂ接点のリレー接点を使用することで、電源断時に各リレー接点が閉状態となるため、外部に機材がなくてもコンデンサを放電させることができる。従って、再稼動時の残留電圧の開放処理に応用することができる。
【００６６】
図４は、アナログ入力回路を搭載する基板と、制御電源と、常閉接点を駆動するリレーの接続関係を示した図である。
【００６７】
基板Ｂｄにはコンデンサを含むアナログ回路として例えばフィルタ回路２が搭載されており、コンデンサＣ１に並列に抵抗ｒ３と常閉接点ＳＷ１の直列回路が接続されている。なお、フィルタ回路２は、フライングキャパシタ回路３０であってもよい。
【００６８】
また基板Ｂｄ内には制御電源母線Ｂｕｓが配置されており、基板内の回路の各所に電力供給している。制御電源母線Ｂｕｓには、接続端子１１を介して外部電源Ｂｔが接続されている。さらに制御電源母線Ｂｕｓ間には常閉接点ＳＷ８を介して補助リレーＲｙ１が接続されている。放電回路の常閉接点ＳＷ１は補助リレーＲｙ１により駆動される。なお、常閉接点ＳＷ８は中央演算処理装置ＣＰＵの出力により開放操作がなされる。
【００６９】
放電回路の常閉接点ＳＷ１は、以上のようにして駆動されるので、制御電源Ｂｔを喪失したときと、制御電源が健全でかつ中央演算処理装置ＣＰＵが出力したときに開放されることになり、放電を実行する。
【００７０】
以上の構成とすることで、制御電源がＯＮ状態でもＯＦＦ状態でもコンデンサ放電回路によって放電動作をさせることができる。なお、抵抗器ｒ３、ｒ４はコンデンサ放電時の短絡電流を保護し、さらに最短時間で放電できる値を選定する。
【実施例２】
【００７１】
実施例１では、フライングキャパシタ回路３０に入力チャンネル毎にコンデンサ放電回路（抵抗ｒ３と常閉接点ＳＷ３の直列回路）を設けており、コンデンサ放電回路の部品点数が入力チャンネルの数だけ必要となっている。
【００７２】
実施例２ではコンデンサ放電回路が共通化できる部分を１回路に集約させて部品点数を削減した。コンデンサ放電回路は放電時の短絡電流を防止するための保護抵抗ｒ４と放電用リレー接点ＳＷ３にて構成され、フライングキャパシタ回路３０の後段に接続される。
【００７３】
本発明に関わるコンデンサ放電回路の構成及び動作の実施形態について詳細を示す。
【００７４】
図２は、本発明の実施例２を示す回路図である。コンデンサ放電回路が共通化できる部位は、入力個別絶縁方式であることからフライングキャパシタ回路３０内のコンデンサ放電回路である。
【００７５】
図１の実施例１において、接点ＳＷ４ａ〜ＳＷ４ｎは常開接点を用いているため、制御電源ＯＦＦ時は接点が開状態となる。このため、フライングキャパシタ回路３０内の第２のコンデンサＣ２ａ〜Ｃ２ｎを放電させるためには、チャンネル毎にコンデンサ放電回路の常閉接点ＳＷ３ａ〜ＳＷ３ｎが必要であった。
【００７６】
そこで実施例２では、図１の第４の接点ＳＷ４ａ〜ＳＷ４ｎが常開接点であったものを常閉接点とする。但し、第４の接点ＳＷ４ａ〜ＳＷ４ｎの機能としては第２のコンデンサＣ２に蓄えられた電荷をＡＤ変換器ＡＤに導入することにある。そこで、第４の接点ＳＷ４ａ〜ＳＷ４ｎを駆動する補助リレーを励磁して通常は第４の接点ＳＷ４ａ〜ＳＷ４ｎを開放状態とする。また第２のコンデンサＣ２に蓄えられた電荷をＡＤ変換器ＡＤに導入するタイミングでのみ、補助リレーを消磁して第４の接点ＳＷ４ａ〜ＳＷ４ｎを閉成状態とする。
【００７７】
更にその上で第３の接点ＳＷ３を、フライングキャパシタ回路３０の複数の第２のコンデンサに共通に並列に配置した常閉接点とする。そして、第３の接点ＳＷ３を駆動する補助リレーを励磁して通常は第３の接点ＳＷ３を開放状態とする。また点検後の残余電圧開放のタイミングでのみ、補助リレーを消磁して第３の接点ＳＷ３を閉成状態とする。
【００７８】
図２の第２の実施例における通常の信号入力時の接点操作について説明すると、これは第４の接点ＳＷ４を常開接点、常閉接点のいずれで構成するにしても、図３の開閉タイミングで各接点を開閉すればよく、この点において、図１と図２の相違点はない。
【００７９】
また制御電源ＯＮ時のコンデンサ放電回路の動作も図１の実施例１と同じである。
【００８０】
また、制御電源を何らかの理由により喪失したとしても、以後の回復時の信頼度を高くすることができる。制御電源ＯＦＦ時のコンデンサ放電回路の動作は、接点ＳＷ１，ＳＷ３，ＳＷ４がｂ接点のため、制御電源ＯＦＦにより接点が閉状態となることで、外部に機材が無くても短時間で放電させることができる。第１のコンデンサＣ１の放電回路の制御電源喪失時の動作は、図１と同じである。第２のコンデンサＣ２の放電回路の制御電源喪失時の動作は、励磁される補助リレーの常閉接点ＳＷ３，ＳＷ４が復帰して閉成することで、Ｃ２−ＳＷ４−ｒ４−ＳＷ３−Ｃ２に至る閉回路を構成することで達成される。
【００８１】
図２回路の場合にも、入力取り込み、点検作業後の残留電圧の開放処理、電源喪失後の信頼性確保の観点において、図１回路と同等の効果を達成できることが理解できる。
【００８２】
かつ、図２回路を用いることで制御電源ＯＦＦ時にフライングキャパシタ回路が全チャンネル接続されることから、コンデンサ放電回路のリレー接点ＳＷ３を１回路に集約できる。
【００８３】
図５は、図２回路においてアナログ入力回路を搭載する基板と、制御電源と、常閉接点を駆動する補助リレーの接続関係を示した図である。
【００８４】
基板Ｂｄにはコンデンサを含むアナログ回路として例えばフライングキャパシタ回路３０が搭載されており、コンデンサＣ２に並列に抵抗ｒ４と常閉接点ＳＷ３、ＳＷ４の直列回路が接続されている。
【００８５】
また基板Ｂｄ内には制御電源母線Ｂｕｓが配置されており、基板内の回路の各所に電力供給している。制御電源母線Ｂｕｓには、接続端子１１を介して外部電源Ｂｔが接続されている。さらに制御電源母線Ｂｕｓ間には常閉接点ＳＷ９を介して補助リレーＲｙ２が接続されている。また、常閉接点ＳＷ１０を介して補助リレーＲｙ３が接続されている。常閉接点ＳＷ４は補助リレーＲｙ３により駆動され、常閉接点ＳＷ３は補助リレーＲｙ２により駆動される。なお、常閉接点ＳＷ９、ＳＷ１０は中央演算処理装置ＣＰＵの出力により開放操作がなされる。
【００８６】
常閉接点ＳＷ３、ＳＷ４は、以上のようにして駆動されるので、制御電源Ｂｔを喪失したときと、制御電源が健全でかつ中央演算処理装置ＣＰＵが出力したときに開放されることになり、放電を実行する。
【００８７】
以上の構成とすることで、制御電源がＯＮ状態でもＯＦＦ状態でもコンデンサ放電回路によって放電動作をさせることができる。なお、抵抗器ｒ４はコンデンサ放電時の短絡電流を保護し、さらに最短時間で放電できる値を選定する。
【００８８】
以上詳述したように、本発明によれば制御電源のＯＮ／ＯＦＦに関らずコンデンサ両端に放電回路を設けることでコンデンサが保持した電荷を放電させることができ、入力される電圧に関係なく安定した計測が実現できる。
【産業上の利用可能性】
【００８９】
本回路の放電方式は、定期メンテナンスの必要性が高く信頼性を要求される社会インフラ向け制御システムに適用されることが期待される。
【符号の説明】
【００９０】
１ａ〜１ｎ：入力電圧
２ａ〜２ｎ：フィルタ回路
９：アンプ
３０：フライングキャパシタ回路
４０：可変ゲインアンプ回路
５０：アナログ／ディジタル変換器
ＣＰＵ：中央演算処理装置
Ｃ１ａ〜Ｃ１ｎ：第１のコンデンサ
Ｃ２ａ〜Ｃ２ｎ：第２のコンデンサ
ｒ１：フィルタ回路用抵抗器
ｒ３ａ〜ｒ３ｎ：コンデンサ放電時保護用抵抗
ｒ４ａ〜ｒ４ｎ：コンデンサ放電時保護用抵抗
ｒ４：コンデンサ放電時保護用抵抗
ｒｆ：可変ゲインアンプ用抵抗器
ＳＷ１ａ〜ＳＷ１ｎ：コンデンサ放電用接点
ＳＷ３ａ〜ＳＷ３ｎ：コンデンサ放電用接点
ＳＷ４ａ〜ＳＷ４ｎ：フライングキャパシタ制御用接点
ＳＷ５：ゲイン切替用接点
【技術分野】
【０００１】
本発明は、例えばディジタル保護継電装置などの制御システムにアナログ信号を取り込むためのコンデンサを備えたアナログ入力回路またはアナログ／ディジタル変換装置に係り、特にアナログ入力回路を基板上に構成したアナログ入力回路またはアナログ／ディジタル変換装置に関する。
【背景技術】
【０００２】
例えばディジタル保護継電装置では、電力系統の電流や電圧といった複数のアナログ交流電気量をサンプリングし、ディジタル変換してから中央演算装置に取り込み、所望の保護継電演算を実行する。
【０００３】
アナログ／ディジタル変換装置は、アナログ信号取り込みのために使用され、アナログ交流電気量に含まれる高調波成分を除去するためのフィルタ回路、信号絶縁のためのフライングキャパシタ回路、可変ゲインアンプ、ＡＤ変換器などを主要部品として構成される。なお本発明では、このうちフィルタ回路とフライングキャパシタ回路のことをアナログ入力回路といっている。
【０００４】
またアナログ／ディジタル変換装置は多くの場合に基板上に構成され、複数点数のアナログ入力を取り込むために、フィルタ回路とフライングキャパシタ回路を複数組備える。可変ゲインアンプは複数アナログ入力から１つのアナログ入力を切替選択し、ＡＤ変換器に与えるものであり、いわゆるマルチプレクサとして機能する。
【０００５】
また、フィルタ回路とフライングキャパシタ回路はコンデンサにより構成され、可変ゲインアンプとＡＤ変換器はアナログ増幅器を主体に構成される。このため、基板上に構成されたアナログ入力回路は基板外部の制御電源に接続され、電力供給される。
【０００６】
なお、基板には上記の回路構成の一部を搭載してもよいし、全部を搭載してもよい。また、ＡＤ変換器出力を用いて所定の演算を実施する中央演算装置を含めて搭載してもよい。また、このようなアナログ入力回路はディジタル保護継電装置ばかりではなく、アナログ信号を取り扱う殆どの制御システムなどで使用されているので、一般に広く適用が可能である。
【０００７】
特許文献１には、多チャンネルのアナログ入力をマルチプレクサで切り替えてＡＤ変換する回路において、マルチプレクサ出力とゲインアンプ間の浮遊容量によって生じる小容量の電荷を放電させて、高速動作時にチャンネル間の影響を受けないようにすることで高い精度を得ることが記載されている。
【０００８】
なお、特許文献１の従来の回路は制御電源がＯＮ時にのみコンデンサに蓄積した電荷の放電回路を動作させることができるものであり、制御電源がＯＦＦ状態ではコンデンサ放電回路が開状態でありコンデンサが保持した電荷を放電させることができなかった。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０００−５９２１７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
上記のアナログ入力回路を搭載した制御システムは、製造工場出荷時に、あるいは現場への据付後の適宜の時期に制御システムの健全性確認を実施する。アナログ入力基板の点検作業では、アナログ入力基板の入力仕様全てを確認する。
【００１１】
アナログ入力基板が、たとえば１０ミリボルト（ｍＶ）から１０ボルト（Ｖ）の広範囲のアナログ入力電圧を測定するものである場合、点検作業では１０ｍＶから１０Ｖを入力してアナログ入力基板の健全性を確認する。
【００１２】
然るに、最初の測定で１０Ｖを測定すると、フィルタ回路やフライングキャパシタ回路内のコンデンサには１０Ｖが保持される。次に１０ｍＶを測定する場合、１０ｍＶを印加しても、フィルタ特性により直ぐには１０ｍＶに安定せず精度悪化を生じていた。
【００１３】
また、点検作業で入力した電圧が残っている状態で制御システムをオンラインに戻すと、正しいデータが取り込めず制御対象システムを正しく制御できない危険があった。
【００１４】
従来は、この残電圧による影響を除去するためにアナログ入力基板の制御電源がＯＮの状態で、アナログ入力電圧全てに０ボルト（Ｖ）の電圧を入力し、中央演算装置ＣＰＵからの指示によりコンデンサが保持している電荷を放電させていた。
【００１５】
然しながらこの方式では、フィルタ回路のフィルタ時定数と、フライングキャパシタ回路のリレースイッチング周期によりコンデンサが保持した電荷を放電させるため、多大な時間を要していた。
【００１６】
また、制御電源をＯＦＦするとコンデンサを放電させる回路が形成されないため、必ず制御電源がＯＮ状態で放電させる操作が必要であった。
【００１７】
これらの点に関し、特許文献１では浮遊容量等の小容量成分のみを放電させる方式であり、フィルタ回路で使用する大容量のコンデンサを放電させるには長時間要し、制御電源ＯＦＦ状態では放電させることができない。
【００１８】
従って本発明では、制御電源のＯＮ、ＯＦＦの状態に関係なく、また外部に放電用機材が無くてもフィルタ回路、フライングキャパシタ回路内コンデンサの放電を短時間で可能にするためのアナログ入力回路またはアナログ／ディジタル変換装置を提供することを目的とする。
【課題を解決するための手段】
【００１９】
以上のことから本発明においては、アナログ信号を保持する並列コンデンサを備えた入力回路を搭載し、外部制御電源に接続された基板に構成されたアナログ入力回路において、並列コンデンサとこれに並列に接続された抵抗と常閉接点の直列回路とを備えた入力回路、制御電源の端子間に接続され、制御用接点を介して励磁される常閉接点駆動用の補助リレーを含むアナログ入力回路である。
【００２０】
また制御用接点は、並列コンデンサの電荷を放電するために使用される。
【００２１】
また入力回路が接点を介して２組縦列接続されるとともに、各入力回路の常閉接点はそれぞれ当該の常閉接点駆動用の補助リレーにより操作される。
【００２２】
また縦列接続された２組の入力回路が複数個並列接続され、共通の増幅器の入力端子に接続されている。
【００２３】
また共通の増幅器は可変ゲインの増幅器であり、その後段にアナログ／ディジタル変換器を備える。
【００２４】
また縦列接続された２組の入力回路のうち、後段の入力回路の直列回路は増幅器の入力端子に共通に接続されている。
【００２５】
また後段の入力回路の直列回路と並列コンデンサの間に直列に接点を設け、この直列接点を、制御電源の端子間に接続され、制御用接点を介して励磁される補助リレーにより駆動する。
【００２６】
また入力回路は、フィルタ回路またはフライングキャパシタ回路である。
【００２７】
以上のことから本発明においては、縦列接続されたフィルタ回路とフライングキャパシタ回路を複数組備え、複数組のフライングキャパシタ回路の後段を増幅器の入力端子に共通に接続し、増幅器の後段にアナログ／ディジタル変換器を備えるとともに、外部制御電源に接続された基板上に構成されたアナログ／ディジタル変換装置において、フィルタ回路とフライングキャパシタ回路は、並列コンデンサとこれに並列に接続された抵抗と常閉接点の直列回路とを備えており、常閉接点は、制御電源の端子間に接続され、制御用接点を介して励磁される補助リレーにより駆動されている。
【００２８】
またフライングキャパシタ回路の直列回路は、増幅器の入力端子に共通に接続されている。
【００２９】
またフライングキャパシタ回路の直列回路と並列コンデンサの間に直列に接点を設け、この直列接点を、制御電源の端子間に接続され、制御用接点を介して励磁される補助リレーにより駆動する。
【発明の効果】
【００３０】
本発明により、制御電源のＯＮ、ＯＦＦの状態に関係なく、また外部に放電用機材が無くてもフィルタ回路、フライングキャパシタ回路内コンデンサの放電を短時間で可能にする
【図面の簡単な説明】
【００３１】
【図１】本発明の実施例１のアナログ入力回路を示す図。
【図２】本発明の実施例２のアナログ入力回路を示す図。
【図３】図１の複数の接点ＳＷを開閉制御する手順を示す図。
【図４】図１のアナログ入力回路を搭載する基板と、制御電源と、常閉接点を駆動するリレーの接続関係を示した図。
【図５】図２のアナログ入力回路を搭載する基板と、制御電源と、常閉接点を駆動するリレーの接続関係を示した図。
【発明を実施するための形態】
【００３２】
以下、本発明に関わるアナログ入力回路の構成及び動作について詳細に説明する。
【実施例１】
【００３３】
図１に、計測するアナログ信号をフィルタ回路及びフライングキャパシタ回路内のコンデンサに保持させる本発明のアナログ入力回路の構成を示す。
【００３４】
図１のアナログ入力回路では、アナログ入力電圧１ａ〜１ｎをフィルタ回路２ａ〜２ｎ内の第１のコンデンサＣ１ａ〜Ｃ１ｎに保持させる。そのあとフライングキャパシタ回路３０で信号絶縁して回路内の第２のコンデンサＣ２ａ〜Ｃ２ｎに保持させる。そのうえで中央演算処理装置ＣＰＵの指示により、１点ずつ可変ゲインアンプ４０のゲイン設定を行い、アナログ／ディジタル変換器（ＡＤ変換器５０）にてアナログ信号をディジタル信号に変換する。変換後のディジタル信号は中央演算処理装置ＣＰＵに送られ、ここで所定の演算を実行する為の入力として使用される。この回路構成では、フィルタ回路２ａ〜２ｎ、フライングキャパシタ回路３０にコンデンサ放電回路を含んでいる。
【００３５】
以下、アナログ入力回路を構成する主要な部分について更に詳細に説明する。
【００３６】
まず、フィルタ回路２ａ〜２ｎは、アナログ入力点数に応じて複数回路が並列に設置されている。いずれの回路も構成は同じであるので、以後は２ａについてのみ説明する。なお、複数記載された他の回路についても、必用がない限り代表の１回路のみ説明することにする。
【００３７】
フィルタ回路２ａは、入力端子間に抵抗ｒ１ａと第１のコンデンサＣ１ａの直列回路を接続する。また、出力端子間に抵抗ｒ２ａと第１のコンデンサＣ１ａの直列回路を接続する。第１のコンデンサＣ１ａは抵抗ｒ１ａと抵抗ｒ２ａの接続点間に接続されている。また第１のコンデンサＣ１ａに並列に、抵抗ｒ３ａと第１の接点ＳＷ１ａが接続されている。さらに、フィルタ回路２ａの出力端子は、第２の接点ＳＷ２ａを介して、次段のフライングキャパシタ回路３０の入力端子に接続されている。
【００３８】
このフィルタ回路２ａの２つの接点ＳＷ１ａ、ＳＷ２ａのうち、第１の接点ＳＷ１ａは常閉接点（ｂ接点）である。またこれを駆動するリレー（図４を用いて後述する）は、制御電源により励磁されて動作状態にあり、この結果第１の接点ＳＷ１ａは開放している。第２の接点ＳＷ２ａは、中央演算処理装置ＣＰＵの指示により周期的に開放と閉成が繰り返される。なお、複数のフィルタ回路２の第２の接点ＳＷ２は、同時に開閉されることが多い。複数入力を同時サンプリングする必要があるときには、この開閉は同期化される。
【００３９】
次にフィルタ回路２ａの動作について説明する。入力端子間の抵抗ｒ１ａと第１のコンデンサＣ１ａの直列回路により積分回路を構成しており、第１のコンデンサＣ１ａの端子電圧は、アナログ入力電圧１ａに追従して変化している。またこのときの積分作用により、高調波除去のフィルタ機能を奏する。
【００４０】
また、第１のコンデンサＣ１ａに並列に、抵抗ｒ３ａと第１の接点ＳＷ１ａの直列回路が接続されているが、第１の接点ＳＷ１ａが開放状態にあるために、この第１のコンデンサＣ１ａの端子電圧は、そのままフィルタ回路２ａの出力電圧になっている。
【００４１】
なお、第１の接点ＳＷ１ａが閉成した場合、第１のコンデンサＣ１ａに並列に、抵抗ｒ３ａと第１の接点ＳＷ１ａの直列回路が接続されることになり、第１のコンデンサＣ１ａに蓄えられた電荷は瞬時に放電される。この意味で、抵抗ｒ３ａと第１の接点ＳＷ１ａの直列回路は、第１のコンデンサＣ１ａの放電回路を形成しているということができる。コンデンサ放電回路において、抵抗ｒ３ａは、放電時の短絡電流を抑止するための保護抵抗の役割を果たす。
【００４２】
次にフライングキャパシタ回路３０の具体的な構成と機能について説明する。
【００４３】
まず、回路構成であるが、ここには入力、出力用の抵抗を記述していないが基本的な構成はフィルタ回路２ａと同じである。つまり、フライングキャパシタ回路３０の１入力部分に着目すると、ここには入力端子間に第２のコンデンサＣ２ａを接続し、第２のコンデンサＣ２ａに並列に抵抗ｒ４ａと第３の接点ＳＷ３ａの直列回路が接続されている。またフライングキャパシタ回路３０の次段の可変ゲインアンプ４０との間が、第４の接点ＳＷ４ａで接続されている。
【００４４】
さらにフライングキャパシタ回路３０の２つの接点ＳＷ３ａ、ＳＷ４ａのうち、第１の接点ＳＷ３ａは常閉接点（ｂ接点）である。またこれを駆動するリレーは、制御電源により励磁されて動作状態にあり、この結果第３の接点ＳＷ３ａは開放している。第４の接点ＳＷ４ａは、中央演算処理装置ＣＰＵの指示により周期的に開放と閉成が繰り返される。
【００４５】
なお、第３の接点ＳＷ３ａが閉成した場合、第２のコンデンサＣ２ａに並列に、抵抗ｒ４ａと第３の接点ＳＷ３ａの直列回路が接続されることになり、第２のコンデンサＣ２ａに蓄えられた電荷は瞬時に放電される。この意味で、抵抗ｒ４ａと第３の接点ＳＷ３ａの直列回路は、第２のコンデンサＣ２ａの放電回路を形成しているということができる。コンデンサ放電回路において、抵抗ｒ４ａは、放電時の短絡電流を抑止するための保護抵抗の役割を果たす。
【００４６】
従って、フィルタ回路２ａの第１のコンデンサＣ１ａが、フライングキャパシタ回路３０の第２のコンデンサＣ２ａに相当し、以下同様に抵抗ｒ３ａと第１の接点ＳＷ１ａの直列回路が抵抗ｒ４ａと第３の接点ＳＷ３ａの直列回路に相当し、第２の接点ＳＷ２ａが第４の接点ＳＷ４ａに相当していることがわかる。
【００４７】
フライングキャパシタ回路３０の動作について説明する。まず第２の接点ＳＷ２ａが閉成した時点で、フィルタ回路２ａの第１のコンデンサＣ１ａに蓄えられた電荷が、フライングキャパシタ回路３０の第２のコンデンサＣ２ａに移転する。なお、第２の接点ＳＷ２ａは、電荷移転に必要な時間経過後速やかに開放される。
【００４８】
次に可変ゲインアンプ４０の具体的な構成と、機能について説明する。
【００４９】
可変ゲインアンプ４０は、増幅器９と、帰還回路を構成する第５の接点ＳＷ５と帰還抵抗ｒｆの直列回路で構成される。直列回路は複数組準備されており、第５の接点ＳＷ５を中央演算処理装置ＣＰＵの指示により選択することで、可変ゲインアンプを実現している。
【００５０】
次にこの機能について説明すると、中央演算処理装置ＣＰＵは、フィルタ回路２ａの第１のコンデンサＣ１ａに蓄えられた電荷をフライングキャパシタ回路３０の第２のコンデンサＣ２ａに移転した後のタイミングで、第４の接点ＳＷ４ａ〜ＳＷ４ｎのうちの１つ（例えばＳＷ４ａ）の閉成を実行する。さらに、これに先立ち、可変ゲインアンプ４０の第５の接点ＳＷ５のいずれかを選定して閉成しておく。
【００５１】
なおここで、第２の接点ＳＷ２ａ〜ＳＷ２ｎは、同時に開閉制御されることでいわゆる同時サンプリングを実現し、第４の接点ＳＷ４ａ〜ＳＷ４ｎは１つずつ順次選択されることでマルチプレクサとしての機能を実現する。第４の接点ＳＷ４を閉じたときに、ＡＤ変換器５０には、フライングキャパシタ回路３０の第２のコンデンサＣ２ａの端子電圧が、ゲイン調整されたうえで印加される。ＡＤ変換器５０では、この大きさをディジタル変換することによって、回路全体としてアナログ入力信号の取り込みと、そのディジタル変換を実現する。
【００５２】
また、中央演算処理装置ＣＰＵは、上記のアナログ／ディジタル変換を実現するために、複数の接点ＳＷを図３のように開閉制御する。
【００５３】
図３において、横軸は時間、縦軸には入力されるアナログ入力電圧１ａと、接点ＳＷ１〜ＳＷ５の開閉状態を示している。なお、この図で接点ＳＷ１〜ＳＷ５について「１」は閉状態、「０」は開状態を表している。
【００５４】
ここでは通常の信号取り込みモードについて説明する。図３の上の段のアナログ入力電圧１ａは、例えばディジタル保護継電装置で使用する電力系統の交流電圧の１相分を示しており、電圧は３０度間隔でサンプリングされ、ディジタル変換してから中央演算装置ＣＰＵに取り込まれ、所定の保護継電演算に使用される。
【００５５】
サンプリング時刻ｔ１前の時刻ｔ０の初期状態において、全ての接点ＳＷ１〜ＳＷ５は開放されており、図示上では全てレベル０になっている。この状態ではフィルタ回路２ａ〜２ｎ内の第１のコンデンサＣ１ａ〜Ｃ１ｎには、アナログ入力電圧１ａ〜１ｎがそれぞれ印加されており、その時間変化に追従した電荷を蓄積している。
【００５６】
つまり、通常のアナログ入力電圧取り込み動作の初期状態では、アナログ入力電圧１ａ〜１ｎがフィルタ回路２ａ〜２ｎ内のフィルタ時定数で決定される抵抗器ｒ１ａ〜ｒ１ｎを介して第１のコンデンサＣ１ａ〜Ｃ１ｎに常時蓄えられている。
【００５７】
次にこの状態から中央演算装置ＣＰＵは、時刻ｔ１において、フライングキャパシタ回路３０内の第２の接点ＳＷ２ａ〜ＳＷ２ｎを交流電圧の３０度間隔で定まる一定周期Ｔで同時に短時間ＯＮ／ＯＦＦさせる。
【００５８】
これにより、フィルタ回路２ａ〜２ｎ内のフィルタ時定数で決定される抵抗器ｒ２ａ〜ｒ２ｎを介し、アナログ入力電圧信号１ａ〜１ｎを絶縁して、フライングキャパシタ回路３０内の第２のコンデンサＣ２ａ〜Ｃ２ｎに電荷を移動させることができる。
【００５９】
更にこの後、中央演算装置ＣＰＵは、時刻ｔ２ａにおいて、フライングキャパシタ回路３０内の第４の接点ＳＷ４ａ〜ＳＷ４ｎのうち、ＳＷ４ａを短時間閉成する。その後時刻ｔ２ｂにおいて、フライングキャパシタ回路３０内の第４の接点ＳＷ４ｂを短時間閉成する。また、この操作を複数の第４の接点ＳＷ４に対して順次実行する。ただし、最後の第４の接点ＳＷ４ｎまでの一連の操作は、交流電圧の３０度間隔で定まる一定周期Ｔ後の時刻ｔ３までには完了するものとされる。
【００６０】
このように、第４の接点ＳＷ４ａ〜ＳＷ４ｎを、第２の接点ＳＷ２ａ〜ＳＷ２ｎの操作後のタイミングでＯＮ／ＯＦＦさせることで、複数点あるアナログ入力電圧を１点ずつ可変ゲインアンプ４０に接続することができる。
【００６１】
またこのとき、中央演算処理装置ＣＰＵの指令によって、第５の接点ＳＷ５を適宜選択操作し、入力点毎にゲイン設定を行い、アナログ／ディジタル変換器５０にてアナログ信号をディジタル信号に変換することでアナログ入力をディジタル信号として取り込むことができる。なお、第５の接点ＳＷ５についての適宜の選択操作タイミングは、図３に示すように、例えば第４の接点ＳＷ４ａであれば、時刻ｔ２ａの直前に行うことになる。
【００６２】
通常の信号取り込みモードでは、３０度ごとに上記の操作が繰り返し実行されることになるが、この前提としては制御電源がＯＮ状態で、常閉接点（フィルタ回路２ａ内の第１の接点ＳＷ１とフライングキャパシタ回路３０内の第３の接点ＳＷ３）が開放している必要がある。
【００６３】
本発明においては、制御電源がＯＮ状態で、常閉接点（フィルタ回路２ａ内の第１の接点ＳＷ１とフライングキャパシタ回路３０内の第３の接点ＳＷ３）が開放するようにし、かつコンデンサと並列に接続して放電回路を構成しているために、更に以下のように使用することができる。
【００６４】
まず、アナログ入力基板の点検作業後の処理に関して応用することができる。つまり、制御電源がＯＮ状態でのコンデンサ放電回路の動作は、中央演算処理装置ＣＰＵによりコンデンサ放電指令が出されると、フィルタ回路２ａ〜２ｎ内の第１の接点ＳＷ１及びフライングキャパシタ回路３０内の第３の接点ＳＷ３を閉状態とさせることでコンデンサＣ１，Ｃ２を抵抗器ｒ３、ｒ４を介して放電させることができる。このことから、点検作業後の残留電圧の開放処理に応用することができる。
【００６５】
また、制御電源を何らかの理由により喪失したとしても、以後の回復時の信頼度を高くすることができる。つまり、制御電源がＯＦＦ状態でのコンデンサ放電回路の動作は、フィルタ回路２ａ〜２ｎ内の第１の接点ＳＷ１及びフライングキャパシタ回路３０内の第３の接点ＳＷ３にｂ接点のリレー接点を使用することで、電源断時に各リレー接点が閉状態となるため、外部に機材がなくてもコンデンサを放電させることができる。従って、再稼動時の残留電圧の開放処理に応用することができる。
【００６６】
図４は、アナログ入力回路を搭載する基板と、制御電源と、常閉接点を駆動するリレーの接続関係を示した図である。
【００６７】
基板Ｂｄにはコンデンサを含むアナログ回路として例えばフィルタ回路２が搭載されており、コンデンサＣ１に並列に抵抗ｒ３と常閉接点ＳＷ１の直列回路が接続されている。なお、フィルタ回路２は、フライングキャパシタ回路３０であってもよい。
【００６８】
また基板Ｂｄ内には制御電源母線Ｂｕｓが配置されており、基板内の回路の各所に電力供給している。制御電源母線Ｂｕｓには、接続端子１１を介して外部電源Ｂｔが接続されている。さらに制御電源母線Ｂｕｓ間には常閉接点ＳＷ８を介して補助リレーＲｙ１が接続されている。放電回路の常閉接点ＳＷ１は補助リレーＲｙ１により駆動される。なお、常閉接点ＳＷ８は中央演算処理装置ＣＰＵの出力により開放操作がなされる。
【００６９】
放電回路の常閉接点ＳＷ１は、以上のようにして駆動されるので、制御電源Ｂｔを喪失したときと、制御電源が健全でかつ中央演算処理装置ＣＰＵが出力したときに開放されることになり、放電を実行する。
【００７０】
以上の構成とすることで、制御電源がＯＮ状態でもＯＦＦ状態でもコンデンサ放電回路によって放電動作をさせることができる。なお、抵抗器ｒ３、ｒ４はコンデンサ放電時の短絡電流を保護し、さらに最短時間で放電できる値を選定する。
【実施例２】
【００７１】
実施例１では、フライングキャパシタ回路３０に入力チャンネル毎にコンデンサ放電回路（抵抗ｒ３と常閉接点ＳＷ３の直列回路）を設けており、コンデンサ放電回路の部品点数が入力チャンネルの数だけ必要となっている。
【００７２】
実施例２ではコンデンサ放電回路が共通化できる部分を１回路に集約させて部品点数を削減した。コンデンサ放電回路は放電時の短絡電流を防止するための保護抵抗ｒ４と放電用リレー接点ＳＷ３にて構成され、フライングキャパシタ回路３０の後段に接続される。
【００７３】
本発明に関わるコンデンサ放電回路の構成及び動作の実施形態について詳細を示す。
【００７４】
図２は、本発明の実施例２を示す回路図である。コンデンサ放電回路が共通化できる部位は、入力個別絶縁方式であることからフライングキャパシタ回路３０内のコンデンサ放電回路である。
【００７５】
図１の実施例１において、接点ＳＷ４ａ〜ＳＷ４ｎは常開接点を用いているため、制御電源ＯＦＦ時は接点が開状態となる。このため、フライングキャパシタ回路３０内の第２のコンデンサＣ２ａ〜Ｃ２ｎを放電させるためには、チャンネル毎にコンデンサ放電回路の常閉接点ＳＷ３ａ〜ＳＷ３ｎが必要であった。
【００７６】
そこで実施例２では、図１の第４の接点ＳＷ４ａ〜ＳＷ４ｎが常開接点であったものを常閉接点とする。但し、第４の接点ＳＷ４ａ〜ＳＷ４ｎの機能としては第２のコンデンサＣ２に蓄えられた電荷をＡＤ変換器ＡＤに導入することにある。そこで、第４の接点ＳＷ４ａ〜ＳＷ４ｎを駆動する補助リレーを励磁して通常は第４の接点ＳＷ４ａ〜ＳＷ４ｎを開放状態とする。また第２のコンデンサＣ２に蓄えられた電荷をＡＤ変換器ＡＤに導入するタイミングでのみ、補助リレーを消磁して第４の接点ＳＷ４ａ〜ＳＷ４ｎを閉成状態とする。
【００７７】
更にその上で第３の接点ＳＷ３を、フライングキャパシタ回路３０の複数の第２のコンデンサに共通に並列に配置した常閉接点とする。そして、第３の接点ＳＷ３を駆動する補助リレーを励磁して通常は第３の接点ＳＷ３を開放状態とする。また点検後の残余電圧開放のタイミングでのみ、補助リレーを消磁して第３の接点ＳＷ３を閉成状態とする。
【００７８】
図２の第２の実施例における通常の信号入力時の接点操作について説明すると、これは第４の接点ＳＷ４を常開接点、常閉接点のいずれで構成するにしても、図３の開閉タイミングで各接点を開閉すればよく、この点において、図１と図２の相違点はない。
【００７９】
また制御電源ＯＮ時のコンデンサ放電回路の動作も図１の実施例１と同じである。
【００８０】
また、制御電源を何らかの理由により喪失したとしても、以後の回復時の信頼度を高くすることができる。制御電源ＯＦＦ時のコンデンサ放電回路の動作は、接点ＳＷ１，ＳＷ３，ＳＷ４がｂ接点のため、制御電源ＯＦＦにより接点が閉状態となることで、外部に機材が無くても短時間で放電させることができる。第１のコンデンサＣ１の放電回路の制御電源喪失時の動作は、図１と同じである。第２のコンデンサＣ２の放電回路の制御電源喪失時の動作は、励磁される補助リレーの常閉接点ＳＷ３，ＳＷ４が復帰して閉成することで、Ｃ２−ＳＷ４−ｒ４−ＳＷ３−Ｃ２に至る閉回路を構成することで達成される。
【００８１】
図２回路の場合にも、入力取り込み、点検作業後の残留電圧の開放処理、電源喪失後の信頼性確保の観点において、図１回路と同等の効果を達成できることが理解できる。
【００８２】
かつ、図２回路を用いることで制御電源ＯＦＦ時にフライングキャパシタ回路が全チャンネル接続されることから、コンデンサ放電回路のリレー接点ＳＷ３を１回路に集約できる。
【００８３】
図５は、図２回路においてアナログ入力回路を搭載する基板と、制御電源と、常閉接点を駆動する補助リレーの接続関係を示した図である。
【００８４】
基板Ｂｄにはコンデンサを含むアナログ回路として例えばフライングキャパシタ回路３０が搭載されており、コンデンサＣ２に並列に抵抗ｒ４と常閉接点ＳＷ３、ＳＷ４の直列回路が接続されている。
【００８５】
また基板Ｂｄ内には制御電源母線Ｂｕｓが配置されており、基板内の回路の各所に電力供給している。制御電源母線Ｂｕｓには、接続端子１１を介して外部電源Ｂｔが接続されている。さらに制御電源母線Ｂｕｓ間には常閉接点ＳＷ９を介して補助リレーＲｙ２が接続されている。また、常閉接点ＳＷ１０を介して補助リレーＲｙ３が接続されている。常閉接点ＳＷ４は補助リレーＲｙ３により駆動され、常閉接点ＳＷ３は補助リレーＲｙ２により駆動される。なお、常閉接点ＳＷ９、ＳＷ１０は中央演算処理装置ＣＰＵの出力により開放操作がなされる。
【００８６】
常閉接点ＳＷ３、ＳＷ４は、以上のようにして駆動されるので、制御電源Ｂｔを喪失したときと、制御電源が健全でかつ中央演算処理装置ＣＰＵが出力したときに開放されることになり、放電を実行する。
【００８７】
以上の構成とすることで、制御電源がＯＮ状態でもＯＦＦ状態でもコンデンサ放電回路によって放電動作をさせることができる。なお、抵抗器ｒ４はコンデンサ放電時の短絡電流を保護し、さらに最短時間で放電できる値を選定する。
【００８８】
以上詳述したように、本発明によれば制御電源のＯＮ／ＯＦＦに関らずコンデンサ両端に放電回路を設けることでコンデンサが保持した電荷を放電させることができ、入力される電圧に関係なく安定した計測が実現できる。
【産業上の利用可能性】
【００８９】
本回路の放電方式は、定期メンテナンスの必要性が高く信頼性を要求される社会インフラ向け制御システムに適用されることが期待される。
【符号の説明】
【００９０】
１ａ〜１ｎ：入力電圧
２ａ〜２ｎ：フィルタ回路
９：アンプ
３０：フライングキャパシタ回路
４０：可変ゲインアンプ回路
５０：アナログ／ディジタル変換器
ＣＰＵ：中央演算処理装置
Ｃ１ａ〜Ｃ１ｎ：第１のコンデンサ
Ｃ２ａ〜Ｃ２ｎ：第２のコンデンサ
ｒ１：フィルタ回路用抵抗器
ｒ３ａ〜ｒ３ｎ：コンデンサ放電時保護用抵抗
ｒ４ａ〜ｒ４ｎ：コンデンサ放電時保護用抵抗
ｒ４：コンデンサ放電時保護用抵抗
ｒｆ：可変ゲインアンプ用抵抗器
ＳＷ１ａ〜ＳＷ１ｎ：コンデンサ放電用接点
ＳＷ３ａ〜ＳＷ３ｎ：コンデンサ放電用接点
ＳＷ４ａ〜ＳＷ４ｎ：フライングキャパシタ制御用接点
ＳＷ５：ゲイン切替用接点
【特許請求の範囲】
【請求項１】
アナログ信号を保持する並列コンデンサを備えた入力回路を搭載し、外部制御電源に接続された基板に構成されたアナログ入力回路において、
前記並列コンデンサとこれに並列に接続された抵抗と常閉接点の直列回路とを備えた前記入力回路、前記制御電源の端子間に接続され、制御用接点を介して励磁される前記常閉接点駆動用の補助リレーを含むアナログ入力回路。
【請求項２】
請求項１に記載のアナログ入力回路において、
前記制御用接点は、並列コンデンサの電荷を放電するために使用されることを特徴とするアナログ入力回路。
【請求項３】
請求項１又は請求項２に記載のアナログ入力回路において、
前記入力回路が接点を介して２組縦列接続されるとともに、各入力回路の前記常閉接点はそれぞれ当該の常閉接点駆動用の前記補助リレーにより操作されることを特徴とするアナログ入力回路。
【請求項４】
請求項３に記載のアナログ入力回路において、
前記縦列接続された２組の入力回路が複数個並列接続され、共通の増幅器の入力端子に接続されていることを特徴とするアナログ入力回路。
【請求項５】
請求項４に記載のアナログ入力回路において、
前記共通の増幅器は可変ゲインの増幅器であり、その後段にアナログ／ディジタル変換器を備えたことを特徴とするアナログ入力回路。
【請求項６】
請求項４に記載のアナログ入力回路において、
前記縦列接続された２組の入力回路のうち、後段の入力回路の直列回路は前記増幅器の入力端子に共通に接続されていることを特徴とするアナログ入力回路。
【請求項７】
請求項６に記載のアナログ入力回路において、
後段の入力回路の直列回路と並列コンデンサの間に直列に接点を設け、この直列接点を、前記制御電源の端子間に接続され、制御用接点を介して励磁される補助リレーにより駆動することを特徴とするアナログ入力回路。
【請求項８】
請求項１から請求項７のいずれかに記載のアナログ入力回路において、
前記入力回路は、フィルタ回路またはフライングキャパシタ回路であることを特徴とするアナログ入力回路。
【請求項９】
縦列接続されたフィルタ回路とフライングキャパシタ回路を複数組備え、複数組のフライングキャパシタ回路の後段を増幅器の入力端子に共通に接続し、増幅器の後段にアナログ／ディジタル変換器を備えるとともに、外部制御電源に接続された基板上に構成されたアナログ／ディジタル変換装置において、
前記フィルタ回路とフライングキャパシタ回路は、並列コンデンサとこれに並列に接続された抵抗と常閉接点の直列回路とを備えており、
前記常閉接点は、前記制御電源の端子間に接続され、制御用接点を介して励磁される補助リレーにより駆動されていることを特徴とするアナログ／ディジタル変換装置。
【請求項１０】
請求項９に記載のアナログ／ディジタル変換装置において、
前記フライングキャパシタ回路の直列回路は、前記増幅器の入力端子に共通に接続されていることを特徴とするアナログ／ディジタル変換装置。
【請求項１１】
請求項１０に記載のアナログ／ディジタル変換装置において、
前記フライングキャパシタ回路の直列回路と並列コンデンサの間に直列に接点を設け、この直列接点を、前記制御電源の端子間に接続され、制御用接点を介して励磁される補助リレーにより駆動することを特徴とするアナログ／ディジタル変換装置。
【請求項１】
アナログ信号を保持する並列コンデンサを備えた入力回路を搭載し、外部制御電源に接続された基板に構成されたアナログ入力回路において、
前記並列コンデンサとこれに並列に接続された抵抗と常閉接点の直列回路とを備えた前記入力回路、前記制御電源の端子間に接続され、制御用接点を介して励磁される前記常閉接点駆動用の補助リレーを含むアナログ入力回路。
【請求項２】
請求項１に記載のアナログ入力回路において、
前記制御用接点は、並列コンデンサの電荷を放電するために使用されることを特徴とするアナログ入力回路。
【請求項３】
請求項１又は請求項２に記載のアナログ入力回路において、
前記入力回路が接点を介して２組縦列接続されるとともに、各入力回路の前記常閉接点はそれぞれ当該の常閉接点駆動用の前記補助リレーにより操作されることを特徴とするアナログ入力回路。
【請求項４】
請求項３に記載のアナログ入力回路において、
前記縦列接続された２組の入力回路が複数個並列接続され、共通の増幅器の入力端子に接続されていることを特徴とするアナログ入力回路。
【請求項５】
請求項４に記載のアナログ入力回路において、
前記共通の増幅器は可変ゲインの増幅器であり、その後段にアナログ／ディジタル変換器を備えたことを特徴とするアナログ入力回路。
【請求項６】
請求項４に記載のアナログ入力回路において、
前記縦列接続された２組の入力回路のうち、後段の入力回路の直列回路は前記増幅器の入力端子に共通に接続されていることを特徴とするアナログ入力回路。
【請求項７】
請求項６に記載のアナログ入力回路において、
後段の入力回路の直列回路と並列コンデンサの間に直列に接点を設け、この直列接点を、前記制御電源の端子間に接続され、制御用接点を介して励磁される補助リレーにより駆動することを特徴とするアナログ入力回路。
【請求項８】
請求項１から請求項７のいずれかに記載のアナログ入力回路において、
前記入力回路は、フィルタ回路またはフライングキャパシタ回路であることを特徴とするアナログ入力回路。
【請求項９】
縦列接続されたフィルタ回路とフライングキャパシタ回路を複数組備え、複数組のフライングキャパシタ回路の後段を増幅器の入力端子に共通に接続し、増幅器の後段にアナログ／ディジタル変換器を備えるとともに、外部制御電源に接続された基板上に構成されたアナログ／ディジタル変換装置において、
前記フィルタ回路とフライングキャパシタ回路は、並列コンデンサとこれに並列に接続された抵抗と常閉接点の直列回路とを備えており、
前記常閉接点は、前記制御電源の端子間に接続され、制御用接点を介して励磁される補助リレーにより駆動されていることを特徴とするアナログ／ディジタル変換装置。
【請求項１０】
請求項９に記載のアナログ／ディジタル変換装置において、
前記フライングキャパシタ回路の直列回路は、前記増幅器の入力端子に共通に接続されていることを特徴とするアナログ／ディジタル変換装置。
【請求項１１】
請求項１０に記載のアナログ／ディジタル変換装置において、
前記フライングキャパシタ回路の直列回路と並列コンデンサの間に直列に接点を設け、この直列接点を、前記制御電源の端子間に接続され、制御用接点を介して励磁される補助リレーにより駆動することを特徴とするアナログ／ディジタル変換装置。
【図１】
【図２】
【図３】
【図４】
【図５】
【図２】
【図３】
【図４】
【図５】
【公開番号】特開２０１３−８１０１０（Ｐ２０１３−８１０１０Ａ）
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願番号】特願２０１１−２１８８４１（Ｐ２０１１−２１８８４１）
【出願日】平成２３年１０月３日（２０１１．１０．３）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
【公開日】平成２５年５月２日（２０１３．５．２）
【国際特許分類】
【出願日】平成２３年１０月３日（２０１１．１０．３）
【出願人】（０００００５１０８）株式会社日立製作所 (27,607)
【Ｆターム（参考）】
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