【課題】共通のΣΔＤＡＣ装置を用いて、異なるサンプリングレートでサンプリングされた複数のディジタル入力信号を変換する際のＳ／Ｎ比を向上する、マルチサンプリングレートΣΔＤＡＣシステムを提供すること。
【解決手段】可聴周波数領域のほぼ上限側周波数の２倍以下のサンプリング周波数でサンプリングされた第１ディジタル入力信号をサンプリングレート変換して第１アップディジタル入力信号を形成する。この第１アップディジタル入力信号と高サンプリング周波数の第２ディジタル入力信号とを選択して、ΣΔＤＡＣ装置に供給して、アナログ信号を出力する。 （もっと読む）

【課題】 消費電流を抑制しつつ、電源電圧より高いアナログ入力信号を扱うことのできるＡＤコンバータＬＳＩを実現する。
【解決手段】 本発明のＡＤコンバータＬＳＩは、入力信号の電圧を分圧して分圧信号として出力する分圧手段と、前記入力信号によって前記分圧手段に流れる入力電流を制御信号に基づいて遮断する遮断用スイッチ素子と、前記分圧信号をサンプリングおよび量子化してデジタルデータとして出力するアナログ−デジタル変換手段を備え、前記アナログ−デジタル変換手段のサンプリング期間を除いて、前記入力電流を遮断するよう前記遮断用スイッチ素子の前記制御信号が生成されることを特徴とする。 （もっと読む）

【課題】回路面積を増大させることなく、高い変換精度を得ることができるディジタル／アナログ変換回路を提供する。
【解決手段】電流モニタ回路４において、電流源用トランジスタ２−１および２−ｋの出力電流がそれぞれモニタされる。補正電流生成回路５において、当該モニタされた２つの電流Ｉ１およびＩ２が所定の比を有するように調節した補正電流Ｉｃが生成されて、抵抗１２−１〜１２−（ｋ−１）の直列回路の一端Ｎｋに入力される。これにより、電流源用トランジスタ２−１および２−ｋの出力電流比が所定の比に近づくように負帰還の制御が行われる。 （もっと読む）

【課題】シングルチップマイクロコンピュータなどに搭載されるＡ／ＤコンバータにおいてＤ／Ａ変換結果の精度を高めること。
【解決手段】本集積回路装置１０は、Ａ／Ｄコンバータ２０の出力デジタル値補正用の補正情報を記憶する補正情報記憶部４２と、Ａ／Ｄコンバータの出力デジタル値と予め用意された補正情報に基づいて前記出力デジタル値を補正する補正プログラムを記憶する補正プログラム記憶記憶部４４と、前記補正プログラムを実行してＡ／Ｄコンバータの出力デジタル値を補正する補正処理部３０と含む。補正情報はＡ／Ｄコンバータ２０の出力デジタル値の所定の範囲ごとに段階的に設定されている。 （もっと読む）

【課題】 過渡応答誤差を低減するのに適した、過渡応答特性を形成する装置を提供する。
【解決手段】 過渡応答発生回路Ａは、第１極性方向の過渡応答ＯＵＴ１を発生する第１の回路３と、第１極性とは逆の第２極性方向の過渡応答ＯＵＴ２を発生する第２の回路４と、第１極性方向過渡応答ＯＵＴ１と第２極性方向過渡応答ＯＵＴ２とを組み合わせて、合成過渡応答ＯＵＴＣを発生する過渡応答合成回路６と、を備える。 （もっと読む）

アナログ信号を精度良く確実に変換するためにパルス幅変調を使用するアナログデジタル変換方法及び装置が提供される。この方法及び装置によれば、最も厳しい環境における要求を満たすアナログデジタル変換器(ＡＤＣ)が実現可能である。さらに、多くの用途で求められる高精度を満たすＡＤＣが実現可能である。この方法及び装置に係るＡＤＣは、受け取ったアナログ入力をアナログ信号入力に応じたデューティサイクルのパルス幅変調信号に変換する。パルス幅変調信号はデューティサイクル機構に送られてパルス幅変調信号のデューティサイクルが決定される。決定されたデューティサイクルにより、アナログ信号に比例したデジタル値が生成される。この好適な方法及び装置により、広範囲の環境で使用可能な正確且つ高信頼性のＡＤＣが得られる。
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【課題】高精度の検査を短時間で実施する安価なＡ／Ｄ変換器の検査装置及び検査方法を提供する。
【解決手段】本発明のＡ／Ｄ変換器の検査装置は、第１のクロックでテストデータを発生する入力コード発生器と、テストデータをＤ／Ａ変換し被測定Ａ／Ｄ変換器に入力するＤ／Ａ変換器と、被測定Ａ／Ｄ変換器を駆動する、第１のクロックのｎ倍（ｎは２以上の正整数）の周波数の第２のクロックを発生する第２のクロック発生器と、被測定Ａ／Ｄ変換器の出力データを第２のクロックで取り込み、ｎ個の測定データの平均値を算出する平均値算出部と、第１のクロックで平均値算出部の出力データを入力し、被測定Ａ／Ｄ変換器の良否を判断する判断部と、を有する。 （もっと読む）

【課題】 より正確なアナログ信号電圧を得ることや、回路のサイズが大きくなることを防止することが可能なデジタルアナログ変換回路を提供することである。
【解決手段】 各ユニットの第１ノードは、自己の１つ上位のユニットの中間ノードに接続される。また各ユニットの第２ノードは、１つ上位のユニットの第１ノードまたは第２ノードのうち、インピーダンス値２Ｚとされた抵抗部が接続されている側のノードへ接続される。第２ノードの接続先を階層接続スイッチ部によって選択することで、各ユニットが、１つ上位のユニットのインピーダンス値２Ｚとされた抵抗部に対して並列に接続される階層構造を構成することができる。第１位ビット信号Ｄ０に応じて、最下位ビットユニットＬＵからはデジタルデータの出力コード１に応じたアナログ信号電圧ＡＶが出力されることで、デジタルアナログ変換動作が行われる。 （もっと読む）

【課題】 回路を構成するトランジスタの特性の影響を排除した電流源回路を提供する。
【解決手段】 ブランキング期間においてスイッチ回路Ｓｉ（ｉはｎ以下の自然数）はトランジスタＱｉＢのドレインと定電流源６０とを結合する。スイッチ回路ＴｉＡ，ＴｉＢもオンし、各トランジスタＱｉＡ，ＱｉＢをダイオード接続する。定電流源６０から電源電圧ＶＬに至る電流経路に基準電流Ｉ_０が駆動され、容量素子ＣｉＢ，ＣｉＡは基準電流Ｉ_０に応じた電荷を格納する。動作期間になると、スイッチ回路ＳｉはトランジスタＱｉＢのドレインと回路網１００とを結合する。スイッチ回路ＴｉＢ，ＴｉＡはオフとなる。トランジスタＱｉＢ、容量素子ＣｉＢおよびスイッチ回路ＴｉＢは、電流源トランジスタＱｉＡのドレイン電圧の上昇を抑えるドレイン電圧上昇制限回路を構成し、回路網１００には基準電流レベルＩ_０に等しい電流が供給される。 （もっと読む）

【課題】
回路規模の削減を図りながら、ゲインエラー補正能力を向上可能とするＡＤ変換装置の提供。
【解決手段】
パイプライン方式のＡＤＣ１１、２１を用いた第１、第２のコンポーネントＡＤＣを備えたインターリーブＡＤＣにおいて、ゲインエラーにより発生したイメージ成分を、バンドパスフィルタ３２によって抽出し、イメージ成分のパワーが最小になるように、ゲインエラー補正を行う。 （もっと読む）

オプトエレクトロニック送受信機の動作監視回路は、オプトエレクトロニック送受信機の一つまたは複数の動作状態を表わすアナログ入力信号を処理しディジタル信号結果を生成するための一連の相互接続された信号処理回路を含む。一連の信号処理回路は、アナログ入力信号を利得値により増幅または減衰してスケーリングされたアナログ信号を生成する利得回路、スケーリングされたアナログ信号を第１のディジタル信号に変換するアナログ・ディジタル変換器、および第１のディジタル信号をディジタル的に調整してディジタル信号結果を生成するディジタル調整回路を含む。ディジタル調整回路は、ディジタルシフト信号を生成するために、入力ディジタル信号をシフト値に従ってシフトするように構成されたシフト回路を含む。ディジタル信号結果は、ホストによりアクセス可能な所定の場所の記憶装置に格納される。

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本発明はｒの値を持つ少なくとも一つのＮ組の直列抵抗回路網と一つのＮ組の比較器回路網を備えた、差動入力及び並列構造を有する高速アナログ−デジタル変換器に関する。
比較器の応答時間に対する抵抗回路網の寄生容量の影響を最小限にするために、直列抵抗の回路網が基準電圧（ＶＨ）を受けて一定の電流Ｉ０で通電され、（ｉが１〜Ｎまで変化する）ｉ列の比較器（ＣＯＭＰｉ）が基本的に四つの入力を伴う二重の差動増幅器を備え、二つの入力は変換されるべき差動電圧ＶＳ−ＶＮを受け、三番目は回路網のｉ列の抵抗に接続され、四番目の入力は回路網のＮ−ｉ列の抵抗に接続されるよう準備される。二重の差動増幅器は（ＶＳ−ＶＳＮ）−（Ｎ−２ｉ）ｒ．Ｉ０の形の差を表わす電圧を供給し、そして前記差が符号を変える時に、比較器が電圧ＶＳ−ＶＳＮのレベル及び比較器のｉ列に応じて一方向又はもう一つの方向に切り替わる。 （もっと読む）

Ｄ／Ａ変換を高速に行うＤ／Ａ変換回路。Ｄ／Ａ変換回路（２１）は、低電位電源（ＶＲＬ）と高電位電源（ＶＲＨ）との間に直列に接続された複数の抵抗素子（Ｒ０〜Ｒ１５）からなる抵抗ストリングを備える。各抵抗素子（Ｒ０〜Ｒ１５）間の接続点には、該各接続点の電圧（Ｖ０〜Ｖ１５）を選択的に出力するための複数の第１のスイッチ群（ＳＷ０〜ＳＷ１５）が接続されている。各第１のスイッチ群の出力が対応するノード（Ｎ０〜Ｎ３）に共通に接続されている。複数のノードは第２のスイッチ群（ＳＷＡ１〜ＳＷＤ１）を介してＤ／Ａ変換回路（２１）の出力端子（ＯＵＴ）に接続されている。各ノード（Ｎ０〜Ｎ３）に電圧（Ｖ１，Ｖ５，Ｖ９，Ｖ１３）をそれぞれ印加するために、各第１のスイッチ群の所定のスイッチ（ＳＷ１，ＳＷ５，ＳＷ９，ＳＷ１３）には第３のスイッチ（ＳＷＡ２〜ＳＷＤ２）が並列に接続されている。
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マルチビットＤＡＣを調整するための方法において、前記ＤＡＣは、特にΣΔＡＤＣのような高速且つ高分解能のＡＤＣ内に装備するためのものであり、且つ、複数のＤＡＣセルを備え、変換用にマルチビットＤＡＣ内に装備される複数のＤＡＣセルに加えて、追加ＤＡＣセルが設けられており、前記追加ＤＡＣセルを、他の各ＤＡＣセルと交替させることが可能であり、これによって、各ＤＡＣセルを順々に前記マルチビットＤＡＣから調整回路にスイッチし、前記変換を中断することなく前記ＤＡＣセルを調整する。前記調整回路は、調整中の前記ＤＡＣセル内のエラーを測定する手段と、前記ＤＡＣセルを補正する手段とを含む。
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スイッチ（１０）とキャパシタ（１２）を備えるトラック／ホールド回路である。第１のブートストラップスイッチ（１４ａ）は、その入力として、クロック信号ｃｌｋｉｎ及び入力信号Ｖｉｎを有する。第１のブートストラップスイッチ（１４ａ）から出力されるクロック信号ｃｌｋｂｏｏｔは、スイッチ（１０）のゲートに印加される。第１のブートストラップスイッチ（１４ａ）は、電流源（２０）という形のレベルシフト手段及びバッファ手段（３０）を介して、当該回路の入力Ｖｉｎと出力Ｖｓとの間に接続されている。第２のブートストラップスイッチ（１４ｂ）が設けられており、第２のブートストラップスイッチ（１４ｂ）は、その入力として、クロック信号ｃｌｋｉｎ及び入力信号Ｖｉｎを有する。第２のブートストラップスイッチ（１４ｂ）から出力される逆位相クロック信号ｃｌｋｎｂｏｏｔは、スイッチ（１０）のいずれかの側に接続されている２つのダミースイッチ（１６）のゲートに印加される。
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【課題】補正変換を行った後の結果が本来必要としていたビット数で得られ、かつ指示値に数値の抜けがないように改善すること。
【解決手段】傾斜の緩やかな部分でも識別できるだけの分解能を持ったＡ／Ｄ変換素子１０と、その出力分解能に対応したビット数のアドレスバスと本来必要としているビット数のデータバスを持ったメモリ１１を備え、メモリ上の各アドレスには出力に対応したデータが書き込まれている。 （もっと読む）

【課題】 高いビット数のデジタル信号に対応し、線形性が良く、占有面積の小さいＤ／Ａ変換回路を提供する。
【解決手段】 容量分割型のＤＡＣにおいて、各ビットに対応する容量を１つづつ設けるのではなく、下位ビットのデジタル信号の各ビットに対応する容量を１つづつ設けるだけにした。そして、リセット期間に、上位ビットのデジタル信号に対応する高さの電圧を、該容量の一方の電極（第１電極）に与えることで該容量を充電し、書き込み期間に、下位ビットのデジタル信号に対応する高さの電圧を、該容量のもう一方の電極（第２電極）に与えることで該容量を充電することを考えた。 （もっと読む）

【課題】 入力されたディジタル信号に応じた電流を出力する可変電流装置において、抵抗の抵抗値のばらつきに係らず高い精度の可変出力電流を得る。
【解決手段】 抵抗１０２・１０３に定電流源１０１の電流が流れて発生する電圧が、Ｄ／Ａ変換器１０５およびオペアンプ１０８の参照電圧Ｖａ・Ｖｂとして用いられる。抵抗１０６の一端の電圧Ｖｃはオペアンプ１０８によりＶｂに制御され、抵抗１０６には一定の電流Ｉ1 が流れる。Ｄ／Ａ変換器１０５は入力ディジタルデータ信号に応じた開放電圧Ｖｄを発生し、これとＶｃとの差に応じた電流Ｉ2 が出力抵抗１０５ａに流れ、ＰチャネルＭＯＳトランジスタ１０７・１０９にはＩ1 −Ｉ2 の大きさの可変電流が流れる。この可変電流は、各抵抗の抵抗値自体に係らず、これらの比に応じた高精度な可変電流となる。 （もっと読む）