【課題】デジタル回路のみからなる簡易な構成で、信号レベルや時間間隔の数値化を高速かつ高精度に実行する数値化装置を提供する。
【解決手段】パルス遅延回路１１，ラッチ＆エンコーダ１２，周回数カウンタ１５，ラッチ回路１６を主尺とし、反転タイミング抽出回路１３，補間回路１４を副尺として、主尺では、連続した二つの計測信号ＰＢ間の時間間隔を、遅延ユニットＤＵ一段当たりの遅延時間Ｔｄに等しい分解能で数値化すると共に、副尺（補間回路１４）では、遅延ユニットＤＵの反転タイミングＴｒから計測タイミングまでの時間差を、主尺のＭ倍の分解能で数値化する。補間回路１４は、複数の遅延ユニットを直列接続してなる二つの遅延ラインを用いてデジタル回路のみにより構成され、しかも、補間回路１４での数値化の分解能が、遅延ユニットの遅延時間ではなく遅延時間差によって決まるように構成されている。 （もっと読む）

【課題】構成が簡素で高精度な変換性能を有するデジタル−アナログ変換器を提供する。
【解決手段】本発明に係るデジタル−アナログ変換器は、ＭＯＳ構造のトランジスタと複数のキャパシタとを備え、前記トランジスタは、半導体基板の主表面に形成されたソースと、前記半導体基板の主表面に形成され、アナログ信号出力端子となるドレインと、前記ソースとドレインとの間の前記主表面上に絶縁膜を介して形成されたゲートと、から構成され、複数の前記キャパシタは、互いに電気的に絶縁されて前記半導体基板の主表面に複数のデジタル信号入力端子として形成された不純物領域からなる複数の第一電極と、前記不純物領域上に絶縁膜を介して前記第一電極と対向するように前記ゲートと一体的に形成された第二電極と、から構成される。 （もっと読む）

各々がサンプリングキャパシタと積分器と量子化手段とを持つ複数のデルタシグマ変調器を並列接続した構成とし，各々のデルタシグマ変調器に，サンプリングキャパシタによるアナログ入力信号のサンプリングと，サンプリング結果の積分器および量子化手段による量子化を行わせる並列オーバサンプリングを行い，各々のデルタシグマ変調器における量子化値を加算して上位ビット値を得て，各々のデルタシグマ変調器における量子化後の積分器の余り値を加算し，余り値の加算結果をアナログ−デジタル変換して下位ビット値を得るようにした。 （もっと読む）

【課題】短い時間幅の高分解能な計測と長い時間幅の低分解能な計測とを、回路規模を大幅に増大させることなく、いずれも実現させることが可能な時間計測回路を提供する。
【解決手段】駆動電圧ＶＤＤＬに応じた遅延時間で信号を遅延させる遅延ユニットＤＵをＭ（Ｍは正整数）段直列接続してなり、起動用パルスＰＡの入力により起動され、各遅延ユニットＤＵにてパルス信号を順次遅延させながら伝送するパルス遅延回路１０と、計測用パルスＰＢが入力されると、パルス遅延回路１０内でのパルス信号の位置を検出（ラッチ）し、その検出結果を、起動用パルスＰＡの入力から計測用パルスＰＢの入力までの時間Ｔｍ内にパルス信号が通過した遅延ユニットＤＵの段数を表す所定ビットのデジタルデータＤＴに変換して出力するラッチ＆エンコーダ１２と、電圧設定データＤＶに従った大きさの駆動電圧ＶＤＤＬを発生させる駆動電圧設定回路１４とを備える。 （もっと読む）

【課題】面積が小さく、消費電力が低く、誤差が小さなパイプライン型Ａ／Ｄコンバータを提供する。
【解決手段】このパイプライン型Ａ／Ｄコンバータの初段ステージＳＴ１は、入力アナログ信号ΔＶｉｎのレベルが予め定められた入力電圧範囲を超えた場合でも、予め定められた出力電圧範囲内のレベルの副アナログ信号ΔＶｏｕｔを出力するように構成されている。したがって、各ステージの入力側にリミッタ回路を設ける場合に比べ、面積が小さく、消費電力が低く、誤差が小さなパイプライン型Ａ／Ｄコンバータを実現することができる。 （もっと読む）

【課題】ＡＤ変換の精度を向上する。
【解決手段】アナログ信号を第１利得又は第２利得（＜前記第１利得）で増幅する可変増幅器と、前記可変増幅器からの増幅信号の値を所定周期でサンプリングするサンプリング部と、前記サンプリング部からのサンプリング値をアナログデジタル変換するＡＤ変換器と、前記サンプリング部からの現在のサンプリング値と現在から所定期間前のサンプリング値とに基づいて、現在から所定期間後のサンプリング値を予測する予測部と、前記予測部が前記所定期間後のサンプリング値を予測したとき、前記所定期間後のサンプリング値と第１閾値とを比較する比較部と、前記可変増幅器の利得が前記第１利得であるときに、前記比較部の比較結果が、前記所定期間後のサンプリング値が前記第１閾値より小の状態から大となったことを示す場合、前記可変増幅器の利得を前記第１利得から前記第２利得へ変更する利得変更部と、を備えた。 （もっと読む）

【課題】液晶パネルを駆動する際の、液晶セルへの表示データの書き込みの高精度化および高速化を図ることのできる液晶表示装置を提供する。
【解決手段】ソース信号線と、ソース信号線側駆動回路とを備えた液晶表示装置であって、ソース信号線側駆動回路は第１及び第２のＤ／Ａ変換回路を有し、第１のＤ／Ａ変換回路は、各々異なる電圧が印加された複数の階調電圧線と、第１のスイッチ回路と、第２のスイッチ回路を有し、複数の階調電圧線の各々は、第１の出力線と第１のスイッチ回路を介して接続されており、複数の階調電圧線の各々は、第２の出力線と第２のスイッチ回路を介して接続されており、第２のＤ／Ａ変換回路は、第１の出力線と第２の出力線との間に直列に接続された複数の抵抗と、第３のスイッチ回路を有し、複数の抵抗のうち隣り合う抵抗と抵抗との接続点は、第３の出力線と第３のスイッチ回路を介して接続されている。 （もっと読む）

【課題】基準電圧生成回路後にトリミング回路を追加し、基準電圧信号の初期ばらつきを補正することができ、デバイスバラツキのないディジタル／アナログ変換回路を提供する。
【解決手段】半導体集積回路に設けられるディジタル／アナログ変換回路の基準電圧信号供給回路であって、ディジタル／アナログ変換回路に電圧信号を供給する基準電圧生成回路と、電圧信号の変動幅を抑制してディジタル／アナログ変換器に基準電圧信号を供給するトリミング回路と、を具備することを特徴とするディジタル／アナログ変換回路の基準電圧信号供給回路である。 （もっと読む）

【課題】 高周波信号を入力し高速サンプリング動作するＡ／Ｄ変換器における検査手法を提供する。
【解決手段】 Ａ／Ｄ（アナログ・ディジタル）変換器１、Ａ／Ｄ変換器２にそれぞれアナログ信号Ａ及びＢを入力し、Ａ／Ｄ変換器２でディジタル信号に変換された信号に対してＰＬＬ（Phase Looked Loop）６を用いて逓倍クロックを生成し、検査対象であるＡ／Ｄ変換１にその生成されたクロックを供給し、その同じクロックをＡ／Ｄ変換器２に供給すし、その検査対象であるＡ／Ｄ変換器１の出力信号を用い検出器３によってＡ／Ｄ変換器１が正常に動作しているかを判定することが可能なＡ／Ｄ変換器検査装置を提供する。 （もっと読む）

【課題】電源電圧の低下、温度上昇等の発振器の動作条件の変動によって、発振後の発振動作の停止、発振安定時間の延長、起動時の発振の失敗等の不具合を解消すること。
【解決手段】入出力端子間に振動子が接続可能な反転増幅器Ｉｎｖ＿Ａｍｐは、ＰＭＯＳＭｐ１とＮＭＯＳＭｎ１を含む。ディジタル入力信号に応答して出力インピーダンスが変化するよう抵抗とＭＯＳスイッチとを含む複数のＤ／Ａ変換器Ｄ／Ａｐ＿１…Ｄ／Ａｐ＿ｎ、Ｄ／Ａｎ＿１…Ｄ／Ａｎ＿ｎを、Ｍｐ１のソースと電源電圧ＶｃｃまたはＭｎ１のソースと接地ＧＮＤの間に接続する。可変利得発振器ＶＧ＿ＯＳＣの動作条件の変化をＡ／Ｄ変換ユニット１０２が検出して、複数のＤ／Ａ変換器の合計の出力インピーダンスを徐々に変化させる。 （もっと読む）

【課題】簡易な構成により、デジタル信号の読み取りを行えるデジタル回路、通信装置、及び受信装置を提供すること。
【解決手段】デジタル信号の入力を受け入れるＤＡ変換部２３と、デジタル信号の切替タイミングを示すトリガ信号を取得するクロック信号選択部２２と、互いに位相の異なる複数のクロック信号を生成するクロック信号生成部２１と、を含み、クロック信号選択部２２は、取得したトリガ信号に基づいて、クロック信号生成部２１により生成された複数のクロック信号のうちのいずれかを選択し、ＤＡ変換部２３は、クロック信号選択部２２により選択されたクロック信号に基づき、デジタル信号を読み取る、ことを特徴とする。 （もっと読む）

【課題】相関性を有する複数チャンネルのデジタルデータを処理する多重化処理システムにおいて、回路規模を削減する。
【解決手段】多重化処理システム１０は、多重化部１と、ＤＡＣ部２と、遅延調整部４と、サンプルホールド部３とを備える。多重化部１は、入力される複数のデジタルデータを時分割多重化した多重化データと、多重化データと同期させた複数のサンプルホールド信号を生成して出力する。ＤＡＣ部２は、システムクロック信号に同期して多重化データをアナログ信号に変換して出力する。遅延調整部４は、システムクロック信号に基づいて複数のサンプルホールド信号をそれぞれ所定の第１の遅延時間だけ遅延させた後、遅延後の複数のサンプルホールド信号を出力する。サンプルホールド部３は、遅延後の複数のサンプルホールド信号に基づいて、アナログ信号をサンプルホールドした後、複数チャンネルのアナログ信号に多重分離して出力する。 （もっと読む）

【課題】校正用基準電源を常態的に接続しておく必要や、ゲイン校正に先立って校正用基準電源を接続する必要がなく、したがって優れた取り扱い性を有するデジタル出力装置を提供する。
【解決手段】演算装置１３で校正用基準デジタル信号を生成するとともに、これを入力ポート１０にフィードバックさせてＡ／Ｄ変換器１２でデジタル信号に変換して、当該フィードバックしたデジタル信号と基礎とされた校正用基準デジタル信号との比較に基づいて、補正用のゲインパラメータを得るようにした。これにて、デジタル出力装置自身で生成した校正用基準デジタル信号を用いて、ゲインパラメータを得ることができるので、校正用基準電源を常態的に接続しておく必要や、ゲイン校正処理に先立って校正用基準電源を接続する必要がなくなり、ゲイン校正を少ない手間で迅速に、しかも精度良く実行することができる。 （もっと読む）

【課題】逐次比較型ＡＤ変換器において、コンデンサアレイの各コンデンサに供給した電荷の電荷抜けまたは電荷注入によるＡ／Ｄ変換誤差の低減、比較器のオフセット補正に要する時間の短縮を図る。
【解決手段】サンプリング動作を行う際、入力電圧が負側基準電位付近である場合、入力電圧のデジタル値の最上位ビットを０に確定し、入力電圧が正側基準電圧付近である場合、入力電圧のデジタル値の最上位ビットを１に確定し、２回目以降の比較動作を行う。 （もっと読む）

【課題】逐次型Ａ／Ｄ変換器の局部Ｄ／Ａ変換器の主ＤＡＣの複数の容量に接続された複数の切り換えスイッチの一方の入力端子に半導体集積回路外部からノイズ低減用ローパスフィルターを介して基準電圧を供給しても、局部Ｄ／Ａ変換器の副ＤＡＣの直流電流による直流電圧降下がローパスフィルターの抵抗で生じることを回避すること。
【解決手段】主ＤＡＣの容量アレー型Ｄ／Ａ変換器の容量Ｃ０…Ｃ２５５に接続されたスイッチＣＳＷ０…ＣＳＷ２５４の一方の入力端子は、ＩＣの第１外部端子Ｔ１に接続される。一方、直流電流を流す副ＤＡＣの抵抗ストリング型Ｄ／Ａ変換器や電流切り換え型Ｄ／Ａ変換器は、ＩＣの第２外部端子Ｔ２に接続される。 （もっと読む）

【課題】 従来のΔΣ変調型ＡＤＣにおいて高分解能を得るためには、回路の設計が煩雑になる、デジタル回路が大規模となってコストアップする、Ｄ−Ａ変換器の精度によりΔΣ変調型ＡＤＣの精度が制限されてしまい、結果的に高精度のΔΣ変調型ＡＤＣを構成することができない場合がある、といった問題があった。
【解決手段】 ΔΣ型ＡＤ変換器であって、ΔΣ変調器１０と、前記ΔΣ変調器１０の出力をカウントするマルチビットカウンタ２０と、前記マルチビットカウンタ２０の出力のフィルタ処理を行うデシメーションフィルタ２とを備え、前記マルチビットカウンタ２０は、前記ΔΣ変調器１０から出力される１ビットデータを所定の期間毎にカウントして、マルチビットデータとして出力する。 （もっと読む）

【課題】本発明は、サンプリングに伴うアナログ電圧の誤検出を防止するサンプリング装置の提供を目的とする。
【解決手段】アナログ電圧が入力されるチャンネルＣＨ−２及びＣＨ−３と、前記アナログ電圧を検出するためのサンプリングコンデンサＣｓを有するサンプル＆ホールド部２と、チャンネルＣＨ−２とサンプル＆ホールド部２との接続とチャンネルＣＨ−３とサンプル＆ホールド部２との接続とを切り替えるマルチプレクサ部１とを有し、チャンネルＣＨ−３にフィルタコンデンサＣｆが接続された、サンプリング装置であって、チャンネルＣＨ−２をチャンネルＣＨ−３と同電圧にするダミー回路（抵抗Ｒ２とコンデンサＣｆ２から構成）を備え、マルチプレクサ部１は、サンプル＆ホールド部２をチャンネルＣＨ−２に接続後にチャンネルＣＨ−３に接続することを特徴とする、サンプリング装置。 （もっと読む）

時間インターリーブ型アナログ／デジタルコンバータを動作させる方法であって、時間インターリーブ型アナログ／デジタルコンバータは、Ｍ個のサブＡＤＣのアレイを有し、Ｍは偶数であり、且つ、アレイの各々の列は、Ｍ個のサブＡＤＣの１つのサブＡＤＣを有する。上記方法は、全てのサンプリングインスタンスｎについて、アレイの列ｋ（ｎ）内のサブＡＤＣによりアナログ入力を変換する段階を有し、ここで、ｎは、一連の整数の１つの整数であり、１≦ｋ（ｎ）≦Ｍである。第１サンプルインスタンスについて、１とＭとの間の値がｋ（ｎ）に割り当てられ、更に、ｋ（ｎ）≦Ｍ／２の場合は、ｋ（ｎ＋１）＞Ｍ／２であり、それ以外の場合は、ｋ（ｎ＋１）≦Ｍ／２であり、且つ、Ｍ／２−１≦｜ｋ（ｎ＋１）−ｋ（ｎ）｜≦Ｍ／２＋１であり、且つ、ｎ−ｍがＭの整数倍である場合のみ、ｋ（ｎ＋１）＝ｋ（ｍ＋１）となるように、ｋ（ｎ＋１）が選択される。
（もっと読む）

【課題】差動抵抗ラダーの駆動源から最大遅延を受ける中央ノードの遅延量を低減するＡＤＣを提供する。
【解決手段】差動アナログデジタルコンバータ（ＡＤＣ）は、第１及び第２の抵抗ラダーレッグ、第１及び第２の増幅器、並びに複数の比較器を備える。各抵抗ラダーレッグは、中間ノードに接続する第１の端部及び電流源に接続する第２の端部を有する二つの抵抗を含む。第１の増幅器は、入力信号の第１の相に基づく電圧を第１の抵抗ラダーレッグの中間ノードに印加する。第２の増幅器は、入力信号の第２の相に基づく電圧を第２の抵抗ラダーレッグの中間ノードに印加する。複数の比較器は各々、第１及び第２の入力を有し、第１の入力は第１の抵抗ラダーレッグの二つの抵抗のうち一方に接続し、第２の入力は第２の抵抗ラダーレッグの二つの抵抗のうち一方に接続する。 （もっと読む）

【課題】アナログデジタル変換器の精度を向上させる
【解決手段】ＡＤ変換器１００は、ＡＤ変換回路１２と、ＤＡ変換回路１３と、減算回路１４と、第２増幅回路１５と、リファレンス電圧制御回路１７と、タイミング制御回路１８と、増幅制御回路１９と、出力部９８とを備える。リファレンス電圧制御回路１７は、ＡＤ変換器１００における変換の段階に応じてＡＤ変換回路１２のリファレンス電圧のレンジを制御する。具体的には、リファレンス電圧制御回路１７は、第３段階における変換の際のＡＤ変換回路１２のリファレンス電圧のレンジを、第１段階および第２段階における変換の際のＡＤ変換回路１２のリファレンス電圧のレンジよりも大きくするように制御する。 （もっと読む）