半導体集積回路
【課題】電源電圧の低下、温度上昇等の発振器の動作条件の変動によって、発振後の発振動作の停止、発振安定時間の延長、起動時の発振の失敗等の不具合を解消すること。
【解決手段】入出力端子間に振動子が接続可能な反転増幅器Inv_Ampは、PMOSMp1とNMOSMn1を含む。ディジタル入力信号に応答して出力インピーダンスが変化するよう抵抗とMOSスイッチとを含む複数のD/A変換器D/Ap_1…D/Ap_n、D/An_1…D/An_nを、Mp1のソースと電源電圧VccまたはMn1のソースと接地GNDの間に接続する。可変利得発振器VG_OSCの動作条件の変化をA/D変換ユニット102が検出して、複数のD/A変換器の合計の出力インピーダンスを徐々に変化させる。
【解決手段】入出力端子間に振動子が接続可能な反転増幅器Inv_Ampは、PMOSMp1とNMOSMn1を含む。ディジタル入力信号に応答して出力インピーダンスが変化するよう抵抗とMOSスイッチとを含む複数のD/A変換器D/Ap_1…D/Ap_n、D/An_1…D/An_nを、Mp1のソースと電源電圧VccまたはMn1のソースと接地GNDの間に接続する。可変利得発振器VG_OSCの動作条件の変化をA/D変換ユニット102が検出して、複数のD/A変換器の合計の出力インピーダンスを徐々に変化させる。
【発明の詳細な説明】
【技術分野】
【0001】
本発明は、発振器を含む半導体集積回路に関し、特に、発振器から生成される発振信号の振幅を調整するのに有益な技術に関する。
【背景技術】
【0002】
半導体集積回路に内蔵される発振器は電源投入時での発振動作の起動を速くするために、発振器の直列抵抗を起動時には低く制御する一方、起動後には発振器の消費電力を削減するために発振器の直列抵抗を高く制御することが必要となる。下記の特許文献1には、抵抗値の異なる複数の直列抵抗と複数のスイッチとを発振器に接続して、起動直後にはパワーオン検出信号を利用して低抵抗値の直列抵抗を発振器に接続して、その後に徐々に抵抗値の高い直列抵抗を発振器に接続することが記載されている。また、下記の特許文献2には、発振器から生成される発振信号の振幅をコンパレータに入力して、起動直後には発振信号の小振幅に応答してコンパレータは発振器の発振器の直列抵抗に並列接続されたスイッチをオン状態とし、発振が起動した後はこのスイッチをオフ状態とし直列抵抗により発振器の消費電力を削減することが記載されている。
【0003】
【特許文献1】特開2000−13143号公報
【特許文献2】特開平6−120732号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
本発明に先立って、発振器を内蔵する半導体集積回路の開発に従事した。
【0005】
半導体集積回路に内蔵される発振器は電源投入時での発振動作の起動を速くするため、発振器の直列抵抗を起動時には低く制御する一方、起動後には発振器の消費電力を削減するため発振器の直列抵抗を高く制御するには、上記特許文献1または上記特許文献2に記載された技術を採用すれば良い。
【0006】
しかし、電源電圧の低下もしくは半導体チップ温度の上昇等の動作条件の変動により、発振器を構成する増幅器の増幅ゲインが低下すると、上記特許文献1または上記特許文献2に記載された技術では、対応できないことが本発明者等の検討により明らかとされた。すなわち、電源電圧の低下もしくは半導体チップ温度の上昇等の発振器の動作条件の変動により、発振後に発振動作が停止したり、発振安定時間が長くなったり、起動時に発振できないと言う不具合が生じる。
【0007】
従って、本発明は、上記のような本発明者等による検討結果を基にしてなされたものである。従って、本発明の目的とするところは、電源電圧の低下もしくは半導体チップ温度の上昇等の発振器の動作条件の変動により、発振後に発振動作が停止したり、発振安定時間が長くなったり、起動時に発振できないなどと言う不具合を解消することにある。
【0008】
本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【0009】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
【0010】
すなわち、本発明のひとつの形態による半導体集積回路は、入力端子と出力端子との間に振動子(Xtal)が接続可能な反転増幅器(Inv_Amp)と、前記反転増幅器(Inv_Amp)のPチャンネル第1MOSトランジスタ(Mp1)のソースと電源電圧(Vcc)との間および前記反転増幅器(Inv_Amp)のNチャンネル第1MOSトランジスタ(Mn1)のソースと基底電圧(GND)との間の少なくともいずれか一方の間に接続されたディジタル/アナログ変換ユニット(100、101)とからなる可変利得発振器(VG_OSC)と、前記可変利得発振器(VG_OSC)のアナログ動作条件パラメータが供給されるアナログ/ディジタル変換ユニット(102、103)と、コントローラ(201)とを具備する(図1、図2参照)。
【0011】
前記ディジタル/アナログ変換ユニット(100、101)は1ビットのディジタル制御入力信号に応答してアナログ出力パラメータを生成する複数のディジタル/アナログ変換器(D/Ap_1…D/Ap_n、D/An_1…D/An_n)を含む。前記複数のディジタル/アナログ変換器(D/Ap_1…D/Ap_n、D/An_1…D/An_n)のそれぞれは、複数の抵抗(Rp_1…Rp_n、Rn_1…Rn_n)の対応する1つの抵抗と複数のMOSトランジスタ(Qp_1…Qp_n、Qn_1…Qn_n)の対応する1つのMOSトランジスタとを含み、前記1ビットのディジタル制御入力信号に応答して前記1つのMOSトランジスタはオン状態とオフ状態とに制御されることにより2値の出力インピーダンスを前記アナログ出力パラメータとして生成するものである(図2参照)。
【0012】
前記アナログ/ディジタル変換ユニット(102、103)は、前記可変利得発振器(VG_OSC)の前記アナログ動作条件パラメータに応答してディジタル出力信号を生成する。前記コントローラ(201)が、前記アナログ/ディジタル変換ユニット(102、103)の前記ディジタル出力信号に応答して、前記ディジタル/アナログ変換ユニット(100、101)の前記複数のディジタル/アナログ変換器(D/Ap_1…D/Ap_n、D/An_1…D/An_n)に供給される複数の1ビットのディジタル信号を生成する(図2参照)。
【0013】
本発明の前記ひとつの形態の手段によれば、前記可変利得発振器(VG_OSC)の前記アナログ動作条件パラメータが徐々に変化すると、前記アナログ/ディジタル変換ユニット(102、103)の出力から前記ディジタル/アナログ変換ユニット(100、101)の前記複数のディジタル/アナログ変換器(D/Ap_1…D/Ap_n、D/An_1…D/An_n)に供給される複数の1ビットのディジタル信号の組み合わせが徐々に変化する。従って、前記ディジタル/アナログ変換ユニット(100、101)の前記複数のディジタル/アナログ変換器(D/Ap_1…D/Ap_n、D/An_1…D/An_n)の合計の出力インピーダンスが、徐々に変化する。その結果、前記可変利得発振器(VG_OSC)の可変利得が徐々に変化するので、発振器の動作条件の変動により、発振後に発振動作が停止したり、発振安定時間が長くなったり、起動時に発振できないなどと言う不具合を解消するができる。
【0014】
本発明の具体的な形態による半導体集積回路では、前記アナログ/ディジタル変換ユニット(102、103)に供給される前記可変利得発振器(VG_OSC)の前記アナログ動作条件パラメータは、前記ディジタル/アナログ変換ユニット(100、101)から前記可変利得発振器(VG_OSC)に供給される動作電圧と前記動作電圧に関係する電圧とのいずれかである(図2参照)。
【0015】
本発明の具体的な形態による半導体集積回路では、前記ディジタル/アナログ変換ユニット(100、101)の前記複数のディジタル/アナログ変換器(D/Ap_1…D/Ap_n、D/An_1…D/An_n)のそれぞれは、前記対応する1つの抵抗と前記対応する1つのMOSトランジスタとの並列接続で構成され、前記反転増幅器(Inv_Amp)の前記Pチャンネル第1MOSトランジスタ(Mp1)の前記ソースと前記電源電圧(Vcc)との間および前記反転増幅器(Inv_Amp)の前記Nチャンネル第1MOSトランジスタ(Mn1)の前記ソースと前記基底電圧(GND)との間の少なくともいずれか一方の間に前記複数のディジタル/アナログ変換器(D/Ap_1…D/Ap_n、D/An_1…D/An_n)が直列接続されている(図2、図6参照)。
【0016】
本発明の具体的な形態による半導体集積回路では、前記アナログ/ディジタル変換ユニット(102、103)は直列接続された前記複数のディジタル/アナログ変換器(D/Ap_1…D/Ap_n、D/An_1…D/An_n)からの複数の動作電圧(Vdet1…Vdetn、VdetP1…VdetPn、VdetN1…VdetNn)と複数の参照電圧(Vref1…Vrefn、VrefP1…VrefPn、VrefN1…VrefNn)とを比較する複数の比較器(Comp1…Compn、CompP1…CompPn、CompN1…CompNn)を含み、前記アナログ動作条件パラメータの適正値からの逸脱量に応答して前記複数の比較器(Comp1…Compn、CompP1…CompPn、CompN1…CompNn)の出力の変化により、前記電源電圧(Vcc)から前記反転増幅器(Inv_Amp)の前記Pチャンネル第1MOSトランジスタ(Mp1)の前記ソースに向かってもしくは前記基底電圧(GND)から前記反転増幅器(Inv_Amp)の前記Nチャンネル第1MOSトランジスタ(Mn1)の前記ソースに向かって前記直列接続された前記複数のディジタル/アナログ変換器(D/Ap_1…D/Ap_n、D/An_1…D/An_n)の内部の前記MOSトランジスタを順次にオフ状態からオン状態に制御する(図3、図4、図7、図8、図9参照)。
【0017】
本発明の具体的な形態による半導体集積回路では、前記複数のディジタル/アナログ変換器(D/Ap_1…D/Ap_n、D/An_1…D/An_n)からの前記複数の動作電圧(Vdet1…Vdetn、VdetP1…VdetPn、VdetN1…VdetNn)は前記複数のディジタル/アナログ変換器(D/Ap_1…D/Ap_n、D/An_1…D/An_n)の複数のMOSトランジスタ(Qp_1…Qp_n、Qn_1…Qn_n)のソースもしくはドレインの電圧である(図2、図6)。
【0018】
本発明の具体的な形態による半導体集積回路では、前記アナログ/ディジタル変換ユニット(Sch_Trg、Match_Det、DEC)は、前記可変利得発振器(VG_OSC)の前記アナログ動作条件パラメータである前記反転増幅器(Inv_Amp)の出力(OUT)の発振電圧振幅レベルの適正値からの逸脱量を多段階で検出することによって前記ディジタル出力信号を生成して前記コントローラ(201)へ供給する(図10参照)。
【0019】
本発明の具体的な形態による半導体集積回路では、前記アナログ/ディジタル変換ユニット(102、103)は、前記可変利得発振器(VG_OSC)から供給される前記アナログ動作条件パラメータのレベルに応答してパルス密度が変化する1ビットディジタル出力を生成するデルタシグマA/D変換器(ΔΣA/Dp、ΔΣA/Dn)である。
【0020】
本発明のより具体的な形態による半導体集積回路は、前記電源電圧(Vcc)が供給されている際に常時動作する常時動作の内部コア(1511)を含み、前記常時動作の内部コア(1511)に常時動作のための常時動作クロック信号(CLK_Sub_alws)を供給する発振回路(1502)として前記可変利得発振器(VG_OSC)が動作するものである(図15)。
【0021】
本発明の更に具体的な形態による半導体集積回路は、必要な時期に動作する随時動作の内部コア(1506〜1510)と、前記随時動作の内部コア(1506〜1510)に随時動作のための随時動作クロック(CLK_main)を供給するメイン発振回路(1501)とを含み、前記常時動作クロック信号(CLK_Sub_alws)を供給する前記発振回路(1502)は前記メイン発振回路(1501)よりも低消費電力の動作が可能とされている(図15)。
【0022】
本発明の最も具体的な形態による半導体集積回路では、前記電源電圧(Vcc)の投入の直後に前記コントローラ(201)は前記複数のディジタル/アナログ変換器(D/Ap_1…D/Ap_n、D/An_1…D/An_n)の前記複数のMOSトランジスタ(Qp_1…Qp_n、Qn_1…Qn_n)をオン状態に制御して発振動作の起動を行い、その後、前記電源電圧(Vcc)の前記投入から所定時間経過には、前記コントローラ(201)は前記複数のディジタル/アナログ変換器(D/Ap_1…D/Ap_n、D/An_1…D/An_n)の前記複数のMOSトランジスタ(Qp_1…Qp_n、Qn_1…Qn_n)をオフ状態に制御して消費電力を削減する(図2参照)。
【発明の効果】
【0023】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【0024】
すなわち、本発明によれば、電源電圧の低下もしくは半導体チップ温度の上昇等の発振器の動作条件の変動により、発振後に発振動作が停止したり、発振安定時間が長くなったり、起動時に発振できないなどと言う不具合を解消することができる。
【発明を実施するための最良の形態】
【0025】
≪可変利得発振器VG_OSCの構成≫
図1は、本発明のひとつの実施形態に従った半導体集積回路に内蔵された可変利得発振器VG_OSCの基本構成を示す図である。
【0026】
同図に示すように、半導体集積回路は、入力端子N1と帰還端子N2との間に振動子Xtalが接続可能な反転増幅器反転増幅器Inv_Ampと、反転増幅器反転増幅器Inv_AmpのPチャンネルMOSトランジスタMp1のソースと電源電圧Vccとの間と反転増幅器反転増幅器Inv_AmpのNチャンネルMOSトランジスタMn1のソースと接地電位GNDとの間にそれぞれ接続されたnビット入力のディジタル/アナログ変換ユニット100、101とからなる可変利得発振器VG_OSCと、可変利得発振器VG_OSCのアナログ動作条件パラメータが供給されるnビット出力のアナログ/ディジタル変換ユニット102、103とを具備する。尚、反転増幅器反転増幅器Inv_Ampの入力端子N1との接地電位GNDとの間には容量C1が接続され、反転増幅器反転増幅器Inv_Ampの帰還端子N2と接地電位GNDとの間には容量C2が接続され、反転増幅器反転増幅器Inv_Ampの出力OUTと入力端子N1との間には帰還抵抗R1が接続され、反転増幅器反転増幅器Inv_Ampの出力OUTと帰還端子N2との間にはダンピング抵抗R2が接続され、反転増幅器反転増幅器Inv_Ampの入力端子N1と帰還端子N2との間には振動子Xtal接続されている。可変利得発振器VG_OSCのアナログ動作条件パラメータに応答するアナログ/ディジタル変換ユニット102、103のディジタル出力は、nビット入出力の104、105を介してディジタル/アナログ変換ユニット100、101を制御する。
【0027】
図2は、図1に示した可変利得発振器VG_OSCの構成をより詳細に示す図であり、nビット入力のディジタル/アナログ変換ユニット100、101と、nビット出力のアナログ/ディジタル変換ユニット102とがより詳細に示されている。また、nビット入力のディジタル/アナログ変換ユニット100、101と、nビット出力のアナログ/ディジタル変換ユニット102は、パワーオン検出回路200とコントローラ201とにより制御される。nビット入力のディジタル/アナログ変換ユニット100、101は、複数の1ビット入力のディジタル/アナログ変換器D/A_p1…D/A_pn、D/A_n1…D/An_nとにより構成され、nビット出力のアナログ/ディジタル変換ユニット102は複数の1ビット出力のA/D_p1…A/Dpnとにより構成されている。nビット入力のディジタル/アナログ変換ユニット100、101は1ビットのディジタル制御入力信号に応答してアナログ出力パラメータを生成する複数のディジタル/アナログ変換器D/Ap_1…D/Ap_n、D/An_1…D/An_nを含む。ディジタル/アナログ変換器D/Ap_1…D/Ap_n、D/An_1…D/An_nのそれぞれは、抵抗Rp_1…Rp_n、Rn_1…Rn_nとMOSトランジスタQp_1…Qp_n、Qn_1…Qn_nとを含むとともに1ビットのディジタル制御入力信号に応答してMOSトランジスタはオン状態とオフ状態とに制御されることにより2値の出力インピーダンスを前記アナログ出力パラメータとして生成するものである。尚、1ビット入力のディジタル/アナログ変換器D/A_p1はMOSトランジスタQp_1と抵抗Rp_1との並列接続で構成され、1ビット入力のディジタル/アナログ変換器D/A_pnはMOSトランジスタQp_nと抵抗Rp_nとの並列接続で構成され、1ビット入力のディジタル/アナログ変換器D/A_n1はMOSトランジスタQn_1と抵抗Rn_1との並列接続で構成され、1ビット入力のディジタル/アナログ変換器D/A_nnはMOSトランジスタQn_nと抵抗Rn_nとの並列接続で構成されている。図示されていないが、1ビット入力のディジタル/アナログ変換器D/A_p1にはMOSトランジスタQp_2と抵抗Rp_2との並列接続で構成された1ビット入力のディジタル/アナログ変換器D/A_p2が接続され、1ビット入力のディジタル/アナログ変換器D/A_n1にはMOSトランジスタQn_2と抵抗Rn_2との並列接続で構成された1ビット入力のディジタル/アナログ変換器D/A_n2が接続されている。以下同様に、1ビット入力のディジタル/アナログ変換器D/A_p2にはMOSトランジスタQp_3と抵抗Rp_3との並列接続で構成された1ビット入力のディジタル/アナログ変換器D/A_p3が接続され、1ビット入力のディジタル/アナログ変換器D/A_n2にはMOSトランジスタQn_3と抵抗Rn_3との並列接続で構成された1ビット入力のD/A_n3が接続されている。ここで、ディジタル/アナログ変換器D/A_p1のMOSトランジスタQp_1…ディジタル/アナログ変換器D/A_pnのMOSトランジスタQp_n、ディジタル/アナログ変換器D/A_n1のMOSトランジスタQn_1…ディジタル/アナログ変換器D/A_nnのMOSトランジスタQn_nのオン抵抗の抵抗値は、ディジタル/アナログ変換器D/A_p1の抵抗Rp_1…ディジタル/アナログ変換器D/A_pnの抵抗Rp_n、ディジタル/アナログ変換器D/A_n1の抵抗Rn_1…ディジタル/アナログ変換器D/A_nnの抵抗Rn_nの抵抗値よりも十分低く設定されている。従って、ディジタル/アナログ変換器D/A_p1MOSトランジスタのQp_1がオン状態に制御されるとディジタル/アナログ変換器D/A_p1はMOSトランジスタQp_1の低オン抵抗により低出力インピーダンスを生成する一方、ディジタル/アナログ変換器D/A_p1のMOSトランジスタQp_1がオフ状態に制御されるとディジタル/アナログ変換器D/A_p1は抵抗Rp_1の高抵抗により高出力インピーダンスを生成する。その他のD/Ap_n、D/An_1…D/An_nの2値の出力インピーダンスも、ディジタル/アナログ変換器D/A_p1と同様である。
【0028】
可変利得発振器VG_OSCのアナログ動作条件パラメータである動作電圧レベルに応答してアナログ/ディジタル変換ユニット102の出力より、ディジタル/アナログ変換ユニット100、101のディジタル/アナログ変換器D/Ap_1…D/Ap_n、D/An_1…D/An_nに供給される複数の1ビットのディジタル信号が生成される。nビット出力のアナログ/ディジタル変換ユニット102は、複数の1ビットアナログ/ディジタル変換器A/D_p1と1ビットアナログ/ディジタル変換器A/D_pnとで構成されている。図示されていないが、1ビットアナログ/ディジタル変換器A/D_p1には1ビットアナログ/ディジタル変換器A/D_p2が接続され、以下同様に1ビットアナログ/ディジタル変換器A/D_p2には1ビットアナログ/ディジタル変換器A/D_p3が接続されている。1ビットアナログ/ディジタル変換器A/D_p1はQp_1のソース電圧である検出電圧Vdet1と参照電圧Vref1とを比較する比較器Comp1で構成され、1ビットアナログ/ディジタル変換器A/D_p2はMOSトランジスタQp_2のソース電圧である検出電圧Vdet2と参照電圧Vref2とを比較する比較器Comp2で構成され、1ビットアナログ/ディジタル変換器A/D_p3はMOSトランジスタQp_3のソース電圧である検出電圧Vdet3と参照電圧Vref3とを比較する比較器Comp3で構成され、1ビットアナログ/ディジタル変換器A/D_pnはQp_nのソース電圧である検出電圧Vdetnと参照電圧Vrefnとを比較する比較器Compnで構成されている。また、図1の制御回路104、105は、図2ではコントローラ201に置換されている。図2のコントローラ201は図15の中央処理ユニット(CPU)1506で構成することも可能である。しかし、図2の可変利得発振器VG_OSCが図14のサブ発振回路1502を構成して、電源電圧Vcc供給中にサブ発振回路1502がタイマ1511に常時動作クロック信号CLK_Sub_alwsを常時供給する一方、電源電圧Vcc供給中に1501からの随時動作クロックCLK_mainが停止して内部コア1506〜1510がスリープ状態になる動作モードを実現するために、図2のコントローラ201はサブ発振回路1502とタイマ1511と同時に電源電圧Vccの供給開始・供給停止される回路で構成される。
【0029】
≪パワーオン時の動作≫
図2に示した半導体集積回路は、電源投入時にはパワーオン検出回路200とコントローラ201とにより、下記のように制御される。コントローラ201は、制御用のレジスタ201_1を含み、電源投入時にコントローラ201の制御用のレジスタ201_1には図15の不揮発性メモリ1508(ROM、フラッシュメモリ等)からパワーオン時制御ビット情報が格納される。図2の下部に示すように、制御用のレジスタ201_1の左から順番にディジタル/アナログ変換器D/A_p1のMOSトランジスタQp_1…ディジタル/アナログ変換器D/A_pnのMOSトランジスタQp_n、ディジタル/アナログ変換器D/A_n1のMOSトランジスタQn_1…ディジタル/アナログ変換器D/A_nnのQn_nのオン・オフ制御情報”0”…”0”、”1”…“1”が格納される。従って、電源投入時には、ディジタル/アナログ変換器D/A_p1のQp_1…ディジタル/アナログ変換器D/A_pnのMOSトランジスタQp_n、ディジタル/アナログ変換器D/A_n1のMOSトランジスタQn_1…ディジタル/アナログ変換器D/A_nnのMOSトランジスタQn_nは全てオン状態に制御される。その結果、可変利得発振器VG_OSCの発振動作の起動を高速化することができる。また、電源電圧投入後、所定時間経過すると制御用のレジスタ201_1の全てのオン・オフ制御情報が”1”…”1”、”0”…“0”へ反転され、ディジタル/アナログ変換器D/A_p1のMOSトランジスタQp_1…ディジタル/アナログ変換器D/A_pnのMOSトランジスタQp_n、ディジタル/アナログ変換器D/A_n1のMOSトランジスタQn_1…ディジタル/アナログ変換器D/A_nnのMOSトランジスタQn_nは全てオフ状態に制御される。その結果、可変利得発振器VG_OSCの発振動作中の消費電力が削減される。尚、図2の実施形態だけではなく、図5以降の実施形態においても、電源投入時のパワーオン検出回路200とコントローラ201とによる同一の制御での起動高速化と起動後の低消費電力化とが行われる。
【0030】
≪定常動作時の監視動作≫
図2に示した半導体集積回路は、電源投入後に起動した可変利得発振器VG_OSCの発振動作中に、可変利得発振器VG_OSCのアナログ動作条件パラメータを監視する。電源電圧の変動もしくは半導体チップ温度の変動等によりアナログ動作条件パラメータ変動すると、負帰還制御によりこのパラメータ変動を抑制して、可変利得発振器VG_OSCの発振が維持されるように制御する。尚、図2において、電源電圧投入後、所定時間経過すると制御用のレジスタ201_1の全てのオン・オフ制御情報が”1”…”1”、”0”…“0”へ反転され、ディジタル/アナログ変換器D/A_p1のMOSトランジスタQp_1…ディジタル/アナログ変換器D/A_pnのMOSトランジスタQp_n、ディジタル/アナログ変換器D/A_n1のMOSトランジスタQn_1…ディジタル/アナログ変換器D/A_nnのMOSトランジスタQn_nは全てオフ状態に制御されている。
【0031】
図2の実施形態では、アナログ/ディジタル変換ユニット102のアナログ/ディジタル変換器A/D_p1はディジタル/アナログ変換器D/A_p1のQp_1のソースの検出電圧Vdet1と参照電圧Vref1とを比較する。尚、ディジタル/アナログ変換器D/A_p1のQp_1のソースの検出電圧Vdet1は、電源電圧Vccとなっている。アナログ/ディジタル変換ユニット102のアナログ/ディジタル変換器A/D_p2はディジタル/アナログ変換器D/A_p2のMOSトランジスタQp_2のソースの検出電圧Vdet2と参照電圧Vref2とを比較する。以下同様に、アナログ/ディジタル変換ユニット102のアナログ/ディジタル変換器A/D_pnはディジタル/アナログ変換器D/A_pnのQp_nのソースの検出電圧Vdetnと参照電圧Vrefnとを比較する。尚、Vref1>Vref2>…>Vrefnの関係に設定されている。
【0032】
図3、図2に示した半導体集積回路の定常動作時の監視動作と負帰還制御とによる制御動作の処理フローを示す図である。尚、図3の処理フローは、電源電圧Vccが低下しても、可変利得発振器VG_OSCが発振を維持できるように可変利得発振器VG_OSCを負帰還制御する。
【0033】
まず、ステップ300にて、半導体集積回路は、Vcc=Vx=Vcc(mini)+VA+αで動作を開始したとする。尚、Vcc(mini)は、ディジタル/アナログ変換器D/A_p1のQp_1…ディジタル/アナログ変換器D/A_pnのMOSトランジスタQp_n、ディジタル/アナログ変換器D/A_n1のMOSトランジスタQn_1…ディジタル/アナログ変換器D/A_nnのMOSトランジスタQn_nが全てオフ状態において、可変利得発振器VG_OSCが発振を維持できる電源電圧の発振動作下限電圧であり、VAは下記に説明され、αは動作マージンである。
【0034】
ステップ301で、電源電圧投入後の所定時間が経過して、制御用のレジスタ201_1の全てのオン・オフ制御情報が”1”…”1”、”0”…“0”へ反転され、ディジタル/アナログ変換器D/A_p1のQp_1…ディジタル/アナログ変換器D/A_pnのQp_n、ディジタル/アナログ変換器D/A_n1のMOSトランジスタQn_1…ディジタル/アナログ変換器D/A_nnのQn_nは全てオフ状態に制御されている。一方、アナログ/ディジタル変換器A/D_p1の比較器Comp1の非反転入力端子(+)に供給されている参照電圧Vref1はVxよりも若干低いVx−VAのレベルに設定されている。また、アナログ/ディジタル変換器A/D_p2の比較器Comp2の非反転入力端子(+)に供給されている参照電圧Vref2は(Vx−VA)よりも若干低い(Vx−VB)のレベルに設定されている(VA<VB)。以下同様に、アナログ/ディジタル変換器A/D_nの比較器Compnの非反転入力端子(+)に供給されている参照電圧Vrefnは(Vx−VB)よりも低い(Vx−VN)のレベルに設定されている(VB<VN)。
【0035】
ステップ302で、アナログ/ディジタル変換器A/D_p1の比較器Comp1の反転入力端子(−)に供給されているディジタル/アナログ変換器D/A_p1のQp_1のソースの検出電圧Vdet1が比較器Comp1の非反転入力端子(+)に供給されている参照電圧Vref1よりも低下しているか否かが判定される。この判定結果が否(NO)であれば、ステップ302の判定処理が継続され、判定結果が是(YES)であれば、ステップ303に移行する。
【0036】
ステップ303で、比較器Comp1の出力は反転される。比較器Comp1の出力反転の情報はコントローラ201に伝達され、レジスタ201_1のQp_1の値は”1”から“0”に反転されMOSトランジスタQn_1の値は”0”から“1”に反転され、ディジタル/アナログ変換器D/A_p1のQp_1とディジタル/アナログ変換器D/A_n1のMOSトランジスタQn_1とのみがオフ状態からオン状態に変更される。
【0037】
ステップ304で、アナログ/ディジタル変換器A/D_p2の比較器Comp2の反転入力端子(−)に供給されているディジタル/アナログ変換器D/A_p2のMOSトランジスタQp_2のソースの検出電圧Vdet2が比較器Comp2の非反転入力端子(+)に供給されている参照電圧Vref2よりも低下しているか否かが判定される。この判定結果が否(NO)であれば、ステップ304の判定処理が継続され、判定結果が是(YES)であれば、ステップ305に移行する。
【0038】
ステップ305で、比較器Comp2の出力は反転される。比較器Comp2の出力反転の情報はコントローラ201に伝達され、レジスタ201_1のQp_2の値は”1”から“0”に反転されQn_2の値は”0”から“1”に反転され、ディジタル/アナログ変換器D/A_p2のMOSトランジスタQp_2とディジタル/アナログ変換器D/A_n2のMOSトランジスタQn_2とのみがオフ状態からオン状態に変更される。
【0039】
ステップ306で、アナログ/ディジタル変換器A/D_pnの比較器Compnの反転入力端子(−)に供給されているディジタル/アナログ変換器D/A_pnのQp_nのソースの検出電圧Vdetnが比較器Compnの非反転入力端子(+)に供給されている参照電圧Vrefnよりも低下しているか否かが判定される。この判定結果が否(NO)であれば、ステップ306の判定処理が継続され、判定結果が是(YES)であれば、ステップ307に移行する。
【0040】
ステップ307で、比較器Compnの出力は反転される。比較器Compnの出力反転の情報はコントローラ201に伝達され、レジスタ201_1のQp_nの値は”1”から“0”に反転されQn_nの値は”0”から“1”に反転され、ディジタル/アナログ変換器D/A_pnのQp_nとディジタル/アナログ変換器D/A_nnのQn_nとがオフ状態からオン状態に変更される。
【0041】
図4は、図3に示した処理フローにより制御される図2の可変利得発振器VG_OSCの各部の波形を示す図である。同図において、T0からT1の期間は、電源電圧Vccが低下しているが、電源電圧VccがVx−VAのレベル以下には低下していないので、可変利得発振器VG_OSCは図3のステップ301とステップ302の判定結果が否(NO)に示した状態にある。
【0042】
T1からT2の期間は、電源電圧VccがVx−VAのレベル以下には低下しているが、電源電圧VccがVx−VBのレベル以下には低下していないので、可変利得発振器VG_OSCは図3のステップ302の判定結果が是(YES)とステップ303とステップ304の判定結果が否(NO)に示した状態にある。
【0043】
T2からTNの期間は、電源電圧VccがVx−VBのレベル以下には低下しているが、電源電圧VccがVx−VNのレベル以下には低下していないので、可変利得発振器VG_OSCは図3のステップ304の判定結果が是(YES)とステップ305とステップ306の判定結果が否(NO)に示した状態にある。
【0044】
TN以降の期間では、電源電圧VccがVx−VNのレベル以下に低下しているので、可変利得発振器VG_OSCはステップ306の判定結果が是(YES)とステップ307に示した状態にある。
【0045】
その結果、図4に示すように、電源電圧Vccが低下するに伴い、図2の可変利得発振器VG_OSCの反転増幅器反転増幅器Inv_AmpのPチャンネルMOSトランジスタMp1のソース電圧VSMp1は電源電圧Vccのレベルに近づき、NチャンネルMOSトランジスタMn1のソース電圧VSMn1は接地電位GNDのレベルに近づき、可変利得発振器VG_OSCの発振電圧振幅も電源電圧Vccと接地電位GNDとの電圧差に近づく。
【0046】
≪その他の実施形態≫
図5は、本発明の他のひとつの実施形態に従った半導体集積回路に内蔵された可変利得発振器可変利得発振器VG_OSCの構成を示す図である。
【0047】
図5の可変利得発振器VG_OSCが図2の可変利得発振器と相違する点を、下記に説明する。ディジタル/アナログ変換ユニット100のディジタル/アナログ変換器D/A_p1…ディジタル/アナログ変換器D/A_pnやディジタル/アナログ変換ユニット101のディジタル/アナログ変換器D/A_n1…ディジタル/アナログ変換器D/A_nnでは、Qp1とRp1とは直列に接続され、QpnとRpnとは直列に接続され、Qn1とRn1とは直列に接続され、QnnとRnnとは直列に接続されている。アナログ/ディジタル変換ユニット102のアナログ/ディジタル変換器A/D_p1の比較器Comp1の反転入力端子(−)の検出電圧Vdet1とアナログ/ディジタル変換器A/D_pnの比較器Compnの反転入力端子(−)の検出電圧Vdetnとは、電源電圧Vccとなっている。Rp1…Rpn、Rn1…Rnnは、等しい抵抗値に設定されている。
【0048】
図5の実施形態では、電源投入時には、ディジタル/アナログ変換器D/A_p1のQp_1…ディジタル/アナログ変換器D/A_pnのQp_n、ディジタル/アナログ変換器D/A_n1のMOSトランジスタQn_1…ディジタル/アナログ変換器D/A_nnのQn_nは全てオン状態に制御される。その結果、可変利得発振器VG_OSCの発振動作の起動を高速化することができる。また、電源電圧投入後、所定時間経過すると、Qp1、Qn1のみがオン状態とされる。次に、電源電圧Vccの低下とともに、最初はQp2、Qn2もオン状態とされ、次にQp3、Qn3もオン状態となり、最終的にはQpn、Qnnもオン状態となる。従って、電源電圧Vccが低下するに伴い、図5の可変利得発振器VG_OSCにおいても、反転増幅器反転増幅器Inv_AmpのMp1のソース電圧VSMp1は電源電圧Vccのレベルに近づき、NチャンネルMOSトランジスタMn1のソース電圧VSMn1は接地電位GNDのレベルに近づき、可変利得発振器VG_OSCの発振電圧振幅も電源電圧Vccと接地電位GNDとの電圧差に近づく。
【0049】
図6は、本発明の他のひとつの実施形態に従った半導体集積回路に内蔵された可変利得発振器VG_OSCの構成を示す図である。
【0050】
図6の可変利得発振器VG_OSCが図2の可変利得発振器と相違する点を、下記に説明する。図6の可変利得発振器VG_OSCは、アナログ/ディジタル変換ユニット103を更に含み、アナログ/ディジタル変換ユニット103はアナログ/ディジタル変換器A/D_n1…アナログ/ディジタル変換器A/D_nnにより構成されている。アナログ/ディジタル変換器A/D_n1は反転入力端子(−)に参照電圧VrefN1が供給され非反転入力端子(+)にディジタル/アナログ変換器D/A_n1のMOSトランジスタQn_1のドレイン電圧が供給された比較器CompN1を含み、アナログ/ディジタル変換器A/D_n2は反転入力端子(−)に参照電圧VrefN2が供給され非反転入力端子(+)にディジタル/アナログ変換器D/A_n2のMOSトランジスタQn_2のドレイン電圧が供給された比較器CompN2を含み、以下同様にアナログ/ディジタル変換器A/D_nnは反転入力端子(−)に参照電圧VrefNnが供給され非反転入力端子(+)にディジタル/アナログ変換器D/A_nnのQn_nのドレイン電圧が供給された比較器CompNnを含んでいる。尚、VrefP1>VrefP2>…>VrefPnの関係と、VrefN1<VrefN2<…<VrefNnの関係とに設定されている。
【0051】
図7は、図6に示した半導体集積回路の定常動作時の監視動作と負帰還制御とによる処理フローを示す図である。図8は、図6に示した半導体集積回路の定常動作時の監視動作と負帰還制御とによる処理フローを示す図である。尚、図7と図8の処理フローは、半導体チップ温度が上昇しても、可変利得発振器VG_OSCが発振を維持できるように可変利得発振器VG_OSCを負帰還制御する。これは、半導体チップ温度の上昇により、抵抗Rp_1…Rp_n、抵抗Rn_1…Rn_nの抵抗値が増加して、可変利得発振器VG_OSCの反転増幅器反転増幅器Inv_Ampの増幅ゲインが低下して、可変利得発振器VG_OSCが発振を維持できなくなることを回避するものである。
【0052】
まず、図7の処理フローを、説明する。ステップ700にて、半導体集積回路は、図2の実施形態と同様にVcc=Vx=Vcc(mini)+VA+αで動作を開始したとする。
【0053】
ステップ701で、電源電圧投入後の所定時間が経過して、制御用のレジスタ201_1の全てのオン・オフ制御情報が”1”…”1”へ反転され、ディジタル/アナログ変換器D/A_p1のQp_1…ディジタル/アナログ変換器D/A_pnのQp_nは全てオフ状態に制御されている。一方、アナログ/ディジタル変換器A/D_p1の比較器CompP1の非反転入力端子(+)に供給されている参照電圧VrefP1はVxよりも若干低いVx−VAのレベルに設定されている。また、アナログ/ディジタル変換器A/D_p2の比較器CompP2の非反転入力端子(+)に供給されている参照電圧VrefP2は(Vx−VA)よりも若干低い(Vx−VB)のレベルに設定されている(VA<VB)。以下同様に、アナログ/ディジタル変換器A/D_nの比較器CompPnの非反転入力端子(+)に供給されている参照電圧VrefPnは(Vx−VB)よりも低い(Vx−VN)のレベルに設定されている(VB<VN)。
【0054】
ステップ702で、アナログ/ディジタル変換器A/D_p1の比較器Comp1の反転入力端子(−)に供給されているディジタル/アナログ変換器D/A_p1のMOSトランジスタQp_1のドレインの検出電圧VdetP1が比較器CompP1の非反転入力端子(+)に供給されている参照電圧VrefP1よりも低下しているか否かが判定される。この判定結果が否(NO)であれば、ステップ702の判定処理が継続され、判定結果が是(YES)であれば、ステップ703に移行する。
【0055】
ステップ703で、比較器CompP1の出力は反転される。比較器CompP1の出力反転の情報はコントローラ201に伝達され、レジスタ201_1のQp_1の値は”1”から“0”に反転され、ディジタル/アナログ変換器D/A_p1のMOSトランジスタQp_1のみがオフ状態からオン状態に変更される。
【0056】
ステップ704で、アナログ/ディジタル変換器A/D_p2の比較器CompP2の反転入力端子(−)に供給されているディジタル/アナログ変換器D/A_p2のMOSトランジスタQp_2のドレインのVdetP2が比較器CompP2の非反転入力端子(+)に供給されている参照電圧VrefP2よりも低下しているか否かが判定される。この判定結果が否(NO)であれば、ステップ704の判定処理が継続され、判定結果が是(YES)であれば、ステップ705に移行する。
【0057】
ステップ705で、比較器CompP2の出力は反転される。比較器CompP2の出力反転の情報はコントローラ201に伝達され、レジスタ201_1のQp_2の値は”1”から“0”に反転され、ディジタル/アナログ変換器D/A_p2のMOSトランジスタQp_2のみがオフ状態からオン状態に変更される。
【0058】
ステップ706で、アナログ/ディジタル変換器A/D_pnの比較器CompPnの反転入力端子(−)に供給されているディジタル/アナログ変換器D/A_pnのMOSトランジスタQp_nのドレインのVdetPnが比較器CompPnの非反転入力端子(+)に供給されている参照電圧VrefPnよりも低下しているか否かが判定される。この判定結果が否(NO)であれば、ステップ706の判定処理が継続され、判定結果が是(YES)であれば、ステップ707に移行する。
【0059】
ステップ707で、比較器CompPnの出力は反転される。比較器CompPnの出力反転の情報はコントローラ201に伝達され、レジスタ201_1のQp_nの値は”1”から“0”に反転され、ディジタル/アナログ変換器D/A_pnのMOSトランジスタQp_nがオフ状態からオン状態に変更される。
【0060】
次に、図8の処理フローを、説明する。ステップ800にて、半導体集積回路は、図2の実施形態と同様にVcc=Vx=Vcc(mini)+VA+αで動作を開始したとする。
【0061】
ステップ801で、電源電圧投入後の所定時間が経過して、制御用のレジスタ201_1の全てのオン・オフ制御情報が”0”…“0”へ反転され、ディジタル/アナログ変換器D/A_n1のMOSトランジスタQn_1…ディジタル/アナログ変換器D/A_nnのQn_nは全てオフ状態に制御されている。一方、アナログ/ディジタル変換器A/D_n1の比較器CompN1の反転入力端子(−)に供給されている参照電圧VrefN1は接地電位GNDよりも若干高い(GND+VA´)のレベルに設定されている。また、アナログ/ディジタル変換器A/D_n2の比較器CompN2の反転入力端子(−)に供給されている参照電圧VrefN2は(GND+VA´)よりも若干高い(GND+VB´)のレベルに設定されている(VA<VB)。以下同様に、アナログ/ディジタル変換器A/D_nの比較器CompNnの反転入力端子(−)に供給されている参照電圧VrefNnは(GND+VB´)よりも低い(GND+VN´)のレベルに設定されている(VB<VN)。
【0062】
ステップ802で、アナログ/ディジタル変換器A/D_n1の比較器CompN1の非反転入力端子(+)に供給されているディジタル/アナログ変換器D/A_n1のMOSトランジスタQn_1のドレインのVdetN1が比較器CompN1の反転入力端子(−)に供給されている参照電圧VrefN1よりも上昇しているか否かが判定される。この判定結果が否(NO)であれば、ステップ802の判定処理が継続され、判定結果が是(YES)であれば、ステップ803に移行する。
【0063】
ステップ803で、比較器CompN1の出力は反転される。比較器CompN1の出力反転の情報はコントローラ201に伝達され、レジスタ201_1のQn_1の値は”0”から“1”に反転され、ディジタル/アナログ変換器D/A_n1のMOSトランジスタQn_1のみがオフ状態からオン状態に変更される。
【0064】
ステップ804で、アナログ/ディジタル変換器A/D_n2の比較器CompN2の非反転入力端子(+)に供給されているディジタル/アナログ変換器D/A_n2のMOSトランジスタQn_2のドレインのVdetN2が比較器CompN2の反転入力端子(−)に供給されている参照電圧VrefN2よりも上昇しているか否かが判定される。この判定結果が否(NO)であれば、ステップ804の判定処理が継続され、判定結果が是(YES)であれば、ステップ805に移行する。
【0065】
ステップ805で、比較器CompN2の出力は反転される。比較器CompN2の出力反転の情報はコントローラ201に伝達され、レジスタ201_1のQn_2の値は”0”から“1”に反転され、ディジタル/アナログ変換器D/A_n2のMOSトランジスタQn_2のみがオフ状態からオン状態に変更される。
【0066】
ステップ806で、アナログ/ディジタル変換器A/D_nnの比較器CompNnの非反転入力端子(+)に供給されているディジタル/アナログ変換器D/A_nnのQn_nのドレインのVdetNnが比較器CompNnの反転入力端子(−)に供給されている参照電圧VrefNnよりも上昇しているか否かが判定される。この判定結果が否(NO)であれば、ステップ806の判定処理が継続され、判定結果が是(YES)であれば、ステップ807に移行する。
【0067】
ステップ807で、比較器CompNnの出力は反転される。比較器CompNnの出力反転の情報はコントローラ201に伝達され、レジスタ201_1のQn_nの値は”0”から“1”に反転され、ディジタル/アナログ変換器D/A_nnのQn_nがオフ状態からオン状態に変更される。
【0068】
図9は、図7と図8とに示した処理フローにより制御される図6の半導体集積回路の可変利得発振器VG_OSCの各部の波形を示す図である。同図において、半導体チップ温度の上昇による抵抗値の増大により、T0からT1の期間は、MOSトランジスタQp_1のドレイン電圧が低下しているが、MOSトランジスタQp_1のドレイン電圧はVx−VAのレベル以下には低下していない。この期間では、MOSトランジスタQn_1のドレイン電圧が上昇しているが、MOSトランジスタQn_1のドレイン電圧はGND+VA´のレベル以上には上昇していない。従って、可変利得発振器VG_OSCは図7のステップ701とステップ702の判定結果が否(NO)に示した状態と図8のステップ801とステップ802の判定結果が否(NO)に示した状態とにある。
【0069】
更にチップ温度が上昇したT1からT2の期間は、MOSトランジスタQp_1のドレイン電圧がVx−VAのレベル以下に低下しているが、MOSトランジスタQp_2のドレイン電圧はVx−VBのレベル以下に低下していない。この期間は、MOSトランジスタQn_1のドレイン電圧がGND+VA´のレベル以上に上昇しているが、MOSトランジスタQn_2のドレイン電圧はGND+VB´のレベル以上には上昇していない。従って、可変利得発振器VG_OSCは図7のステップ702の判定結果が是(YES)とステップ703とステップ704の判定結果が否(NO)に示した状態と図8のステップ802の判定結果が是(YES)とステップ803とステップ804の判定結果が否(NO)に示した状態とにある。
【0070】
更にチップ温度が上昇したT2からTNの期間は、MOSトランジスタQp_2のドレイン電圧がVx−VBのレベル以下に低下しているが、MOSトランジスタQp_nのドレイン電圧はVx−VNのレベル以下には低下していない。この期間は、MOSトランジスタQn_2のドレイン電圧がGND+VB´のレベル以上に上昇しているが、Qn_nのドレイン電圧はGND+VN´のレベル以上には上昇していない。従って、可変利得発振器VG_OSCは図7のステップ704の判定結果が是(YES)とステップ705とステップ706の判定結果が否(NO)に示した状態と図8のステップ804の判定結果が是(YES)とステップ805とステップ806の判定結果が否(NO)に示した状態とにある。
【0071】
更にチップ温度が上昇したTN以降の期間では、MOSトランジスタQp_nのドレイン電圧がVx−VNのレベル以下に低下しているとともに、Qn_nのドレイン電圧はGND+VN´のレベル以上に上昇しているのでQ、可変利得発振器VG_OSCは図7のステップ706の判定結果が是(YES)とステップ707に示した状態と図8のステップ806の判定結果が是(YES)とステップ807に示した状態とにある。
【0072】
その結果、図9の一番下の波形に示すように、チップ温度が上昇するに伴い、可変利得発振器VG_OSCの発振電圧振幅も電源電圧Vccと接地電位GNDとの電圧差に近づく。
【0073】
図10は、本発明の他のひとつの実施形態に従った半導体集積回路に内蔵された可変利得発振器VG_OSCの構成を示す図である。
【0074】
図10の可変利得発振器VG_OSCが図2の可変利得発振器と相違する点を、下記に説明する。図10の可変利得発振器VG_OSCでは、反転増幅器反転増幅器Inv_Ampの出力OUTからの発振出力の振幅電圧が監視される。半導体チップ温度が高温である場合には、抵抗Rp_1…Rp_n、抵抗Rn_1…Rn_nの抵抗値が高く、出力OUTからの発振出力の振幅電圧は小さい。これを監視して、出力OUTからの発振出力の振幅電圧を適正なレベルに回復する負帰還制御が実行される。このため、可変利得発振器VG_OSCの反転増幅器Inv_Ampの出力OUTにはSch_Trgと、Match_Detと、DECとが接続されている。Sch_Trgは4個のシュミットトリガー型ヒステリシスコンパレータを含む。1番目のヒステリシスコンパレータは、電源電圧Vccよりも相当低いVAをハイレベル参照電圧と出力OUTからの発振出力の振幅電圧とを比較して、前者よりも後者がハイレベルとなると、ハイレベルを出力する。2番目のヒステリシスコンパレータは、電源電圧Vccよりも若干低いVBをハイレベル参照電圧と出力OUTからの発振出力の振幅電圧とを比較して、前者よりも後者がハイレベルとなると、ハイレベルを出力する。3番目のヒステリシスコンパレータは、接地電位GNDよりも相当高いVCをローレベル参照電圧と出力OUTからの発振出力の振幅電圧とを比較して、前者よりも後者がローレベルとなると、ハイレベルを出力する。4番目のヒステリシスコンパレータは、接地電位GNDよりも若干高いVDをローレベル参照電圧と出力OUTからの発振出力の振幅電圧とを比較して、前者よりも後者がローレベルとなると、ハイレベルを出力する。Match_Detは4個のヒステリシスコンパレータの出力を3段のフリップフロップFFでラッチし、DECはMatch_DetのA´´´、B´´´、B´´´、D´´´をデコードして、デコード結果をコントローラ201に供給する。
【0075】
図11は、図10に示した半導体集積回路の定常動作時の監視動作と負帰還制御による処理フローを示す図である。
【0076】
まず、図11の左の処理フローを、説明する。ステップ1100にて、半導体集積回路は、以前の実施形態と同様に、Vcc=Vx=Vcc(mini)+VA+αで動作を開始したとする。
【0077】
ステップ1101で、電源電圧投入後の所定時間が経過して、制御用のレジスタ201_1の全てのオン・オフ制御情報が”1”…”1”へ反転され、ディジタル/アナログ変換器D/A_p1のMOSトランジスタQp_1…ディジタル/アナログ変換器D/A_pnのMOSトランジスタQp_nは全てオフ状態に制御されている。
【0078】
ステップ1102で、1番目のヒステリシスコンパレータによって、電源電圧Vccよりも相当低いVAのハイレベル参照電圧と出力OUTからの発振出力の振幅電圧とが比較され、前者よりも後者がハイレベルか否かが判定される。この判定結果が否(NO)であれば、ステップ1102の判定処理が継続され、判定結果が是(YES)であれば、ステップ1103に移行する。
【0079】
ステップ1103で、1番目のヒステリシスコンパレータの出力は反転される。この出力反転の情報はコントローラ201に伝達され、レジスタ201_1のQp_1の値は”1”から“0”に反転され、ディジタル/アナログ変換器D/A_p1のMOSトランジスタQp_1のみがオフ状態からオン状態に変更される。
【0080】
ステップ1104で、2番目のヒステリシスコンパレータによって、電源電圧Vccよりも若干低いVBのハイレベル参照電圧と出力OUTからの発振出力の振幅電圧とが比較され、前者よりも後者がハイレベルか否かが判定される。この判定結果が否(NO)であれば、ステップ1104の判定処理が継続され、判定結果が是(YES)であれば、ステップ1105に移行する。
【0081】
ステップ1105で、2番目のヒステリシスコンパレータの出力は反転される。この出力反転の情報はコントローラ201に伝達され、レジスタ201_1のQp_nの値は”1”から“0”に反転され、ディジタル/アナログ変換器D/A_pnのMOSトランジスタQp_nがオフ状態からオン状態に変更される。
【0082】
次に、図11の右の処理フローを、説明する。ステップ1110にて、半導体集積回路は、Vcc=Vx=Vcc(mini)+VA+αで動作を開始したとする。
【0083】
ステップ1111で、電源電圧投入後の所定時間が経過して、制御用のレジスタ201_1の全てのオン・オフ制御情報が”0”…”0”へ反転され、ディジタル/アナログ変換器D/A_n1のMOSトランジスタQn_1…ディジタル/アナログ変換器D/A_nnのQn_nは全てオフ状態に制御されている。
【0084】
ステップ1112で、3番目のヒステリシスコンパレータによって、接地電位GNDよりも相当高いVCのハイレベル参照電圧と出力OUTからの発振出力の振幅電圧とが比較され、前者よりも後者がハイレベルか否かが判定される。この判定結果が否(NO)であれば、ステップ1112の判定処理が継続され、判定結果が是(YES)であれば、ステップ1113に移行する。
【0085】
ステップ1113で、3番目のヒステリシスコンパレータの出力は反転される。この出力反転の情報はコントローラ201に伝達され、レジスタ201_1のMOSトランジスタQn_1の値は”0”から“1”に反転され、ディジタル/アナログ変換器D/A_n1のMOSトランジスタQn_1のみがオフ状態からオン状態に変更される。
【0086】
ステップ1114で、4番目のヒステリシスコンパレータによって、接地電位GNDよりもよりも若干高いVDのハイレベル参照電圧と出力OUTからの発振出力の振幅電圧とが比較され、前者よりも後者がハイレベルか否かが判定される。この判定結果が否(NO)であれば、ステップ1114の判定処理が継続され、判定結果が是(YES)であれば、ステップ1115に移行する。
【0087】
ステップ1115で、4番目のヒステリシスコンパレータの出力は反転される。この出力反転の情報はコントローラ201に伝達され、レジスタ201_1のQn_nの値は”0”から“1”に反転され、ディジタル/アナログ変換器D/A_nnのQn_nがオフ状態からオン状態に変更される。
【0088】
図12は、図11に示した処理フローにより制御される図10の半導体集積回路のVG_OSCの各部の波形を示す図である。同図では、半導体チップ温度が高温であるため、抵抗Rp_1…Rp_n、抵抗Rn_1…Rn_nの抵抗値が高く、出力OUTからの発振出力の振幅電圧は小さい。
【0089】
T0からT1の期間は、起動直後の出力OUTからの発振出力の振幅電圧は小さく、1番目のヒステリシスコンパレータのハイレベル参照電圧VAに到達していなく、3番目のヒステリシスコンパレータのローレベル参照電圧VCに到達していない。
【0090】
従って、T1からT2の期間で、T0からT1の期間での監視結果に応答して、ステップ1103によりMOSトランジスタQp_1がオン状態に制御され、ステップ1113によりMOSトランジスタQn_1がオン状態に制御され、出力OUTからの発振出力の振幅電圧が増加する。しかし、出力OUTからの発振出力の振幅電圧はまだ小さく、1番目のヒステリシスコンパレータのハイレベル参照電圧VAに到達しているが、2番目のヒステリシスコンパレータのハイレベル参照電圧VBに到達していない。また、振幅電圧はまだ小さく、3番目のヒステリシスコンパレータのローレベル参照電圧VCに到達しているが、4番目のヒステリシスコンパレータのハイレベル参照電圧VDに到達していない。
【0091】
従って、T2以降の期間で、T1からT2の期間の期間での監視結果に応答して、ステップ1105によりMOSトランジスタQp_nがオン状態に制御され、ステップ1115によりQn_nがオン状態に制御され、出力OUTからの発振出力の振幅電圧が増加する。その結果、振幅電圧が増大して、3番目のヒステリシスコンパレータのローレベル参照電圧VCに到達するとともに、4番目のヒステリシスコンパレータのハイレベル参照電圧VDに到達するようになる。
【0092】
図13は、本発明の更に他のひとつの実施形態に従った半導体集積回路に内蔵された可変利得発振器VG_OSCの構成を示す図である。
【0093】
図13の可変利得発振器VG_OSCが図2の可変利得発振器と相違する点を、下記に説明する。まず、アナログ/ディジタル変換ユニット102、103とは、それぞれデルタシグマA/D変換器ΔΣA/Dp、ΔΣA/Dnとにより構成されている。良く知られているように、デルタシグマA/D変換器は入力アナログ信号のレベルに対応する密度の1ビットディジタル出力を形成する。すなわち、入力アナログ信号のレベルは、1ビットディジタル出力のパルスの密度に変換される。従って、入力アナログ信号が低レベルならば1ビットディジタル出力のパルスは粗となり、入力アナログ信号が高レベルならば1ビットディジタル出力のパルスは密となる。
【0094】
図13の実施形態では、デルタシグマA/D変換器ΔΣA/Dpの入力に接続された抵抗Rp_Sはディジタル/アナログ変換器D/A_p1と直列接続され、デルタシグマA/D変換器ΔΣA/Dnの入力に接続された抵抗Rn_Sはディジタル/アナログ変換器D/A_n1と直列接続されている。電源電圧Vccの低下によって、抵抗Rp_Sや抵抗Rn_Sのアナログ電圧が低下すると、デルタシグマA/D変換器ΔΣA/Dp、ΔΣA/Dnの各出力の1ビットディジタル出力のパルスの密度が低下する。すると、コントローラ201は、ディジタル/アナログ変換ユニット100でMOSトランジスタQp_1をオン状態に制御し、ディジタル/アナログ変換ユニット101でMOSトランジスタQn_1をオン状態に制御する。それでも、抵抗Rp_Sや抵抗Rn_Sのアナログ電圧が低いならば、コントローラ201は、ディジタル/アナログ変換ユニット100でMOSトランジスタQp_2もオン状態に制御し、ディジタル/アナログ変換ユニット101でMOSトランジスタQn_2もオン状態に制御する。電源電圧Vccが大幅に低下すると、コントローラ201は、ディジタル/アナログ変換ユニット100でMOSトランジスタQp_nもオン状態に制御し、ディジタル/アナログ変換ユニット101でQn_nもオン状態に制御する。従って、デルタシグマA/D変換器で構成されたアナログ/ディジタル変換ユニット102、103とはコントローラ201と少ないディジタル制御出力信号線により接続可能となり、ディジタル/アナログ変換ユニット100、101を制御することが可能となる。
【0095】
図14は、図13に示した半導体集積回路のデルタシグマA/D変換器による負帰還制御の処理フローを示す図である。上側のステップ1400〜1402はアナログ/ディジタル変換ユニット102のデルタシグマA/D変換器ΔΣA/Dpによる制御を示し、下側のステップ1410〜1412はアナログ/ディジタル変換ユニット103のデルタシグマA/D変換器ΔΣA/Dnによる制御を示す。
【0096】
図15は、図2、図5、図6、図10、図13のいずれかの可変利得発振器VG_OSCをサブ発振回路1502として内蔵するLSIチップの構成を示している。このLSIチップには、CPU1506、RAM1507、不揮発性メモリ1508、周辺モジュール1509、I/Oポート1510の内部コアが含まれている。これらの内部コアの高速動作時には、LSIチップのメイン発振回路1501は数MHz以上の高速の随時動作クロックCLK_mainを供給する。これらの内部コアの低速動作時には、LSIチップのサブ発振回路1502は数十KHzの低速のCLK_Sub_slctを供給する。また、サブ発振回路1502は、タイマ(ウォッチドッグタイマ)1511、スリープ解除信号検出回路等の常時動作内部コアに常時動作クロック信号CLK_Sub_alwsを供給する。常時動作内部コアに常時動作クロック信号CLK_Sub_alwsを供給するため、サブ発振回路1502は低消費電力とする必要がある。この低消費電力化のために、図2、図5、図6、図10、図13のいずれかの可変利得発振器VG_OSCがサブ発振回路1502としてLSIチップ中に内蔵されている。その結果、常時動作クロック信号CLK_Sub_alwsを供給するサブ発振回路1502は、メイン発振回路1501よりも低消費電力の動作が可能とされている。
【0097】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【図面の簡単な説明】
【0098】
【図1】図1は、本発明のひとつの実施形態に従った半導体集積回路に内蔵された可変利得発振器の基本構成を示す図である。
【図2】図2は、図1に示した可変利得発振器の構成をより詳細に示す図である。
【図3】図3、図2に示した半導体集積回路の定常動作時の監視動作と負帰還制御とによる制御動作の処理フローを示す図である。
【図4】図4は、図3に示した処理フローにより制御される図2の半導体集積回路の可変利得発振器の各部の波形を示す図である。
【図5】図5は、本発明の他のひとつの実施形態に従った半導体集積回路に内蔵された可変利得発振器の構成を示す図である。
【図6】図6は、本発明の他のひとつの実施形態に従った半導体集積回路に内蔵された可変利得発振器の構成を示す図である。
【図7】図7は、図6に示した可変利得発振器の負帰還制御の処理フローを示す図である。
【図8】図8は、図6に示した可変利得発振器の負帰還制御の処理フローを示す図である。
【図9】図9は、図7と図8とに示した処理フローにより制御される図6の可変利得発振器の各部の波形を示す図である。
【図10】図10は、本発明の他のひとつの実施形態に従った半導体集積回路に内蔵された可変利得発振器の構成を示す図である。
【図11】図11は、図10に示した可変利得発振器の負帰還制御の処理フローを示す図である。
【図12】図12は、図11に示した処理フローにより制御される図10の可変利得発振器の各部の波形を示す図である。
【図13】図13は、本発明の更に他のひとつの実施形態に従った半導体集積回路に内蔵された可変利得発振器の構成を示す図である。
【図14】図14は、図13に示した可変利得発振器の負帰還制御の処理フローを示す図である。
【図15】図15は、図2、図5、図6、図10、図13のいずれかの可変利得発振器をサブ発振回路として内蔵するLSIチップの構成を示す図である。
【符号の説明】
【0099】
VG_OSC 可変利得発振器
Xtal 振動子
Inv_Amp
Mp1 PチャンネルMOSトランジスタ
Mn1 NチャンネルMOSトランジスタ
Vcc 電源電圧
GND 接地電位
100、101 ディジタル/アナログ変換ユニット
D/Ap_1…D/Ap_n、D/An_1…D/An_n ディジタル/アナログ変換器
Rp_1…Rp_n、Rn_1…Rn_n 抵抗
Qp_1…Qp_n、Qn_1…Qn_n MOSトランジスタ
102、103 アナログ/ディジタル変換ユニット
104、105 制御回路
200 パワーオン検出回路
201 コントローラ
201_1 レジスタ
【技術分野】
【0001】
本発明は、発振器を含む半導体集積回路に関し、特に、発振器から生成される発振信号の振幅を調整するのに有益な技術に関する。
【背景技術】
【0002】
半導体集積回路に内蔵される発振器は電源投入時での発振動作の起動を速くするために、発振器の直列抵抗を起動時には低く制御する一方、起動後には発振器の消費電力を削減するために発振器の直列抵抗を高く制御することが必要となる。下記の特許文献1には、抵抗値の異なる複数の直列抵抗と複数のスイッチとを発振器に接続して、起動直後にはパワーオン検出信号を利用して低抵抗値の直列抵抗を発振器に接続して、その後に徐々に抵抗値の高い直列抵抗を発振器に接続することが記載されている。また、下記の特許文献2には、発振器から生成される発振信号の振幅をコンパレータに入力して、起動直後には発振信号の小振幅に応答してコンパレータは発振器の発振器の直列抵抗に並列接続されたスイッチをオン状態とし、発振が起動した後はこのスイッチをオフ状態とし直列抵抗により発振器の消費電力を削減することが記載されている。
【0003】
【特許文献1】特開2000−13143号公報
【特許文献2】特開平6−120732号公報
【発明の開示】
【発明が解決しようとする課題】
【0004】
本発明に先立って、発振器を内蔵する半導体集積回路の開発に従事した。
【0005】
半導体集積回路に内蔵される発振器は電源投入時での発振動作の起動を速くするため、発振器の直列抵抗を起動時には低く制御する一方、起動後には発振器の消費電力を削減するため発振器の直列抵抗を高く制御するには、上記特許文献1または上記特許文献2に記載された技術を採用すれば良い。
【0006】
しかし、電源電圧の低下もしくは半導体チップ温度の上昇等の動作条件の変動により、発振器を構成する増幅器の増幅ゲインが低下すると、上記特許文献1または上記特許文献2に記載された技術では、対応できないことが本発明者等の検討により明らかとされた。すなわち、電源電圧の低下もしくは半導体チップ温度の上昇等の発振器の動作条件の変動により、発振後に発振動作が停止したり、発振安定時間が長くなったり、起動時に発振できないと言う不具合が生じる。
【0007】
従って、本発明は、上記のような本発明者等による検討結果を基にしてなされたものである。従って、本発明の目的とするところは、電源電圧の低下もしくは半導体チップ温度の上昇等の発振器の動作条件の変動により、発振後に発振動作が停止したり、発振安定時間が長くなったり、起動時に発振できないなどと言う不具合を解消することにある。
【0008】
本発明の前記並びにその他の目的と新規な特徴とは、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【0009】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。
【0010】
すなわち、本発明のひとつの形態による半導体集積回路は、入力端子と出力端子との間に振動子(Xtal)が接続可能な反転増幅器(Inv_Amp)と、前記反転増幅器(Inv_Amp)のPチャンネル第1MOSトランジスタ(Mp1)のソースと電源電圧(Vcc)との間および前記反転増幅器(Inv_Amp)のNチャンネル第1MOSトランジスタ(Mn1)のソースと基底電圧(GND)との間の少なくともいずれか一方の間に接続されたディジタル/アナログ変換ユニット(100、101)とからなる可変利得発振器(VG_OSC)と、前記可変利得発振器(VG_OSC)のアナログ動作条件パラメータが供給されるアナログ/ディジタル変換ユニット(102、103)と、コントローラ(201)とを具備する(図1、図2参照)。
【0011】
前記ディジタル/アナログ変換ユニット(100、101)は1ビットのディジタル制御入力信号に応答してアナログ出力パラメータを生成する複数のディジタル/アナログ変換器(D/Ap_1…D/Ap_n、D/An_1…D/An_n)を含む。前記複数のディジタル/アナログ変換器(D/Ap_1…D/Ap_n、D/An_1…D/An_n)のそれぞれは、複数の抵抗(Rp_1…Rp_n、Rn_1…Rn_n)の対応する1つの抵抗と複数のMOSトランジスタ(Qp_1…Qp_n、Qn_1…Qn_n)の対応する1つのMOSトランジスタとを含み、前記1ビットのディジタル制御入力信号に応答して前記1つのMOSトランジスタはオン状態とオフ状態とに制御されることにより2値の出力インピーダンスを前記アナログ出力パラメータとして生成するものである(図2参照)。
【0012】
前記アナログ/ディジタル変換ユニット(102、103)は、前記可変利得発振器(VG_OSC)の前記アナログ動作条件パラメータに応答してディジタル出力信号を生成する。前記コントローラ(201)が、前記アナログ/ディジタル変換ユニット(102、103)の前記ディジタル出力信号に応答して、前記ディジタル/アナログ変換ユニット(100、101)の前記複数のディジタル/アナログ変換器(D/Ap_1…D/Ap_n、D/An_1…D/An_n)に供給される複数の1ビットのディジタル信号を生成する(図2参照)。
【0013】
本発明の前記ひとつの形態の手段によれば、前記可変利得発振器(VG_OSC)の前記アナログ動作条件パラメータが徐々に変化すると、前記アナログ/ディジタル変換ユニット(102、103)の出力から前記ディジタル/アナログ変換ユニット(100、101)の前記複数のディジタル/アナログ変換器(D/Ap_1…D/Ap_n、D/An_1…D/An_n)に供給される複数の1ビットのディジタル信号の組み合わせが徐々に変化する。従って、前記ディジタル/アナログ変換ユニット(100、101)の前記複数のディジタル/アナログ変換器(D/Ap_1…D/Ap_n、D/An_1…D/An_n)の合計の出力インピーダンスが、徐々に変化する。その結果、前記可変利得発振器(VG_OSC)の可変利得が徐々に変化するので、発振器の動作条件の変動により、発振後に発振動作が停止したり、発振安定時間が長くなったり、起動時に発振できないなどと言う不具合を解消するができる。
【0014】
本発明の具体的な形態による半導体集積回路では、前記アナログ/ディジタル変換ユニット(102、103)に供給される前記可変利得発振器(VG_OSC)の前記アナログ動作条件パラメータは、前記ディジタル/アナログ変換ユニット(100、101)から前記可変利得発振器(VG_OSC)に供給される動作電圧と前記動作電圧に関係する電圧とのいずれかである(図2参照)。
【0015】
本発明の具体的な形態による半導体集積回路では、前記ディジタル/アナログ変換ユニット(100、101)の前記複数のディジタル/アナログ変換器(D/Ap_1…D/Ap_n、D/An_1…D/An_n)のそれぞれは、前記対応する1つの抵抗と前記対応する1つのMOSトランジスタとの並列接続で構成され、前記反転増幅器(Inv_Amp)の前記Pチャンネル第1MOSトランジスタ(Mp1)の前記ソースと前記電源電圧(Vcc)との間および前記反転増幅器(Inv_Amp)の前記Nチャンネル第1MOSトランジスタ(Mn1)の前記ソースと前記基底電圧(GND)との間の少なくともいずれか一方の間に前記複数のディジタル/アナログ変換器(D/Ap_1…D/Ap_n、D/An_1…D/An_n)が直列接続されている(図2、図6参照)。
【0016】
本発明の具体的な形態による半導体集積回路では、前記アナログ/ディジタル変換ユニット(102、103)は直列接続された前記複数のディジタル/アナログ変換器(D/Ap_1…D/Ap_n、D/An_1…D/An_n)からの複数の動作電圧(Vdet1…Vdetn、VdetP1…VdetPn、VdetN1…VdetNn)と複数の参照電圧(Vref1…Vrefn、VrefP1…VrefPn、VrefN1…VrefNn)とを比較する複数の比較器(Comp1…Compn、CompP1…CompPn、CompN1…CompNn)を含み、前記アナログ動作条件パラメータの適正値からの逸脱量に応答して前記複数の比較器(Comp1…Compn、CompP1…CompPn、CompN1…CompNn)の出力の変化により、前記電源電圧(Vcc)から前記反転増幅器(Inv_Amp)の前記Pチャンネル第1MOSトランジスタ(Mp1)の前記ソースに向かってもしくは前記基底電圧(GND)から前記反転増幅器(Inv_Amp)の前記Nチャンネル第1MOSトランジスタ(Mn1)の前記ソースに向かって前記直列接続された前記複数のディジタル/アナログ変換器(D/Ap_1…D/Ap_n、D/An_1…D/An_n)の内部の前記MOSトランジスタを順次にオフ状態からオン状態に制御する(図3、図4、図7、図8、図9参照)。
【0017】
本発明の具体的な形態による半導体集積回路では、前記複数のディジタル/アナログ変換器(D/Ap_1…D/Ap_n、D/An_1…D/An_n)からの前記複数の動作電圧(Vdet1…Vdetn、VdetP1…VdetPn、VdetN1…VdetNn)は前記複数のディジタル/アナログ変換器(D/Ap_1…D/Ap_n、D/An_1…D/An_n)の複数のMOSトランジスタ(Qp_1…Qp_n、Qn_1…Qn_n)のソースもしくはドレインの電圧である(図2、図6)。
【0018】
本発明の具体的な形態による半導体集積回路では、前記アナログ/ディジタル変換ユニット(Sch_Trg、Match_Det、DEC)は、前記可変利得発振器(VG_OSC)の前記アナログ動作条件パラメータである前記反転増幅器(Inv_Amp)の出力(OUT)の発振電圧振幅レベルの適正値からの逸脱量を多段階で検出することによって前記ディジタル出力信号を生成して前記コントローラ(201)へ供給する(図10参照)。
【0019】
本発明の具体的な形態による半導体集積回路では、前記アナログ/ディジタル変換ユニット(102、103)は、前記可変利得発振器(VG_OSC)から供給される前記アナログ動作条件パラメータのレベルに応答してパルス密度が変化する1ビットディジタル出力を生成するデルタシグマA/D変換器(ΔΣA/Dp、ΔΣA/Dn)である。
【0020】
本発明のより具体的な形態による半導体集積回路は、前記電源電圧(Vcc)が供給されている際に常時動作する常時動作の内部コア(1511)を含み、前記常時動作の内部コア(1511)に常時動作のための常時動作クロック信号(CLK_Sub_alws)を供給する発振回路(1502)として前記可変利得発振器(VG_OSC)が動作するものである(図15)。
【0021】
本発明の更に具体的な形態による半導体集積回路は、必要な時期に動作する随時動作の内部コア(1506〜1510)と、前記随時動作の内部コア(1506〜1510)に随時動作のための随時動作クロック(CLK_main)を供給するメイン発振回路(1501)とを含み、前記常時動作クロック信号(CLK_Sub_alws)を供給する前記発振回路(1502)は前記メイン発振回路(1501)よりも低消費電力の動作が可能とされている(図15)。
【0022】
本発明の最も具体的な形態による半導体集積回路では、前記電源電圧(Vcc)の投入の直後に前記コントローラ(201)は前記複数のディジタル/アナログ変換器(D/Ap_1…D/Ap_n、D/An_1…D/An_n)の前記複数のMOSトランジスタ(Qp_1…Qp_n、Qn_1…Qn_n)をオン状態に制御して発振動作の起動を行い、その後、前記電源電圧(Vcc)の前記投入から所定時間経過には、前記コントローラ(201)は前記複数のディジタル/アナログ変換器(D/Ap_1…D/Ap_n、D/An_1…D/An_n)の前記複数のMOSトランジスタ(Qp_1…Qp_n、Qn_1…Qn_n)をオフ状態に制御して消費電力を削減する(図2参照)。
【発明の効果】
【0023】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【0024】
すなわち、本発明によれば、電源電圧の低下もしくは半導体チップ温度の上昇等の発振器の動作条件の変動により、発振後に発振動作が停止したり、発振安定時間が長くなったり、起動時に発振できないなどと言う不具合を解消することができる。
【発明を実施するための最良の形態】
【0025】
≪可変利得発振器VG_OSCの構成≫
図1は、本発明のひとつの実施形態に従った半導体集積回路に内蔵された可変利得発振器VG_OSCの基本構成を示す図である。
【0026】
同図に示すように、半導体集積回路は、入力端子N1と帰還端子N2との間に振動子Xtalが接続可能な反転増幅器反転増幅器Inv_Ampと、反転増幅器反転増幅器Inv_AmpのPチャンネルMOSトランジスタMp1のソースと電源電圧Vccとの間と反転増幅器反転増幅器Inv_AmpのNチャンネルMOSトランジスタMn1のソースと接地電位GNDとの間にそれぞれ接続されたnビット入力のディジタル/アナログ変換ユニット100、101とからなる可変利得発振器VG_OSCと、可変利得発振器VG_OSCのアナログ動作条件パラメータが供給されるnビット出力のアナログ/ディジタル変換ユニット102、103とを具備する。尚、反転増幅器反転増幅器Inv_Ampの入力端子N1との接地電位GNDとの間には容量C1が接続され、反転増幅器反転増幅器Inv_Ampの帰還端子N2と接地電位GNDとの間には容量C2が接続され、反転増幅器反転増幅器Inv_Ampの出力OUTと入力端子N1との間には帰還抵抗R1が接続され、反転増幅器反転増幅器Inv_Ampの出力OUTと帰還端子N2との間にはダンピング抵抗R2が接続され、反転増幅器反転増幅器Inv_Ampの入力端子N1と帰還端子N2との間には振動子Xtal接続されている。可変利得発振器VG_OSCのアナログ動作条件パラメータに応答するアナログ/ディジタル変換ユニット102、103のディジタル出力は、nビット入出力の104、105を介してディジタル/アナログ変換ユニット100、101を制御する。
【0027】
図2は、図1に示した可変利得発振器VG_OSCの構成をより詳細に示す図であり、nビット入力のディジタル/アナログ変換ユニット100、101と、nビット出力のアナログ/ディジタル変換ユニット102とがより詳細に示されている。また、nビット入力のディジタル/アナログ変換ユニット100、101と、nビット出力のアナログ/ディジタル変換ユニット102は、パワーオン検出回路200とコントローラ201とにより制御される。nビット入力のディジタル/アナログ変換ユニット100、101は、複数の1ビット入力のディジタル/アナログ変換器D/A_p1…D/A_pn、D/A_n1…D/An_nとにより構成され、nビット出力のアナログ/ディジタル変換ユニット102は複数の1ビット出力のA/D_p1…A/Dpnとにより構成されている。nビット入力のディジタル/アナログ変換ユニット100、101は1ビットのディジタル制御入力信号に応答してアナログ出力パラメータを生成する複数のディジタル/アナログ変換器D/Ap_1…D/Ap_n、D/An_1…D/An_nを含む。ディジタル/アナログ変換器D/Ap_1…D/Ap_n、D/An_1…D/An_nのそれぞれは、抵抗Rp_1…Rp_n、Rn_1…Rn_nとMOSトランジスタQp_1…Qp_n、Qn_1…Qn_nとを含むとともに1ビットのディジタル制御入力信号に応答してMOSトランジスタはオン状態とオフ状態とに制御されることにより2値の出力インピーダンスを前記アナログ出力パラメータとして生成するものである。尚、1ビット入力のディジタル/アナログ変換器D/A_p1はMOSトランジスタQp_1と抵抗Rp_1との並列接続で構成され、1ビット入力のディジタル/アナログ変換器D/A_pnはMOSトランジスタQp_nと抵抗Rp_nとの並列接続で構成され、1ビット入力のディジタル/アナログ変換器D/A_n1はMOSトランジスタQn_1と抵抗Rn_1との並列接続で構成され、1ビット入力のディジタル/アナログ変換器D/A_nnはMOSトランジスタQn_nと抵抗Rn_nとの並列接続で構成されている。図示されていないが、1ビット入力のディジタル/アナログ変換器D/A_p1にはMOSトランジスタQp_2と抵抗Rp_2との並列接続で構成された1ビット入力のディジタル/アナログ変換器D/A_p2が接続され、1ビット入力のディジタル/アナログ変換器D/A_n1にはMOSトランジスタQn_2と抵抗Rn_2との並列接続で構成された1ビット入力のディジタル/アナログ変換器D/A_n2が接続されている。以下同様に、1ビット入力のディジタル/アナログ変換器D/A_p2にはMOSトランジスタQp_3と抵抗Rp_3との並列接続で構成された1ビット入力のディジタル/アナログ変換器D/A_p3が接続され、1ビット入力のディジタル/アナログ変換器D/A_n2にはMOSトランジスタQn_3と抵抗Rn_3との並列接続で構成された1ビット入力のD/A_n3が接続されている。ここで、ディジタル/アナログ変換器D/A_p1のMOSトランジスタQp_1…ディジタル/アナログ変換器D/A_pnのMOSトランジスタQp_n、ディジタル/アナログ変換器D/A_n1のMOSトランジスタQn_1…ディジタル/アナログ変換器D/A_nnのMOSトランジスタQn_nのオン抵抗の抵抗値は、ディジタル/アナログ変換器D/A_p1の抵抗Rp_1…ディジタル/アナログ変換器D/A_pnの抵抗Rp_n、ディジタル/アナログ変換器D/A_n1の抵抗Rn_1…ディジタル/アナログ変換器D/A_nnの抵抗Rn_nの抵抗値よりも十分低く設定されている。従って、ディジタル/アナログ変換器D/A_p1MOSトランジスタのQp_1がオン状態に制御されるとディジタル/アナログ変換器D/A_p1はMOSトランジスタQp_1の低オン抵抗により低出力インピーダンスを生成する一方、ディジタル/アナログ変換器D/A_p1のMOSトランジスタQp_1がオフ状態に制御されるとディジタル/アナログ変換器D/A_p1は抵抗Rp_1の高抵抗により高出力インピーダンスを生成する。その他のD/Ap_n、D/An_1…D/An_nの2値の出力インピーダンスも、ディジタル/アナログ変換器D/A_p1と同様である。
【0028】
可変利得発振器VG_OSCのアナログ動作条件パラメータである動作電圧レベルに応答してアナログ/ディジタル変換ユニット102の出力より、ディジタル/アナログ変換ユニット100、101のディジタル/アナログ変換器D/Ap_1…D/Ap_n、D/An_1…D/An_nに供給される複数の1ビットのディジタル信号が生成される。nビット出力のアナログ/ディジタル変換ユニット102は、複数の1ビットアナログ/ディジタル変換器A/D_p1と1ビットアナログ/ディジタル変換器A/D_pnとで構成されている。図示されていないが、1ビットアナログ/ディジタル変換器A/D_p1には1ビットアナログ/ディジタル変換器A/D_p2が接続され、以下同様に1ビットアナログ/ディジタル変換器A/D_p2には1ビットアナログ/ディジタル変換器A/D_p3が接続されている。1ビットアナログ/ディジタル変換器A/D_p1はQp_1のソース電圧である検出電圧Vdet1と参照電圧Vref1とを比較する比較器Comp1で構成され、1ビットアナログ/ディジタル変換器A/D_p2はMOSトランジスタQp_2のソース電圧である検出電圧Vdet2と参照電圧Vref2とを比較する比較器Comp2で構成され、1ビットアナログ/ディジタル変換器A/D_p3はMOSトランジスタQp_3のソース電圧である検出電圧Vdet3と参照電圧Vref3とを比較する比較器Comp3で構成され、1ビットアナログ/ディジタル変換器A/D_pnはQp_nのソース電圧である検出電圧Vdetnと参照電圧Vrefnとを比較する比較器Compnで構成されている。また、図1の制御回路104、105は、図2ではコントローラ201に置換されている。図2のコントローラ201は図15の中央処理ユニット(CPU)1506で構成することも可能である。しかし、図2の可変利得発振器VG_OSCが図14のサブ発振回路1502を構成して、電源電圧Vcc供給中にサブ発振回路1502がタイマ1511に常時動作クロック信号CLK_Sub_alwsを常時供給する一方、電源電圧Vcc供給中に1501からの随時動作クロックCLK_mainが停止して内部コア1506〜1510がスリープ状態になる動作モードを実現するために、図2のコントローラ201はサブ発振回路1502とタイマ1511と同時に電源電圧Vccの供給開始・供給停止される回路で構成される。
【0029】
≪パワーオン時の動作≫
図2に示した半導体集積回路は、電源投入時にはパワーオン検出回路200とコントローラ201とにより、下記のように制御される。コントローラ201は、制御用のレジスタ201_1を含み、電源投入時にコントローラ201の制御用のレジスタ201_1には図15の不揮発性メモリ1508(ROM、フラッシュメモリ等)からパワーオン時制御ビット情報が格納される。図2の下部に示すように、制御用のレジスタ201_1の左から順番にディジタル/アナログ変換器D/A_p1のMOSトランジスタQp_1…ディジタル/アナログ変換器D/A_pnのMOSトランジスタQp_n、ディジタル/アナログ変換器D/A_n1のMOSトランジスタQn_1…ディジタル/アナログ変換器D/A_nnのQn_nのオン・オフ制御情報”0”…”0”、”1”…“1”が格納される。従って、電源投入時には、ディジタル/アナログ変換器D/A_p1のQp_1…ディジタル/アナログ変換器D/A_pnのMOSトランジスタQp_n、ディジタル/アナログ変換器D/A_n1のMOSトランジスタQn_1…ディジタル/アナログ変換器D/A_nnのMOSトランジスタQn_nは全てオン状態に制御される。その結果、可変利得発振器VG_OSCの発振動作の起動を高速化することができる。また、電源電圧投入後、所定時間経過すると制御用のレジスタ201_1の全てのオン・オフ制御情報が”1”…”1”、”0”…“0”へ反転され、ディジタル/アナログ変換器D/A_p1のMOSトランジスタQp_1…ディジタル/アナログ変換器D/A_pnのMOSトランジスタQp_n、ディジタル/アナログ変換器D/A_n1のMOSトランジスタQn_1…ディジタル/アナログ変換器D/A_nnのMOSトランジスタQn_nは全てオフ状態に制御される。その結果、可変利得発振器VG_OSCの発振動作中の消費電力が削減される。尚、図2の実施形態だけではなく、図5以降の実施形態においても、電源投入時のパワーオン検出回路200とコントローラ201とによる同一の制御での起動高速化と起動後の低消費電力化とが行われる。
【0030】
≪定常動作時の監視動作≫
図2に示した半導体集積回路は、電源投入後に起動した可変利得発振器VG_OSCの発振動作中に、可変利得発振器VG_OSCのアナログ動作条件パラメータを監視する。電源電圧の変動もしくは半導体チップ温度の変動等によりアナログ動作条件パラメータ変動すると、負帰還制御によりこのパラメータ変動を抑制して、可変利得発振器VG_OSCの発振が維持されるように制御する。尚、図2において、電源電圧投入後、所定時間経過すると制御用のレジスタ201_1の全てのオン・オフ制御情報が”1”…”1”、”0”…“0”へ反転され、ディジタル/アナログ変換器D/A_p1のMOSトランジスタQp_1…ディジタル/アナログ変換器D/A_pnのMOSトランジスタQp_n、ディジタル/アナログ変換器D/A_n1のMOSトランジスタQn_1…ディジタル/アナログ変換器D/A_nnのMOSトランジスタQn_nは全てオフ状態に制御されている。
【0031】
図2の実施形態では、アナログ/ディジタル変換ユニット102のアナログ/ディジタル変換器A/D_p1はディジタル/アナログ変換器D/A_p1のQp_1のソースの検出電圧Vdet1と参照電圧Vref1とを比較する。尚、ディジタル/アナログ変換器D/A_p1のQp_1のソースの検出電圧Vdet1は、電源電圧Vccとなっている。アナログ/ディジタル変換ユニット102のアナログ/ディジタル変換器A/D_p2はディジタル/アナログ変換器D/A_p2のMOSトランジスタQp_2のソースの検出電圧Vdet2と参照電圧Vref2とを比較する。以下同様に、アナログ/ディジタル変換ユニット102のアナログ/ディジタル変換器A/D_pnはディジタル/アナログ変換器D/A_pnのQp_nのソースの検出電圧Vdetnと参照電圧Vrefnとを比較する。尚、Vref1>Vref2>…>Vrefnの関係に設定されている。
【0032】
図3、図2に示した半導体集積回路の定常動作時の監視動作と負帰還制御とによる制御動作の処理フローを示す図である。尚、図3の処理フローは、電源電圧Vccが低下しても、可変利得発振器VG_OSCが発振を維持できるように可変利得発振器VG_OSCを負帰還制御する。
【0033】
まず、ステップ300にて、半導体集積回路は、Vcc=Vx=Vcc(mini)+VA+αで動作を開始したとする。尚、Vcc(mini)は、ディジタル/アナログ変換器D/A_p1のQp_1…ディジタル/アナログ変換器D/A_pnのMOSトランジスタQp_n、ディジタル/アナログ変換器D/A_n1のMOSトランジスタQn_1…ディジタル/アナログ変換器D/A_nnのMOSトランジスタQn_nが全てオフ状態において、可変利得発振器VG_OSCが発振を維持できる電源電圧の発振動作下限電圧であり、VAは下記に説明され、αは動作マージンである。
【0034】
ステップ301で、電源電圧投入後の所定時間が経過して、制御用のレジスタ201_1の全てのオン・オフ制御情報が”1”…”1”、”0”…“0”へ反転され、ディジタル/アナログ変換器D/A_p1のQp_1…ディジタル/アナログ変換器D/A_pnのQp_n、ディジタル/アナログ変換器D/A_n1のMOSトランジスタQn_1…ディジタル/アナログ変換器D/A_nnのQn_nは全てオフ状態に制御されている。一方、アナログ/ディジタル変換器A/D_p1の比較器Comp1の非反転入力端子(+)に供給されている参照電圧Vref1はVxよりも若干低いVx−VAのレベルに設定されている。また、アナログ/ディジタル変換器A/D_p2の比較器Comp2の非反転入力端子(+)に供給されている参照電圧Vref2は(Vx−VA)よりも若干低い(Vx−VB)のレベルに設定されている(VA<VB)。以下同様に、アナログ/ディジタル変換器A/D_nの比較器Compnの非反転入力端子(+)に供給されている参照電圧Vrefnは(Vx−VB)よりも低い(Vx−VN)のレベルに設定されている(VB<VN)。
【0035】
ステップ302で、アナログ/ディジタル変換器A/D_p1の比較器Comp1の反転入力端子(−)に供給されているディジタル/アナログ変換器D/A_p1のQp_1のソースの検出電圧Vdet1が比較器Comp1の非反転入力端子(+)に供給されている参照電圧Vref1よりも低下しているか否かが判定される。この判定結果が否(NO)であれば、ステップ302の判定処理が継続され、判定結果が是(YES)であれば、ステップ303に移行する。
【0036】
ステップ303で、比較器Comp1の出力は反転される。比較器Comp1の出力反転の情報はコントローラ201に伝達され、レジスタ201_1のQp_1の値は”1”から“0”に反転されMOSトランジスタQn_1の値は”0”から“1”に反転され、ディジタル/アナログ変換器D/A_p1のQp_1とディジタル/アナログ変換器D/A_n1のMOSトランジスタQn_1とのみがオフ状態からオン状態に変更される。
【0037】
ステップ304で、アナログ/ディジタル変換器A/D_p2の比較器Comp2の反転入力端子(−)に供給されているディジタル/アナログ変換器D/A_p2のMOSトランジスタQp_2のソースの検出電圧Vdet2が比較器Comp2の非反転入力端子(+)に供給されている参照電圧Vref2よりも低下しているか否かが判定される。この判定結果が否(NO)であれば、ステップ304の判定処理が継続され、判定結果が是(YES)であれば、ステップ305に移行する。
【0038】
ステップ305で、比較器Comp2の出力は反転される。比較器Comp2の出力反転の情報はコントローラ201に伝達され、レジスタ201_1のQp_2の値は”1”から“0”に反転されQn_2の値は”0”から“1”に反転され、ディジタル/アナログ変換器D/A_p2のMOSトランジスタQp_2とディジタル/アナログ変換器D/A_n2のMOSトランジスタQn_2とのみがオフ状態からオン状態に変更される。
【0039】
ステップ306で、アナログ/ディジタル変換器A/D_pnの比較器Compnの反転入力端子(−)に供給されているディジタル/アナログ変換器D/A_pnのQp_nのソースの検出電圧Vdetnが比較器Compnの非反転入力端子(+)に供給されている参照電圧Vrefnよりも低下しているか否かが判定される。この判定結果が否(NO)であれば、ステップ306の判定処理が継続され、判定結果が是(YES)であれば、ステップ307に移行する。
【0040】
ステップ307で、比較器Compnの出力は反転される。比較器Compnの出力反転の情報はコントローラ201に伝達され、レジスタ201_1のQp_nの値は”1”から“0”に反転されQn_nの値は”0”から“1”に反転され、ディジタル/アナログ変換器D/A_pnのQp_nとディジタル/アナログ変換器D/A_nnのQn_nとがオフ状態からオン状態に変更される。
【0041】
図4は、図3に示した処理フローにより制御される図2の可変利得発振器VG_OSCの各部の波形を示す図である。同図において、T0からT1の期間は、電源電圧Vccが低下しているが、電源電圧VccがVx−VAのレベル以下には低下していないので、可変利得発振器VG_OSCは図3のステップ301とステップ302の判定結果が否(NO)に示した状態にある。
【0042】
T1からT2の期間は、電源電圧VccがVx−VAのレベル以下には低下しているが、電源電圧VccがVx−VBのレベル以下には低下していないので、可変利得発振器VG_OSCは図3のステップ302の判定結果が是(YES)とステップ303とステップ304の判定結果が否(NO)に示した状態にある。
【0043】
T2からTNの期間は、電源電圧VccがVx−VBのレベル以下には低下しているが、電源電圧VccがVx−VNのレベル以下には低下していないので、可変利得発振器VG_OSCは図3のステップ304の判定結果が是(YES)とステップ305とステップ306の判定結果が否(NO)に示した状態にある。
【0044】
TN以降の期間では、電源電圧VccがVx−VNのレベル以下に低下しているので、可変利得発振器VG_OSCはステップ306の判定結果が是(YES)とステップ307に示した状態にある。
【0045】
その結果、図4に示すように、電源電圧Vccが低下するに伴い、図2の可変利得発振器VG_OSCの反転増幅器反転増幅器Inv_AmpのPチャンネルMOSトランジスタMp1のソース電圧VSMp1は電源電圧Vccのレベルに近づき、NチャンネルMOSトランジスタMn1のソース電圧VSMn1は接地電位GNDのレベルに近づき、可変利得発振器VG_OSCの発振電圧振幅も電源電圧Vccと接地電位GNDとの電圧差に近づく。
【0046】
≪その他の実施形態≫
図5は、本発明の他のひとつの実施形態に従った半導体集積回路に内蔵された可変利得発振器可変利得発振器VG_OSCの構成を示す図である。
【0047】
図5の可変利得発振器VG_OSCが図2の可変利得発振器と相違する点を、下記に説明する。ディジタル/アナログ変換ユニット100のディジタル/アナログ変換器D/A_p1…ディジタル/アナログ変換器D/A_pnやディジタル/アナログ変換ユニット101のディジタル/アナログ変換器D/A_n1…ディジタル/アナログ変換器D/A_nnでは、Qp1とRp1とは直列に接続され、QpnとRpnとは直列に接続され、Qn1とRn1とは直列に接続され、QnnとRnnとは直列に接続されている。アナログ/ディジタル変換ユニット102のアナログ/ディジタル変換器A/D_p1の比較器Comp1の反転入力端子(−)の検出電圧Vdet1とアナログ/ディジタル変換器A/D_pnの比較器Compnの反転入力端子(−)の検出電圧Vdetnとは、電源電圧Vccとなっている。Rp1…Rpn、Rn1…Rnnは、等しい抵抗値に設定されている。
【0048】
図5の実施形態では、電源投入時には、ディジタル/アナログ変換器D/A_p1のQp_1…ディジタル/アナログ変換器D/A_pnのQp_n、ディジタル/アナログ変換器D/A_n1のMOSトランジスタQn_1…ディジタル/アナログ変換器D/A_nnのQn_nは全てオン状態に制御される。その結果、可変利得発振器VG_OSCの発振動作の起動を高速化することができる。また、電源電圧投入後、所定時間経過すると、Qp1、Qn1のみがオン状態とされる。次に、電源電圧Vccの低下とともに、最初はQp2、Qn2もオン状態とされ、次にQp3、Qn3もオン状態となり、最終的にはQpn、Qnnもオン状態となる。従って、電源電圧Vccが低下するに伴い、図5の可変利得発振器VG_OSCにおいても、反転増幅器反転増幅器Inv_AmpのMp1のソース電圧VSMp1は電源電圧Vccのレベルに近づき、NチャンネルMOSトランジスタMn1のソース電圧VSMn1は接地電位GNDのレベルに近づき、可変利得発振器VG_OSCの発振電圧振幅も電源電圧Vccと接地電位GNDとの電圧差に近づく。
【0049】
図6は、本発明の他のひとつの実施形態に従った半導体集積回路に内蔵された可変利得発振器VG_OSCの構成を示す図である。
【0050】
図6の可変利得発振器VG_OSCが図2の可変利得発振器と相違する点を、下記に説明する。図6の可変利得発振器VG_OSCは、アナログ/ディジタル変換ユニット103を更に含み、アナログ/ディジタル変換ユニット103はアナログ/ディジタル変換器A/D_n1…アナログ/ディジタル変換器A/D_nnにより構成されている。アナログ/ディジタル変換器A/D_n1は反転入力端子(−)に参照電圧VrefN1が供給され非反転入力端子(+)にディジタル/アナログ変換器D/A_n1のMOSトランジスタQn_1のドレイン電圧が供給された比較器CompN1を含み、アナログ/ディジタル変換器A/D_n2は反転入力端子(−)に参照電圧VrefN2が供給され非反転入力端子(+)にディジタル/アナログ変換器D/A_n2のMOSトランジスタQn_2のドレイン電圧が供給された比較器CompN2を含み、以下同様にアナログ/ディジタル変換器A/D_nnは反転入力端子(−)に参照電圧VrefNnが供給され非反転入力端子(+)にディジタル/アナログ変換器D/A_nnのQn_nのドレイン電圧が供給された比較器CompNnを含んでいる。尚、VrefP1>VrefP2>…>VrefPnの関係と、VrefN1<VrefN2<…<VrefNnの関係とに設定されている。
【0051】
図7は、図6に示した半導体集積回路の定常動作時の監視動作と負帰還制御とによる処理フローを示す図である。図8は、図6に示した半導体集積回路の定常動作時の監視動作と負帰還制御とによる処理フローを示す図である。尚、図7と図8の処理フローは、半導体チップ温度が上昇しても、可変利得発振器VG_OSCが発振を維持できるように可変利得発振器VG_OSCを負帰還制御する。これは、半導体チップ温度の上昇により、抵抗Rp_1…Rp_n、抵抗Rn_1…Rn_nの抵抗値が増加して、可変利得発振器VG_OSCの反転増幅器反転増幅器Inv_Ampの増幅ゲインが低下して、可変利得発振器VG_OSCが発振を維持できなくなることを回避するものである。
【0052】
まず、図7の処理フローを、説明する。ステップ700にて、半導体集積回路は、図2の実施形態と同様にVcc=Vx=Vcc(mini)+VA+αで動作を開始したとする。
【0053】
ステップ701で、電源電圧投入後の所定時間が経過して、制御用のレジスタ201_1の全てのオン・オフ制御情報が”1”…”1”へ反転され、ディジタル/アナログ変換器D/A_p1のQp_1…ディジタル/アナログ変換器D/A_pnのQp_nは全てオフ状態に制御されている。一方、アナログ/ディジタル変換器A/D_p1の比較器CompP1の非反転入力端子(+)に供給されている参照電圧VrefP1はVxよりも若干低いVx−VAのレベルに設定されている。また、アナログ/ディジタル変換器A/D_p2の比較器CompP2の非反転入力端子(+)に供給されている参照電圧VrefP2は(Vx−VA)よりも若干低い(Vx−VB)のレベルに設定されている(VA<VB)。以下同様に、アナログ/ディジタル変換器A/D_nの比較器CompPnの非反転入力端子(+)に供給されている参照電圧VrefPnは(Vx−VB)よりも低い(Vx−VN)のレベルに設定されている(VB<VN)。
【0054】
ステップ702で、アナログ/ディジタル変換器A/D_p1の比較器Comp1の反転入力端子(−)に供給されているディジタル/アナログ変換器D/A_p1のMOSトランジスタQp_1のドレインの検出電圧VdetP1が比較器CompP1の非反転入力端子(+)に供給されている参照電圧VrefP1よりも低下しているか否かが判定される。この判定結果が否(NO)であれば、ステップ702の判定処理が継続され、判定結果が是(YES)であれば、ステップ703に移行する。
【0055】
ステップ703で、比較器CompP1の出力は反転される。比較器CompP1の出力反転の情報はコントローラ201に伝達され、レジスタ201_1のQp_1の値は”1”から“0”に反転され、ディジタル/アナログ変換器D/A_p1のMOSトランジスタQp_1のみがオフ状態からオン状態に変更される。
【0056】
ステップ704で、アナログ/ディジタル変換器A/D_p2の比較器CompP2の反転入力端子(−)に供給されているディジタル/アナログ変換器D/A_p2のMOSトランジスタQp_2のドレインのVdetP2が比較器CompP2の非反転入力端子(+)に供給されている参照電圧VrefP2よりも低下しているか否かが判定される。この判定結果が否(NO)であれば、ステップ704の判定処理が継続され、判定結果が是(YES)であれば、ステップ705に移行する。
【0057】
ステップ705で、比較器CompP2の出力は反転される。比較器CompP2の出力反転の情報はコントローラ201に伝達され、レジスタ201_1のQp_2の値は”1”から“0”に反転され、ディジタル/アナログ変換器D/A_p2のMOSトランジスタQp_2のみがオフ状態からオン状態に変更される。
【0058】
ステップ706で、アナログ/ディジタル変換器A/D_pnの比較器CompPnの反転入力端子(−)に供給されているディジタル/アナログ変換器D/A_pnのMOSトランジスタQp_nのドレインのVdetPnが比較器CompPnの非反転入力端子(+)に供給されている参照電圧VrefPnよりも低下しているか否かが判定される。この判定結果が否(NO)であれば、ステップ706の判定処理が継続され、判定結果が是(YES)であれば、ステップ707に移行する。
【0059】
ステップ707で、比較器CompPnの出力は反転される。比較器CompPnの出力反転の情報はコントローラ201に伝達され、レジスタ201_1のQp_nの値は”1”から“0”に反転され、ディジタル/アナログ変換器D/A_pnのMOSトランジスタQp_nがオフ状態からオン状態に変更される。
【0060】
次に、図8の処理フローを、説明する。ステップ800にて、半導体集積回路は、図2の実施形態と同様にVcc=Vx=Vcc(mini)+VA+αで動作を開始したとする。
【0061】
ステップ801で、電源電圧投入後の所定時間が経過して、制御用のレジスタ201_1の全てのオン・オフ制御情報が”0”…“0”へ反転され、ディジタル/アナログ変換器D/A_n1のMOSトランジスタQn_1…ディジタル/アナログ変換器D/A_nnのQn_nは全てオフ状態に制御されている。一方、アナログ/ディジタル変換器A/D_n1の比較器CompN1の反転入力端子(−)に供給されている参照電圧VrefN1は接地電位GNDよりも若干高い(GND+VA´)のレベルに設定されている。また、アナログ/ディジタル変換器A/D_n2の比較器CompN2の反転入力端子(−)に供給されている参照電圧VrefN2は(GND+VA´)よりも若干高い(GND+VB´)のレベルに設定されている(VA<VB)。以下同様に、アナログ/ディジタル変換器A/D_nの比較器CompNnの反転入力端子(−)に供給されている参照電圧VrefNnは(GND+VB´)よりも低い(GND+VN´)のレベルに設定されている(VB<VN)。
【0062】
ステップ802で、アナログ/ディジタル変換器A/D_n1の比較器CompN1の非反転入力端子(+)に供給されているディジタル/アナログ変換器D/A_n1のMOSトランジスタQn_1のドレインのVdetN1が比較器CompN1の反転入力端子(−)に供給されている参照電圧VrefN1よりも上昇しているか否かが判定される。この判定結果が否(NO)であれば、ステップ802の判定処理が継続され、判定結果が是(YES)であれば、ステップ803に移行する。
【0063】
ステップ803で、比較器CompN1の出力は反転される。比較器CompN1の出力反転の情報はコントローラ201に伝達され、レジスタ201_1のQn_1の値は”0”から“1”に反転され、ディジタル/アナログ変換器D/A_n1のMOSトランジスタQn_1のみがオフ状態からオン状態に変更される。
【0064】
ステップ804で、アナログ/ディジタル変換器A/D_n2の比較器CompN2の非反転入力端子(+)に供給されているディジタル/アナログ変換器D/A_n2のMOSトランジスタQn_2のドレインのVdetN2が比較器CompN2の反転入力端子(−)に供給されている参照電圧VrefN2よりも上昇しているか否かが判定される。この判定結果が否(NO)であれば、ステップ804の判定処理が継続され、判定結果が是(YES)であれば、ステップ805に移行する。
【0065】
ステップ805で、比較器CompN2の出力は反転される。比較器CompN2の出力反転の情報はコントローラ201に伝達され、レジスタ201_1のQn_2の値は”0”から“1”に反転され、ディジタル/アナログ変換器D/A_n2のMOSトランジスタQn_2のみがオフ状態からオン状態に変更される。
【0066】
ステップ806で、アナログ/ディジタル変換器A/D_nnの比較器CompNnの非反転入力端子(+)に供給されているディジタル/アナログ変換器D/A_nnのQn_nのドレインのVdetNnが比較器CompNnの反転入力端子(−)に供給されている参照電圧VrefNnよりも上昇しているか否かが判定される。この判定結果が否(NO)であれば、ステップ806の判定処理が継続され、判定結果が是(YES)であれば、ステップ807に移行する。
【0067】
ステップ807で、比較器CompNnの出力は反転される。比較器CompNnの出力反転の情報はコントローラ201に伝達され、レジスタ201_1のQn_nの値は”0”から“1”に反転され、ディジタル/アナログ変換器D/A_nnのQn_nがオフ状態からオン状態に変更される。
【0068】
図9は、図7と図8とに示した処理フローにより制御される図6の半導体集積回路の可変利得発振器VG_OSCの各部の波形を示す図である。同図において、半導体チップ温度の上昇による抵抗値の増大により、T0からT1の期間は、MOSトランジスタQp_1のドレイン電圧が低下しているが、MOSトランジスタQp_1のドレイン電圧はVx−VAのレベル以下には低下していない。この期間では、MOSトランジスタQn_1のドレイン電圧が上昇しているが、MOSトランジスタQn_1のドレイン電圧はGND+VA´のレベル以上には上昇していない。従って、可変利得発振器VG_OSCは図7のステップ701とステップ702の判定結果が否(NO)に示した状態と図8のステップ801とステップ802の判定結果が否(NO)に示した状態とにある。
【0069】
更にチップ温度が上昇したT1からT2の期間は、MOSトランジスタQp_1のドレイン電圧がVx−VAのレベル以下に低下しているが、MOSトランジスタQp_2のドレイン電圧はVx−VBのレベル以下に低下していない。この期間は、MOSトランジスタQn_1のドレイン電圧がGND+VA´のレベル以上に上昇しているが、MOSトランジスタQn_2のドレイン電圧はGND+VB´のレベル以上には上昇していない。従って、可変利得発振器VG_OSCは図7のステップ702の判定結果が是(YES)とステップ703とステップ704の判定結果が否(NO)に示した状態と図8のステップ802の判定結果が是(YES)とステップ803とステップ804の判定結果が否(NO)に示した状態とにある。
【0070】
更にチップ温度が上昇したT2からTNの期間は、MOSトランジスタQp_2のドレイン電圧がVx−VBのレベル以下に低下しているが、MOSトランジスタQp_nのドレイン電圧はVx−VNのレベル以下には低下していない。この期間は、MOSトランジスタQn_2のドレイン電圧がGND+VB´のレベル以上に上昇しているが、Qn_nのドレイン電圧はGND+VN´のレベル以上には上昇していない。従って、可変利得発振器VG_OSCは図7のステップ704の判定結果が是(YES)とステップ705とステップ706の判定結果が否(NO)に示した状態と図8のステップ804の判定結果が是(YES)とステップ805とステップ806の判定結果が否(NO)に示した状態とにある。
【0071】
更にチップ温度が上昇したTN以降の期間では、MOSトランジスタQp_nのドレイン電圧がVx−VNのレベル以下に低下しているとともに、Qn_nのドレイン電圧はGND+VN´のレベル以上に上昇しているのでQ、可変利得発振器VG_OSCは図7のステップ706の判定結果が是(YES)とステップ707に示した状態と図8のステップ806の判定結果が是(YES)とステップ807に示した状態とにある。
【0072】
その結果、図9の一番下の波形に示すように、チップ温度が上昇するに伴い、可変利得発振器VG_OSCの発振電圧振幅も電源電圧Vccと接地電位GNDとの電圧差に近づく。
【0073】
図10は、本発明の他のひとつの実施形態に従った半導体集積回路に内蔵された可変利得発振器VG_OSCの構成を示す図である。
【0074】
図10の可変利得発振器VG_OSCが図2の可変利得発振器と相違する点を、下記に説明する。図10の可変利得発振器VG_OSCでは、反転増幅器反転増幅器Inv_Ampの出力OUTからの発振出力の振幅電圧が監視される。半導体チップ温度が高温である場合には、抵抗Rp_1…Rp_n、抵抗Rn_1…Rn_nの抵抗値が高く、出力OUTからの発振出力の振幅電圧は小さい。これを監視して、出力OUTからの発振出力の振幅電圧を適正なレベルに回復する負帰還制御が実行される。このため、可変利得発振器VG_OSCの反転増幅器Inv_Ampの出力OUTにはSch_Trgと、Match_Detと、DECとが接続されている。Sch_Trgは4個のシュミットトリガー型ヒステリシスコンパレータを含む。1番目のヒステリシスコンパレータは、電源電圧Vccよりも相当低いVAをハイレベル参照電圧と出力OUTからの発振出力の振幅電圧とを比較して、前者よりも後者がハイレベルとなると、ハイレベルを出力する。2番目のヒステリシスコンパレータは、電源電圧Vccよりも若干低いVBをハイレベル参照電圧と出力OUTからの発振出力の振幅電圧とを比較して、前者よりも後者がハイレベルとなると、ハイレベルを出力する。3番目のヒステリシスコンパレータは、接地電位GNDよりも相当高いVCをローレベル参照電圧と出力OUTからの発振出力の振幅電圧とを比較して、前者よりも後者がローレベルとなると、ハイレベルを出力する。4番目のヒステリシスコンパレータは、接地電位GNDよりも若干高いVDをローレベル参照電圧と出力OUTからの発振出力の振幅電圧とを比較して、前者よりも後者がローレベルとなると、ハイレベルを出力する。Match_Detは4個のヒステリシスコンパレータの出力を3段のフリップフロップFFでラッチし、DECはMatch_DetのA´´´、B´´´、B´´´、D´´´をデコードして、デコード結果をコントローラ201に供給する。
【0075】
図11は、図10に示した半導体集積回路の定常動作時の監視動作と負帰還制御による処理フローを示す図である。
【0076】
まず、図11の左の処理フローを、説明する。ステップ1100にて、半導体集積回路は、以前の実施形態と同様に、Vcc=Vx=Vcc(mini)+VA+αで動作を開始したとする。
【0077】
ステップ1101で、電源電圧投入後の所定時間が経過して、制御用のレジスタ201_1の全てのオン・オフ制御情報が”1”…”1”へ反転され、ディジタル/アナログ変換器D/A_p1のMOSトランジスタQp_1…ディジタル/アナログ変換器D/A_pnのMOSトランジスタQp_nは全てオフ状態に制御されている。
【0078】
ステップ1102で、1番目のヒステリシスコンパレータによって、電源電圧Vccよりも相当低いVAのハイレベル参照電圧と出力OUTからの発振出力の振幅電圧とが比較され、前者よりも後者がハイレベルか否かが判定される。この判定結果が否(NO)であれば、ステップ1102の判定処理が継続され、判定結果が是(YES)であれば、ステップ1103に移行する。
【0079】
ステップ1103で、1番目のヒステリシスコンパレータの出力は反転される。この出力反転の情報はコントローラ201に伝達され、レジスタ201_1のQp_1の値は”1”から“0”に反転され、ディジタル/アナログ変換器D/A_p1のMOSトランジスタQp_1のみがオフ状態からオン状態に変更される。
【0080】
ステップ1104で、2番目のヒステリシスコンパレータによって、電源電圧Vccよりも若干低いVBのハイレベル参照電圧と出力OUTからの発振出力の振幅電圧とが比較され、前者よりも後者がハイレベルか否かが判定される。この判定結果が否(NO)であれば、ステップ1104の判定処理が継続され、判定結果が是(YES)であれば、ステップ1105に移行する。
【0081】
ステップ1105で、2番目のヒステリシスコンパレータの出力は反転される。この出力反転の情報はコントローラ201に伝達され、レジスタ201_1のQp_nの値は”1”から“0”に反転され、ディジタル/アナログ変換器D/A_pnのMOSトランジスタQp_nがオフ状態からオン状態に変更される。
【0082】
次に、図11の右の処理フローを、説明する。ステップ1110にて、半導体集積回路は、Vcc=Vx=Vcc(mini)+VA+αで動作を開始したとする。
【0083】
ステップ1111で、電源電圧投入後の所定時間が経過して、制御用のレジスタ201_1の全てのオン・オフ制御情報が”0”…”0”へ反転され、ディジタル/アナログ変換器D/A_n1のMOSトランジスタQn_1…ディジタル/アナログ変換器D/A_nnのQn_nは全てオフ状態に制御されている。
【0084】
ステップ1112で、3番目のヒステリシスコンパレータによって、接地電位GNDよりも相当高いVCのハイレベル参照電圧と出力OUTからの発振出力の振幅電圧とが比較され、前者よりも後者がハイレベルか否かが判定される。この判定結果が否(NO)であれば、ステップ1112の判定処理が継続され、判定結果が是(YES)であれば、ステップ1113に移行する。
【0085】
ステップ1113で、3番目のヒステリシスコンパレータの出力は反転される。この出力反転の情報はコントローラ201に伝達され、レジスタ201_1のMOSトランジスタQn_1の値は”0”から“1”に反転され、ディジタル/アナログ変換器D/A_n1のMOSトランジスタQn_1のみがオフ状態からオン状態に変更される。
【0086】
ステップ1114で、4番目のヒステリシスコンパレータによって、接地電位GNDよりもよりも若干高いVDのハイレベル参照電圧と出力OUTからの発振出力の振幅電圧とが比較され、前者よりも後者がハイレベルか否かが判定される。この判定結果が否(NO)であれば、ステップ1114の判定処理が継続され、判定結果が是(YES)であれば、ステップ1115に移行する。
【0087】
ステップ1115で、4番目のヒステリシスコンパレータの出力は反転される。この出力反転の情報はコントローラ201に伝達され、レジスタ201_1のQn_nの値は”0”から“1”に反転され、ディジタル/アナログ変換器D/A_nnのQn_nがオフ状態からオン状態に変更される。
【0088】
図12は、図11に示した処理フローにより制御される図10の半導体集積回路のVG_OSCの各部の波形を示す図である。同図では、半導体チップ温度が高温であるため、抵抗Rp_1…Rp_n、抵抗Rn_1…Rn_nの抵抗値が高く、出力OUTからの発振出力の振幅電圧は小さい。
【0089】
T0からT1の期間は、起動直後の出力OUTからの発振出力の振幅電圧は小さく、1番目のヒステリシスコンパレータのハイレベル参照電圧VAに到達していなく、3番目のヒステリシスコンパレータのローレベル参照電圧VCに到達していない。
【0090】
従って、T1からT2の期間で、T0からT1の期間での監視結果に応答して、ステップ1103によりMOSトランジスタQp_1がオン状態に制御され、ステップ1113によりMOSトランジスタQn_1がオン状態に制御され、出力OUTからの発振出力の振幅電圧が増加する。しかし、出力OUTからの発振出力の振幅電圧はまだ小さく、1番目のヒステリシスコンパレータのハイレベル参照電圧VAに到達しているが、2番目のヒステリシスコンパレータのハイレベル参照電圧VBに到達していない。また、振幅電圧はまだ小さく、3番目のヒステリシスコンパレータのローレベル参照電圧VCに到達しているが、4番目のヒステリシスコンパレータのハイレベル参照電圧VDに到達していない。
【0091】
従って、T2以降の期間で、T1からT2の期間の期間での監視結果に応答して、ステップ1105によりMOSトランジスタQp_nがオン状態に制御され、ステップ1115によりQn_nがオン状態に制御され、出力OUTからの発振出力の振幅電圧が増加する。その結果、振幅電圧が増大して、3番目のヒステリシスコンパレータのローレベル参照電圧VCに到達するとともに、4番目のヒステリシスコンパレータのハイレベル参照電圧VDに到達するようになる。
【0092】
図13は、本発明の更に他のひとつの実施形態に従った半導体集積回路に内蔵された可変利得発振器VG_OSCの構成を示す図である。
【0093】
図13の可変利得発振器VG_OSCが図2の可変利得発振器と相違する点を、下記に説明する。まず、アナログ/ディジタル変換ユニット102、103とは、それぞれデルタシグマA/D変換器ΔΣA/Dp、ΔΣA/Dnとにより構成されている。良く知られているように、デルタシグマA/D変換器は入力アナログ信号のレベルに対応する密度の1ビットディジタル出力を形成する。すなわち、入力アナログ信号のレベルは、1ビットディジタル出力のパルスの密度に変換される。従って、入力アナログ信号が低レベルならば1ビットディジタル出力のパルスは粗となり、入力アナログ信号が高レベルならば1ビットディジタル出力のパルスは密となる。
【0094】
図13の実施形態では、デルタシグマA/D変換器ΔΣA/Dpの入力に接続された抵抗Rp_Sはディジタル/アナログ変換器D/A_p1と直列接続され、デルタシグマA/D変換器ΔΣA/Dnの入力に接続された抵抗Rn_Sはディジタル/アナログ変換器D/A_n1と直列接続されている。電源電圧Vccの低下によって、抵抗Rp_Sや抵抗Rn_Sのアナログ電圧が低下すると、デルタシグマA/D変換器ΔΣA/Dp、ΔΣA/Dnの各出力の1ビットディジタル出力のパルスの密度が低下する。すると、コントローラ201は、ディジタル/アナログ変換ユニット100でMOSトランジスタQp_1をオン状態に制御し、ディジタル/アナログ変換ユニット101でMOSトランジスタQn_1をオン状態に制御する。それでも、抵抗Rp_Sや抵抗Rn_Sのアナログ電圧が低いならば、コントローラ201は、ディジタル/アナログ変換ユニット100でMOSトランジスタQp_2もオン状態に制御し、ディジタル/アナログ変換ユニット101でMOSトランジスタQn_2もオン状態に制御する。電源電圧Vccが大幅に低下すると、コントローラ201は、ディジタル/アナログ変換ユニット100でMOSトランジスタQp_nもオン状態に制御し、ディジタル/アナログ変換ユニット101でQn_nもオン状態に制御する。従って、デルタシグマA/D変換器で構成されたアナログ/ディジタル変換ユニット102、103とはコントローラ201と少ないディジタル制御出力信号線により接続可能となり、ディジタル/アナログ変換ユニット100、101を制御することが可能となる。
【0095】
図14は、図13に示した半導体集積回路のデルタシグマA/D変換器による負帰還制御の処理フローを示す図である。上側のステップ1400〜1402はアナログ/ディジタル変換ユニット102のデルタシグマA/D変換器ΔΣA/Dpによる制御を示し、下側のステップ1410〜1412はアナログ/ディジタル変換ユニット103のデルタシグマA/D変換器ΔΣA/Dnによる制御を示す。
【0096】
図15は、図2、図5、図6、図10、図13のいずれかの可変利得発振器VG_OSCをサブ発振回路1502として内蔵するLSIチップの構成を示している。このLSIチップには、CPU1506、RAM1507、不揮発性メモリ1508、周辺モジュール1509、I/Oポート1510の内部コアが含まれている。これらの内部コアの高速動作時には、LSIチップのメイン発振回路1501は数MHz以上の高速の随時動作クロックCLK_mainを供給する。これらの内部コアの低速動作時には、LSIチップのサブ発振回路1502は数十KHzの低速のCLK_Sub_slctを供給する。また、サブ発振回路1502は、タイマ(ウォッチドッグタイマ)1511、スリープ解除信号検出回路等の常時動作内部コアに常時動作クロック信号CLK_Sub_alwsを供給する。常時動作内部コアに常時動作クロック信号CLK_Sub_alwsを供給するため、サブ発振回路1502は低消費電力とする必要がある。この低消費電力化のために、図2、図5、図6、図10、図13のいずれかの可変利得発振器VG_OSCがサブ発振回路1502としてLSIチップ中に内蔵されている。その結果、常時動作クロック信号CLK_Sub_alwsを供給するサブ発振回路1502は、メイン発振回路1501よりも低消費電力の動作が可能とされている。
【0097】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。
【図面の簡単な説明】
【0098】
【図1】図1は、本発明のひとつの実施形態に従った半導体集積回路に内蔵された可変利得発振器の基本構成を示す図である。
【図2】図2は、図1に示した可変利得発振器の構成をより詳細に示す図である。
【図3】図3、図2に示した半導体集積回路の定常動作時の監視動作と負帰還制御とによる制御動作の処理フローを示す図である。
【図4】図4は、図3に示した処理フローにより制御される図2の半導体集積回路の可変利得発振器の各部の波形を示す図である。
【図5】図5は、本発明の他のひとつの実施形態に従った半導体集積回路に内蔵された可変利得発振器の構成を示す図である。
【図6】図6は、本発明の他のひとつの実施形態に従った半導体集積回路に内蔵された可変利得発振器の構成を示す図である。
【図7】図7は、図6に示した可変利得発振器の負帰還制御の処理フローを示す図である。
【図8】図8は、図6に示した可変利得発振器の負帰還制御の処理フローを示す図である。
【図9】図9は、図7と図8とに示した処理フローにより制御される図6の可変利得発振器の各部の波形を示す図である。
【図10】図10は、本発明の他のひとつの実施形態に従った半導体集積回路に内蔵された可変利得発振器の構成を示す図である。
【図11】図11は、図10に示した可変利得発振器の負帰還制御の処理フローを示す図である。
【図12】図12は、図11に示した処理フローにより制御される図10の可変利得発振器の各部の波形を示す図である。
【図13】図13は、本発明の更に他のひとつの実施形態に従った半導体集積回路に内蔵された可変利得発振器の構成を示す図である。
【図14】図14は、図13に示した可変利得発振器の負帰還制御の処理フローを示す図である。
【図15】図15は、図2、図5、図6、図10、図13のいずれかの可変利得発振器をサブ発振回路として内蔵するLSIチップの構成を示す図である。
【符号の説明】
【0099】
VG_OSC 可変利得発振器
Xtal 振動子
Inv_Amp
Mp1 PチャンネルMOSトランジスタ
Mn1 NチャンネルMOSトランジスタ
Vcc 電源電圧
GND 接地電位
100、101 ディジタル/アナログ変換ユニット
D/Ap_1…D/Ap_n、D/An_1…D/An_n ディジタル/アナログ変換器
Rp_1…Rp_n、Rn_1…Rn_n 抵抗
Qp_1…Qp_n、Qn_1…Qn_n MOSトランジスタ
102、103 アナログ/ディジタル変換ユニット
104、105 制御回路
200 パワーオン検出回路
201 コントローラ
201_1 レジスタ
【特許請求の範囲】
【請求項1】
入力端子と出力端子との間に振動子が接続可能な反転増幅器と、前記反転増幅器のPチャンネル第1MOSトランジスタのソースと電源電圧との間および前記反転増幅器のNチャンネル第1MOSトランジスタのソースと基底電圧との間の少なくともいずれか一方の間に接続されたディジタル/アナログ変換ユニットとからなる可変利得発振器と、前記可変利得発振器のアナログ動作条件パラメータが供給されるアナログ/ディジタル変換ユニットと、コントローラとを具備して、
前記ディジタル/アナログ変換ユニットは1ビットのディジタル制御入力信号に応答してアナログ出力パラメータを生成する複数のディジタル/アナログ変換器を含み、
前記複数のディジタル/アナログ変換器のそれぞれは、複数の抵抗の対応する1つの抵抗と複数のMOSトランジスタの対応する1つのMOSトランジスタとを含み、前記1ビットのディジタル制御入力信号に応答して前記1つのMOSトランジスタはオン状態とオフ状態とに制御されることにより2値の出力インピーダンスを前記アナログ出力パラメータとして生成するものであり、
前記アナログ/ディジタル変換ユニットは、前記可変利得発振器の前記アナログ動作条件パラメータに応答してディジタル出力信号を生成し、前記コントローラが前記アナログ/ディジタル変換ユニットの前記ディジタル出力信号に応答して、前記ディジタル/アナログ変換ユニットの前記複数のディジタル/アナログ変換器に供給される複数の1ビットのディジタル信号を生成する半導体集積回路。
【請求項2】
前記アナログ/ディジタル変換ユニットに供給される前記可変利得発振器の前記アナログ動作条件パラメータは、前記ディジタル/アナログ変換ユニットから前記可変利得発振器に供給される動作電圧と前記動作電圧に関係する電圧とのいずれかであるである請求項1に記載の半導体集積回路。
【請求項3】
前記ディジタル/アナログ変換ユニットの前記複数のディジタル/アナログ変換器のそれぞれは、前記対応する1つの抵抗と前記対応する1つのMOSトランジスタとの並列接続で構成され、前記反転増幅器の前記Pチャンネル第1MOSトランジスタの前記ソースと前記電源電圧との間および前記反転増幅器の前記Nチャンネル第1MOSトランジスタの前記ソースと前記基底電圧との間の少なくともいずれか一方の間に前記複数のディジタル/アナログ変換器が直列接続されている請求項2に記載の半導体集積回路。
【請求項4】
前記アナログ/ディジタル変換ユニットは直列接続された前記複数のディジタル/アナログ変換器からの複数の動作電圧と複数の参照電圧とを比較する複数の比較器を含み、
前記アナログ動作条件パラメータの適正値からの逸脱量に応答して前記複数の比較器の出力の変化により、前記電源電圧から前記反転増幅器の前記Pチャンネル第1MOSトランジスタの前記ソースに向かってもしくは前記基底電圧から前記反転増幅器の前記Nチャンネル第1MOSトランジスタの前記ソースに向かって前記直列接続された前記複数のディジタル/アナログ変換器の内部の前記MOSトランジスタを順次にオフ状態からオン状態に制御する請求項3に記載の半導体集積回路。
【請求項5】
前記複数のディジタル/アナログ変換器からの前記複数の動作電圧は前記複数のディジタル/アナログ変換器の複数のMOSトランジスタのソースもしくはドレインの電圧である請求項4に記載の半導体集積回路。
【請求項6】
前記アナログ/ディジタル変換ユニットは、前記可変利得発振器の前記アナログ動作条件パラメータである前記反転増幅器の出力の発振電圧振幅レベルの適正値からの逸脱量を多段階で検出することによって前記ディジタル出力信号を生成して前記コントローラへ供給する請求項1に記載の半導体集積回路。
【請求項7】
前記アナログ/ディジタル変換ユニットは、前記可変利得発振器から供給される前記アナログ動作条件パラメータのレベルに応答してパルス密度が変化する1ビットディジタル出力を生成するデルタシグマA/D変換器である請求項1に記載の半導体集積回路。
【請求項8】
前記電源電圧が供給されている際に常時動作する常時動作の内部コアを含み、前記常時動作の内部コアに常時動作のための常時動作クロック信号を供給する発振回路として前記可変利得発振器が動作する請求項1から請求項7のいずれかに記載の半導体集積回路。
【請求項9】
必要な時期に動作する随時動作の内部コアと、前記随時動作の内部コアに随時動作のための随時動作クロックを供給するメイン発振回路とを含み、
前記常時動作クロック信号を供給する前記発振回路は前記メイン発振回路よりも低消費電力の動作が可能とされている請求項8に記載の半導体集積回路。
【請求項10】
前記電源電圧の投入の直後に前記コントローラは前記複数のディジタル/アナログ変換器の前記複数のMOSトランジスタをオン状態に制御して発振動作の起動を行い、その後、前記電源電圧の前記投入から所定時間経過には、前記コントローラは前記複数のディジタル/アナログ変換器の前記複数のMOSトランジスタをオフ状態に制御して消費電力を削減する請求項3から請求項5のいずれかに記載の半導体集積回路。
【請求項1】
入力端子と出力端子との間に振動子が接続可能な反転増幅器と、前記反転増幅器のPチャンネル第1MOSトランジスタのソースと電源電圧との間および前記反転増幅器のNチャンネル第1MOSトランジスタのソースと基底電圧との間の少なくともいずれか一方の間に接続されたディジタル/アナログ変換ユニットとからなる可変利得発振器と、前記可変利得発振器のアナログ動作条件パラメータが供給されるアナログ/ディジタル変換ユニットと、コントローラとを具備して、
前記ディジタル/アナログ変換ユニットは1ビットのディジタル制御入力信号に応答してアナログ出力パラメータを生成する複数のディジタル/アナログ変換器を含み、
前記複数のディジタル/アナログ変換器のそれぞれは、複数の抵抗の対応する1つの抵抗と複数のMOSトランジスタの対応する1つのMOSトランジスタとを含み、前記1ビットのディジタル制御入力信号に応答して前記1つのMOSトランジスタはオン状態とオフ状態とに制御されることにより2値の出力インピーダンスを前記アナログ出力パラメータとして生成するものであり、
前記アナログ/ディジタル変換ユニットは、前記可変利得発振器の前記アナログ動作条件パラメータに応答してディジタル出力信号を生成し、前記コントローラが前記アナログ/ディジタル変換ユニットの前記ディジタル出力信号に応答して、前記ディジタル/アナログ変換ユニットの前記複数のディジタル/アナログ変換器に供給される複数の1ビットのディジタル信号を生成する半導体集積回路。
【請求項2】
前記アナログ/ディジタル変換ユニットに供給される前記可変利得発振器の前記アナログ動作条件パラメータは、前記ディジタル/アナログ変換ユニットから前記可変利得発振器に供給される動作電圧と前記動作電圧に関係する電圧とのいずれかであるである請求項1に記載の半導体集積回路。
【請求項3】
前記ディジタル/アナログ変換ユニットの前記複数のディジタル/アナログ変換器のそれぞれは、前記対応する1つの抵抗と前記対応する1つのMOSトランジスタとの並列接続で構成され、前記反転増幅器の前記Pチャンネル第1MOSトランジスタの前記ソースと前記電源電圧との間および前記反転増幅器の前記Nチャンネル第1MOSトランジスタの前記ソースと前記基底電圧との間の少なくともいずれか一方の間に前記複数のディジタル/アナログ変換器が直列接続されている請求項2に記載の半導体集積回路。
【請求項4】
前記アナログ/ディジタル変換ユニットは直列接続された前記複数のディジタル/アナログ変換器からの複数の動作電圧と複数の参照電圧とを比較する複数の比較器を含み、
前記アナログ動作条件パラメータの適正値からの逸脱量に応答して前記複数の比較器の出力の変化により、前記電源電圧から前記反転増幅器の前記Pチャンネル第1MOSトランジスタの前記ソースに向かってもしくは前記基底電圧から前記反転増幅器の前記Nチャンネル第1MOSトランジスタの前記ソースに向かって前記直列接続された前記複数のディジタル/アナログ変換器の内部の前記MOSトランジスタを順次にオフ状態からオン状態に制御する請求項3に記載の半導体集積回路。
【請求項5】
前記複数のディジタル/アナログ変換器からの前記複数の動作電圧は前記複数のディジタル/アナログ変換器の複数のMOSトランジスタのソースもしくはドレインの電圧である請求項4に記載の半導体集積回路。
【請求項6】
前記アナログ/ディジタル変換ユニットは、前記可変利得発振器の前記アナログ動作条件パラメータである前記反転増幅器の出力の発振電圧振幅レベルの適正値からの逸脱量を多段階で検出することによって前記ディジタル出力信号を生成して前記コントローラへ供給する請求項1に記載の半導体集積回路。
【請求項7】
前記アナログ/ディジタル変換ユニットは、前記可変利得発振器から供給される前記アナログ動作条件パラメータのレベルに応答してパルス密度が変化する1ビットディジタル出力を生成するデルタシグマA/D変換器である請求項1に記載の半導体集積回路。
【請求項8】
前記電源電圧が供給されている際に常時動作する常時動作の内部コアを含み、前記常時動作の内部コアに常時動作のための常時動作クロック信号を供給する発振回路として前記可変利得発振器が動作する請求項1から請求項7のいずれかに記載の半導体集積回路。
【請求項9】
必要な時期に動作する随時動作の内部コアと、前記随時動作の内部コアに随時動作のための随時動作クロックを供給するメイン発振回路とを含み、
前記常時動作クロック信号を供給する前記発振回路は前記メイン発振回路よりも低消費電力の動作が可能とされている請求項8に記載の半導体集積回路。
【請求項10】
前記電源電圧の投入の直後に前記コントローラは前記複数のディジタル/アナログ変換器の前記複数のMOSトランジスタをオン状態に制御して発振動作の起動を行い、その後、前記電源電圧の前記投入から所定時間経過には、前記コントローラは前記複数のディジタル/アナログ変換器の前記複数のMOSトランジスタをオフ状態に制御して消費電力を削減する請求項3から請求項5のいずれかに記載の半導体集積回路。
【図1】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【図2】
【図3】
【図4】
【図5】
【図6】
【図7】
【図8】
【図9】
【図10】
【図11】
【図12】
【図13】
【図14】
【図15】
【公開番号】特開2007−274109(P2007−274109A)
【公開日】平成19年10月18日(2007.10.18)
【国際特許分類】
【出願番号】特願2006−94566(P2006−94566)
【出願日】平成18年3月30日(2006.3.30)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
【公開日】平成19年10月18日(2007.10.18)
【国際特許分類】
【出願日】平成18年3月30日(2006.3.30)
【出願人】(503121103)株式会社ルネサステクノロジ (4,790)
【Fターム(参考)】
[ Back to top ]